JPH0368415B2 - - Google Patents
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- JPH0368415B2 JPH0368415B2 JP59015621A JP1562184A JPH0368415B2 JP H0368415 B2 JPH0368415 B2 JP H0368415B2 JP 59015621 A JP59015621 A JP 59015621A JP 1562184 A JP1562184 A JP 1562184A JP H0368415 B2 JPH0368415 B2 JP H0368415B2
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- 238000000034 method Methods 0.000 description 12
- 238000010586 diagram Methods 0.000 description 8
- 101150042828 csa1 gene Proteins 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/535—Dividing only
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明は、高基数非回復型除算器に係り、特に
回路数を余り増加させないで、高速の除算を行う
ことができる除算装置に関する。
回路数を余り増加させないで、高速の除算を行う
ことができる除算装置に関する。
(b) 技術の背景
従来から、除算の１方式として、非回復型除算
方式があるが、この方式においては、商の各桁を
作成する時に使用される商の集合として、零を含
まない符号付き商集合に着目して、該商集合から
商の各桁を選ぶように制御される。
方式があるが、この方式においては、商の各桁を
作成する時に使用される商の集合として、零を含
まない符号付き商集合に着目して、該商集合から
商の各桁を選ぶように制御される。
上記、符号付き商集合は、ｒを基数とすると、
一般に、以下のように表される。
一般に、以下のように表される。
〔−（ｒ−１），−（ｒ−２），…，−１，
＋１，…，ｒ−２，ｒ−１〕
多くの演算器では、１ビツト単位ではなく、
“複数ビツト”を単位に演算を行つており、これ
は２より大きな基数を使用していると考えること
ができる。
“複数ビツト”を単位に演算を行つており、これ
は２より大きな基数を使用していると考えること
ができる。
例えば、２ビツト単位では、基数は４であり、
３ビツト単位であると基数は８となる。
３ビツト単位であると基数は８となる。
一般には、ｌビツトの列は、ｒを基数とするｍ
桁の数字と同じものであり、普通は、
ｒ＝２のｌ／ｍ乗 で与えられる。
桁の数字と同じものであり、普通は、
ｒ＝２のｌ／ｍ乗 で与えられる。
非回復型除算の特徴は、演算結果の各桁を決定
する際に生ずる被除数の正負逆転をその侭とし
て、演算結果の桁に負数を許し、被除数の符号に
より、これに除数、或いは除数の倍数を加算、或
いは減算する、所謂引き放し法である所にある。
する際に生ずる被除数の正負逆転をその侭とし
て、演算結果の桁に負数を許し、被除数の符号に
より、これに除数、或いは除数の倍数を加算、或
いは減算する、所謂引き放し法である所にある。
具体的には、除数のｋ倍〔即ち、−（ｒ−１），−
（ｒ−２），…，−１，＋１，…，ｒ−２，ｒ−１
倍〕を減数レジスタに置数して置き、部分商予測
器から出力される選択信号によつて、上記減数レ
ジスタを選択して、除数のｋ倍を加減算すること
を繰り返すことにより、商を求めてゆくものであ
る。
（ｒ−２），…，−１，＋１，…，ｒ−２，ｒ−１
倍〕を減数レジスタに置数して置き、部分商予測
器から出力される選択信号によつて、上記減数レ
ジスタを選択して、除数のｋ倍を加減算すること
を繰り返すことにより、商を求めてゆくものであ
る。
上記除算方式において、前記複数ビツトを単位
として、演算を行う方式があり、高基数非回復型
除算器として知られている。
として、演算を行う方式があり、高基数非回復型
除算器として知られている。
この場合、前述のように演算単位となるビツト
数ｎが大きくなると、基数が2nで増大していく
為、繰り返し回数は減少するが、除数の倍数回路
の複雑化、商の予測論理の精密化によつて、回路
数が著しく増大するという問題があり、効果的な
除算方式が要望されていた。
数ｎが大きくなると、基数が2nで増大していく
為、繰り返し回数は減少するが、除数の倍数回路
の複雑化、商の予測論理の精密化によつて、回路
数が著しく増大するという問題があり、効果的な
除算方式が要望されていた。
(c) 従来技術と問題点
第１図に従来方式による、基数１６（即ち、４
ビツトを単位とする除算）の場合の高基数非回復
型除算回路をブロツク図で示す。
ビツトを単位とする除算）の場合の高基数非回復
型除算回路をブロツク図で示す。
図面において、１は乗算回路〔×（−15）〜×
15〕，２は減数レジスタ（−15DSR〜＋15DSR），
３はセレクタ（SEL）、４は部分剰余レジスタ
（PR）、５は桁上げ伝搬加算器（CPA）、６は部
分商予測回路（QPD）、７は剰余レジスタ
（RMD）、８は部分商発生器（QG）、９は部分商
レジスタ（QTTR）、１０は剰余補正回路
（RMDC）、１１は除数レジスタ（DSR）である 本従来方式においては、基数が16の場合、−15
×除数、−14×除数、……，−２×除数、−１除数、
１×除数、２×除数、……，14×除数、15×除数
の30通りの除数の倍数データが必要であり、この
30種類のデータを、予め乗算回路〔×（−15）〜
×15〕１で作成して、減数レジスタ（−15DSR
〜＋15DSR）２に保持しておき、部分商予測回
路（QPD）６で生成されれ部分商予測信号によ
つて、該除数の倍数データの１つを選択するよう
に動作する。
15〕，２は減数レジスタ（−15DSR〜＋15DSR），
３はセレクタ（SEL）、４は部分剰余レジスタ
（PR）、５は桁上げ伝搬加算器（CPA）、６は部
分商予測回路（QPD）、７は剰余レジスタ
（RMD）、８は部分商発生器（QG）、９は部分商
レジスタ（QTTR）、１０は剰余補正回路
（RMDC）、１１は除数レジスタ（DSR）である 本従来方式においては、基数が16の場合、−15
×除数、−14×除数、……，−２×除数、−１除数、
１×除数、２×除数、……，14×除数、15×除数
の30通りの除数の倍数データが必要であり、この
30種類のデータを、予め乗算回路〔×（−15）〜
×15〕１で作成して、減数レジスタ（−15DSR
〜＋15DSR）２に保持しておき、部分商予測回
路（QPD）６で生成されれ部分商予測信号によ
つて、該除数の倍数データの１つを選択するよう
に動作する。
上記30通りの積、30個の乗算器で同時に作成し
て保持する代わりに、乗数を順次変えてゆき、複
数回（但し、30回以下）で30通りの積を求めても
良いが、いずれにしてもかなりの回路量が必要と
なる。
て保持する代わりに、乗数を順次変えてゆき、複
数回（但し、30回以下）で30通りの積を求めても
良いが、いずれにしてもかなりの回路量が必要と
なる。
今、除数レジスタ（DSR）１１に除数が設定
されると、上記のように、乗算回路〔×（＋15）
〜×15〕１において、非回復型除算に必要なｋ倍
の乗算が演算され、減数レジスタ（−15DSR〜
＋15DSR）２に、それぞれ置数され、セレクタ
（SEL）３に入力される。
されると、上記のように、乗算回路〔×（＋15）
〜×15〕１において、非回復型除算に必要なｋ倍
の乗算が演算され、減数レジスタ（−15DSR〜
＋15DSR）２に、それぞれ置数され、セレクタ
（SEL）３に入力される。
同時に、部分剰余レジスタ（PR）４に被除数
が設定されると、該被除数が部分商予測回路
（QPD）６に送出され、最上位の商を予測する予
測信号によつて、セレクタ（SEL）３によつて、
上記減数レジスタ（−15DSR〜＋15DSR）２の
いずれかが選択され、桁上げ伝搬加算器（CPA）
５に入力される。
が設定されると、該被除数が部分商予測回路
（QPD）６に送出され、最上位の商を予測する予
測信号によつて、セレクタ（SEL）３によつて、
上記減数レジスタ（−15DSR〜＋15DSR）２の
いずれかが選択され、桁上げ伝搬加算器（CPA）
５に入力される。
桁上げ伝搬加算器（CPA）５においては、上
記部分剰余レジスタ（PR）４に設定されている
被除数から、上記選択された減数レジスタ（−
15DSR〜＋15DSRのいずれか）の値が減算され、
その結果が部分剰余として、再び部分剰余レジス
タ（PR）４に入力されると共に、剰余レジスタ
（RMD）７にも入力される。
記部分剰余レジスタ（PR）４に設定されている
被除数から、上記選択された減数レジスタ（−
15DSR〜＋15DSRのいずれか）の値が減算され、
その結果が部分剰余として、再び部分剰余レジス
タ（PR）４に入力されると共に、剰余レジスタ
（RMD）７にも入力される。
以下、同じ動作を繰り返すことによつて〔但
し、以降においての部分商予測は、部分剰余の値
と、一つ前の部分商予測によつて選択された減数
レジスタ（−15DSR〜＋15DSRのいずれか）の
値とによつて行うことになる〕、商を求めてゆく
ことになるが、本非回復型除算方式においては、
上記演算過程において発生した部分剰余が、部分
商予測回路（QPD）６で発生した予測値によつ
ては、負数となることがあり、該部分商の符号ビ
ツトＳと、その時の部分商予測回路（QPD）６
の出力信号（即ち、予測値に基づく商）とを用い
て、部分商発生器（QG）８において、正しい商
を計算し、部分商レジスタ（QTTR）９にセツ
トする。
し、以降においての部分商予測は、部分剰余の値
と、一つ前の部分商予測によつて選択された減数
レジスタ（−15DSR〜＋15DSRのいずれか）の
値とによつて行うことになる〕、商を求めてゆく
ことになるが、本非回復型除算方式においては、
上記演算過程において発生した部分剰余が、部分
商予測回路（QPD）６で発生した予測値によつ
ては、負数となることがあり、該部分商の符号ビ
ツトＳと、その時の部分商予測回路（QPD）６
の出力信号（即ち、予測値に基づく商）とを用い
て、部分商発生器（QG）８において、正しい商
を計算し、部分商レジスタ（QTTR）９にセツ
トする。
同時に、この時の剰余レジスタ（RMD）７に
も、負数の剰余が格納されているので、剰余補正
回路（RMDC）１０において、補正して正しい
剰余を生成するように動作する。具体的には、上
記符号ビツトＳが負数を示している時には、２つ
補数を取つて剰余とし、正数の時には、その侭の
値を剰余とするように動作する。
も、負数の剰余が格納されているので、剰余補正
回路（RMDC）１０において、補正して正しい
剰余を生成するように動作する。具体的には、上
記符号ビツトＳが負数を示している時には、２つ
補数を取つて剰余とし、正数の時には、その侭の
値を剰余とするように動作する。
上記動作によつて、４ビツトの商が得られる
が、この動作を必要な回数だけ繰り返すことによ
りＮビツト（即ち、Ｎ／４回繰り返す必要があ
る）の商を得ることができる。
が、この動作を必要な回数だけ繰り返すことによ
りＮビツト（即ち、Ｎ／４回繰り返す必要があ
る）の商を得ることができる。
尚、この場合の剰余については、上記必要な演
算を繰り返し、求める商を得た時点で、或いは最
終の演算とオーバラツプさせて、剰余レジスタ
（RMD）７の値を補正することになる。
算を繰り返し、求める商を得た時点で、或いは最
終の演算とオーバラツプさせて、剰余レジスタ
（RMD）７の値を補正することになる。
以上、従来方式による高基数非回復型除算の方
法を、４ビツト単位の除算を例として説明した
が、前述のように演算単位が大きくなるに従つ
て、基数が増大し、除数の倍数回路が多くなると
共に複雑化し、更に商の予測論理を精密にする為
に、回路数が著しく増大するという問題があつ
た。
法を、４ビツト単位の除算を例として説明した
が、前述のように演算単位が大きくなるに従つ
て、基数が増大し、除数の倍数回路が多くなると
共に複雑化し、更に商の予測論理を精密にする為
に、回路数が著しく増大するという問題があつ
た。
(d) 発明の目的
本発明は上記従来の欠点に鑑み、高基数非回復
型除算回路の除数の倍数発生回路を比較的少数の
回路で構成する方法を提供することを目的とする
ものである。
型除算回路の除数の倍数発生回路を比較的少数の
回路で構成する方法を提供することを目的とする
ものである。
(e) 発明の構成
１サイクルタイムで、ｎビツトの商を生成する
高基数非回復型除算器であつて、除数レジスタ
と、除数の倍数発生回路と、部分商発生器と、部
分剰余レジスタと、剰余補正回路とから構成され
る除算装置において、上記倍数発生回路と、桁上
げ先見回路とを、複数個の乗算ルートを備えたｎ
より少ない複数個の乗算器、及び減数レジスタ
と、１段、又は複数段の桁上げ保存加算器と、桁
上げ先見回路を持つた加算器とで構成し、上記複
数個の乗算ルートを備えたｎより少ない複数個の
乗算器のそれぞれで形成される複数の乗算ルート
を、上記部分予測器からの部分予測信号に基づい
て選択して得た乗算出力値を、それぞれ対応した
減数レジスタにセツトし、該セツトされた上記複
数個の減数レジスタのデータを加算することで、
上記除数の倍数データを生成し、該生成された倍
数データを、上記部分剰余レジスタの値から加減
算して和ビツト(S)とキヤリビツト(C)とを得ること
を上記１段、又は複数段の桁上げ保存加算器で行
い、該得られた和ビツト(S)とキヤリビツト(C)を上
記桁上げ先見回路をもつた加算器に入力して、次
の演算サイクルの部分剰余とすることで達成さ
れ、高基数非回復型除算回路を、基数がある程度
大きい場合についても、実用的な回路量で実現で
きる利点がある。
高基数非回復型除算器であつて、除数レジスタ
と、除数の倍数発生回路と、部分商発生器と、部
分剰余レジスタと、剰余補正回路とから構成され
る除算装置において、上記倍数発生回路と、桁上
げ先見回路とを、複数個の乗算ルートを備えたｎ
より少ない複数個の乗算器、及び減数レジスタ
と、１段、又は複数段の桁上げ保存加算器と、桁
上げ先見回路を持つた加算器とで構成し、上記複
数個の乗算ルートを備えたｎより少ない複数個の
乗算器のそれぞれで形成される複数の乗算ルート
を、上記部分予測器からの部分予測信号に基づい
て選択して得た乗算出力値を、それぞれ対応した
減数レジスタにセツトし、該セツトされた上記複
数個の減数レジスタのデータを加算することで、
上記除数の倍数データを生成し、該生成された倍
数データを、上記部分剰余レジスタの値から加減
算して和ビツト(S)とキヤリビツト(C)とを得ること
を上記１段、又は複数段の桁上げ保存加算器で行
い、該得られた和ビツト(S)とキヤリビツト(C)を上
記桁上げ先見回路をもつた加算器に入力して、次
の演算サイクルの部分剰余とすることで達成さ
れ、高基数非回復型除算回路を、基数がある程度
大きい場合についても、実用的な回路量で実現で
きる利点がある。
(f) 発明の実施例
本発明の主旨を要約すると、本発明は、ｎビツ
ト単位で商を生成する高基数非回復型除算回路に
おいて、除数の倍数発生回路と、桁上げ先見回路
とを、複数個の乗算ルートを備えたｎより少ない
複数の乗算器、及び減数レジスタと、１段、又は
複数段の桁上げ保存加算器と、桁上げ先見回路を
持つた加算器とで構成し、上記複数個の乗算器の
それぞれの乗算ルートを、その演算サイクルでの
部分商予測信号で選択し、該ルート選択で得られ
た乗算出力を減数レジスタに置数した後、１段、
又は複数段の桁上げ保存加算器で加算して得た除
数の倍数データを、そのサイクルの部分剰余から
同じ桁上げ保存加算器で加減算した後、桁上げ先
見回路を持つ加算器に入力して、次の演算サイク
ルの部分剰余とするようにし、高基数非回復型除
算回路を、実用的な素子数で実現するようにした
ものである。
ト単位で商を生成する高基数非回復型除算回路に
おいて、除数の倍数発生回路と、桁上げ先見回路
とを、複数個の乗算ルートを備えたｎより少ない
複数の乗算器、及び減数レジスタと、１段、又は
複数段の桁上げ保存加算器と、桁上げ先見回路を
持つた加算器とで構成し、上記複数個の乗算器の
それぞれの乗算ルートを、その演算サイクルでの
部分商予測信号で選択し、該ルート選択で得られ
た乗算出力を減数レジスタに置数した後、１段、
又は複数段の桁上げ保存加算器で加算して得た除
数の倍数データを、そのサイクルの部分剰余から
同じ桁上げ保存加算器で加減算した後、桁上げ先
見回路を持つ加算器に入力して、次の演算サイク
ルの部分剰余とするようにし、高基数非回復型除
算回路を、実用的な素子数で実現するようにした
ものである。
以下本発明の実施例を図面によつて詳述する。
第２図は本発明の一実施例をブロツク図で示した
ものであり、第３図は本発明を実施するのに必要
な減数レジスタと、部分商予測信号との組み合わ
せ例を示す図であり、第４図は本発明の他の実施
例をブロツク図で示した図である。
第２図は本発明の一実施例をブロツク図で示した
ものであり、第３図は本発明を実施するのに必要
な減数レジスタと、部分商予測信号との組み合わ
せ例を示す図であり、第４図は本発明の他の実施
例をブロツク図で示した図である。
第２図において、１１，４〜１０は、第１図で
説明したものと同じものであり、１２は補数回路
と、シフタで構成される乗算器（±１×，±２／
±４×，±８／±16×）で、＋側の乗算はシフトの
みで達成し、−側の乗算は補数をとつてシフトす
ることで達成する。１３は減数レジスタ（SR
＃１，SR＃２，SR＃３），１４，１５は３入力
桁上げ保存加算器（CSA1，CSA2）で、Ｃはキ
ヤリー信号、Ｓは和信号を示している。
説明したものと同じものであり、１２は補数回路
と、シフタで構成される乗算器（±１×，±２／
±４×，±８／±16×）で、＋側の乗算はシフトの
みで達成し、−側の乗算は補数をとつてシフトす
ることで達成する。１３は減数レジスタ（SR
＃１，SR＃２，SR＃３），１４，１５は３入力
桁上げ保存加算器（CSA1，CSA2）で、Ｃはキ
ヤリー信号、Ｓは和信号を示している。
本実施例においては、減数レジスタ〔従来方式
の減数レジスタ（＋15DSR〜−15DSR）２相当〕
（SR＃１〜＃３）１３を、演算単位のビツト数４
より少ない３個で構成し、それと部分剰余レジス
タPR4との４個のレジスタを、３入力桁上げ保存
加算器１４，１５の２個で加算するようにしてい
る所に特徴がある。
の減数レジスタ（＋15DSR〜−15DSR）２相当〕
（SR＃１〜＃３）１３を、演算単位のビツト数４
より少ない３個で構成し、それと部分剰余レジス
タPR4との４個のレジスタを、３入力桁上げ保存
加算器１４，１５の２個で加算するようにしてい
る所に特徴がある。
今、除数レジスタ（DSR）１１に除数が設定
され、部分剰余レジスタ（PR）４に被除数が設
定されると、被除数が３入力桁上げ保存加算器
（CSA2）１５を通して、部分商予測回路（QPD）
６に入力され、最上位の商を予測する信号が出力
される。該予測信号は、除数レジスタ（DSR）
１１の出力が、乗算器（±１×，±２／±４×，±
８／±16）１２で乗算される複数のルートを選択
して、いずれかの出力をセレクトし、減数レジス
タ（SR＃１，SR＃２，SR＃３）１３にセツト
する。
され、部分剰余レジスタ（PR）４に被除数が設
定されると、被除数が３入力桁上げ保存加算器
（CSA2）１５を通して、部分商予測回路（QPD）
６に入力され、最上位の商を予測する信号が出力
される。該予測信号は、除数レジスタ（DSR）
１１の出力が、乗算器（±１×，±２／±４×，±
８／±16）１２で乗算される複数のルートを選択
して、いずれかの出力をセレクトし、減数レジス
タ（SR＃１，SR＃２，SR＃３）１３にセツト
する。
続いて、４つの入力信号である（SR＃１，SR
＃２，SR＃３）１３の出力と、部分剰余レジス
タ（PR）４の出力とが、３入力桁上げ保存加算
器（CSA1，CSA2）１４，１５の２段及び、桁
上げ伝搬加算器（CPA）５を用いて加算され、
その結果は再び部分剰余レジスタ（PR）４に入
力される。
＃２，SR＃３）１３の出力と、部分剰余レジス
タ（PR）４の出力とが、３入力桁上げ保存加算
器（CSA1，CSA2）１４，１５の２段及び、桁
上げ伝搬加算器（CPA）５を用いて加算され、
その結果は再び部分剰余レジスタ（PR）４に入
力される。
３入力桁上げ保存加算器（CSA2）１５の出力
（Ｃ，Ｓ）は部分商予測回路（QPD）６に入力さ
れ、次に選択すべき３種類の減数レジスタ（SR
＃１，SR＃２，SR＃３）１３への入力を決定す
るように動作する。
（Ｃ，Ｓ）は部分商予測回路（QPD）６に入力さ
れ、次に選択すべき３種類の減数レジスタ（SR
＃１，SR＃２，SR＃３）１３への入力を決定す
るように動作する。
上記、部分商予測信号〔−15，−14，…，−１，
＋１，…，＋14，＋15〕と、減数レジスタ（SR
＃１，SR＃２，SR＃３）１３との組み合わせの
例を第３図〔但し、部分商予測信号が正数の場合
は、各減数レジスタ（SR＃１，SR＃２，SR
＃３）１３の符号を反転させる〕に示している
が、本発明によれば、従来例において必要であつ
た30個の減数レジスタ（−15DSR〜＋15DSR）
２が、３個の減数レジスタ（SR＃１，SR＃２，
SR＃３）１３で事足りることが理解される。
＋１，…，＋14，＋15〕と、減数レジスタ（SR
＃１，SR＃２，SR＃３）１３との組み合わせの
例を第３図〔但し、部分商予測信号が正数の場合
は、各減数レジスタ（SR＃１，SR＃２，SR
＃３）１３の符号を反転させる〕に示している
が、本発明によれば、従来例において必要であつ
た30個の減数レジスタ（−15DSR〜＋15DSR）
２が、３個の減数レジスタ（SR＃１，SR＃２，
SR＃３）１３で事足りることが理解される。
本発明を、基数２５６（即ち、８ビツト除算）
の高基数非回復型除算回路に適用した例を第４図
に示す。第２図の実施例と比較して、乗算器（±
64／±128×）１２を１個と、減数レジスタSR
＃４ １３を１個と、３入力桁上げ保存加算器
（CSA3）１６を１段増加させることにより、１
サイクルタイムで８ビツトの商を得ることができ
る。
の高基数非回復型除算回路に適用した例を第４図
に示す。第２図の実施例と比較して、乗算器（±
64／±128×）１２を１個と、減数レジスタSR
＃４ １３を１個と、３入力桁上げ保存加算器
（CSA3）１６を１段増加させることにより、１
サイクルタイムで８ビツトの商を得ることができ
る。
(g) 発明の効果
以上、詳細に説明したように、本発明の除算装
置は、１サイクルタイムで、ｎビツトの商を生成
する高基数非回復型除算器であつて、除数レジス
タと、除数の倍数発生回路と、桁上げ先見回路を
持つ加算器（即ち、前記桁上げ伝搬加算器）と、
部分商予測器と、部分商発生器と、部分剰余レジ
スタと、剰余補正回路とから構成される除算装置
において、上記倍数発生回路と、桁上げ先見回路
とを、複数個の乗算ルートを備えたｎより少ない
複数個の乗算器、及び減数レジスタと、１段、又
は複数段の桁上げ保存加算器と、桁上げ先見回路
を持つた加算器とで構成し、上記複数個の乗算ル
ートを備えたｎより少ない複数個の乗算器のそれ
ぞれで形成される複数の乗算ルートを、上記部分
予測器からの部分予測信号に基づいて選択して得
た乗算出力値を、それぞれ対応した減数レジスタ
にセツトし、該セツトされた上記複数個の減数レ
ジスタのデータを加算することで、上記除数の倍
数データを生成し、該生成された倍数データを、
上記部分剰余レジスタの値から加減算して和ビツ
ト(S)とキヤリビツト(C)とを得ることを上記１段、
又は複数段の桁上げ保存加算器で行い、該得られ
た和ビツト(S)とキヤリビツト(C)を上記桁上げ先見
回路をもつた加算器に入力して、次の演算サイク
ルの部分剰余とするようにしたものであるので、
高基数非回復型除算回路の基数がある程度大きい
場合についても、実用的な回路量で実現できる効
果がある。
置は、１サイクルタイムで、ｎビツトの商を生成
する高基数非回復型除算器であつて、除数レジス
タと、除数の倍数発生回路と、桁上げ先見回路を
持つ加算器（即ち、前記桁上げ伝搬加算器）と、
部分商予測器と、部分商発生器と、部分剰余レジ
スタと、剰余補正回路とから構成される除算装置
において、上記倍数発生回路と、桁上げ先見回路
とを、複数個の乗算ルートを備えたｎより少ない
複数個の乗算器、及び減数レジスタと、１段、又
は複数段の桁上げ保存加算器と、桁上げ先見回路
を持つた加算器とで構成し、上記複数個の乗算ル
ートを備えたｎより少ない複数個の乗算器のそれ
ぞれで形成される複数の乗算ルートを、上記部分
予測器からの部分予測信号に基づいて選択して得
た乗算出力値を、それぞれ対応した減数レジスタ
にセツトし、該セツトされた上記複数個の減数レ
ジスタのデータを加算することで、上記除数の倍
数データを生成し、該生成された倍数データを、
上記部分剰余レジスタの値から加減算して和ビツ
ト(S)とキヤリビツト(C)とを得ることを上記１段、
又は複数段の桁上げ保存加算器で行い、該得られ
た和ビツト(S)とキヤリビツト(C)を上記桁上げ先見
回路をもつた加算器に入力して、次の演算サイク
ルの部分剰余とするようにしたものであるので、
高基数非回復型除算回路の基数がある程度大きい
場合についても、実用的な回路量で実現できる効
果がある。
第１図は高基数非回復型除算回路の従来例をブ
ロツク図で示した図、第２図は本発明の一実施例
をブロツク図で示す図、第３図は本発明を実施す
るのに必要な減数レジスタと部分商予測信号との
組み合わせの例を示す図、第４図は本発明の他の
実施例をブロツク図で示した図である。 図面において、１は乗算回路〔×（−15）〜×
15〕、２は減数レジスタ（−15DSR〜＋15DSR）、
３はセレクタ（SEL）、４は部分剰余レジスタ
（PR）、５は桁上げ伝搬加算器（CPA）、６は部
分商予測回路（QPD）、７は剰余レジスタ
（RMD）、８は部分商発生器（QG）、９は部分商
レジスタ（QTTR）、１０は剰余補正回路
（RMDC）、１１は除数レジスタ（DSR）、１２は
乗算器（±１×，±２／±４×，±８／±16×，±
64／±128×），１３は減数レジスタ（SR＃１，
SR＃２，SR＃３，SR＃４），１４〜１６は３入
力桁上げ保存加算器（CSA1〜CSA3）、をそれぞ
れ示す。
ロツク図で示した図、第２図は本発明の一実施例
をブロツク図で示す図、第３図は本発明を実施す
るのに必要な減数レジスタと部分商予測信号との
組み合わせの例を示す図、第４図は本発明の他の
実施例をブロツク図で示した図である。 図面において、１は乗算回路〔×（−15）〜×
15〕、２は減数レジスタ（−15DSR〜＋15DSR）、
３はセレクタ（SEL）、４は部分剰余レジスタ
（PR）、５は桁上げ伝搬加算器（CPA）、６は部
分商予測回路（QPD）、７は剰余レジスタ
（RMD）、８は部分商発生器（QG）、９は部分商
レジスタ（QTTR）、１０は剰余補正回路
（RMDC）、１１は除数レジスタ（DSR）、１２は
乗算器（±１×，±２／±４×，±８／±16×，±
64／±128×），１３は減数レジスタ（SR＃１，
SR＃２，SR＃３，SR＃４），１４〜１６は３入
力桁上げ保存加算器（CSA1〜CSA3）、をそれぞ
れ示す。
１ 被除数と除数とからｇ進数で所定桁数Ｎ（た
だしＮは２以上の整数）の商を求める除算装置に
おいて、 前記除数の近似逆数を求める近似逆数発生部
と、 前記除数と前記近似逆数との積である補正数を
求める回路と、 前記補正数を求める処理と同時に動作し、前記
被除数に前記近似逆数を乗じて１番目の仮部分商
R1を求める乗算回路と、 ｉ番目の仮部分商Riの所定桁以下を基準値以上
の時切り上げ基準値より小さい時切り捨ててｉ番
目の部分商Piを求める、互いに並行して動作する
Ｎ個の丸め回路と、 前記ｉ番目の仮部分商Riから、前記ｉ番目の部
分商Piと前記補正数との積を減じた差をｇ倍し
て、（ｉ＋１）番目の仮部分商Ri+1を求める、互
いに並行して動作するＮ個の部分除算回路と、 前記（ｉ＋１）番目の仮部分商Ri+1の正または
負に応じてｉ番目の部分商Piから０または１を減
じた値の法ｇの主値を、商の上位からｉ番目の部
分商とする、互いに並行して動作するＮ個の部分
商補正回路と、 前記Ｎ個の部分商補正回路から出力されるＮ個
の部分商を同期して連続して、正しい商を出力す
だしＮは２以上の整数）の商を求める除算装置に
おいて、 前記除数の近似逆数を求める近似逆数発生部
と、 前記除数と前記近似逆数との積である補正数を
求める回路と、 前記補正数を求める処理と同時に動作し、前記
被除数に前記近似逆数を乗じて１番目の仮部分商
R1を求める乗算回路と、 ｉ番目の仮部分商Riの所定桁以下を基準値以上
の時切り上げ基準値より小さい時切り捨ててｉ番
目の部分商Piを求める、互いに並行して動作する
Ｎ個の丸め回路と、 前記ｉ番目の仮部分商Riから、前記ｉ番目の部
分商Piと前記補正数との積を減じた差をｇ倍し
て、（ｉ＋１）番目の仮部分商Ri+1を求める、互
いに並行して動作するＮ個の部分除算回路と、 前記（ｉ＋１）番目の仮部分商Ri+1の正または
負に応じてｉ番目の部分商Piから０または１を減
じた値の法ｇの主値を、商の上位からｉ番目の部
分商とする、互いに並行して動作するＮ個の部分
商補正回路と、 前記Ｎ個の部分商補正回路から出力されるＮ個
の部分商を同期して連続して、正しい商を出力す
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59015621A JPS60160438A (ja) | 1984-01-31 | 1984-01-31 | 除算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59015621A JPS60160438A (ja) | 1984-01-31 | 1984-01-31 | 除算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60160438A JPS60160438A (ja) | 1985-08-22 |
| JPH0368415B2 true JPH0368415B2 (ja) | 1991-10-28 |
Family
ID=11893777
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59015621A Granted JPS60160438A (ja) | 1984-01-31 | 1984-01-31 | 除算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60160438A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5023827A (en) * | 1988-08-18 | 1991-06-11 | Digital Equipment Corporation | Radix-16 divider using overlapped quotient bit selection and concurrent quotient rounding and correction |
| JPH0833816B2 (ja) * | 1988-10-08 | 1996-03-29 | 日本電気株式会社 | 固定小数点除算方式 |
| US4979142A (en) * | 1989-04-17 | 1990-12-18 | International Business Machines Corporation | Two-bit floating point divide circuit with single carry-save adder |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56123038A (en) * | 1980-03-04 | 1981-09-26 | Fujitsu Ltd | Division control system |
| JPS57111737A (en) * | 1980-11-15 | 1982-07-12 | Itt | Binary metal oxide semiconductor carry-look-ahead parallel adder |
| JPS57125442A (en) * | 1981-01-28 | 1982-08-04 | Mitsubishi Electric Corp | Dividing device |
| JPS58119047A (ja) * | 1982-01-11 | 1983-07-15 | Hitachi Ltd | １０進乗算又は除算装置 |
-
1984
- 1984-01-31 JP JP59015621A patent/JPS60160438A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56123038A (en) * | 1980-03-04 | 1981-09-26 | Fujitsu Ltd | Division control system |
| JPS57111737A (en) * | 1980-11-15 | 1982-07-12 | Itt | Binary metal oxide semiconductor carry-look-ahead parallel adder |
| JPS57125442A (en) * | 1981-01-28 | 1982-08-04 | Mitsubishi Electric Corp | Dividing device |
| JPS58119047A (ja) * | 1982-01-11 | 1983-07-15 | Hitachi Ltd | １０進乗算又は除算装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60160438A (ja) | 1985-08-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |