KR100308726B1 - 고속 산술 장치에서 올림수 예견가산기 스테이지의 수를 감소시키는 장치 및 방법 - Google Patents

고속 산술 장치에서 올림수 예견가산기 스테이지의 수를 감소시키는 장치 및 방법 Download PDF

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Abstract

본 발명은 고속 산술 장치에서 올림수 예견 가산기 스테이지를 감소시키기 위하여 가수 및 피가수를 가산하여 최종합을 발생하되, 상기 가수, 피가수, 및 최종합은 각기 복수의 비트를 가지는 이진수이며, 상기 가수 및 피가수에서 동일 차수의 비트들이 컬럼을 형성하도록 되어 있는 가산회로에 있어서, 적어도 하나의 데이터 감소회로 - 상기 각각의 데이터감소회로는 적어도 하나의 다-컬럼 가산기를 포함하며, 상기 적어도 하나의 데이터감소회로는 감소된 가수 및 감소된 피가수를 발생하도록 가수 및 피가수 비트의 컬럼을 이용하며, 상기 감소된 피가수는 상기 피가수보다 더 적은 비트를 가짐 - ; 및 상기 적어도 하나의 데이터 감소회로에 결합되어 발생 및 전파 데이터를 계산하도록 감소된 가수 및 감소된 피가수를 이용하는 발생/전파계산회로 - 상기 발생/전파계산회로는 다수의 스테이지를 구비하며, 상기 다수의 스테이지는 가수 및 피가수를 이용하여 발생/전파 데이터를 계산하는데 필요한 것보다 더 적은 수로 됨 - 를 포함하는 것을 특징으로 하는 가산회로를 제공한다.

Description

[발명의 명칭]
고속 산술 장치에서 올림수 예견 가산기 스테이지의 수를 감소시키는 장치{Structure for reducing the number of carry-look-ahead adder stages in high-speed arithmetic units}
[기술분야]
[발명의 배경]
본 발명은 디지털 가산 장치 및 방법에 관한 것으로, 특히 올림수 예견 가산기(CLA: Carry-look-ahead Adder; 이하 올림수 예견 가산기라 한다)의 구현 장치 및 방법에 관한 것이다.
[배경기술]
올림수 예견 가산기는 디지털 계산기(computer)에 있어서 주요 요소이다. 이는 고속 산술장치들의 효과적인 구현에 있어서 필수적인 요소이며, 가산, 감산, 승산, 제산 및 제곱근을 포함하는 대부분의 산술 연산에 이용된다. 가산기 함수는 빠른 구현을 위해 복잡한 회로를 필요로 하며, 속도개선에 병목현상을 일으킬 수도 있다. 따라서, 올림수 예견 가산기의 성능 향상은 많은 계산을 수행하는 응용에 있어서 컴퓨터 성능에 직접적인 영향을 미친다.
종래의 M-비트 올림수 예견 가산기에 있어서, 한 쌍의 M-비트 입력수들은 관련된 발생(generate) 및 전파값(propagate values)을 얻기 위해 이용된다. 종래의 올림수 예견 가산기의 구현은 발생 및 전파값을 이용하여 각 컬럼에 대한 입력-올림수를 계산하기 위하여 2 실링{log(M)}-1 스테이지를 필요로 한다. 예를 들어, 4 팬-인으로 제한되어있을 때, 4 비트의 입력 데이터는 1스테이지를, 16 비트의 입력 데이터는 3스테이지를, 64비트의 입력 데이터는 5스테이지를 필요로 한다. 마지막 단계에서, 입력-올림수들은 2개의 M-비트 입력들과 결합되어 합을 산출한다.
가산기의 계산 속도는 log(M)에 비례한다. 일정한 계산에서 요구되는 스테이지의 수가 직접적으로 산술 연산의 속도 전반에 영향을 미치므로, 소수의 스테이지만을 갖는 올림수 예견 가산기의 구현은 바람직하다. 각각의 올림수 예견 가산기 스테이지에서 게이트 지연의 수가 구현 의존적임은 사실이다. 그럼에도 불구하고, 설명한 것처럼, 올림수 예견 가산기에서 스테이지의 수는 입력 비트 수의 로그값에 따라 증가되어, 가산기를 통한 순수 지연(net delay)을 증가시킨다. 달리 말하면, 큰수의 입력 비트들은 올림수 예견 가산기의 속도에 현저한 영향을 미치고, 결과적으로 프로세서의 속도에 영향을 미친다. 따라서, 올림수 예견 가산기에서 스테이지 수의 감소는 디지털 계산기 내에 있는 일정한 산술 장치의 속도를 현저하게 개선시킬 것이다.
[발명의 상세한 설명]
[발명의 개요]
본 발명에 따라, 가수 및 피가수를 더하여 최종값을 발생하는 가산회로가 기술된다. 가수, 피가수 및 최종합은 각각 복수의 비트들을 갖는 이진수이다. 가수 및 피가수에서 같은 차수의 비트는 2-비트 컬럼(column)들로 구성된다. 가산 회로는 적어도 하나의 데이터 감소 스테이지를 포함하며, 각각의 데이터 감소 스테이지는 적어도 하나의 다-컬럼 전가산기(multi-column full adder)를 포함한다. 데이터 감소 스테이지는 가수 및 피가수 비트들의 컬럼(column)들을 이용하여 감소된 가수 및 감소된 피가수를 발생시키며, 감소된 피가수는 원래의 피가수보다 더 적은 비트들을 갖는다. 발생/전파계산스테이지는 발생및전파 데이터를 계산하기 위하여 감소된 가수 및 감소된 피가수를 이용하며, 발생/전파계산스테이지는 가수 및 피가수의 감소를 위해 변경된다. 이 때 올림수발생스테이지는 발생및전파 데이터를 이용하여 적어도 하나의 최종 올림수를 발생시킨다. 결과적으로, 최종합계산스테이지는 최종합을 계산하기 위하여 감소된 가수, 감소된 피가수 및 최종 올림수를 이용한다. 데이터 감소 스테이지는 발생/전파계산스테이지에 대한 입력들을 감소시켜, 올림수발생회로에 대한 입력들의 수를 감소시킨다. 입력이 적어질수록, 올림수발생회로에서 스테이지의 수가 감소될 수 있어, 결국 올림수예견가산기의 계산이 더 빨라진다.
데이터 감소 스테이지가 단지 가수 및 피가수 비트들의 연속적인 컬럼들의 특수한 그룹들에 대해서만 동작하는 다른 실시양태가 존재한다. 이들은 보통 이진 승산기에서 올림수 보존 가산기에 의해 발생된 컬럼들의 배열의 양쪽 끝 컬럼들이다. 배열의 중앙을 향하는 데이터 컬럼보다 배열의 양쪽 끝을 향하는 데이터 컬럼들이 더 빨리 도착하기 때문에, 감소시키는 동작들은 단지 조기 도착 컬럼들에서만 수행된다.
라운딩 회로(rounding circuit)에서 이용하는 또 다른 실시양태에 있어서, 발생/전파계산스테이지는 연속적인 컬럼들 각각에 대한 피가수 비트가 논리 '0'으로 알려진 연속적인 컬럼들의 그룹에 대한 발생 및 전파를 산출하기 위하여 변경된다. 연속적인 컬럼들에 대한 발생은 논리 '0'과 동일하며, 전파는 연속적인 컬럼들에서 가수 비트들의 논리 AND와 동일하다.
구체적으로, 본 발명의 하나의 양상은 가수와 피가수를 가산하여 최종합을 발생하는 가산 회로로서, 가수, 피가수 및 최종합은 각각 다수의 비트를 갖는 이진수이고, 가수 및 피가수에서 동일한 차수의 비트들이 컬럼들을 형성하며, 가산회로가 각각 적어도 하나의 다-컬럼가산기를 포함하는 적어도 하나의 데이터 감소 스테이지를 포함하고, 데이터 감소 스테이지는 가수 및 피가수 비트들의 컬럼들을 이용하여 감소된 가수 및 상기 피가수보다 적은 비트를 갖는 감소된 피가수를 산출하는 것을 특징으로 하는 가산 회로에 관한 것이다. 이러한 가산 회로에서, 데이터 감소 스테이지의 수는 소거되어 최종합을 발생하는 상기 감소된 피가수의 전체 비트의 수와 동일하다.
또한, 본 발명의 가산회로는, 발생 및 전파 데이터를 계산하기 위하여 감소된 가수 및 감소된 피가수를 이용하며, 상기 가수 및 피가수의 감소를 담당하는 개량된 발생/전파 계산 스테이지; 적어도 하나의 최종 올림수를 발생하기 위하여 상기 발생 및 전파 데이터를 이용하는 올림수 발생 스테이지; 및 최종합을 계산하기 위하여 상기 감소된 가수, 감소된 피가수 및 최종 올림수들을 이용하는 최종 합 계산 스테이지를 추가로 포함한다. 그리고 상기 데이터 감소 스테이지는 가수 및 피가수 비트들의 연속적인 컬럼들의 지정된 그룹들에 대해서만 동작한다.
본 발명의 다른 양상은 가수와 피가수를 가산하여 최종합을 발생하는 가산회로로서, 상기 가수, 피가수 및 최종합은 각각 다수의 비트를 갖는 이진수이고, 상기 가수 및 피가수에서 동일한 차수의 비트들이 컬럼들을 형성하며, 상기 가산 회로는, 각각 적어도 하나의 다-컬럼 가산기를 포함하며, 가수 및 피가수 비트들의 컬럼들을 이용하여 감소된 가수 및 상기 피가수 보다 적은 비트를 갖는 감소된 피가수를 산출하는 적어도 하나의 데이터 감소 스테이지; 발생 및 전파 데이터를 계산하기 위해 상기 감소된 가수 및 감소된 피가수를 이용하며, 상기 가수 및 피가수의 감소를 담당하는 개량된 발생/전파 계산 스테이지; 적어도 하나의 최종 올림수를 발생하기 위해 상기 발생 및 전파 데이터를 이용하는 올림수 발생 스테이지; 및 상기 최종 합을 계산하기 위해 상기 감소된 가수, 감소된 피가수 및 최종 올림수들을 이용하는 최종 합 계산 스테이지를 포함하는 가산 회로이다.
이러한 가산 회로에서, 상기 데이터 감소 스테이지는 단지 가수 및 피가수 비트들의 연속적인 컬럼들의 지정된 그룹들에 대해서만 동작한다. 그리고, 상기 가산회로는 다수의 2-컬럼 전가산기들을 포함하고 가수 및 피가수 비트들의 컬럼들을 이용하여 감소된 가수 및 상기 피가수보다 적은 비트를 갖는 감소된 피가수를 산출하는 하나의 데이터 감소 스테이지를 갖는다.
또한, 본 발명의 가산회로에서, 데이터 감소 스테이지는, 다수의 2-컬럼 전가산기들을 포함하고, 가수 및 피가수 비트들의 컬럼들을 이용하여 제1 감소된 가수 및 상기 피가수보다 적은 비트를 갖는 제1 감소된 피가수를 산출하는 제1 데이터 감소 스테이지; 및 적어도 하나의 3-컬럼 전가산기를 포함하며, 제1 감소된 가산 및 제1 감소된 피가수를 이용하여 감소된 가수 및 상기 제1 감소된 피가수보다 적은 비트를 갖는 감소된 피가수를 산출하는 적어도 하나의 중간 감소 스테이지를 포함한다.
본 발명의 또 다른 양상은 가수와 피가수를 가산하여 최종합을 발생하는 가산회로로서, 상기 가수, 피가수 및 최종합은 각각 다수의 비트를 갖는 이진수이고, 상기 가수 및 피가수에서 동일한 차수의 비트들이 컬럼들을 형성하며, 상기 피가수는 단지 지정된 '0'이 아닌 비트들만을 구비하며, 상기 가신회로는, 발생 및 전파데이터를 계산하기 위하여 가수 및 피가수 비트들의 컬럼들을 이용하며, 연속적인 컬럼들의 각각에 대한 피가수 비트가 논리 '0'으로 알려진 연속적인 컬럼들의 각각의 그룹에 대한 제1 발생 및 제1 전파를 산출하도록 개량된 발생/전파 계산 스테이지, 여기서 상기 제1 발생은 논리 '0'과 동일하며 제1 전파는 상기 연속적인 컬럼들에서 상기 가수 비트들의 논리 AND와 동일한 발생/전파 계산 스테이지; 상기 발생 및 전파 데이터를 이용하여 적어도 하나의 최종 올림수를 발생하는 올림수 발생 스테이지; 및 상기 최종 합을 계산하기 위하여 상기 가수, 피가수 및 최종 올림수들을 이용하는 최종 합 계산 스테이지를 포함하는 가산 회로에 관계한다.
본 발명의 또 다른 양상은 각각 다수의 비트들을 갖는 이진수인 가수 및 피 가수를 이용하여 다수의 비트들을 갖는 이진수인 최종합을 발생하는 방법으로서, 상기 가수 및 피가수에서 동일 차수의 비트들을 컬럼으로 구성하는 단계; 피가수보다 적은 비트들을 갖는 감소된 피가수 및 감소된 가수를 발생하기 위하여 가수 및 피가수 비트들의 상기 컬럼으로 동작을 수행하는 단계; 상기 감소된 가수 및 감소된 피가수를 이용하여 발생 및 전파 데이터를 계산하는 단계; 상기 발생 및 전파 데이터를 이용하여 적어도 하나의 최종 올림수를 발생하는 단계; 및 상기 감소된 가수, 감소된 피가수 및 최종 올림수들을 이용하여 상기 최종합을 계산하는 단계를 포함한다.
본 발명의 방법에서, 상기 수행하는 단계는 상기 감소된 피가수에서 모든 비트들을 소거하여 상기 최종합을 발생하는 단계이다.
이하의 명세서의 나머지 부분과 도면을 참조함으로써 본 발명의 특성 및 장점들을 보다 깊이 이해할 수 있을 것이다.
[도면의 간단한 설명]
제1도는 종래의 올림수 예견 가산기의 동작을 예시한 다이어그램이다.
제2a도는 종래의 1-컬럼 발생/전파 함수의 함수 테이블이다.
제2b도는 종래의 1-컬럼 발생/전파 함수의 로직 다이어그램이다.
제3a도는 종래의 올림수 예견 가산기의 올림수 발생에서 최종합의 함수 테이블이다.
제3b도는 종래의 올림수 예견 가산기의 올림수 발생에서 최종합의 논리회로도이다.
제4도는 본 발명의 개량된 올림수 예견 가산기의 동작을 예시한 구현도이다.
제5a도는 종래의 출력신호 특성과 입력신호 레벨을 대비하여 나타내는 2-비트 전가산기의 함수 테이블이다.
제5b도는 종래의 2-비트 전가산기의 간략화된 로직 구현도이다.
제5c도는 종래의 2·3 입력 NOR 게이트와 와이어드 OR 게이트로 구성된 2비트 전가산기의 논리회로도이다.
제6a도는 본 발명의 2-컬럼 발생/전파 함수의 함수 테이블이다.
제6b도는 본 발명의 2-컬럼 발생/전파 함수의 간략화된 로직 구현도이다.
제6c도는 본 발명의 개량된 2-컬럼 발생/전파 함수의 논리회로도이다.
제7a도는 본 발명의 올림수 예견 가산기의 올림수 발생에서 개량된 최종합의 함수 테이블이다.
제7b도는 본 발명의 올림수 예견 가산기의 올림수 발생에서 개량된 최종합의 간략화된 로직 구현도이다.
제7c도는 본 발명의 올림수 예견 가산기의 올림수 발생에서 개량된 최종합의 논리회로도이다.
제8도는 본 발명의 입력 데이터 감소의 2레벨을 갖는 개량된 자리올림 예견 가산기의 동작을 예시한 다이어그램이다.
제9a도는 본 발명의 개량된 3-컬럼 가산 함수와 관련된 함수 테이블이다.
제9b도는 본 발명의 개량된 3-컬럼 가산기의 간략화한 로직 구현도이다.
제9c도는 본 발명의 개량된 3-컬럼 가산회로의 논리회로도이다.
제10도는 본 발명의 개량된 올림수 예견 가산기의 개량된 4-컬럼 발생/전파 함수의 논리회로도이다.
제11도는 본 발명의 개량된 올림수 예견 가산기의 올림수 발생에서 개량된 최종합의 논리회로도이다.
제12도는 본 발명의 입력 데이터 감소의 3레벨을 갖는 개량된 자리올림 예견 가산기의 동작을 예시한 다이어그램이다.
제13도는 본 발명의 입력 데이터 감소의 4레벨을 갖는 개량된 자리올림 예견 가산기의 동작을 예시한 다이어그램이다.
제14a도는 종래의 이진 승산 함수를 예시한 간략화된 블록도이다.
제14b도는 종래의 이진 승산 함수를 예시한 다이어그램이다.
제15a도는 종래의 4팬-인을 가정하여, 종래의 월리스-트리 이진 가산기에서 요구되는 전가산기 스테이지의 수 대비 비트들의 수를 예시한 다이어그램이다.
제15b도는 종래의 4팬-인을 가정하여, 종래의 자리 올림 예견 가산기에서 요구되는 스테이지의 수 대비 비트들의 수를 예시한 다이어그램이다.
제16도는 본 발명의 이진 승산기에서 승산 함수의 시간 진전에 따른 비트 위치를 예시한 다이어그램이다.
제17도는 본 발명의 올림수 예견 가산기의 입력에 대한 데이터 감소의 응용을 갖는 2진 승산기에서 승산 함수의 시간 진전에 따른 비트 위치를 예시한 다이어그램이다.
제18도는 본 발명의 50-비트 라운딩 회로의 동작을 예시한 다이어그램이다.
[실시예]
[구체적인 실시양태의 설명]
본 발명은 우선 종래의 올림수 예견 가산기를 이용하여 개략적으로 서술되어질 것이다. 이어서 몇 가지의 구체적인 응용예를 개략적으로 서술할 것이다 .이러한 응용은 완전한 가산 장치로서의 올림수 예견 가산기, 이진 승산기 및 하나의 입력이 충분히 분포되지 않는 가산기를 포함한다.
개량된 올림수 예견 가산기는 완전한 장치로서 본 발명에 의해 구성될 수 있다: 즉, 가산함수가 내부적으로 실행되는 장치로 구성될 수 있다. 이것은 올림수 발생회로를 필요로 하지 않는다. 더욱이, 이하에서 서술되는 바와 같이, 개량된 올림수 예견 가산기는 이진 승산기에서 이용될 수도 있다.
특히, 본 발명은 올림수 예견 가산기에 대한 입력 데이터를 발생하는 승산기의 올림수 보존 가산기의 컬럼 계산의 일부가 다른 컬럼들의 계산 이전에 완료되는 경우에 유용하다. 일부 데이터가 다른 데이터 이전에 올림수 예견 가산기에 도착한다는 사실이 임시 주기동안에 이 "중간 데이터"로 변경되는 것을 허용하도록 한다. 이 중간 데이터는 올림수 예견 가산기가 뒤에 도착하는 데이터의 도착을 기다리는 동안 올림수 발생 회로에 입력 비트들의 수를 감소시키도록 처리될 수 있다. 라운딩 가산기는 하나의 수가 가득 채워지지 않은 상태에서 두 개의 수를 가산한다. 이런 형태의 응용에 대한 올림수 예견 가산기의 개량은 가산기의 올림수 발생 스테이지의 복잡성을 현저히 감소시킬 것이다.
[종래의 올림수 예견 가산기]
도 1은 종래의 올림수 예견 가산기(2)의 예시도이다. 이 특별한 구성은 두개의 18비트 수(4, 6)들의 처리와 최종결과(8)의 계산을 위한 것이다. 종래 기술의 구성은 발생/전파 계산 스테이지(10)와; 올림수 발생 스테이지(12); 및 최종합 스테이지(14)의 세 부분을 포함한다. 도 1에서, 계산은 아래와 같이 처리되며, 관련된 데이터 비트 위치는 Xs가 오른쪽에서 왼쪽으로 1에서 19까지의 컬럼들(16)에서 배열된다. 컬럼의 첨자 k는 초기, 중간, 최종 결과의 추가적인 서술을 위해 이용된다.
발생-전파 계산은 가수(4) 및 피가수(6)를 입력 데이터로 사용하고, 각각의 컬럼(16)에 대한 발생 및 전파 데이터(18, 20)를 계산하는 발생/전파 회로(10)에 의해 수행된다. 각 비트 위치(K)에 대한, 발생 및 전파 비트는 다음의 수학식과 같이 표현된다:
Gk= AkBk(1)
Pk= AkXOR Bk(2)
여기서 Ak및 Bk는 각각 가수 비트 및 피가수 피트이다. 이러한 수학식들은 데이터(k)의 단일 컬럼(16)으로부터 동일 컬럼(16)과 관련된 결과를 가지고 이 데이터가 배타적으로 도출되는 것을 나타낸다. 이 수학식에 대한 함수 테이블은 도 2a에 보이며, 이러한 발생/전파 계산을 실행하는 회로 로직도는 도 2b에 보인다.
이러한 데이터(18, 20)는 올림수 발생 회로(12)로 연결된다. 도 1의 올림수 발생 회로(12)는 또한 18 세트의 발생(18) 및 전파(20) 입력을 제공하는 종래 배치이다. 올림수 발생 회로(12)는 만약 팬-인이 4로 한정되면 18개의 입력 비트들에 대하여 5개의 스테이지가 필요하고, 만약 팬-인이 5라면 3개의 스테이지가 필요하다. 올림수 발생 계산의 결과는 도 1의 Ck, 즉 한 세트의 올림수들(22)이다. (k-1)번째 컬럼에 의해 산출된 올림수는 최종합 Sk(8)를 얻기 위하여 최종 합산 회로(14)에서 k번째 컬럼의 Pk와 결합되므로, Ck로 칭한다. 올림수 발생 회로(12)에 의해 Ck가 계산되는 종래의 최종합 계산에 대하여, 최종합산 비트(8)는 다음과 같은 방법에서 계산된다:
Sk= PkXOR Ck(3)
또는, 수학식 (2)의 Pk를 대입하면,
Sk= (AkXOR Bk) XOR Ck(4)
최종합 계산에 대한 함수 테이블은 도 3a와 같이 보여지며, 이 회로에 대한논리회로도는 도 3b에 예시된다.
[개량된 올림수 예견 가산기]
도 4에서 보이는 바와 같이, 개량된 자리 올림 예견 가산기(30)를 살펴보면, 2-컬럼 전가산기(TA: Two-Column full Adder; 이하 '2-컬럼 전가산기'라 한다)(32)는 가수(14) 및 피가수(16)와 발생/전파 회로(34) 사이에 삽입된다. 이와 같은 회로의 개량은 올림수 발생 회로(36)에 직접 연결된 비트들의 수를 감소시켜, 올림수 발생 회로(36)에서 요구되는 스테이지의 수를 감소시킨다. 2-컬럼 전가산기(32)는 여기서 다음과 같은 방법으로 데이터 비트열을 변경하기 위해 이용된다. 2-비트 전가산기(32)의 동작 특성은 도 5a에 보인 함수 테이블(50)에서 예시된다. 입력 데이터 단자들(52)은 Ak, Bk, Ak+1및 Bk+1로 서술되며, 출력 단자들은 Dk(합 0), Dk+1(합 1) 및 Ek+2(출력 올림수)로 서술된다. 함수 테이블(50)은 4입력 이진 데이터의 모든 가능한 16개 조합의 함수로서의 출력 데이터를 나타낸다. 또한 2-컬럼 전가산기(32)의 함수 특성은 Ak+1및 Bk+1입력들이 그 다음 더 높은 차수의 비트와 관련된 것임을 보인다. 출력과 관련하여, Dk+1은 그 다음 더 높은 차수의 비트와 관련된 것이고, Ek+2는 두번째 더 높은 차수의 비트와 관련된 것이다. 2-컬럼 전가산기(32)의 함수는 다음 수학식에 의해 서술된다:
Dk= (AkXOR Bk) (5)
Dk+1= (Ak+1XOR Bk+1) XOR (AkBK)(6)
Ek+2= (Ak+1Bk-1) + (Ak+1AkBk) + (Bk+1AkBk) (7)
2-컬럼 전가산기(32)의 특별한 구현은 도 5c의 게이트 레벨에서 도식적으로 보여진다. 이 예에서, 2-컬럼 전가산기(32)의 기능은 최상단과 최하단 각각을 나타내는 입력들(52)과 출력들(54)을 갖는, NOR 논리소자(56)와 와이어드 OR 소자(58)를 이용하여 수행된다. 이 회로는 도 5a의 함수 테이블(50)의 특성을 정확히 수행한다. 도 4의 예시와 관련되어 컬럼의 세부적인 표현은 도 5b와 같다. 도 5b는 또한 데이터 감소 특성을 예시한다. 즉, 가수 및 피가수의 두 개의 이웃한 컬럼들로부터 2비트를 갖는, 2-컬럼 전가산기는 3개 컬럼들에 분포된 3개 출력 비트들을 산출한다. 이러한 비트 중 하나는 주어진 입력비트 차수에 대한 그 다음 더 높은 차수의 컬럼으로 확장되는 출력-올림수 비트이다.
이 처리는 감소된 가수 Dk(38)와 감소된 피가수 Ek(40)로 간주되는 결과 데이터에서 모든 다른 피가수 비트를 제거한다. 이 감소된 데이터는 적절히 변경되어 이전 입력 데이터의 감소를 담당하는 하나의 개량된 발생 및 전파 회로(34) 입력 세트이다. 즉,
감소된 피가수(40), Ek가 '0'으로 설정된 컬럼인 경우(이 때, k는 짝수)
Gk= 0 (8)
Pk= Dk(9)
모든 실용적인 목적을 위하여, k가 짝수인 경우 Ek는 제거된 것으로 고려된다. 이것은 도 4에 나타내어진 것과 같이 결과 데이터에서 플레이스 홀더, X의 결여에 반영된다. 이웃한 비트짝(k, k-1, k는 홀수)에 대한 발생 및 전파 비트들(42, 44)은 다음과 같다.
Gk,K-1= Gk+ PkGK-1(10)
Pk,K-1= PkPK-1(11)
이 두 컬럼의 발생/전파를 표시하는 함수 테이블이 도 6a에 제시된다. 수학식 (10)과 (11)에 대입하면:
D와 E가 '0'이 아닌 컬럼에 대응하는 k를 갖는, 이웃한 컬럼인 경우
GK,K-1= Gk(12)
= DkEk(13)
Pk,K-1= (DkXOR Ek) Dk-1(14)
= (DkDk-1) XOR (EkDk-1) (15)
이러한 결과들은 현재 데이터 상태에 대응하는 도 6a의 함수 테이블의 첫번째 8개 입력, 즉 Ek-1=0인 경우에서 예시된다. 도 6b는 이 개량된 발생/전파에 대한 세부적인 표현을 나타낸다. 도 6c는 요구되는 계산을 얻기 위해 이용되는 논리회로도를 나타낸다.
이러한 데이터(42, 44)는 올림수 발생 회로(36)로 연결된다. 도 4에서 올림수 발생 회로(36)는 이 구성에서 단지 도 1의 구성에서 이용된 8 세트의 발생(42) 및 전파(44) 입력 대비 종래의 18 세트의 이용만 제외하면 종래의 구성이다. 더 적은 입력으로 인해, 이 구성은 종래의 올림수 예견 가산기에 대한 것 보다 올림수 발생(36)에 대하여 완전히 더 적은 스테이지를 필요로 한다(즉, 만약 팬-인 한계가 4라면, 3개 스테이지가 5개 스테이지를 대신하여 요한다).
최종합 비트들(Sk)(8)은 다음과 같이 계산된다:
Sk= DkXOR Ck, (k가 짝수인 경우) (16)
Sk= DkXOR (Dk-1Ck-2), (k가 홀수인 경우) (17)
Ck는 최종 올림수(48)로서, 올림수 발생 회로(36)에 의해 계산된다.
최종합 계산을 위한 함수 테이블(60)은 도 7a에 제시된다. 입력(62) Pk, Dk-1및 Ck-1은 2개의 이웃하는 컬럼과 연관되며, 두 개 컬럼의 결과(64)인 Sk및 Sk-1(k=홀수)을 산출한다. 이 회로에 대한 세부적인 논리회로는 도 7c에 예시되며, 하나의 컬럼 표현은 도 7b에 나타낸다.
[더욱 개량된 올림수 예견 가산기]
도 8은 더욱 개량된 올림수 예견 가산기(70)이다. 입력 데이터(가수(4) 및 피가수(6))와 발생/전파 회로(74) 사이에 삽입된 2-컬럼 전가산기(32) 세트에 부가하여, 상기 2-컬럼 전가산기(32) 세트를 따르는 개량된 3-컬럼 가산기(FCA: modified three-Column Adder; 이하 '3-컬럼 가산기'라 한다)(72) 세트이다. 이 부가된 회로소자는 두번째 레벨의 데이터 감소를 제공하며, 올림수 발생 회로(76)에서의 비트들의 수를 추가로 감소시킨다. 이는 올림수 발생 회로(76)에서 요구되는 스테이지 수를 추가적으로 감소시키는 결과가 된다.
2-컬럼 전가산기(32)는 피가수(6)에서 모든 다른 올림수 비트를 제거한다. 두번째 레벨의 데이터 감소로서 부가된 3-컬럼 가산기(72) 세트의 삽입은 피가수(6)에서 또 다시 모든 다른 올림수를 제거하는 기능을 한다. 3-컬럼 가산기(72)에 대한 컬럼의 상호관계를 보이는 테이블은 도 9a에 개시된다. 입력 Dk, Ek, Dk+1, Dk+2및 Ek+2들은 3개의 이웃한 컬럼들과 관련되며, 4개 컬럼의 결과들인 Fk, Fk+1, Fk+2및 Hk+3을 산출한다. 이 회로에 대한 세부적인 컬럼의 표현은 도9b에 예시된다. 3-컬럼 가산기(72)에 대한 전형적인 논리회로도는 도 9c에 나타낸다. 이 회로는 2-컬럼 전가산기(32)나 1-비트 전가산기와 동일한 것에 대한 신호 전파지연을 갖는다.
두 번 감소된 데이터는 입력 데이터의 감소를 담당하는 개량된 발생및전파회로(74) 세트에 입력된다. 이 예에서, 컬럼의 데이터는 4개의 요소에 의해 감소된다. 4개의 이웃한 컬럼에 대해, 발생및전파 비트는 다음과 같다.
Gk,k-3= Gk+ PkGk-1+ PkPk-1Gk-2+ PkPk-1Pk-2Gk-3(18)
Pk,k-3= PkPk-1Pk-2Pk-3(19)
감소된 데이터(Hk-1= Hk-2= Hk-3=0)에 대해서는 다음과 같다.
Gk,k-3= FkHk(20)
Pk,k-3= (FkXOR Hk) Fk-1Fk-2Fk-3(21)
이러한 계산들에 대한 회로 로직도는 도 10에 나타낸다.
이 데이터는 올림수 발생 회로(76)에 연결된다. 올림수 발생 회로(76)는 이 경우에서 단지 입력으로서 4 세트의 발생및전파 만을 제외하면 종래의 구성이며, 따라서 이전 예들에서보다 더욱 적은 스테이지를 필요로 한다. 예를 들면, 만약 4개 및 그 이상의 팬-인이 허용된다면 단지 하나의 스테이지만 필요하다.
최종합 계산에 대해, Ck가 올림수 발생 회로에 의해 계산되는 경우, 최종합산 비트는 수학식(3) 또는 (4)를 이용하여 계산된다. 따라서 이 구성에 대한 최종합산비트(Sk)는 다음과 같이 계산된다.
제1 컬럼의 경우,
Sk= FkXOR Ck(22)
제2 컬럼의 경우,
Sk+2= Fk+1XOR (FkCk) (23)
제3 컬럼의 경우,
Sk+2= Fk+2XOR (Fk+1FkCk) (24)
및 제4 컬럼의 경우,
Sk+3= Fk+3XOR (Fk+2Fk+1FkCk) (25)
그 이상에서는, 중간 결과 Lk+1은 다음과 같이 계산된다:
Lk+1= Fk+1Fk(26)
이 중간 결과는 Ck가 유효해지기 전에 계산될 수 있으므로, Sk+2의 실제 계산은 Sk+1에서 보다 더 복잡하지는 않다. 즉,
Sk+2= Fk+2XOR (Lk+1Ck) (27)
마찬가지로, 또 다른 중간 결과 Lk+2은 다음과 같이 계산될 것이다.
Lk+2= Fk+2Fk+1Fk(28)
이 중간 결과는 또한 Ck가 유효해지기 전에 유효해질 것이므로, 이 최종 결과 계산은 또한 Sk+1에서보다 더 복잡하지는 않다. 즉,
Sk+3= Fk+3XOR (Lk+2Ck) (29)
4입력-1출력화(4-to-1) 최종합 계산에 대한 회로는 도 11에 개시된다. 데이터 감소가 더욱 큰 비율로 되는 것에 대한 제한이 단지 특별한 기술의 실질적 팬-인 용량에 따르는 것임을 주목할 만 하다. 도 12는 여기에 제공된 동일선상의 추가 개량의 예도 보여준다. 세번째 레벨의 데이터 감소(80)는 발생 Gk및 전파 Pk의 계산 바로 이전까지 포함한다. 보이는 바와 같이, 올림수 발생 스테이지(84)로 입력되는 결과 입력 데이터는 최종 올림수 Ck에 대한 단독 컬럼을 갖는 두 개의 컬럼으로 감소된다. 이러한 부가 데이터 감소를 요구하는 회로는 상기에서 서술한 회로와 유사하며, 상기 기원으로부터 직접적으로 확장된 것이다.
도 13은 18비트 입력 올림수 예견 가산기(90)에서 결합된 데이터 감소 개량에 대한 제한된 경우를 보인다. 이 경우에서, 네번째 레벨의 데이터 감소(92)의 삽입은 피가수 비트들을 모두 함께 제거하며, 최종합(8)을 즉시 산출한다.
상기 서술된 발명과 결합한 특별한 응용들은 다음과 같다.
[이진 승산기]
컴퓨터적으로 집중적 계산을 위해 이용되는 디지털 계산기에 있어서, 이진 승산기(Binary Multipliers ; 이하 '이진 승산기'라 한다)는 주요 요소이다. 승산 함수는 복잡한 회로를 요하며, 따라서 속도에 병목이 될 수도 있다. 일반적인 이진 승산기들(100)은 도 14a 및 도 14b에서 보이는 바와 같이 기본 빌딩 블록으로서 올림수보존가산기(102)와 올림수예견가산기(104)를 결합하여 구성된다. 올림수보존 가산기(102)는 중간 컬럼이 가산 계산을 수행하며, 승산기 최초의 곱의 결과를 취하고, 컬럼 데이터와 관련된 부분합(106)과 부분올림수(108)를 발생시킨다. M-비트×N-비트 승산기에서, 컬럼별로는 N비트 입력까지, N+M-1개의 컬럼들이 요구된다. 올림수예견가산기(104)는 올림수보존가산기(102)의 결과, 즉, 부분합(106)과 부분올림수(108)를 취하고, M+N비트수의 최종합(110)을 계산한다. 컬럼 가산을 이용하는 이진 승산 함수가 도 14a에 예시된다.
이러한 동작은 승수(114) 곱하기 피승수(116)로 된 1비트의 곱으로 된 중간로우(row, 112)들에 의해 보통 오른쪽에서 왼쪽으로 종이와 연필을 가지고 계산하는 것과 같은 방법으로 수행된다. 즉, 승수 비트가 '1'일 때, 결과 로우(112)는 승수 비트의 차수만큼 오른쪽으로 이동된 피승수(116)의 복제된 값이다. 승수 비트가 '0'일 때, 결과 로우(112)는 모두 '0'이다. 로우(112)는 특별한 비트의 승수에 관련된 컬럼(118)에 정렬된다. 이 처리 결과로서, M개의 로우(M은 승수(114)의 비트들의수)에 N+M-1개의 컬럼들(118)(N은 피승수(116)의 비트들의 수)이 있다. 상기 예에는 비트-와이즈 승산 결과의 중간 데이터를 나타내는 5-비트 승수(114)와, 5-비트 피승수(116)와, 5개 로우(112) 및 9개 컬럼(118)이 있다. 또한 추가로 논의될 부분합(106)과 부부 올림수(108)로 라벨 붙여진 각각 9비트를 갖는 두 개의 로우가 있다. 결과적으로 컬럼들(118)의 처음부터 끝까지 덧셈을 수행한 최종 결과인 최종합(10비트의 길이)(110)이 있다. 본 발명의 하나의 구현 양상은 이진 승산 함수와 관련된 올림수 예견 가산기(104)의 구조의 개량에 관계된다.
월리스-트리 이진 가산기(WTA: Wallace-Tree binary Adder; 이하 월리스-트리 이진 가산기라 한다)는 이진 승산기에서 종래의 올림수 보존 가산기의 기본 빌딩 블록이다. 월리스-트리 이진 가산기는 상기에서 서술한 중간 계산을 위한 컬럼 가산기로 동작하여, 중간 컬럼의 합산을 수행하고, 하나의 부분합 비트와 컬럼당 하나의 부분 올림수 비트를 산출한다. 일반적 구현에 있어서, 컬럼마다 이러한 월리스-트리 이진 가산기가 하나씩 있다. 따라서, 월리스-트리 이진 가산기당 N비트까지의 입력을 갖는 N× M비트 승산기를 요구하는 N+M-개의 가산기가 있다. 이러한 형태의 응용에 있어서 월리스-트리 이진 가산기의 몇 개의 공통적 구현이 있다. 아무튼, 모든 구현에 있어서, 데이터가 통과하여야 할 스테이지의 수는 입력 데이터 비트들의 수의 로그값에 비례한다.
도 15a는 대수 함수로부터 도출되어, 입력 비트들(122)의 수와 종래의 월리스-트리 이진 가신기에서 요구되는 스테이지(120)의 수를 대비하여 나타내는 예시도이다. 각각의 월리스-트리 이진 가산기의 속도는 스테이지(120) 수에 비례한다. N-비트 월리스-트리 이진 가산기(즉, 중간컬럼의 합산을 수행하는 월리스-트리 이진 가산기)는 근본적으로 가장 느리다. 대다수의 컬럼 가산기, 특히 최저와 최고 차수비트들에 대한 컬럼 가산기들은 상기 N-비트 월리스-트리 이진 가산기보다 빠르다. 따라서, 더 짧은 컬럼 가산기들의 결과는 N-비트 월리스-트리 이진 가산기로부터의 결과보다 시간상 더 빨리 유용해지는 효과가 있다.
올림수 예견 가산기는 컬럼당 2비트의 데이터인, 컬럼의 가산기들의 결과를 이용하며, 최종합을 계산한다. 이것은 각 컬럼에 대한 발생 및 전파항의 중간 계산을 수행하고, 이러한 데이터로부터 올림수 항들을 계산하며, 최종합산을 수행하고, 컬럼의 가산기들로부터 도출된 한 쌍의 M+N-1 비트수를 이용한다. 이전에 논의된 바에 따라, 올림수 예견 가산기 구현은 입력 올림수의 계산을 위하여 2실링 {log(M+N-1)}-1 스테이지를 요하며, 관련된 계산속도가 log(M+N)에 비례하도록 한다.
도 15b는 입력 데이터 비트들(126)수의 함수로서 보통의 올림수 예견 가산기에서의 스테이지(124)수를 나타내는 예시도이다.
도 16은 시간의 진전에 따른 종래 이진 승산기(100)에 대한 비트 차수를 대비한 예시도이다. 상기 계산의 특별한 구성의 완료를 위해 경과된 시간은 아래 방향으로 향하는 양의 시간축(130)의 수직으로 나타내져 있다. 이 예시도는 지금까지 논의한 조건을 예시한 것으로, 즉 계산의 일부가 다른 계산 이전에 완료된다. 이것은 올림수 보존 가산기(102)와 올림수 예견 가산기(104) 모두에서 명백하며, "대기 주기" 시간 블록(132)에 의해 나타내진다. 모든 중간 계산이 완료될 때까지는 추가 계산이 정상적으로 수행될 수 없는 만큼, 최초 도착 중간 결과는 주요 경로 계산의 완료까지 정지 상태를 유지한다.
도 17에 묘사된 본 발명의 응용에 따라, 최초 도착 결과가 올림수 예견 가산기 스테이지(104)의 수를 줄이기 위하여 올림수 예견 가산기 전에 가산 계산을 수행하는데 이용되면, 따라서 이진 승산기(100)의 속도는 현저히 증가한다. 도 17의 예시도는 도 16에 필적하지만, 다음과 같은 개량을 포함한다. 2-컬럼 전가산기(134)와 개량된 3-컬럼 가산기(136)함수는 시간에 대한 손실이 없는데서 대기 주기(132)를 갖는 동안 행해질 수 있으므로, 올림수 예견 가산기(104)에 의해서 처리되는 발생/전파 컬럼의 수를 줄인다. 올림수 예견 가산기(104)의 속도는 이러한 발생/전파 컬럼들의 수에 의해 결정된다. 따라서, 올림수 예견 가산기(104)의 속도는 컬럼 수의 저감과 그에 따른 승산기(100) 속도의 저감에 의해 증가된다. 도 17은 하나의 감소 스테이지가 완성된 곳에서의 분할 및 두 개의 감소 스테이지가 완성된 곳에서의 분할을 나타낸다. 소규모 승산시에는, 단지 하나의 감소 스테이지가 가능해지거나, 바람직해질 수 있으나, 대규모 승산시에는, 세 개 혹은 그 이상의 감소 스테이지가 완성되어진 곳에서 분할이 이용될 것이다.
[라운딩 회로]
본 발명의 또 다른 응용은 도 18에 예시된 라운딩 회로(Rounding Circuits; 이하 라운딩 회로라 한다)(140)이다. 이 회로(140)에서는 두 개의 50-비트수(142, 144)가 올림수 예견 가산기(140)에서 가산되는데, 상기 수들 중 하나(144)는 단지 4개의 가능한 난-제로 비트들, 즉 제1, 제2, 제30 및 제31 컬럼을 포함한다. 종래의 접근방법은 이 두 개의 수들을 50-비트 올림수 예견 가산기에 직접 연결한다. 이와 같은 가산기는 만약 팬-인이 4로 한정되어 있다면 가산 함수에 대해 5 스테이지를 요구한다. 상기 접근방법은 이러한 이유로 입력 데이터 비트에서 '0'을 이용하며, 요구되는 스테이지의 수를 감소시킨다. 이러한 접근방법에 대해, 개량된 발생/전파 계산은 적당선에서 컬럼 데이터를 결합하는 것이 이용된다. 몇 개의 이웃한 컬럼들이 하나의 연산수(상기 피가수를 말함)의 모든 비트가 항상 '0'인 것으로 알려진 특성을 가질 때, 이 컬럼 세트에 대한 발생은 '0'이며, 전파는 그 컬럼 세트에서 다른연산수(상기 피가수) 비트들의 AND이다. 도 18의 예에서, 컬럼의 데이터는 3 및 4개요소에 의해 이 방식으로 감소된다. 이 올림수 발생 회로(146)는 종래의 회로 구성보다 적은 스테이지를 요구하는 16 세트의 발생 Gk및 전파 Pk입력만을 제외하면 종래의 구성이다. 만약 팬-인이 또 다시 4로 한정된다면, 5 스테이지 대신 단지 3 스테이지만이 필요하다.
Ck가 올림수 발생(146)에 의해 계산되는 최종합 계산에 대하여, 최종합 비트들은 앞서 논의된 개량 올림수 예견 가산기의 수학식 (22) 내지 (29)가 이용되어 계산된다. 부가적으로, 이진 승산기에 관하여 서술된 기술과 일치하여, 올림수 발생이 완료되기 이전에 유효해지는 중간 결과를 사용한 중간 계산은 최종합 계산의 복잡성을 감소시키며, 그로 인해 속도가 증가한다.
본 발명이 특히 상세한 구성을 참조하여 나타내지고 서술되는 동안, 본 발명의 진의와 범위를 벗어나지 않는 한도에서 만들어진 구성 및 세부 사항에서의 진술 및 다른 변화는 당업자에 의해 이해되어질 것이다.

Claims (9)

  1. 가수 및 피가수를 가산하여 최종합을 발생하되, 상기 가수, 피가수, 및 최종합은 각기 복수의 비트를 가지는 이진수이며, 상기 가수 및 피가수에서 동일 차수의 비트들이 컬럼을 형성하도록 되어 있는 가산회로에 있어서, 적어도 하나의 데이터 감소회로 - 상기 각각의 데이터감소회로는 적어도 하나의 다-컬럼 가산기를 포함하며, 상기 적어도 하나의 데이터감소회로는 감소된 가수 및 감소된 피가수를 발생하도록 가수 및 피가수 비트의 컬럼을 이용하며, 상기 감소된 피가수는 상기 피가수보다 더 적은 비트를 가짐 - ; 및 상기 적어도 하나의 데이터 감소회로에 결합되어 발생 및 전파 데이터를 계산하도록 감소된 가수 및 감소된 피가수를 이용하는 발생/전파계산회로 - 상기 발생/전파계산회로는 다수의 스테이지를 구비하며, 상기 다수의 스테이지는 가수 및 피가수를 이용하여 발생/전파 데이터를 계산하는데 필요한 것보다 더 적은 수로 됨 - 를 포함하는 것을 특징으로 하는 가산회로.
  2. 가수 및 피가수를 가산하여 최종합을 발생하되, 상기 가수, 피가수, 및 최종합은 각기 복수의 비트를 가지는 이진수이며, 상기 가수 및 피가수에서 동일 차수의 비트들이 컬럼을 형성하도록 되어 있는 가산회로에 있어서, 적어도 하나의 데이터 감소회로 - 상기 각각의 데이터 감소회로는 적어도 하나의 다컬럼 가산기를 구비하며, 상기 적어도 하나의 데이터 감소회로는 감소된 가수 및 감소된 피가수를 발생하도록 가수 및 피가수 비트의 컬럼을 이용하며, 상기 감소된 피가수는 상기 피가수보다 더 적은 비트를 가짐 - ; 상기 적어도 하나의 데이터 감소회로에 결합되어 발생 및 전파 데이터를 계산하도록 감소된 가수 및 감소된 피가수를 이용하는 발생/전파계산회로 - 상기 발생/전파계산회로는 다수의 스테이지를 구비하며, 상기 다수의 스테이지는 가수 및 피가수를 이용하여 발생/전파 데이터를 계산하는데 필요한 것보다 더 적은 수로 됨 - ; 상기 발생/전파 계산회로에 결합되어 적어도 하나의 최종 올림수를 발생하도록 상기 발생/전파데이터를 이용하는 올림수-발생 회로; 및 상기 올림수-발생회로에 결합되어 최종합을 계산하도록 상기 전파데이터 및 적어도 하나의 최종올림수를 이용하는 최종합 계산회로를 포함하는 것을 특징으로 하는 가산회로.
  3. 가수 및 피가수를 가산해서 최종합을 발생하되, 상기 가수, 피가수, 및 최종합은 각기 복수의 비트를 가지는 이진수이며, 상기 가수 및 피가수에서 동일 차수의 비트들이 컬럼을 형성하도록 되어 있으며, 상기 피가수는 단지 특정의 난-제로 비트를 가지는 가산회로에 있어서, 발생 및 전파 데이터를 계산하도록 가수 및 피가수비트의 컬럼을 이용하는 발생/전파 계산회로 - 상기 발생 및 전파데이터는 연속 컬럼 각각에 대한 피가수 비트가 논리 제로인 연속 컬럼의 각 그룹에 대하여 제 1 발생 데이터 및 제 1 전파데이터를 포함하고 있으며, 상기 제 1 발생 데이터는 논리 제로와 같으며, 상기 제1 전파 데이터는 연속 컬럼에서의 가수 비트의 논리 AND와 동일하게 됨 - ; 상기 발생/전파 계산회로에 결합되어, 적어도 하나의 최종 올림수를 발생하도록 상기 발생/전파데이터를 이용하는 올림수-발생 회로; 및 상기 올림수-발생회로에 결합되어, 최종합을 계산하도록 상기 전파데이터 및 적어도 하나의 최종올림수를 이용하는 최종합 계산회로를 포함하는 것을 특징으로 하는 가산회로.
  4. 제1항에 있어서, 상기 적어도 하나의 데이터 감소회로는 가수 및 피가수 비트의 연속 컬럼의 특정 그룹에서만 동작하는 것을 특징으로 하는 가산회로.
  5. 제2항에 있어서, 상기 적어도 하나의 데이터 감소회로는 가수 및 피가수 비트의 연속 컬럼의 특정그룹에서만 동작하는 것을 특징으로 하는 가산회로.
  6. 제2항에 있어서, 복수의 2-컬럼 전가산기를 구비하는 단 하나의 데이터 감소회로를 구비하며, 상기 데이터 감소회로는 감소된 가수 및 감소된 피가수를 발생하도록 가수 및 피가수의 컬럼을 이용하며, 상기 감소된 피가수는 상기 피가수보다 더 적은 비트를 갖는 것을 특징으로 하는 가산회로.
  7. 제6항에 있어서, 상기 데이터 감소회로는 가수 및 피가수 비트의 연속 컬럼의 특정그룹에서만 동작하는 것을 특징으로 하는 가산회로.
  8. 제2항에 있어서, 상기 적어도 하나의 데이터 감소회로는, 복수의 2-컬럼 전가산기를 포함하는 제 1 데이터 감소회로 - 상기 데이터 감소회로는 중간 감소 가수 및 중간 감소 피가수를 발생하도록 가수 및 피가수 비트의 컬럼을 이용하며, 상기 중간 감소 피가수는 상기 피가수보다 더 적은 비트를 가짐 - ; 및 상기 제 1 데이터 감소회로에 결합된 적어도 하나의 중간 데이터 감소회로 - 상기 중간 데이터 감소 회로 각각은 적어도 하나의 3-컬럼 전가산기를 구비하며, 상기 중간 데이터 감소 회로는 감소된 가수 및 감소된 피가수를 발생하도록 중간 감소 가수 및 중간 감소 피가수를 이용하며, 상기 감소된 피가수는 상기 중간 감소 피가수보다 더 적은 비트를 가짐 - 를 포함하는 것을 특징으로 하는 가산회로.
  9. 제8항에 있어서, 상기 적어도 하나의 데이터 감소회로는 가수 및 피가수 비트의 연속 컬럼의 특정그룹에서만 동작하는 것을 특징으로 하는 가산회로.
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