JP3244506B2 - 小型乗算器 - Google Patents
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- G06F7/5336—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product overlapped, i.e. with successive bitgroups sharing one or more bits being recoded into signed digit representation, e.g. using the Modified Booth Algorithm
- G06F7/5338—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product overlapped, i.e. with successive bitgroups sharing one or more bits being recoded into signed digit representation, e.g. using the Modified Booth Algorithm each bitgroup having two new bits, e.g. 2nd order MBA
Description
【発明の詳細な説明】 発明の背景 1.発明の分野 本発明は一般的に集積回路、超大規模集積回路、極超
大規模集積回路の乗算器に関するものである。特に、本
発明は、チップ上で非常に小さな面積のみしか要しない
レイアウトアーキテクチャを用いた高速乗算技術に関す
るものである。
大規模集積回路の乗算器に関するものである。特に、本
発明は、チップ上で非常に小さな面積のみしか要しない
レイアウトアーキテクチャを用いた高速乗算技術に関す
るものである。
2.関連技術 ディジタルシステムは多くの乗算アルゴリズムを用い
る。第1A図は5x3＝15という乗算の簡単な例を示してい
る。２進の被乗数は２進の乗数で乗算される。一連の、
シフトした部分積はゼロと１からなっている。それらシ
フトした部分積は加算され、積が得られる。ディジタル
システムでは、ｘビットの数がｙビットの数で乗算され
れば、できる積はｘ＋ｙビットの長さとなろう。
る。第1A図は5x3＝15という乗算の簡単な例を示してい
る。２進の被乗数は２進の乗数で乗算される。一連の、
シフトした部分積はゼロと１からなっている。それらシ
フトした部分積は加算され、積が得られる。ディジタル
システムでは、ｘビットの数がｙビットの数で乗算され
れば、できる積はｘ＋ｙビットの長さとなろう。
簡単な２進数の乗算においては、部分積は、乗数の最
下位ビットから始め、一時に乗数の１−ビットを加える
ことにより作られる。部分積を作る最も簡単な方法の一
つは、ビットバイビットの乗算器として、ANDゲートを
用いることである。この簡単な乗算技術を用いると、ｘ
ビットの乗算器はｘ個の部分積を生成することになる。
下位ビットから始め、一時に乗数の１−ビットを加える
ことにより作られる。部分積を作る最も簡単な方法の一
つは、ビットバイビットの乗算器として、ANDゲートを
用いることである。この簡単な乗算技術を用いると、ｘ
ビットの乗算器はｘ個の部分積を生成することになる。
従来の方式では、部分積の数を減らすため符号化技術
を用いている。部分積の数を減らすことにより、必要な
加算の数を減らすことができる。必要な加算の数を減ら
すことは、２進数の乗算において必要なクロックサイク
ルの数を減らすことになる。
を用いている。部分積の数を減らすことにより、必要な
加算の数を減らすことができる。必要な加算の数を減ら
すことは、２進数の乗算において必要なクロックサイク
ルの数を減らすことになる。
従来の一つの方式は、ブース（Booth）のアルゴリズ
ムを符号化技術として採用しているが、これにより部分
積の数を半分に減らすことができる。ブースのアルゴリ
ズムは、時間のかかる動作である乗算動作の速度を速め
る。第1B図は、符号付き数の乗算に有効なブースコーデ
ィングを示している。ブースコーディングは、時にはブ
ースレコーディングデコーディングと呼ばれ、基本的に
は、積を生成するのに必要な部分積の量を減らすもので
ある。ブースのアルゴリズムとハードウエアでの実現方
法は、ディジタル計算機算術演算：設計と製作（Digita
l Computer Arithmetic:Design and Implementatio
n）、J.F.Cavanagh、３章、McGraw−Hill Book Company
（1984）（後に述べるWallace Treesを含む。）（ここ
に参考文献として含める。）に解説されている。
ムを符号化技術として採用しているが、これにより部分
積の数を半分に減らすことができる。ブースのアルゴリ
ズムは、時間のかかる動作である乗算動作の速度を速め
る。第1B図は、符号付き数の乗算に有効なブースコーデ
ィングを示している。ブースコーディングは、時にはブ
ースレコーディングデコーディングと呼ばれ、基本的に
は、積を生成するのに必要な部分積の量を減らすもので
ある。ブースのアルゴリズムとハードウエアでの実現方
法は、ディジタル計算機算術演算：設計と製作（Digita
l Computer Arithmetic:Design and Implementatio
n）、J.F.Cavanagh、３章、McGraw−Hill Book Company
（1984）（後に述べるWallace Treesを含む。）（ここ
に参考文献として含める。）に解説されている。
いったん部分積ができるとそれらを加算しなくてはな
らない。従来の加算器にはいくつかの型がある。従来の
２入力加算器のひとつはキャリ伝搬加算器（carry prop
agate adder;CPA）である。CPA加算器は和ベクトルをキ
ャリベクトルに加え、ひとつの最終的な積を出力する。
CPAは全加算器の一種である。全加算器とは２つのオペ
ランドのビットの和とキャリ−インビットを生成する回
路である。キャリ−インビットとはその前の低次のオー
ダーのビット位置のキャリ−アウトを表している。全加
算器は２つの出力を出力する：和ビット及びキャリ−ア
ウトビットである。
らない。従来の加算器にはいくつかの型がある。従来の
２入力加算器のひとつはキャリ伝搬加算器（carry prop
agate adder;CPA）である。CPA加算器は和ベクトルをキ
ャリベクトルに加え、ひとつの最終的な積を出力する。
CPAは全加算器の一種である。全加算器とは２つのオペ
ランドのビットの和とキャリ−インビットを生成する回
路である。キャリ−インビットとはその前の低次のオー
ダーのビット位置のキャリ−アウトを表している。全加
算器は２つの出力を出力する：和ビット及びキャリ−ア
ウトビットである。
他の型の加算器はキャリ−セイブ加算器（cary save
adder,CSA）と呼ばれるものである。CSAは、単に多くの
独立した全加算器又は半加算器を集めたものである。全
加算器は、３つの入力を持ち、半加算器は２つの入力を
持つ。CSAは、高速度乗算に必要な多重加算を行うとき
に有用である。
adder,CSA）と呼ばれるものである。CSAは、単に多くの
独立した全加算器又は半加算器を集めたものである。全
加算器は、３つの入力を持ち、半加算器は２つの入力を
持つ。CSAは、高速度乗算に必要な多重加算を行うとき
に有用である。
CSAの多数性のため、すべての加算が完了するまでキ
ャリ伝搬を置いておくことができる。典型的には、CPA
は最後のクロックサイクルで用いられ、CSAで行われた
すべての加算に対するキャリ伝搬を完了する。
ャリ伝搬を置いておくことができる。典型的には、CPA
は最後のクロックサイクルで用いられ、CSAで行われた
すべての加算に対するキャリ伝搬を完了する。
第２図はアレー乗算器201のブロックダイアグラムで
ある。第２図に示されているように、７つのCSAと１つ
のCPAを用いて、２つの８ビットの数を互いに掛け合わ
すことができる。第２図のハードウエアを用い、乗算を
パイプライン化し、全スループットを増加させることが
できる。しかしながら、第２図の設計を用いて、２つの
倍精度の数を掛け合わせるのに十分大きなアレーをひと
つのチップにはめ込み、他の算術演算にもスペースを取
ることは、典型的には可能ではない。
ある。第２図に示されているように、７つのCSAと１つ
のCPAを用いて、２つの８ビットの数を互いに掛け合わ
すことができる。第２図のハードウエアを用い、乗算を
パイプライン化し、全スループットを増加させることが
できる。しかしながら、第２図の設計を用いて、２つの
倍精度の数を掛け合わせるのに十分大きなアレーをひと
つのチップにはめ込み、他の算術演算にもスペースを取
ることは、典型的には可能ではない。
したがって、VLSI設計者はマルティパスアレー乗算器
や偶数／奇数乗算器（両者ともここには示していない）
のような他の型の乗算器を用いようとする。そのような
設計の例として、計算機アーキテクチャ定量的方法（Co
mputer Architecture A Quantitative Approach）、J.H
ennessy ＆ D.Patterson、Morgan Kaufmann Publisher
s,Inc.、付録Ａ（1990）（後に述べるWallace Treesを
含む。）（ここに参考文献として含める。）を参照のこ
と。これらのよく知られた設計は、VLSIで容易に製作可
能ではあるが、現在得られる設計の中で最高の速度を与
えるものではない。
や偶数／奇数乗算器（両者ともここには示していない）
のような他の型の乗算器を用いようとする。そのような
設計の例として、計算機アーキテクチャ定量的方法（Co
mputer Architecture A Quantitative Approach）、J.H
ennessy ＆ D.Patterson、Morgan Kaufmann Publisher
s,Inc.、付録Ａ（1990）（後に述べるWallace Treesを
含む。）（ここに参考文献として含める。）を参照のこ
と。これらのよく知られた設計は、VLSIで容易に製作可
能ではあるが、現在得られる設計の中で最高の速度を与
えるものではない。
乗算の速度を増加させる最も速い設計のひとつは、ワ
ラスツリー（Wallace tree）である。従来のワラスツリ
ー乗算器は第３図に示されている。図に示されているよ
うにワラスツリーはいくつかのCSAと１つのCPAとを組み
合わせたものである。この設計の考え方は、２つの加算
が並行に進むこと、あるいは他の言葉でいうと、データ
のほとんどのストリームが全加算器を通過し、多数のパ
イプライン化したステージを可能にするということであ
る。ワラスツリーは、最低でも、上述したアレー乗算器
の速度の２倍で動作する。
ラスツリー（Wallace tree）である。従来のワラスツリ
ー乗算器は第３図に示されている。図に示されているよ
うにワラスツリーはいくつかのCSAと１つのCPAとを組み
合わせたものである。この設計の考え方は、２つの加算
が並行に進むこと、あるいは他の言葉でいうと、データ
のほとんどのストリームが全加算器を通過し、多数のパ
イプライン化したステージを可能にするということであ
る。ワラスツリーは、最低でも、上述したアレー乗算器
の速度の２倍で動作する。
ワラスツリーは書面上ではすばらしく見える。それは
従来の他の乗算器に比べゲートの数が少なくてよい。し
かし、VLSIで製作するのが著しく難しいため、ワラスツ
リーはもはやVLSI設計者には使われない。それはVLSIに
必要な、簡単で規則正しい構造を持たないことが判明し
たためである。したがって、従来のVLSIワラスツリーは
チップ上で著しく大きな面積を必要とし；他の回路に対
しては以前より小さな面積しか取ることができない。第
３図を参照して、ステージ302、304、306および308は統
一性がない事に注目。ワラスツリーの各ステージは次の
ステージと異なっている。これが、ワラスツリーをシリ
コン上で製作するのが困難な１つの理由である。ワラス
ツリーは不規則な構造を持つため、その正しさをチェッ
クするのに大きな労力が必要である。その上、ワラスツ
リーが不規則な構造を持つため、レイアウトにおける誤
りを見つけるのは非常に困難である。これらの理由か
ら、VLSI設計者はほとんどの場合、ワラスツリー程速く
はないが、バイナリツリー乗算器（ここに示されていな
い）のような他の設計を選んできた。
従来の他の乗算器に比べゲートの数が少なくてよい。し
かし、VLSIで製作するのが著しく難しいため、ワラスツ
リーはもはやVLSI設計者には使われない。それはVLSIに
必要な、簡単で規則正しい構造を持たないことが判明し
たためである。したがって、従来のVLSIワラスツリーは
チップ上で著しく大きな面積を必要とし；他の回路に対
しては以前より小さな面積しか取ることができない。第
３図を参照して、ステージ302、304、306および308は統
一性がない事に注目。ワラスツリーの各ステージは次の
ステージと異なっている。これが、ワラスツリーをシリ
コン上で製作するのが困難な１つの理由である。ワラス
ツリーは不規則な構造を持つため、その正しさをチェッ
クするのに大きな労力が必要である。その上、ワラスツ
リーが不規則な構造を持つため、レイアウトにおける誤
りを見つけるのは非常に困難である。これらの理由か
ら、VLSI設計者はほとんどの場合、ワラスツリー程速く
はないが、バイナリツリー乗算器（ここに示されていな
い）のような他の設計を選んできた。
手短に云うと、ワラスツリーは大きなチップ面積を必
要とし、その不規則な構造のため製作するのに大きな努
力を払わなくてはならない。それ故、求めるものは、ワ
ラスツリーと同等な速度を持つが、チップ上でより小さ
な面積及び製作上より少ない労力しか必要としない規則
的構造を持つデバイスである。
要とし、その不規則な構造のため製作するのに大きな努
力を払わなくてはならない。それ故、求めるものは、ワ
ラスツリーと同等な速度を持つが、チップ上でより小さ
な面積及び製作上より少ない労力しか必要としない規則
的構造を持つデバイスである。
本発明の摘要 本発明は、極く小さなチップ面積しか要しないレイア
ウトアーキテクチャを用いた高速乗算技術を目的とす
る。本発明は、規則性を示す、高度に構造化したフロア
プランを採用している。本発明のフロアプランは従来の
ワラスツリーに比べて約33.3％ほど小型になっている。
ウトアーキテクチャを用いた高速乗算技術を目的とす
る。本発明は、規則性を示す、高度に構造化したフロア
プランを採用している。本発明のフロアプランは従来の
ワラスツリーに比べて約33.3％ほど小型になっている。
独特なアーキテクチャ設計の他に、本発明は、その乗
算器のあるエレメントを再利用する独特の乗算方式を用
いている。例えば、最初の２つのCSA、ブースコーディ
ング回路及び部分積回路は引き続くクロックサイクルで
再利用される。第１クロックフェイズでは、部分積の第
１のグループがブースコード化される。第２クロックフ
ェイズでは、部分積の第１グループは最初の２つのCSA
に入力され、一方同時に部分積の第２のグループがブー
スコード化される。第１のクロックサイクルの第２フェ
イズでは、部分積の第１グループは第1CSA及び第２のCS
Aに入力される。第２のCSAからの結果は第１及び第２の
レジスタにラッチされる。また、第１クロックサイクル
の第２フェイズの間に、部分積の第２グループがブース
コード化される。
算器のあるエレメントを再利用する独特の乗算方式を用
いている。例えば、最初の２つのCSA、ブースコーディ
ング回路及び部分積回路は引き続くクロックサイクルで
再利用される。第１クロックフェイズでは、部分積の第
１のグループがブースコード化される。第２クロックフ
ェイズでは、部分積の第１グループは最初の２つのCSA
に入力され、一方同時に部分積の第２のグループがブー
スコード化される。第１のクロックサイクルの第２フェ
イズでは、部分積の第１グループは第1CSA及び第２のCS
Aに入力される。第２のCSAからの結果は第１及び第２の
レジスタにラッチされる。また、第１クロックサイクル
の第２フェイズの間に、部分積の第２グループがブース
コード化される。
第２クロックサイクルの第１のフェイズでは部分積の
第２グループが第1CSA及び第2CSAに入力される。第2CSA
からの結果は第３及び第４のレジスタにラッチされる。
第２グループが第1CSA及び第2CSAに入力される。第2CSA
からの結果は第３及び第４のレジスタにラッチされる。
第２クロックサイクルの第２フェイズで、第１、第
２、第３及び第４のレジスタからの結果は第3CSA及び第
4CSAに入力される。第4CSAからの出力は第５及び第６レ
ジスタにラッチされる。
２、第３及び第４のレジスタからの結果は第3CSA及び第
4CSAに入力される。第4CSAからの出力は第５及び第６レ
ジスタにラッチされる。
第３クロックサイクルの第１フェイズでは第５及び第
６レジスタに記憶された結果がCPAに入力される。そし
てそのCPAは乗算器としての最終的積を生成する。
６レジスタに記憶された結果がCPAに入力される。そし
てそのCPAは乗算器としての最終的積を生成する。
本発明の特徴と利点 本発明のひとつの特徴は、従来のワラスツリーに比べ
てチップ面積が33％少ない乗算器を提供することであ
る。
てチップ面積が33％少ない乗算器を提供することであ
る。
本発明のもうひとつの特徴は構造的規則性である。
さらに、本発明のもうひとつの特徴は、レイアウト上
の誤りが容易に分かる、すなわち、従来のワラスツリー
のレイアウト上の誤りに比べて簡単に認識し修正を行う
ことができる設計を提供することである。
の誤りが容易に分かる、すなわち、従来のワラスツリー
のレイアウト上の誤りに比べて簡単に認識し修正を行う
ことができる設計を提供することである。
本発明のもうひとつの特徴は、従来のワラスツリーに
比べてキャリセイブ加算器の数が少ない乗算器を提供す
ることである。
比べてキャリセイブ加算器の数が少ない乗算器を提供す
ることである。
さらに、本発明の他の特徴及び利点、並びに本発明の
種々の実施例の構造及び動作に関して、以下図面を参照
しながら詳しく説明する。
種々の実施例の構造及び動作に関して、以下図面を参照
しながら詳しく説明する。
図面の簡単な説明 第1A図は乗算の簡単な例を示す。
第1B図は符号付き数の乗算のブース（Booth）アルゴ
リズムの例を示す。
リズムの例を示す。
第２図はアレー乗算器のブロックダイアグラムを示
す。
す。
第３図は従来のワラスツリーを示す。
第４図は本発明による乗算器のアーキテクチャを表す
ブロックダイアグラムを示す。
ブロックダイアグラムを示す。
第５図は本発明のタイミングダイアグラムを示す。
図において、同一の要素又は同様の機能を持つ要素は
同じ数で表す。さらに、番号の一番左の数字は、その番
号が最初に出てくる図面の番号を表す。
同じ数で表す。さらに、番号の一番左の数字は、その番
号が最初に出てくる図面の番号を表す。
実施例の詳しい説明 1.0 概観 本発明は、チップ上で非常に小さい面積しか必要とし
ないレイアウトアーキテクチャを用いた高速乗算方式に
関するものである。本発明は２つの実施例を含む。第１
の実施例は、本発明のアーキテクチャ的インプリメンテ
ーションに関するもので、第２の実施例は、本発明のア
ーキテクチャ的インプリメンテーションを利用する方法
に関するものである。上述した実施例を以下のセクショ
ンで議論する。
ないレイアウトアーキテクチャを用いた高速乗算方式に
関するものである。本発明は２つの実施例を含む。第１
の実施例は、本発明のアーキテクチャ的インプリメンテ
ーションに関するもので、第２の実施例は、本発明のア
ーキテクチャ的インプリメンテーションを利用する方法
に関するものである。上述した実施例を以下のセクショ
ンで議論する。
2.0 アーキテクチャ 従来の乗算器、とくにワラスツリーに比べて本発明が
持つ重要な利点のひとつは、アーキテクチャにある。本
発明は、規則性があり、従来のワラスツリーに比べて約
33.3％小型になるフロアプランを採用する。本発明は、
その小さなサイズで速度に関し極く小さな犠牲を払うだ
けである（マシンサイクルの半分以下）。
持つ重要な利点のひとつは、アーキテクチャにある。本
発明は、規則性があり、従来のワラスツリーに比べて約
33.3％小型になるフロアプランを採用する。本発明は、
その小さなサイズで速度に関し極く小さな犠牲を払うだ
けである（マシンサイクルの半分以下）。
第４図は、本発明による乗算器402のアーキテクチャ
を示すブロックダイアグラムである。乗算器402は、４
つのキャリセイブ加算器（CSA）CSA1−４、レジスタ１
−４及びキャリ伝搬加算器１（CPA1）を含む。
を示すブロックダイアグラムである。乗算器402は、４
つのキャリセイブ加算器（CSA）CSA1−４、レジスタ１
−４及びキャリ伝搬加算器１（CPA1）を含む。
CSAは３つの入力及び２つの出力を有する。各CSAの２
つの出力は、第４図に示すように、和（Ｓ）部分及びキ
ャリ部分（Ｃ）からなる。CSAの構造及び動作はこの分
野の専門家にはよく知られている。
つの出力は、第４図に示すように、和（Ｓ）部分及びキ
ャリ部分（Ｃ）からなる。CSAの構造及び動作はこの分
野の専門家にはよく知られている。
レジスタ１−４の各々は１つの入力と１つの出力を有
する。この例では、レジスタ１は、CSA2からの和入力41
0及びCSA3への出力413を持ち；レジスタ２は、CSA2から
のキャリ入力409及びCSA3への出力414を持ち；レジスタ
３は、CSA2からの和入力412及びCSA3への出力415を持
ち；レジスタ４は、CSA2からのキャリ入力411及びCSA4
への出力418を持つ。キャリ入力409及び411は異なった
時刻における異なった値を表している。同様に、和入力
410および和入力412は異なった時刻における異なった値
を表している。以下に詳しく述べるように、レジスタ１
及び２は部分積（A0−A3）に付随し、レジスタ３及び４
は部分積（A4＋A7）に付随している。
する。この例では、レジスタ１は、CSA2からの和入力41
0及びCSA3への出力413を持ち；レジスタ２は、CSA2から
のキャリ入力409及びCSA3への出力414を持ち；レジスタ
３は、CSA2からの和入力412及びCSA3への出力415を持
ち；レジスタ４は、CSA2からのキャリ入力411及びCSA4
への出力418を持つ。キャリ入力409及び411は異なった
時刻における異なった値を表している。同様に、和入力
410および和入力412は異なった時刻における異なった値
を表している。以下に詳しく述べるように、レジスタ１
及び２は部分積（A0−A3）に付随し、レジスタ３及び４
は部分積（A4＋A7）に付随している。
CPA1は２つの入力422及び423を持つ。CPAの構造及び
動作はこの分野の専門家にはよく知られている。
動作はこの分野の専門家にはよく知られている。
CSA及びレジスタ両者からの入力及び出力はデータパ
ス（即ち、和及びキャリ）である。データパスはデータ
の信号ビットを運ぶバスのことである。データパスの幅
はどんなビット幅でもよい。この実施例ではそれは69ビ
ット幅である。
ス（即ち、和及びキャリ）である。データパスはデータ
の信号ビットを運ぶバスのことである。データパスの幅
はどんなビット幅でもよい。この実施例ではそれは69ビ
ット幅である。
乗算器402は、ワラスツリーに比べてCSAが２つ少な
い。これは主にCSA1及びCSA2を再利用することで達成さ
れている。その結果、乗算器402は従来のワラスツリー
に比べて小型になり、規則性を示すことになる。乗算器
402の設計の規則性は以下の議論でより明確になるであ
ろう。
い。これは主にCSA1及びCSA2を再利用することで達成さ
れている。その結果、乗算器402は従来のワラスツリー
に比べて小型になり、規則性を示すことになる。乗算器
402の設計の規則性は以下の議論でより明確になるであ
ろう。
部分積A0−Axは、乗算器402への入力データを表す。
ここでｘはブースコーディング後の部分積の番号の１つ
を表す。部分積については従来技術のセクションで述べ
ているが、部分積はこの分野の専門家にはよく知られて
いる。同様に、ブースコーディング、ハードウエア構造
及び動作（従来技術のセクションで述べている）もこの
分野の専門家にはよく知られている。
ここでｘはブースコーディング後の部分積の番号の１つ
を表す。部分積については従来技術のセクションで述べ
ているが、部分積はこの分野の専門家にはよく知られて
いる。同様に、ブースコーディング、ハードウエア構造
及び動作（従来技術のセクションで述べている）もこの
分野の専門家にはよく知られている。
第４図の例では、８つの部分積A0−A7がある。部分積
A0−A7は、システムの仕様によるもので、何ビットの大
きさでもよい。本実施例では各部分積Axは66ビットの幅
を持つ。部分積は以下のごとくグループ化される:A0とA
4、A1とA5、A2とA6、A3とA7。各グループの最初の部分
積（A0−A3）は、各グループの第２番目の部分積（A4−
A7）と異なったクロック フェイズで乗算器402に入力
される。（すなわち、PHASE_1およびPHASE_2。）本実施
例では、部分積グループA0−A3はサイクル１の第１フェ
イズで乗算器402に入力され、部分積グループA4−A7は
サイクル１の第２フェイズで乗算器402に入力される。
しかし、部分積が乗算積402に入力するのに、これらと
同じフェイズやクロックサイクルに限る必要はない。
A0−A7は、システムの仕様によるもので、何ビットの大
きさでもよい。本実施例では各部分積Axは66ビットの幅
を持つ。部分積は以下のごとくグループ化される:A0とA
4、A1とA5、A2とA6、A3とA7。各グループの最初の部分
積（A0−A3）は、各グループの第２番目の部分積（A4−
A7）と異なったクロック フェイズで乗算器402に入力
される。（すなわち、PHASE_1およびPHASE_2。）本実施
例では、部分積グループA0−A3はサイクル１の第１フェ
イズで乗算器402に入力され、部分積グループA4−A7は
サイクル１の第２フェイズで乗算器402に入力される。
しかし、部分積が乗算積402に入力するのに、これらと
同じフェイズやクロックサイクルに限る必要はない。
3.0タイミング 第５図は、本発明によるタイミングダイアグラム500
を示す。タイミングダイアグラム500は、データフロ
ー、マシンサイクル（１−３）及び２フェイズのクロッ
ク（CLK）を含む:CLK［０］およびCLK［１］。本発明に
は約2.5サイクルの待ち時間があるが、これは従来のワ
ラスツリーと同じか幾分長い。しかしこの実現法の結
果、構造に規則性ができ、従来のワラスツリーに比べて
チップ面積の著しい減少が得られる。第４図では第３図
より少ないハードウエアで同じ結果が得られることに注
意。とくに、CSA1及びCSA2が再利用されている。さら
に、第３図のセットアップと異なり、乗算器402には規
則性がある。
を示す。タイミングダイアグラム500は、データフロ
ー、マシンサイクル（１−３）及び２フェイズのクロッ
ク（CLK）を含む:CLK［０］およびCLK［１］。本発明に
は約2.5サイクルの待ち時間があるが、これは従来のワ
ラスツリーと同じか幾分長い。しかしこの実現法の結
果、構造に規則性ができ、従来のワラスツリーに比べて
チップ面積の著しい減少が得られる。第４図では第３図
より少ないハードウエアで同じ結果が得られることに注
意。とくに、CSA1及びCSA2が再利用されている。さら
に、第３図のセットアップと異なり、乗算器402には規
則性がある。
第４図、第５図を参照して乗算器402がどのように乗
算を行うかを以下に説明する。サイクル１の第１フェイ
ズでは部分積A0−A3はブースコード化され、乗算器402
に入力される。
算を行うかを以下に説明する。サイクル１の第１フェイ
ズでは部分積A0−A3はブースコード化され、乗算器402
に入力される。
サイクル１の第２フェイズでは部分積A0、A1及びA2が
CSA1への入力になる。CSA1からのキャリ405及び和406は
CSA2への入力になる。すべてのCSAは３つの入力が必要
なため、部分積A3がCSA2への第３の入力になる。CSA2か
らの結果即ち出力は次にレジスタ１及び２にラッチされ
る。キャリ409はレジスタ２にラッチされ、和410はレジ
スタ１にラッチされる。またサイクル２の後半部分では
部分積A4−A7のブースコードが生成される。
CSA1への入力になる。CSA1からのキャリ405及び和406は
CSA2への入力になる。すべてのCSAは３つの入力が必要
なため、部分積A3がCSA2への第３の入力になる。CSA2か
らの結果即ち出力は次にレジスタ１及び２にラッチされ
る。キャリ409はレジスタ２にラッチされ、和410はレジ
スタ１にラッチされる。またサイクル２の後半部分では
部分積A4−A7のブースコードが生成される。
サイクル２の第１フェイズでは部分積A4、A5及びA6が
CSA1への入力になる。CSA1からの結果であるキャリ405
及び和406はCSA2への入力になる。部分積A7はCSA2への
第３の入力として働く。CSA2からの結果は次にレジスタ
３及び４にラッチされる。特に、キャリ411はレジスタ
４にラッチされ、和412はレジスタ３にラッチされる。
CSA1への入力になる。CSA1からの結果であるキャリ405
及び和406はCSA2への入力になる。部分積A7はCSA2への
第３の入力として働く。CSA2からの結果は次にレジスタ
３及び４にラッチされる。特に、キャリ411はレジスタ
４にラッチされ、和412はレジスタ３にラッチされる。
サイクル２の第２フェイズでは、レジスタ１、レジス
タ２及びレジスタ３にラッチされた結果が、それぞれ、
データパス413、414及び415を通してCSA3に出力され
る。CSA3からの出力、即ち和416およびキャリ417はCSA4
にたいする２つの入力として働く。レジスタ４にラッチ
された結果はCSA4に対する第３の入力418である。CSA4
からの結果は次にレジスタ５及び６にラッチされる。CS
A4からの和420及びキャリ421は、それぞれレジスタ５及
び６にラッチされる。
タ２及びレジスタ３にラッチされた結果が、それぞれ、
データパス413、414及び415を通してCSA3に出力され
る。CSA3からの出力、即ち和416およびキャリ417はCSA4
にたいする２つの入力として働く。レジスタ４にラッチ
された結果はCSA4に対する第３の入力418である。CSA4
からの結果は次にレジスタ５及び６にラッチされる。CS
A4からの和420及びキャリ421は、それぞれレジスタ５及
び６にラッチされる。
サイクル３の第１フェイズではレジスタ５にラッチさ
れたデータはデータパス422を通してCPA1に入力され
る。同様に、レジスタ６にラッチされたデータはデータ
パス423を通してCPA1のもうひとつの入力となる。CPA1
にデータが完全にロードされると、レジスタ５−６から
の和及びキャリを加え、最終の積が決定される。システ
ムによって、CPA1は何ビットの大きさでもよい。本実施
例ではCPA1は128ビットの加算器である。
れたデータはデータパス422を通してCPA1に入力され
る。同様に、レジスタ６にラッチされたデータはデータ
パス423を通してCPA1のもうひとつの入力となる。CPA1
にデータが完全にロードされると、レジスタ５−６から
の和及びキャリを加え、最終の積が決定される。システ
ムによって、CPA1は何ビットの大きさでもよい。本実施
例ではCPA1は128ビットの加算器である。
レジスタ５及び６は、パイプライニングのため、CSA4
からの結果をCPA1に送る前に記憶するために必要であ
る。CSA4からのキャリ421および和420は、典型的には、
CPA1が最終的積を生成するよりも速く決定される。従っ
て、CPA1の遅い速度を補償するため、CSA4からの出力を
CPA1で加算を行うため次のステージに送る前にそれらを
記憶することが必要なのである。
からの結果をCPA1に送る前に記憶するために必要であ
る。CSA4からのキャリ421および和420は、典型的には、
CPA1が最終的積を生成するよりも速く決定される。従っ
て、CPA1の遅い速度を補償するため、CSA4からの出力を
CPA1で加算を行うため次のステージに送る前にそれらを
記憶することが必要なのである。
本発明の種々の実施例を上に述べたが、それらは例と
して挙げられたのであり、限度を示すためのものではな
い。従って、本発明の精神と範囲は、上述した、例とし
て示したいかなる実施例もその限界を与えるものではな
く、以下の特許請求範囲及びそれと同等のものに従って
のみ規定される。
して挙げられたのであり、限度を示すためのものではな
い。従って、本発明の精神と範囲は、上述した、例とし
て示したいかなる実施例もその限界を与えるものではな
く、以下の特許請求範囲及びそれと同等のものに従って
のみ規定される。
Claims (6)
- 【請求項１】小型集積回路ブース（Booth）アルゴリズ
ム乗算器であって、 第１のクロックフェイズにおいて、２つにグループ分け
された部分積うちの第１のグループの部分積を加算し
て、第１の和（410）及び第１のキャリ（409）を生成
し、前記第１のクロックフェイズの後の第２のクロック
フェイズにおいて、２つのグループ分けされた部分積う
ちの第２のグループの部分積を加算して、第２の和（41
2）及び第２のキャリ（411）を生成する、複数のキャリ
セイブ加算器（CSA1、CSA2）からなる第１の回路と、 前記第２のクロックフェイズの後の第３のクロックフェ
イズにおいて、前記第１の和、第１のキャリ、第２の
和、及び第２のキャリを入力して、第３の和（420）及
び第３のキャリ（421）を生成する、複数のキャリセイ
ブ加算器（CSA3、CSA4）からなる第２の回路と、 前記第３のクロックフェイズの後の第４のクロックフェ
イズにおいて、前記第３の和及び第３のキャリを入力
し、加算して最終的積を得るキャリ伝搬加算器（CPA1）
と を備えることを特徴とする小型乗算器。 - 【請求項２】請求項１記載の小型乗算器であって、更
に、 前記第１の和をラッチする第１のレジスタと、 前記第１のキャリをラッチする第２のレジスタと、 前記第２の和をラッチする第３のレジスタと、 前記第２のキャリをラッチする第４のレジスタと を備えることを特徴とする小型乗算器。 - 【請求項３】請求項２記載の小型乗算器であって、更
に、 前記第３の和をラッチする第５のレジスタと、 前記第３のキャリをラッチする第６のレジスタと を備えることを特徴とする小型乗算器。 - 【請求項４】ブースアルゴリズムを用いて、２つの数を
乗算する方法であって、 （ａ）第１のクロックフェイズにおいて、２つのグルー
プ分けされた部分積うちの第１のグループの部分積を加
算して、第１の分（410）及び第１のキャリ（409）を複
数のキャリセイブ加算器（CSA1、CSA2）からなる第１の
回路で生成するステップと、 （ｂ）前記第１のクロックフェイズの後の第２のクロッ
クフェイズにおいて、２つにグループ分けされた部分積
うちの第２のグループの部分積を加算して、第２の分
（412）及び第２のキャリ（411）を複数のキャリセイブ
加算器（CSA1、CSA2）からなる第１の回路で生成するス
テップと、 （ｃ）前記第２のクロックフェイズの後の第３のクロッ
クフェイズにおいて、前記第１の和、第１のキャリ、第
２の和、及び第２のキャリを入力して、第３の和（42
0）及び第３のキャリ（421）を生成するステップと、 （ｄ）前記第３のクロックフェイズの後の第４のクロッ
クフェイズにおいて、前記第３の和及び第３のキャリを
入力し、加算して最終的積を得るステップとを備えるこ
とを特徴とする乗算方法。 - 【請求項５】請求項４記載の乗算方法であって、更に、 前記第１の和及び第１のキャリをそれぞれ第１のレジス
タ及び第２のレジスタにラッチするステップと、 前記第２の和及び第２のキャリをそれぞれ第３のレジス
タ及び第４のレジスタにラッチするステップと を備えることを特徴とする乗算方法。 - 【請求項６】請求項５記載の乗算方法であって、更に、 前記第３の和及び第３のキャリをそれぞれ第５のレジス
タ及び第６のレジスタにラッチするステップ を備えることを特徴とする乗算方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/877,562 US5325320A (en) | 1992-05-01 | 1992-05-01 | Area efficient multiplier for use in an integrated circuit |
| US877,562 | 1992-05-01 | ||
| PCT/JP1993/000552 WO1993022721A1 (en) | 1992-05-01 | 1993-04-27 | Compact multiplier |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07506444A JPH07506444A (ja) | 1995-07-13 |
| JP3244506B2 true JP3244506B2 (ja) | 2002-01-07 |
Family
ID=25370232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51912793A Expired - Fee Related JP3244506B2 (ja) | 1992-05-01 | 1993-04-27 | 小型乗算器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5325320A (ja) |
| JP (1) | JP3244506B2 (ja) |
| WO (1) | WO1993022721A1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07146781A (ja) * | 1993-11-19 | 1995-06-06 | Sony Corp | プロセツサ |
| GB2317978B (en) * | 1994-03-02 | 1998-05-20 | Advanced Risc Mach Ltd | Electronic multiplying and adding apparatus and method |
| KR0147942B1 (ko) * | 1994-08-12 | 1998-09-15 | 배순훈 | 승산기에서의 부스 레코딩회로 |
| US5721892A (en) * | 1995-08-31 | 1998-02-24 | Intel Corporation | Method and apparatus for performing multiply-subtract operations on packed data |
| US7395298B2 (en) * | 1995-08-31 | 2008-07-01 | Intel Corporation | Method and apparatus for performing multiply-add operations on packed data |
| US6385634B1 (en) * | 1995-08-31 | 2002-05-07 | Intel Corporation | Method for performing multiply-add operations on packed data |
| US5936872A (en) * | 1995-09-05 | 1999-08-10 | Intel Corporation | Method and apparatus for storing complex numbers to allow for efficient complex multiplication operations and performing such complex multiplication operations |
| US6058408A (en) * | 1995-09-05 | 2000-05-02 | Intel Corporation | Method and apparatus for multiplying and accumulating complex numbers in a digital filter |
| US5983253A (en) * | 1995-09-05 | 1999-11-09 | Intel Corporation | Computer system for performing complex digital filters |
| US6237016B1 (en) | 1995-09-05 | 2001-05-22 | Intel Corporation | Method and apparatus for multiplying and accumulating data samples and complex coefficients |
| US6470370B2 (en) | 1995-09-05 | 2002-10-22 | Intel Corporation | Method and apparatus for multiplying and accumulating complex numbers in a digital filter |
| US5822459A (en) * | 1995-09-28 | 1998-10-13 | Intel Corporation | Method for processing wavelet bands |
| US5621674A (en) * | 1996-02-15 | 1997-04-15 | Intel Corporation | Computer implemented method for compressing 24 bit pixels to 16 bit pixels |
| JP3532338B2 (ja) * | 1996-02-27 | 2004-05-31 | 株式会社ルネサステクノロジ | 乗算装置 |
| US5831885A (en) * | 1996-03-04 | 1998-11-03 | Intel Corporation | Computer implemented method for performing division emulation |
| US5943250A (en) * | 1996-10-21 | 1999-08-24 | Samsung Electronics Co., Ltd. | Parallel multiplier that supports multiple numbers with different bit lengths |
| US5974437A (en) * | 1996-12-02 | 1999-10-26 | Synopsys, Inc. | Fast array multiplier |
| US6687722B1 (en) * | 2000-03-16 | 2004-02-03 | Agere Systems, Inc. | High-speed/low power finite impulse response filter |
| GB2365636B (en) * | 2000-08-04 | 2005-01-05 | Automatic Parallel Designs Ltd | A parallel counter and a multiplication logic circuit |
| US7136888B2 (en) * | 2000-08-04 | 2006-11-14 | Arithmatica Limited | Parallel counter and a logic circuit for performing multiplication |
| US6883011B2 (en) * | 2000-08-04 | 2005-04-19 | Arithmatica Limited | Parallel counter and a multiplication logic circuit |
| US20050021585A1 (en) * | 2000-08-04 | 2005-01-27 | Dmitriy Rumynin | Parallel counter and a logic circuit for performing multiplication |
| GB2373602B (en) * | 2001-03-22 | 2004-11-17 | Automatic Parallel Designs Ltd | A multiplication logic circuit |
| US7430578B2 (en) * | 2001-10-29 | 2008-09-30 | Intel Corporation | Method and apparatus for performing multiply-add operations on packed byte data |
| GB2383435A (en) * | 2001-12-18 | 2003-06-25 | Automatic Parallel Designs Ltd | Logic circuit for performing modular multiplication and exponentiation |
| GB2396718B (en) * | 2002-12-23 | 2005-07-13 | Arithmatica Ltd | A logic circuit and method for carry and sum generation and method of designing such a logic circuit |
| GB2398944B (en) * | 2003-01-14 | 2005-07-20 | Arithmatica Ltd | A logic circuit |
| US7042246B2 (en) * | 2003-02-11 | 2006-05-09 | Arithmatica Limited | Logic circuits for performing threshold functions |
| US7308471B2 (en) | 2003-03-28 | 2007-12-11 | Arithmatica Limited | Method and device for performing operations involving multiplication of selectively partitioned binary inputs using booth encoding |
| WO2004104820A2 (en) * | 2003-05-23 | 2004-12-02 | Arithmatica Limited | A sum bit generation circuit |
| KR20130111721A (ko) * | 2012-04-02 | 2013-10-11 | 삼성전자주식회사 | 부분 곱 생성기의 부스코드 생성방법, 컴퓨터 시스템 및 그 매체와 디지털 신호프로세서 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4646257A (en) * | 1983-10-03 | 1987-02-24 | Texas Instruments Incorporated | Digital multiplication circuit for use in a microprocessor |
| JPS6284335A (ja) * | 1985-10-09 | 1987-04-17 | Hitachi Ltd | 乗算回路 |
| JPS6297033A (ja) * | 1985-10-24 | 1987-05-06 | Hitachi Ltd | 乗算装置 |
| US4972362A (en) * | 1988-06-17 | 1990-11-20 | Bipolar Integrated Technology, Inc. | Method and apparatus for implementing binary multiplication using booth type multiplication |
| US5036482A (en) * | 1989-04-07 | 1991-07-30 | Intel Corporation | Method and circuitry for digital system multiplication |
-
1992
- 1992-05-01 US US07/877,562 patent/US5325320A/en not_active Expired - Lifetime
-
1993
- 1993-04-27 WO PCT/JP1993/000552 patent/WO1993022721A1/en active Application Filing
- 1993-04-27 JP JP51912793A patent/JP3244506B2/ja not_active Expired - Fee Related
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|---|---|
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