KR950010451B1 - 그룹 트리구조 알고리즘(GTSM ; Group Tree Structure Method)을 적용한 고속 승산기 - Google Patents

Abstract

내용 없음.

Description

그룹 트리구조 알고리즘(GTSM; Group Tree Structure Method)을 적용한 고속 승산기

제 1 도는 본 발명에 따른 GTSM 알고리즘을 적용한 고속승산기의 구성도.

제 2 도는 GTSM 알고리즘 방식의 흐름도.

제 3 도는 부분적합 스테이지(PSS)의 비교도.

제 4 도는 초기 부분적합 발생회로의 구성도.

제 5 도는 부트(Booth) 엔코더의 회로도.

본 발명은 디지틀 신호처리 및 필터에 적용되는 GTSM(Group Tree Structure Method)알고리즘을 이용하여 구현한 고속승산기에 관한 것이다.

최근에는 초대규모 집적(Very Large Stucture Method) CMOS 기술의 발전과 함께 컴퓨터 시스템 전용, 범용, 신호처리용 디지탈의 연산장치에 사용되어지고 있는 고속승산기에 대한 연구가 계속되어져 왔다. 특히 고속승산기의 설계에 있어서 설계자는 시스템의 구성, 데이타의 흐름에 관한 제어, 그리고 어떤 적절한 알고리즘의 선택 또는 개발하는 문제는 설계 측면에서의 주요한 관심거리이다.

일반적인 승산 알고리즘을 사용하여 승산기를 설계할 경우 레지스터에 입력된 승수 비트수인 n만큼에 해당하는 부분적합(part ial product sum)항이 발생하게 된다. 특히 병렬 승산의 경우 N번째의 부분적합항이 발생하기 위해서는 (N-1)번째의 부분적합이 이루어져야 하고, 또 각 부분적합내에서는 1~n비트까지의 캐리전송이 발생되어져야만 하나의 완전한 부분적합이 형성된다.

이때 시스템의 속도를 결정하게 되는 요인은 어떠한 덧셈기를 사용하여 승산기를 구성하여야만 빠른 연산 수행결과를 얻을 수 있는냐에 목표를 두고서 적절한 덧셈기를 선택하여 승산기의 설계를 하게 된다.

본 발명에서 제안 설계하고자 하는 승산기에서는 전체의 부분적합의 수를 줄이며, 또 부분적합내에서 캐리의 전송시간을 최소화할 수 있는 알고리즘을 선택하여 설계에 적용하게 된다. 이의 알고리즘은 이미 잘 알려진 Modified Booth 알고리즘을 각 부분적합의 수행에 적용하고 설계시 칩의 면적은 증가되지만 캐리의 전달시간을 줄여서 고속가산의 효과를 수용하고자 캐리 먼저찾기(Crry look ahead; CLA) 덧셈기를 선택하였다.

여기서 적용되는 CLA 덧셈기는 16-비트로 구성되는데 이때 칩면적의 지나친 증가를 방지하고자 가산기에 입력되는 비트들에 대하여 4비트씩 끊어서 가산을 수행하게 하는 방식의 다단계 방식을 이용한 캐리 먼저찾기(Carry look ahead; CLA) 덧겜기를 개발 설계하였다.

또한 승산기의 설계에 이용한 모디파이 부트(Modified Booth; 이하, MB라 함) 알고리즘을 일반적인 n×n비트 곱셈의 연산에서 발생하는 전체의 부분적합의 횟수를 n/2으로 줄임으로써 고속승산의 효과를 얻고자 하는데 그 목적을 두게 된다.

그러나 이를 이용한 승산기는 전체적인 부분적합의 횟수는 n/2만큼 줄일 수 있으나, 일반적인 승산기와 마찬가지로 n×n비트의 승산연산을 수행할시 n/2번째의 부분적합이 연산수행되기 위해서는 (n/2-1)번째의 부분적합이 발생하여야만이 전체적인 승산연산이 이루어지게 된다.

즉 예를들면 (16×16)비트의 승산 연산수행을 하는 칩을 설계할시 Modified Booth 알고리즘에 의해 연산을 수행하게 되면 이의 부분적합항의 노드를 N이라 하면 N=n/2, n=16(입력된 비트수)만큼의 부분적합노드가 결정된다. 이때 각 부분적합 사이에서 연산이 수행될때 하위 부분적합에 해당하는 노드는 상위의 부분적합 노드에서의 연산결과가 끝날때까지 대기해야 하는 리던던시 시간이 발생하게 된다.

따라서 이러한 연산수행 방식에서의 리던던시 시간을 없애고 연산에 병렬성을 부여하고자 하는 하드웨어의 설계 알고리즘이 개발되어 적용되어야 하고 필요성이 있게 된다.

따라서, 본 발명은 그룹 트리구조(Group Tree Structre Mothod; GTSM)이라는 새로운 하드웨어 설계 알고리즘을 적용하여 승산 연산시 발생하게 되는 리던던시를 제거하는 GTSM 고속승산기를 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명은, 승수와 피승수의 데이타를 받아들이기 위한 2개의 레지스터와, 상기 레지스터중 승수를 입력하는 레지스터로부터 MB(Modifide Booth) 알고리즘을 실현하기 위한 제어신호를 발생시키는 부트(Booth) 엔코더와의 제어신호에 의해 초기 부분적합 비트들을 발생시키는 초기 부분적합 발생수단과, 상기 초기 부분적합 발생수단에서 발생한 초기 부분적합 노드들의 승산을 위해 사용되는 GTSM(Group Tree Structure Method) 알고리즘을 수행하는 GTSM 수행수단과, 상기 GTSM 수행수단에서 출력되는 최종 승산결과를 저장하기 위한 출력레지스터를 구비한다.

여기서, GTSM 알고리즘이란, 데이타 흐름제어의 일종으로 일반적으로 알려진 분리나무구조(Prtitioning Tree Structure)의 반대개념을 도입하여 승산 연산시 각 부분적합의 횟수를 감소시켜 주는 것에 목적을 두고 있다.

이하, 첨부된 도면을 참조하여 본 발명의 일실시예를 상세히 설명하면 다음과 같다.

제 1 도는 GTSM 알고리즘을 적용한 본 발명의 기능 블럭도로서, 도면에 도시한 바와 같이 본 발명은, 입력데이타의 승수를 받아들이기 위한 레지스터 X(1)와, 입력데이타의 피승수를 받아들이기 위한 레지스터 Y(2)와, 입력된 승수에 대하여 MB 알고리즘에 따른 엔코드회로(3)와, 상기 엔코드회로(3)에 의해 결정되어지는 부분적합의 노드들을 발생시키기 위한 초기 부분적합 발생회로(4)와, 상기 노드들을 GTSM 알고리즘에 맞게 수행하는 GTSM 수행블럭(5)과, 상기 GTSM의 출력결과를 저장하기 위한 출력레지스터(6)를 구비한다.

제 2 도는 승산기의 설계에 사용하기 위하여 개발된 GTSM의 알고리즘 방식을 설명하기 위한 도면으로서, GTSM 수행블럭(5)의 동작을 나타낸다.

각 노드(node)에 붙여진 번호는 부분적합의 결과로서 나타난 값들에 해당하는 부분을 표시한다. 이때 발생하게 되는 노드(node)의 갯수는 MB 알고리즘의 적용된 관계로 입력된 비트수의 n/2만큼의 노드수(N)로서 결정된다. 이때의 초기 노드발생회로(4)는 제 4 도에서 보여주는 방식에 따른다.

제 2 도의 동작설명은 다음과 같다.

MB 알고리즘에 의하여 결정되어진 각각의 부분적합의 값들을 노드 N(i)에 의해 나타나게 한다. 이때 i는 노드번호로서 부분적합의 노드에 붙여진 번호이다.

따라서 노드 N(i)는 다음처럼 표현될 수 있다.

N(i)N(i-i)N(i-2)…N(i/2+1)N(i/2)…N(5)N(4)N(3)N(2)N(1) 표현-(1)

이들 각각의 부분적합인 노드번호들은 2진수로 표현될 수 있는데 노드 N(i)에 대하여 2진수로 표현하면 다음처럼 나타낼 수 있게 된다.

B(n-1)B(n-2)B(n-3)…B(3)B(2)B(1)B(0) 표현-(2)

여기서 부분적합의 노드에 GTSM의 설계방식을 적용하기 위하여 2진수로 표현된 각각의 Node들에 대해 크게 두 부분적으로 나눈다.

즉, 2진수로 표현된 노드 N(i)에 대하여 이의 2진수 값중 최상위 비트인 MSB가 하이(hiht ; "1")이면 좌측 그룹에 포함시키고, MSB가 로우(low ; '0')이면 우측 그룹에 포함시킨다.

그런 다음 2진수로 표현된 각 노드 N(i)에 대해 최상위 비트인 MSB를 무시한 나머지 비트들을 좌측 그룹과 우측 그룹에서 비교하여 같은 값을 지니는 2진수로 표현된 노드 N(i)들을 상호 연결한 다음 부분적합연산을 수행시키면 된다. 이를 테이블로 나타내면 다음과 같은 연결고리를 지니는 노드들의 형성이 나타난다.

즉 이는 노드 N(i)는 노드 N(i/2)와 연결되어 부분적합을 발생시킨 다음 노드를 만들게 되고 위의 갯수는 초기 노드수의 N/2으로 줄게 되어서 첫번째로의 부분적합 스테이지를 구성하게 된다. 테이블 1에서 보여주는 부분적합의 관계를 수식적으로 표현하면 다음 식(1)처럼 표현될 수 있다.

n은 입력 비트수

여기서 첫번째의 부분적합 스테이지에서 발생된 각 노드들은 테이블.1과 식(1)에서 보여주는 방식에 따라 두번째의 부분적합 노드와 이들로 구성된 부분적합 스테이지를 만들게 되는데, 이를 계속적으로 반복함으로써 최종적인 승산 연산결과를 얻을 수 있게 된다. 이때 발생되는 부분적합 스테이지 갯수는 다음 식(2)처럼 나타나게 된다.

부분적합의 갯수=log₂(n/2) 식-(2)

n은 입력비트수

제 2 도에서 알 수 있듯이 GTSM 알고리즘을 사용할 경우 일반적인 MB 알고리즘을 사용할시보다 부분적합의 반복횟수는 n개의 입력비트에 대하여 log₂n/2만큼 줄일 수 있게 됨으로써 고속승산시의 설계에 적절히 사용될 수 있음을 알 수 있게 된다.

제 3 도는 부분적합 스테이지(Partial Sun Stage : PPS)의 발생상태 예시도이다.

제 3 도의 (a)는 기존의 MB 알고리즘에 따른 승산방식 흐름의 예를 보여주고 있다. 여기서 각각의 부분 적합 스테이지수는 4개의 단계를 거쳐야만 최종적인 승산결과를 얻게됨을 알 수 있다.

반면에 제 3 도의 (b)에서는 MB 알고리즘에 본 발명에서 개발한 GTSM 알고리즘을 적용한 경우의 승산방식의 흐름예를 보여주고 있는데, 이는 먼저, 초기 노드발생회로(4)에서부터 전달받은 각각의 부분적합의 값들은 노드 N(i), N(3), N(4)에서 입력된다. 이들의 값들은 제 2 도에서 설명된 GTSM의 설계 알고리즘에 따라 N(1)은 N(3)과 연결되고 N(2)는 N(4)와 상호 연결되어 부분합적 스테이지(1)[PSS(1)]을 이루게 된다.

부분합적 스테이지(1)는 캐스케이드 방식의 캐리 먼저 찾기 가산기(CLA)에 의해 부분합적 스테이지(1)의 노드 N(1)은 초기 노드발생회로로부터 전달받은 노드 N(1)과 N(3)의 값을 가산하게 되며, 부분합적 스테이지(1)에서의 노드 N(2)에서는 마찬가지로 초기 노드발생회로(4)로부터 전달받은 노드 N(2)와 N(4)의 값을 가산한다. 그리고 부분합적 스테이지(2)에서는 부분합적 스테이지(1)로부터 전달받은 노드 N(1)과 N(2)의 값을 가산하여 최종적 승산결과를 도출하게 된다.

따라서 제 3 도의 (a)에서 보여주는 방식으로 승산기를 설계할 경우 승산을 위하여 필요한 부분적합의 수는 4개의 부분합적 스테이지가 필요하게 된다. 그러나 제 3 도의 (b)에서 보여주는 방식으로 설계된 승산기에서는 단지 2개의 부분합적 스테이지가 요구되고 있음을 쉽게 알 수 있게 된다.

이에서 보여주듯이 GTSM 설계 알고리즘을 사용하여 승산기를 설계할 경우 설계자는 승산시간을 단축할 수 있는 고속승산기의 설계가 가능하게 된다. 따라서 GTSM 설계 알고리즘은 설계자가 식(2)에서 보여주는 관계식에 띠라 입력되는 비트수 n의 값에 따라 부분합적의 적합갯수가 감소된 고속승산기의 설계가 가능한 알고리즘이다.

제 4 도는 초기 노드 부분적합을 발생하기 위한 초기 노드 부분적합 발생회로(4)의 일실시예에 따른 구성도로서, 부트 엔코더회로(3)를 포함하여 구성된다.

도면에 도시한 바와 같이 초기 부분적합 발생회로(4)는, 피승수값을 저장하기 위한 레지스터(22)와, 승수값을 저장하기 위한 레지스터와 Booth 엔코드회로(3)를 포함한 승수제어회로(23)와, 그리고 상기 승수제어회로(23)로부터 전달받은 제어신호에 의해 상기 레지스터(22)로부터 전달받은 피승수값을 가산하는 다수의 가산기(7)로 구성이 된다.

제 4 도의 가산기(7)로부터 출력되는 결과 값들은 각각의 초기 부분적합에 해당하는 노드 N(i)에 포함된다.

제 5 도는 제 1 도의 승수를 받아들이기 위한 레지스터 X(1)로부터 전달받은 데이타의 값을 MB의 알고리즘에 맞게 제어신호를 발생하기 위한 논리조합회로로 구성된 부트(Booth) 엔코더(3)의 구성도이다.

도면에 도시한 바와 같이 부트 엔코더(3)는, 승수를 입력하는 레지스터 X(1)로부터 전달받은 3개의 입력비트 A, B, C를, /A, B, C로서 입력받는 제 1 앤드(AND)게이트(8)와, 상기 3개의 입력비트 A, B, C를 A, / B, /C로서 입력받는 제 2 앤드게이트(9)와, 상기 제 1 앤드게이트(8)와 제 2 앤드게이트(9)의 출력을 입력으로 받아 피승수의 맨 우측 비트에 "0"을 삽입한 후 가산연산을 수행한 다음 가산결과의 자리수를 MB(Modified Booth) 알고리즘에 따라 2자리 이동하기 위한 신호(D)를 출력하는 제 1 오아(OR)게이트(10)와, 상기 3개의 입력비트 A, B, C를 /A, /B, /C로서 입력받는 제 3 앤드게이트(11)와, 상기 3개의 입력비트 A, B, C를 입력받는 제 4 앤드게이트(12)와, 상기 제 3 앤드게이트(11)와 제 4 앤드게이트(12)의 출력을 입력받아 아무런 덧셈의 과정없이 자리수만 2자리 이동하도록 제어하는 신호(N)를 출력하는 제 2 오아게이트(13)와, 상기 3개의 입력비트중 최좌측 입력비트(A)를 취해 출력제어신호의 양/음상태를 나타내는 제어신호(P)를 출력하는 버퍼(14)를 구비한다.

상기한 제어신호(P, D, N)의 동작은 다음과 같다.

입력된 피승수의 최좌측 비트의 값 A의 입력밧이 "1"이면 "P"의 제어신호를 "1"로 나타내고 죄좌측 비트 A의 입력값이 "0"이면 "P"의 제어신호는 "0"으로 출력된다.

출력제어신호 "D"는 입력신호 A, B, C가 각각 0, 1, 1 또는 1, 0, 0인 경우 논리 AND회로(8), (9)에 의해 발생한 신호값이 논리 OR회로(10)에 의해 제어신호 "1"을 나타내고 나머지의 입력신호에 대해서는 "0"의 제어신호를 출력한다.

출력제어신호 "N"은 입력신호 A, B, C가 각각 0, 0, 0 또는 1, 1, 1의 경우 논리 AND회로(11), (12)에 의해 발생한 신호값이 논리 OR회로(13)에 의해 제어신호 "1"을 나타내고 나머지의 입력신호에 대해서는 "0"의 제어신호를 출력한다.

따라서, 상기와 같이 구성되어 동작하는 본 발명은, 대용량의 입력데이타를 처리하기 위해 고속연산이 필요한 영상처리기 및 디지틀 필터, 신호처리기등에 적용되어 보다 향상된 속도의 승산기능을 부여하는 효과가 있다.

Claims (3)

1. 승수와 피승수의 데이타를 받아들이기 위한 레지스터 X(1) 및 레지스터 Y(2)와, 상기 승수레지스터 X(1)로부터 MB(Modifide Booth) 알고리즘을 실현하기 위한 제어신호를 발생시키는 부트(Booth) 엔코더(3)와의 제어신호에 의해 초기 부분적합 비트들을 발생시키는 초기 부분적합 발생수단(4)과, 상기 초기 부분적합 발생수단(4)에서 발생한 초기 부분적합 노드들의 승산을 위해 사용되는 GTSM(Group Tree Structure Method) 알고리즘을 수행하는 GTSM 수행수단(5)과, 상기 GTSM 수행수단(5)에서 출력되는 최종 승산결과를 저장하기 위한 출력레지스터(6)를 구비한 것을 특징으로 하는 고속승산기.
2. 제 1 항에 있어서, 상기 초기 부분적합 발생회로(4)는, 피승수값을 저장하기 위한 레지스터(22)와, 승수값을 저장하기 위한 레지스터와 부트(Booth) 엔코더(3)를 포함한 승수제어회로(23)와, 상기 승수제어회로(23)로부터 전달받은 제어신호에 의해 상기 레지스터(22)로부터 전달받은 피승수값을 가산하는 다수의 가산기(7)를 구비하는 것을 특징으로 하는 고속승산기.
3. 제 2 항에 있어서, 상기 부트 엔코더(3)는, 상기 승수를 입력하는 레지스터 X(1)로부터 전달받은 3개의 입력비트 A, B, C를, /A, B, C로서 입력받는 제 1 앤드(AND)게이트(8)와, 상기 3개의 입력비트 A, B, C를 A, / B, /C로서 입력받는 제 2 앤드게이트(9)와, 상기 제 1 앤드게이트(8)와 제 2 앤드게이트(9)의 출력을 입력으로 받아 피승수의 맨 우측 비트에 "0"을 삽입한 후 가산연산을 수행한 다음 가산결과의 자리수를 MB(Modified Booth) 알고리즘에 따라 2자리 이동하기 위한 신호(D)를 출력하는 제 1 오아(OR)게이트(10)와, 상기 3개의 입력비트 A, B, C를 /A, /B, /C로서 입력받는 제 3 앤드게이트(11)와, 상기 3개의 입력비트 A, B, C를 입력받는 제 4 앤드게이트(12)와, 상기 제 3 앤드게이트(11)와 제 4 앤드게이트(12)의 출력을 입력받아 아무런 덧셈의 과정없이 자리수만 2자리 이동하도록 제어하는 신호(N)를 출력하는 제 2 오아게이트(13)와, 상기 3개의 입력비트중 최좌측 입력비트(A)를 취해 출력제어신호의 양/음상태를 나타내는 제어신호(P)를 출력하는 버퍼(14)를 구비하는 것을 특징으로 하는 고속승산기.