JP3532338B2 - 乗算装置 - Google Patents
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- G06F7/53—Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel
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- G06F7/523—Multiplying only
- G06F7/533—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even
- G06F7/5334—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product
- G06F7/5336—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product overlapped, i.e. with successive bitgroups sharing one or more bits being recoded into signed digit representation, e.g. using the Modified Booth Algorithm
- G06F7/5338—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product overlapped, i.e. with successive bitgroups sharing one or more bits being recoded into signed digit representation, e.g. using the Modified Booth Algorithm each bitgroup having two new bits, e.g. 2nd order MBA
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Description
【０００１】
【発明の属する技術分野】この発明は、乗算装置に関
し、特にワレス・ツリーを用いた乗算装置に関するもの
である。
し、特にワレス・ツリーを用いた乗算装置に関するもの
である。
【０００２】
【従来の技術】乗算は、コンピュータにおいて最も多く
行われる演算の一つであり、高速の計算システムを構成
する際、乗算速度を向上させることは必須である。この
ような高速の乗算を実現するための手法として、乗数を
修正して、部分積の総数を低減するブースのアルゴリズ
ムが良く知られている。また、部分積を樹木状に加算し
て更に部分積の総数を順次低減する、ワレス・ツリーを
用いた乗算装置も良く知られている。
行われる演算の一つであり、高速の計算システムを構成
する際、乗算速度を向上させることは必須である。この
ような高速の乗算を実現するための手法として、乗数を
修正して、部分積の総数を低減するブースのアルゴリズ
ムが良く知られている。また、部分積を樹木状に加算し
て更に部分積の総数を順次低減する、ワレス・ツリーを
用いた乗算装置も良く知られている。
【０００３】図１９は上記の２つの手法を用いた乗算器
の構成を示すブロック図である。かかる構成は例えば特
開平３−１７７９２２号において記載されている。被乗
数１０１及び乗数１０２は例えばいずれも１６ビットで
構成される。ブース・エンコーダ１０３は乗数１０２を
修正した乗数（ここでは「修正乗数」と仮称する）を出
力する。
の構成を示すブロック図である。かかる構成は例えば特
開平３−１７７９２２号において記載されている。被乗
数１０１及び乗数１０２は例えばいずれも１６ビットで
構成される。ブース・エンコーダ１０３は乗数１０２を
修正した乗数（ここでは「修正乗数」と仮称する）を出
力する。
【０００４】一般的にはｎ次のブースのアルゴリズムを
用いて修正乗数を求めれば部分積の総数を原初的にｎ分
の１に低減することができる。ここで「原初的」とは、
被乗数と修正乗数の１ビットとの演算によって得られる
部分積の総数に関することを意味し、かかる部分積を第
０次部分積と仮称する。
用いて修正乗数を求めれば部分積の総数を原初的にｎ分
の１に低減することができる。ここで「原初的」とは、
被乗数と修正乗数の１ビットとの演算によって得られる
部分積の総数に関することを意味し、かかる部分積を第
０次部分積と仮称する。
【０００５】ブースのアルゴリズムの次数が多くなると
第０次部分積に要する回路規模が大きくなり、またこれ
にともなって第０次部分積の生成に要する時間も大きく
なるので、通常は２次のブースのアルゴリズムが多用さ
れる。図１９に示された例でも２次のブースのアルゴリ
ズムが採用され、１６ビットの１／２に相当する８ビッ
ト分の修正乗数を出力するブースエンコード素子４５〜
５２が、ブース・エンコーダ１０３において設けられて
いる。
第０次部分積に要する回路規模が大きくなり、またこれ
にともなって第０次部分積の生成に要する時間も大きく
なるので、通常は２次のブースのアルゴリズムが多用さ
れる。図１９に示された例でも２次のブースのアルゴリ
ズムが採用され、１６ビットの１／２に相当する８ビッ
ト分の修正乗数を出力するブースエンコード素子４５〜
５２が、ブース・エンコーダ１０３において設けられて
いる。
【０００６】ブースエンコード素子４５〜５２の出力１
０４〜１１１は修正乗数であるとともに、シフタ／イン
バータ１１３〜１２０のそれぞれの制御信号でもある。
２次のブースのアルゴリズムにおいては修正乗数が１の
場合には被乗数をそのままにして、２の場合には１ビッ
トシフトさせ、更に修正乗数が負数である場合には反転
させることにより演算が行われる。よって、シフタ／イ
ンバータ１１３〜１２０はそれぞれ出力１０４〜１１１
に基づいて、被乗数１０１をそのままにして、或いは１
ビットシフトし、又はそれらを更に反転することにより
第０次部分積１２１〜１２８が生成される。
０４〜１１１は修正乗数であるとともに、シフタ／イン
バータ１１３〜１２０のそれぞれの制御信号でもある。
２次のブースのアルゴリズムにおいては修正乗数が１の
場合には被乗数をそのままにして、２の場合には１ビッ
トシフトさせ、更に修正乗数が負数である場合には反転
させることにより演算が行われる。よって、シフタ／イ
ンバータ１１３〜１２０はそれぞれ出力１０４〜１１１
に基づいて、被乗数１０１をそのままにして、或いは１
ビットシフトし、又はそれらを更に反転することにより
第０次部分積１２１〜１２８が生成される。
【０００７】ブースエンコード素子４５〜５２はこの順
に位が高くなって行くので、その出力１０４〜１１１に
よって制御されるシフタ／インバータ１１３〜１２０に
よって生成される第０次部分積１２１〜１２８もこの順
に位が高い。そして２次のブースのアルゴリズムが採用
されているので、修正乗数において位が１ビット高いほ
ど、第０次部分積においては位が２ビット高くなる。
に位が高くなって行くので、その出力１０４〜１１１に
よって制御されるシフタ／インバータ１１３〜１２０に
よって生成される第０次部分積１２１〜１２８もこの順
に位が高い。そして２次のブースのアルゴリズムが採用
されているので、修正乗数において位が１ビット高いほ
ど、第０次部分積においては位が２ビット高くなる。
【０００８】第０次部分積１２１〜１２８はワレス・ツ
リー部１２９に入力し、樹木状に足し合わされて第１次
部分積、第２次部分積、…が生成される。部分積の次数
が高まるほど、その数は低減していく。
リー部１２９に入力し、樹木状に足し合わされて第１次
部分積、第２次部分積、…が生成される。部分積の次数
が高まるほど、その数は低減していく。
【０００９】図２０はワレス・ツリー部１２９の構成を
模式的に例示するブロック図である。「模式的」とした
のは、部分積同士のビットを整合させる様子が示されて
いないためである。ワレス・ツリー部１２９は第１次加
算器１３８，１３９及び第２次加算器１４０を有してい
る。第１次加算器１３８には４つの第０次部分積１２１
〜１２４が与えられ、一対（つまり総数としては２つ）
の第１次部分積１４１を生成する。また第１次加算器１
３９には４つの第０次部分積１２５〜１２８が与えら
れ、一対の第１次部分積１４２を生成する。更に第２次
加算器１４０には２対（つまり総数としては４つ）の第
１次部分積１４１，１４２が与えられ、一対の最終部分
積（第２次部分積でもある）１３０を生成する。
模式的に例示するブロック図である。「模式的」とした
のは、部分積同士のビットを整合させる様子が示されて
いないためである。ワレス・ツリー部１２９は第１次加
算器１３８，１３９及び第２次加算器１４０を有してい
る。第１次加算器１３８には４つの第０次部分積１２１
〜１２４が与えられ、一対（つまり総数としては２つ）
の第１次部分積１４１を生成する。また第１次加算器１
３９には４つの第０次部分積１２５〜１２８が与えら
れ、一対の第１次部分積１４２を生成する。更に第２次
加算器１４０には２対（つまり総数としては４つ）の第
１次部分積１４１，１４２が与えられ、一対の最終部分
積（第２次部分積でもある）１３０を生成する。
【００１０】図２１は第１次加算器１３８の構成を例示
する回路図である。４入力（キャリー・イン付き）２出
力（キャリー・アウト付き）の加算素子Ｐ0101〜Ｐ01n
が順次直列に接続されている。これらの加算素子Ｐ0101
〜Ｐ01nはいずれもキャリー・イン端子ＣＩと、部分積
１２１〜１２４のそれぞれの１ビットを受ける入力端子
Ｉ１〜Ｉ４と、キャリー・イン端子ＣＩと入力端子Ｉ１
〜Ｉ４とに与えられた合計５ビットの加算結果の下位ビ
ットを出力するサム端子Ｓと、いずれも同位の上位ビッ
トを出力するキャリー端子Ｃ及びキャリー・アウト端子
ＣＯとを備えている（ＣＩ＋Ｉ１＋Ｉ２＋Ｉ３＋Ｉ４＝
Ｃ×２＋ＣＯ×２＋Ｓ）。そして、加算素子Ｐ01iのキ
ャリー・アウト端子ＣＯは加算素子Ｐ01(i+1)のキャリ
ー・イン端子ＣＩに接続されている（１≦ｉ≦ｎ−
１）。
する回路図である。４入力（キャリー・イン付き）２出
力（キャリー・アウト付き）の加算素子Ｐ0101〜Ｐ01n
が順次直列に接続されている。これらの加算素子Ｐ0101
〜Ｐ01nはいずれもキャリー・イン端子ＣＩと、部分積
１２１〜１２４のそれぞれの１ビットを受ける入力端子
Ｉ１〜Ｉ４と、キャリー・イン端子ＣＩと入力端子Ｉ１
〜Ｉ４とに与えられた合計５ビットの加算結果の下位ビ
ットを出力するサム端子Ｓと、いずれも同位の上位ビッ
トを出力するキャリー端子Ｃ及びキャリー・アウト端子
ＣＯとを備えている（ＣＩ＋Ｉ１＋Ｉ２＋Ｉ３＋Ｉ４＝
Ｃ×２＋ＣＯ×２＋Ｓ）。そして、加算素子Ｐ01iのキ
ャリー・アウト端子ＣＯは加算素子Ｐ01(i+1)のキャリ
ー・イン端子ＣＩに接続されている（１≦ｉ≦ｎ−
１）。
【００１１】第１次加算器１３９及び第２次加算器１４
０も同様にして構成されているが、後述するように、第
１次加算器１３８，１３９ではｎ＝２３に、第２次加算
器１４０ではｎ＝３２あるいは２４に設定される。
０も同様にして構成されているが、後述するように、第
１次加算器１３８，１３９ではｎ＝２３に、第２次加算
器１４０ではｎ＝３２あるいは２４に設定される。
【００１２】図２２は４入力２出力の加算素子の構成を
例示する回路図である。このような論理ゲートの組み合
わせによって上記動作を行う加算素子を実現することが
でき、キャリー・イン端子ＣＩからの出力はキャリー・
アウト端子ＣＯからの出力には影響を与えない。
例示する回路図である。このような論理ゲートの組み合
わせによって上記動作を行う加算素子を実現することが
でき、キャリー・イン端子ＣＩからの出力はキャリー・
アウト端子ＣＯからの出力には影響を与えない。
【００１３】一対の最終部分積１３０は最終加算部１３
１において加算され、乗算結果７４が得られる。最終加
算部１３１はその動作を高速に行うため、キャリー・ル
ック・アヘッド方式が多用される。
１において加算され、乗算結果７４が得られる。最終加
算部１３１はその動作を高速に行うため、キャリー・ル
ック・アヘッド方式が多用される。
【００１４】図２３乃至図２６は四者相まって、図１９
に示された従来の乗算装置の構成の内、シフタ／インバ
ータ１１３〜１２０と、第１次加算器１３８，１３９及
び第２次加算器１４０との接続関係のみを詳細に示した
回路図である。図２３は仮想線Ｑ４Ｑ４によって図２５
と、仮想線Ｑ５Ｑ５によって図２４と、それぞれ連続す
る。また図２６は仮想線Ｑ６Ｑ６によって図２４と、仮
想線Ｑ７Ｑ７によって図２５と、それぞれ連続する。
に示された従来の乗算装置の構成の内、シフタ／インバ
ータ１１３〜１２０と、第１次加算器１３８，１３９及
び第２次加算器１４０との接続関係のみを詳細に示した
回路図である。図２３は仮想線Ｑ４Ｑ４によって図２５
と、仮想線Ｑ５Ｑ５によって図２４と、それぞれ連続す
る。また図２６は仮想線Ｑ６Ｑ６によって図２４と、仮
想線Ｑ７Ｑ７によって図２５と、それぞれ連続する。
【００１５】通常、ワレス・ツリー部１２９はこのよう
に、その構成要素である第１次加算器１３８，１３９及
び第２次加算器１４０が、シフタ／インバータ１１３〜
１２０と混在して配置される。
に、その構成要素である第１次加算器１３８，１３９及
び第２次加算器１４０が、シフタ／インバータ１１３〜
１２０と混在して配置される。
【００１６】シフタ／インバータ１１３〜１２０は、被
乗数１０１が１６ビットであり、これを１ビット左へシ
フトする場合をも想定して１７ビットのシフト／インバ
ート素子によって構成されている。例えばシフタ／イン
バータ１１３は最下位ビットから最上位ビットへ向かう
順にシフト／インバート素子Ｂ0101〜Ｂ0117を行方向に
並べて備えている。同様にして、シフタ／インバータ１
１４〜１２０はそれぞれシフト／インバート素子Ｂ0201
〜Ｂ0217，Ｂ0301〜Ｂ0317，Ｂ0401〜Ｂ0417，Ｂ0501〜
Ｂ0517，Ｂ0601〜Ｂ0617，Ｂ0701〜Ｂ0717，Ｂ0801〜Ｂ
0817を備えている。
乗数１０１が１６ビットであり、これを１ビット左へシ
フトする場合をも想定して１７ビットのシフト／インバ
ート素子によって構成されている。例えばシフタ／イン
バータ１１３は最下位ビットから最上位ビットへ向かう
順にシフト／インバート素子Ｂ0101〜Ｂ0117を行方向に
並べて備えている。同様にして、シフタ／インバータ１
１４〜１２０はそれぞれシフト／インバート素子Ｂ0201
〜Ｂ0217，Ｂ0301〜Ｂ0317，Ｂ0401〜Ｂ0417，Ｂ0501〜
Ｂ0517，Ｂ0601〜Ｂ0617，Ｂ0701〜Ｂ0717，Ｂ0801〜Ｂ
0817を備えている。
【００１７】第１次加算器１３８は加算素子Ｐ0101〜Ｐ
0123を備えている。４個の第０次部分積１１３〜１１６
は順次２ビットずつ位が異なるので、加算素子の数は１
７＋（４−１）×２＝２３＜個＞となる。同様にして、
第１次加算器１３９は加算素子Ｐ0201〜Ｐ0223を備えて
いる。
0123を備えている。４個の第０次部分積１１３〜１１６
は順次２ビットずつ位が異なるので、加算素子の数は１
７＋（４−１）×２＝２３＜個＞となる。同様にして、
第１次加算器１３９は加算素子Ｐ0201〜Ｐ0223を備えて
いる。
【００１８】第１次加算器１３８に与えられる第０次部
分積の内の最下位のビットと、第１次加算器１３９に与
えられる第０次部分積の内の最下位のビットとは４×２
＝８＜ビット＞異なるので、両者の出力である一対の第
１次部分積を受ける第２次加算器１４０は、２３＋８＝
３１＜個＞の加算素子Ｐ0301〜Ｐ0331に加え、第１次加
算器１３９の最上位ビットのキャリー端子Ｃの出力を受
ける加算素子Ｐ0332をも備えている。
分積の内の最下位のビットと、第１次加算器１３９に与
えられる第０次部分積の内の最下位のビットとは４×２
＝８＜ビット＞異なるので、両者の出力である一対の第
１次部分積を受ける第２次加算器１４０は、２３＋８＝
３１＜個＞の加算素子Ｐ0301〜Ｐ0331に加え、第１次加
算器１３９の最上位ビットのキャリー端子Ｃの出力を受
ける加算素子Ｐ0332をも備えている。
【００１９】図において記号「／」が付された配線は複
数ビットを一括する配線であることを示し、その傍らに
付された数字はそのビット総数を示している。但し、ビ
ット総数が２である場合には特に数字を付してはいな
い。
数ビットを一括する配線であることを示し、その傍らに
付された数字はそのビット総数を示している。但し、ビ
ット総数が２である場合には特に数字を付してはいな
い。
【００２０】シフタ／インバータ１１３から得られる第
０次部分積１２１は１ビットずつ加算素子Ｐ0101〜Ｐ
0117に与えられる。同様にして、第０次部分積１２２〜
１２８はそれぞれ加算素子Ｐ0103〜Ｐ0119，Ｐ0105〜Ｐ
0121，Ｐ0107〜Ｐ0123，Ｐ0201〜Ｐ0217，Ｐ0203〜Ｐ
0219，Ｐ0205〜Ｐ0221，Ｐ0207〜Ｐ0223に与えられる。
０次部分積１２１は１ビットずつ加算素子Ｐ0101〜Ｐ
0117に与えられる。同様にして、第０次部分積１２２〜
１２８はそれぞれ加算素子Ｐ0103〜Ｐ0119，Ｐ0105〜Ｐ
0121，Ｐ0107〜Ｐ0123，Ｐ0201〜Ｐ0217，Ｐ0203〜Ｐ
0219，Ｐ0205〜Ｐ0221，Ｐ0207〜Ｐ0223に与えられる。
【００２１】第１次部分積１４１のうち、各加算要素Ｐ
0101〜Ｐ0123のサム端子Ｓから得られるものは、それぞ
れ第２次加算器１４０の加算素子Ｐ0301〜Ｐ0323に与え
られる。そして各加算要素Ｐ0101〜Ｐ0123のキャリー端
子Ｃから得られるものは、それぞれ第２次加算器１４０
の加算素子Ｐ0302〜Ｐ0324に与えられる。各加算要素に
おいて、キャリー端子Ｃから得られるものは、サム端子
Ｓから得られるものよりも１ビット上位のものだからで
ある。
0101〜Ｐ0123のサム端子Ｓから得られるものは、それぞ
れ第２次加算器１４０の加算素子Ｐ0301〜Ｐ0323に与え
られる。そして各加算要素Ｐ0101〜Ｐ0123のキャリー端
子Ｃから得られるものは、それぞれ第２次加算器１４０
の加算素子Ｐ0302〜Ｐ0324に与えられる。各加算要素に
おいて、キャリー端子Ｃから得られるものは、サム端子
Ｓから得られるものよりも１ビット上位のものだからで
ある。
【００２２】同様にして、第１次部分積１４２のうち、
各加算要素Ｐ0201〜Ｐ0223のサム端子Ｓから得られるも
のは、それぞれ第２次加算器１４０の加算素子Ｐ0309〜
Ｐ0331に与えられる。そして各加算要素Ｐ0201〜Ｐ0223
のキャリー端子Ｃから得られるものは、それぞれ第２次
加算器１４０の加算素子Ｐ0310〜Ｐ0332に与えられる。
各加算要素Ｐ0201〜Ｐ0223のサム端子Ｓから得られるも
のは、それぞれ第２次加算器１４０の加算素子Ｐ0309〜
Ｐ0331に与えられる。そして各加算要素Ｐ0201〜Ｐ0223
のキャリー端子Ｃから得られるものは、それぞれ第２次
加算器１４０の加算素子Ｐ0310〜Ｐ0332に与えられる。
【００２３】通常、シフタ／インバータと加算器とから
なるこのような配列は、相互間に信号を伝達する配線が
煩雑となることを回避するため、１ビット分の回路の幅
を等しく採る。従って、ワレス・ツリーによる加算が進
むにつれ（つまり加算器の次数が増大するにつれ）、加
算器の配置に必要な行方向の幅は増大する。図２３乃至
図２６で示された例に即して言えば、第２次加算器１４
０の幅は第１次加算器１３８，１３９のそれよりも広
い。
なるこのような配列は、相互間に信号を伝達する配線が
煩雑となることを回避するため、１ビット分の回路の幅
を等しく採る。従って、ワレス・ツリーによる加算が進
むにつれ（つまり加算器の次数が増大するにつれ）、加
算器の配置に必要な行方向の幅は増大する。図２３乃至
図２６で示された例に即して言えば、第２次加算器１４
０の幅は第１次加算器１３８，１３９のそれよりも広
い。
【００２４】このような広い構造を必要としないよう
に、２つの手法が採られる。第１には加算素子Ｐ0301〜
Ｐ0308の省略である。これらの各々は、加算素子Ｐ0101
〜Ｐ0108から２つ以下の入力しか与えられず、従って加
算素子Ｐ0301〜Ｐ0308はそれらにそれぞれ入力する値を
そのまま出力するに過ぎない為に省略可能である。
に、２つの手法が採られる。第１には加算素子Ｐ0301〜
Ｐ0308の省略である。これらの各々は、加算素子Ｐ0101
〜Ｐ0108から２つ以下の入力しか与えられず、従って加
算素子Ｐ0301〜Ｐ0308はそれらにそれぞれ入力する値を
そのまま出力するに過ぎない為に省略可能である。
【００２５】第２には配列の整頓である。図２７はシフ
タ／インバータ１１３〜１２０と加算器１３８〜１４０
の左端を揃えて配置した様子を模式的に示すブロック図
である。これらの間の信号の伝達関係は図２３乃至図２
６と同一であるので、煩雑を避けるために簡略化して示
している。但し加算素子Ｐ 0301 〜Ｐ0308は省略されてお
り、第２次加算器１４０の幅は加算器１３８，１３９の
それよりも１ビット分だけ広い。
タ／インバータ１１３〜１２０と加算器１３８〜１４０
の左端を揃えて配置した様子を模式的に示すブロック図
である。これらの間の信号の伝達関係は図２３乃至図２
６と同一であるので、煩雑を避けるために簡略化して示
している。但し加算素子Ｐ 0301 〜Ｐ0308は省略されてお
り、第２次加算器１４０の幅は加算器１３８，１３９の
それよりも１ビット分だけ広い。
【００２６】
【発明が解決しようとする課題】しかし、このように配
列の整頓を行っても、乗算装置の配置に必要な領域の幅
は第１次加算器１３８，１３９及び第２次加算器１４０
の幅（２３〜２４ビット分）でほぼ決定してしまう。シ
フタ／インバータ１１３〜１２０が要求する幅は１７ビ
ット分であり、６〜７ビット分の幅を持つ空き領域ＤＳ
１，ＤＳ２が存在してしまい、面積の有効な利用が阻ま
れる。
列の整頓を行っても、乗算装置の配置に必要な領域の幅
は第１次加算器１３８，１３９及び第２次加算器１４０
の幅（２３〜２４ビット分）でほぼ決定してしまう。シ
フタ／インバータ１１３〜１２０が要求する幅は１７ビ
ット分であり、６〜７ビット分の幅を持つ空き領域ＤＳ
１，ＤＳ２が存在してしまい、面積の有効な利用が阻ま
れる。
【００２７】このような空き領域は、乗数のビット数が
増大することにともない、第０次部分積の数が多くなる
ことによって増大する。また、加算器の次数も増加して
行くことでその傾向はより顕著となる。乗算装置におい
ては全体の構成の大半をシフタ／インバータ、加算器の
配列が占めるので、乗数のビット数が増大することは、
乗算装置全体の面積を縮小して製造コストを低減するこ
とを阻害する。更に配線長が長くなってしまい、性能劣
化をも招来するおそれもある。そしてマイクロプロセッ
サが扱う情報のビット数が増大する傾向にあることは言
を待たない。
増大することにともない、第０次部分積の数が多くなる
ことによって増大する。また、加算器の次数も増加して
行くことでその傾向はより顕著となる。乗算装置におい
ては全体の構成の大半をシフタ／インバータ、加算器の
配列が占めるので、乗数のビット数が増大することは、
乗算装置全体の面積を縮小して製造コストを低減するこ
とを阻害する。更に配線長が長くなってしまい、性能劣
化をも招来するおそれもある。そしてマイクロプロセッ
サが扱う情報のビット数が増大する傾向にあることは言
を待たない。
【００２８】この発明は上記の問題点を解決するために
なされたものであり、乗算装置に必要な面積を縮小する
技術を提供することを目的とし、以て当該乗算装置を備
える半導体集積回路のコストダウンを招来するものであ
る。
なされたものであり、乗算装置に必要な面積を縮小する
技術を提供することを目的とし、以て当該乗算装置を備
える半導体集積回路のコストダウンを招来するものであ
る。
【００２９】
【課題を解決するための手段】この発明のうち請求項１
にかかる乗算装置は、被乗数と、乗数に基づいて得られ
る複数の修正乗数とを入力し、前記複数の修正乗数のそ
れぞれに対応した第０次部分積を生成する複数の部分積
生成部と、第ｊ（０≦ｊ≦ｉ−１）次部分積を特定数毎
に加算して第ｉ（１≦ｉ）次部分積を生成する少なくと
も一つの第ｉ次加算器を有し、部分積の数を順次減少さ
せつつ樹木状の加算を行って一対の最終部分積を出力す
るワレス・ツリー部と、前記最終部分積を加算すること
により、前記被乗数と前記乗数との乗算結果を得る最終
加算器とを備える。そして、前記ワレス・ツリー部の前
記第ｉ次加算器のそれぞれは、前記乗算結果の特定の桁
を境界として分離され、互いに異なる行に配置される上
位加算器と下位加算器とを有する。
にかかる乗算装置は、被乗数と、乗数に基づいて得られ
る複数の修正乗数とを入力し、前記複数の修正乗数のそ
れぞれに対応した第０次部分積を生成する複数の部分積
生成部と、第ｊ（０≦ｊ≦ｉ−１）次部分積を特定数毎
に加算して第ｉ（１≦ｉ）次部分積を生成する少なくと
も一つの第ｉ次加算器を有し、部分積の数を順次減少さ
せつつ樹木状の加算を行って一対の最終部分積を出力す
るワレス・ツリー部と、前記最終部分積を加算すること
により、前記被乗数と前記乗数との乗算結果を得る最終
加算器とを備える。そして、前記ワレス・ツリー部の前
記第ｉ次加算器のそれぞれは、前記乗算結果の特定の桁
を境界として分離され、互いに異なる行に配置される上
位加算器と下位加算器とを有する。
【００３０】この発明のうち請求項２にかかるものは、
請求項１記載の乗算装置であって、前記第１次加算器は
一対設けられ、一方の前記第１次加算器の前記上位加算
器は、他方の前記第１次加算器の前記上位加算器よりも
行方向に短く、他方の前記第１次加算器の前記下位加算
器は、一方の前記第１次加算器の前記下位加算器よりも
行方向に短い。そして前記一方の前記第１次加算器の前
記上位加算器と、前記他方の前記第１次加算器の前記下
位加算器とが同一の行に配置される。
請求項１記載の乗算装置であって、前記第１次加算器は
一対設けられ、一方の前記第１次加算器の前記上位加算
器は、他方の前記第１次加算器の前記上位加算器よりも
行方向に短く、他方の前記第１次加算器の前記下位加算
器は、一方の前記第１次加算器の前記下位加算器よりも
行方向に短い。そして前記一方の前記第１次加算器の前
記上位加算器と、前記他方の前記第１次加算器の前記下
位加算器とが同一の行に配置される。
【００３１】この発明のうち請求項３にかかるものは、
請求項２記載の乗算装置であって、前記部分積生成部の
一端と、前記第ｉ次加算器のそれぞれの一端とが同一の
列に揃って配置される。
請求項２記載の乗算装置であって、前記部分積生成部の
一端と、前記第ｉ次加算器のそれぞれの一端とが同一の
列に揃って配置される。
【００３２】この発明のうち請求項４にかかるものは、
請求項１記載の乗算装置であって、前記部分積生成部の
それぞれが、前記第１次加算器の前記上位加算器に対応
する上位部と、前記第１次加算器の前記下位加算器に対
応する下位部とに分割され、前記第１次加算器の前記上
位加算器は、いずれかの前記部分積生成部の前記下位部
と同じ行に配置され、前記第１次加算器の前記下位加算
器は、いずれかの前記部分積生成部の前記上位部と同じ
行に配置される。
請求項１記載の乗算装置であって、前記部分積生成部の
それぞれが、前記第１次加算器の前記上位加算器に対応
する上位部と、前記第１次加算器の前記下位加算器に対
応する下位部とに分割され、前記第１次加算器の前記上
位加算器は、いずれかの前記部分積生成部の前記下位部
と同じ行に配置され、前記第１次加算器の前記下位加算
器は、いずれかの前記部分積生成部の前記上位部と同じ
行に配置される。
【００３３】この発明のうち請求項５にかかるものは、
請求項１記載の乗算装置であって、前記乗数に基づいて
ブースのアルゴリズムに従って前記複数の修正乗数をそ
れぞれ生成する複数のブース・エンコーダを更に備え
る。
請求項１記載の乗算装置であって、前記乗数に基づいて
ブースのアルゴリズムに従って前記複数の修正乗数をそ
れぞれ生成する複数のブース・エンコーダを更に備え
る。
【００３４】この発明のうち請求項６にかかるものは、
請求項５記載の乗算装置であって、前記部分積生成部の
それぞれが、前記第１次加算器の前記上位加算器に対応
する上位部と、前記第１次加算器の前記下位加算器に対
応する下位部とに分割され、前記複数のブース・エンコ
ーダの各々は、対応する前記部分積生成部の前記上位部
と同一の行に配置される。
請求項５記載の乗算装置であって、前記部分積生成部の
それぞれが、前記第１次加算器の前記上位加算器に対応
する上位部と、前記第１次加算器の前記下位加算器に対
応する下位部とに分割され、前記複数のブース・エンコ
ーダの各々は、対応する前記部分積生成部の前記上位部
と同一の行に配置される。
【００３５】この発明のうち請求項７にかかるものは、
請求項６記載の乗算装置であって、前記複数のブース・
エンコーダは、それぞれが対応する前記部分積生成部の
前記下位部と同一の行に配置される。
請求項６記載の乗算装置であって、前記複数のブース・
エンコーダは、それぞれが対応する前記部分積生成部の
前記下位部と同一の行に配置される。
【００３６】この発明のうち請求項８にかかるものは、
請求項７記載の乗算装置であって、前記複数のブース・
エンコーダの各々は、対応する前記部分積生成部の前記
上位部及び前記下位部に挟まれて配置される。
請求項７記載の乗算装置であって、前記複数のブース・
エンコーダの各々は、対応する前記部分積生成部の前記
上位部及び前記下位部に挟まれて配置される。
【００３７】この発明のうち請求項９にかかるものは、
請求項６記載の乗算装置であって、前記第１次加算器の
前記上位加算器は、いずれかの前記部分積生成部の前記
下位部と同じ行に配置され、前記第１次加算器の前記下
位加算器は、いずれかの前記部分積生成部の前記上位部
と同じ行に配置される。
請求項６記載の乗算装置であって、前記第１次加算器の
前記上位加算器は、いずれかの前記部分積生成部の前記
下位部と同じ行に配置され、前記第１次加算器の前記下
位加算器は、いずれかの前記部分積生成部の前記上位部
と同じ行に配置される。
【００３８】この発明のうち請求項１０にかかるもの
は、請求項９記載の乗算装置であって、前記複数のブー
ス・エンコーダの各々は、対応する前記部分積生成部と
は異なる前記部分積生成部の前記下位部または前記第ｉ
次加算器の前記下位加算器と、対応する前記部分積生成
部の前記上位部との間に挟まれて配置される。
は、請求項９記載の乗算装置であって、前記複数のブー
ス・エンコーダの各々は、対応する前記部分積生成部と
は異なる前記部分積生成部の前記下位部または前記第ｉ
次加算器の前記下位加算器と、対応する前記部分積生成
部の前記上位部との間に挟まれて配置される。
【００３９】この発明のうち請求項１１にかかるもの
は、請求項５記載の乗算装置であって、前記部分積生成
部のそれぞれが、前記第１次加算器の前記上位加算器に
対応する上位部と、前記第１次加算器の前記下位加算器
に対応する下位部とに分割され、前記部分積生成部のそ
れぞれの前記上位部及び前記下位部は異なる行に配置さ
れ、前記複数のブース・エンコーダの各々は、対応する
前記部分積生成部の前記上位部が配置される行と、対応
する前記部分積生成部の前記下位部とが配置される行と
の間の行に配置される。
は、請求項５記載の乗算装置であって、前記部分積生成
部のそれぞれが、前記第１次加算器の前記上位加算器に
対応する上位部と、前記第１次加算器の前記下位加算器
に対応する下位部とに分割され、前記部分積生成部のそ
れぞれの前記上位部及び前記下位部は異なる行に配置さ
れ、前記複数のブース・エンコーダの各々は、対応する
前記部分積生成部の前記上位部が配置される行と、対応
する前記部分積生成部の前記下位部とが配置される行と
の間の行に配置される。
【００４０】この発明のうち請求項１２にかかるもの
は、請求項１記載の乗算装置であって、前記第１次加算
器は一対設けられ、一方の前記第１次加算器の前記下位
加算器は、他方の前記第１次加算器の前記下位加算器に
関して、他方の前記第１次加算器の前記上位加算器と反
対側に配置される。
は、請求項１記載の乗算装置であって、前記第１次加算
器は一対設けられ、一方の前記第１次加算器の前記下位
加算器は、他方の前記第１次加算器の前記下位加算器に
関して、他方の前記第１次加算器の前記上位加算器と反
対側に配置される。
【００４１】この発明のうち請求項１３にかかるもの
は、請求項１記載の乗算装置であって、前記ワレス・ツ
リー部は、前記第ｉ次加算器のそれぞれの前記下位加算
器の最上位桁からそれぞれ得られるキャリーである下位
キャリーを加算するキャリー用加算器を更に有し、前記
最終加算器は、前記一対の最終部分積の上位側である一
方と、前記キャリー用加算器の出力との加算を行う前段
加算器と、前記前段加算器の出力と、前記一対の最終部
分積の下位側である他方のうち、前記下位キャリーを除
く部分とを入力して前記乗算結果を得る後段加算器とを
有する。
は、請求項１記載の乗算装置であって、前記ワレス・ツ
リー部は、前記第ｉ次加算器のそれぞれの前記下位加算
器の最上位桁からそれぞれ得られるキャリーである下位
キャリーを加算するキャリー用加算器を更に有し、前記
最終加算器は、前記一対の最終部分積の上位側である一
方と、前記キャリー用加算器の出力との加算を行う前段
加算器と、前記前段加算器の出力と、前記一対の最終部
分積の下位側である他方のうち、前記下位キャリーを除
く部分とを入力して前記乗算結果を得る後段加算器とを
有する。
【００４２】この発明のうち請求項１４にかかるもの
は、請求項１記載の乗算装置であって、前記ワレス・ツ
リー部は、前記第ｉ次加算器の前記下位加算器の最上位
桁からそれぞれ得られる一対のキャリーである下位キャ
リー対の一方同士を加算するキャリー用加算器を更に有
し、前記第ｉ次加算器の前記下位加算器の前記下位キャ
リー対の他方は、それぞれ前記第ｉ次加算器の前記上位
加算器の最下位桁のキャリー・インとして機能し、前記
最終加算器は、前記一対の最終部分積の上位側である一
方と、前記キャリー用加算器の出力との加算を行う前段
加算器と、前記前段加算器の出力と、前記一対の最終部
分積の下位側である他方のうち、前記下位キャリーを除
く部分とを入力して前記乗算結果を得る後段加算器とを
有する。
は、請求項１記載の乗算装置であって、前記ワレス・ツ
リー部は、前記第ｉ次加算器の前記下位加算器の最上位
桁からそれぞれ得られる一対のキャリーである下位キャ
リー対の一方同士を加算するキャリー用加算器を更に有
し、前記第ｉ次加算器の前記下位加算器の前記下位キャ
リー対の他方は、それぞれ前記第ｉ次加算器の前記上位
加算器の最下位桁のキャリー・インとして機能し、前記
最終加算器は、前記一対の最終部分積の上位側である一
方と、前記キャリー用加算器の出力との加算を行う前段
加算器と、前記前段加算器の出力と、前記一対の最終部
分積の下位側である他方のうち、前記下位キャリーを除
く部分とを入力して前記乗算結果を得る後段加算器とを
有する。
【００４３】この発明のうち請求項１５にかかるもの
は、請求項１記載の乗算装置であって、前記第ｉ次加算
器の前記下位加算器の前記下位キャリー対の一方は、そ
れぞれ前記第ｉ次加算器の前記上位加算器の最下位桁の
キャリー・インとして機能し、前記第ｉ次加算器の前記
下位加算器の前記下位キャリー対の他方は、前記第（ｉ
＋１）次加算器の前記上位加算器の最下位桁の入力とし
て機能する。
は、請求項１記載の乗算装置であって、前記第ｉ次加算
器の前記下位加算器の前記下位キャリー対の一方は、そ
れぞれ前記第ｉ次加算器の前記上位加算器の最下位桁の
キャリー・インとして機能し、前記第ｉ次加算器の前記
下位加算器の前記下位キャリー対の他方は、前記第（ｉ
＋１）次加算器の前記上位加算器の最下位桁の入力とし
て機能する。
【００４４】
（Ａ）基本的思想．
図１乃至図４は四者相まってこの発明の基本的思想を示
す回路図である。図２は仮想線Ｑ１Ｑ１において図１
と、仮想線Ｑ２Ｑ２において図３と、それぞれ連続して
いる。また図４は仮想線Ｑ３Ｑ３において図３と連続し
ている。図１乃至図４には、図２３乃至図２６と対応し
た要素のみが示されており、図１９に示された構成のう
ち図２３乃至図２６で省略された部分、つまりブース・
エンコーダ１０３や最終加算部１３１は図１乃至図４に
おいても省略されている。
す回路図である。図２は仮想線Ｑ１Ｑ１において図１
と、仮想線Ｑ２Ｑ２において図３と、それぞれ連続して
いる。また図４は仮想線Ｑ３Ｑ３において図３と連続し
ている。図１乃至図４には、図２３乃至図２６と対応し
た要素のみが示されており、図１９に示された構成のう
ち図２３乃至図２６で省略された部分、つまりブース・
エンコーダ１０３や最終加算部１３１は図１乃至図４に
おいても省略されている。
【００４５】この発明の基本的思想は構造的なものと方
法的なものとの２通りに把握される。第１の把握の仕方
はワレス・ツリーを構成する加算器を特定の桁で分割し
て異なる行に配置するというものであり、第２の把握の
仕方はワレス・ツリーにおける累積的な加算を２分し、
それぞれを空間的に互いに異なる方向に向けて進めると
いうものである。
法的なものとの２通りに把握される。第１の把握の仕方
はワレス・ツリーを構成する加算器を特定の桁で分割し
て異なる行に配置するというものであり、第２の把握の
仕方はワレス・ツリーにおける累積的な加算を２分し、
それぞれを空間的に互いに異なる方向に向けて進めると
いうものである。
【００４６】シフタ／インバータ１１３は最下位、より
正確には乗算結果の最下位から１５ビット目と１６ビッ
ト目との間を境界として、上位２ビット分のシフト／イ
ンバート素子Ｂ0116〜Ｂ0117を有する上位部１と、下位
１５ビット分のシフト／インバート素子Ｂ0101〜Ｂ0115
を有する下位部２との２つから構成されていると見るこ
とができる。同様にして、シフタ／インバータ１１４は
乗算結果の最下位から１５ビット目と１６ビット目との
間を境界として（シフタ／インバータ１１４自身の最下
位から１３ビット目と１４ビット目を境界として）、上
位４ビット分のシフト／インバート素子Ｂ0214〜Ｂ0217
を有する上位部３と、下位１３ビット分のシフト／イン
バート素子Ｂ0201〜Ｂ0213を有する下位部４の２つから
構成されていると見ることができる。シフタ／インバー
タ１１５は乗算結果の最下位から１５ビット目と１６ビ
ット目との間を境界として（シフタ／インバータ１１５
自身の最下位から１１ビット目と１２ビット目を境界と
して）、上位６ビット分のシフト／インバート素子Ｂ
0312〜Ｂ0317を有する上位部５と、下位１１ビット分の
シフト／インバート素子Ｂ0301〜Ｂ0311を有する下位部
６の２つから構成されていると見ることができる。シフ
タ／インバータ１１６は乗算結果の最下位から１５ビッ
ト目と１６ビット目との間を境界として（シフタ／イン
バータ１１６自身の最下位から９ビット目と１０ビット
目を境界として）、上位８ビット分のシフト／インバー
ト素子Ｂ0410〜Ｂ0417を有する上位部７と、下位９ビッ
ト分のシフト／インバート素子Ｂ0401〜Ｂ0409を有する
下位部８の２つから構成されていると見ることができ
る。
正確には乗算結果の最下位から１５ビット目と１６ビッ
ト目との間を境界として、上位２ビット分のシフト／イ
ンバート素子Ｂ0116〜Ｂ0117を有する上位部１と、下位
１５ビット分のシフト／インバート素子Ｂ0101〜Ｂ0115
を有する下位部２との２つから構成されていると見るこ
とができる。同様にして、シフタ／インバータ１１４は
乗算結果の最下位から１５ビット目と１６ビット目との
間を境界として（シフタ／インバータ１１４自身の最下
位から１３ビット目と１４ビット目を境界として）、上
位４ビット分のシフト／インバート素子Ｂ0214〜Ｂ0217
を有する上位部３と、下位１３ビット分のシフト／イン
バート素子Ｂ0201〜Ｂ0213を有する下位部４の２つから
構成されていると見ることができる。シフタ／インバー
タ１１５は乗算結果の最下位から１５ビット目と１６ビ
ット目との間を境界として（シフタ／インバータ１１５
自身の最下位から１１ビット目と１２ビット目を境界と
して）、上位６ビット分のシフト／インバート素子Ｂ
0312〜Ｂ0317を有する上位部５と、下位１１ビット分の
シフト／インバート素子Ｂ0301〜Ｂ0311を有する下位部
６の２つから構成されていると見ることができる。シフ
タ／インバータ１１６は乗算結果の最下位から１５ビッ
ト目と１６ビット目との間を境界として（シフタ／イン
バータ１１６自身の最下位から９ビット目と１０ビット
目を境界として）、上位８ビット分のシフト／インバー
ト素子Ｂ0410〜Ｂ0417を有する上位部７と、下位９ビッ
ト分のシフト／インバート素子Ｂ0401〜Ｂ0409を有する
下位部８の２つから構成されていると見ることができ
る。
【００４７】更に、シフタ／インバータ１１７は乗算結
果の最下位から１５ビット目と１６ビット目との間を境
界として（シフタ／インバータ１１７自身の最下位から
７ビット目と８ビット目を境界として）、上位１０ビッ
ト分のシフト／インバート素子Ｂ0508〜Ｂ0517を有する
上位部９と、下位７ビット分のシフト／インバート素子
Ｂ0501〜Ｂ0507を有する下位部１０の２つから構成され
ていると見ることができる。シフタ／インバータ１１８
は乗算結果の最下位から１５ビット目と１６ビット目と
の間を境界として（シフタ／インバータ１１８自身の最
下位から５ビット目と６ビット目を境界として）、上位
１２ビット分のシフト／インバート素子Ｂ0606〜Ｂ0617
を有する上位部１１と、下位５ビット分のシフト／イン
バート素子Ｂ0601〜Ｂ0605を有する下位部１２の２つか
ら構成されていると見ることができる。シフタ／インバ
ータ１１９は乗算結果の最下位から１５ビット目と１６
ビット目との間を境界として（シフタ／インバータ１１
９自身の最下位から３ビット目と４ビット目を境界とし
て）、上位１４ビット分のシフト／インバート素子Ｂ
0704〜Ｂ0717を有する上位部１３と、下位３ビット分の
シフト／インバート素子Ｂ0701〜Ｂ0703を有する下位部
１４の２つから構成されていると見ることができる。シ
フタ／インバータ１２０は乗算結果の最下位から１５ビ
ット目と１６ビット目との間を境界として（シフタ／イ
ンバータ１２０自身の最下位から１ビット目と２ビット
目を境界として）、上位１６ビット分のシフト／インバ
ート素子Ｂ0802〜Ｂ0817を有する上位部１５と、下位１
ビット分のシフト／インバート素子Ｂ0801を有する下位
部１６の２つから構成されていると見ることができる。
果の最下位から１５ビット目と１６ビット目との間を境
界として（シフタ／インバータ１１７自身の最下位から
７ビット目と８ビット目を境界として）、上位１０ビッ
ト分のシフト／インバート素子Ｂ0508〜Ｂ0517を有する
上位部９と、下位７ビット分のシフト／インバート素子
Ｂ0501〜Ｂ0507を有する下位部１０の２つから構成され
ていると見ることができる。シフタ／インバータ１１８
は乗算結果の最下位から１５ビット目と１６ビット目と
の間を境界として（シフタ／インバータ１１８自身の最
下位から５ビット目と６ビット目を境界として）、上位
１２ビット分のシフト／インバート素子Ｂ0606〜Ｂ0617
を有する上位部１１と、下位５ビット分のシフト／イン
バート素子Ｂ0601〜Ｂ0605を有する下位部１２の２つか
ら構成されていると見ることができる。シフタ／インバ
ータ１１９は乗算結果の最下位から１５ビット目と１６
ビット目との間を境界として（シフタ／インバータ１１
９自身の最下位から３ビット目と４ビット目を境界とし
て）、上位１４ビット分のシフト／インバート素子Ｂ
0704〜Ｂ0717を有する上位部１３と、下位３ビット分の
シフト／インバート素子Ｂ0701〜Ｂ0703を有する下位部
１４の２つから構成されていると見ることができる。シ
フタ／インバータ１２０は乗算結果の最下位から１５ビ
ット目と１６ビット目との間を境界として（シフタ／イ
ンバータ１２０自身の最下位から１ビット目と２ビット
目を境界として）、上位１６ビット分のシフト／インバ
ート素子Ｂ0802〜Ｂ0817を有する上位部１５と、下位１
ビット分のシフト／インバート素子Ｂ0801を有する下位
部１６の２つから構成されていると見ることができる。
【００４８】上位部１，３，５，７，９，１１，１３，
１５からは第０次部分積の内の上位側の部分である、上
位部分積１７，１９，２１，２３，２５，２７，２９，
３１がそれぞれ出力される。また、下位部２，４，６，
８，１０，１２，１４，１６からは第０次部分積の内の
下位側の部分である、下位部分積１８，２０，２２，２
４，２６，２８，３０，３２がそれぞれ出力される。上
位部分積１７と下位部分積１８は部分積１２１を、上位
部分積１９と下位部分積２０は部分積１２２を、上位部
分積２１と下位部分積２２は部分積１２３を、上位部分
積２３と下位部分積２４は部分積１２４を、上位部分積
２５と下位部分積２６は部分積１２５を、上位部分積２
７と下位部分積２８は部分積１２６を、上位部分積２９
と下位部分積３０は部分積１２７を、上位部分積３１と
下位部分積３２は部分積１２８を、それぞれ構成する。
１５からは第０次部分積の内の上位側の部分である、上
位部分積１７，１９，２１，２３，２５，２７，２９，
３１がそれぞれ出力される。また、下位部２，４，６，
８，１０，１２，１４，１６からは第０次部分積の内の
下位側の部分である、下位部分積１８，２０，２２，２
４，２６，２８，３０，３２がそれぞれ出力される。上
位部分積１７と下位部分積１８は部分積１２１を、上位
部分積１９と下位部分積２０は部分積１２２を、上位部
分積２１と下位部分積２２は部分積１２３を、上位部分
積２３と下位部分積２４は部分積１２４を、上位部分積
２５と下位部分積２６は部分積１２５を、上位部分積２
７と下位部分積２８は部分積１２６を、上位部分積２９
と下位部分積３０は部分積１２７を、上位部分積３１と
下位部分積３２は部分積１２８を、それぞれ構成する。
【００４９】第１次加算器１３８は最下位、より正確に
は乗算結果の最下位から１５ビット目と１６ビット目と
の間を境界として上位８ビット分の加算素子Ｐ0116〜Ｐ
0123を有する上位加算器３３と、下位１５ビット分の加
算素子Ｐ0101〜Ｐ0115を有する下位加算器３７の２つか
ら構成されていると見ることができる。また、第１次加
算器１３９は乗算結果の最下位から１５ビット目と１６
ビット目との間を境界として（第１次加算器１３９自身
の７ビット目と８ビット目との間を境界として）上位１
６ビット分の加算素子Ｐ0208〜Ｐ0223を有する上位加算
器３５と、下位７ビット分の加算素子Ｐ0201〜Ｐ0207を
有する下位加算器３４の２つから構成されていると見る
ことができる。
は乗算結果の最下位から１５ビット目と１６ビット目と
の間を境界として上位８ビット分の加算素子Ｐ0116〜Ｐ
0123を有する上位加算器３３と、下位１５ビット分の加
算素子Ｐ0101〜Ｐ0115を有する下位加算器３７の２つか
ら構成されていると見ることができる。また、第１次加
算器１３９は乗算結果の最下位から１５ビット目と１６
ビット目との間を境界として（第１次加算器１３９自身
の７ビット目と８ビット目との間を境界として）上位１
６ビット分の加算素子Ｐ0208〜Ｐ0223を有する上位加算
器３５と、下位７ビット分の加算素子Ｐ0201〜Ｐ0207を
有する下位加算器３４の２つから構成されていると見る
ことができる。
【００５０】更に、第２次加算器１４０は最下位、より
正確には乗算結果の最下位から１５ビット目と１６ビッ
ト目との間を境界として上位１７ビット分の加算素子Ｐ
0316〜Ｐ0332を有する上位加算器３６と、下位１５ビッ
ト分の加算素子Ｐ0301〜Ｐ0315を有する下位加算器３８
の２つから構成されていると見ることができる。
正確には乗算結果の最下位から１５ビット目と１６ビッ
ト目との間を境界として上位１７ビット分の加算素子Ｐ
0316〜Ｐ0332を有する上位加算器３６と、下位１５ビッ
ト分の加算素子Ｐ0301〜Ｐ0315を有する下位加算器３８
の２つから構成されていると見ることができる。
【００５１】第１の把握の仕方に即して説明すれば、第
１次加算器１３８を構成する上位加算器３３及び下位加
算器３７は互いに異なる行に配置されている。同様にし
て第１次加算器１３９を構成する上位加算器３５及び下
位加算器３４は互いに異なる行に配置されており、更に
第２次加算器１４０を構成する上位加算器３６及び下位
加算器３８も互いに異なる行に配置されている。従っ
て、上記のようにシフタ／インバータ１１３〜１２０、
第１次加算器１３８，１３９、及び第２次加算器１４０
が配列された場合には、その行方向の幅の最大値は上位
加算器３６の有する１７ビットを越えることがない。
１次加算器１３８を構成する上位加算器３３及び下位加
算器３７は互いに異なる行に配置されている。同様にし
て第１次加算器１３９を構成する上位加算器３５及び下
位加算器３４は互いに異なる行に配置されており、更に
第２次加算器１４０を構成する上位加算器３６及び下位
加算器３８も互いに異なる行に配置されている。従っ
て、上記のようにシフタ／インバータ１１３〜１２０、
第１次加算器１３８，１３９、及び第２次加算器１４０
が配列された場合には、その行方向の幅の最大値は上位
加算器３６の有する１７ビットを越えることがない。
【００５２】つまり本発明によれば、従来の技術におい
て行方向の幅の低減の阻止原因となっていた第１次加算
器１３８，１３９、及び第２次加算器１４０を分割して
配列することにより、行方向の幅の低減を可能とする。
て行方向の幅の低減の阻止原因となっていた第１次加算
器１３８，１３９、及び第２次加算器１４０を分割して
配列することにより、行方向の幅の低減を可能とする。
【００５３】第２の把握の仕方に即して説明すれば、第
０次部分積の上位部分積１７，１９，２１，２３，２
５，２７，２９，３１が図１乃至図４において下方へと
伝達され、第１次加算器１３８，１３９のそれぞれの上
位加算器３３，３５によってそれぞれ第１次部分積の上
位部分積３９，４０が得られ、更に第２次加算器１４０
の上位加算器３６によって第２次部分積の上位部分積４
３が得られる。
０次部分積の上位部分積１７，１９，２１，２３，２
５，２７，２９，３１が図１乃至図４において下方へと
伝達され、第１次加算器１３８，１３９のそれぞれの上
位加算器３３，３５によってそれぞれ第１次部分積の上
位部分積３９，４０が得られ、更に第２次加算器１４０
の上位加算器３６によって第２次部分積の上位部分積４
３が得られる。
【００５４】一方、第０次部分積の下位部分積１８，２
０，２２，２４，２６，２８，３０，３２が図１乃至図
４において上方へと伝達され、第１次加算器１３８，１
３９のそれぞれの下位加算器３７，３４によってそれぞ
れ第１次部分積の下位部分積４２，４１が得られ、更に
第２次加算器１４０の下位加算器３８によって第２次部
分積の下位部分積４４が得られる。
０，２２，２４，２６，２８，３０，３２が図１乃至図
４において上方へと伝達され、第１次加算器１３８，１
３９のそれぞれの下位加算器３７，３４によってそれぞ
れ第１次部分積の下位部分積４２，４１が得られ、更に
第２次加算器１４０の下位加算器３８によって第２次部
分積の下位部分積４４が得られる。
【００５５】このような空間的に異なる２方向への累積
的な加算は、第１次加算器１３８，１３９、及び第２次
加算器１４０を分割して配列することにより容易に行う
ことができる。これによって上下いずれの方向に第１次
以降の部分積を取り出す必要があっても、その全体を迂
回させる必要がなく、上位ビット、または下位ビットの
みを迂回させるのみでよい。
的な加算は、第１次加算器１３８，１３９、及び第２次
加算器１４０を分割して配列することにより容易に行う
ことができる。これによって上下いずれの方向に第１次
以降の部分積を取り出す必要があっても、その全体を迂
回させる必要がなく、上位ビット、または下位ビットの
みを迂回させるのみでよい。
【００５６】このように第１次加算器１３８，１３９、
及び第２次加算器１４０を分割して配列した場合でもキ
ャリー端子Ｃ及びキャリー・アウト端子ＣＯからは信号
を得ることができる。例えば下位加算器３４の最上位ビ
ットに対応する加算要素Ｐ0207のキャリー端子Ｃからは
信号６１が得られる。また加算要素Ｐ0207のキャリー・
アウト端子ＣＯからは信号６２が得られる。但し図２に
おいてはこれは上位加算器３３の最下位ビットに対応す
る加算要素Ｐ0116のキャリー・イン端子ＣＩに与えられ
るので、図示されていない。下位加算器３７の最上位ビ
ットに対応する加算要素Ｐ0115のキャリー端子Ｃからは
信号６３が、キャリー・アウト端子ＣＯからは信号６４
が、それぞれ得られる。また下位加算器３８の最上位ビ
ットに対応する加算要素Ｐ0315のキャリー端子Ｃからは
信号６５が、キャリー・アウト端子ＣＯからは信号６６
が、それぞれ得られる。これらの信号の伝搬に関するバ
リエーションは次次節の「Ｃ．キャリーの処理」におい
て示される。
及び第２次加算器１４０を分割して配列した場合でもキ
ャリー端子Ｃ及びキャリー・アウト端子ＣＯからは信号
を得ることができる。例えば下位加算器３４の最上位ビ
ットに対応する加算要素Ｐ0207のキャリー端子Ｃからは
信号６１が得られる。また加算要素Ｐ0207のキャリー・
アウト端子ＣＯからは信号６２が得られる。但し図２に
おいてはこれは上位加算器３３の最下位ビットに対応す
る加算要素Ｐ0116のキャリー・イン端子ＣＩに与えられ
るので、図示されていない。下位加算器３７の最上位ビ
ットに対応する加算要素Ｐ0115のキャリー端子Ｃからは
信号６３が、キャリー・アウト端子ＣＯからは信号６４
が、それぞれ得られる。また下位加算器３８の最上位ビ
ットに対応する加算要素Ｐ0315のキャリー端子Ｃからは
信号６５が、キャリー・アウト端子ＣＯからは信号６６
が、それぞれ得られる。これらの信号の伝搬に関するバ
リエーションは次次節の「Ｃ．キャリーの処理」におい
て示される。
【００５７】Ｂ．シフタ／インバータ及び加算器の配
列． 図１乃至図４に示されたような配列のままでは、行方向
の幅の最大値を小さく抑制することはできるが、面積の
利用効率を高めるためには、図２７に示されたように、
シフタ／インバータ１１３〜１２０、第１次加算器１３
８，１３９及び第２次加算器１４０の端部をそろえて配
列することが望ましい。本節において示される各種実施
の形態では面積の有効な利用を顕著にする配列のバリエ
ーションを提供する。
列． 図１乃至図４に示されたような配列のままでは、行方向
の幅の最大値を小さく抑制することはできるが、面積の
利用効率を高めるためには、図２７に示されたように、
シフタ／インバータ１１３〜１２０、第１次加算器１３
８，１３９及び第２次加算器１４０の端部をそろえて配
列することが望ましい。本節において示される各種実施
の形態では面積の有効な利用を顕著にする配列のバリエ
ーションを提供する。
【００５８】（Ｂ−１）実施の形態１．
図５は本発明の実施の形態１の構成を示すブロック図で
ある。シフタ／インバータ１１３〜１２０、第１次加算
器１３８，１３９及び第２次加算器１４０の相互間の第
０次乃至第２次部分積の伝達関係は図１乃至図４に示さ
れるものと同様であるので、図面の煩雑を回避するため
に図５においては省略している。
ある。シフタ／インバータ１１３〜１２０、第１次加算
器１３８，１３９及び第２次加算器１４０の相互間の第
０次乃至第２次部分積の伝達関係は図１乃至図４に示さ
れるものと同様であるので、図面の煩雑を回避するため
に図５においては省略している。
【００５９】図５においては、シフタ／インバータ１１
３〜１２０のいずれも分割されることなく、これらの端
部を揃えてこの順に上から下へと配列されている。第１
次加算器１３８の上位加算器３３と、第１次加算器１３
９の下位加算器３４とはそれぞれの一端をシフタ／イン
バータ１１３〜１２０の端部に揃えつつ、シフタ／イン
バータ１１６とシフタ／インバータ１１７との間の同一
の行に配列している。また、第１次加算器１３８の下位
加算器３７、第２次加算器１４０の下位加算器３８はシ
フタ／インバータ１１３のすぐ上にこの順に上方へと配
列されている。更に、第１次加算器１３９の上位加算器
３５、第２次加算器１４０の上位加算器３６はシフタ／
インバータ１２０のすぐ下にこの順に下方へと配列され
ている。
３〜１２０のいずれも分割されることなく、これらの端
部を揃えてこの順に上から下へと配列されている。第１
次加算器１３８の上位加算器３３と、第１次加算器１３
９の下位加算器３４とはそれぞれの一端をシフタ／イン
バータ１１３〜１２０の端部に揃えつつ、シフタ／イン
バータ１１６とシフタ／インバータ１１７との間の同一
の行に配列している。また、第１次加算器１３８の下位
加算器３７、第２次加算器１４０の下位加算器３８はシ
フタ／インバータ１１３のすぐ上にこの順に上方へと配
列されている。更に、第１次加算器１３９の上位加算器
３５、第２次加算器１４０の上位加算器３６はシフタ／
インバータ１２０のすぐ下にこの順に下方へと配列され
ている。
【００６０】具体的には、上位部１，３，５，７のそれ
ぞれの最上位ビットに対応するシフト／インバート素子
Ｂ0117，Ｂ0217，Ｂ0317，Ｂ0417と、上位加算器３３の
最上位ビットに対応する加算素子Ｐ0123と、上位部９，
１１，１３，１５の最上位ビットに対応するシフト／イ
ンバート素子Ｂ0517，Ｂ0617，Ｂ0717，Ｂ0817と、上位
加算器３５の最上位ビットに対応する加算素子Ｐ
0223と、上位加算器３６の最上位ビットに対応する加算
素子Ｐ0332とが、この順に上から下へと同一の列（図
中、左端の列）に配列されている。
ぞれの最上位ビットに対応するシフト／インバート素子
Ｂ0117，Ｂ0217，Ｂ0317，Ｂ0417と、上位加算器３３の
最上位ビットに対応する加算素子Ｐ0123と、上位部９，
１１，１３，１５の最上位ビットに対応するシフト／イ
ンバート素子Ｂ0517，Ｂ0617，Ｂ0717，Ｂ0817と、上位
加算器３５の最上位ビットに対応する加算素子Ｐ
0223と、上位加算器３６の最上位ビットに対応する加算
素子Ｐ0332とが、この順に上から下へと同一の列（図
中、左端の列）に配列されている。
【００６１】一方、下位加算器３８，３７のそれぞれの
最下位ビットに対応する加算素子Ｐ0301，Ｐ0101と、下
位部２，４，６，８のそれぞれの最下位ビットに対応す
るシフト／インバート素子Ｂ0101，Ｂ0201，Ｂ0301，Ｂ
0401と、下位加算器３４の最下位ビットに対応する加算
素子Ｐ0201と、下位部１０，１２，１４，１６の最下位
ビットに対応するシフト／インバート素子Ｂ0501，Ｂ
0601，Ｂ0701，Ｂ0801と、上位加算器３６の最下位ビッ
トに対応する加算素子Ｐ0316とが、この順に上から下へ
と同一の列（図中、右端の列）に配列されている。
最下位ビットに対応する加算素子Ｐ0301，Ｐ0101と、下
位部２，４，６，８のそれぞれの最下位ビットに対応す
るシフト／インバート素子Ｂ0101，Ｂ0201，Ｂ0301，Ｂ
0401と、下位加算器３４の最下位ビットに対応する加算
素子Ｐ0201と、下位部１０，１２，１４，１６の最下位
ビットに対応するシフト／インバート素子Ｂ0501，Ｂ
0601，Ｂ0701，Ｂ0801と、上位加算器３６の最下位ビッ
トに対応する加算素子Ｐ0316とが、この順に上から下へ
と同一の列（図中、右端の列）に配列されている。
【００６２】第１次加算器１３８のうち、上位加算器３
３のビット数は、その下位加算器３７のビット数よりも
ビット数が少ない。また第１次加算器１３９のうち、下
位加算器３４のビット数は、その上位加算器３５のビッ
ト数よりもビット数が少ない。従って、上位加算器３３
と下位加算器３４とを同一の行に配置しても、その行方
向の幅は第１次加算器１３８，１３９よりも短くなる。
３のビット数は、その下位加算器３７のビット数よりも
ビット数が少ない。また第１次加算器１３９のうち、下
位加算器３４のビット数は、その上位加算器３５のビッ
ト数よりもビット数が少ない。従って、上位加算器３３
と下位加算器３４とを同一の行に配置しても、その行方
向の幅は第１次加算器１３８，１３９よりも短くなる。
【００６３】しかも第０次部分積を生成するシフタ／イ
ンバータの上位部と下位部との境界を、乗算結果の最下
位から１５ビット目と１６ビット目という、乗算結果の
ほぼ中央近傍に採っている。換言すれば、シフタ／イン
バータの総てを分割できるような位置に境界を採ってい
る。このため第２次加算器１４０はいずれも１７ビット
を越えないビット数の上位加算器３６及び下位加算器３
８に分割されて配置される。
ンバータの上位部と下位部との境界を、乗算結果の最下
位から１５ビット目と１６ビット目という、乗算結果の
ほぼ中央近傍に採っている。換言すれば、シフタ／イン
バータの総てを分割できるような位置に境界を採ってい
る。このため第２次加算器１４０はいずれも１７ビット
を越えないビット数の上位加算器３６及び下位加算器３
８に分割されて配置される。
【００６４】従って、従来の場合に見られたような空き
領域ＤＳ１，ＤＳ２を内部に作ることなく、有効に面積
を利用してシフタ／インバータ１１３〜１２０、第１次
加算器１３８，１３９及び第２次加算器１４０の配列の
集積度を高めることができる。
領域ＤＳ１，ＤＳ２を内部に作ることなく、有効に面積
を利用してシフタ／インバータ１１３〜１２０、第１次
加算器１３８，１３９及び第２次加算器１４０の配列の
集積度を高めることができる。
【００６５】勿論、下位加算器３８の最上位ビットに対
応する加算素子Ｐ0315及び下位加算器３７の最上位ビッ
トに対応する加算素子Ｐ0115を図中の左端の列に並べて
配置することもできるし、上位加算器３５の最下位ビッ
トに対応する加算素子Ｐ０２０８を図中の右端の列に並
べても良い。
応する加算素子Ｐ0315及び下位加算器３７の最上位ビッ
トに対応する加算素子Ｐ0115を図中の左端の列に並べて
配置することもできるし、上位加算器３５の最下位ビッ
トに対応する加算素子Ｐ０２０８を図中の右端の列に並
べても良い。
【００６６】（Ｂ−２）実施の形態２．
図６は本発明の実施の形態２の構成を示すブロック図で
ある。実施の形態１とは異なり、第１次加算器１３８の
上位加算器３３と、第１次加算器１３９の下位加算器３
４とが互いに異なる行に配置されている。そして、同一
のシフタ／インバータを構成する上位部及び下位部も、
互いに異なる行に配置されている。更に、第２次加算器
１４０の下位加算器３８が配置されている行、第１次加
算器１３８の下位加算器３７が配置されている行、第１
次加算器１３９の上位加算器３５が配置されている行、
及び第２次加算器１４０の上位加算器３６が配置されて
いる行にも、シフタ／インバータの上位部若しくは下位
部が配置されている。
ある。実施の形態１とは異なり、第１次加算器１３８の
上位加算器３３と、第１次加算器１３９の下位加算器３
４とが互いに異なる行に配置されている。そして、同一
のシフタ／インバータを構成する上位部及び下位部も、
互いに異なる行に配置されている。更に、第２次加算器
１４０の下位加算器３８が配置されている行、第１次加
算器１３８の下位加算器３７が配置されている行、第１
次加算器１３９の上位加算器３５が配置されている行、
及び第２次加算器１４０の上位加算器３６が配置されて
いる行にも、シフタ／インバータの上位部若しくは下位
部が配置されている。
【００６７】具体的には上から順に、第１行目にはシフ
タ／インバータ１１３の上位部１と第２次加算器１４０
の下位加算器３８とが、第２行目にはシフタ／インバー
タ１１４の上位部３と第１次加算器１３８の下位加算器
３７とが、第３行目にはシフタ／インバータ１１５の上
位部５とシフタ／インバータ１１３の下位部２とが、第
４行目にはシフタ／インバータ１１６の上位部７とシフ
タ／インバータ１１４の下位部４とが、第５行目には第
１次加算器１３８の上位加算器３３とシフタ／インバー
タ１１５の下位部６とが、第６行目にはシフタ／インバ
ータ１１７の上位部９とシフタ／インバータ１１６の下
位部８とが、第７行目にはシフタ／インバータ１１８の
上位部１１と第１次加算器１３９の下位加算器３４と
が、第８行目にはシフタ／インバータ１１９の上位部１
３とシフタ／インバータ１１７の下位部１０とが、第９
行目にはシフタ／インバータ１２０の上位部１５とシフ
タ／インバータ１１８の下位部１２とが、第１０行目に
は第１次加算器１３９の上位加算器３５とシフタ／イン
バータ１１９の下位部１４とが、第１１行目には第２次
加算器１４０の上位加算器３６とシフタ／インバータ１
２０の下位部１６とが、それぞれ配置されている。
タ／インバータ１１３の上位部１と第２次加算器１４０
の下位加算器３８とが、第２行目にはシフタ／インバー
タ１１４の上位部３と第１次加算器１３８の下位加算器
３７とが、第３行目にはシフタ／インバータ１１５の上
位部５とシフタ／インバータ１１３の下位部２とが、第
４行目にはシフタ／インバータ１１６の上位部７とシフ
タ／インバータ１１４の下位部４とが、第５行目には第
１次加算器１３８の上位加算器３３とシフタ／インバー
タ１１５の下位部６とが、第６行目にはシフタ／インバ
ータ１１７の上位部９とシフタ／インバータ１１６の下
位部８とが、第７行目にはシフタ／インバータ１１８の
上位部１１と第１次加算器１３９の下位加算器３４と
が、第８行目にはシフタ／インバータ１１９の上位部１
３とシフタ／インバータ１１７の下位部１０とが、第９
行目にはシフタ／インバータ１２０の上位部１５とシフ
タ／インバータ１１８の下位部１２とが、第１０行目に
は第１次加算器１３９の上位加算器３５とシフタ／イン
バータ１１９の下位部１４とが、第１１行目には第２次
加算器１４０の上位加算器３６とシフタ／インバータ１
２０の下位部１６とが、それぞれ配置されている。
【００６８】このような配列において行方向の幅を律す
るのは第３，４，８，９行であり、その幅は２１ビット
分に相当する。これは実施の形態１における行方向の幅
が１７ビット分であったことと比較すると、配列に必要
な領域が行方向に大きいことを示している。しかし、行
数は実施の形態１において１３行必要であったのに対
し、実施の形態２においては１１行必要であり、列方向
に小さな領域で配列することが可能である。
るのは第３，４，８，９行であり、その幅は２１ビット
分に相当する。これは実施の形態１における行方向の幅
が１７ビット分であったことと比較すると、配列に必要
な領域が行方向に大きいことを示している。しかし、行
数は実施の形態１において１３行必要であったのに対
し、実施の形態２においては１１行必要であり、列方向
に小さな領域で配列することが可能である。
【００６９】つまり、実施の形態２を適用することによ
り、列方向に大きな領域を準備することができない場合
であっても、空き領域を内部に作ることなく、有効に面
積を利用してシフタ／インバータ及び加算器の配列を行
うことができる。
り、列方向に大きな領域を準備することができない場合
であっても、空き領域を内部に作ることなく、有効に面
積を利用してシフタ／インバータ及び加算器の配列を行
うことができる。
【００７０】（Ｂ−３）実施の形態３．
図７は本発明の実施の形態３の構成を示すブロック図で
ある。実施の形態１において図５を用いて示された配列
に対し、ブースエンコード素子４５〜５２をどの様に配
置するかを示している。
ある。実施の形態１において図５を用いて示された配列
に対し、ブースエンコード素子４５〜５２をどの様に配
置するかを示している。
【００７１】図７においては、上位部１，３，５，７，
９，１１，１３，１５、下位部２，４，６，８，１０，
１２，１４，１６、上位加算器３３，３５，３６及び下
位加算器３４，３７，３８の構成は既に図１乃至図６に
おいて示されたものと同一であるので、これらは単なる
ビット数に応じた行方向の幅を持ったブロックとして示
されている。但し、第０次部分積の上位部分積１７，１
９，２１，２３，２５，２７，２９，３１及び下位部分
積１８，２０，２２，２４，２６，２８，３０，３２、
第１次部分積の上位部分積３９，４０及び下位部分積４
１，４２、並びに第２次部分積の上位部分積４３及び下
位部分積４４は概念的に矢印で示している。正確な第０
次乃至第２次部分積の伝達関係は図１乃至図４に示され
たものと同一である。
９，１１，１３，１５、下位部２，４，６，８，１０，
１２，１４，１６、上位加算器３３，３５，３６及び下
位加算器３４，３７，３８の構成は既に図１乃至図６に
おいて示されたものと同一であるので、これらは単なる
ビット数に応じた行方向の幅を持ったブロックとして示
されている。但し、第０次部分積の上位部分積１７，１
９，２１，２３，２５，２７，２９，３１及び下位部分
積１８，２０，２２，２４，２６，２８，３０，３２、
第１次部分積の上位部分積３９，４０及び下位部分積４
１，４２、並びに第２次部分積の上位部分積４３及び下
位部分積４４は概念的に矢印で示している。正確な第０
次乃至第２次部分積の伝達関係は図１乃至図４に示され
たものと同一である。
【００７２】シフタ／インバータ１１３〜１２０が配置
されている行の上位部側にブースエンコード素子４５〜
５２はそれぞれ配置されている。そして修正乗数たる制
御信号１０４〜１１１がそれぞれシフタ／インバータ１
１３〜１２０に与えられている。このように本実施の形
態によれば、全ての制御信号を同一の行に配置されたシ
フタ／インバータに与えれば良いので、制御信号の配線
が単純化され、その敷設が容易となる。
されている行の上位部側にブースエンコード素子４５〜
５２はそれぞれ配置されている。そして修正乗数たる制
御信号１０４〜１１１がそれぞれシフタ／インバータ１
１３〜１２０に与えられている。このように本実施の形
態によれば、全ての制御信号を同一の行に配置されたシ
フタ／インバータに与えれば良いので、制御信号の配線
が単純化され、その敷設が容易となる。
【００７３】（Ｂ−４）実施の形態４．
図８は本発明の実施の形態４の構成を示すブロック図で
ある。実施の形態１において図５を用いて示された配列
に対し、ブースエンコード素子４５〜５２をどの様に配
置するかを示している。
ある。実施の形態１において図５を用いて示された配列
に対し、ブースエンコード素子４５〜５２をどの様に配
置するかを示している。
【００７４】シフタ／インバータ１１３〜１２０が配置
されている行にブースエンコード素子４５〜５２はそれ
ぞれ配置されている。但し、実施の形態３において図７
に示された構成とは異なり、シフタ／インバータの上位
部と下位部との間に挟まれて配置されている。シフタ／
インバータの上位部の行方向の幅は各シフタ／インバー
タによって異なるので、ブースエンコード素子４５〜５
２は行方向にずれて配置される（同一の列には配置され
ない）。
されている行にブースエンコード素子４５〜５２はそれ
ぞれ配置されている。但し、実施の形態３において図７
に示された構成とは異なり、シフタ／インバータの上位
部と下位部との間に挟まれて配置されている。シフタ／
インバータの上位部の行方向の幅は各シフタ／インバー
タによって異なるので、ブースエンコード素子４５〜５
２は行方向にずれて配置される（同一の列には配置され
ない）。
【００７５】そして修正乗数たる制御信号１０４〜１１
１がブースエンコード素子４５〜５２の左右から出力さ
れている。つまり、ブースエンコード素子４５の左側か
ら出力された制御信号１０４はシフタ／インバータ１１
３の上位部１へ、右側から出力された制御信号１０４は
シフタ／インバータ１１３の下位部２へ、それぞれ伝達
される。同様にして、ブースエンコード素子４６の左側
から出力された制御信号１０５はシフタ／インバータ１
１４の上位部３へ、右側から出力された制御信号１０５
はシフタ／インバータ１１４の下位部４へ、ブースエン
コード素子４７の左側から出力された制御信号１０６は
シフタ／インバータ１１５の上位部５へ、右側から出力
された制御信号１０６はシフタ／インバータ１１５の下
位部６へ、ブースエンコード素子４８の左側から出力さ
れた制御信号１０７はシフタ／インバータ１１６の上位
部７へ、右側から出力された制御信号１０７はシフタ／
インバータ１１６の下位部８へ、ブースエンコード素子
４９の左側から出力された制御信号１０８はシフタ／イ
ンバータ１１７の上位部９へ、右側から出力された制御
信号１０８はシフタ／インバータ１１７の下位部１０
へ、ブースエンコード素子５０の左側から出力された制
御信号１０９はシフタ／インバータ１１８の上位部１１
へ、右側から出力された制御信号１０９はシフタ／イン
バータ１１８の下位部１２へ、ブースエンコード素子５
１の左側から出力された制御信号１１０はシフタ／イン
バータ１１９の上位部１３へ、右側から出力された制御
信号１１０はシフタ／インバータ１１９の下位部１４
へ、ブースエンコード素子５２の左側から出力された制
御信号１１１はシフタ／インバータ１２０の上位部１５
へ、右側から出力された制御信号１１１はシフタ／イン
バータ１２０の下位部１６へ、それぞれ伝達される。
１がブースエンコード素子４５〜５２の左右から出力さ
れている。つまり、ブースエンコード素子４５の左側か
ら出力された制御信号１０４はシフタ／インバータ１１
３の上位部１へ、右側から出力された制御信号１０４は
シフタ／インバータ１１３の下位部２へ、それぞれ伝達
される。同様にして、ブースエンコード素子４６の左側
から出力された制御信号１０５はシフタ／インバータ１
１４の上位部３へ、右側から出力された制御信号１０５
はシフタ／インバータ１１４の下位部４へ、ブースエン
コード素子４７の左側から出力された制御信号１０６は
シフタ／インバータ１１５の上位部５へ、右側から出力
された制御信号１０６はシフタ／インバータ１１５の下
位部６へ、ブースエンコード素子４８の左側から出力さ
れた制御信号１０７はシフタ／インバータ１１６の上位
部７へ、右側から出力された制御信号１０７はシフタ／
インバータ１１６の下位部８へ、ブースエンコード素子
４９の左側から出力された制御信号１０８はシフタ／イ
ンバータ１１７の上位部９へ、右側から出力された制御
信号１０８はシフタ／インバータ１１７の下位部１０
へ、ブースエンコード素子５０の左側から出力された制
御信号１０９はシフタ／インバータ１１８の上位部１１
へ、右側から出力された制御信号１０９はシフタ／イン
バータ１１８の下位部１２へ、ブースエンコード素子５
１の左側から出力された制御信号１１０はシフタ／イン
バータ１１９の上位部１３へ、右側から出力された制御
信号１１０はシフタ／インバータ１１９の下位部１４
へ、ブースエンコード素子５２の左側から出力された制
御信号１１１はシフタ／インバータ１２０の上位部１５
へ、右側から出力された制御信号１１１はシフタ／イン
バータ１２０の下位部１６へ、それぞれ伝達される。
【００７６】このように本実施の形態によれば、実施の
形態３と同様に制御信号の配線が単純化されてその敷設
が容易となる。しかもブースエンコード素子が行方向に
ずれて配置されるので、被乗数と平行に（つまり上下方
向から）乗数が与えられる場合にもそれをブースエンコ
ード素子に伝達する配線も単純化されてその敷設が容易
となる。
形態３と同様に制御信号の配線が単純化されてその敷設
が容易となる。しかもブースエンコード素子が行方向に
ずれて配置されるので、被乗数と平行に（つまり上下方
向から）乗数が与えられる場合にもそれをブースエンコ
ード素子に伝達する配線も単純化されてその敷設が容易
となる。
【００７７】（Ｂ−５）実施の形態５．
図９は本発明の実施の形態５の構成を示すブロック図で
ある。実施の形態２において図６を用いて示された配列
に対し、ブースエンコード素子４５〜５２をどの様に配
置するかを示している。
ある。実施の形態２において図６を用いて示された配列
に対し、ブースエンコード素子４５〜５２をどの様に配
置するかを示している。
【００７８】シフタ／インバータ１１３〜１２０のそれ
ぞれの上位部１，３，５，７，９，１１，１３，１５が
配置されている行の左側にブースエンコード素子４５〜
５２がそれぞれ配置されている。かかる配置を行うと、
ブースエンコード素子は、そこから２行分だけ下に位置
する下位部に制御信号を伝達する必要があるので、かか
る伝達に要する配線を行を横切って必要となり、複雑化
する。
ぞれの上位部１，３，５，７，９，１１，１３，１５が
配置されている行の左側にブースエンコード素子４５〜
５２がそれぞれ配置されている。かかる配置を行うと、
ブースエンコード素子は、そこから２行分だけ下に位置
する下位部に制御信号を伝達する必要があるので、かか
る伝達に要する配線を行を横切って必要となり、複雑化
する。
【００７９】しかし、制御信号の伝達に必要な配線は高
々数本以下なので、配線の複雑化に伴う面積の増加は小
さい。従ってこのような配置を行っても実施の形態１で
得られる効果を殆ど損なうことが無い。
々数本以下なので、配線の複雑化に伴う面積の増加は小
さい。従ってこのような配置を行っても実施の形態１で
得られる効果を殆ど損なうことが無い。
【００８０】（Ｂ−６）実施の形態６．
図１０は本発明の実施の形態６の構成を示すブロック図
である。実施の形態２において図６を用いて示された配
列に対し、ブースエンコード素子４５〜５２をどの様に
配置するかを示している。
である。実施の形態２において図６を用いて示された配
列に対し、ブースエンコード素子４５〜５２をどの様に
配置するかを示している。
【００８１】シフタ／インバータ１１３〜１２０のそれ
ぞれの上位部１，３，５，７，９，１１，１３，１５が
配置されている行の右側にブースエンコード素子４５〜
５２がそれぞれ配置されている。かかる配置を行って
も、実施の形態５と同様に、配線の複雑化に伴う面積の
増加は小さいので、実施の形態３で得られる効果を殆ど
損なうことが無い。
ぞれの上位部１，３，５，７，９，１１，１３，１５が
配置されている行の右側にブースエンコード素子４５〜
５２がそれぞれ配置されている。かかる配置を行って
も、実施の形態５と同様に、配線の複雑化に伴う面積の
増加は小さいので、実施の形態３で得られる効果を殆ど
損なうことが無い。
【００８２】しかも、乗算装置の設計上、列方向の長さ
よりも行方向の幅の制限の方が緩い場合に実施の形態３
のように行数を抑制するような配列が行われる。よっ
て、そのような制限下で被乗数と平行に乗数が与えられ
る場合には、実施の形態４よりも、実施の形態６が望ま
しい。
よりも行方向の幅の制限の方が緩い場合に実施の形態３
のように行数を抑制するような配列が行われる。よっ
て、そのような制限下で被乗数と平行に乗数が与えられ
る場合には、実施の形態４よりも、実施の形態６が望ま
しい。
【００８３】（Ｂ−７）実施の形態７．
図１１は本発明の実施の形態７の構成を示すブロック図
である。実施の形態２において図６を用いて示された配
列に対し、ブースエンコード素子４５〜５２をどの様に
配置するかを示している。
である。実施の形態２において図６を用いて示された配
列に対し、ブースエンコード素子４５〜５２をどの様に
配置するかを示している。
【００８４】実施の形態３や実施の形態７においては、
同一のシフタ／インバータを構成する上位部及び下位部
が互いに２行分だけ離れた行に配置されている。そして
実施の形態７では同一のシフタ／インバータを構成する
上位部が配置された行と、下位部が配置された行との間
の行に、対応するブースエンコード素子が配置される。
同一のシフタ／インバータを構成する上位部及び下位部
が互いに２行分だけ離れた行に配置されている。そして
実施の形態７では同一のシフタ／インバータを構成する
上位部が配置された行と、下位部が配置された行との間
の行に、対応するブースエンコード素子が配置される。
【００８５】具体的には第２行目にはシフタ／インバー
タ１１４の上位部３と第１次加算器１３８の下位加算器
３７との間にブースエンコード素子４５が、第３行目に
はシフタ／インバータ１１５の上位部５とシフタ／イン
バータ１１３の下位部２との間にブースエンコード素子
４６が、第４行目にはシフタ／インバータ１１６の上位
部７とシフタ／インバータ１１４の下位部４との間にブ
ースエンコード素子４７が、第５行目には第１次加算器
１３８の上位加算器３３とシフタ／インバータ１１５の
下位部６との間にブースエンコード素子４８が、第７行
目にはシフタ／インバータ１１８の上位部１１と第１次
加算器１３９の下位加算器３４との間にブースエンコー
ド素子４９が、第８行目にはシフタ／インバータ１１９
の上位部１３とシフタ／インバータ１１７の下位部１０
との間にブースエンコード素子５０が、第９行目にはシ
フタ／インバータ１２０の上位部１５とシフタ／インバ
ータ１１８の下位部１２との間にブースエンコード素子
５１が、第１０行目には第１次加算器１３９の上位加算
器３５とシフタ／インバータ１１９の下位部１４との間
にブースエンコード素子５２が、それぞれ配置される。
タ１１４の上位部３と第１次加算器１３８の下位加算器
３７との間にブースエンコード素子４５が、第３行目に
はシフタ／インバータ１１５の上位部５とシフタ／イン
バータ１１３の下位部２との間にブースエンコード素子
４６が、第４行目にはシフタ／インバータ１１６の上位
部７とシフタ／インバータ１１４の下位部４との間にブ
ースエンコード素子４７が、第５行目には第１次加算器
１３８の上位加算器３３とシフタ／インバータ１１５の
下位部６との間にブースエンコード素子４８が、第７行
目にはシフタ／インバータ１１８の上位部１１と第１次
加算器１３９の下位加算器３４との間にブースエンコー
ド素子４９が、第８行目にはシフタ／インバータ１１９
の上位部１３とシフタ／インバータ１１７の下位部１０
との間にブースエンコード素子５０が、第９行目にはシ
フタ／インバータ１２０の上位部１５とシフタ／インバ
ータ１１８の下位部１２との間にブースエンコード素子
５１が、第１０行目には第１次加算器１３９の上位加算
器３５とシフタ／インバータ１１９の下位部１４との間
にブースエンコード素子５２が、それぞれ配置される。
【００８６】このような配置を行うことで、ブースエン
コード素子４５の左側から出力される制御信号１０４を
シフタ／インバータ１１３の上位部１へ伝達する配線の
長さと、右側から出力される制御信号１０４をシフタ／
インバータ１１３の下位部２へ伝達する配線の長さと
を、ほぼ等しく設計することができる。従って、同一の
シフタ／インバータにおける動作時間のずれを抑制する
ことができる。
コード素子４５の左側から出力される制御信号１０４を
シフタ／インバータ１１３の上位部１へ伝達する配線の
長さと、右側から出力される制御信号１０４をシフタ／
インバータ１１３の下位部２へ伝達する配線の長さと
を、ほぼ等しく設計することができる。従って、同一の
シフタ／インバータにおける動作時間のずれを抑制する
ことができる。
【００８７】勿論、被乗数と平行に乗数が与えられる場
合における実施の形態４、実施の形態６の効果は、実施
の形態７においても発揮される。
合における実施の形態４、実施の形態６の効果は、実施
の形態７においても発揮される。
【００８８】Ｃ．キャリーの処理．
「（Ａ）基本的思想．」において少し触れたが、下位加
算器３４の最上位ビットに対応する加算要素Ｐ０２０７
のキャリー端子Ｃからは信号６１が、加算要素Ｐ0207の
キャリー・アウト端子ＣＯからは信号６２が、下位加算
器３７の最上位ビットに対応する加算要素Ｐ0115のキャ
リー端子Ｃからは信号６３が、キャリー・アウト端子Ｃ
Ｏからは信号６４が、下位加算器３８の最上位ビットに
対応する加算要素Ｐ0315のキャリー端子Ｃからは信号６
５が、キャリー・アウト端子ＣＯからは信号６６が、そ
れぞれ得られる。
算器３４の最上位ビットに対応する加算要素Ｐ０２０７
のキャリー端子Ｃからは信号６１が、加算要素Ｐ0207の
キャリー・アウト端子ＣＯからは信号６２が、下位加算
器３７の最上位ビットに対応する加算要素Ｐ0115のキャ
リー端子Ｃからは信号６３が、キャリー・アウト端子Ｃ
Ｏからは信号６４が、下位加算器３８の最上位ビットに
対応する加算要素Ｐ0315のキャリー端子Ｃからは信号６
５が、キャリー・アウト端子ＣＯからは信号６６が、そ
れぞれ得られる。
【００８９】信号６１〜６６はいずれも乗算結果の下か
ら１６ビット目において加算されるべき値を有してお
り、以下の実施の形態ではこれらの処理についてのバリ
エーションが示される。
ら１６ビット目において加算されるべき値を有してお
り、以下の実施の形態ではこれらの処理についてのバリ
エーションが示される。
【００９０】（Ｃ−１）実施の形態８．
図１２は本発明の実施の形態８の構成を示すブロック図
である。実施の形態１で図２を用いて示された配列にお
いて、信号６１〜６４，６６を加算するための（キャリ
ー加算用の）４入力２出力の加算素子７０を更に設けた
構成が示されている。下位部分積４４は、信号６５と、
それ以外の部分である信号群４４ａとから構成されてい
る。
である。実施の形態１で図２を用いて示された配列にお
いて、信号６１〜６４，６６を加算するための（キャリ
ー加算用の）４入力２出力の加算素子７０を更に設けた
構成が示されている。下位部分積４４は、信号６５と、
それ以外の部分である信号群４４ａとから構成されてい
る。
【００９１】図２においては加算素子Ｐ0116のキャリー
・イン端子ＣＩに与えられていたために略記されていた
信号６２は、信号６１，６３，６４と共に加算素子７０
の４入力に与えられる。また、加算素子７０のキャリー
・イン端子ＣＩには加算素子Ｐ0315のキャリー・アウト
端子ＣＯから信号６６が与えられる。
・イン端子ＣＩに与えられていたために略記されていた
信号６２は、信号６１，６３，６４と共に加算素子７０
の４入力に与えられる。また、加算素子７０のキャリー
・イン端子ＣＩには加算素子Ｐ0315のキャリー・アウト
端子ＣＯから信号６６が与えられる。
【００９２】この結果、加算素子７０のサム端子Ｓ及び
キャリー端子Ｃからはそれぞれ信号６７，６８が得ら
れ、キャリー・アウト端子ＣＯから信号６９が得られ
る。信号６５，６７はいずれも乗算結果の下から１６ビ
ット目において加算されるべき値であり、信号６８，６
９はいずれも乗算結果の下から１７ビット目において加
算されるべき値である。つまり、乗算結果の下から１６
ビット目では信号６５，６７と第２次部分積の上位部分
積４３の最下位ビットの２つのデータとを加算する必要
があり、乗算結果の下から１７ビット目では信号６８，
６９と第２次部分積の上位部分積４３の最下位ビットよ
りも１ビットだけ上位の２つのデータとを加算する必要
がある。
キャリー端子Ｃからはそれぞれ信号６７，６８が得ら
れ、キャリー・アウト端子ＣＯから信号６９が得られ
る。信号６５，６７はいずれも乗算結果の下から１６ビ
ット目において加算されるべき値であり、信号６８，６
９はいずれも乗算結果の下から１７ビット目において加
算されるべき値である。つまり、乗算結果の下から１６
ビット目では信号６５，６７と第２次部分積の上位部分
積４３の最下位ビットの２つのデータとを加算する必要
があり、乗算結果の下から１７ビット目では信号６８，
６９と第２次部分積の上位部分積４３の最下位ビットよ
りも１ビットだけ上位の２つのデータとを加算する必要
がある。
【００９３】図１３は最終加算部１３１の構成を示すブ
ロック図である。最終加算部１３１は上位加算器３６と
同じく１７ビット分だけ図２１に示されるように接続さ
れた４入力２出力加算素子で構成された前段加算器７２
と、３２ビット分の２入力１出力加算素子で構成された
後段加算器７３とで構成されている。
ロック図である。最終加算部１３１は上位加算器３６と
同じく１７ビット分だけ図２１に示されるように接続さ
れた４入力２出力加算素子で構成された前段加算器７２
と、３２ビット分の２入力１出力加算素子で構成された
後段加算器７３とで構成されている。
【００９４】前段加算器７２は第２次部分積の上位部分
積４３と、信号６５，６７〜６９を入力し、ビット毎に
一対をなす信号群７１を出力する。後段加算器７３は信
号群４４ａを下位側で、信号群７１を上位側で、それぞ
れ加算処理して乗算結果７４を出力する。
積４３と、信号６５，６７〜６９を入力し、ビット毎に
一対をなす信号群７１を出力する。後段加算器７３は信
号群４４ａを下位側で、信号群７１を上位側で、それぞ
れ加算処理して乗算結果７４を出力する。
【００９５】このような構成を採ることにより、後段加
算器７３にはビット毎に一対の入力しか与えられず（換
言すれば、信号群４４ａ，７１はどのビットに於いても
互いに重なるということがないので）、これをキャリー
・ルック・アヘッド方式などにより容易に実現すること
ができる。しかも、前段加算器７２において加算処理が
実行されている際には、後段加算器７３の下位側（信号
群４４ａが入力するビット）の加算処理を並行して実行
することができるので、前段加算器７２を設けたことに
よる速度劣化は生じない。このように本実施の形態によ
れば、実施の形態１の効果を損なうことなく、速度の遅
延もなく、キャリーの処理を行うことができる。
算器７３にはビット毎に一対の入力しか与えられず（換
言すれば、信号群４４ａ，７１はどのビットに於いても
互いに重なるということがないので）、これをキャリー
・ルック・アヘッド方式などにより容易に実現すること
ができる。しかも、前段加算器７２において加算処理が
実行されている際には、後段加算器７３の下位側（信号
群４４ａが入力するビット）の加算処理を並行して実行
することができるので、前段加算器７２を設けたことに
よる速度劣化は生じない。このように本実施の形態によ
れば、実施の形態１の効果を損なうことなく、速度の遅
延もなく、キャリーの処理を行うことができる。
【００９６】なお、本実施の形態では実施の形態１にお
けるキャリーの処理について説明したが、他の実施の形
態２〜７に対しても同様にして適用することができる。
けるキャリーの処理について説明したが、他の実施の形
態２〜７に対しても同様にして適用することができる。
【００９７】（Ｃ−２）実施の形態９．
図１４は本発明の実施の形態９の構成を示すブロック図
である。実施の形態１で図５を用いて示された配列にお
いて、信号６１，６３，６６を加算するための（キャリ
ー加算用の）２入力（キャリー・イン端子ＣＩ付き）２
出力の加算素子７５を更に設けた構成が示されている。
である。実施の形態１で図５を用いて示された配列にお
いて、信号６１，６３，６６を加算するための（キャリ
ー加算用の）２入力（キャリー・イン端子ＣＩ付き）２
出力の加算素子７５を更に設けた構成が示されている。
【００９８】「（Ａ）基本的思想．」においては信号６
２が加算素子Ｐ0116のキャリー・イン端子ＣＩに与えら
れていたが、本実施の形態においては信号６４がこれに
与えられている。信号６４も第１次加算器の下位加算器
のキャリーであるという点で信号６２と等価であるため
である。
２が加算素子Ｐ0116のキャリー・イン端子ＣＩに与えら
れていたが、本実施の形態においては信号６４がこれに
与えられている。信号６４も第１次加算器の下位加算器
のキャリーであるという点で信号６２と等価であるため
である。
【００９９】また、信号６２は加算素子Ｐ0208のキャリ
ー・イン端子ＣＩに与えられている。このような信号６
２，６４の与え方は、むしろ図２３乃至図２６で示され
た従来技術と共通した技術である。
ー・イン端子ＣＩに与えられている。このような信号６
２，６４の与え方は、むしろ図２３乃至図２６で示され
た従来技術と共通した技術である。
【０１００】一方、信号６１，６３は加算素子７５の２
入力に与えられ、信号６６は加算素子７５のキャリー・
イン端子ＣＩに与えられている。
入力に与えられ、信号６６は加算素子７５のキャリー・
イン端子ＣＩに与えられている。
【０１０１】以上のような構成を採ることにより、加算
素子７５における加算結果は多くとも１＋１＋１＝１１
であり、これを出力するには２ビットの信号があれば足
りる。つまり、加算素子７５の出力するのはそれぞれ１
ビットの信号６７，６８のみで足り、キャリー・アウト
端子ＣＯは必要ない。従って、加算素子７５の構成を加
算素子７０の構成よりも簡素化することができ、また信
号６９を伝達する為の配線も不要である。
素子７５における加算結果は多くとも１＋１＋１＝１１
であり、これを出力するには２ビットの信号があれば足
りる。つまり、加算素子７５の出力するのはそれぞれ１
ビットの信号６７，６８のみで足り、キャリー・アウト
端子ＣＯは必要ない。従って、加算素子７５の構成を加
算素子７０の構成よりも簡素化することができ、また信
号６９を伝達する為の配線も不要である。
【０１０２】勿論、信号６２，６４が互いに等価である
ことから、これらを入れ換えることも可能である。図１
５は図１４に示された構成に対して、信号６２，６４を
入れ換えた構成を示している。
ことから、これらを入れ換えることも可能である。図１
５は図１４に示された構成に対して、信号６２，６４を
入れ換えた構成を示している。
【０１０３】なお、本実施の形態では実施の形態１にお
けるキャリーの処理について説明したが、他の実施の形
態２〜７に対しても同様にして適用することができる。
けるキャリーの処理について説明したが、他の実施の形
態２〜７に対しても同様にして適用することができる。
【０１０４】また、本実施の形態では第０次部分積が８
個の場合について説明したが、第０次部分積の数が更に
増加してワレス・ツリーの加算段数（次数）が増加する
と、キャリーの入出力の組み合わせの自由度が増し、本
実施の形態の思想によって得られる効果は更に顕著とな
る。
個の場合について説明したが、第０次部分積の数が更に
増加してワレス・ツリーの加算段数（次数）が増加する
と、キャリーの入出力の組み合わせの自由度が増し、本
実施の形態の思想によって得られる効果は更に顕著とな
る。
【０１０５】（Ｃ−３）実施の形態１０．
図１６は本発明の実施の形態１０の構成を示すブロック
図である。実施の形態１で図５を用いて示された配列に
おいて、信号６１〜６６の伝搬の様子を示したものであ
る。
図である。実施の形態１で図５を用いて示された配列に
おいて、信号６１〜６６の伝搬の様子を示したものであ
る。
【０１０６】第１次加算器の下位加算器から対として得
られるキャリーの一方である信号６２，６４は第１次加
算器の上位加算器３３，３５へキャリー・インとして与
えられる（図１６においては信号６２が加算要素Ｐ0116
へ、信号６４が加算要素Ｐ0208へ、それぞれ与えられて
いるが、これらは入れ換えても良い）。
られるキャリーの一方である信号６２，６４は第１次加
算器の上位加算器３３，３５へキャリー・インとして与
えられる（図１６においては信号６２が加算要素Ｐ0116
へ、信号６４が加算要素Ｐ0208へ、それぞれ与えられて
いるが、これらは入れ換えても良い）。
【０１０７】ところで、図４においては第２次加算器１
４０の上位加算器３６の加算要素Ｐ0316には上位加算器
３３からの（より正確には加算素子Ｐ0116のサム端子Ｓ
から出力される）１ビットと、上位加算器３５からの
（より正確には加算素子Ｐ0208のサム端子Ｓから出力さ
れる）１ビットとの２ビットしか入力されていない。
４０の上位加算器３６の加算要素Ｐ0316には上位加算器
３３からの（より正確には加算素子Ｐ0116のサム端子Ｓ
から出力される）１ビットと、上位加算器３５からの
（より正確には加算素子Ｐ0208のサム端子Ｓから出力さ
れる）１ビットとの２ビットしか入力されていない。
【０１０８】本実施の形態においては、第２次加算器１
４０に属する加算要素Ｐ0316の他の入力端子であるキャ
リー・イン端子ＣＩ及び２つの入力端子に、それぞれ第
２次加算器１４０の下位加算器３８の加算要素Ｐ0315か
ら対として得られるキャリーの一方である信号６６と、
第１次加算器に属する加算要素Ｐ0115，Ｐ0207から対と
して得られるキャリーの他方である信号６３，６１を与
える様子が示されている。
４０に属する加算要素Ｐ0316の他の入力端子であるキャ
リー・イン端子ＣＩ及び２つの入力端子に、それぞれ第
２次加算器１４０の下位加算器３８の加算要素Ｐ0315か
ら対として得られるキャリーの一方である信号６６と、
第１次加算器に属する加算要素Ｐ0115，Ｐ0207から対と
して得られるキャリーの他方である信号６３，６１を与
える様子が示されている。
【０１０９】このようにして信号６１〜６４，６６を伝
搬させることにより、キャリー加算用の加算要素を別途
設ける必要はなく、ハードウェア量を削減することがで
きる。
搬させることにより、キャリー加算用の加算要素を別途
設ける必要はなく、ハードウェア量を削減することがで
きる。
【０１１０】この際、第２次加算器１４０の下位加算器
３８の加算要素Ｐ0315から対として得られるキャリーの
他方である信号６５は、第２次部分積の下位部分積４４
の中で最上位ビットに対応するので、後段加算器７３の
うちの信号６５に対応するビット（即ち第２次部分積の
下位部分積４３の最下位ビット）におけるキャリー・イ
ンとして、後段加算器７３に与えることができる。従っ
て、最終加算器１３１において前段加算器７２をも省略
することができ、一層、ハードウェア量を削減すること
ができる。
３８の加算要素Ｐ0315から対として得られるキャリーの
他方である信号６５は、第２次部分積の下位部分積４４
の中で最上位ビットに対応するので、後段加算器７３の
うちの信号６５に対応するビット（即ち第２次部分積の
下位部分積４３の最下位ビット）におけるキャリー・イ
ンとして、後段加算器７３に与えることができる。従っ
て、最終加算器１３１において前段加算器７２をも省略
することができ、一層、ハードウェア量を削減すること
ができる。
【０１１１】本実施の形態では実施の形態１におけるキ
ャリーの処理について説明したが、勿論、他の実施の形
態２〜７に対しても同様にして適用することができる。
ャリーの処理について説明したが、勿論、他の実施の形
態２〜７に対しても同様にして適用することができる。
【０１１２】（Ｃ−４）実施の形態１１．
上記の実施の形態ではワレス・ツリーの第１次乃至第２
次加算器を４入力２出力の加算素子で構成した場合につ
いて説明してきたが、３入力２出力の加算素子で構成す
ることもできる。
次加算器を４入力２出力の加算素子で構成した場合につ
いて説明してきたが、３入力２出力の加算素子で構成す
ることもできる。
【０１１３】図１７は第１次加算器１３２，１３３、第
２次加算器１３４，１３５、第３次加算器１３６、第４
次加算器１３７によってワレス・ツリー部１２９を構成
した場合を例示するブロック図である。
２次加算器１３４，１３５、第３次加算器１３６、第４
次加算器１３７によってワレス・ツリー部１２９を構成
した場合を例示するブロック図である。
【０１１４】第１次加算器１３２には第０次部分積１２
１〜１２３が、第１次加算器１３３には第０次部分積１
２４〜１２６が、第２次加算器１３４には第１次加算器
１３２の出力及び第１次加算器１３３の出力の上位側
（これらはいずれも第１次部分積である）が、第２次加
算器１３５には第１次加算器１３３の出力の下位側（こ
れは第１次部分積である）及び第０次部分積１２７，１
２８が、第３次加算器１３６には第２次加算器１３４の
出力及び第２次加算器１３５の出力の上位側（これらは
いずれも第２次部分積である）が、第４次加算器１３７
には第３次加算器１３６の出力（これは第３次部分積で
ある）及び第２次加算器１３５の出力の下位側（これは
第２次部分積である）が、それぞれ与えられる。そして
第４次加算器１３７は最終部分積１３０を出力する。
１〜１２３が、第１次加算器１３３には第０次部分積１
２４〜１２６が、第２次加算器１３４には第１次加算器
１３２の出力及び第１次加算器１３３の出力の上位側
（これらはいずれも第１次部分積である）が、第２次加
算器１３５には第１次加算器１３３の出力の下位側（こ
れは第１次部分積である）及び第０次部分積１２７，１
２８が、第３次加算器１３６には第２次加算器１３４の
出力及び第２次加算器１３５の出力の上位側（これらは
いずれも第２次部分積である）が、第４次加算器１３７
には第３次加算器１３６の出力（これは第３次部分積で
ある）及び第２次加算器１３５の出力の下位側（これは
第２次部分積である）が、それぞれ与えられる。そして
第４次加算器１３７は最終部分積１３０を出力する。
【０１１５】このように、ワレス・ツリー部１２９の加
算段数（次数）が多くなっても本発明を適用することが
できる。図１８は３入力２出力の加算素子でワレス・ツ
リーを構成した場合の部分積の伝搬を示すブロック図で
ある。
算段数（次数）が多くなっても本発明を適用することが
できる。図１８は３入力２出力の加算素子でワレス・ツ
リーを構成した場合の部分積の伝搬を示すブロック図で
ある。
【０１１６】第１次加算器の一部である上位加算器２０
１は上位部１，３，５から第０次部分積として出力され
る信号を加算し、第１次部分積として出力される２つの
出力を両方とも第２次加算器の一部である上位加算器２
０５へ与える。また、第１次加算器の一部である上位加
算器２０２は上位部７，９，１１から第０次部分積とし
て出力される信号を加算し、第１次部分積として出力さ
れる２つの出力の一方を上位加算器２０５へ与える。
１は上位部１，３，５から第０次部分積として出力され
る信号を加算し、第１次部分積として出力される２つの
出力を両方とも第２次加算器の一部である上位加算器２
０５へ与える。また、第１次加算器の一部である上位加
算器２０２は上位部７，９，１１から第０次部分積とし
て出力される信号を加算し、第１次部分積として出力さ
れる２つの出力の一方を上位加算器２０５へ与える。
【０１１７】上位加算器２０２の２つの出力の他方は上
位部１３，１５から第０次部分積として出力される信号
と共に、第２次加算器の一部である上位加算器２０６に
与えられる。上位加算器２０６から第２次部分積として
出力される２つの出力の一方は、第２次部分積として上
位加算器２０５から出力される信号と共に第３次加算器
の一部である上位加算器２０７に与えられる。上位加算
器２０７は第３次部分積として出力される２つの出力を
両方とも第４次加算器の一部である上位加算器２０８に
与える。上位加算器２０８には、上位加算器２０６から
第２次部分積として出力される２つの出力の他方も与え
られ、上位加算器２０８は第４次部分積として機能する
信号を出力する。
位部１３，１５から第０次部分積として出力される信号
と共に、第２次加算器の一部である上位加算器２０６に
与えられる。上位加算器２０６から第２次部分積として
出力される２つの出力の一方は、第２次部分積として上
位加算器２０５から出力される信号と共に第３次加算器
の一部である上位加算器２０７に与えられる。上位加算
器２０７は第３次部分積として出力される２つの出力を
両方とも第４次加算器の一部である上位加算器２０８に
与える。上位加算器２０８には、上位加算器２０６から
第２次部分積として出力される２つの出力の他方も与え
られ、上位加算器２０８は第４次部分積として機能する
信号を出力する。
【０１１８】第１次加算器の一部である下位加算器２０
３は下位部１２，１４，１６から第０次部分積として出
力される信号を加算し、第１次部分積として出力される
２つの出力を両方とも第２次加算器の一部である下位加
算器２０９へ与える。また、第１次加算器の一部である
下位加算器２０４は下位部６，８，１０から第０次部分
積として出力される信号を加算し、第１次部分積として
出力される２つの出力の一方を下位加算器２０９へ与え
る。
３は下位部１２，１４，１６から第０次部分積として出
力される信号を加算し、第１次部分積として出力される
２つの出力を両方とも第２次加算器の一部である下位加
算器２０９へ与える。また、第１次加算器の一部である
下位加算器２０４は下位部６，８，１０から第０次部分
積として出力される信号を加算し、第１次部分積として
出力される２つの出力の一方を下位加算器２０９へ与え
る。
【０１１９】下位加算器２０４の２つの出力の他方は下
位部２，４から第０次部分積として出力される信号と共
に、第２次加算器の一部である下位加算器２１０に与え
られる。下位加算器２１０から第２次部分積として出力
される２つの出力の一方は、第２次部分積として下位加
算器２０９から出力される信号と共に第３次加算器の一
部である下位加算器２１１に与えられる。下位加算器２
１１は第３次部分積として出力される２つの出力を両方
とも第４次加算器の一部である下位加算器２１２に与え
る。下位加算器２１２には、下位加算器２１０から第２
次部分積として出力される２つの出力の他方も与えら
れ、下位加算器２１２は第４次部分積として機能する信
号を出力する。
位部２，４から第０次部分積として出力される信号と共
に、第２次加算器の一部である下位加算器２１０に与え
られる。下位加算器２１０から第２次部分積として出力
される２つの出力の一方は、第２次部分積として下位加
算器２０９から出力される信号と共に第３次加算器の一
部である下位加算器２１１に与えられる。下位加算器２
１１は第３次部分積として出力される２つの出力を両方
とも第４次加算器の一部である下位加算器２１２に与え
る。下位加算器２１２には、下位加算器２１０から第２
次部分積として出力される２つの出力の他方も与えら
れ、下位加算器２１２は第４次部分積として機能する信
号を出力する。
【０１２０】図１８に示された構成は図１乃至図４に示
されたそれと対応しており、よって図５乃至図１６に示
されたような実施の形態と同様に、各シフタ／インバー
タ、加算器を配列し、面積の有効利用を図ることができ
る。
されたそれと対応しており、よって図５乃至図１６に示
されたような実施の形態と同様に、各シフタ／インバー
タ、加算器を配列し、面積の有効利用を図ることができ
る。
【０１２１】上記実施の形態においてはブースのアルゴ
リズムを用いた場合について説明したが、ブースのアル
ゴリズムを用いない場合に於いても適用できることは言
を待たない。
リズムを用いた場合について説明したが、ブースのアル
ゴリズムを用いない場合に於いても適用できることは言
を待たない。
【０１２２】
【発明の効果】この発明のうち請求項１にかかる乗算装
置によれば、ワレス・ツリーを採用する乗算装置におい
て、行方向に最も長い配置領域を必要とする第ｉ次加算
器のそれぞれを上位加算器と下位加算器とに分割し、こ
れらを互いに異なる行に配置することによって、行方向
に必要な配置領域の長さを短縮することができる。
置によれば、ワレス・ツリーを採用する乗算装置におい
て、行方向に最も長い配置領域を必要とする第ｉ次加算
器のそれぞれを上位加算器と下位加算器とに分割し、こ
れらを互いに異なる行に配置することによって、行方向
に必要な配置領域の長さを短縮することができる。
【０１２３】この発明のうち請求項２にかかる乗算装置
によれば、一対の第１次加算器のいずれもが最終部分積
の特定の桁を境界として分離されることにより、上位加
算器の長さ及び下位加算器の長さは第１次加算器同士で
異なる。よって短いほうの上位加算器と、短い方の下位
加算器とを同一の行に配置することにより、乗算装置全
体の行方向の寸法を短くすることができる。
によれば、一対の第１次加算器のいずれもが最終部分積
の特定の桁を境界として分離されることにより、上位加
算器の長さ及び下位加算器の長さは第１次加算器同士で
異なる。よって短いほうの上位加算器と、短い方の下位
加算器とを同一の行に配置することにより、乗算装置全
体の行方向の寸法を短くすることができる。
【０１２４】この発明のうち請求項３にかかる乗算装置
によれば、空き領域を無くし、集積度を高めることがで
きる。
によれば、空き領域を無くし、集積度を高めることがで
きる。
【０１２５】この発明のうち請求項４、請求項９にかか
る乗算装置によれば、第１次加算器の上位加算器と同じ
行に配置される下位部を有する部分積生成部や、第１次
加算器の下位加算器と同じ行に配置される上位部を有す
る部分積生成部が存在するので、これらの部分積生成部
を配置する行を節約することができる。
る乗算装置によれば、第１次加算器の上位加算器と同じ
行に配置される下位部を有する部分積生成部や、第１次
加算器の下位加算器と同じ行に配置される上位部を有す
る部分積生成部が存在するので、これらの部分積生成部
を配置する行を節約することができる。
【０１２６】この発明のうち請求項５にかかる乗算装置
によれば、ブースのアルゴリズムによって修正乗数の数
を乗数の桁数よりも低減できるので、部分積生成部の数
を低減することができる。
によれば、ブースのアルゴリズムによって修正乗数の数
を乗数の桁数よりも低減できるので、部分積生成部の数
を低減することができる。
【０１２７】この発明のうち請求項６、請求項７にかか
る乗算装置によれば、ブース・エンコーダを配置するた
めの行を特に設ける必要がなく、修正乗数を伝達するた
めの配線が単純化され、その敷設が容易となる。
る乗算装置によれば、ブース・エンコーダを配置するた
めの行を特に設ける必要がなく、修正乗数を伝達するた
めの配線が単純化され、その敷設が容易となる。
【０１２８】この発明のうち請求項８、請求項１０にか
かる乗算装置によれば、部分積生成部は第１次加算器の
上位加算器及び下位加算器にそれぞれ対応する上位部及
び下位部に分割される。第１次加算器の上位加算器と下
位加算器は最終部分積の特定の桁を以て境界とするの
で、部分積生成部の上位部及び下位部も最終部分積の特
定の桁を以て分割されることになる。よって異なる部分
積生成部の上位部の長さは互いに異なり、同一の部分積
生成部に属する上位部と下位部とに挟まれて配置される
ブース・エンコーダは、対応する部分積生成部が異なれ
ば、行方向に異なる位置を占めることになる。よって、
乗数が与えられる方向が被乗数の与えられる方向と平行
である場合に、乗数をブース・エンコーダに伝達するた
めの配線が単純化され、その敷設が容易となる。
かる乗算装置によれば、部分積生成部は第１次加算器の
上位加算器及び下位加算器にそれぞれ対応する上位部及
び下位部に分割される。第１次加算器の上位加算器と下
位加算器は最終部分積の特定の桁を以て境界とするの
で、部分積生成部の上位部及び下位部も最終部分積の特
定の桁を以て分割されることになる。よって異なる部分
積生成部の上位部の長さは互いに異なり、同一の部分積
生成部に属する上位部と下位部とに挟まれて配置される
ブース・エンコーダは、対応する部分積生成部が異なれ
ば、行方向に異なる位置を占めることになる。よって、
乗数が与えられる方向が被乗数の与えられる方向と平行
である場合に、乗数をブース・エンコーダに伝達するた
めの配線が単純化され、その敷設が容易となる。
【０１２９】この発明のうち請求項１１にかかる乗算装
置によれば、ブース・エンコーダから得られる修正乗数
を、対応する部分積生成部の上位部、下位部に伝達する
経路の長さを等しくして信号伝搬のズレを抑制しつつ、
この発明のうち請求項４、請求項８にかかる乗算装置の
効果を得ることができる。
置によれば、ブース・エンコーダから得られる修正乗数
を、対応する部分積生成部の上位部、下位部に伝達する
経路の長さを等しくして信号伝搬のズレを抑制しつつ、
この発明のうち請求項４、請求項８にかかる乗算装置の
効果を得ることができる。
【０１３０】この発明のうち請求項１２にかかる乗算装
置によれば、第１次部分積の上位桁と下位桁とを互いに
反対方向に導き出すことにより、いずれの方向に第１次
以降の部分積を取り出す必要があっても、その全体を迂
回させる必要がなく、上位桁、または下位桁のみを迂回
させるのみでよい。
置によれば、第１次部分積の上位桁と下位桁とを互いに
反対方向に導き出すことにより、いずれの方向に第１次
以降の部分積を取り出す必要があっても、その全体を迂
回させる必要がなく、上位桁、または下位桁のみを迂回
させるのみでよい。
【０１３１】この発明のうち請求項１３にかかる乗算装
置によれば、後段加算器には桁毎に一対の入力しか与え
られず、換言すれば前段加算器の出力と、最終部分積の
下位側のうち下位キャリーを除く部分とはどの桁に於い
ても互いに重なるということがないので、これをキャリ
ー・ルック・アヘッド方式などにより容易に実現するこ
とができる。しかも、前段加算器において加算処理が実
行されている際には、後段加算器の下位側（最終部分積
の下位側のうち下位キャリーを除く部分）の加算処理を
並行して実行することができるので、前段加算器を設け
たことによる速度劣化は生じない。よって速度の遅延も
なく、キャリーの処理を行うことができる。
置によれば、後段加算器には桁毎に一対の入力しか与え
られず、換言すれば前段加算器の出力と、最終部分積の
下位側のうち下位キャリーを除く部分とはどの桁に於い
ても互いに重なるということがないので、これをキャリ
ー・ルック・アヘッド方式などにより容易に実現するこ
とができる。しかも、前段加算器において加算処理が実
行されている際には、後段加算器の下位側（最終部分積
の下位側のうち下位キャリーを除く部分）の加算処理を
並行して実行することができるので、前段加算器を設け
たことによる速度劣化は生じない。よって速度の遅延も
なく、キャリーの処理を行うことができる。
【０１３２】この発明のうち請求項１４にかかる乗算装
置によれば、キャリー用加算器の入力及び出力の数を抑
制することができるので、構成を簡易にしつつも、この
発明のうち請求項１３にかかる乗算装置の効果を得るこ
とができる。
置によれば、キャリー用加算器の入力及び出力の数を抑
制することができるので、構成を簡易にしつつも、この
発明のうち請求項１３にかかる乗算装置の効果を得るこ
とができる。
【０１３３】この発明のうち請求項１５にかかる乗算装
置によれば、キャリー用加算器を別途設けること無く、
また最終部分積の上位側と下位側の桁の重なりを調整す
るための前段加算器も必要なく、ハードウェア量を低減
しつつも、この発明のうち請求項１３にかかる乗算装置
の効果を得ることができる。
置によれば、キャリー用加算器を別途設けること無く、
また最終部分積の上位側と下位側の桁の重なりを調整す
るための前段加算器も必要なく、ハードウェア量を低減
しつつも、この発明のうち請求項１３にかかる乗算装置
の効果を得ることができる。
【図１】 図２乃至図４と相まって、この発明の基本的
思想を示すブロック図である。
思想を示すブロック図である。
【図２】 図１、図３及び図４と相まって、この発明の
基本的思想を示すブロック図である。
基本的思想を示すブロック図である。
【図３】 図１、図２及び図４と相まって、この発明の
基本的思想を示すブロック図である。
基本的思想を示すブロック図である。
【図４】 図１乃至図３と相まって、この発明の基本的
思想を示すブロック図である。
思想を示すブロック図である。
【図５】 本発明の実施の形態１を示すブロック図であ
る。
る。
【図６】 本発明の実施の形態２を示すブロック図であ
る。
る。
【図７】 本発明の実施の形態３の構成を示すブロック
図である。
図である。
【図８】 本発明の実施の形態４の構成を示すブロック
図である。
図である。
【図９】 本発明の実施の形態５の構成を示すブロック
図である。
図である。
【図１０】 本発明の実施の形態６の構成を示すブロッ
ク図である。
ク図である。
【図１１】 本発明の実施の形態７の構成を示すブロッ
ク図である。
ク図である。
【図１２】 本発明の実施の形態８の構成を示すブロッ
ク図である。
ク図である。
【図１３】 最終加算部１３１の構成を示すブロック図
である。
である。
【図１４】 本発明の実施の形態９の構成を示すブロッ
ク図である。
ク図である。
【図１５】 本発明の実施の形態９の他の構成を示すブ
ロック図である。
ロック図である。
【図１６】 本発明の実施の形態１０の構成を示すブロ
ック図である。
ック図である。
【図１７】 本発明の実施の形態１１の構成を示すブロ
ック図である。
ック図である。
【図１８】 本発明の実施の形態１１の構成を示すブロ
ック図である。
ック図である。
【図１９】 従来の乗算器の構成を示すブロック図であ
る。
る。
【図２０】 従来の技術を示すブロック図である。
【図２１】 従来の技術を示す回路図である。
【図２２】 従来の技術を示す回路図である。
【図２３】 図２４乃至図２６と相まって、従来の技術
を示すブロック図である。
を示すブロック図である。
【図２４】 図２３、図２５及び図２６と相まって、従
来の技術を示すブロック図である。
来の技術を示すブロック図である。
【図２５】 図２３、図２４及び図２６と相まって、従
来の技術を示すブロック図である。
来の技術を示すブロック図である。
【図２６】 図２３乃至図２５と相まって、従来の技術
を示すブロック図である。
を示すブロック図である。
【図２７】 従来の技術を示すブロック図である。
１，３，５，７，９，１１，１３，１５ 上位部、２，
４，６，８，１０，１２，１４，１６ 下位部、１７，
１９，２１，２３，２５，２７，２９，３１，３９，４
０，４３ 上位部分積、１８，２０，２２，２４，２
６，２８，３０，３２，４１，４２，４４ 下位部分
積、３３，３５，３６ 上位加算器、３４，３７，３８
下位加算器、１２９ ワレス・ツリー部、４５〜５２
ブースエンコード素子、１０３ ブース・エンコー
ダ、７０，７５ 加算素子、７２ 前段加算器、７３
後段加算器、１３１ 最終加算器、１２１〜１２８ 第
０次部分積、１１３〜１２０ シフタ／インバータ、１
３８，１３９ 第１次加算器、１４０ 第２次加算器。
４，６，８，１０，１２，１４，１６ 下位部、１７，
１９，２１，２３，２５，２７，２９，３１，３９，４
０，４３ 上位部分積、１８，２０，２２，２４，２
６，２８，３０，３２，４１，４２，４４ 下位部分
積、３３，３５，３６ 上位加算器、３４，３７，３８
下位加算器、１２９ ワレス・ツリー部、４５〜５２
ブースエンコード素子、１０３ ブース・エンコー
ダ、７０，７５ 加算素子、７２ 前段加算器、７３
後段加算器、１３１ 最終加算器、１２１〜１２８ 第
０次部分積、１１３〜１２０ シフタ／インバータ、１
３８，１３９ 第１次加算器、１４０ 第２次加算器。
Claims (15)
- 【請求項１】 被乗数と、乗数に基づいて得られる複数
の修正乗数とを入力し、前記複数の修正乗数のそれぞれ
に対応した第０次部分積を生成する複数の部分積生成部
と、 第ｊ（０≦ｊ≦ｉ−１）次部分積を特定数毎に加算して
第ｉ（１≦ｉ）次部分積を生成する少なくとも一つの第
ｉ次加算器を有し、部分積の数を順次減少させつつ樹木
状の加算を行って一対の最終部分積を出力するワレス・
ツリー部と、 前記最終部分積を加算することにより、前記被乗数と前
記乗数との乗算結果を得る最終加算器とを備え、 前記ワレス・ツリー部の前記第ｉ次加算器のそれぞれ
は、前記乗算結果の特定の桁を境界として分離され、互
いに異なる行に配置される上位加算器と下位加算器とを
有する乗算装置。 - 【請求項２】 前記第１次加算器は一対設けられ、 一方の前記第１次加算器の前記上位加算器は、他方の前
記第１次加算器の前記上位加算器よりも行方向に短く、 他方の前記第１次加算器の前記下位加算器は、一方の前
記第１次加算器の前記下位加算器よりも行方向に短く、 前記一方の前記第１次加算器の前記上位加算器と、前記
他方の前記第１次加算器の前記下位加算器とが同一の行
に配置される、請求項１記載の乗算装置。 - 【請求項３】 前記部分積生成部の一端と、前記第ｉ次
加算器のそれぞれの一端とが同一の列に揃って配置され
る、請求項２記載の乗算装置。 - 【請求項４】 前記部分積生成部のそれぞれが、前記第
１次加算器の前記上位加算器に対応する上位部と、前記
第１次加算器の前記下位加算器に対応する下位部とに分
割され、 前記第１次加算器の前記上位加算器は、いずれかの前記
部分積生成部の前記下位部と同じ行に配置され、 前記第１次加算器の前記下位加算器は、いずれかの前記
部分積生成部の前記上位部と同じ行に配置される、請求
項１記載の乗算装置。 - 【請求項５】 前記乗数に基づいてブースのアルゴリズ
ムに従って前記複数の修正乗数をそれぞれ生成する複数
のブース・エンコーダを更に備える、請求項１記載の乗
算装置。 - 【請求項６】 前記部分積生成部のそれぞれが、前記第
１次加算器の前記上位加算器に対応する上位部と、前記
第１次加算器の前記下位加算器に対応する下位部とに分
割され、 前記複数のブース・エンコーダの各々は、対応する前記
部分積生成部の前記上位部と同一の行に配置される、請
求項５記載の乗算装置。 - 【請求項７】 前記複数のブース・エンコーダは、それ
ぞれが対応する前記部分積生成部の前記下位部と同一の
行に配置される、請求項６記載の乗算装置。 - 【請求項８】 前記複数のブース・エンコーダの各々
は、対応する前記部分積生成部の前記上位部及び前記下
位部に挟まれて配置される、請求項７記載の乗算装置。 - 【請求項９】 前記第１次加算器の前記上位加算器は、
いずれかの前記部分積生成部の前記下位部と同じ行に配
置され、 前記第１次加算器の前記下位加算器は、いずれかの前記
部分積生成部の前記上位部と同じ行に配置される、請求
項６記載の乗算装置。 - 【請求項１０】 前記複数のブース・エンコーダの各々
は、対応する前記部分積生成部とは異なる前記部分積生
成部の前記下位部または前記第ｉ次加算器の前記下位加
算器と、対応する前記部分積生成部の前記上位部との間
に挟まれて配置される、請求項９記載の乗算装置。 - 【請求項１１】 前記部分積生成部のそれぞれが、前記
第１次加算器の前記上位加算器に対応する上位部と、前
記第１次加算器の前記下位加算器に対応する下位部とに
分割され、 前記部分積生成部のそれぞれの前記上位部及び前記下位
部は異なる行に配置され、 前記複数のブース・エンコーダの各々は、対応する前記
部分積生成部の前記上位部が配置される行と、対応する
前記部分積生成部の前記下位部とが配置される行との間
の行に配置される、請求項５記載の乗算装置。 - 【請求項１２】 前記第１次加算器は一対設けられ、 一方の前記第１次加算器の前記下位加算器は、他方の前
記第１次加算器の前記下位加算器に関して、他方の前記
第１次加算器の前記上位加算器と反対側に配置される、
請求項１記載の乗算装置。 - 【請求項１３】 前記ワレス・ツリー部は、前記第ｉ次
加算器のそれぞれの前記下位加算器の最上位桁からそれ
ぞれ得られるキャリーである下位キャリーを加算するキ
ャリー用加算器を更に有し、 前記最終加算器は、前記一対の最終部分積の上位側であ
る一方と、前記キャリー用加算器の出力との加算を行う
前段加算器と、 前記前段加算器の出力と、前記一対の最終部分積の下位
側である他方のうち、前記下位キャリーを除く部分とを
入力して前記乗算結果を得る後段加算器とを有する、請
求項１記載の乗算装置。 - 【請求項１４】 前記ワレス・ツリー部は、前記第ｉ次
加算器の前記下位加算器の最上位桁からそれぞれ得られ
る一対のキャリーである下位キャリー対の一方同士を加
算するキャリー用加算器を更に有し、 前記第ｉ次加算器の前記下位加算器の前記下位キャリー
対の他方は、それぞれ前記第ｉ次加算器の前記上位加算
器の最下位桁のキャリー・インとして機能し、 前記最終加算器は、前記一対の最終部分積の上位側であ
る一方と、前記キャリー用加算器の出力との加算を行う
前段加算器と、 前記前段加算器の出力と、前記一対の最終部分積の下位
側である他方のうち、前記下位キャリーを除く部分とを
入力して前記乗算結果を得る後段加算器とを有する、請
求項１記載の乗算装置。 - 【請求項１５】 前記第ｉ次加算器の前記下位加算器の
前記下位キャリー対の一方は、それぞれ前記第ｉ次加算
器の前記上位加算器の最下位桁のキャリー・インとして
機能し、 前記第ｉ次加算器の前記下位加算器の前記下位キャリー
対の他方は、前記第（ｉ＋１）次加算器の前記上位加算
器の最下位桁の入力として機能する、請求項１記載の乗
算装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04011196A JP3532338B2 (ja) | 1996-02-27 | 1996-02-27 | 乗算装置 |
| TW085108971A TW313653B (en) | 1996-02-27 | 1996-07-23 | The multiplication element |
| US08/686,072 US5867415A (en) | 1996-02-27 | 1996-07-24 | Multiplication element including a wallace tree circuit having adders divided into high and low order adders |
| KR1019960056860A KR100245944B1 (ko) | 1996-02-27 | 1996-11-23 | 승산장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04011196A JP3532338B2 (ja) | 1996-02-27 | 1996-02-27 | 乗算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09231056A JPH09231056A (ja) | 1997-09-05 |
| JP3532338B2 true JP3532338B2 (ja) | 2004-05-31 |
Family
ID=12571752
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04011196A Expired - Lifetime JP3532338B2 (ja) | 1996-02-27 | 1996-02-27 | 乗算装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5867415A (ja) |
| JP (1) | JP3532338B2 (ja) |
| KR (1) | KR100245944B1 (ja) |
| TW (1) | TW313653B (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100403938B1 (ko) * | 1999-06-10 | 2003-11-01 | 한국전자통신연구원 | 대칭키 암호용 고속 (7, 3) 덧셈기 |
| US6434587B1 (en) | 1999-06-14 | 2002-08-13 | Intel Corporation | Fast 16-B early termination implementation for 32-B multiply-accumulate unit |
| JP4282193B2 (ja) * | 2000-01-13 | 2009-06-17 | 株式会社ルネサステクノロジ | 乗算装置 |
| US7225217B2 (en) * | 2001-10-09 | 2007-05-29 | The Regents Of The University Of California | Low-power Booth-encoded array multiplier |
| US6978426B2 (en) * | 2002-04-10 | 2005-12-20 | Broadcom Corporation | Low-error fixed-width modified booth multiplier |
| US7313585B2 (en) * | 2003-08-30 | 2007-12-25 | Hewlett-Packard Development Company, L.P. | Multiplier circuit |
| JP2005182238A (ja) * | 2003-12-17 | 2005-07-07 | Renesas Technology Corp | 演算装置 |
| US7433912B1 (en) | 2004-02-19 | 2008-10-07 | Sun Microsystems, Inc. | Multiplier structure supporting different precision multiplication operations |
| JP5630870B2 (ja) * | 2011-02-18 | 2014-11-26 | ルネサスエレクトロニクス株式会社 | 半導体集積回路のレイアウト方法及びプログラム |
| CN111258545B (zh) * | 2018-11-30 | 2022-08-09 | 上海寒武纪信息科技有限公司 | 乘法器、数据处理方法、芯片及电子设备 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR940002479B1 (ko) * | 1990-03-20 | 1994-03-24 | 후지쓰 가부시끼가이샤 | 고속 디지탈 병렬승산기(multiplier) |
| US5325320A (en) * | 1992-05-01 | 1994-06-28 | Seiko Epson | Area efficient multiplier for use in an integrated circuit |
| US5257217A (en) * | 1992-05-01 | 1993-10-26 | Seiko Epson Corporation | Area-efficient multiplier for use in an integrated circuit |
| JP2859779B2 (ja) * | 1992-06-17 | 1999-02-24 | 三菱電機株式会社 | 乗算器 |
| JP3153370B2 (ja) * | 1993-01-14 | 2001-04-09 | 三菱電機株式会社 | 乗算装置 |
| US5504915A (en) * | 1993-08-05 | 1996-04-02 | Hyundai Electronics America | Modified Wallace-Tree adder for high-speed binary multiplier, structure and method |
| JP2600591B2 (ja) * | 1993-11-19 | 1997-04-16 | 日本電気株式会社 | 乗算器 |
-
1996
- 1996-02-27 JP JP04011196A patent/JP3532338B2/ja not_active Expired - Lifetime
- 1996-07-23 TW TW085108971A patent/TW313653B/zh not_active IP Right Cessation
- 1996-07-24 US US08/686,072 patent/US5867415A/en not_active Expired - Lifetime
- 1996-11-23 KR KR1019960056860A patent/KR100245944B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US5867415A (en) | 1999-02-02 |
| TW313653B (en) | 1997-08-21 |
| KR100245944B1 (ko) | 2000-03-02 |
| KR970062889A (ko) | 1997-09-12 |
| JPH09231056A (ja) | 1997-09-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040130 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040302 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040303 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| S111 | Request for change of ownership or part of ownership |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R350 | Written notification of registration of transfer |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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Free format text: PAYMENT UNTIL: 20130312 Year of fee payment: 9 |