JP2600591B2 - 乗算器 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は乗算器に関し、特には被
乗数に対し乗数を繰返し乗算する乗算器に関する。
乗数に対し乗数を繰返し乗算する乗算器に関する。
【０００２】
【従来の技術】図４は、任意のＮビットの被乗数に対し
任意のＭビットの乗数を繰返し乗算する乗算器の構成を
示すブロック図である。この乗算器は、任意のＭビット
の乗数を一時的に格納する第１のレジスタ５１と、任意
のＮビットの被乗数を一時的に格納する第２のレジスタ
５２と、第１および第２のレジスタ５１，５２の出力が
各々入力される複数の部分積生成および部分積加算を行
なう演算部６０と、この演算部６０の出力を乗算結果と
して一時的に格納する第３のレジスタ５３とを具備して
いる。
任意のＭビットの乗数を繰返し乗算する乗算器の構成を
示すブロック図である。この乗算器は、任意のＭビット
の乗数を一時的に格納する第１のレジスタ５１と、任意
のＮビットの被乗数を一時的に格納する第２のレジスタ
５２と、第１および第２のレジスタ５１，５２の出力が
各々入力される複数の部分積生成および部分積加算を行
なう演算部６０と、この演算部６０の出力を乗算結果と
して一時的に格納する第３のレジスタ５３とを具備して
いる。
【０００３】図５は、図４の乗算器の具体例を示す図で
あるが、この類のものは特開昭５５−１０５７３２号公
報に開示されている。第１，第２のレジスタ５１，５２
はそれぞれ８ビットの乗数Ａ1，Ａ2，〜，Ａ8、被乗数
Ｂ1，Ｂ2，〜，Ｂ8を入力する。演算部６０は、ブース
のエンコーダ５４と、マトリックス状に配置された複数
のブースのセレクタ・加算器５５と、キャリー・セーブ
・アダー５６とから構成され、第１，第２のレジスタ５
１，５２からそれぞれ乗数Ａ1，Ａ2，〜，Ａ8、被乗数
Ｂ1，Ｂ2，〜，Ｂ8を入力し、ブースのアルゴリズムに
従って、乗算を行なう。
あるが、この類のものは特開昭５５−１０５７３２号公
報に開示されている。第１，第２のレジスタ５１，５２
はそれぞれ８ビットの乗数Ａ1，Ａ2，〜，Ａ8、被乗数
Ｂ1，Ｂ2，〜，Ｂ8を入力する。演算部６０は、ブース
のエンコーダ５４と、マトリックス状に配置された複数
のブースのセレクタ・加算器５５と、キャリー・セーブ
・アダー５６とから構成され、第１，第２のレジスタ５
１，５２からそれぞれ乗数Ａ1，Ａ2，〜，Ａ8、被乗数
Ｂ1，Ｂ2，〜，Ｂ8を入力し、ブースのアルゴリズムに
従って、乗算を行なう。
【０００４】ブースのエンコーダ５４は、複数のエンコ
ーダ５４ａから構成され、第１のレジスタ５１から入力
した乗数に対応するコードを出力し、ブースのセレクタ
・加算器５５は、ブースのエンコーダ５４の出力したコ
ードに基づいて、部分積となる被乗数をセレクトし、図
５における一段上の行にあるブースのセレクタ・加算器
５５の部分積との加算を行ない、第３のレジスタ５３
は、演算部６０の乗算の結果を受け取り出力Ｃ1，Ｃ2，
〜，Ｃ8を出力する。すなわち、この乗算器は、ブース
のエンコーダ５４がブースのアルゴリズムに基づいて部
分積生成のための情報（コード）を出力し、その出力が
ブースのセレクタに入力されて部分積が生成され、キャ
リー・セーブ・アダー方式に従って部分積生成と同時に
部分積加算を実行する乗算器である。
ーダ５４ａから構成され、第１のレジスタ５１から入力
した乗数に対応するコードを出力し、ブースのセレクタ
・加算器５５は、ブースのエンコーダ５４の出力したコ
ードに基づいて、部分積となる被乗数をセレクトし、図
５における一段上の行にあるブースのセレクタ・加算器
５５の部分積との加算を行ない、第３のレジスタ５３
は、演算部６０の乗算の結果を受け取り出力Ｃ1，Ｃ2，
〜，Ｃ8を出力する。すなわち、この乗算器は、ブース
のエンコーダ５４がブースのアルゴリズムに基づいて部
分積生成のための情報（コード）を出力し、その出力が
ブースのセレクタに入力されて部分積が生成され、キャ
リー・セーブ・アダー方式に従って部分積生成と同時に
部分積加算を実行する乗算器である。
【０００５】図５において符号ビット拡張処理のため、
ＧＤは論理０に、ＶＤは論理１に対応するレベルを有す
る。図５の乗算器は、部分積生成の乗算のアルゴリズム
にブースのアルゴリズムを用いており、第１のレジスタ
５１の出力は各々のビットが対応するエンコーダ５４ａ
に入力される。各エンコーダ５４ａの出力は、部分積生
成のための情報として、各エンコーダ５４ａに対応する
行のブースのセレクタ・加算器５５に与えられる。この
場合、各エンコーダ５４ａの出力は、第２のレジスタ５
２の出力の全てのビットに対応する部分積生成および部
分積加算のために、該当するセレクタ・加算器５５の入
力端に共通に入力される。
ＧＤは論理０に、ＶＤは論理１に対応するレベルを有す
る。図５の乗算器は、部分積生成の乗算のアルゴリズム
にブースのアルゴリズムを用いており、第１のレジスタ
５１の出力は各々のビットが対応するエンコーダ５４ａ
に入力される。各エンコーダ５４ａの出力は、部分積生
成のための情報として、各エンコーダ５４ａに対応する
行のブースのセレクタ・加算器５５に与えられる。この
場合、各エンコーダ５４ａの出力は、第２のレジスタ５
２の出力の全てのビットに対応する部分積生成および部
分積加算のために、該当するセレクタ・加算器５５の入
力端に共通に入力される。
【０００６】図６は、図５に示した乗算器のレイアウト
および信号配線を説明示す配置図であり、任意のＭビッ
トの乗数と任意のＮビットの被乗数の乗算器の場合を示
している。第１のレジスタ７１は、与えられるＭビット
の乗数を格納し、第２のレジスタ７２は、与えられるＮ
ビットの被乗数を格納する。演算部８０は、ブースのエ
ンコーダ７４と、マトリックス状に配置された複数のブ
ースのセレクタ・加算器７５と、キャリー・セーブ・ア
ダー７６とから構成され、第１，第２のレジスタ７１，
７２からそれぞれ乗数、被乗数を入力し、ブースのアル
ゴリズムに従って、乗算を行ない、乗算の結果を第３の
レジスタ７３が格納する。
および信号配線を説明示す配置図であり、任意のＭビッ
トの乗数と任意のＮビットの被乗数の乗算器の場合を示
している。第１のレジスタ７１は、与えられるＭビット
の乗数を格納し、第２のレジスタ７２は、与えられるＮ
ビットの被乗数を格納する。演算部８０は、ブースのエ
ンコーダ７４と、マトリックス状に配置された複数のブ
ースのセレクタ・加算器７５と、キャリー・セーブ・ア
ダー７６とから構成され、第１，第２のレジスタ７１，
７２からそれぞれ乗数、被乗数を入力し、ブースのアル
ゴリズムに従って、乗算を行ない、乗算の結果を第３の
レジスタ７３が格納する。
【０００７】この乗算の結果に、乗数をさらに乗算する
場合には、第３のレジスタ７３が格納した内容を出力配
線Ｌ12および第２のレジスタ７２の入力配線Ｌ11を介し
て、第２のレジスタ７２に移し、上記と同様な乗算を行
なわなければならない。また、第３のレジスタ７３の内
容を第２のレジスタ２に移すために他のレジスタを経由
しなければならない場合には、例えば図７に示されるよ
うにＲＡＭ７７等を配設し、第３のレジスタ７３の内容
を出力配線Ｌ12、ＲＡＭ７７および入力配線Ｌ 11を介し
て、第２のレジスタ２に移していた。
場合には、第３のレジスタ７３が格納した内容を出力配
線Ｌ12および第２のレジスタ７２の入力配線Ｌ11を介し
て、第２のレジスタ７２に移し、上記と同様な乗算を行
なわなければならない。また、第３のレジスタ７３の内
容を第２のレジスタ２に移すために他のレジスタを経由
しなければならない場合には、例えば図７に示されるよ
うにＲＡＭ７７等を配設し、第３のレジスタ７３の内容
を出力配線Ｌ12、ＲＡＭ７７および入力配線Ｌ 11を介し
て、第２のレジスタ２に移していた。
【０００８】図６，図７の乗算器のレイアウトの特徴と
しては、第３のレジスタ７３がキャリー・セーブ・アダ
ー７６の配置されている側に配置され、第２のレジスタ
７２が演算部８０を挟んで、キャリー・セーブ・アダー
７６が配置されている側とは反対の側に配置されている
ことである。
しては、第３のレジスタ７３がキャリー・セーブ・アダ
ー７６の配置されている側に配置され、第２のレジスタ
７２が演算部８０を挟んで、キャリー・セーブ・アダー
７６が配置されている側とは反対の側に配置されている
ことである。
【０００９】
【発明が解決しようとする課題】上述したように従来の
レイアウトによる乗算器では、繰り返し乗算を行う場
合、乗算結果が一時的に格納される第３のレジスタから
第１あるいは第２のレジスタにデータを移動させる場合
に、データの移動のための配線をデータのビット数分必
要なバスを乗算器外に設けなければならず、バス配線に
よる占有面積が大きくなるという問題があった。
レイアウトによる乗算器では、繰り返し乗算を行う場
合、乗算結果が一時的に格納される第３のレジスタから
第１あるいは第２のレジスタにデータを移動させる場合
に、データの移動のための配線をデータのビット数分必
要なバスを乗算器外に設けなければならず、バス配線に
よる占有面積が大きくなるという問題があった。
【００１０】本発明は上記問題点に鑑み、外部バス配線
を使用せずに、繰り返し乗算を行えるようにレイアウト
された乗算器を提供することを目的とする。
を使用せずに、繰り返し乗算を行えるようにレイアウト
された乗算器を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明の乗算器は、任意
のＭビットの乗数を保持する第１のレジスタと、任意の
Ｎビットの被乗数を保持する第２のレジスタと、複数の
演算素子がマトリックスの行および列を形成するように
４辺形なマトリックス状に配置され、各列の演算素子の
入力端はそれぞれ列毎に共通配線で接続され、各共通配
線を介して第２のレジスタの各ビットを入力し、第１の
レジスタの保持するＭビットの乗数をエンコードして、
エンコード出力を各演算素子に与えることにより、第１
のレジスタが保持する任意のＭビットの乗数と、第２の
レジスタが保持する任意のＮビットの被乗数との乗算
を、ブースのアルゴリズムに従って実行する演算部と、
演算部の乗算結果を保持する第３のレジスタとを有する
乗算器であって、第１のレジスタは演算部の列に平行な
一外縁に沿って配置され、第３のレジスタは演算部の行
に平行な一外縁に沿って配置され、第２のレジスタは第
３のレジスタの外側に第３のレジスタと平行に配置さ
れ、第２のレジスタと演算部とを接続する各共通配線は
第３のレジスタを通過して配線されている乗算器。
のＭビットの乗数を保持する第１のレジスタと、任意の
Ｎビットの被乗数を保持する第２のレジスタと、複数の
演算素子がマトリックスの行および列を形成するように
４辺形なマトリックス状に配置され、各列の演算素子の
入力端はそれぞれ列毎に共通配線で接続され、各共通配
線を介して第２のレジスタの各ビットを入力し、第１の
レジスタの保持するＭビットの乗数をエンコードして、
エンコード出力を各演算素子に与えることにより、第１
のレジスタが保持する任意のＭビットの乗数と、第２の
レジスタが保持する任意のＮビットの被乗数との乗算
を、ブースのアルゴリズムに従って実行する演算部と、
演算部の乗算結果を保持する第３のレジスタとを有する
乗算器であって、第１のレジスタは演算部の列に平行な
一外縁に沿って配置され、第３のレジスタは演算部の行
に平行な一外縁に沿って配置され、第２のレジスタは第
３のレジスタの外側に第３のレジスタと平行に配置さ
れ、第２のレジスタと演算部とを接続する各共通配線は
第３のレジスタを通過して配線されている乗算器。
【００１２】また、第３のレジスタの出力配線は第２の
レジスタを通過して外部に導出されており、第１，第
２，第３のレジスタと、演算部と、共通配線および各部
に接続された配線が同一基板面上に形成されているのが
好ましい。
レジスタを通過して外部に導出されており、第１，第
２，第３のレジスタと、演算部と、共通配線および各部
に接続された配線が同一基板面上に形成されているのが
好ましい。
【００１３】さらに、本発明の乗算器は、第１，第２，
第３のレジスタに加えて、第４のレジスタが第２のレジ
スタの外側に第２のレジスタと平行に配置され、第３の
レジスタの出力配線は第２のレジスタを通過して第４の
レジスタの入力端に接続され、第２のレジスタの入力配
線は第４のレジスタを通過して第２のレジスタの入力端
と接続されるとともに第４のレジスタの出力端にも接続
されている。これら乗算器は半導体で形成する場合に、
小型化が容易である。
第３のレジスタに加えて、第４のレジスタが第２のレジ
スタの外側に第２のレジスタと平行に配置され、第３の
レジスタの出力配線は第２のレジスタを通過して第４の
レジスタの入力端に接続され、第２のレジスタの入力配
線は第４のレジスタを通過して第２のレジスタの入力端
と接続されるとともに第４のレジスタの出力端にも接続
されている。これら乗算器は半導体で形成する場合に、
小型化が容易である。
【００１４】
【作用】２つの乗数のうち一方の乗数を保持する第２の
レジスタを、演算出力を保持する第３のレジスタの外側
に配置しているので、演算出力を一方の乗数として繰り
返し第２のレジスタに与えるのに短い配線で接続するこ
とができる。さらに、第２の第３のレジスタの内容を第
４のレジスタを経由して第２のレジスタに与える場合に
も同様に短い配線で接続できる。
レジスタを、演算出力を保持する第３のレジスタの外側
に配置しているので、演算出力を一方の乗数として繰り
返し第２のレジスタに与えるのに短い配線で接続するこ
とができる。さらに、第２の第３のレジスタの内容を第
４のレジスタを経由して第２のレジスタに与える場合に
も同様に短い配線で接続できる。
【００１５】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の乗算器の一実施例を示すブ
ロック図である。第１のレジスタ１は、任意のＭビット
の乗数を一時的に格納し、第２のレジスタ２は、任意の
Ｎビットの被乗数を一時的に格納する。演算部１０は、
第１および第２のレジスタ１，２の出力を各々入力し、
複数の部分積生成および部分積加算を行なう。第３のレ
ジスタは、演算部１０の出力を乗算結果として一時的に
格納する。繰返し乗算を行なう場合に、第４のレジス
タ、例えばＲＡＭ７は第３のレジスタ３の格納した内容
を第２のレジスタ２に供給し、演算部１０が上述の乗算
を繰り返す。
て説明する。図１は本発明の乗算器の一実施例を示すブ
ロック図である。第１のレジスタ１は、任意のＭビット
の乗数を一時的に格納し、第２のレジスタ２は、任意の
Ｎビットの被乗数を一時的に格納する。演算部１０は、
第１および第２のレジスタ１，２の出力を各々入力し、
複数の部分積生成および部分積加算を行なう。第３のレ
ジスタは、演算部１０の出力を乗算結果として一時的に
格納する。繰返し乗算を行なう場合に、第４のレジス
タ、例えばＲＡＭ７は第３のレジスタ３の格納した内容
を第２のレジスタ２に供給し、演算部１０が上述の乗算
を繰り返す。
【００１６】図１の乗算器は図２のようなレイアウトお
よび配線を有する。演算部１０は、４辺形を有するよう
にマトリックス状に配置された複数のブースのセレクタ
・加算器５と、ブースのセレクタ・加算器５の一辺に配
置されたブースのエンコーダ４と、ブースのセレクタ・
加算器５の他の一辺に配置されたキャリー・セーブ・ア
ダー６とから構成されている。ブースのエンコーダ４側
には第１のレジスタ１が配置され、キャリー・セーブ・
アダー６側には第３のレジスタ３、第２のレジスタ２お
よびＲＡＭ７が順番に配置されている。
よび配線を有する。演算部１０は、４辺形を有するよう
にマトリックス状に配置された複数のブースのセレクタ
・加算器５と、ブースのセレクタ・加算器５の一辺に配
置されたブースのエンコーダ４と、ブースのセレクタ・
加算器５の他の一辺に配置されたキャリー・セーブ・ア
ダー６とから構成されている。ブースのエンコーダ４側
には第１のレジスタ１が配置され、キャリー・セーブ・
アダー６側には第３のレジスタ３、第２のレジスタ２お
よびＲＡＭ７が順番に配置されている。
【００１７】繰返し乗算を行なう場合に本実施例の乗算
器は、乗数を第１のレジスタ１から、被乗数を第２のレ
ジスタ２からそれぞれ入力し、ブースのアルゴリズムに
従って乗算を行なう。なお、本実施例は第２のレジスタ
２の出力の各ビットに対応する部分積生成および部分積
加算を行なう演算部１０の複数のブースのセレクタ・加
算器５（マトリックス状に配列されたセレクタ・加算器
５のうち各ビットに対応する列に属するセレクタ・加算
器５）の一方の入力端に共通に接続されることに着目
し、配線が外周を経ずかつ短くなるように構成された。
器は、乗数を第１のレジスタ１から、被乗数を第２のレ
ジスタ２からそれぞれ入力し、ブースのアルゴリズムに
従って乗算を行なう。なお、本実施例は第２のレジスタ
２の出力の各ビットに対応する部分積生成および部分積
加算を行なう演算部１０の複数のブースのセレクタ・加
算器５（マトリックス状に配列されたセレクタ・加算器
５のうち各ビットに対応する列に属するセレクタ・加算
器５）の一方の入力端に共通に接続されることに着目
し、配線が外周を経ずかつ短くなるように構成された。
【００１８】すなわち、従来、第２のレジスタと第３の
レジスタを離れて配置していたものを、本実施例では、
第２のレジスタを第３のレジスタの隣に配置し、ＲＡＭ
７を第２のレジスタ２の隣に配置している。したがっ
て、第２のレジスタ２の出力配線は、各々のビットに対
応する各セレクタ・加算器５に対し第３のレジスタ３内
を通過して配線され、第３のレジスタの出力配線は、第
２のレジスタ２内を通過してＲＡＭ７に配線されてい
る。また、外部からの信号は、第２のレジスタ２の入力
配線およびＲＡＭ７の出力配線として共通に用いられて
いる配線Ｌ0を介して供給されている。したがって、外
部に接続可能な配線Ｌ0は、第２のレジスタ２とＲＡＭ
７とが隣り合っているので、バス配線を経ることなく短
距離で実現できることとなる。
レジスタを離れて配置していたものを、本実施例では、
第２のレジスタを第３のレジスタの隣に配置し、ＲＡＭ
７を第２のレジスタ２の隣に配置している。したがっ
て、第２のレジスタ２の出力配線は、各々のビットに対
応する各セレクタ・加算器５に対し第３のレジスタ３内
を通過して配線され、第３のレジスタの出力配線は、第
２のレジスタ２内を通過してＲＡＭ７に配線されてい
る。また、外部からの信号は、第２のレジスタ２の入力
配線およびＲＡＭ７の出力配線として共通に用いられて
いる配線Ｌ0を介して供給されている。したがって、外
部に接続可能な配線Ｌ0は、第２のレジスタ２とＲＡＭ
７とが隣り合っているので、バス配線を経ることなく短
距離で実現できることとなる。
【００１９】次に図１の実施例の繰り返し乗算の動作例
について説明する。この場合、乗算器の信号の動きを通
して前述の問題点の解消を確認する。１回目の乗算にお
いて、任意のＭビットの乗数は第１のレジスタ１に与え
られる。一方、任意のＮビットの被乗数はＲＡＭ７の外
から配線Ｌ0に与えられ、ＲＡＭ７内を通過して第２の
レジスタ２に入力される。被乗数は、第２のレジスタ２
から出力され、第３のレジスタ３内を通過し、第３のレ
ジスタ３側から演算部１０に入り、各々の入力ビットに
対応する部分積生成および部分積加算を行なうブースの
セレクタ・加算器５の一方の入力端に列毎に共通に与え
られる。演算部１０における１回目の乗算の結果は、第
３のレジスタに与えられ、第３のレジスタ３は受け取っ
た結果を第２のレジスタ２内を通過してＲＡＭ７に与え
る。
について説明する。この場合、乗算器の信号の動きを通
して前述の問題点の解消を確認する。１回目の乗算にお
いて、任意のＭビットの乗数は第１のレジスタ１に与え
られる。一方、任意のＮビットの被乗数はＲＡＭ７の外
から配線Ｌ0に与えられ、ＲＡＭ７内を通過して第２の
レジスタ２に入力される。被乗数は、第２のレジスタ２
から出力され、第３のレジスタ３内を通過し、第３のレ
ジスタ３側から演算部１０に入り、各々の入力ビットに
対応する部分積生成および部分積加算を行なうブースの
セレクタ・加算器５の一方の入力端に列毎に共通に与え
られる。演算部１０における１回目の乗算の結果は、第
３のレジスタに与えられ、第３のレジスタ３は受け取っ
た結果を第２のレジスタ２内を通過してＲＡＭ７に与え
る。
【００２０】次に、２回目の乗算において、任意のＮビ
ットの被乗数として、ＲＡＭ７の出力が配線配線Ｌ0を
介して、第２のレジスタ２に与えられる。第２のレジス
タ２の出力は第３のレジスタ３内を通過し、第３のレジ
スタ３側から各々の入力ビットに対応する部分積生成お
よび部分積加算ブロック内のブースのセレクタ・加算器
５の一方の入力端に共通に与えられる。演算部１０にお
ける２回目の乗算の結果は、第３のレジスタに与えら
れ、第３のレジスタ３は受け取った結果を第２のレジス
タ２内を通過してＲＡＭ７に与える。
ットの被乗数として、ＲＡＭ７の出力が配線配線Ｌ0を
介して、第２のレジスタ２に与えられる。第２のレジス
タ２の出力は第３のレジスタ３内を通過し、第３のレジ
スタ３側から各々の入力ビットに対応する部分積生成お
よび部分積加算ブロック内のブースのセレクタ・加算器
５の一方の入力端に共通に与えられる。演算部１０にお
ける２回目の乗算の結果は、第３のレジスタに与えら
れ、第３のレジスタ３は受け取った結果を第２のレジス
タ２内を通過してＲＡＭ７に与える。
【００２１】さらに、３回目、４回目、５回目と乗算を
繰り返しても、２回目の乗算で述べた通りで、乗算結果
を一時的に格納する第３のレジスタ３の出力端からＲＡ
Ｍ７の入力端への配線、およびＲＡＭ７の出力端から第
２のレジスタ２の入力端への配線はいっさい外部バス配
線とならないことが確認される。
繰り返しても、２回目の乗算で述べた通りで、乗算結果
を一時的に格納する第３のレジスタ３の出力端からＲＡ
Ｍ７の入力端への配線、およびＲＡＭ７の出力端から第
２のレジスタ２の入力端への配線はいっさい外部バス配
線とならないことが確認される。
【００２２】図３は本発明の第２の実施例のレイアウト
および配線を示す配置図である。本実施例は図１および
図２で示される実施例に比較し、ＲＡＭが不要な場合で
あり、繰り返し乗算の場合には、第３のレジスタ３の出
力が第２のレジスタ２に直接与えられている。
および配線を示す配置図である。本実施例は図１および
図２で示される実施例に比較し、ＲＡＭが不要な場合で
あり、繰り返し乗算の場合には、第３のレジスタ３の出
力が第２のレジスタ２に直接与えられている。
【００２３】比較例として、乗数２４ビット、被乗数２
４ビットの繰り返し乗算を行なう乗算器を図３，図６に
従って作成した。図６に従って作成した場合には、第
１，第２，第３のレジスタ７１，７２，７３、演算部８
０および外部バス配線８１の占める面積は図８に示すよ
うに１．９４３１ｍｍ2 となるが、図３に従って作成し
た場合には、第１，第２，第３のレジスタ１，２，３、
演算部１０および相互間の配線の占める面積は１．７８
３５ｍｍ2となり、図６に従って作成した場合に比べ面
積は約９０％で実現可能であった。
４ビットの繰り返し乗算を行なう乗算器を図３，図６に
従って作成した。図６に従って作成した場合には、第
１，第２，第３のレジスタ７１，７２，７３、演算部８
０および外部バス配線８１の占める面積は図８に示すよ
うに１．９４３１ｍｍ2 となるが、図３に従って作成し
た場合には、第１，第２，第３のレジスタ１，２，３、
演算部１０および相互間の配線の占める面積は１．７８
３５ｍｍ2となり、図６に従って作成した場合に比べ面
積は約９０％で実現可能であった。
【００２４】
【発明の効果】以上説明したように本発明は、演算結果
を保持する第３のレジスタを演算部の外側に配置し、第
２のレジスタを第３のレジスタのさらに外側に第３のレ
ジスタに隣接して配置することにより、繰り返し乗算を
行う場合に、余分な外部バス配線を設けることなく繰り
返し乗算を行うことができ、バス配線占有面積を削減で
きる効果があり、第４のレジスタあるいはＲＡＭから第
２のレジスタへの出力および第３のレジスタからＲＡＭ
への出力の伝搬速度を向上させるという効果もある。
を保持する第３のレジスタを演算部の外側に配置し、第
２のレジスタを第３のレジスタのさらに外側に第３のレ
ジスタに隣接して配置することにより、繰り返し乗算を
行う場合に、余分な外部バス配線を設けることなく繰り
返し乗算を行うことができ、バス配線占有面積を削減で
きる効果があり、第４のレジスタあるいはＲＡＭから第
２のレジスタへの出力および第３のレジスタからＲＡＭ
への出力の伝搬速度を向上させるという効果もある。
【図１】本発明の乗算器の一実施例を示すブロック図で
ある。
ある。
【図２】図１の実施例の各部のレイアウトおよび配線を
示す配置図である。
示す配置図である。
【図３】本発明の第２のの実施例のレイアウトおよび配
線を示す配置図である。
線を示す配置図である。
【図４】従来例を示すブロック図である。
【図５】図４の従来例の配線の関係を示す図である。
【図６】図４の従来例のレイアウトおよび配線示す配置
図である。
図である。
【図７】他の従来例のレイアウトおよび配線示す配置図
である。
である。
【図８】図６で示される従来の乗算器のレイアウト面積
を示す図である。
を示す図である。
１ 第１のレジスタ ２ 第２のレジスタ ３ 第３のレジスタ ４ ブースのエンコーダ ５ ブースのセレクタ・加算器 ６ キャリー・セーブ・アダー ７ ＲＡＭ １０ 演算部 Ｌ0 配線
Claims (6)
- 【請求項１】 任意のＭビットの乗数を保持する第１の
レジスタと、 任意のＮビットの被乗数を保持する第２のレジスタと、 複数の演算素子がマトリックスの行および列を形成する
ように４辺形なマトリックス状に配置され、各列の演算
素子の入力端はそれぞれ列毎に共通配線で接続され、各
共通配線を介して第２のレジスタの各ビットを入力し、
第１のレジスタの保持するＭビットの乗数をエンコード
して、エンコード出力を各演算素子に与えることによ
り、第１のレジスタが保持する任意のＭビットの乗数
と、第２のレジスタが保持する任意のＮビットの被乗数
との乗算を、ブースのアルゴリズムに従って実行する演
算部と、 演算部の乗算結果を保持し、該乗算結果を第２のレジス
タに与えることにより乗算を繰り返させる第３のレジス
タとを有する乗算器であって、 第１のレジスタは演算部の列に平行な一外縁に沿って配
置され、第３のレジスタは演算部の行に平行な一外縁に
沿って配置され、第２のレジスタは第３のレジスタの外
側に第３のレジスタと平行に配置され、 第２のレジスタと演算部とを接続する各共通配線は第３
のレジスタを通過して配線されている乗算器。 - 【請求項２】 第３のレジスタの出力配線は第２のレジ
スタを通過して外部に導出されている請求項１記載の乗
算器。 - 【請求項３】 第１，第２，第３のレジスタと、演算部
と、共通配線および各部に接続された配線が同一基板面
上に形成されている請求項１または２記載の乗算器。 - 【請求項４】 任意のＭビットの乗数を保持する第１の
レジスタと、 任意のＮビットの被乗数を保持する第２のレジスタと、 複数の演算素子がマトリックスの行および列を形成する
ように４辺形なマトリックス状に配置され、各列の演算
素子の入力端はそれぞれ列毎に共通配線で接続され、各
共通配線を介して第２のレジスタの各ビットを入力し、
第１のレジスタの保持するＭビットの乗数をエンコード
して、エンコード出力を各演算素子に与えることによ
り、第１のレジスタが保持する任意のＭビットの乗数
と、第２のレジスタが保持する任意のＮビットの被乗数
との乗算を、ブースのアルゴリズムに従って実行する演
算部と、 演算部の乗算結果を保持する第３のレジスタと、 第３のレジスタの保持する乗算結果を受け取り、受け取
った乗算結果を第２のレジスタに保持させることにより
乗算を繰り返させる第４のレジスタとを有する乗算器で
あって、 第１のレジスタは演算部の列に平行な一外縁に沿って配
置され、第３のレジスタは演算部の行に平行な一外縁に
沿って配置され、第２のレジスタは第３のレジスタの外
側に第３のレジスタと平行に配置され、第４のレジスタ
は第２のレジスタの外側に第２のレジスタと平行に配置
され、 第２のレジスタと演算部とを接続する各共通配線は第３
のレジスタを通過して配線され、第３のレジスタの出力
配線は第２のレジスタを通過して第４のレジスタの入力
端に接続され、第２のレジスタの入力配線は第４のレジ
スタを通過して第２のレジスタの入力端と接続されると
ともに第４のレジスタの出力端にも接続されている乗算
器。 - 【請求項５】 第１，第２，第３，第４のレジスタと、
演算部と、共通配線および各部に接続された配線が同一
基板面上に形成されている請求項４記載の乗算器。 - 【請求項６】 第４のレジスタは、ＲＡＭから構成され
ている請求項４または５記載の乗算器。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5290339A JP2600591B2 (ja) | 1993-11-19 | 1993-11-19 | 乗算器 |
| US08/335,964 US5544084A (en) | 1993-11-19 | 1994-11-07 | Multiplier composed of integrated semiconductor circuit occupying reduced area |
| EP94117851A EP0654731B1 (en) | 1993-11-19 | 1994-11-11 | Multiplier with a layout capable of repeating multiplications without the use of an external bus |
| DE69420931T DE69420931T2 (de) | 1993-11-19 | 1994-11-11 | Zu wiederholten Multiplikationen ohne die Benutzung eines externen Bus fähiger Multiplizierer mit einem Layout |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5290339A JP2600591B2 (ja) | 1993-11-19 | 1993-11-19 | 乗算器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07141150A JPH07141150A (ja) | 1995-06-02 |
| JP2600591B2 true JP2600591B2 (ja) | 1997-04-16 |
Family
ID=17754782
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5290339A Expired - Fee Related JP2600591B2 (ja) | 1993-11-19 | 1993-11-19 | 乗算器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5544084A (ja) |
| EP (1) | EP0654731B1 (ja) |
| JP (1) | JP2600591B2 (ja) |
| DE (1) | DE69420931T2 (ja) |
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|---|---|---|---|---|
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| US5790446A (en) * | 1995-07-05 | 1998-08-04 | Sun Microsystems, Inc. | Floating point multiplier with reduced critical paths using delay matching techniques |
| JP3532338B2 (ja) * | 1996-02-27 | 2004-05-31 | 株式会社ルネサステクノロジ | 乗算装置 |
| US20110264719A1 (en) * | 2008-10-30 | 2011-10-27 | Audioasics A/S | High radix digital multiplier |
| KR102143562B1 (ko) * | 2018-12-14 | 2020-08-12 | 단국대학교 산학협력단 | Ab 곱셈 및 ab^2 곱셈의 멀티 연산 장치 및 방법 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55105732A (en) * | 1979-02-08 | 1980-08-13 | Nippon Telegr & Teleph Corp <Ntt> | Multiplier |
| US4646257A (en) * | 1983-10-03 | 1987-02-24 | Texas Instruments Incorporated | Digital multiplication circuit for use in a microprocessor |
| KR940002479B1 (ko) * | 1990-03-20 | 1994-03-24 | 후지쓰 가부시끼가이샤 | 고속 디지탈 병렬승산기(multiplier) |
| JPH04316129A (ja) * | 1991-04-16 | 1992-11-06 | Matsushita Electric Ind Co Ltd | 乗算器 |
| US5291431A (en) * | 1991-06-03 | 1994-03-01 | General Electric Company | Array multiplier adapted for tiled layout by silicon compiler |
-
1993
- 1993-11-19 JP JP5290339A patent/JP2600591B2/ja not_active Expired - Fee Related
-
1994
- 1994-11-07 US US08/335,964 patent/US5544084A/en not_active Expired - Lifetime
- 1994-11-11 DE DE69420931T patent/DE69420931T2/de not_active Expired - Fee Related
- 1994-11-11 EP EP94117851A patent/EP0654731B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0654731B1 (en) | 1999-09-29 |
| EP0654731A1 (en) | 1995-05-24 |
| JPH07141150A (ja) | 1995-06-02 |
| DE69420931T2 (de) | 2000-05-18 |
| DE69420931D1 (de) | 1999-11-04 |
| US5544084A (en) | 1996-08-06 |
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