JP2605792B2 - 演算処理装置 - Google Patents
演算処理装置Info
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- JP2605792B2 JP2605792B2 JP63083317A JP8331788A JP2605792B2 JP 2605792 B2 JP2605792 B2 JP 2605792B2 JP 63083317 A JP63083317 A JP 63083317A JP 8331788 A JP8331788 A JP 8331788A JP 2605792 B2 JP2605792 B2 JP 2605792B2
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- data
- arithmetic processing
- subtraction
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、複数の演算処理を行うことができる演算処
理装置に関するものである。
理装置に関するものである。
従来の技術 第３図に従来の複数の演算処理を行うことができる演
算処理装置の構成図を示す。第３図は、例えば浮動小数
点演算プロセッサのデーターパス部であり、１はマルチ
ポートのデーターメモリ、２は加減算器、３は乗算器、
４は乗算器を用いて除算を行う際、除数の逆数を出力す
るROM、５は乗算型除算の時に用いる減算器、6,7,8,9,1
0,11,12はそれぞれ２進のデーターを保持するレジス
タ、13は外部とデーターメモリーとのデーター入出力部
である。
算処理装置の構成図を示す。第３図は、例えば浮動小数
点演算プロセッサのデーターパス部であり、１はマルチ
ポートのデーターメモリ、２は加減算器、３は乗算器、
４は乗算器を用いて除算を行う際、除数の逆数を出力す
るROM、５は乗算型除算の時に用いる減算器、6,7,8,9,1
0,11,12はそれぞれ２進のデーターを保持するレジス
タ、13は外部とデーターメモリーとのデーター入出力部
である。
第３図の構成では加減算器を用いた加減算部と、乗算
器及び、減算器、ROMを用いた乗算部があるが、除算部
として別に除算器を構成することも可能である。これら
の演算器は通常、全て普通の２進体系で構成されてい
る。
器及び、減算器、ROMを用いた乗算部があるが、除算部
として別に除算器を構成することも可能である。これら
の演算器は通常、全て普通の２進体系で構成されてい
る。
以上のように構成された従来の演算処理装置におい
て、データの流れを詳細に説明する。まず加減算を行う
場合、データメモリ１からレジスタ６及びレジスタ７に
データが取り込まれ、レジスタ６とレジスタ７、時によ
ってはレジスタ11、12のうちどれかから２つのデータが
２進体系で加減算器２に入力される。ここで通常の２進
体系による演算処理が行われた後、その結果が２進体系
でデータメモリ１とレジスタ11に書き込まれる。次に乗
算を行う場合、データメモリ１からレジスタ８及び９に
データが取り込まれ、レジスタ８とレジスタ９、時によ
ってはレジスタ11、12のうちどれかから２つのデータが
２進体系で乗算器３に入力される。ここで２進体系によ
る演算処理が行われた後、その結果が２進体系でデータ
メモリ１とレジスタ12に書き込まれる。さらに除算を行
う場合、データメモリ１からレジスタ８及びレジスタ９
にデータが取り込まれ、レジスタ８から２進体系でROM4
にデータが入力される。ここで、除算はニュートンラプ
ソン法の利用により除算器３を用いてROM4から読み出し
た除数の逆数R0から、 Ri＝Ri-1×（２−Ri-1・Ｙ）〔Y:除数〕 という演算を数回行って、ROM4から読み出した除数の逆
数の精度を高め、最終的に Ｚ＝Ri×Ｘ〔X:被除数〕 という演算で結果を出す。除算第１ステップでは、ROM4
からのデータとレジスタ８からのデータが２進体系で乗
算器３に入力され、通常の２進体系による演算処理が行
われてその結果が減算器５で処理され、２進体系のデー
タがレジスタ10に書き込まれる。除算第２ステップでは
レジスタ10からのデータとROM4からのデータが再び乗算
器３に入力され処理された後、今後はレジスタ12に直接
取り込まれる。除算第３ステップではレジスタ12からの
データとレジスタ８からのデータが乗算器３に入力され
演算が行われた後、その結果が減算器５で処理されてレ
ジスタ10に書き込まれる。このように繰り返し乗算を行
い、ROM4から読み出した除数の精度を高めて、最終的に
レジスタ９からの被除数データとの乗算を行い、データ
メモリ１及びレジスタ12に除算結果が書き込まれる。ま
た、データの入出力部13はデータ用メモリ１と外部との
データの入出力を行う。
て、データの流れを詳細に説明する。まず加減算を行う
場合、データメモリ１からレジスタ６及びレジスタ７に
データが取り込まれ、レジスタ６とレジスタ７、時によ
ってはレジスタ11、12のうちどれかから２つのデータが
２進体系で加減算器２に入力される。ここで通常の２進
体系による演算処理が行われた後、その結果が２進体系
でデータメモリ１とレジスタ11に書き込まれる。次に乗
算を行う場合、データメモリ１からレジスタ８及び９に
データが取り込まれ、レジスタ８とレジスタ９、時によ
ってはレジスタ11、12のうちどれかから２つのデータが
２進体系で乗算器３に入力される。ここで２進体系によ
る演算処理が行われた後、その結果が２進体系でデータ
メモリ１とレジスタ12に書き込まれる。さらに除算を行
う場合、データメモリ１からレジスタ８及びレジスタ９
にデータが取り込まれ、レジスタ８から２進体系でROM4
にデータが入力される。ここで、除算はニュートンラプ
ソン法の利用により除算器３を用いてROM4から読み出し
た除数の逆数R0から、 Ri＝Ri-1×（２−Ri-1・Ｙ）〔Y:除数〕 という演算を数回行って、ROM4から読み出した除数の逆
数の精度を高め、最終的に Ｚ＝Ri×Ｘ〔X:被除数〕 という演算で結果を出す。除算第１ステップでは、ROM4
からのデータとレジスタ８からのデータが２進体系で乗
算器３に入力され、通常の２進体系による演算処理が行
われてその結果が減算器５で処理され、２進体系のデー
タがレジスタ10に書き込まれる。除算第２ステップでは
レジスタ10からのデータとROM4からのデータが再び乗算
器３に入力され処理された後、今後はレジスタ12に直接
取り込まれる。除算第３ステップではレジスタ12からの
データとレジスタ８からのデータが乗算器３に入力され
演算が行われた後、その結果が減算器５で処理されてレ
ジスタ10に書き込まれる。このように繰り返し乗算を行
い、ROM4から読み出した除数の精度を高めて、最終的に
レジスタ９からの被除数データとの乗算を行い、データ
メモリ１及びレジスタ12に除算結果が書き込まれる。ま
た、データの入出力部13はデータ用メモリ１と外部との
データの入出力を行う。
ここで、加減算及び乗算をそれぞれ１マシンサイクル
とすると、除算を考えた場合、ROMの精度にもよるが、R
0の精度を上げるために３回の繰り返し乗算を行うとす
ると、各サイクルにおいて、 1. R0×Ｙ 2. ２−R0×Ｙ 3. R0×（２−R0×Ｙ）＝R1 4. R1×Ｙ 5. ２−R1×Ｙ 6. R1×（２−R1×Ｙ）＝R2 7. R2×Ｙ 8. ２−R2×Ｙ 9. R2×（２−R2×Ｙ）＝R3 10. R3×Ｘ ような演算を行うこととなり、10サイクルの演算の演算
時間が必要となる。
とすると、除算を考えた場合、ROMの精度にもよるが、R
0の精度を上げるために３回の繰り返し乗算を行うとす
ると、各サイクルにおいて、 1. R0×Ｙ 2. ２−R0×Ｙ 3. R0×（２−R0×Ｙ）＝R1 4. R1×Ｙ 5. ２−R1×Ｙ 6. R1×（２−R1×Ｙ）＝R2 7. R2×Ｙ 8. ２−R2×Ｙ 9. R2×（２−R2×Ｙ）＝R3 10. R3×Ｘ ような演算を行うこととなり、10サイクルの演算の演算
時間が必要となる。
また、文献名；（S.Kuninobu et al.:アイ・イ・イ・
イ プロシーディング第８回コンピュータ演算シンポジ
ウム（IEEE Proc.8th Sympo.on Compnter Arithmetic）
PP.80−86,1987）によれば、乗算器においては、入出力
を普通の２進体系とし、内部論理として冗長度の存する
SD表示を用いることによって、ゲート段数を減らしてト
ランジスタ数を消滅し、配線もより単純なものとして高
速化を図ることができる。
イ プロシーディング第８回コンピュータ演算シンポジ
ウム（IEEE Proc.8th Sympo.on Compnter Arithmetic）
PP.80−86,1987）によれば、乗算器においては、入出力
を普通の２進体系とし、内部論理として冗長度の存する
SD表示を用いることによって、ゲート段数を減らしてト
ランジスタ数を消滅し、配線もより単純なものとして高
速化を図ることができる。
発明が解決しようとする課題 複数の演算を行うことができる演算処置装置におい
て、加減算器、乗算器、除算器など演算の種類に応じた
演算器をそれぞれ独立してハードウェアとして構成する
のであれば、演算処理装置として非常に大規模なものと
なり、大きなレイアウト面積を占めることとなって、１
チップ上でのそれらの実現は、非常に困難なものとな
る。
て、加減算器、乗算器、除算器など演算の種類に応じた
演算器をそれぞれ独立してハードウェアとして構成する
のであれば、演算処理装置として非常に大規模なものと
なり、大きなレイアウト面積を占めることとなって、１
チップ上でのそれらの実現は、非常に困難なものとな
る。
また、１つの演算器を用いて多種の演算を行う場合、
例えば乗算器を用いて乗算に加えて除算を行う場合にお
いては、乗算に対する除算の処理速度比は乗算器の処理
速度をどれだけ早くしたとしても、除算アルゴリズムが
同じであればそれほど比率が変わらないという点で課題
がある。
例えば乗算器を用いて乗算に加えて除算を行う場合にお
いては、乗算に対する除算の処理速度比は乗算器の処理
速度をどれだけ早くしたとしても、除算アルゴリズムが
同じであればそれほど比率が変わらないという点で課題
がある。
以上のような事から、演算処理装置のトータルパフォ
ーマンスという点から見ても、コンパクト化、高速化と
いう点で課題を有している。
ーマンスという点から見ても、コンパクト化、高速化と
いう点で課題を有している。
本発明はかかる点に鑑み、各種演算において高速でか
つ、少ないハードウェアにより多種の演算を行うことが
できるトータルパフォーマンスの高い演算処理装置を提
供することを目的とする。
つ、少ないハードウェアにより多種の演算を行うことが
できるトータルパフォーマンスの高い演算処理装置を提
供することを目的とする。
課題を解決するための手段 本発明の演算処理装置は、２つの入力部のうち少なく
とも一方の入力部は符号付きデジットによる数表示デー
タが入力可能な構成を持ち、出力部は前記数表示データ
の状態で乗算結果が出力可能な構成を持つ乗算手段と、 乗算型演算用として用いる値を記憶する記憶手段と、 前記乗算手段からの乗算結果を前記数表示データの状
態で乗算型演算に応じた定数から減算処理する減算処理
手段とを備え、 乗算型演算における繰り返し乗算の際は、前記記憶手
段と前記乗算器と前記減算処理手段を用い、前記減算処
理手段の出力データを２進数に変換することなく前記数
表示データの状態で乗算手段の一方の入力部に入力し、
乗算の際は、前記乗算器を用いる構成とする。
とも一方の入力部は符号付きデジットによる数表示デー
タが入力可能な構成を持ち、出力部は前記数表示データ
の状態で乗算結果が出力可能な構成を持つ乗算手段と、 乗算型演算用として用いる値を記憶する記憶手段と、 前記乗算手段からの乗算結果を前記数表示データの状
態で乗算型演算に応じた定数から減算処理する減算処理
手段とを備え、 乗算型演算における繰り返し乗算の際は、前記記憶手
段と前記乗算器と前記減算処理手段を用い、前記減算処
理手段の出力データを２進数に変換することなく前記数
表示データの状態で乗算手段の一方の入力部に入力し、
乗算の際は、前記乗算器を用いる構成とする。
また上記乗算型演算が乗算型除算または乗算型開平で
あることが望ましい。また上記演算手段として乗算器
を、上記記憶手段としてROMを、上記減算処理手段とし
て減算処理回路を各々用いることが望ましい。
あることが望ましい。また上記演算手段として乗算器
を、上記記憶手段としてROMを、上記減算処理手段とし
て減算処理回路を各々用いることが望ましい。
さらに上記符号付きデジットによる数表示は各桁が２
ビットにより構成され、上記減算処理手段が、乗算型演
算における繰り返し乗算の際、前記数表示データの乗算
結果を上位桁部分と下位桁部分の２つに分け、上位桁部
分は前記２ビットの内の一方のビット、下位桁部分は他
方のビットにそれぞれビット操作を行うことにより、乗
算型演算に応じた定数からの減算処理を行った値を出力
することが望ましい。
ビットにより構成され、上記減算処理手段が、乗算型演
算における繰り返し乗算の際、前記数表示データの乗算
結果を上位桁部分と下位桁部分の２つに分け、上位桁部
分は前記２ビットの内の一方のビット、下位桁部分は他
方のビットにそれぞれビット操作を行うことにより、乗
算型演算に応じた定数からの減算処理を行った値を出力
することが望ましい。
作用 本発明は前記構成により、一つの演算器を用いて複数
の演算を行うことができ、演算処理装置として、少ない
ハードウェア、即ち小規模でかつ多機能な演算処理装置
を得ることができる。また冗長度の存するSD表示を用い
た乗算器は、前記のようにコンパクトで高速処理が可能
であり、本発明ではこのような乗算器を有することによ
って、演算の高速な処理が可能となり、また除算または
開平のために、冗長の存するSD表示の特徴を生かして減
算処理をする回路を工夫することにより、乗算とその結
果を除算または開平に応じた定数から引くという処理が
１サイクルで行うことができ、記憶手段に記憶された値
の精度を上げる繰り返し乗算において、１サイクルずつ
少なくした処理時間で除算または開平が行える、即ち加
減算及び乗算に対する除算の処理時間比を小さくするこ
とができ、演算処理装置としてしトータルパフォーマン
スの高い演算処理装置を提供することができる。
の演算を行うことができ、演算処理装置として、少ない
ハードウェア、即ち小規模でかつ多機能な演算処理装置
を得ることができる。また冗長度の存するSD表示を用い
た乗算器は、前記のようにコンパクトで高速処理が可能
であり、本発明ではこのような乗算器を有することによ
って、演算の高速な処理が可能となり、また除算または
開平のために、冗長の存するSD表示の特徴を生かして減
算処理をする回路を工夫することにより、乗算とその結
果を除算または開平に応じた定数から引くという処理が
１サイクルで行うことができ、記憶手段に記憶された値
の精度を上げる繰り返し乗算において、１サイクルずつ
少なくした処理時間で除算または開平が行える、即ち加
減算及び乗算に対する除算の処理時間比を小さくするこ
とができ、演算処理装置としてしトータルパフォーマン
スの高い演算処理装置を提供することができる。
実 施 例 第１図に本発明の実施例を示す。１はマルチポートの
データメモリ、２は加減算器、３は乗算器、４は乗算器
を用いて除算を行う際、除数の逆数を出力するROM、５
は乗算型除算の時に用いる減算回路、６は冗長度の存す
るSD表示型から２進の変換回路、7,8,9,10,12,13はそれ
ぞれ２進のデータを保持するレジスタ、11は冗長度の存
するSD表示のデータを保持するレジスタ、14は外部とデ
ータメモリとのデータ入出力部である。これは、従来例
を示した第３図の構成と異なり、乗算器３および減算回
路５では内部論理に冗長度の存するSD表示を用いるほ
か、そういった内部論理で処理したデータをメモリに送
るために冗長２進/2進数変換回路６が加わる。また乗算
器３を用いた除算において、繰り返し乗算に冗長度の存
するSD表示の内部論理の特徴を生かすため、即ち乗算結
果を２進数に変換しないでそのまま次の乗算に利用でき
るように、乗算器内部のリコード部を冗長度の存するSD
表示に適応させ、加えて冗長度の存するSD表示に適応し
たレジスタ11を設けて、上記内部論理の特徴を生かすよ
うなデータパス構成となっている。以下、データの流れ
について詳細に説明する。まず加減算を行う場合、デー
タメモリ１からレジスタ７及びレジスタ８にデータが取
り込まれ、レジスタ７とレジスタ８、時によってはレジ
スタ12、13のうちどれかから２つのデータが２進体系で
加減算器２に入力される。ここで通常の２進体系による
演算処理が行われた後、その結果が２進体系でデータメ
モリ１とレジスタ12に書き込まれる。次に乗算を行う場
合、データメモリ１からレジスタ９及びレジスタ10にデ
ータが取り込まれ、レジスタ９とレジスタ10、時によっ
てはレジスタ12、13のうちどれかから２つのデータが２
進体系で乗算器３に入力される。そして乗算器３の内部
で冗長度の存するSD表示による演算が行われ、レジスタ
11を通って冗長２進12進変換回路６で２進体系に変換さ
れた後、その結果が２進体系でデータメモリ１とレジス
タ13に書き込まれる。さらに除算を行う場合、データメ
モリ１からレジスタ９及びレジスタが取り込まれ、レジ
スタ10にデータ９から２進体系でROM4にデータが入力さ
れる。除算第１ステップでは、ROMからのデータとレジ
スタ９からのデータが２進体系で乗算器に入力され、 R0×Ｙ 〔Y:除数,R0:除数Ｙの逆数（共に２進）〕 という演算が冗長度の存するSD表示により行われ、その
結果が減算回路５で はその結果が冗長度の存するSD表示であることを示
す。〕 のように処理され、レジスタ11に冗長度の存するSD表示
のままで保持される。この動作と並行してROM4から出た
データは、レジスタ13に２進体系で保持されている。除
算第２ステップではレジスタ11からのデータ（SD表示）
とレジスタ13からのデータ（２進）が再び乗算器３に入
力され、 のように処理された後、今度はレジスタ11に直接取り込
まれる。除算器３ステップでは、レジスタ11からのデー
タ（SD表示）とレジスタ９からのデータ（２進）が乗算
器３に入力され、 という演算が行われた後、その結果が減算回路５で のように処理され、レジスタ11に冗長度の存するSD表示
のままで保持される。この動作と並行して、レジスタ11
からのデータは冗長２進/2進変換回路６で処理されてレ
ジスタ13に保持されている。除算第４ステップではレジ
スタ11からのデータ（SD表示）とレジスタ13からのデー
タ（２進）が再び乗算器３に入力され、 のように処理された後、レジスタ11に直接取り込まれ
る。このように繰り返し乗算を行い、ROM4から読みだし
た除数の逆数R0の精度を高めて最終的にレジスタ10から
の被除数データとの乗算 Ri×Ｘ〔X:被除数〕 を行い、２進への変換を行った後にデータメモリ１及び
レジスタ13に除算結果が書き込まれる。また、データの
入出力部14は、データメモリ１と外部とのデータの入出
力を行う。
データメモリ、２は加減算器、３は乗算器、４は乗算器
を用いて除算を行う際、除数の逆数を出力するROM、５
は乗算型除算の時に用いる減算回路、６は冗長度の存す
るSD表示型から２進の変換回路、7,8,9,10,12,13はそれ
ぞれ２進のデータを保持するレジスタ、11は冗長度の存
するSD表示のデータを保持するレジスタ、14は外部とデ
ータメモリとのデータ入出力部である。これは、従来例
を示した第３図の構成と異なり、乗算器３および減算回
路５では内部論理に冗長度の存するSD表示を用いるほ
か、そういった内部論理で処理したデータをメモリに送
るために冗長２進/2進数変換回路６が加わる。また乗算
器３を用いた除算において、繰り返し乗算に冗長度の存
するSD表示の内部論理の特徴を生かすため、即ち乗算結
果を２進数に変換しないでそのまま次の乗算に利用でき
るように、乗算器内部のリコード部を冗長度の存するSD
表示に適応させ、加えて冗長度の存するSD表示に適応し
たレジスタ11を設けて、上記内部論理の特徴を生かすよ
うなデータパス構成となっている。以下、データの流れ
について詳細に説明する。まず加減算を行う場合、デー
タメモリ１からレジスタ７及びレジスタ８にデータが取
り込まれ、レジスタ７とレジスタ８、時によってはレジ
スタ12、13のうちどれかから２つのデータが２進体系で
加減算器２に入力される。ここで通常の２進体系による
演算処理が行われた後、その結果が２進体系でデータメ
モリ１とレジスタ12に書き込まれる。次に乗算を行う場
合、データメモリ１からレジスタ９及びレジスタ10にデ
ータが取り込まれ、レジスタ９とレジスタ10、時によっ
てはレジスタ12、13のうちどれかから２つのデータが２
進体系で乗算器３に入力される。そして乗算器３の内部
で冗長度の存するSD表示による演算が行われ、レジスタ
11を通って冗長２進12進変換回路６で２進体系に変換さ
れた後、その結果が２進体系でデータメモリ１とレジス
タ13に書き込まれる。さらに除算を行う場合、データメ
モリ１からレジスタ９及びレジスタが取り込まれ、レジ
スタ10にデータ９から２進体系でROM4にデータが入力さ
れる。除算第１ステップでは、ROMからのデータとレジ
スタ９からのデータが２進体系で乗算器に入力され、 R0×Ｙ 〔Y:除数,R0:除数Ｙの逆数（共に２進）〕 という演算が冗長度の存するSD表示により行われ、その
結果が減算回路５で はその結果が冗長度の存するSD表示であることを示
す。〕 のように処理され、レジスタ11に冗長度の存するSD表示
のままで保持される。この動作と並行してROM4から出た
データは、レジスタ13に２進体系で保持されている。除
算第２ステップではレジスタ11からのデータ（SD表示）
とレジスタ13からのデータ（２進）が再び乗算器３に入
力され、 のように処理された後、今度はレジスタ11に直接取り込
まれる。除算器３ステップでは、レジスタ11からのデー
タ（SD表示）とレジスタ９からのデータ（２進）が乗算
器３に入力され、 という演算が行われた後、その結果が減算回路５で のように処理され、レジスタ11に冗長度の存するSD表示
のままで保持される。この動作と並行して、レジスタ11
からのデータは冗長２進/2進変換回路６で処理されてレ
ジスタ13に保持されている。除算第４ステップではレジ
スタ11からのデータ（SD表示）とレジスタ13からのデー
タ（２進）が再び乗算器３に入力され、 のように処理された後、レジスタ11に直接取り込まれ
る。このように繰り返し乗算を行い、ROM4から読みだし
た除数の逆数R0の精度を高めて最終的にレジスタ10から
の被除数データとの乗算 Ri×Ｘ〔X:被除数〕 を行い、２進への変換を行った後にデータメモリ１及び
レジスタ13に除算結果が書き込まれる。また、データの
入出力部14は、データメモリ１と外部とのデータの入出
力を行う。
ここで、内部論理として冗長度の存するSD表示を用い
て除算を行うときに使用される減算回路について説明す
る。除算は前記したようにROMから読み出した除数Ｙの
逆数R0を用いて、 Ri＝Ri-1×（２−Ri-1×Ｙ） という演算を繰り返し、除数の逆数の精度を高めるので
あるがＹを正規化された値とし、ROMから読みだした値
を R0＝1/Y±δ （但し １≦Ｙ＜2,δ≦2-7とする） として処理を追うと というようになる。減算回路５に入力されるデータは、
R0×Y,R1×Ｙ及びR2×Ｙとの結果であり、それぞれ１に
近い値の場合誤差は2-7以下をとる。１に近い値を冗長
度の存するSD表示で表現すると、 のように限り無く多く存在するが、１ビットを符号ビッ
トと絶対値ビットで表す冗長度の存するSD表示の場合、
上記の値について２からの引き算を考えると非常に簡単
に引き算値を表すことができる。即ち21の位のビットに
ついて、絶対値ビットの論理を反転（１→０又は０→
１）し、20の位以下のビットについては符号ビットの論
理を反転することで引き算が得られる。例えば 0.1111……のとき10. となる。
て除算を行うときに使用される減算回路について説明す
る。除算は前記したようにROMから読み出した除数Ｙの
逆数R0を用いて、 Ri＝Ri-1×（２−Ri-1×Ｙ） という演算を繰り返し、除数の逆数の精度を高めるので
あるがＹを正規化された値とし、ROMから読みだした値
を R0＝1/Y±δ （但し １≦Ｙ＜2,δ≦2-7とする） として処理を追うと というようになる。減算回路５に入力されるデータは、
R0×Y,R1×Ｙ及びR2×Ｙとの結果であり、それぞれ１に
近い値の場合誤差は2-7以下をとる。１に近い値を冗長
度の存するSD表示で表現すると、 のように限り無く多く存在するが、１ビットを符号ビッ
トと絶対値ビットで表す冗長度の存するSD表示の場合、
上記の値について２からの引き算を考えると非常に簡単
に引き算値を表すことができる。即ち21の位のビットに
ついて、絶対値ビットの論理を反転（１→０又は０→
１）し、20の位以下のビットについては符号ビットの論
理を反転することで引き算が得られる。例えば 0.1111……のとき10. となる。
但し、21より上位のビットについては、減算回路に入
力されるデータが前記のように１に近い値をとるので無
視してもよいことになる。これは、減算回路に入力され
るデータが１に近いとした場合のみ言えることである。
このように、冗長度の存するSD表示のデータを２から引
くという処理は、除算の際のROMの精度を高める場合に
限って冗長度の存するSD表示のまま行うと非常に簡単と
なり、その処理を実現する回路は第２図に示すように非
常に簡単なものとなる。
力されるデータが前記のように１に近い値をとるので無
視してもよいことになる。これは、減算回路に入力され
るデータが１に近いとした場合のみ言えることである。
このように、冗長度の存するSD表示のデータを２から引
くという処理は、除算の際のROMの精度を高める場合に
限って冗長度の存するSD表示のまま行うと非常に簡単と
なり、その処理を実現する回路は第２図に示すように非
常に簡単なものとなる。
以上のように本実施例によれば、コンパクトで高速な
処理が可能である。冗長度の存するSD表示を内部論理と
してもつ乗算器によって、乗算或は除算の際の繰り返し
乗算の演算時間を短くすることができ、マシンサイクル
を小さくすることができる。そして、除算の際に用いる
減算回路を前記に述べたような回路とすることによって
減算処理をその前のサイクルで同時に行うことが可能と
なり、繰り返し乗算を行う毎に１サイクルずつ演算時間
が短縮されるために、除算の演算時間が極めて短くな
る。加減及び乗算の演算時間を１マシンサイクルとして
し除算を考えた場合、R0の精度をあげるために３回の繰
り返し除算を行うとすると、各サイクルにおいて、 のような演算を行うこととなり、８サイクルで除算結果
が得られる。
処理が可能である。冗長度の存するSD表示を内部論理と
してもつ乗算器によって、乗算或は除算の際の繰り返し
乗算の演算時間を短くすることができ、マシンサイクル
を小さくすることができる。そして、除算の際に用いる
減算回路を前記に述べたような回路とすることによって
減算処理をその前のサイクルで同時に行うことが可能と
なり、繰り返し乗算を行う毎に１サイクルずつ演算時間
が短縮されるために、除算の演算時間が極めて短くな
る。加減及び乗算の演算時間を１マシンサイクルとして
し除算を考えた場合、R0の精度をあげるために３回の繰
り返し除算を行うとすると、各サイクルにおいて、 のような演算を行うこととなり、８サイクルで除算結果
が得られる。
このことから、少ないハードウェアで多種の演算を行
うことができるのに加えて、各演算における演算時間の
短縮とともに加減算、乗算に対する除算の演算時間比が
小さくなり、演算処理装置としてトータルパフォーマン
スの高いものとなる。なお、本実施例においては、冗長
度の存するSD表示を内部論理とした乗算器を用いて除算
を行えるようにしているが、減算回路の変更により、同
じようにニュートンラプソン法の利用により乗算器を用
いて開平をより少ないマシンサイクルで演算することが
可能である。そして、加減算器に通常の２進体系を用い
ているが、もちろんこれは冗長度の存するSD表示を用い
ても良く、演算処理装置としての構成も本実施例に限ら
れたものではない。また、本実施例ではマルチポートの
データ用メモリを用いており、各演算器を並列に動作さ
せることができるようなデータパス構成をとっているの
で、並列演算処理装置としても有用である。
うことができるのに加えて、各演算における演算時間の
短縮とともに加減算、乗算に対する除算の演算時間比が
小さくなり、演算処理装置としてトータルパフォーマン
スの高いものとなる。なお、本実施例においては、冗長
度の存するSD表示を内部論理とした乗算器を用いて除算
を行えるようにしているが、減算回路の変更により、同
じようにニュートンラプソン法の利用により乗算器を用
いて開平をより少ないマシンサイクルで演算することが
可能である。そして、加減算器に通常の２進体系を用い
ているが、もちろんこれは冗長度の存するSD表示を用い
ても良く、演算処理装置としての構成も本実施例に限ら
れたものではない。また、本実施例ではマルチポートの
データ用メモリを用いており、各演算器を並列に動作さ
せることができるようなデータパス構成をとっているの
で、並列演算処理装置としても有用である。
発明の効果 以上説明したように、本発明によれば、内部論理に冗
長度の存するSD表示をもつ乗算器を使用することによっ
て乗算或は除算等の際の繰り返し乗算の演算時間を短く
することができ、そのためにマシンサイクルを小さくし
て演算能力を上げることができる。そして、除算または
開平の際に用いる減算回路の工夫により、減算処理のサ
イクルを減らすことができ、加減算、乗算に対する除算
の演算時間比を小さくすることができるため、より少な
いハードウェアで多種の演算が可能な事に加えて、トー
タルパフォーマンスの高い演算処理が得られるという点
でその実用的効果は非常に大きい。
長度の存するSD表示をもつ乗算器を使用することによっ
て乗算或は除算等の際の繰り返し乗算の演算時間を短く
することができ、そのためにマシンサイクルを小さくし
て演算能力を上げることができる。そして、除算または
開平の際に用いる減算回路の工夫により、減算処理のサ
イクルを減らすことができ、加減算、乗算に対する除算
の演算時間比を小さくすることができるため、より少な
いハードウェアで多種の演算が可能な事に加えて、トー
タルパフォーマンスの高い演算処理が得られるという点
でその実用的効果は非常に大きい。
第１図は本発明の演算処理装置における一実施例のブロ
ック図、第２図は同装置の除算の際に用いる減算回路の
回路図、第３図は従来の演算処理装置のブロック図であ
る。 １……データメモリ、２……加減算器、３……乗算器、
４……ROM、５……減算回路、６……冗長２進/2進変換
回路、７……レジスタ。
ック図、第２図は同装置の除算の際に用いる減算回路の
回路図、第３図は従来の演算処理装置のブロック図であ
る。 １……データメモリ、２……加減算器、３……乗算器、
４……ROM、５……減算回路、６……冗長２進/2進変換
回路、７……レジスタ。
Claims (7)
- 【請求項１】２つの入力部のうち少なくとも一方の入力
部は符号付きデジットによる数表示データが入力可能な
構成を持ち、出力部は前記数表示データの状態で乗算結
果が出力可能な構成を持つ乗算手段と、 乗算型演算用として用いる値を記憶する記憶手段と、 前記乗算手段からの乗算結果を前記数表示データの状態
で乗算型演算に応じた定数から減算処理する減算処理手
段とを備え、 乗算型演算における繰り返し乗算の際は、前記記憶手段
と前記乗算器と前記減算処理手段を用い、前記減算処理
手段の出力データを２進数に変換することなく前記数表
示データの状態で乗算手段の一方の入力部に入力し、 乗算の際は、前記乗算器を用いることを特徴とする演算
処理装置。 - 【請求項２】前記乗算型演算が演算型除算または乗算型
開平であることを特徴とする特許請求の範囲第１項記載
の演算処理装置。 - 【請求項３】前記記憶手段の出力が、前記数表示データ
が入力可能な乗算手段の入力部に入力されることを特徴
とする特許請求の範囲第１項記載の演算処理装置。 - 【請求項４】前記乗算手段として乗算器を、前記記憶手
段としてROMを、前記減算処理手段として減算処理回路
を各々用いたことを特徴とする特許請求の範囲第１項記
載の演算処理装置。 - 【請求項５】符号付きデジットによる数表示は各桁が２
ビットにより構成されることを特徴とする特許請求の範
囲第１項記載の演算処理装置。 - 【請求項６】前記減算処理回路は、乗算型演算における
繰り返し乗算の際、前記数表示データの乗算結果を上位
桁部分と下位桁部分の２つに分け、上位桁部分は前記２
ビットの内の一方のビット、下位桁部分は他方のビット
にそれぞれビット操作を行うことにより、乗算型演算に
応じた定数からの減算処理を行った値を出力することを
特徴とする特許請求の範囲第５項記載の演算処理装置。 - 【請求項７】前記２ビットがそれぞれ符号および絶対値
を表すことを特徴とする特許請求の範囲第５項または第
６項記載の演算処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63083317A JP2605792B2 (ja) | 1988-04-05 | 1988-04-05 | 演算処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63083317A JP2605792B2 (ja) | 1988-04-05 | 1988-04-05 | 演算処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01255032A JPH01255032A (ja) | 1989-10-11 |
| JP2605792B2 true JP2605792B2 (ja) | 1997-04-30 |
Family
ID=13799048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63083317A Expired - Lifetime JP2605792B2 (ja) | 1988-04-05 | 1988-04-05 | 演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2605792B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3011300B2 (ja) * | 1991-02-19 | 2000-02-21 | 三菱電機株式会社 | 半導体記憶装置 |
-
1988
- 1988-04-05 JP JP63083317A patent/JP2605792B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01255032A (ja) | 1989-10-11 |
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