JP3011300B2 - 半導体記憶装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 26
- 238000006243 chemical reaction Methods 0.000 claims description 49
- 230000006870 function Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 13
- 238000000034 method Methods 0.000 description 7
- 230000000295 complement effect Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
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- 238000010348 incorporation Methods 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/501—Half or full adders, i.e. basic adder cells for one denomination
- G06F7/503—Half or full adders, i.e. basic adder cells for one denomination using carry switching, i.e. the incoming carry being connected directly, or only via an inverter, to the carry output under control of a carry propagate signal
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
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Description
【０００１】
【産業上の利用分野】この発明は半導体記憶装置に関
し、特に通常２進数データおよび冗長２進数データを記
憶する半導体記憶装置に関する。
し、特に通常２進数データおよび冗長２進数データを記
憶する半導体記憶装置に関する。
【０００２】
【従来の技術】近年、半導体技術の進歩は目覚ましく、
多くの回路素子を１つのチップ上に集積化することが可
能になってきた。また、処理速度をさらに高速化すると
いう要求も多く、特に算術演算を高速に処理したいとい
う要求が強くなっている。そして、算術演算を高速に処
理するための方法として、冗長２進数を用いた演算回路
の利用が注目を集めている。
多くの回路素子を１つのチップ上に集積化することが可
能になってきた。また、処理速度をさらに高速化すると
いう要求も多く、特に算術演算を高速に処理したいとい
う要求が強くなっている。そして、算術演算を高速に処
理するための方法として、冗長２進数を用いた演算回路
の利用が注目を集めている。
【０００３】ここで、各桁が０および１の２数で表わさ
れる一般的な２進数を通常２進数と呼ぶ。これに対し
て、各桁が１，０および−１の３数で表わされる２進数
を冗長２進数と呼ぶ。ｎビットの２進数は一般にｘn ｘ
n-1 …ｘ1 と表現される。ここでは、符号なし２進表示
による２進数を［ｘn ｘn-1 …ｘ1 ］2 と表記し、２の
補数表示による２進数を［ｘn ｘn-1 …ｘ1 ］C2と表記
する。この場合、ｘn ，ｘn-1 ，…，ｘ1 の各々は０ま
たは１を表わしている。また、冗長２進数を［ｘn ，ｘ
n-1 ，…ｘ1 ］SD2 と表記する。この場合、ｘn ，ｘ
n-1 ，…，ｘ1 の各々は１，０または−１を表わす。
れる一般的な２進数を通常２進数と呼ぶ。これに対し
て、各桁が１，０および−１の３数で表わされる２進数
を冗長２進数と呼ぶ。ｎビットの２進数は一般にｘn ｘ
n-1 …ｘ1 と表現される。ここでは、符号なし２進表示
による２進数を［ｘn ｘn-1 …ｘ1 ］2 と表記し、２の
補数表示による２進数を［ｘn ｘn-1 …ｘ1 ］C2と表記
する。この場合、ｘn ，ｘn-1 ，…，ｘ1 の各々は０ま
たは１を表わしている。また、冗長２進数を［ｘn ，ｘ
n-1 ，…ｘ1 ］SD2 と表記する。この場合、ｘn ，ｘ
n-1 ，…，ｘ1 の各々は１，０または−１を表わす。
【０００４】通常２進表現では、１０進数の“３”は
［０１１］2 と表わされる。一方、冗長２進表現では、
１０進数の“３”は［０，１，１］SD2 または［１，
０，−１］SD2 と表わされる。このように、冗長２進表
現では、１つの数を複数の方法で表わすことができる。
［０１１］2 と表わされる。一方、冗長２進表現では、
１０進数の“３”は［０，１，１］SD2 または［１，
０，−１］SD2 と表わされる。このように、冗長２進表
現では、１つの数を複数の方法で表わすことができる。
【０００５】通常２進数と冗長２進数との間の相互変換
については、たとえば、高木，安浦，矢島：“冗長２進
加算木を用いたＶＬＳＩ向き高速乗算器”，電子通信学
会論文誌´８３／６ Ｖｏｌ．Ｊ６６−Ｄ Ｎｏ．６，
ｐｐ．６８３−６９０に説明されている。
については、たとえば、高木，安浦，矢島：“冗長２進
加算木を用いたＶＬＳＩ向き高速乗算器”，電子通信学
会論文誌´８３／６ Ｖｏｌ．Ｊ６６−Ｄ Ｎｏ．６，
ｐｐ．６８３−６９０に説明されている。
【０００６】通常２進表現は、冗長２進表現の１つと一
致している。たとえば、冗長２進表現の［０１１］2 は
冗長２進表現の［０，１，１］SD2 に一致している。し
たがって、通常２進数を冗長２進数へ変換する際には、
何も処理を行なう必要がない。
致している。たとえば、冗長２進表現の［０１１］2 は
冗長２進表現の［０，１，１］SD2 に一致している。し
たがって、通常２進数を冗長２進数へ変換する際には、
何も処理を行なう必要がない。
【０００７】一方、冗長２進数から通常２進数への変換
は、２つの２進数の減算により行なうことができる。一
方の２進数は、冗長２進数の“１”の桁に対応するビッ
トを“１”に設定しかつ残りのビットを“０”に設定す
ることにより得られる。他方の２進数は、冗長２進数の
“−１”の桁に対応するビットを“１”に設定しかつ残
りのビットを“０”に設定することにより得られる。一
方の２進数から他方の２進数を減算すると、２の補数表
示による通常２進数が得られる。
は、２つの２進数の減算により行なうことができる。一
方の２進数は、冗長２進数の“１”の桁に対応するビッ
トを“１”に設定しかつ残りのビットを“０”に設定す
ることにより得られる。他方の２進数は、冗長２進数の
“−１”の桁に対応するビットを“１”に設定しかつ残
りのビットを“０”に設定することにより得られる。一
方の２進数から他方の２進数を減算すると、２の補数表
示による通常２進数が得られる。
【０００８】たとえば、冗長２進数［１，０，−１］
SD2 は、次のようにして通常２進数［０１１］C2に変換
される。
SD2 は、次のようにして通常２進数［０１１］C2に変換
される。
【０００９】 ［１，０，−１］SD2 ＝［１００］2 −［００１］2 ＝［０１１］C2 ２つの通常２進数の減算は、２の補数表示による２進数
を用いた加算により行なわれる。したがって、冗長２進
数から通常２進数への変換は主として加算回路を用いて
行なわれる。
を用いた加算により行なわれる。したがって、冗長２進
数から通常２進数への変換は主として加算回路を用いて
行なわれる。
【００１０】通常２進数を用いた演算では、桁上げ信号
の伝搬による遅延が生じるため、データのビット長が長
くなるほど演算時間が長くなる。これに対して、冗長２
進数表現では１つの数を複数の形で表現できるので、桁
上げの回数を減少させることが可能となる。冗長２進数
を用いた加算および乗算については、上記の電子通信学
会論文誌に説明されている。
の伝搬による遅延が生じるため、データのビット長が長
くなるほど演算時間が長くなる。これに対して、冗長２
進数表現では１つの数を複数の形で表現できるので、桁
上げの回数を減少させることが可能となる。冗長２進数
を用いた加算および乗算については、上記の電子通信学
会論文誌に説明されている。
【００１１】ここでは、簡単な加算の例を説明する。た
とえば、３＋１＝４という加算を通常２進数を用いて行
なうと、図７に示されるように、最下位ビットから第２
ビットへ桁上げが生じ、さらに第２ビットから第３ビッ
トへ桁上げが生じる。これに対して、図８に示されるよ
うに、１０進数の“３”を冗長２進数の［１，０，−
１］SD2 で表わし、１０進数の“１”を冗長２進数の
［０，０，１］SD2 で表わす。このような冗長２進数を
用いた加算では、桁上げが生じない。したがって、冗長
２進数を用いると、高速な演算が可能となる。
とえば、３＋１＝４という加算を通常２進数を用いて行
なうと、図７に示されるように、最下位ビットから第２
ビットへ桁上げが生じ、さらに第２ビットから第３ビッ
トへ桁上げが生じる。これに対して、図８に示されるよ
うに、１０進数の“３”を冗長２進数の［１，０，−
１］SD2 で表わし、１０進数の“１”を冗長２進数の
［０，０，１］SD2 で表わす。このような冗長２進数を
用いた加算では、桁上げが生じない。したがって、冗長
２進数を用いると、高速な演算が可能となる。
【００１２】冗長２進数を利用する演算回路では回路素
子の数が多くなるが、最近の半導体技術の進歩により回
路素子の数が多いことは何ら問題ではなくなっている。
そのため、冗長２進数を利用する高速性能を有する演算
回路が半導体集積回路装置内に組み込まれるようになっ
てきた。たとえば、Yamashita et al., “A 200MHz16-b
it BiCMOS Signal Processor” ,1989 ISSCC DIGEST OF
TECHNICAL PAPERS,pp.172-173およびEdamatsu et al.,
“A 33MFLOPS Floating Point Processor using Redund
ant Binary Representation ”,1988 ISSCC DIGEST OF
TECHNICAL PAPERS,pp.152-153 に冗長２進数を利用した
演算回路が開示されている。
子の数が多くなるが、最近の半導体技術の進歩により回
路素子の数が多いことは何ら問題ではなくなっている。
そのため、冗長２進数を利用する高速性能を有する演算
回路が半導体集積回路装置内に組み込まれるようになっ
てきた。たとえば、Yamashita et al., “A 200MHz16-b
it BiCMOS Signal Processor” ,1989 ISSCC DIGEST OF
TECHNICAL PAPERS,pp.172-173およびEdamatsu et al.,
“A 33MFLOPS Floating Point Processor using Redund
ant Binary Representation ”,1988 ISSCC DIGEST OF
TECHNICAL PAPERS,pp.152-153 に冗長２進数を利用した
演算回路が開示されている。
【００１３】
【発明が解決しようとする課題】上記のように、冗長２
進数を利用した高速な演算回路が開発されている。しか
しながら、多くのデータ処理システムでは、通常２進数
データが用いられる。そのため、冗長２進数を利用する
演算回路を他のシステムと接続するためには、冗長２進
数と通常２進数との間で相互変換が必要となる。そのた
めには、上記のように通常２進数の加算回路が必要とな
り、変換のために演算時間が増加する。
進数を利用した高速な演算回路が開発されている。しか
しながら、多くのデータ処理システムでは、通常２進数
データが用いられる。そのため、冗長２進数を利用する
演算回路を他のシステムと接続するためには、冗長２進
数と通常２進数との間で相互変換が必要となる。そのた
めには、上記のように通常２進数の加算回路が必要とな
り、変換のために演算時間が増加する。
【００１４】特に、通常のマイクロプロセッサでは、多
数のデータに関して算術演算処理および論理演算処理が
行なわれる。算術演算処理は冗長２進数データを用いて
行なうことができるが、論理演算処理は冗長２進数デー
タを用いて行なうことはできない。
数のデータに関して算術演算処理および論理演算処理が
行なわれる。算術演算処理は冗長２進数データを用いて
行なうことができるが、論理演算処理は冗長２進数デー
タを用いて行なうことはできない。
【００１５】図９に、一般的なマイクロプロセッサの主
として実行部を示す。マイクロプロセッサ３００は、レ
ジスタファイル回路（ＲＦ）３１０および演算処理回路
（ＡＬＵ）３２０を含む。このマイクロプロセッサ３０
０には主記憶装置２００が接続される。マイクロプロセ
ッサ３００は１つのＬＳＩにより形成され、主記憶装置
２００は別のＬＳＩにより形成される。主記憶装置２０
０には通常２進数データが記憶されている。演算処理回
路３２０は、算術演算処理、論理演算処理等の演算処理
を行なう。レジスタファイル回路３１０は、通常ＲＡＭ
（ＲａｎｄｏｍＡｃｃｅｓｓ Ｍｅｍｏｒｙ）からな
り、主記憶装置２００に記憶されるデータのうち演算処
理回路３２０の処理に必要なデータを記憶する。
として実行部を示す。マイクロプロセッサ３００は、レ
ジスタファイル回路（ＲＦ）３１０および演算処理回路
（ＡＬＵ）３２０を含む。このマイクロプロセッサ３０
０には主記憶装置２００が接続される。マイクロプロセ
ッサ３００は１つのＬＳＩにより形成され、主記憶装置
２００は別のＬＳＩにより形成される。主記憶装置２０
０には通常２進数データが記憶されている。演算処理回
路３２０は、算術演算処理、論理演算処理等の演算処理
を行なう。レジスタファイル回路３１０は、通常ＲＡＭ
（ＲａｎｄｏｍＡｃｃｅｓｓ Ｍｅｍｏｒｙ）からな
り、主記憶装置２００に記憶されるデータのうち演算処
理回路３２０の処理に必要なデータを記憶する。
【００１６】ここで、演算処理回路３２０として、冗長
２進数を利用する演算および冗長２進数と通常２進数と
の間の相互変換が可能な演算回路を用いた場合を想定
し、その場合における動作を説明する。
２進数を利用する演算および冗長２進数と通常２進数と
の間の相互変換が可能な演算回路を用いた場合を想定
し、その場合における動作を説明する。
【００１７】まず、演算処理回路３２０の演算処理に必
要な通常２進数データが主記憶装置２００からレジスタ
ファイル回路３１０に転送され、そこに記憶される。た
とえば、２数を加算する命令を実行するときには、２つ
の通常２進数データが主記憶装置２００からレジスタフ
ァイル回路３１０に転送される。
要な通常２進数データが主記憶装置２００からレジスタ
ファイル回路３１０に転送され、そこに記憶される。た
とえば、２数を加算する命令を実行するときには、２つ
の通常２進数データが主記憶装置２００からレジスタフ
ァイル回路３１０に転送される。
【００１８】次に、演算処理回路３２０はその２つのデ
ータの加算処理を実行する。通常２進数データは冗長２
進数データとみなすこともできるので、この場合、演算
処理回路３２０は冗長２進数を利用した演算を実行す
る。それにより、演算時間が短縮される。その演算結果
は冗長２進数データとなる。
ータの加算処理を実行する。通常２進数データは冗長２
進数データとみなすこともできるので、この場合、演算
処理回路３２０は冗長２進数を利用した演算を実行す
る。それにより、演算時間が短縮される。その演算結果
は冗長２進数データとなる。
【００１９】通常、レジスタファイル回路３１０は冗長
２進数データを記憶することはできない。そのため、演
算処理回路３２０は、冗長２進数データを通常２進数デ
ータに変換する。その変換された通常２進数データがレ
ジスタファイル回路３１０に記憶される。この場合、演
算処理回路３２０は、演算処理に加えて変換処理を行な
う必要があるので、結局実行時間は長くなる。
２進数データを記憶することはできない。そのため、演
算処理回路３２０は、冗長２進数データを通常２進数デ
ータに変換する。その変換された通常２進数データがレ
ジスタファイル回路３１０に記憶される。この場合、演
算処理回路３２０は、演算処理に加えて変換処理を行な
う必要があるので、結局実行時間は長くなる。
【００２０】また、レジスタファイル回路３１０が冗長
２進数データを記憶することができると仮定すると、演
算結果は冗長２進数の形でレジスタファイル回路３１０
に記憶される。次にその演算結果を利用する命令が算術
演算の命令であれば、その冗長２進数データを用いてそ
の演算を実行することができる。
２進数データを記憶することができると仮定すると、演
算結果は冗長２進数の形でレジスタファイル回路３１０
に記憶される。次にその演算結果を利用する命令が算術
演算の命令であれば、その冗長２進数データを用いてそ
の演算を実行することができる。
【００２１】しかし、次にその演算結果を利用する命令
が論理演算の命令であれば、その冗長２進数データを通
常２進数データに変換する必要がある。その場合、演算
処理回路３２０が変換処理を行なわなければならず、結
局実行時間が増加する。
が論理演算の命令であれば、その冗長２進数データを通
常２進数データに変換する必要がある。その場合、演算
処理回路３２０が変換処理を行なわなければならず、結
局実行時間が増加する。
【００２２】さらに、たとえ論理演算の命令がまったく
存在しないとしても、レジスタファイル回路３１０に記
憶された冗長２進数データは最終的には主記憶装置２０
０に保存される。主記憶装置２００は、システム内で他
の回路とも接続されるので、データを必ず通常２進数の
形で記憶する必要がある。したがって、レジスタファイ
ル回路３１０に記憶された冗長２進数データは、演算処
理回路３２０により通常２進数データに変換された後
に、主記憶装置２００に転送される。
存在しないとしても、レジスタファイル回路３１０に記
憶された冗長２進数データは最終的には主記憶装置２０
０に保存される。主記憶装置２００は、システム内で他
の回路とも接続されるので、データを必ず通常２進数の
形で記憶する必要がある。したがって、レジスタファイ
ル回路３１０に記憶された冗長２進数データは、演算処
理回路３２０により通常２進数データに変換された後
に、主記憶装置２００に転送される。
【００２３】このように、冗長２進数データを通常２進
数データに変換するために余分な時間がかかり、実行速
度が遅くなる。そのため、マイクロプロセッサに冗長２
進数を利用する演算回路を組み込むことは実際には行な
われていない。
数データに変換するために余分な時間がかかり、実行速
度が遅くなる。そのため、マイクロプロセッサに冗長２
進数を利用する演算回路を組み込むことは実際には行な
われていない。
【００２４】しかし、算術演算を冗長２進数で実行する
ことによりマイクロプロセッサをさらに高速化したいと
いう要求は非常に多い。
ことによりマイクロプロセッサをさらに高速化したいと
いう要求は非常に多い。
【００２５】この発明の目的は、冗長２進数データから
通常２進数データへの変換により生じる実行時間の増加
をなくし、高速な演算処理を可能にすることである。
通常２進数データへの変換により生じる実行時間の増加
をなくし、高速な演算処理を可能にすることである。
【００２６】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、冗長２進数データを通常２進数データに変換
する機能を有する半導体記憶装置であって、外部から書
込まれる複数ビット数の通常または冗長２進数データを
受取り、かつ読出した複数ビット数の通常または冗長２
進数データを外部へ出力する読出／書込回路と、書込ま
れる２進数データのビット数にそれぞれ対応して設けら
れた複数のメモリ回路とを備えている。複数のメモリ回
路の各々は、読出／書込回路によって受取られた、通常
２進数データの対応するビット、または冗長２進数デー
タの対応するビットを構成するデータビットを記憶する
第１のメモリセルと、読出／書込回路によって受取られ
た、冗長２進数データの対応するビットを構成するサイ
ンビットを記憶する第２のメモリセルと、第１のメモリ
セルからデータビットを、かつ第２のメモリセルからサ
インビットを受取り、所定の演算を行なう変換回路とを
含んでいる。複数のメモリ回路の複数の変換回路が全体
として、受取ったそれぞれのデータビットおよびサイン
ビットに基づいて、書込まれた冗長２進数データを通常
２進数データに変換し、複数の変換回路の各々は、変換
された通常２進数データの対応するビットを記憶する。
複数のメモリ回路の各々はさらに、通常２進数データの
読出時には、対応する変換回路に記憶されているビット
を読出／書込回路に出力し、冗長２進数データの読出時
には、第１のメモリセルに記憶されているデータビット
を読出／書込回路に出力するように切換わる選択回路を
含み、第２のメモリセルに記憶されているサインビット
は読出／書込回路に与えられるように結合されている。
憶装置は、冗長２進数データを通常２進数データに変換
する機能を有する半導体記憶装置であって、外部から書
込まれる複数ビット数の通常または冗長２進数データを
受取り、かつ読出した複数ビット数の通常または冗長２
進数データを外部へ出力する読出／書込回路と、書込ま
れる２進数データのビット数にそれぞれ対応して設けら
れた複数のメモリ回路とを備えている。複数のメモリ回
路の各々は、読出／書込回路によって受取られた、通常
２進数データの対応するビット、または冗長２進数デー
タの対応するビットを構成するデータビットを記憶する
第１のメモリセルと、読出／書込回路によって受取られ
た、冗長２進数データの対応するビットを構成するサイ
ンビットを記憶する第２のメモリセルと、第１のメモリ
セルからデータビットを、かつ第２のメモリセルからサ
インビットを受取り、所定の演算を行なう変換回路とを
含んでいる。複数のメモリ回路の複数の変換回路が全体
として、受取ったそれぞれのデータビットおよびサイン
ビットに基づいて、書込まれた冗長２進数データを通常
２進数データに変換し、複数の変換回路の各々は、変換
された通常２進数データの対応するビットを記憶する。
複数のメモリ回路の各々はさらに、通常２進数データの
読出時には、対応する変換回路に記憶されているビット
を読出／書込回路に出力し、冗長２進数データの読出時
には、第１のメモリセルに記憶されているデータビット
を読出／書込回路に出力するように切換わる選択回路を
含み、第２のメモリセルに記憶されているサインビット
は読出／書込回路に与えられるように結合されている。
【００２７】
【作用】この発明にかかる半導体記憶装置において、書
込手段により記憶手段のメモリセルに冗長２進数データ
が書込まれると、その冗長２進数データは変換手段によ
り通常２進数データに変換される。冗長２進数データが
必要なときには、メモリセルに記憶された冗長２進数デ
ータが選択手段により選択され、その選択された冗長２
進数データが読出手段により読出される。通常２進数デ
ータが必要なときには、変換手段により変換された通常
２進数データが選択手段により選択され、その選択され
た通常２進数データが読出手段により読出される。
込手段により記憶手段のメモリセルに冗長２進数データ
が書込まれると、その冗長２進数データは変換手段によ
り通常２進数データに変換される。冗長２進数データが
必要なときには、メモリセルに記憶された冗長２進数デ
ータが選択手段により選択され、その選択された冗長２
進数データが読出手段により読出される。通常２進数デ
ータが必要なときには、変換手段により変換された通常
２進数データが選択手段により選択され、その選択され
た通常２進数データが読出手段により読出される。
【００２８】書込手段により記憶手段のメモリセルに通
常２進数データが書込まれた場合には、その通常２進数
データはそのままの形で冗長２進数データとみなすこと
ができる。この場合、メモリセルに記憶されたデータと
変換手段により変換されたデータとは同じ形になってい
る。
常２進数データが書込まれた場合には、その通常２進数
データはそのままの形で冗長２進数データとみなすこと
ができる。この場合、メモリセルに記憶されたデータと
変換手段により変換されたデータとは同じ形になってい
る。
【００２９】このように、記憶手段に冗長２進数データ
および通常２進数データのいずれが書込まれていても、
必要に応じて、そのデータを冗長２進数データの形で読
出すこともできかつ通常２進数データの形で読出すこと
もできる。
および通常２進数データのいずれが書込まれていても、
必要に応じて、そのデータを冗長２進数データの形で読
出すこともできかつ通常２進数データの形で読出すこと
もできる。
【００３０】
【実施例】以下、この発明の実施例を図面を用いて詳細
に説明する。
に説明する。
【００３１】図１は、この発明の実施例による半導体記
憶装置の構成を示すブロック図である。
憶装置の構成を示すブロック図である。
【００３２】半導体記憶装置１は、複数行および複数列
に配列された複数のメモリ回路１０、読出／書込回路２
０およびデコーダ・制御回路３０を含む。メモリ回路１
０の各列に対応して第１および第２のビット線ＢＬ１，
ＢＬ２が設けられ、メモリ回路１０の各行に対応してワ
ード線ＷＬが設けられる。第１および第２のビット線Ｂ
Ｌ１，ＢＬ２は読出／書込回路２０に接続される。各ワ
ード線ＷＬはデコーダ・制御回路３０に接続される。メ
モリ回路１０の列の数は記憶されるデータＤのビット数
に対応する。したがって、メモリ回路１０の列の数がｎ
であるときには、メモリ回路１０の各行にｎビットのデ
ータが記憶される。
に配列された複数のメモリ回路１０、読出／書込回路２
０およびデコーダ・制御回路３０を含む。メモリ回路１
０の各列に対応して第１および第２のビット線ＢＬ１，
ＢＬ２が設けられ、メモリ回路１０の各行に対応してワ
ード線ＷＬが設けられる。第１および第２のビット線Ｂ
Ｌ１，ＢＬ２は読出／書込回路２０に接続される。各ワ
ード線ＷＬはデコーダ・制御回路３０に接続される。メ
モリ回路１０の列の数は記憶されるデータＤのビット数
に対応する。したがって、メモリ回路１０の列の数がｎ
であるときには、メモリ回路１０の各行にｎビットのデ
ータが記憶される。
【００３３】各メモリ回路１０は、対応するワード線Ｗ
Ｌおよび対応する第１および第２のビット線ＢＬ１，Ｂ
Ｌ２に接続されている。各行の各メモリ回路１０から出
力される桁上げ信号ＣＲは上位ビットのメモリ回路１０
に与えられる。なお、最右列の各メモリ回路１０には下
位からの桁上げ入力として" １" が与えられている。
Ｌおよび対応する第１および第２のビット線ＢＬ１，Ｂ
Ｌ２に接続されている。各行の各メモリ回路１０から出
力される桁上げ信号ＣＲは上位ビットのメモリ回路１０
に与えられる。なお、最右列の各メモリ回路１０には下
位からの桁上げ入力として" １" が与えられている。
【００３４】読出／書込回路２０には外部から通常２進
数データＤまたは冗長２進数データＤが与えられる。ま
た、読出／書込回路２０から半導体記憶装置１の外部に
通常２進数データＤまたは冗長２進数データＤが出力さ
れる。読出／書込回路２０には外部から選択信号ＳＥＬ
および読出／書込信号ＲＷが与えられる。選択信号ＳＥ
Ｌは、すべてのメモリ回路１０にも与えられる。デコー
ダ・制御回路３０には、外部からアドレス信号ＡＤが与
えられる。
数データＤまたは冗長２進数データＤが与えられる。ま
た、読出／書込回路２０から半導体記憶装置１の外部に
通常２進数データＤまたは冗長２進数データＤが出力さ
れる。読出／書込回路２０には外部から選択信号ＳＥＬ
および読出／書込信号ＲＷが与えられる。選択信号ＳＥ
Ｌは、すべてのメモリ回路１０にも与えられる。デコー
ダ・制御回路３０には、外部からアドレス信号ＡＤが与
えられる。
【００３５】図２に、各メモリ回路１０の構成が示され
る。メモリ回路１０は、データビットメモリセル１１、
サインビットメモリセル１２、変換回路１３および選択
回路１４を含む。データビットメモリセル１１およびサ
インビットメモリセル１２の各々は、１ビットのデータ
を記憶する。
る。メモリ回路１０は、データビットメモリセル１１、
サインビットメモリセル１２、変換回路１３および選択
回路１４を含む。データビットメモリセル１１およびサ
インビットメモリセル１２の各々は、１ビットのデータ
を記憶する。
【００３６】データビットメモリセル１１の入力端子は
対応する第１のビット線ＢＬ１に接続されている。デー
タビットメモリセル１１の制御端子は対応するワード線
ＷＬに接続されている。サインビットメモリセル１２の
入力端子は対応する第２のビット線ＢＬ２に接続されて
いる。サインビットメモリセル１２の制御端子は対応す
るワード線ＷＬに接続されている。データビットメモリ
セル１１の出力端子は変換回路１３の一方の入力端子Ｂ
および選択回路１４の一方の入力端子ａに接続されてい
る。サインビットメモリセル１２の出力端子は変換回路
１３の他方の入力端子Ａおよび対応する第２のビット線
ＢＬ２に接続されている。
対応する第１のビット線ＢＬ１に接続されている。デー
タビットメモリセル１１の制御端子は対応するワード線
ＷＬに接続されている。サインビットメモリセル１２の
入力端子は対応する第２のビット線ＢＬ２に接続されて
いる。サインビットメモリセル１２の制御端子は対応す
るワード線ＷＬに接続されている。データビットメモリ
セル１１の出力端子は変換回路１３の一方の入力端子Ｂ
および選択回路１４の一方の入力端子ａに接続されてい
る。サインビットメモリセル１２の出力端子は変換回路
１３の他方の入力端子Ａおよび対応する第２のビット線
ＢＬ２に接続されている。
【００３７】変換回路１３の出力端子Ｓは選択回路１４
の他方の入力端子ｂに接続されている。選択回路１４の
制御端子は対応するワード線ＷＬに接続されている。選
択回路１４の出力端子は対応する第１のビット線ＢＬ１
に接続されている。選択回路１４のセレクト端子ｓａに
は選択信号ＳＥＬが与えられる。変換回路１３は、下位
ビットに対応するメモリ回路内の変換回路から桁上げ入
力端子ＣＩを介して桁上げ信号ＣＲを受け、上位ビット
に対応するメモリ回路内の変換回路に桁上げ出力端子Ｃ
Ｏを介して桁上げ信号ＣＲを与える。
の他方の入力端子ｂに接続されている。選択回路１４の
制御端子は対応するワード線ＷＬに接続されている。選
択回路１４の出力端子は対応する第１のビット線ＢＬ１
に接続されている。選択回路１４のセレクト端子ｓａに
は選択信号ＳＥＬが与えられる。変換回路１３は、下位
ビットに対応するメモリ回路内の変換回路から桁上げ入
力端子ＣＩを介して桁上げ信号ＣＲを受け、上位ビット
に対応するメモリ回路内の変換回路に桁上げ出力端子Ｃ
Ｏを介して桁上げ信号ＣＲを与える。
【００３８】冗長２進数データは図３に示されるように
サインビットおよびデータビットからなる。冗長２進数
の“−１”はサインビット“１”とデータビット“１”
で表わされる。冗長２進数の“１”はサインビット
“０”およびデータビット“１”で表わされる。冗長２
進数の“０”はデータビット“０”で表わされる。この
場合、データビットが“０”であればサインビットの値
にかかわらず、そのビットは冗長２進数の“０”である
と認識される。
サインビットおよびデータビットからなる。冗長２進数
の“−１”はサインビット“１”とデータビット“１”
で表わされる。冗長２進数の“１”はサインビット
“０”およびデータビット“１”で表わされる。冗長２
進数の“０”はデータビット“０”で表わされる。この
場合、データビットが“０”であればサインビットの値
にかかわらず、そのビットは冗長２進数の“０”である
と認識される。
【００３９】通常２進数データの各ビットは第１のビッ
ト線ＢＬ１に与えられる。冗長２進数データの各桁のデ
ータビットは第１のビット線ＢＬ１に与えられ、冗長２
進数データの各桁のサインビットは第２のビット線ＢＬ
２に与えられる。データビットメモリセル１１は、通常
２進数データの各ビットまたは冗長２進数データの各桁
のデータビットを記憶する。サインビットメモリセル１
２は、冗長２進数データの各桁のサインビットを記憶す
る。データビットメモリセル１１に通常２進数データの
各ビットが与えられたときには、サインビットメモリセ
ル１２には“０”が与えられる。
ト線ＢＬ１に与えられる。冗長２進数データの各桁のデ
ータビットは第１のビット線ＢＬ１に与えられ、冗長２
進数データの各桁のサインビットは第２のビット線ＢＬ
２に与えられる。データビットメモリセル１１は、通常
２進数データの各ビットまたは冗長２進数データの各桁
のデータビットを記憶する。サインビットメモリセル１
２は、冗長２進数データの各桁のサインビットを記憶す
る。データビットメモリセル１１に通常２進数データの
各ビットが与えられたときには、サインビットメモリセ
ル１２には“０”が与えられる。
【００４０】変換回路１３は、主として全加算器を含
み、桁上げ信号ＣＲ、データビットおよびサインビット
に基づいて、外部からの命令なしに冗長２進数データを
通常２進数データに自動的に変換する。図１に示される
１行に相当する複数の変換回路１３が、ｎ桁の冗長２進
数データを上述した方法で通常２進数データに変換す
る。すなわち、１行に相当するｎ個の変換回路１３は、
与えられた冗長２進数データから２種類の通常２進数デ
ータを作成し、それらの通常２進数データを全加算器で
加算することにより、与えられた冗長２進数データを通
常２進数データに変換する。
み、桁上げ信号ＣＲ、データビットおよびサインビット
に基づいて、外部からの命令なしに冗長２進数データを
通常２進数データに自動的に変換する。図１に示される
１行に相当する複数の変換回路１３が、ｎ桁の冗長２進
数データを上述した方法で通常２進数データに変換す
る。すなわち、１行に相当するｎ個の変換回路１３は、
与えられた冗長２進数データから２種類の通常２進数デ
ータを作成し、それらの通常２進数データを全加算器で
加算することにより、与えられた冗長２進数データを通
常２進数データに変換する。
【００４１】図４に、変換回路１３の詳細な構成を示
す。変換回路１３は、インバータ１３ａと、ＡＮＤゲー
ト１３ｂと、ＮＡＮＤゲート１３ｃと、論理回路１３ｄ
とを備えている。
す。変換回路１３は、インバータ１３ａと、ＡＮＤゲー
ト１３ｂと、ＮＡＮＤゲート１３ｃと、論理回路１３ｄ
とを備えている。
【００４２】入力端子Ａには、図２のサインビットメモ
リセル１２からサインビットが入力され、ＮＡＮＤゲー
ト１３ｃの一方入力に与えられるとともに、インバータ
１３ａによって反転されてＡＮＤゲート１３ｂの一方入
力に与えられる。
リセル１２からサインビットが入力され、ＮＡＮＤゲー
ト１３ｃの一方入力に与えられるとともに、インバータ
１３ａによって反転されてＡＮＤゲート１３ｂの一方入
力に与えられる。
【００４３】入力端子Ｂには、図２のデータビットメモ
リセル１１からデータビットが入力され、ＡＮＤゲート
１３ｂの他方入力およびＮＡＮＤゲート１３ｃの他方入
力に与えられる。
リセル１１からデータビットが入力され、ＡＮＤゲート
１３ｂの他方入力およびＮＡＮＤゲート１３ｃの他方入
力に与えられる。
【００４４】ＡＮＤゲート１３ｂの出力は、論理回路１
３ｄの一方の入力Ａ′に与えられ、ＮＡＮＤゲート１３
ｃの出力は、論理回路１３ｄの他方の入力Ｂ′に与えら
れる。
３ｄの一方の入力Ａ′に与えられ、ＮＡＮＤゲート１３
ｃの出力は、論理回路１３ｄの他方の入力Ｂ′に与えら
れる。
【００４５】論理回路１３ｄは、ＮチャネルＭＯＳトラ
ンジスタＴ１〜Ｔ６およびインバータＧ１〜Ｇ７を含
む。桁上げ入力端子ＣＩは下位ビットに対応するメモリ
回路１０内の論理回路１３ｄから桁上げ信号ＣＲを受取
る。出力端子Ｓからは、変換結果である通常２進数の対
応する桁のビットが出力される。桁上げ出力端子ＣＯか
らは、上位ビットに対応するメモリ回路１０内の論理回
路１３ｄに与えられるべき桁上げ信号ＣＲが出力され
る。
ンジスタＴ１〜Ｔ６およびインバータＧ１〜Ｇ７を含
む。桁上げ入力端子ＣＩは下位ビットに対応するメモリ
回路１０内の論理回路１３ｄから桁上げ信号ＣＲを受取
る。出力端子Ｓからは、変換結果である通常２進数の対
応する桁のビットが出力される。桁上げ出力端子ＣＯか
らは、上位ビットに対応するメモリ回路１０内の論理回
路１３ｄに与えられるべき桁上げ信号ＣＲが出力され
る。
【００４６】図１０は、図４の論理回路１３ｄの論理値
表を示す図である。以下に、冗長２進数［１，０，−
１］を通常２進数［０，１，１］に変換する場合の変換
回路１３の動作を図１０の論理値表を参照して説明す
る。
表を示す図である。以下に、冗長２進数［１，０，−
１］を通常２進数［０，１，１］に変換する場合の変換
回路１３の動作を図１０の論理値表を参照して説明す
る。
【００４７】まず、冗長２進数の最下位ビット" −１"
の場合、図３の表に従ってデータビット" １" およびサ
インビット" １" が図４の変換回路１３の２つの入力
Ａ，Ｂに与えられる。この場合、ＡＮＤゲート１３ｂお
よびＮＡＮＤゲート１３ｃの出力はそれぞれ" ０" ，"
０" となる。また、図１に示すように下位からの桁上げ
入力" １" があり、したがって図４の論理回路１３ｄの
入力Ａ′，Ｂ′，ＣＩは、それぞれ" ０" ，" ０" ，"
１" となる。
の場合、図３の表に従ってデータビット" １" およびサ
インビット" １" が図４の変換回路１３の２つの入力
Ａ，Ｂに与えられる。この場合、ＡＮＤゲート１３ｂお
よびＮＡＮＤゲート１３ｃの出力はそれぞれ" ０" ，"
０" となる。また、図１に示すように下位からの桁上げ
入力" １" があり、したがって図４の論理回路１３ｄの
入力Ａ′，Ｂ′，ＣＩは、それぞれ" ０" ，" ０" ，"
１" となる。
【００４８】図１０の論理値表を参照すると、上記入力
に対する出力ＣＯ，Ｓはそれぞれ"０" ，" １" とな
る。すなわち、対応する最下位桁の出力通常２進数ビッ
トＳは" １" となり、上位への桁上げ出力ＣＯは" ０"
となる。
に対する出力ＣＯ，Ｓはそれぞれ"０" ，" １" とな
る。すなわち、対応する最下位桁の出力通常２進数ビッ
トＳは" １" となり、上位への桁上げ出力ＣＯは" ０"
となる。
【００４９】次に、冗長２進数の中央桁のビット" ０"
の場合、図３の表に従って、たとえばデータビット"
０" およびサインビット" ０" が図４の変換回路１３の
２つの入力Ａ，Ｂに与えられる。この場合、ＡＮＤゲー
ト１３ｂおよびＮＡＮＤゲート１３ｃの出力はそれぞ
れ" ０" ，" １" となる。また、上述のように最下位桁
からの桁上げ入力ＣＩは" ０" であり、したがって図４
の論理回路１３ｄの入力Ａ′，Ｂ′，ＣＩは、それぞ
れ、" ０" ，" １" ，" ０" となる。
の場合、図３の表に従って、たとえばデータビット"
０" およびサインビット" ０" が図４の変換回路１３の
２つの入力Ａ，Ｂに与えられる。この場合、ＡＮＤゲー
ト１３ｂおよびＮＡＮＤゲート１３ｃの出力はそれぞ
れ" ０" ，" １" となる。また、上述のように最下位桁
からの桁上げ入力ＣＩは" ０" であり、したがって図４
の論理回路１３ｄの入力Ａ′，Ｂ′，ＣＩは、それぞ
れ、" ０" ，" １" ，" ０" となる。
【００５０】ここで、図１０の論理値表を参照すると、
上記入力に対する出力ＣＯ，Ｓはそれぞれ、" ０" ，"
１" となる。すなわち、対応する中央桁の出力通常２進
数ビットＳは" １" となり、上位への桁上げ出力ＣＯ
は" ０" となる。
上記入力に対する出力ＣＯ，Ｓはそれぞれ、" ０" ，"
１" となる。すなわち、対応する中央桁の出力通常２進
数ビットＳは" １" となり、上位への桁上げ出力ＣＯ
は" ０" となる。
【００５１】次に、冗長２進数の最上位ビット" １" の
場合、図３の表に従って、データビット" １" およびサ
インビット" ０" が図４の変換回路１３の２つの入力
Ａ，Ｂに与えられる。この場合、ＡＮＤゲート１３ｂお
よびＮＡＮＤゲート１３ｃの出力はそれぞれ" １" ，"
１" となる。また、上述のように、中央桁からの桁上げ
入力ＣＩは" ０" であり、したがって図４の論理回路１
３ｄの入力Ａ′，Ｂ′，ＣＩは、それぞれ、" １" ，"
１" ，" ０" となる。
場合、図３の表に従って、データビット" １" およびサ
インビット" ０" が図４の変換回路１３の２つの入力
Ａ，Ｂに与えられる。この場合、ＡＮＤゲート１３ｂお
よびＮＡＮＤゲート１３ｃの出力はそれぞれ" １" ，"
１" となる。また、上述のように、中央桁からの桁上げ
入力ＣＩは" ０" であり、したがって図４の論理回路１
３ｄの入力Ａ′，Ｂ′，ＣＩは、それぞれ、" １" ，"
１" ，" ０" となる。
【００５２】ここで、図１０の論理値表を参照すると、
上記入力に対する出力ＣＯ，Ｓはそれぞれ、" １" ，"
０" となる。すなわち、対応する最上位桁の出力通常２
進数ビットＳは" ０" となり、" １" の桁上げ出力ＣＯ
はどこにも接続されない。
上記入力に対する出力ＣＯ，Ｓはそれぞれ、" １" ，"
０" となる。すなわち、対応する最上位桁の出力通常２
進数ビットＳは" ０" となり、" １" の桁上げ出力ＣＯ
はどこにも接続されない。
【００５３】したがって冗長２進数［１，０，−１］
は、各桁毎に、図４の変換回路１３によって変換され
て、［０，１，１］という正しい通常２進数の変換結果
を得ることができる。
は、各桁毎に、図４の変換回路１３によって変換され
て、［０，１，１］という正しい通常２進数の変換結果
を得ることができる。
【００５４】図５に、選択回路１４の構成を示す。選択
回路１４は、インバータＧ８，ＡＮＤゲートＧ９，Ｇ１
０およびＯＲゲートＧ１１を含む。入力端子ａはデータ
ビットメモリセル１１の出力を受け、入力端子ｂは変換
回路１３の出力を受ける。セレクト端子ｓａは選択信号
ＳＥＬを受ける。出力端子ｏはビット線ＢＬ１に接続さ
れる。図５においては、制御端子は省略されている。
回路１４は、インバータＧ８，ＡＮＤゲートＧ９，Ｇ１
０およびＯＲゲートＧ１１を含む。入力端子ａはデータ
ビットメモリセル１１の出力を受け、入力端子ｂは変換
回路１３の出力を受ける。セレクト端子ｓａは選択信号
ＳＥＬを受ける。出力端子ｏはビット線ＢＬ１に接続さ
れる。図５においては、制御端子は省略されている。
【００５５】選択信号ＳＥＬが“１”のとき、入力端子
ａに与えられる信号が出力端子ｏから出力される。選択
信号ＳＥＬが“０”のとき、入力端子ｂに与えられる信
号が出力端子ｏから出力される。
ａに与えられる信号が出力端子ｏから出力される。選択
信号ＳＥＬが“０”のとき、入力端子ｂに与えられる信
号が出力端子ｏから出力される。
【００５６】次に、図１および図２を参照しながら、こ
の実施例の半導体記憶装置１の動作を説明する。
の実施例の半導体記憶装置１の動作を説明する。
【００５７】読出／書込信号ＲＷにより、データの読出
動作または書込動作が選択される。冗長２進数データの
書込時には、外部からｎビットの冗長２進数データＤが
読出／書込回路２０に入力される。読出／書込回路２０
はその冗長２進数データの各桁のデータビットを第１の
ビット線ＢＬ１に与え、冗長２進数データの各桁のサイ
ンビットを第２のビット線ＢＬ２に与える。
動作または書込動作が選択される。冗長２進数データの
書込時には、外部からｎビットの冗長２進数データＤが
読出／書込回路２０に入力される。読出／書込回路２０
はその冗長２進数データの各桁のデータビットを第１の
ビット線ＢＬ１に与え、冗長２進数データの各桁のサイ
ンビットを第２のビット線ＢＬ２に与える。
【００５８】一方、デコーダ・制御回路３０は、外部か
ら与えられるアドレス信号ＡＤに応答して、複数のワー
ド線ＷＬのうち１つを選択する。それにより、選択され
たワード線ＷＬに接続されるｎ個のメモリ回路１０が選
択される。その結果、選択された各メモリ回路１０内の
データビットメモリセル１１およびサインビットメモリ
セル１２が活性状態になる（図２参照）。それにより、
対応する第１のビット線ＢＬ１上のデータビットがデー
タビットメモリセル１１に書込まれるとともに、そのデ
ータビットがデータビットメモリセル１１から出力され
る。また、対応する第２のビット線ＢＬ２上のサインビ
ットがサインビットメモリセル１２に書込まれるととも
に、そのサインビットがサインビットメモリセル１２か
ら出力される。
ら与えられるアドレス信号ＡＤに応答して、複数のワー
ド線ＷＬのうち１つを選択する。それにより、選択され
たワード線ＷＬに接続されるｎ個のメモリ回路１０が選
択される。その結果、選択された各メモリ回路１０内の
データビットメモリセル１１およびサインビットメモリ
セル１２が活性状態になる（図２参照）。それにより、
対応する第１のビット線ＢＬ１上のデータビットがデー
タビットメモリセル１１に書込まれるとともに、そのデ
ータビットがデータビットメモリセル１１から出力され
る。また、対応する第２のビット線ＢＬ２上のサインビ
ットがサインビットメモリセル１２に書込まれるととも
に、そのサインビットがサインビットメモリセル１２か
ら出力される。
【００５９】選択された１行に相当する変換回路１３が
データビットおよびサインビットに基づいて冗長２進数
データを通常２進数データに変換する。各変換回路１３
は変換された通常２進数データの対応するビットを保持
するとともにそれを選択回路１４に出力する。
データビットおよびサインビットに基づいて冗長２進数
データを通常２進数データに変換する。各変換回路１３
は変換された通常２進数データの対応するビットを保持
するとともにそれを選択回路１４に出力する。
【００６０】上記のようにして、選択された１行のメモ
リ回路１０内のデータビットメモリセル１１およびサイ
ンビットメモリセル１２に冗長２進数データが記憶さ
れ、選択された１行のメモリ回路１０内の変換回路１３
に通常２進数データが記憶される。
リ回路１０内のデータビットメモリセル１１およびサイ
ンビットメモリセル１２に冗長２進数データが記憶さ
れ、選択された１行のメモリ回路１０内の変換回路１３
に通常２進数データが記憶される。
【００６１】通常２進数データの書込時にも、同様の動
作が行なわれる。この場合、各メモリ回路１０のデータ
ビットメモリセル１１には通常２進数データの１ビット
が書込まれ、サインビットメモリセル１２には“０”が
書込まれる。通常２進数データはそのままの形で冗長２
進数データになるので、通常２進数データから冗長２進
数データへの変換のために特別な処理や変換時間は必要
ない。
作が行なわれる。この場合、各メモリ回路１０のデータ
ビットメモリセル１１には通常２進数データの１ビット
が書込まれ、サインビットメモリセル１２には“０”が
書込まれる。通常２進数データはそのままの形で冗長２
進数データになるので、通常２進数データから冗長２進
数データへの変換のために特別な処理や変換時間は必要
ない。
【００６２】データの読出時には、読出／書込信号によ
り読出動作が選択される。デコーダ・制御回路３０は、
外部から与えられるアドレス信号ＡＤに応答して複数の
ワード線ＷＬのうち１つを選択する。それにより、選択
されたワード線ＷＬに接続されるｎ個のメモリ回路１０
が選択される。その結果、選択された各メモリ回路１０
内のデータビットメモリセル１１、サインビットメモリ
セル１２および選択回路１４が活性状態になる。外部か
ら与えられる選択信号ＳＥＬにより通常２進数データま
たは冗長２進数データが選択される。
り読出動作が選択される。デコーダ・制御回路３０は、
外部から与えられるアドレス信号ＡＤに応答して複数の
ワード線ＷＬのうち１つを選択する。それにより、選択
されたワード線ＷＬに接続されるｎ個のメモリ回路１０
が選択される。その結果、選択された各メモリ回路１０
内のデータビットメモリセル１１、サインビットメモリ
セル１２および選択回路１４が活性状態になる。外部か
ら与えられる選択信号ＳＥＬにより通常２進数データま
たは冗長２進数データが選択される。
【００６３】通常２進数データの読出時には、選択回路
１４が変換回路１３の出力を対応する第１のビット線Ｂ
Ｌ１に与える。その結果、複数の第１のビット線ＢＬ１
上に通常２進数データが読出される。読出／書込回路２
０は、複数の第１のビット線ＢＬ１上の通常２進数デー
タを半導体記憶装置１の外部に出力する。
１４が変換回路１３の出力を対応する第１のビット線Ｂ
Ｌ１に与える。その結果、複数の第１のビット線ＢＬ１
上に通常２進数データが読出される。読出／書込回路２
０は、複数の第１のビット線ＢＬ１上の通常２進数デー
タを半導体記憶装置１の外部に出力する。
【００６４】冗長２進数データの読出時には、選択回路
１４がデータビットメモリセル１１の出力を対応する第
１のビット線ＢＬ１に与える。また、サインビットメモ
リセル１２の出力が対応する第２のビット線ＢＬ２に与
えられる。その結果、複数の第１および第２のビット線
ＢＬ１，ＢＬ２上に冗長２進数データが読出される。読
出／書込回路２０は、複数の第１および第２のビット線
ＢＬ１，ＢＬ２上の冗長２進数データを半導体記憶装置
１の外部に出力する。
１４がデータビットメモリセル１１の出力を対応する第
１のビット線ＢＬ１に与える。また、サインビットメモ
リセル１２の出力が対応する第２のビット線ＢＬ２に与
えられる。その結果、複数の第１および第２のビット線
ＢＬ１，ＢＬ２上に冗長２進数データが読出される。読
出／書込回路２０は、複数の第１および第２のビット線
ＢＬ１，ＢＬ２上の冗長２進数データを半導体記憶装置
１の外部に出力する。
【００６５】このように、上記実施例の半導体記憶装置
においては、外部から通常２進数データおよび冗長２進
数データのいずれが与えられても、そのデータは通常２
進数データおよび冗長２進数データの形で記憶される。
したがって、必要に応じて、記憶されたデータを通常２
進数データの形で読出すこともできかつ冗長２進数デー
タの形で読出すこともできる。
においては、外部から通常２進数データおよび冗長２進
数データのいずれが与えられても、そのデータは通常２
進数データおよび冗長２進数データの形で記憶される。
したがって、必要に応じて、記憶されたデータを通常２
進数データの形で読出すこともできかつ冗長２進数デー
タの形で読出すこともできる。
【００６６】図６は、上記実施例の半導体記憶装置を用
いたマイクロプロセッサの構成を示すブロック図であ
る。マイクロプロセッサ１００は第１の演算処理回路１
１０、第２の演算処理回路１２０、レジスタファイル回
路１３０、コントローラ１４０および入出力インターフ
ェース回路１５０を含む。第１の演算処理回路１１０、
第２の演算処理回路１２０、レジスタファイル回路１３
０および入出力インターフェース１５０は第１のデータ
バスＤＢ１に接続されている。第２の演算処理回路１２
０およびレジスタファイル回路１３０は第２のデータバ
スＤＢ２にも接続されている。第１のデータバスＤＢ１
は通常２進数データのためのデータバスであり、第２の
データバスＤＢ２は冗長２進数データのためのデータバ
スである。入出力インターフェース回路１５０には主記
憶装置２００が接続されている。
いたマイクロプロセッサの構成を示すブロック図であ
る。マイクロプロセッサ１００は第１の演算処理回路１
１０、第２の演算処理回路１２０、レジスタファイル回
路１３０、コントローラ１４０および入出力インターフ
ェース回路１５０を含む。第１の演算処理回路１１０、
第２の演算処理回路１２０、レジスタファイル回路１３
０および入出力インターフェース１５０は第１のデータ
バスＤＢ１に接続されている。第２の演算処理回路１２
０およびレジスタファイル回路１３０は第２のデータバ
スＤＢ２にも接続されている。第１のデータバスＤＢ１
は通常２進数データのためのデータバスであり、第２の
データバスＤＢ２は冗長２進数データのためのデータバ
スである。入出力インターフェース回路１５０には主記
憶装置２００が接続されている。
【００６７】第１の演算処理回路１１０は通常２進数デ
ータを用いて論理演算を実行する。第２の演算処理回路
１２０は冗長２進数データを用いて算術演算を実行す
る。レジスタファイル回路１３０として、上記実施例の
半導体記憶装置１が用いられる。コントローラ１４０
は、このマイクロプロセッサ１００の各回路の動作を制
御する。入出力インターフェース回路１５０は、このマ
イクロプロセッサ１００の内部の各回路と外部装置との
間のインターフェース制御を行なう。
ータを用いて論理演算を実行する。第２の演算処理回路
１２０は冗長２進数データを用いて算術演算を実行す
る。レジスタファイル回路１３０として、上記実施例の
半導体記憶装置１が用いられる。コントローラ１４０
は、このマイクロプロセッサ１００の各回路の動作を制
御する。入出力インターフェース回路１５０は、このマ
イクロプロセッサ１００の内部の各回路と外部装置との
間のインターフェース制御を行なう。
【００６８】次に、図６のマイクロプロセッサ１００の
動作を説明する。コントローラ１４０の指示により主記
憶装置２００に記憶される通常２進数データのうち必要
な通常２進数データが入出力インターフェース回路１５
０に取込まれる。その通常２進数データは、コントロー
ラ１４０の制御により第１のデータバスＤＢ１を介して
レジスタファイル回路１３０に転送される。レジスタフ
ァイル回路１３０には、データが通常２進数データの形
および冗長２進数データの形で記憶される。
動作を説明する。コントローラ１４０の指示により主記
憶装置２００に記憶される通常２進数データのうち必要
な通常２進数データが入出力インターフェース回路１５
０に取込まれる。その通常２進数データは、コントロー
ラ１４０の制御により第１のデータバスＤＢ１を介して
レジスタファイル回路１３０に転送される。レジスタフ
ァイル回路１３０には、データが通常２進数データの形
および冗長２進数データの形で記憶される。
【００６９】論理演算の実行時には、必要とする通常２
進数データがレジスタファイル回路１３０から第１のデ
ータバスＤＢ１を介して第１の演算処理回路１１０に転
送される。第１の演算処理回路１１０から演算結果とし
て出力された通常２進数データは第１のデータバスＤＢ
１を介してレジスタファイル回路１３０に転送される。
進数データがレジスタファイル回路１３０から第１のデ
ータバスＤＢ１を介して第１の演算処理回路１１０に転
送される。第１の演算処理回路１１０から演算結果とし
て出力された通常２進数データは第１のデータバスＤＢ
１を介してレジスタファイル回路１３０に転送される。
【００７０】算術演算の実行時には、必要とする冗長２
進数データがレジスタファイル回路１３０から第２のデ
ータバスＤＢ２を介して第２の演算処理回路１２０に転
送される。第２の演算処理回路１２０から演算結果とし
て出力された冗長２進数データは、第２のデータバスＤ
Ｂ２を介してレジスタファイル回路１３０に転送され
る。レジスタファイル回路１３０は、その冗長２進数デ
ータを通常２進数データに変換し、それらの冗長２進数
データおよび通常２進数データを記憶する。
進数データがレジスタファイル回路１３０から第２のデ
ータバスＤＢ２を介して第２の演算処理回路１２０に転
送される。第２の演算処理回路１２０から演算結果とし
て出力された冗長２進数データは、第２のデータバスＤ
Ｂ２を介してレジスタファイル回路１３０に転送され
る。レジスタファイル回路１３０は、その冗長２進数デ
ータを通常２進数データに変換し、それらの冗長２進数
データおよび通常２進数データを記憶する。
【００７１】レジスタファイル回路１３０に記憶された
通常２進数データは、必要に応じて、第１のデータバス
ＤＢ１および入出力インターフェース回路１５０を介し
て外部の主記憶装置２００に転送される。上記の転送制
御は、コントローラ１４０が行なう。
通常２進数データは、必要に応じて、第１のデータバス
ＤＢ１および入出力インターフェース回路１５０を介し
て外部の主記憶装置２００に転送される。上記の転送制
御は、コントローラ１４０が行なう。
【００７２】通常２進数データは冗長２進数データとみ
なすこともできるので、第２の演算処理回路１２０は、
主記憶装置２００から入出力インターフェース回路１５
０および第１のデータバスＤＢ１を介して直接通常２進
数データを受けとり、その通常２進数データを用いて算
術演算を実行することもできる。
なすこともできるので、第２の演算処理回路１２０は、
主記憶装置２００から入出力インターフェース回路１５
０および第１のデータバスＤＢ１を介して直接通常２進
数データを受けとり、その通常２進数データを用いて算
術演算を実行することもできる。
【００７３】図６のマイクロプロセッサ１００において
は、第１および第２の演算処理回路１１０，１２０が通
常２進数データと冗長２進数データとの間の相互変換を
行なうことなく、第２の演算処理回路１２０が冗長２進
数データを用いた算術演算を実行することができるの
で、実行速度の高速化が図られる。
は、第１および第２の演算処理回路１１０，１２０が通
常２進数データと冗長２進数データとの間の相互変換を
行なうことなく、第２の演算処理回路１２０が冗長２進
数データを用いた算術演算を実行することができるの
で、実行速度の高速化が図られる。
【００７４】
【発明の効果】以上のようにこの発明によれば、データ
の書込時に、そのデータが通常２進数および冗長２進数
の両方の形で記憶されるので、データの読出時に、必要
な形のデータをただちに読出すことができる。したがっ
て、このデータを利用する他の回路において通常２進数
データと冗長２進数データとの間の相互変換の処理を行
なう必要がない。その結果、この発明に係る半導体記憶
装置を用いれば高速処理が可能な半導体集積回路装置を
得ることができる。
の書込時に、そのデータが通常２進数および冗長２進数
の両方の形で記憶されるので、データの読出時に、必要
な形のデータをただちに読出すことができる。したがっ
て、このデータを利用する他の回路において通常２進数
データと冗長２進数データとの間の相互変換の処理を行
なう必要がない。その結果、この発明に係る半導体記憶
装置を用いれば高速処理が可能な半導体集積回路装置を
得ることができる。
【図１】 この発明の実施例による半導体記憶装置の構
成を示すブロック図である。
成を示すブロック図である。
【図２】 同実施例の半導体記憶装置に含まれるメモリ
回路の構成を示すブロック図である。
回路の構成を示すブロック図である。
【図３】 冗長２進数データの表現方法の一例を示す図
である。
である。
【図４】 変換回路の構成を示す回路図である。
【図５】 選択回路の構成を示す回路図である。
【図６】 同実施例の半導体記憶装置を利用したマイク
ロプロセッサの構成を示すブロック図である。
ロプロセッサの構成を示すブロック図である。
【図７】 通常２進数を用いた加算の一例を示す図であ
る。
る。
【図８】 冗長２進数を用いた加算の一例を示す図であ
る。
る。
【図９】 従来のマイクロプロセッサの実行部の構成を
示すブロック図である。
示すブロック図である。
【図１０】 図４の変換回路を構成する論理回路の論理
値表を示す図である。
値表を示す図である。
１ 半導体記憶装置、１０ メモリ回路、１１ データ
ビットメモリセル、１２ サインビットメモリセル、１
３ 変換回路、１３ａ インバータ、１３ｂＡＮＤゲー
ト、１３ｃ ＮＡＮＤゲート、１３ｄ 論理回路、１４
選択回路、２０ 読出／書込回路、３０ デコーダ・
制御回路、ＢＬ１ 第１のビット線、ＢＬ２ 第２のビ
ット線、ＷＬ ワード線。
ビットメモリセル、１２ サインビットメモリセル、１
３ 変換回路、１３ａ インバータ、１３ｂＡＮＤゲー
ト、１３ｃ ＮＡＮＤゲート、１３ｄ 論理回路、１４
選択回路、２０ 読出／書込回路、３０ デコーダ・
制御回路、ＢＬ１ 第１のビット線、ＢＬ２ 第２のビ
ット線、ＷＬ ワード線。
Claims (1)
- 【請求項１】 冗長２進数データを通常２進数データに
変換する機能を有する半導体記憶装置であって、 外部から書込まれる複数ビット数の通常または冗長２進
数データを受取り、かつ読出した複数ビット数の通常ま
たは冗長２進数データを外部へ出力する読出／書込回路
（２０）と、 書込まれる２進数データの前記ビット数にそれぞれ対応
して設けられた複数のメモリ回路（１０）とを備え、 前記複数のメモリ回路（１０）の各々は、 前記読出／書込回路（２０）によって受取られた、通常
２進数データの対応するビット、または冗長２進数デー
タの対応するビットを構成するデータビットを記憶する
第１のメモリセル（１１）と、 前記読出／書込回路（２０）によって受取られた、冗長
２進数データの対応するビットを構成するサインビット
を記憶する第２のメモリセル（１２）と、 前記第１のメモリセルから前記データビットを、かつ前
記第２のメモリセルから前記サインビットを受取り、所
定の演算を行なう変換回路（１３）とを含み、 前記複数のメモリ回路の複数の前記変換回路が全体とし
て、前記受取ったそれぞれのデータビットおよびサイン
ビットに基づいて、前記書込まれた冗長２進数データを
通常２進数データに変換し、前記複数の変換回路の各々
は、変換された通常２進数データの対応するビットを記
憶し、 前記複数のメモリ回路の各々はさらに、 通常２進数データの読出時には、対応する前記変換回路
に記憶されているビットを前記読出／書込回路に出力
し、冗長２進数データの読出時には、前記第１のメモリ
セルに記憶されているデータビットを前記読出／書込回
路に出力するように切換わる選択回路（１４）を含み、 前記第２のメモリセルに記憶されているサインビットは
前記読出／書込回路に与えられるように結合されてい
る、半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4008618A JP3011300B2 (ja) | 1991-02-19 | 1992-01-21 | 半導体記憶装置 |
| US07/832,570 US5323347A (en) | 1991-02-19 | 1992-02-07 | Semiconductor memory device storing two types of binary number data and method of operating the same |
| DE4204448A DE4204448C2 (de) | 1991-02-19 | 1992-02-14 | Halbleiterspeichereinrichtung zum Speichern von zwei Arten binärer Zahlen, Verwendung einer Halbleiterspeichereinrichtung und Betriebsverfahren dafür |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3-24732 | 1991-02-19 | ||
| JP2473291 | 1991-02-19 | ||
| JP4008618A JP3011300B2 (ja) | 1991-02-19 | 1992-01-21 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0546361A JPH0546361A (ja) | 1993-02-26 |
| JP3011300B2 true JP3011300B2 (ja) | 2000-02-21 |
Family
ID=26343177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4008618A Expired - Lifetime JP3011300B2 (ja) | 1991-02-19 | 1992-01-21 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5323347A (ja) |
| JP (1) | JP3011300B2 (ja) |
| DE (1) | DE4204448C2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101264761B1 (ko) * | 2004-02-10 | 2013-05-15 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 비휘발성 메모리와 그것을 내장하는 ｉｃ 카드, ｉｄ 카드 및 ｉｄ 태그 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4878192A (en) * | 1986-07-11 | 1989-10-31 | Matsushita Electric Industrial Co. Ltd. | Arithmetic processor and divider using redundant signed digit arithmetic |
| US4864528A (en) * | 1986-07-18 | 1989-09-05 | Matsushita Electric Industrial Co., Ltd. | Arithmetic processor and multiplier using redundant signed digit arithmetic |
| JPH07101552B2 (ja) * | 1988-01-08 | 1995-11-01 | 日本電気株式会社 | メモリ集積回路 |
| JP2605792B2 (ja) * | 1988-04-05 | 1997-04-30 | 松下電器産業株式会社 | 演算処理装置 |
| JPH0716163B2 (ja) * | 1988-12-02 | 1995-02-22 | 三菱電機株式会社 | 冗長２進ｄ／ａ変換器およびそれを用いた冗長２進信号処理装置 |
| US4970690A (en) * | 1989-07-31 | 1990-11-13 | Atari Games Corporation | Memory cell arrangement supporting bit-serial arithmetic |
| US5150321A (en) * | 1990-12-24 | 1992-09-22 | Allied-Signal Inc. | Apparatus for performing serial binary multiplication |
-
1992
- 1992-01-21 JP JP4008618A patent/JP3011300B2/ja not_active Expired - Lifetime
- 1992-02-07 US US07/832,570 patent/US5323347A/en not_active Expired - Fee Related
- 1992-02-14 DE DE4204448A patent/DE4204448C2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE4204448A1 (de) | 1992-08-20 |
| DE4204448C2 (de) | 1996-01-25 |
| US5323347A (en) | 1994-06-21 |
| JPH0546361A (ja) | 1993-02-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970819 |