JPH0413735B2 - - Google Patents
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- JPH0413735B2 JPH0413735B2 JP57196618A JP19661882A JPH0413735B2 JP H0413735 B2 JPH0413735 B2 JP H0413735B2 JP 57196618 A JP57196618 A JP 57196618A JP 19661882 A JP19661882 A JP 19661882A JP H0413735 B2 JPH0413735 B2 JP H0413735B2
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- 238000000034 method Methods 0.000 claims description 17
- 238000010586 diagram Methods 0.000 description 8
- 238000006243 chemical reaction Methods 0.000 description 7
- 238000007796 conventional method Methods 0.000 description 6
- 238000001514 detection method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/491—Computations with decimal numbers radix 12 or 20.
- G06F7/4915—Multiplying; Dividing
- G06F7/4917—Dividing
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- Computing Systems (AREA)
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- General Physics & Mathematics (AREA)
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- Detection And Correction Of Errors (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は２進化10進数除算方式に関し、詳しく
は、予測商によつて10進除算の最適化を実現する
２進化10進数除算方式に関するものである。
は、予測商によつて10進除算の最適化を実現する
２進化10進数除算方式に関するものである。
従来より、２進数除算の場合には、商予測テー
ブルを用いることにより演算の高速化を図つてい
る。２進化10進数除算においても、商予測テーブ
ルを用いて２進化10進数で表わされる商を１桁ず
つ求める方法を採用することができる。
ブルを用いることにより演算の高速化を図つてい
る。２進化10進数除算においても、商予測テーブ
ルを用いて２進化10進数で表わされる商を１桁ず
つ求める方法を採用することができる。
第１図は、従来の商予測テーブルを用いた２進
化10進数除算回路のブロツク図である。第１図に
おいて、被除数レジスタ１と除数レジスタ３の各
値は、除数の倍数値レジスタ７の選択された値と
ともに10進加算器８に入力される。一方、被除数
レジスタ１と除数レジスタ３の各上位ビツトは商
予測テーブル４に入力され、予測された商は予測
商レジスタ５に格納され、商決定回路１１により
決定された商が商レジスタ２に格納される。商予
測テーブル４は、被除数の値と除数の値の組み合
わせにより決定される２進化10進数１桁の予測
商、つまり正しい商に等しい値か、あるいはその
値より１だけ大きい値を記憶している。ここで、
実際に被除数から除数の倍数値を減算して桁上り
が生じなければ正しい商に等しい値であり、桁上
りが生ずれば引き過ぎであることが判る。引き過
ぎの場合には、１倍数だけ足し戻してやる。
化10進数除算回路のブロツク図である。第１図に
おいて、被除数レジスタ１と除数レジスタ３の各
値は、除数の倍数値レジスタ７の選択された値と
ともに10進加算器８に入力される。一方、被除数
レジスタ１と除数レジスタ３の各上位ビツトは商
予測テーブル４に入力され、予測された商は予測
商レジスタ５に格納され、商決定回路１１により
決定された商が商レジスタ２に格納される。商予
測テーブル４は、被除数の値と除数の値の組み合
わせにより決定される２進化10進数１桁の予測
商、つまり正しい商に等しい値か、あるいはその
値より１だけ大きい値を記憶している。ここで、
実際に被除数から除数の倍数値を減算して桁上り
が生じなければ正しい商に等しい値であり、桁上
りが生ずれば引き過ぎであることが判る。引き過
ぎの場合には、１倍数だけ足し戻してやる。
以下、第１図の動作を詳細に説明する。演算に
先立つて、予め除数レジスタ３中の除数の倍数値
（２倍数から９倍数）を倍数値レジスタ７に格納
しておく。さて、被除数レジスタ１の値と除数レ
ジスタ３の値から２進化10進数１桁の商を求める
には、先ず被除数レジスタ１中の被除数の上位数
ビツトと除数レジスタ３中の除数の上位数ビツト
から作成されるアドレスにより、商予測テーブル
４から２進化10進数１桁（４ビツト）の予測商を
読み出し、予測商レジスタ５に格納する。次に、
求めた予測商４ビツトを予測商変換回路９によ
り、倍数値レジスタ７の選択信号（３ビツト）に
変換し、それによつて選択されたレジスタ７に格
納されている除数の倍数値を10進加減算器８に入
力し、被除数レジスタ１に記憶されている被除数
の値から減算する。結果が負にならず減算できた
場合には、10進加減算器８の出力、つまり中間剰
余を被除数レジスタ１に転送し格納する。同時
に、商決定回路１１により予測商レジスタ５の内
容をそのまま商レジスタ２に転送して格納する。
商と中間剰余を格納した後、被除数レジスタ１を
商レジスタ２を２進化10進数１桁分だけ左方向に
シフトする。
先立つて、予め除数レジスタ３中の除数の倍数値
（２倍数から９倍数）を倍数値レジスタ７に格納
しておく。さて、被除数レジスタ１の値と除数レ
ジスタ３の値から２進化10進数１桁の商を求める
には、先ず被除数レジスタ１中の被除数の上位数
ビツトと除数レジスタ３中の除数の上位数ビツト
から作成されるアドレスにより、商予測テーブル
４から２進化10進数１桁（４ビツト）の予測商を
読み出し、予測商レジスタ５に格納する。次に、
求めた予測商４ビツトを予測商変換回路９によ
り、倍数値レジスタ７の選択信号（３ビツト）に
変換し、それによつて選択されたレジスタ７に格
納されている除数の倍数値を10進加減算器８に入
力し、被除数レジスタ１に記憶されている被除数
の値から減算する。結果が負にならず減算できた
場合には、10進加減算器８の出力、つまり中間剰
余を被除数レジスタ１に転送し格納する。同時
に、商決定回路１１により予測商レジスタ５の内
容をそのまま商レジスタ２に転送して格納する。
商と中間剰余を格納した後、被除数レジスタ１を
商レジスタ２を２進化10進数１桁分だけ左方向に
シフトする。
一方、上記減算において結果が負になつた場
合、つまり引き過ぎた場合は、10進加減算器８の
出力を被除数レジスタ１に転送して格納した後、
さらにその値を10進加減算器８に入力して、除数
レジスタ３中の除数の値（１倍数）を加算し、こ
の結果を中間剰余として被除数レジスタ１に転送
し格納する。同時に、商決定回路１１の−１回路
６により予測商レジスタ５の内容から１を減じた
値を選択して商レジスタ２に転送して格納する。
これによつて、中間剰余として引き過ぎた値（除
数の１倍数）を足し戻して、同時に商を正しい値
に修正することができる。中間剰余と商を格納し
た後は、被除数レジスタ１と商レジスタ２を２進
化10進数１桁分だけ左にシフトする。
合、つまり引き過ぎた場合は、10進加減算器８の
出力を被除数レジスタ１に転送して格納した後、
さらにその値を10進加減算器８に入力して、除数
レジスタ３中の除数の値（１倍数）を加算し、こ
の結果を中間剰余として被除数レジスタ１に転送
し格納する。同時に、商決定回路１１の−１回路
６により予測商レジスタ５の内容から１を減じた
値を選択して商レジスタ２に転送して格納する。
これによつて、中間剰余として引き過ぎた値（除
数の１倍数）を足し戻して、同時に商を正しい値
に修正することができる。中間剰余と商を格納し
た後は、被除数レジスタ１と商レジスタ２を２進
化10進数１桁分だけ左にシフトする。
以後、上記動作を必要な回数だけ繰り返して、
２進化10進数で表わされた商を１桁ずつ商レジス
タ２に格納していく。
２進化10進数で表わされた商を１桁ずつ商レジス
タ２に格納していく。
第２図は商予測テーブル４で求めた予測商４ビ
ツトと変換回路９により得られる３ビツトの選択
信号、及び、除数の倍数値レジスタ７との関係を
示したものである。
ツトと変換回路９により得られる３ビツトの選択
信号、及び、除数の倍数値レジスタ７との関係を
示したものである。
ところで、第１図の従来の２進化10進数除算方
式では、商予測テーブル４より読出される予測商
は、正しい商あるいはそれより１大きい値の２進
化10進数１桁そのままのため、予測商変換回路９
を設けて、倍数値レジスタ７の選択信号に変換す
ることが必要である。
式では、商予測テーブル４より読出される予測商
は、正しい商あるいはそれより１大きい値の２進
化10進数１桁そのままのため、予測商変換回路９
を設けて、倍数値レジスタ７の選択信号に変換す
ることが必要である。
２進化10進数除算の商予測テーブル４は、予測
商として正しいか、もしくは１大きい値を格納す
るためには4K×１ビツト容量のランダムアクセ
スメモリRAMを用いても、被除数３桁、除数２
桁から作られるアドレスの絶対量からRAMの個
数は1024にもなる。
商として正しいか、もしくは１大きい値を格納す
るためには4K×１ビツト容量のランダムアクセ
スメモリRAMを用いても、被除数３桁、除数２
桁から作られるアドレスの絶対量からRAMの個
数は1024にもなる。
一般に論理回路の信号遅延時間に比して、
RAMの読み出しに要する時間は大きく、さらに
記憶容量の大きいRAM程、小さい記憶容量の
RAMよりアクセス時間が長くかかる。すなわ
ち、商予測テーブル４をRAMを用いて構成する
場合、大きな記憶容量のRAMではRAM自体の
アクセス時間が大きくなり、小さい記憶容量の
RAMを直列につなげて用いると、実装面積が増
えて信号伝播の遅延時間が大きくなり、いずれの
場合も商予測テーブル４を読み始めてから、暫定
商が読み出されるまでの時間を十分に必要とす
る。
RAMの読み出しに要する時間は大きく、さらに
記憶容量の大きいRAM程、小さい記憶容量の
RAMよりアクセス時間が長くかかる。すなわ
ち、商予測テーブル４をRAMを用いて構成する
場合、大きな記憶容量のRAMではRAM自体の
アクセス時間が大きくなり、小さい記憶容量の
RAMを直列につなげて用いると、実装面積が増
えて信号伝播の遅延時間が大きくなり、いずれの
場合も商予測テーブル４を読み始めてから、暫定
商が読み出されるまでの時間を十分に必要とす
る。
かかる条件の下で商予測テーブル４から読み出
した暫定商を変換回路９を経由して除数の倍数値
選択に用いると、倍数値レジスタ７の選択がさら
に遅れることになり、10進加減算器を含む演算パ
スに影響を与えることになる。
した暫定商を変換回路９を経由して除数の倍数値
選択に用いると、倍数値レジスタ７の選択がさら
に遅れることになり、10進加減算器を含む演算パ
スに影響を与えることになる。
さらに、商予測テーブル４をRAMで構成する
と、連続したアドレスの内、除数と被除数の各上
位数ビツトより作成されるアドレスで指定されな
い未使用アドレスに単に０を書くだけでは、誤つ
てアクセスした場合に０が読出されるが、これは
予測商の０と識別不可となる。このためアドレス
線故障等により、未使用アドレスを参照した場合
に、アドレス線の故障を検出するには、商予測テ
ーブル４の全未使用アドレス部に例えばパリテイ
ビツトを反転してパリテイエラーとなるパターン
を書き込むなどの障害対策が必要となる。
と、連続したアドレスの内、除数と被除数の各上
位数ビツトより作成されるアドレスで指定されな
い未使用アドレスに単に０を書くだけでは、誤つ
てアクセスした場合に０が読出されるが、これは
予測商の０と識別不可となる。このためアドレス
線故障等により、未使用アドレスを参照した場合
に、アドレス線の故障を検出するには、商予測テ
ーブル４の全未使用アドレス部に例えばパリテイ
ビツトを反転してパリテイエラーとなるパターン
を書き込むなどの障害対策が必要となる。
本発明の目的は、このような従来の欠点を解決
し、商予測テーブルから読み出した予測商を、変
換回路を経ずに直接、倍数値レジスタの選択信号
として用いることできる２進化10進除算方式を提
供することにある。
し、商予測テーブルから読み出した予測商を、変
換回路を経ずに直接、倍数値レジスタの選択信号
として用いることできる２進化10進除算方式を提
供することにある。
本発明の一実施例では、商予測テーブルと倍数
値レジスタ群を用い、予測商が正しい商の場合は
該予測商をそのまゝ用い、正しい商でなければ、
該予測商から１を減ずることにより、２進化10進
数で表わされる商を１桁ずつ求めていくにあた
り、商予測テーブルより読み出される予測商４ビ
ツトの内３ビツトが、直接、除数の倍数値レジス
タの選択信号となるように、商予測テーブルに格
納する値を、予測商に６（２進化0110）を加えて
２進化10進表現の冗長部分まで含めた（0110）2〜
（1111）2に予めモデイフアイしておき、該モデイ
フアイした予測商４ビツト内の３ビツトを用いて
倍数値レジスタを選択し、又、商を求めるときに
は、モデイフアイした値を商予測テーブルの出力
値から引いて１桁の予測商とすることを特徴とす
るものである。
値レジスタ群を用い、予測商が正しい商の場合は
該予測商をそのまゝ用い、正しい商でなければ、
該予測商から１を減ずることにより、２進化10進
数で表わされる商を１桁ずつ求めていくにあた
り、商予測テーブルより読み出される予測商４ビ
ツトの内３ビツトが、直接、除数の倍数値レジス
タの選択信号となるように、商予測テーブルに格
納する値を、予測商に６（２進化0110）を加えて
２進化10進表現の冗長部分まで含めた（0110）2〜
（1111）2に予めモデイフアイしておき、該モデイ
フアイした予測商４ビツト内の３ビツトを用いて
倍数値レジスタを選択し、又、商を求めるときに
は、モデイフアイした値を商予測テーブルの出力
値から引いて１桁の予測商とすることを特徴とす
るものである。
第３図は本発明の一実施例のブロツク図であ
る。ここで、予め除数の倍数値（２倍数から９倍
数）をそれぞれ倍数値レジスタ７に格納してお
き、被除数レジスタ１と除数レジスタ３のそれぞ
れ上位数ビツトを用いて、商予測テーブル４のア
ドレスとするまでは、第１図の従来方式と同じで
ある。一方、商予測テーブル４に格納される予測
商は、従来方式では第２図に示すように、２進化
10進数１桁として（0000）2〜（1001）2までの値で
あつたが、本発明では、これらに（0110）2＝６を
加えた（0110）2〜（1111）2までの値とする。従つ
て、被除数レジスタ１と除数レジスタ３のそれぞ
れ上位数ビツトを商予測テーブル４のアドレスと
することにより、該商予測テーブル４から読み出
される値は、予測商に＋６をモデイフアイした値
（以下、これを予測商とする）を示している。
る。ここで、予め除数の倍数値（２倍数から９倍
数）をそれぞれ倍数値レジスタ７に格納してお
き、被除数レジスタ１と除数レジスタ３のそれぞ
れ上位数ビツトを用いて、商予測テーブル４のア
ドレスとするまでは、第１図の従来方式と同じで
ある。一方、商予測テーブル４に格納される予測
商は、従来方式では第２図に示すように、２進化
10進数１桁として（0000）2〜（1001）2までの値で
あつたが、本発明では、これらに（0110）2＝６を
加えた（0110）2〜（1111）2までの値とする。従つ
て、被除数レジスタ１と除数レジスタ３のそれぞ
れ上位数ビツトを商予測テーブル４のアドレスと
することにより、該商予測テーブル４から読み出
される値は、予測商に＋６をモデイフアイした値
（以下、これを予測商とする）を示している。
商予測テーブル４より読み出された上記予測商
４ビツトの内、下３ビツトそのまま直接、倍数値
レジスタ７の選択信号に用いて該当倍数を選択す
る。なお、これの詳細は後述する。同時に、上記
予測商全４ビツトを商決定回路１１に入力し、−
６回路１０で６減じた後、予測商レジスタ５に格
納する。他方、倍数値レジスタ７の上記選択信号
により選択された除数の倍数値は10進加減算器８
に入力し、被除数レジスタ１に記憶されている被
除数の値から減算する。この結果の正負に従つ
て、最終的に中間剰余を被除数レジスタ１の転送
格納し、商決定回路１１で求めた商を、商レジス
タ２に転送格納する。これらの手順は、第１図の
従来方式と同一である。
４ビツトの内、下３ビツトそのまま直接、倍数値
レジスタ７の選択信号に用いて該当倍数を選択す
る。なお、これの詳細は後述する。同時に、上記
予測商全４ビツトを商決定回路１１に入力し、−
６回路１０で６減じた後、予測商レジスタ５に格
納する。他方、倍数値レジスタ７の上記選択信号
により選択された除数の倍数値は10進加減算器８
に入力し、被除数レジスタ１に記憶されている被
除数の値から減算する。この結果の正負に従つ
て、最終的に中間剰余を被除数レジスタ１の転送
格納し、商決定回路１１で求めた商を、商レジス
タ２に転送格納する。これらの手順は、第１図の
従来方式と同一である。
次に第４図で、本発明の特徴である商予測テー
ブルへ格納するパターンのモデイフアイの仕方と
このモデイフアイされたパターンの用い方を説明
する。
ブルへ格納するパターンのモデイフアイの仕方と
このモデイフアイされたパターンの用い方を説明
する。
従来方式で商予測テーブル４に格納される予測
商０〜９を、第４図で左列の商を表わすと、本発
明で格納するパターンは、これらに＋６した値、
即ち６〜15である。この＋６した予測商の２進表
現の内、第４図でＡで囲んだ部分は、商２〜９に
対応する該予測商の下３ビツトを示している。商
２〜９に対応するＡのパターン、（000）2〜（111）
2は、図に示す通り、２〜９倍数を格納する倍数
値レジスタ７の選択信号と一致しており、従来方
式で必要とした変換回路９なしに、Ａのパターン
が、直接、倍数値レジスタ７の選択信号として用
いられることが分かる。
商０〜９を、第４図で左列の商を表わすと、本発
明で格納するパターンは、これらに＋６した値、
即ち６〜15である。この＋６した予測商の２進表
現の内、第４図でＡで囲んだ部分は、商２〜９に
対応する該予測商の下３ビツトを示している。商
２〜９に対応するＡのパターン、（000）2〜（111）
2は、図に示す通り、２〜９倍数を格納する倍数
値レジスタ７の選択信号と一致しており、従来方
式で必要とした変換回路９なしに、Ａのパターン
が、直接、倍数値レジスタ７の選択信号として用
いられることが分かる。
なお、商０，１の下３ビツトはそれぞれ（110）
2、（111）2で、商８，９の下３ビツトと等しいが、
＋６した予測商の最上位ビツトをみると、第４図
Ｂで囲む通り、商０，１に対応する最上位ビツト
のみ０となつている。従つて、10進加減算器８の
入力として、倍数値レジスタ出力（２〜９倍数）
を選択するか、除数レジスタ出力（１倍数）を選
択するかは、上記最上位ビツトの１ビツトを参照
することにより決めればよい。
2、（111）2で、商８，９の下３ビツトと等しいが、
＋６した予測商の最上位ビツトをみると、第４図
Ｂで囲む通り、商０，１に対応する最上位ビツト
のみ０となつている。従つて、10進加減算器８の
入力として、倍数値レジスタ出力（２〜９倍数）
を選択するか、除数レジスタ出力（１倍数）を選
択するかは、上記最上位ビツトの１ビツトを参照
することにより決めればよい。
次に、第５図及び第６図により、本発明方式を
適用した場合のアドレス線故障等によるラー検出
について説明する。
適用した場合のアドレス線故障等によるラー検出
について説明する。
第５図に示す通り、商予測テーブル４の各アド
レスには、予測商４ビツトa0〜a3に対する奇数パ
リテイビツトapが格納されており、該パリテイビ
ツトapを含めた計５ビツトが、商決定回路１１へ
入力し、その−６回路１０を経て予測商レジスタ
５に商S0〜S3とパリテイビツトSpが格納される。
レスには、予測商４ビツトa0〜a3に対する奇数パ
リテイビツトapが格納されており、該パリテイビ
ツトapを含めた計５ビツトが、商決定回路１１へ
入力し、その−６回路１０を経て予測商レジスタ
５に商S0〜S3とパリテイビツトSpが格納される。
第６図は−６回路１０の論理を示す。該−６回
路は、商S0〜S3が２進化10進数１桁として意味の
あるS0〜S3＝（0000）2〜（1001）2のケースについ
て最適化した論理で、第６図ａで表わされる。こ
れを具体的に表わすと第６図ｂの通りである。
路は、商S0〜S3が２進化10進数１桁として意味の
あるS0〜S3＝（0000）2〜（1001）2のケースについ
て最適化した論理で、第６図ａで表わされる。こ
れを具体的に表わすと第６図ｂの通りである。
商予測テーブル４の未使用アドレスには、該当
する予測商が存在しないため、特定の値を格納せ
ず、（a0a1a2a3ap）＝（00001）2となつている。この
パターンが−６回路１０に入力した時の出力は第
６図ｃに示されるが、これはパリテイエラーを表
わしている。即ち、アドレス線等の故障により、
誤つて商予測テーブル中の未使用アドレスを参照
した場合は、商決定回路１１によりパリテイエラ
ーとして検出できる。
する予測商が存在しないため、特定の値を格納せ
ず、（a0a1a2a3ap）＝（00001）2となつている。この
パターンが−６回路１０に入力した時の出力は第
６図ｃに示されるが、これはパリテイエラーを表
わしている。即ち、アドレス線等の故障により、
誤つて商予測テーブル中の未使用アドレスを参照
した場合は、商決定回路１１によりパリテイエラ
ーとして検出できる。
以上、本発明に実施例によれば、先ず、商予測
テーブルから読み出す予測商の下３ビツトを予測
商変換回路を経ることなく、直接、倍数値レジス
タの選択信号として用いることにより、高速な参
照が要求される除数の倍数値の読出しを実現でき
る。
テーブルから読み出す予測商の下３ビツトを予測
商変換回路を経ることなく、直接、倍数値レジス
タの選択信号として用いることにより、高速な参
照が要求される除数の倍数値の読出しを実現でき
る。
さらに、従来方式では、商予測テーブルには、
予測商がそのまま格納されるため、該商予測テー
ブル中、未使用アドレス部を簡単に（a0a1a2a3
ap）＝（00001）2のパターンとすることは、予測商
が０のケースと重複するため不可能であり、パリ
テイエラーとなる特殊なパターンを全未使用アド
レス部に格納する必要があつた。これに対し、本
発明実施例では、商予測テーブル中の未使用アド
レ部は、上記（00001）2パターンとするだけで、
容易に、アドレス線の故障等により未使用アドレ
スを参照したケースのエラー検出が行なえる。
予測商がそのまま格納されるため、該商予測テー
ブル中、未使用アドレス部を簡単に（a0a1a2a3
ap）＝（00001）2のパターンとすることは、予測商
が０のケースと重複するため不可能であり、パリ
テイエラーとなる特殊なパターンを全未使用アド
レス部に格納する必要があつた。これに対し、本
発明実施例では、商予測テーブル中の未使用アド
レ部は、上記（00001）2パターンとするだけで、
容易に、アドレス線の故障等により未使用アドレ
スを参照したケースのエラー検出が行なえる。
以上説明したように、本発明によれば、２進化
10進数除算方式に用いる商予測テーブルに格納す
るデータを、予め予測商に対して一定数を加えて
モデイフアイしておくことにより、所望倍数値レ
ジスタを直接選択できるので、従来のモデイフア
イしない場合に比べて、高速な参照を要求される
演算パスにおいて、ゲート段数を削減でき、高速
化の効果がある。
10進数除算方式に用いる商予測テーブルに格納す
るデータを、予め予測商に対して一定数を加えて
モデイフアイしておくことにより、所望倍数値レ
ジスタを直接選択できるので、従来のモデイフア
イしない場合に比べて、高速な参照を要求される
演算パスにおいて、ゲート段数を削減でき、高速
化の効果がある。
又、商予測テーブルの未使用アドレス部分に、
参照時にエラーとなるパターンを格納するために
は、上記モデイフアイしない場合、未使用アドレ
ス部には特殊なエラーパターンを格納する必要が
あるのに対し、本発明によれば、未使用アドレス
部には特殊パターンの格納が不要となる効果があ
る。さらに、このエラー検出動作も通常のパリテ
イチエツク方式により行うことができ、特別な故
障検出回路が不要となる。
参照時にエラーとなるパターンを格納するために
は、上記モデイフアイしない場合、未使用アドレ
ス部には特殊なエラーパターンを格納する必要が
あるのに対し、本発明によれば、未使用アドレス
部には特殊パターンの格納が不要となる効果があ
る。さらに、このエラー検出動作も通常のパリテ
イチエツク方式により行うことができ、特別な故
障検出回路が不要となる。
第１図は従来の２進化10進数除算方式のブロツ
ク図、第２図は第１図における倍数値レジスタ選
択信号作成の説明図、第３図は本発明の一実施例
のブロツク図、第４図は第３図における倍数値レ
ジスタ選択信号作成の説明図、第５図は第３図に
おける商決定回路の説明図、第６図はａ，ｂ，ｃ
は第３図における−６回路の説明図である。 １……被除数レジスタ、２……商レジスタ、３
……除数レジスタ、４……商予測テーブル、５…
…予測商レジスタ、６……−１回路、７……倍数
値レジスタ、８……10進加減算器、９……予測商
変換回路、１０……−６回路、１１……商決定回
路。
ク図、第２図は第１図における倍数値レジスタ選
択信号作成の説明図、第３図は本発明の一実施例
のブロツク図、第４図は第３図における倍数値レ
ジスタ選択信号作成の説明図、第５図は第３図に
おける商決定回路の説明図、第６図はａ，ｂ，ｃ
は第３図における−６回路の説明図である。 １……被除数レジスタ、２……商レジスタ、３
……除数レジスタ、４……商予測テーブル、５…
…予測商レジスタ、６……−１回路、７……倍数
値レジスタ、８……10進加減算器、９……予測商
変換回路、１０……−６回路、１１……商決定回
路。
Claims (1)
- 【特許請求の範囲】 １ 被除数と除数で参照される商予測テーブル
と、除数の倍数値を示す倍数値レジスタ群を用い
た２進化10進数除算方式において、予測商に対し
て一定数（０以外の数）を加えてモデイフアイし
た値を前記商予測テーブルに格納し、該商予測テ
ーブルから読み出された値の少なくとも一部を用
いて前記倍数値レジスタ群のいずれかを選択し、
該選択して得られた倍数値と被除数を比較するこ
とによつて予測商が妥当か否かを判定し、正しい
場合には前記商予測テーブルから読み出された値
から前記一定数を引くことにより、正しくない場
合には該値に“１”を加え、さらに前記一定数を
引くことにより、１桁の商を求めることを特徴と
する２進化10進数除算方式。 ２ 前記予測商に対して一定数を加えた値は４ビ
ツトからなり、一定数を２進数“0110”数とし、
商予測テーブルから読み出された値４ビツト中の
下３ビツトを用いて倍数値レジスタ群のいずれか
を選択することを特徴とする特許請求の範囲第１
項記載の２進化10進数除算方式。 ３ 前記予測商に対して一定数を加えた値４ビツ
トにパリテイビツトを付加した５ビツト構成の２
進数を商予測テーブルに格納し、該商予測テーブ
ルに未使用アドレスには“00001”を格納するこ
とを特徴とする特許請求の範囲第２項記載の２進
化10進数除算方式。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57196618A JPS5987543A (ja) | 1982-11-09 | 1982-11-09 | ２進化１０進数除算方式 |
| US06/549,809 US4635220A (en) | 1982-11-09 | 1983-11-08 | Binary coded decimal number division apparatus |
| DE19833340362 DE3340362A1 (de) | 1982-11-09 | 1983-11-08 | Verfahren und vorrichtung zur division von bcd-zahlen |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57196618A JPS5987543A (ja) | 1982-11-09 | 1982-11-09 | ２進化１０進数除算方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5987543A JPS5987543A (ja) | 1984-05-21 |
| JPH0413735B2 true JPH0413735B2 (ja) | 1992-03-10 |
Family
ID=16360744
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57196618A Granted JPS5987543A (ja) | 1982-11-09 | 1982-11-09 | ２進化１０進数除算方式 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4635220A (ja) |
| JP (1) | JPS5987543A (ja) |
| DE (1) | DE3340362A1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4817048A (en) * | 1986-08-11 | 1989-03-28 | Amdahl Corporation | Divider with quotient digit prediction |
| US4799181A (en) * | 1986-09-30 | 1989-01-17 | Honeywell Bull Inc. | BCD arithmetic using binary arithmetic and logical operations |
| JPH0833816B2 (ja) * | 1988-10-08 | 1996-03-29 | 日本電気株式会社 | 固定小数点除算方式 |
| US4992968A (en) * | 1989-02-17 | 1991-02-12 | Digital Equipment Corporation | Division method and apparatus including use of a Z--Z plot to select acceptable quotient bits |
| US5039350A (en) * | 1990-04-27 | 1991-08-13 | The United States Of America As Represented By The Administrator Of The Environmental Protection Agency | Method for the decomposition of halogenated organic compounds in a contaminated medium |
| DE4121106A1 (de) * | 1991-06-26 | 1993-01-07 | Siemens Nixdorf Inf Syst | Verfahren fuer datenverarbeitungsanlagen zur radix-division eines dividenden und eines divisors von jeweils beliebiger laenge und schaltungsanordnung zur durchfuehrung des verfahrens |
| JP2541758B2 (ja) * | 1993-06-02 | 1996-10-09 | 日本電気株式会社 | 剰余算出回路 |
| US7467174B2 (en) | 2004-09-23 | 2008-12-16 | Wisconsin Alumni Research Foundation | Processing unit having decimal floating-point divider using Newton-Raphson iteration |
| US7519649B2 (en) | 2005-02-10 | 2009-04-14 | International Business Machines Corporation | System and method for performing decimal division |
| JP6064435B2 (ja) * | 2012-08-21 | 2017-01-25 | 富士通株式会社 | 演算回路、演算処理装置、及び除算方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4891944A (ja) * | 1972-11-27 | 1973-11-29 | ||
| JPS56123038A (en) * | 1980-03-04 | 1981-09-26 | Fujitsu Ltd | Division control system |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3234366A (en) * | 1961-11-15 | 1966-02-08 | Ibm | Divider utilizing multiples of a divisor |
| US3234367A (en) * | 1962-11-05 | 1966-02-08 | Ibm | Quotient guess divider |
| US3610905A (en) * | 1965-04-15 | 1971-10-05 | Honeywell Inf Systems | Division system generating a variable length quotient in which the unit of information exceeds the capacity of the operating registers |
| US3578961A (en) * | 1968-03-06 | 1971-05-18 | Honeywell Inc | Preconditioned divisor for expedite division by successive subtraction |
| NL7101258A (ja) * | 1971-01-30 | 1972-08-01 | ||
| NL7101257A (ja) * | 1971-01-30 | 1972-08-01 | ||
| US4466077A (en) * | 1981-09-25 | 1984-08-14 | International Business Machines Corporation | Method and apparatus for division employing associative memory |
| JPS58140846A (ja) * | 1982-02-16 | 1983-08-20 | Hitachi Ltd | ２進化１０進数除算装置 |
-
1982
- 1982-11-09 JP JP57196618A patent/JPS5987543A/ja active Granted
-
1983
- 1983-11-08 DE DE19833340362 patent/DE3340362A1/de active Granted
- 1983-11-08 US US06/549,809 patent/US4635220A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4891944A (ja) * | 1972-11-27 | 1973-11-29 | ||
| JPS56123038A (en) * | 1980-03-04 | 1981-09-26 | Fujitsu Ltd | Division control system |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3340362C2 (ja) | 1988-12-01 |
| US4635220A (en) | 1987-01-06 |
| DE3340362A1 (de) | 1984-05-10 |
| JPS5987543A (ja) | 1984-05-21 |
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