JP2808604B2 - ２進化ｎ進演算回路 - Google Patents
２進化ｎ進演算回路Info
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- JP2808604B2 JP2808604B2 JP63199401A JP19940188A JP2808604B2 JP 2808604 B2 JP2808604 B2 JP 2808604B2 JP 63199401 A JP63199401 A JP 63199401A JP 19940188 A JP19940188 A JP 19940188A JP 2808604 B2 JP2808604 B2 JP 2808604B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、演算装置に関し、特に２進化ｎ進演算装置
に関する。
に関する。
従来、この種の２進化ｎ進演算装置はいくつかの方法
が考案されているが、その一般的なものは２進数を入力
とし、結果として２進数を出力する２進演算装置に、該
２進演算装置の出力を入力としプール代数によって最適
化された論理回路により構成された２進化ｎ進変換装置
を組み合わせたものとなっていた。
が考案されているが、その一般的なものは２進数を入力
とし、結果として２進数を出力する２進演算装置に、該
２進演算装置の出力を入力としプール代数によって最適
化された論理回路により構成された２進化ｎ進変換装置
を組み合わせたものとなっていた。
例として第４図に、４ビット全加算、減算回路13を用
いて構成した、２進化10進演算装置を示す。該２進化10
進演算装置は、４ビットの被演算データA.21と，同じく
被演算データB.22,そしてキャリー.2を入力として加算
減算選択信号（SUB）10が“0"のレベルでは加算を行
い、“1"のレベルでは減算を行い、結果として４ビット
のデータとキャリーを出力C.23とする。また、MUX.15は
信号11が“1"のレベルでは２進化10進数を出力し、“0"
のレベルでは、２進数をそのまま出力C.23とする。
いて構成した、２進化10進演算装置を示す。該２進化10
進演算装置は、４ビットの被演算データA.21と，同じく
被演算データB.22,そしてキャリー.2を入力として加算
減算選択信号（SUB）10が“0"のレベルでは加算を行
い、“1"のレベルでは減算を行い、結果として４ビット
のデータとキャリーを出力C.23とする。また、MUX.15は
信号11が“1"のレベルでは２進化10進数を出力し、“0"
のレベルでは、２進数をそのまま出力C.23とする。
真理値表１は該２進化10進演算装置において４ビット
の２進演算装置13の出力１〜５と、加算減算選択信号
（SUB）10の合計６つの信号の64の組合わせに対応し
た、MUX.15の出力C.23つまり該２進化10進演算装置の真
理値表を示したものである。表２の入力C/Bは、第４図
の信号線５に、入力SUMの４ビットはMSBからそれぞれ信
号線４から１に、出力は、MUX.15の出力C.23に、それぞ
れ対応している。
の２進演算装置13の出力１〜５と、加算減算選択信号
（SUB）10の合計６つの信号の64の組合わせに対応し
た、MUX.15の出力C.23つまり該２進化10進演算装置の真
理値表を示したものである。表２の入力C/Bは、第４図
の信号線５に、入力SUMの４ビットはMSBからそれぞれ信
号線４から１に、出力は、MUX.15の出力C.23に、それぞ
れ対応している。
〔発明が解決しようとする課題〕 上述した従来の２進化ｎ進演算装置は、２つの４ビッ
トの２進数とキャリーまたはボローを入力とし、演算結
果として４ビットの２進数とキャリーまたはボローを出
力する４ビットフルアダーと、該４ビットフルアダーの
出力を入力とする論理回路により更生された２進化10進
変換装置とを組み合わせたもので、ランダムロジックを
多用しているため、集積回路化した場合、チップ面積が
大きくなるという欠点がある。また、従来例では真理値
表１から、加算時において２進化10進変換装置の入力が
Ｃ＝0,SUM＝1010のときと、Ｃ＝1,SUM＝1010のときに、
２進化ｎ進演算装置の出力はＣ＝1,SUM＝0000となる。
この場合、入力がＣ＝0,SUM＝1010のときの出力がＣ＝
1,SUM＝0000となるのが正しく、入力がＣ＝1,SUM＝1010
のときは、その出力は５ビットの２進化10進数では表す
ことが出来ない。つまり、出力を見ただけでは、２進化
16進から２進化10進への変換が正しく行われたかどうか
がわからないとう欠点がある。
トの２進数とキャリーまたはボローを入力とし、演算結
果として４ビットの２進数とキャリーまたはボローを出
力する４ビットフルアダーと、該４ビットフルアダーの
出力を入力とする論理回路により更生された２進化10進
変換装置とを組み合わせたもので、ランダムロジックを
多用しているため、集積回路化した場合、チップ面積が
大きくなるという欠点がある。また、従来例では真理値
表１から、加算時において２進化10進変換装置の入力が
Ｃ＝0,SUM＝1010のときと、Ｃ＝1,SUM＝1010のときに、
２進化ｎ進演算装置の出力はＣ＝1,SUM＝0000となる。
この場合、入力がＣ＝0,SUM＝1010のときの出力がＣ＝
1,SUM＝0000となるのが正しく、入力がＣ＝1,SUM＝1010
のときは、その出力は５ビットの２進化10進数では表す
ことが出来ない。つまり、出力を見ただけでは、２進化
16進から２進化10進への変換が正しく行われたかどうか
がわからないとう欠点がある。
本発明の２進化ｎ進演算装置は、第１及び第２の被演
算データを受けこれらを加算若しくは減算することによ
り演算データを出力する２進演算装置と、前記第１及び
第２の被演算データの少なくとも一方が０〜９以外であ
るか否かを検出し第１の検出信号を生成する第１の検出
回路と、前記演算データ及び前記第１の検出信号をアド
レス信号として受け、これに基づく２進化ｎ進演算結果
を出力する読出し専用メモリと、前記演算データが０〜
９以外であるか否かを検出し第２の検出信号を生成する
第２の検出回路と、前記２進化ｎ進演算結果及び前記演
算データのいずれを出力するかを選択する選択手段と、
前記選択手段が前記演算データを選択している場合及び
前記選択手段が前記２進化ｎ進演算結果を選択している
場合であって前記第２の検出信号が前記演算データが０
〜９であることを示していることに応答して前記演算デ
ータを出力し、前記選択手段が前記２進化ｎ進演算結果
を選択している場合であって前記第２の検出信号が前記
演算データが０〜９以外であることを示していることに
応答して前記２進化ｎ進演算結果を出力する出力手段と
を有している。
算データを受けこれらを加算若しくは減算することによ
り演算データを出力する２進演算装置と、前記第１及び
第２の被演算データの少なくとも一方が０〜９以外であ
るか否かを検出し第１の検出信号を生成する第１の検出
回路と、前記演算データ及び前記第１の検出信号をアド
レス信号として受け、これに基づく２進化ｎ進演算結果
を出力する読出し専用メモリと、前記演算データが０〜
９以外であるか否かを検出し第２の検出信号を生成する
第２の検出回路と、前記２進化ｎ進演算結果及び前記演
算データのいずれを出力するかを選択する選択手段と、
前記選択手段が前記演算データを選択している場合及び
前記選択手段が前記２進化ｎ進演算結果を選択している
場合であって前記第２の検出信号が前記演算データが０
〜９であることを示していることに応答して前記演算デ
ータを出力し、前記選択手段が前記２進化ｎ進演算結果
を選択している場合であって前記第２の検出信号が前記
演算データが０〜９以外であることを示していることに
応答して前記２進化ｎ進演算結果を出力する出力手段と
を有している。
次に、本発明について図面を参照して説明する。
第１図は本発明の演算装置の一実施例を示す構成図、
第２図は第１図のROM2の内部構成を詳細に示す回路図、
第３図は第１図の各部信号の関係を示すタイミングチャ
ートである。
第２図は第１図のROM2の内部構成を詳細に示す回路図、
第３図は第１図の各部信号の関係を示すタイミングチャ
ートである。
第１図は、従来例と同じく２進化10進演算装置の一実
施例である。入力データラッチA6はデータバス20の内容
をクロック信号CKAのタイミングでラッチし、その出力B
10〜B13は４ビットフルアダー１の被演算データとな
る。入力データラッチB7はデータバス20の内容をクロッ
ク信号CKBのタイミングでラッチし、その出力B20〜B23
は、同様に４ビットフルアダー１の被演算データとな
る。４ビットフルアダー１は被演算データB10〜B13およ
びB20〜B23、およびキャリー信号CIN11を入力とし、加
減算切換信号A/S12が論理レベル“1"のとき減算を行
い、“0"のとき加算を行い、４ビットSUMB00〜B03とキ
ャリC00の合計５ビットを出力する。４ビットのSUMのう
ちB00は重みＱのビット（最下位ビット）で、B01は重み
１のビット、B02は重み２のビット、B03は重み３のビッ
ト（最上位ビット）となっている。回路５は、被演算デ
ータが２進化10進で表現できる数字（０〜９）であるか
どうかを判断するオアアンド回路と、被演算データが０
〜９以外、つまりＡ〜Ｆである場合に、演算結果を正し
く出力するか、あるいは被演算データ不良として演算結
果にエラーを出力するかの機能選択をするための切換信
号DCK13と該オアアンド回路の出力とのオアナンド回路
とを有する。ROM2は、B01とその反転信号▲▼、B
02とその反転信号▲▼、B03とその反転信号▲
▼、C00とその反転信号▲▼、加減算切換信
号A/S12とその反転信号▲▼、回路５の出力信号2
3をアドレス入力とし、クロック信号CKD18をクロックと
して動作し、信号線21,22を出力として得る。信号線21
は出力データの重み３のビットに対応し信号線22は重み
２のビットに対応している。回路４は出力切換回路５の
コントロール信号を作る回路で、B01,B02,B03,C00、２
進化10進演算を行うか、２進化16進演算を行うかを選択
する信号D/B14およびクロック信号CKC17を入力とし、出
力信号24,25を得る。回路３は、本実施例の２進化10進
演算装置の出力切換回路（MUX）で、２進化16進演算を
行う場合、タイミング信号CKC17が論理レベル“1"のと
き、信号線25は“1"となり、B00がD0へ、B01がD1へ、B
02がD2へ、D03がD3へ、C00がキャリーとしてC00T19へ出
力される。また、２進化10進演算を行う場合、タイミン
グ信号CKC17が論理レベル“1"のとき信号線24は“1"と
なり、B00がD0へ、B01の反転信号27がD1へ、ROM2の出力
信号22がD2へ、同じくROM2の出力信号21がD3へ、信号線
26がキャリーとしてCOUT19へ出力される。
施例である。入力データラッチA6はデータバス20の内容
をクロック信号CKAのタイミングでラッチし、その出力B
10〜B13は４ビットフルアダー１の被演算データとな
る。入力データラッチB7はデータバス20の内容をクロッ
ク信号CKBのタイミングでラッチし、その出力B20〜B23
は、同様に４ビットフルアダー１の被演算データとな
る。４ビットフルアダー１は被演算データB10〜B13およ
びB20〜B23、およびキャリー信号CIN11を入力とし、加
減算切換信号A/S12が論理レベル“1"のとき減算を行
い、“0"のとき加算を行い、４ビットSUMB00〜B03とキ
ャリC00の合計５ビットを出力する。４ビットのSUMのう
ちB00は重みＱのビット（最下位ビット）で、B01は重み
１のビット、B02は重み２のビット、B03は重み３のビッ
ト（最上位ビット）となっている。回路５は、被演算デ
ータが２進化10進で表現できる数字（０〜９）であるか
どうかを判断するオアアンド回路と、被演算データが０
〜９以外、つまりＡ〜Ｆである場合に、演算結果を正し
く出力するか、あるいは被演算データ不良として演算結
果にエラーを出力するかの機能選択をするための切換信
号DCK13と該オアアンド回路の出力とのオアナンド回路
とを有する。ROM2は、B01とその反転信号▲▼、B
02とその反転信号▲▼、B03とその反転信号▲
▼、C00とその反転信号▲▼、加減算切換信
号A/S12とその反転信号▲▼、回路５の出力信号2
3をアドレス入力とし、クロック信号CKD18をクロックと
して動作し、信号線21,22を出力として得る。信号線21
は出力データの重み３のビットに対応し信号線22は重み
２のビットに対応している。回路４は出力切換回路５の
コントロール信号を作る回路で、B01,B02,B03,C00、２
進化10進演算を行うか、２進化16進演算を行うかを選択
する信号D/B14およびクロック信号CKC17を入力とし、出
力信号24,25を得る。回路３は、本実施例の２進化10進
演算装置の出力切換回路（MUX）で、２進化16進演算を
行う場合、タイミング信号CKC17が論理レベル“1"のと
き、信号線25は“1"となり、B00がD0へ、B01がD1へ、B
02がD2へ、D03がD3へ、C00がキャリーとしてC00T19へ出
力される。また、２進化10進演算を行う場合、タイミン
グ信号CKC17が論理レベル“1"のとき信号線24は“1"と
なり、B00がD0へ、B01の反転信号27がD1へ、ROM2の出力
信号22がD2へ、同じくROM2の出力信号21がD3へ、信号線
26がキャリーとしてCOUT19へ出力される。
次に、第２図は第１図のROM2の内部構造を示したもの
で、CKD18はクロック信号で論理レベル“0"でROMはプリ
チャージ状態となり、“1"で読み出し可となる。P1,P2
はプリチャージ用のPchトランジスタで、N1はでディス
チャージ用のNchトランジスタである。その他のトラン
ジスタはすべてROM構成を表わしている。
で、CKD18はクロック信号で論理レベル“0"でROMはプリ
チャージ状態となり、“1"で読み出し可となる。P1,P2
はプリチャージ用のPchトランジスタで、N1はでディス
チャージ用のNchトランジスタである。その他のトラン
ジスタはすべてROM構成を表わしている。
次に、本実施例において２進化10進演算を行った場合
の出力を真理値表に表す。この表における入力のC/Bと
は第１図，第２図のC00の論理レベルで、SUMINは左のビ
ットから、B03,B02,B01,B00の論理レベルである。
の出力を真理値表に表す。この表における入力のC/Bと
は第１図，第２図のC00の論理レベルで、SUMINは左のビ
ットから、B03,B02,B01,B00の論理レベルである。
また、この真理値表２は第１図の信号線DCK13が論理
レベル“0"のときで、1"の場合は被演算データB13〜B10
かB23〜B20のどちらかが“1001"つまり10進数の９を越
えた場合、出力は真理値表２と異なり、“1100",“110
1",“1110",“1111"つまり10進数では表せないＣ〜Ｆの
どれかを演算のエラーコードとして出力する。
レベル“0"のときで、1"の場合は被演算データB13〜B10
かB23〜B20のどちらかが“1001"つまり10進数の９を越
えた場合、出力は真理値表２と異なり、“1100",“110
1",“1110",“1111"つまり10進数では表せないＣ〜Ｆの
どれかを演算のエラーコードとして出力する。
〔発明の効果〕 以上説明したように本発明は、２進化10進変換を実行
することに読出し専用メモリ（ROM）を用いることによ
り、素子数を少くでき、またその読出し専用メモリはイ
オン注入法を用いることにより容易にICとして実現で
き、その素子１つの大きさは従来のランダムロジックの
１素子に比べ非常に小さいので、結果的にはチップ面積
を非常に小さくできる効果がある。また、わずかの素子
の追加により、演算結果が10進で表せない数となった場
合のエラー出力、そして入力が９より大きな数である場
合エラー出力を行うという従来の欠点を補う機能を持た
せることができる効果がある。
することに読出し専用メモリ（ROM）を用いることによ
り、素子数を少くでき、またその読出し専用メモリはイ
オン注入法を用いることにより容易にICとして実現で
き、その素子１つの大きさは従来のランダムロジックの
１素子に比べ非常に小さいので、結果的にはチップ面積
を非常に小さくできる効果がある。また、わずかの素子
の追加により、演算結果が10進で表せない数となった場
合のエラー出力、そして入力が９より大きな数である場
合エラー出力を行うという従来の欠点を補う機能を持た
せることができる効果がある。
第１図は本発明の一実施例のブロック図、第２図は第１
図のROMの具体的構成図、第３図は第１図のタイミング
チャート、第４図は従来例のブロック図である。
図のROMの具体的構成図、第３図は第１図のタイミング
チャート、第４図は従来例のブロック図である。
Claims (1)
- 【請求項１】第１及び第２の被演算データを受けこれら
を加算若しくは減算することにより演算データを出力す
る２進演算装置と、前記第１及び第２の被演算データの
少なくとも一方が０〜９以外であるか否かを検出し第１
の検出信号を生成する第１の検出回路と、前記演算デー
タ及び前記第１の検出信号をアドレス信号として受け、
これに基づく２進化ｎ進演算結果を出力する読出し専用
メモリと、前記演算データが０〜９以外であるか否かを
検出し第２の検出信号を生成する第２の検出回路と、前
記２進化ｎ進演算結果及び前記演算データのいずれを出
力するかを選択する選択手段と、前記選択手段が前記演
算データを選択している場合及び前記選択手段が前記２
進化ｎ進演算結果を選択している場合であって前記第２
の検出信号が前記演算データが０〜９であることを示し
ていることに応答して前記演算データを出力し、前記選
択手段が前記２進化ｎ進演算結果を選択している場合で
あって前記第２の検出信号が前記演算データが０〜９以
外であることを示していることに応答して前記２進化ｎ
進演算結果を出力する出力手段とを有する２進化ｎ進演
算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63199401A JP2808604B2 (ja) | 1988-08-09 | 1988-08-09 | ２進化ｎ進演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63199401A JP2808604B2 (ja) | 1988-08-09 | 1988-08-09 | ２進化ｎ進演算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0247714A JPH0247714A (ja) | 1990-02-16 |
| JP2808604B2 true JP2808604B2 (ja) | 1998-10-08 |
Family
ID=16407176
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63199401A Expired - Fee Related JP2808604B2 (ja) | 1988-08-09 | 1988-08-09 | ２進化ｎ進演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2808604B2 (ja) |
-
1988
- 1988-08-09 JP JP63199401A patent/JP2808604B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0247714A (ja) | 1990-02-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |