JPS588009B2 - デイジタル乗算器 - Google Patents
デイジタル乗算器Info
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- JPS588009B2 JPS588009B2 JP54153071A JP15307179A JPS588009B2 JP S588009 B2 JPS588009 B2 JP S588009B2 JP 54153071 A JP54153071 A JP 54153071A JP 15307179 A JP15307179 A JP 15307179A JP S588009 B2 JPS588009 B2 JP S588009B2
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- Japan
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- carry signal
- multiplier
- stage
- bit
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
- G06F7/533—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even
- G06F7/5334—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product
- G06F7/5336—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product overlapped, i.e. with successive bitgroups sharing one or more bits being recoded into signed digit representation, e.g. using the Modified Booth Algorithm
- G06F7/5338—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product overlapped, i.e. with successive bitgroups sharing one or more bits being recoded into signed digit representation, e.g. using the Modified Booth Algorithm each bitgroup having two new bits, e.g. 2nd order MBA
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
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- G06F7/49947—Rounding
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Description
【発明の詳細な説明】
本発明はデイジタル乗算器の丸め補正論理回路特に変形
ブースのアルゴリズムを実行して浮動小数点演算を行な
うための乗算器の丸め補正論理回路に関する。
ブースのアルゴリズムを実行して浮動小数点演算を行な
うための乗算器の丸め補正論理回路に関する。
変形ブースのアルゴリズム（ｍａｌｉｆｉａｉＢｏｏｔ
ｈ ’Ｓａｌｇｏｒｉｔｈｍ）はデイジタル乗算回路で
の演算速度を早めるための既知の手段である。
ｈ ’Ｓａｌｇｏｒｉｔｈｍ）はデイジタル乗算回路で
の演算速度を早めるための既知の手段である。
このアルゴリズムはＩＢＭ３６０シリーズのコンピュー
タに最初に使用されたものであり、このアルゴリズムに
よって部分積の個数を直線的組合わせ乗算器に必要とさ
れる部分積の半数以上を低減させ、その結果キャリー−
セイブー加算段（Ｃ ａｒｒｙ−Ｓ ａｖｅ−ａｄｄＳ
ｔ■ｅｓ）の個数従って最終的に必要とされるゲートの
総数を減少させることが出来る。
タに最初に使用されたものであり、このアルゴリズムに
よって部分積の個数を直線的組合わせ乗算器に必要とさ
れる部分積の半数以上を低減させ、その結果キャリー−
セイブー加算段（Ｃ ａｒｒｙ−Ｓ ａｖｅ−ａｄｄＳ
ｔ■ｅｓ）の個数従って最終的に必要とされるゲートの
総数を減少させることが出来る。
このブースのアルゴリズムは各ビットに対する部分積を
形成することよりも、全て「１」および全て「０」とい
う任意の連続したストリングにわたってスキップするよ
うな乗算演算を要求するものであった。
形成することよりも、全て「１」および全て「０」とい
う任意の連続したストリングにわたってスキップするよ
うな乗算演算を要求するものであった。
「０」のストリングにわたるスキツピングは直線的であ
るが、「１」のストリングにわたるスキツピングはさら
に複雑であった。
るが、「１」のストリングにわたるスキツピングはさら
に複雑であった。
一つの試みとして「１」のストリングの評価をストリン
グの最も右側の「１」の重みをそのモジュラスから減算
することによって行なっていた（尚、ｎビットワードの
モジュラスとは２ｎとして定義されるものであり、右側
から数えてｎ番目のビットの重みとは２ｎ−１ として
定義される）。
グの最も右側の「１」の重みをそのモジュラスから減算
することによって行なっていた（尚、ｎビットワードの
モジュラスとは２ｎとして定義されるものであり、右側
から数えてｎ番目のビットの重みとは２ｎ−１ として
定義される）。
この試みを２進ストリング１ １ １ １ ００００に
対し適用すると、例えばｎ＝８とすると、２８−２’＝
２ ５ ６−１ ６＝２４０である。
対し適用すると、例えばｎ＝８とすると、２８−２’＝
２ ５ ６−１ ６＝２４０である。
従来のブースのアルゴリズムのハードワード（ ｈａｒ
ｄｗａｒｄ ）乗算器においては、各乗数を３つの隣接
するビットから成るサブストリングに分割し、この際こ
れら各サブストリングが隣接するストリングと１つのビ
ットを共有するように分割している。
ｄｗａｒｄ ）乗算器においては、各乗数を３つの隣接
するビットから成るサブストリングに分割し、この際こ
れら各サブストリングが隣接するストリングと１つのビ
ットを共有するように分割している。
このアルゴリズムはサブストリングを完成させると共に
乗数の値が負の数として処理されないようにするために
「０」でパッティングした左右のサブストリングスを有
した２の補数を必要とした。
乗数の値が負の数として処理されないようにするために
「０」でパッティングした左右のサブストリングスを有
した２の補数を必要とした。
変形ブースのアルゴリズムとは一度に２ビットの固定シ
フトを行ないおよび３個の乗数ビットの検査を行ない、
従来の乗算に必要とされる部分積の個数よりも少数の部
分積（８ビットの乗数の場合には５）を生じさせる乗数
エンコーディング方法である。
フトを行ないおよび３個の乗数ビットの検査を行ない、
従来の乗算に必要とされる部分積の個数よりも少数の部
分積（８ビットの乗数の場合には５）を生じさせる乗数
エンコーディング方法である。
変形ブースのアルゴリズム乗算器をＬＳＩで構成した標
準的なものとしてＭｏｎｏｌｉｔｈｉｃ Ｍｅｍｏｒｉ
−ｅｓ）社製の単一チップのタイプ６７５５８０８ビッ
ト×８ビット乗算器（ ｔｙｐｅ ６ ７ ５ ５ ８
ｅｉｇｈｔ−ｂｉｔ−ｂｙ−ｅｉｇｈｔ−ｂｉｔ−ｍ
ｕｌｔｉｐｌｉｅｒ）がある。
準的なものとしてＭｏｎｏｌｉｔｈｉｃ Ｍｅｍｏｒｉ
−ｅｓ）社製の単一チップのタイプ６７５５８０８ビッ
ト×８ビット乗算器（ ｔｙｐｅ ６ ７ ５ ５ ８
ｅｉｇｈｔ−ｂｉｔ−ｂｙ−ｅｉｇｈｔ−ｂｉｔ−ｍ
ｕｌｔｉｐｌｉｅｒ）がある。
この乗算器については文献［Ｅ ｌｅｃｔｒｏｎｉｃｓ
ｍａｇａｚｉｎｅ−Ｊの第５０巻、第２０号、１９７
７年９月２９日の第９３〜９９頁にＷａｓｅｒａｎｄＰ
ｅｔｅｒｓｏｎ等による［ｅａｌ Ｔ ｉｍｅ Ｐ ｒ
ｏｃｅｓｓｉｎｇ Ｇａｉｎｓ Ｇｒｏｕｎｄ Ｗｉｔ
ｈＦａｓｔ Ｄｉｇｉｔａｌ ＭｕｌｔｉｐｌｉｅｒＪ
に開示されている。
ｍａｇａｚｉｎｅ−Ｊの第５０巻、第２０号、１９７
７年９月２９日の第９３〜９９頁にＷａｓｅｒａｎｄＰ
ｅｔｅｒｓｏｎ等による［ｅａｌ Ｔ ｉｍｅ Ｐ ｒ
ｏｃｅｓｓｉｎｇ Ｇａｉｎｓ Ｇｒｏｕｎｄ Ｗｉｔ
ｈＦａｓｔ Ｄｉｇｉｔａｌ ＭｕｌｔｉｐｌｉｅｒＪ
に開示されている。
さらにＬＳＩで構成した別の並列型変形ブースのアルゴ
リズム乗算器については、［ｌ ９ ７ ８ＷＥＳＣＯ
Ｎ Ｐｒｏｆｅｓｓｉｏｎａｌ Ｐｒｏｇｒａｍｌで呈
示されたＮｉｃｈｏｌｓｏｎ ， Ｂ ｌａｓｃｏおよ
びＲｅｄｄｙによる論文ｒＴｈｅ Ｓ２８ １ １
Ｓ ｉｇｎａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｐｅｒｉｐ
ｈ−ｅｒａｌ」に開示されており、さらにＰ ｒｏｃｅ
ｅｄｉｎｇｓｏｆ Ｓｅｓｓｉｏｎ ２ ５において公
表された論文ＩＤｅｓｉｇｎｉｎｇＷｉｔｈ Ｓ ｉｎ
ｇｌｅ Ｃｈｉｐ Ｍｕｌｔｉｐｌｉｅｒｓ 」のＰＰ
２５／３ ： １−１ ２に開示されている。
リズム乗算器については、［ｌ ９ ７ ８ＷＥＳＣＯ
Ｎ Ｐｒｏｆｅｓｓｉｏｎａｌ Ｐｒｏｇｒａｍｌで呈
示されたＮｉｃｈｏｌｓｏｎ ， Ｂ ｌａｓｃｏおよ
びＲｅｄｄｙによる論文ｒＴｈｅ Ｓ２８ １ １
Ｓ ｉｇｎａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｐｅｒｉｐ
ｈ−ｅｒａｌ」に開示されており、さらにＰ ｒｏｃｅ
ｅｄｉｎｇｓｏｆ Ｓｅｓｓｉｏｎ ２ ５において公
表された論文ＩＤｅｓｉｇｎｉｎｇＷｉｔｈ Ｓ ｉｎ
ｇｌｅ Ｃｈｉｐ Ｍｕｌｔｉｐｌｉｅｒｓ 」のＰＰ
２５／３ ： １−１ ２に開示されている。
従来の変形ブースのアルゴリズムを実行するだめの高速
乗算器の欠点は、小数部分を処理するために度々利用す
る丸め手続きに関連して生ずる。
乗算器の欠点は、小数部分を処理するために度々利用す
る丸め手続きに関連して生ずる。
例えば、前述の文献： Ｅｌｅｃｔｒｏｎｉｃ ｍａｇ
ａｚｉｎｅの第９７〜９８頁に開示されているようなＭ
ＭＩ６７５５８形乗算器につき行なった試みは８ビット
×８ビット乗算から全体で１６ビットの積を発生させて
この最終の全積に対し丸め手続きを適用することであっ
た。
ａｚｉｎｅの第９７〜９８頁に開示されているようなＭ
ＭＩ６７５５８形乗算器につき行なった試みは８ビット
×８ビット乗算から全体で１６ビットの積を発生させて
この最終の全積に対し丸め手続きを適用することであっ
た。
例えば、最終の積を最上位の８個のビットとなるように
丸めるために、捨てるべき部分に０．５を加え、次いで
最終の積の８番目の最下位ビットで切捨てていた。
丸めるために、捨てるべき部分に０．５を加え、次いで
最終の積の８番目の最下位ビットで切捨てていた。
かかる手続きは電力消費、処理速度およびＬＳＩトポロ
ジイの点で著しく不経済であった。
ジイの点で著しく不経済であった。
本発明の目的は全積の出力を発生しないである選択し得
るビット位置で丸められた出力を発生する高速デイジタ
ル乗算回路を提供することにある。
るビット位置で丸められた出力を発生する高速デイジタ
ル乗算回路を提供することにある。
本発明の他の目的は、乗算器の寸法および電力消費を低
減させるために最小数の回路素子で丸められた出力を発
生する高速デイジタル乗算器を提供することにある。
減させるために最小数の回路素子で丸められた出力を発
生する高速デイジタル乗算器を提供することにある。
本発明のさらに他の目的は全積出力を発生させることな
く丸められた積出力を発生させるように構成し、よって
チップの寸法と電力消費とを所要の程度まで低減させか
つ歩留りを高めた大規模集積化高速デイジタル乗算器チ
ップを提供することにある。
く丸められた積出力を発生させるように構成し、よって
チップの寸法と電力消費とを所要の程度まで低減させか
つ歩留りを高めた大規模集積化高速デイジタル乗算器チ
ップを提供することにある。
本発明のさらに他の目的は、選択されたビット位置およ
びその右の２つの隣接するビット位置に対するキャリー
と部分積とを発生させることによって、その選択された
位置に丸めを行なう変形ブースのアルゴリズムを実行す
るためのデイジタル乗算器に対する丸め補正論理回路を
提供するにある。
びその右の２つの隣接するビット位置に対するキャリー
と部分積とを発生させることによって、その選択された
位置に丸めを行なう変形ブースのアルゴリズムを実行す
るためのデイジタル乗算器に対する丸め補正論理回路を
提供するにある。
本発明によれば、丸められるべき所定個数の最下位ビッ
トを含んでいる最終積を発生するための変形ブースのア
ルゴリズム乗算器に使用されている乗算および加算回路
を使用する代わりに、本発明の原理に従がつた丸め補正
論理回路を使用する。
トを含んでいる最終積を発生するための変形ブースのア
ルゴリズム乗算器に使用されている乗算および加算回路
を使用する代わりに、本発明の原理に従がつた丸め補正
論理回路を使用する。
この丸め補正論理回路は最終丸めの所定のビット位置並
びにその左側に隣接する２つのビット位置で最終積の大
きさを分析することによって作動する。
びにその左側に隣接する２つのビット位置で最終積の大
きさを分析することによって作動する。
浮動小数点演算を実行するデイジタル乗算器は小数部に
作用するので、所定ビット位置およびその右の２つの隣
接位置で最終積を考慮することによって、実際には全て
の場合に丸め手続きを正確に達成することが出来る。
作用するので、所定ビット位置およびその右の２つの隣
接位置で最終積を考慮することによって、実際には全て
の場合に丸め手続きを正確に達成することが出来る。
この丸め補正回路は、２個の部分積生成回路を含むと共
に乗算器中の残りのいくつかの部分積および加算回路に
接続されており、よって丸められるべき最終積の最下位
ビットの発生を必要としないし或いはこれら最下位ビッ
トを発生するための回路を設ける必要なくして簡単な組
合わせ論理素子で正確に丸められた最終積を供給するよ
うに構成したものである。
に乗算器中の残りのいくつかの部分積および加算回路に
接続されており、よって丸められるべき最終積の最下位
ビットの発生を必要としないし或いはこれら最下位ビッ
トを発生するための回路を設ける必要なくして簡単な組
合わせ論理素子で正確に丸められた最終積を供給するよ
うに構成したものである。
本発明の好適実施例においては、変形ブースのアルゴリ
ズム乗算器において、最終積のｎ−１個，の最下位ビッ
トをｎ番目の最下位ビットに丸めることが出来る。
ズム乗算器において、最終積のｎ−１個，の最下位ビッ
トをｎ番目の最下位ビットに丸めることが出来る。
かかる乗算器は複数個の部分積生成回路を具える第１段
と、第１加算回路および第２加算回路を含む複数個の加
算回路を具える第２段と、第３加算回路を含む第３段と
、８個以上の２進デイジットで最終積を出力するための
第４加算回路を含む第４段とを含んでいる。
と、第１加算回路および第２加算回路を含む複数個の加
算回路を具える第２段と、第３加算回路を含む第３段と
、８個以上の２進デイジットで最終積を出力するための
第４加算回路を含む第４段とを含んでいる。
この乗算器の丸め論理回路は、乗算器をして最終積のｎ
−１個の最下位２進デイジットを発生せしめることなく
、この最終積のｎ番目の最下位２進デイジットに丸めを
行なう。
−１個の最下位２進デイジットを発生せしめることなく
、この最終積のｎ番目の最下位２進デイジットに丸めを
行なう。
本発明の丸め補正論理回路の好適実施例においては、変
形ブースのアルゴリズム乗算器の第１段に２進被乗数Ｘ
および２進乗数Ｙから得られる部分積を生成するための
一連の部分積生成回路を含んでおり、この場合、Ｘまた
はＹに続く数字によってこれら被乗数まだは乗数中での
ビット位置を表わしさらに「ｎ」によって丸められた最
終積の選定された最下位ビットのビット位置を表わし、
さらに文字「Ａ」，「Ｂ」，「ｃ」，「Ｄ」によつて部
分積を表わし、および文字「Ｓ」によって算出された加
算ビットを表わす。
形ブースのアルゴリズム乗算器の第１段に２進被乗数Ｘ
および２進乗数Ｙから得られる部分積を生成するための
一連の部分積生成回路を含んでおり、この場合、Ｘまた
はＹに続く数字によってこれら被乗数まだは乗数中での
ビット位置を表わしさらに「ｎ」によって丸められた最
終積の選定された最下位ビットのビット位置を表わし、
さらに文字「Ａ」，「Ｂ」，「ｃ」，「Ｄ」によつて部
分積を表わし、および文字「Ｓ」によって算出された加
算ビットを表わす。
この乗算器の丸め論理回路はさらに第１キャリー信号発
生段を含んでいて、この第１キャリー信号発生段を前述
した部分積生成回路に接続してよつて Ｃ（ｎ−１〕１＝（Ｂ（ｎ−２〕＋Ａ（ｎ ２））’
（Ａ（ｎ−２ ）＋Ｂ（ｎ−２）＋Ａ（ｎ−３ 〕）
・（Ａ（ ｎ−３ 〕＋Ｂ（ ｎ−３ ：］ ）Ｂ （
ｎ−２ ） ）＝｛１）の式によって規定される第１
キャリー信号Ｃ（ｎ−１）１，を発生すると共にこの第
１キャリー信号をキャリー入力Ｃ（ｎ−１）１として前
記第１加算回路に対して供給する。
生段を含んでいて、この第１キャリー信号発生段を前述
した部分積生成回路に接続してよつて Ｃ（ｎ−１〕１＝（Ｂ（ｎ−２〕＋Ａ（ｎ ２））’
（Ａ（ｎ−２ ）＋Ｂ（ｎ−２）＋Ａ（ｎ−３ 〕）
・（Ａ（ ｎ−３ 〕＋Ｂ（ ｎ−３ ：］ ）Ｂ （
ｎ−２ ） ）＝｛１）の式によって規定される第１
キャリー信号Ｃ（ｎ−１）１，を発生すると共にこの第
１キャリー信号をキャリー入力Ｃ（ｎ−１）１として前
記第１加算回路に対して供給する。
この乗算器の丸め論理回路は、さらに前述した部分積生
成回路に接続されていて Ｃ（ｎ−１）３
＝Ｋ’［：ｎ−２）＋Ｄ（ｎ ２，ｌ＋Ｙ（ｎ １
））”（Ｃ（ｎ−２）＋Ｃ（ｎ−３〕＋Ｙ（ｎ１ ）
） ・（Ｃ（ｎ−２ ）＋Ｃ（ｎ−３ ）＋Ｄ（ｎ −
２ ） ） ・（Ｃ （ ｎ−３ ］＋Ｄ（ ｎ−２
）＋ＹＣ ｎ−１））・・・・・・・・・（２） の式によって規定される第２キャリー信号を発生すると
共にこの第２キャリー信号Ｃ（ｎ−１）３を乗算器の第
２加算回路に供給するための第２キャリー信号発生段を
含んでいる。
成回路に接続されていて Ｃ（ｎ−１）３
＝Ｋ’［：ｎ−２）＋Ｄ（ｎ ２，ｌ＋Ｙ（ｎ １
））”（Ｃ（ｎ−２）＋Ｃ（ｎ−３〕＋Ｙ（ｎ１ ）
） ・（Ｃ（ｎ−２ ）＋Ｃ（ｎ−３ ）＋Ｄ（ｎ −
２ ） ） ・（Ｃ （ ｎ−３ ］＋Ｄ（ ｎ−２
）＋ＹＣ ｎ−１））・・・・・・・・・（２） の式によって規定される第２キャリー信号を発生すると
共にこの第２キャリー信号Ｃ（ｎ−１）３を乗算器の第
２加算回路に供給するための第２キャリー信号発生段を
含んでいる。
さらに丸め論理回路は、前述の部分積生成回路に接続さ
れていて Ｃ（ｎ−１）４＝Ｃ（「ｘ−２） ・Ｄ（ｎ−２） ・
Ｙ（ ｎ−１ 〕・Ｃ （ ｎ−３ ）”｛３）の式に
よって規定される第３キャリー信号Ｃ（ｎ−１’）４を
発生するための第３キャリー信号発生段を含んでいる（
伺、ここでＹ（ｎ−１）は乗数の丸めビットの右７番目
の有効ビットである）。
れていて Ｃ（ｎ−１）４＝Ｃ（「ｘ−２） ・Ｄ（ｎ−２） ・
Ｙ（ ｎ−１ 〕・Ｃ （ ｎ−３ ）”｛３）の式に
よって規定される第３キャリー信号Ｃ（ｎ−１’）４を
発生するための第３キャリー信号発生段を含んでいる（
伺、ここでＹ（ｎ−１）は乗数の丸めビットの右７番目
の有効ビットである）。
さらに、この丸め論理回路は丸められた最終積の最下位
ビット出力を供給する第４キャリー信号発生段を含んで
いる。
ビット出力を供給する第４キャリー信号発生段を含んで
いる。
この第４キャリー信号発生段を部分積生成回路および第
３加算回路に接続する。
３加算回路に接続する。
との第４キャリー信号発生段はＣ（ｎ）１＝Ｗ（ｎ−ｉ
）− （Ｓ（ｎ−２）１＋Ｓ（ｎ−２）２ ・・・
・・・・・・（４）の式によって規定される第４キャリ
ー信号を発生すると共に、 Ｐｎ＝Ｗ（ｎ−１〕■（ Ｓ Ｃ ｎ−２ ） １＋Ｓ
（ｎ−２，１２） ・・・・・・・・・（
５）の式であって、ここでＷ（ｎ−１）が第３加算回路
からの最下位ピットキャリー信号であり、Ｓ（ｎ−１，
ｌ１＝Ａ（ｎ−２）｛Ｂ（ｎ−２）■（Ａ（ｎ一３）＋
Ｂ（ｎ ３）））＋Ａ（ｎ−２１（：ＢＣｎ−２：）
■（Ａ（ｎ−３）＋Ｂ（ｎ−３））） ・””（６）
であり、および Ｓ（ｎ−２）２＝Ｃ（ｎ−２）・ＣＤ（ｎ−２）■（
ｎ−１ ）Ｃ℃（ｎ−３）」十Ｃ（ｎ−２） ・（Ｄ（
ｎ−２）ＣＤＹ（ｎ−１）（Ｅ）Ｃ（ｎ−３０ −”
（７） である式によって規定されるｎ番目に（ｎ）に丸められ
た積出力の最下位ビツトＰｎを発生するように作用する
。
）− （Ｓ（ｎ−２）１＋Ｓ（ｎ−２）２ ・・・
・・・・・・（４）の式によって規定される第４キャリ
ー信号を発生すると共に、 Ｐｎ＝Ｗ（ｎ−１〕■（ Ｓ Ｃ ｎ−２ ） １＋Ｓ
（ｎ−２，１２） ・・・・・・・・・（
５）の式であって、ここでＷ（ｎ−１）が第３加算回路
からの最下位ピットキャリー信号であり、Ｓ（ｎ−１，
ｌ１＝Ａ（ｎ−２）｛Ｂ（ｎ−２）■（Ａ（ｎ一３）＋
Ｂ（ｎ ３）））＋Ａ（ｎ−２１（：ＢＣｎ−２：）
■（Ａ（ｎ−３）＋Ｂ（ｎ−３））） ・””（６）
であり、および Ｓ（ｎ−２）２＝Ｃ（ｎ−２）・ＣＤ（ｎ−２）■（
ｎ−１ ）Ｃ℃（ｎ−３）」十Ｃ（ｎ−２） ・（Ｄ（
ｎ−２）ＣＤＹ（ｎ−１）（Ｅ）Ｃ（ｎ−３０ −”
（７） である式によって規定されるｎ番目に（ｎ）に丸められ
た積出力の最下位ビツトＰｎを発生するように作用する
。
この第４キャリー信号発生段は第４加算回路に第４キャ
リー信号を供給すると共に変形ブースのアルゴリズム乗
算器の出力端子に丸められた積出力の最下位ビツトＰｎ
を供給する。
リー信号を供給すると共に変形ブースのアルゴリズム乗
算器の出力端子に丸められた積出力の最下位ビツトＰｎ
を供給する。
以下、図面により本発明の実施例につき説明する。
第１図には１２ビット（Ｘ１１〜ＸＯ）Ｘ１２ビツト
（Ｙｌ １〜ＹＯ）の変形ブースのアルゴリスムテイジ
タル乗算器１０を示している。
（Ｙｌ １〜ＹＯ）の変形ブースのアルゴリスムテイジ
タル乗算器１０を示している。
この乗算器をＮＭＯＳ大規模集積回路として或いはその
一部分として構成するのが好適であるが、必らずしもそ
の必要はない。
一部分として構成するのが好適であるが、必らずしもそ
の必要はない。
高速ディジタル乗算器をモノリシツク集積回路として或
いはその一部分として構成するためには、米国特許第３
９２４２６５号明細書に開示されているＶＭＯＳ技術が
理想的であって好適である。
いはその一部分として構成するためには、米国特許第３
９２４２６５号明細書に開示されているＶＭＯＳ技術が
理想的であって好適である。
乗算器１０は１２ピット・ワイド（Ｘ１１〜ＸＯ）であ
る被乗数母線１２と同様に１２ビットワイド（Ｙ１１〜
ＹＯ）の乗数母線１４とを含んでいる。
る被乗数母線１２と同様に１２ビットワイド（Ｙ１１〜
ＹＯ）の乗数母線１４とを含んでいる。
従来の１２ビット×１２ビット変形ブースのアルゴリズ
ム乗算器では２４ピットの最終積を発生するに十分な回
路が必要であった。
ム乗算器では２４ピットの最終積を発生するに十分な回
路が必要であった。
第１図に示す乗算器１０は１６ビット（Ｐ１５〜ｐｏ）
の最終積を発生し、この場合最下位ビツトＰＯは全体で
２４ビットの積のうちの９番目の最下位ビットであって
、本発明によれば８個の最下位ビットの発生を行なわな
い。
の最終積を発生し、この場合最下位ビツトＰＯは全体で
２４ビットの積のうちの９番目の最下位ビットであって
、本発明によれば８個の最下位ビットの発生を行なわな
い。
第１図に示すように、被乗数母線１２と乗数母線１４と
を乗算器１ｏの第１段における６個の部分積生成回路１
６，１８，２０，２２，２４および２６に接続する。
を乗算器１ｏの第１段における６個の部分積生成回路１
６，１８，２０，２２，２４および２６に接続する。
従って被乗数母線１２のビツトＭＯないしＸ７と乗数母
線１４のビツトＹＯおよびＹ１とを部分積生成回路に供
給する。
線１４のビツトＹＯおよびＹ１とを部分積生成回路に供
給する。
部分積生成回路１８は被乗数母線１２からビツトＭＯな
いしＸ９および乗数母線１４からビツトＹｌ，Ｙ２およ
びＹ３を受信する部分積生成回路２０は被乗数母線１２
，から１２ビットの全てと．乗数母線１４からビツトＹ
３，Ｙ４およびＹ５とを受信する。
いしＸ９および乗数母線１４からビツトＹｌ，Ｙ２およ
びＹ３を受信する部分積生成回路２０は被乗数母線１２
，から１２ビットの全てと．乗数母線１４からビツトＹ
３，Ｙ４およびＹ５とを受信する。
部分積生成回路２２，２４および２６は各々被乗数母線
１２０１２ビットの全てを受信し、他方生成回路２２は
乗数母線のビツトＹ５，Ｙ６およびＹ７を受信するが生
成回路２４は乗数母線１４からビッ｝Ｙ７、Ｙ８および
Ｙ９を受信し生成回路２６は乗数母線１４からビットＹ
９，ＹＩＯおよびＹｌｌを受信する。
１２０１２ビットの全てを受信し、他方生成回路２２は
乗数母線のビツトＹ５，Ｙ６およびＹ７を受信するが生
成回路２４は乗数母線１４からビッ｝Ｙ７、Ｙ８および
Ｙ９を受信し生成回路２６は乗数母線１４からビットＹ
９，ＹＩＯおよびＹｌｌを受信する。
６個の部分積生成回路１６，１８，２０，２２，２４お
よび２６の各々は各部分積を生成するための個別の生成
回路素子１００を含んでいる。
よび２６の各々は各部分積を生成するための個別の生成
回路素子１００を含んでいる。
この生成回路素子１００を第３図に示すと共にこの回路
素子について後述する。
素子について後述する。
第１図について更に説明する。
変形ブースのアルゴリズム乗算器の第２段は３個の加算
回路２８，３０および３２を含んでいる。
回路２８，３０および３２を含んでいる。
第１加算回路である加算回路２８は部分積生成回路１６
から６ビットを受信すると共に部分積生成回路１８から
８ビットを受信する。
から６ビットを受信すると共に部分積生成回路１８から
８ビットを受信する。
第２加算回路である加算回路３０は部分積生成回路２０
からの１０ビットと、部分積生成回路２２からの１２ビ
ットを受信する。
からの１０ビットと、部分積生成回路２２からの１２ビ
ットを受信する。
さらに加算回路３２は部分積生成回路２４からの１１ビ
ットと、部分積生成回路２６からの１３ビットを受信す
る。
ットと、部分積生成回路２６からの１３ビットを受信す
る。
変形ブースのアルゴリズム乗算器１０の第３段は２個の
加算回路３４および３６を含んでいる。
加算回路３４および３６を含んでいる。
この第３加算回路である加算回路３４は加算回路２８か
ら１０ビットを受信すると共に加算回路３０から１３ビ
ットを受信する。
ら１０ビットを受信すると共に加算回路３０から１３ビ
ットを受信する。
加算回路３６は部分積生成回路２４から２ビットを受信
すると共に加算回路３２から１３ビットを受信する。
すると共に加算回路３２から１３ビットを受信する。
加算回路３２は乗数母線１４から１ビットすなわちＹ９
を受信し、加算回路３６は乗数母線１４から１ビットす
なわちＹｌｌを受信する。
を受信し、加算回路３６は乗数母線１４から１ビットす
なわちＹｌｌを受信する。
変形ブースのアルゴリズム乗算器１０の第４段は第４加
算回路である加算回路３８を含んでおり，この加算回路
は加算回路３４から１４ビットを受信すると共に加算回
路３６から１５ビットを受信する。
算回路である加算回路３８を含んでおり，この加算回路
は加算回路３４から１４ビットを受信すると共に加算回
路３６から１５ビットを受信する。
加算回路３８は乗算器１０からの出力４０を供給する。
この場合、１５個の並列ヒット位置を加算回路３８から
直接供給すると共に最下位ビット位置ＰＯを丸め補正論
理回路４２から供給する。
直接供給すると共に最下位ビット位置ＰＯを丸め補正論
理回路４２から供給する。
補正論理回路４２は、第２図に示すように、２４ビット
積のうち８個の最下位ビットの丸めを行なうので乗算器
１０の出力４０は２４ビットよりはむしろ１６ビットで
ある。
積のうち８個の最下位ビットの丸めを行なうので乗算器
１０の出力４０は２４ビットよりはむしろ１６ビットで
ある。
本発明の好適実施例においては、ｎ＝８すなわち丸めら
れる最下位ビットは９番目の最下位ビットであり、この
丸め処理に先立って全積を生成する。
れる最下位ビットは９番目の最下位ビットであり、この
丸め処理に先立って全積を生成する。
丸め補正論理回路４２を乗算器１０内の部分積生成回路
素子１００に接続する。
素子１００に接続する。
この論理回路４２は乗算器１０から７個の入力Ａ５，Ａ
６，Ｂ５，Ｂ６，Ｃ５，Ｃ６，Ｄ６を受信する。
６，Ｂ５，Ｂ６，Ｃ５，Ｃ６，Ｄ６を受信する。
これら各入力を部分積生成口路素子１００によって生成
する。
する。
ｎ＝８とする場合には、入力Ａ５はＡ（ｎ−３）に対応
し：Ａ６はＡ（ｎ−２）に等しく：Ｂ５はＢＣｎ−３〕
に等しく：Ｃ５はＣ（ｎ−３〕に対応し：Ｃ６はＣ〔η
−２〕に等しく：およびＤ６は前述した式（１）ないし
（７）で規定したようなＤ（ｎ−２）に対応する。
し：Ａ６はＡ（ｎ−２）に等しく：Ｂ５はＢＣｎ−３〕
に等しく：Ｃ５はＣ（ｎ−３〕に対応し：Ｃ６はＣ〔η
−２〕に等しく：およびＤ６は前述した式（１）ないし
（７）で規定したようなＤ（ｎ−２）に対応する。
論理回路４２は５個の出力を供給する。
すなわちＣ７１（式（１）からのＣ（ｎ−１）：Ｃ７３
（式（２）からのＣ（ｎ−ｉ）３）：Ｃ７４（式（３）
からのＣＣｚ１−１ ）４ ）：Ｃ８１ （式（４）か
らのＣ（ｎ〕１）：ＰＯ（式（５）からのＰｎ）：最初
に論理回路４２は２１固の中間出力すなわちＳ６１（式
（６）からのＳ（ｎ−２）１およびＳ６２（式（７）か
らのＳ （ ｎ−２ 〕２）を生ずる。
（式（２）からのＣ（ｎ−ｉ）３）：Ｃ７４（式（３）
からのＣＣｚ１−１ ）４ ）：Ｃ８１ （式（４）か
らのＣ（ｎ〕１）：ＰＯ（式（５）からのＰｎ）：最初
に論理回路４２は２１固の中間出力すなわちＳ６１（式
（６）からのＳ（ｎ−２）１およびＳ６２（式（７）か
らのＳ （ ｎ−２ 〕２）を生ずる。
丸め補正論理回路４２に対する１入力すなわちＹ７ （
Ｙ（ ｎ−１ ） ）を乗数母線１４から直線供給する
。
Ｙ（ ｎ−１ ） ）を乗数母線１４から直線供給する
。
さらに２入力すなわちＡ５およびＡ６を第１部分積生成
回路１６の出力から供給する。
回路１６の出力から供給する。
さらに２入力すなわちＢ５およびＢ６を第２部分積生成
回路１８の出力から供給する。
回路１８の出力から供給する。
さらに２入力すなわちＣ５およびＣ６を第３部分積生成
回路２０の出力から丸め補正論理回路４２に供給する。
回路２０の出力から丸め補正論理回路４２に供給する。
乗算器１０の第３段における加算回路３４の１出力であ
るキャリー信号Ｗ７ （Ｗｌ： ｎ−１ ，ｌ ）を丸
め補正論理回路４２に対する入力として供給する。
るキャリー信号Ｗ７ （Ｗｌ： ｎ−１ ，ｌ ）を丸
め補正論理回路４２に対する入力として供給する。
丸め補正論理回路からの５入力を次のように供給する。
すなわち，出力Ｃ７１を加算回路２８に対するキャリー
入力として供給し、出力Ｃ７３を加算回路３０に対する
キャリー入力として供給し、さらに出力Ｃ７４を加算回
路３４に対するキャリー入力として供給し，さらに出力
Ｃ８１を最終段の加算回路に対するキャリー信号として
供給するようにこれら５出力の接続を形成する。
入力として供給し、出力Ｃ７３を加算回路３０に対する
キャリー入力として供給し、さらに出力Ｃ７４を加算回
路３４に対するキャリー入力として供給し，さらに出力
Ｃ８１を最終段の加算回路に対するキャリー信号として
供給するようにこれら５出力の接続を形成する。
第２図に示すように、キャリー信号Ｃ７１を次に説明す
るように接続した４個のノアゲート４４，４６，４８お
よび５０によって発生させる。
るように接続した４個のノアゲート４４，４６，４８お
よび５０によって発生させる。
すなわちこの接続を、入力Ａ６およびＢ６のラインがノ
アゲート４４に対する２つの入力端子を形成し、入力Ａ
６，Ａ５およびＢ５のラインがノアゲート，４６に対す
る３つの入力端子を形成し、および入力Ａ５，Ｂ６およ
びＢ５のラインがノアゲート４８に対する３つの入力端
子を形成するように行なう。
アゲート４４に対する２つの入力端子を形成し、入力Ａ
６，Ａ５およびＢ５のラインがノアゲート，４６に対す
る３つの入力端子を形成し、および入力Ａ５，Ｂ６およ
びＢ５のラインがノアゲート４８に対する３つの入力端
子を形成するように行なう。
ノアゲート４４，４６および４８の反転出力をノアゲー
ト５０に対する３入力として供給する。
ト５０に対する３入力として供給する。
このノアゲート５０からの反転されている出力を第１図
につき説明したように加算回路２８に供給するキャリー
信号Ｃ７１とする。
につき説明したように加算回路２８に供給するキャリー
信号Ｃ７１とする。
前述したように、ゲート４４，４６，４８および５０の
ハードウェアにおいてｎ＝８およびＣ（ｎ．−１）１＝
Ｃ７１であるプール代数式（１）を実行する。
ハードウェアにおいてｎ＝８およびＣ（ｎ．−１）１＝
Ｃ７１であるプール代数式（１）を実行する。
５個のノアゲート５２，５４，５６，５８および６０は
ｎ＝８とした場合の前述の論理式（２）を実行してキャ
リー信号Ｃ７３を供給し、このキャリー信号を乗算器１
０の第２段の加算回路３０に接続する。
ｎ＝８とした場合の前述の論理式（２）を実行してキャ
リー信号Ｃ７３を供給し、このキャリー信号を乗算器１
０の第２段の加算回路３０に接続する。
入力Ｃ６，ＤＢおよびＹ７のラインはノアゲート５２に
対する入力端子を構成する。
対する入力端子を構成する。
入力Ｙ７’，Ｃ６およびＣ５のラインがノアゲート５４
に対する入力端子を構成する。
に対する入力端子を構成する。
入力Ｃ５，Ｃ６およびＤ６のラインがノアゲート５６に
対する入力端子を構成する。
対する入力端子を構成する。
さらに入力ＤＢ，Ｃ５およびＹ７のラインがノアゲート
５８に対する入力端子を構成する。
５８に対する入力端子を構成する。
これらのノアゲート５２，５４，５６５８および６０は
これらの各反転出力をノアゲート６０に対して４入力と
して供給し、このノアゲート６００反転出力端子からは
キャリー信号Ｃ７３を供給してこれを第１図に示すよう
に加算回路３０に供給する。
これらの各反転出力をノアゲート６０に対して４入力と
して供給し、このノアゲート６００反転出力端子からは
キャリー信号Ｃ７３を供給してこれを第１図に示すよう
に加算回路３０に供給する。
ｎ＝８とした場合の前述の論理式（３）から生じたキャ
リー信号Ｃ７４を４つの入力Ｃ６，Ｄ６，Ｃ５およびＹ
７から生じさせる。
リー信号Ｃ７４を４つの入力Ｃ６，Ｄ６，Ｃ５およびＹ
７から生じさせる。
これら入力をインバータ６２，６４，６６，６８によっ
て反転させて４入力ノアゲート７０に対し入力として供
給する。
て反転させて４入力ノアゲート７０に対し入力として供
給する。
このノアゲートの反転出力端子から加算回路３４に対し
キャリー信号Ｃ７４を供給する。
キャリー信号Ｃ７４を供給する。
キャリー信号Ｃ８１および最下位ピット出力ＰＯは、ｎ
＝８とした場合の前述の論理式（４），（５）（６）お
よび（７）を実行するための共通論理回路を利用して、
得る。
＝８とした場合の前述の論理式（４），（５）（６）お
よび（７）を実行するための共通論理回路を利用して、
得る。
この論理回路につき以下、説明する。入力Ａ６のライン
をノアゲート７２に対し１入力として接続し、このノア
ゲートの他の入力として排他的ノアゲート７４の出力を
供給する。
をノアゲート７２に対し１入力として接続し、このノア
ゲートの他の入力として排他的ノアゲート７４の出力を
供給する。
尚、このノアゲート７４に対する１入力を入力Ｂ６とす
る。
る。
この排他的ノアゲート７４の他の入力を入力Ａ５および
Ｂ５のラインに接続した２つの入力を有するノアゲート
７６の出力とする。
Ｂ５のラインに接続した２つの入力を有するノアゲート
７６の出力とする。
このノアゲート７６の出力を他の排他的ノアゲート７８
に対する１入力として供給する。
に対する１入力として供給する。
この排他的ノアゲート７８の他の入力を入力Ｃ６のライ
ンから供給する。
ンから供給する。
さらに排他的ノアゲート７８からの出力をノアゲート８
０に１入力として供給し、このノアゲート８０の他の入
力Ａ６のラインから供給する。
０に１入力として供給し、このノアゲート８０の他の入
力Ａ６のラインから供給する。
排他的ノアゲート８２には入力Ｙ７およびＣ５のライン
からの２入力端子を設ける。
からの２入力端子を設ける。
この排他的ノアゲート８２の出力を２入力排他的ノアゲ
ート８４に対し入力として供給する。
ート８４に対し入力として供給する。
このノアゲート８４の他方の入力端子を入力Ｄ６のライ
ンに接続する。
ンに接続する。
排他的ノアゲート８４の出力端子をノアゲート８６に接
続する。
続する。
このノアゲート８６の他方の入力端子を入力Ｃ６のライ
ンに接続する。
ンに接続する。
さらに排他的ノアゲート８２の出力端子を２入力排他的
ノアゲート８８の入力端子に接続し、このノアゲート８
８の他方の入力端子を入力Ｄ６のラインに接続する。
ノアゲート８８の入力端子に接続し、このノアゲート８
８の他方の入力端子を入力Ｄ６のラインに接続する。
排他的ノアゲート８８の出力をノアゲート９０に対し入
力として供給する。
力として供給する。
このノアゲート９０の他方の入力端子を入力Ｃ６のライ
ンに接続する。
ンに接続する。
ノアゲート７２，８０，８６および９０からの出力を４
入力ノアゲート９２に対し入力として供給する。
入力ノアゲート９２に対し入力として供給する。
このノアゲートはノアゲート９４０入力端子に接続した
出力端子（この出力端子には前述の式（６）および（７
）からの信号Ｓ６１＋８６２を生ずる）を有する。
出力端子（この出力端子には前述の式（６）および（７
）からの信号Ｓ６１＋８６２を生ずる）を有する。
このノアゲート９４に対する他方の入力をキャリー信号
Ｗ７のラインからインバータ９６を介して供給する。
Ｗ７のラインからインバータ９６を介して供給する。
このノアゲート９４の出力端子は第１図に示すように乗
算器１０の第４段の加算回路３Ｂに接続してある。
算器１０の第４段の加算回路３Ｂに接続してある。
さらに、ノアゲート９２の出力端子を排他的ノアゲート
９８の１入力端子に接続する。
９８の１入力端子に接続する。
この排他的ノアゲート９８の他方の端子をキャリー信号
Ｗ７のラインに直接接続する。
Ｗ７のラインに直接接続する。
排他的ノアゲート９８の出力端子からは乗算器１０の出
力端子４０に最下位ビット信号ＰＯを供給する。
力端子４０に最下位ビット信号ＰＯを供給する。
次に第３図につき説明する。
この図は部分積生成回路１００を示しており、この生成
回路ｌＯＳゲート１０２，１０４および１０６と排他的
ノアゲート１０８とを備えている。
回路ｌＯＳゲート１０２，１０４および１０６と排他的
ノアゲート１０８とを備えている。
このＭＯＳゲート１０２および１０４を直列に接続し、
このＭ．ＯＳゲート１０４に対し並列にＭＯＳＶゲート
１０６を接続する。
このＭ．ＯＳゲート１０４に対し並列にＭＯＳＶゲート
１０６を接続する。
ＭＯＳゲート１ ０２，１ ０４，１０６に共通にライ
ン１０７を接続し、このラインは排他的ノアゲート１０
８に対し１入力を供給する。
ン１０７を接続し、このラインは排他的ノアゲート１０
８に対し１入力を供給する。
排他的ノアゲート１０８に対する他の入力を入力Ｃのラ
インから供給する。
インから供給する。
ＭＯＳＶ−ゲート１０６のゲート電極を入力Ｇのライン
に接続する。
に接続する。
第３図に示すように、乗算器１０の部分積生成回路１
６，１８，２０，２２，２４および２６の全てを素子１
００のように構成することが出来る。
６，１８，２０，２２，２４および２６の全てを素子１
００のように構成することが出来る。
この部分積生成回路のＭＯＳゲート１０２を乗数Ｘ１１
〜ＸＯの１つとし得る乗数ビットラインＸに接続する。
〜ＸＯの１つとし得る乗数ビットラインＸに接続する。
ＭＯＳゲート１０４をＭＯＳゲート１０２に接続したビ
ットラインＸの１ビット位置右側の位置である乗数ビッ
トラインＸｌに接続する。
ットラインＸの１ビット位置右側の位置である乗数ビッ
トラインＸｌに接続する。
信号Ａ，ＢはビットＸまたはＸｌの一つをマルチプレク
ス（セレクト）する制御信号であり：信号ＡはＸビット
をセレクトするが信号ＢはＸｌビットをセレクトする。
ス（セレクト）する制御信号であり：信号ＡはＸビット
をセレクトするが信号ＢはＸｌビットをセレクトする。
信号ＡおよびＢの両ラインを附勢しない場合には、ライ
ン１０７の信号を低く保持することが必要であり、この
ため、信号Ｇのラインを附勢する。
ン１０７の信号を低く保持することが必要であり、この
ため、信号Ｇのラインを附勢する。
信号ＧのラインはＮＯＴ，Ａ或いはＢ（Ａ＋Ｂ）に等し
い。
い。
信号Ｃのラインを出力ゲート１０８をクロツクするよう
に接続し、信号Ｃは被乗数Ｙビットに対応する。
に接続し、信号Ｃは被乗数Ｙビットに対応する。
第１図に示す変形ブースのアルゴリズム乗算器１０は１
２ビット被乗数×１２ビット乗数の形態に適用出来るよ
うに示されているが、他のビット長（ビットサイズ）の
被乗数および乗数にも同様に適用出来ること勿論である
。
２ビット被乗数×１２ビット乗数の形態に適用出来るよ
うに示されているが、他のビット長（ビットサイズ）の
被乗数および乗数にも同様に適用出来ること勿論である
。
本発明は上述した実施例にのみ限定されるものではなく
、多くの変形または変更を行ない得ること明らかである
。
、多くの変形または変更を行ない得ること明らかである
。
第１図は本発明の原理に従かう丸め補正論理回路を含む
変形ブースアルゴリズム乗算器の一実施例を示すブロッ
ク線図、第２図は第１図に示す乗算器の丸め補正論理回
路の好適な実施例を示すブロック線図、第３図は乗算器
内に含まれており、本発明の原理に従がう丸め補正論理
回路に接続されたものもある一連の部分積発生器の１個
の示す一般的な場合のハイブリッド論理回路を示す線図
である。 １０・・・デイジタル乗算器、１２・・・被乗数母線、
１４・・・乗数母線、１ ６， １ ８， ２０， ２
２， ２４，２６３４． ３６， ３Ｂ・・・部分積生
成回路、２８．３０３２・・・加算回路、４０・・・出
力端子、４２・・・丸め補正回路、４４， ４６， ４
８， ５０， ５２， ５４， ５６，６０，７０，７
２，７６，８０，８ ６，９０，９２９４・・ツアゲー
ト，６２，６４，６６，６８・・・インバータ、７４，
７８，８２，８４，８８，９８，１０８・・・排他的ノ
アゲート、１０２，１０４，１０６・・・ＭＯＳゲート
、１０７・・・ライン。
変形ブースアルゴリズム乗算器の一実施例を示すブロッ
ク線図、第２図は第１図に示す乗算器の丸め補正論理回
路の好適な実施例を示すブロック線図、第３図は乗算器
内に含まれており、本発明の原理に従がう丸め補正論理
回路に接続されたものもある一連の部分積発生器の１個
の示す一般的な場合のハイブリッド論理回路を示す線図
である。 １０・・・デイジタル乗算器、１２・・・被乗数母線、
１４・・・乗数母線、１ ６， １ ８， ２０， ２
２， ２４，２６３４． ３６， ３Ｂ・・・部分積生
成回路、２８．３０３２・・・加算回路、４０・・・出
力端子、４２・・・丸め補正回路、４４， ４６， ４
８， ５０， ５２， ５４， ５６，６０，７０，７
２，７６，８０，８ ６，９０，９２９４・・ツアゲー
ト，６２，６４，６６，６８・・・インバータ、７４，
７８，８２，８４，８８，９８，１０８・・・排他的ノ
アゲート、１０２，１０４，１０６・・・ＭＯＳゲート
、１０７・・・ライン。
Claims (1)
- 【特許請求の範囲】 １ 一連の２進デイジットの最終積を発生するために、
複数の部分積生成回路から成る第１段と、第１加算回路
および第２加算回路を含む複数の加算回路から成る第２
段と、第３加算回路を含む第３段と、第４加算回路を含
む第４段とを有している変形ブースのアルゴリズムを実
行するディジタル乗算器において、前記，最終積の所定
のｎ番目のビットの右側の最下位２進デイジットを発生
することなく前記所定のｎ番目のビットが前記最終積の
最下位２進デイジットとなるように丸めるための丸め論
理回路を具えており：該丸め論理回路は、 被乗数Ｘおよび乗数Ｙから部分積を生成するために第１
の最下位ビット乗数生成回路Ａ、第２の次の最下位のビ
ット乗数生成回路Ｂ、第３の次の最下位のビット乗数生
成回路Ｃおよび第４の次の最下位ビット乗数生成回路Ｄ
（ここで文字に続く数字はビット位置の桁を表わす）を
含んでいる複数の部分積生成回路を前種第１段に含んで
おり：さらに、前記部分積生成回路ＡおよびＢに接続さ
れ（Ｂ（ｎ−２〕＋Ａ（ｎ−２））・（Ａ（ｎ ２）
＋Ｂ’（ ｎ−３ ） ） ・（Ａ（ ｎ−３ ）＋Ｂ
（ ｎ − ３ ，：］十（ ｎ−２ ，ｌ ）に等
しいと規定された第１キャリー信号Ｃ（ｎ−１）１を発
生しおよび前記第１加算回路に前記第１キャリー信号Ｃ
（ｎ−１）１を供給するための第１キャリー信号発生段
を含んでおり、さらに、前記部分積生成回路ＣおよびＤ
に接続され（ Ｃ （ ｎ−２ ）＋Ｃ （ ｎ−３
）十Ｄ （ ｎ−２ ）＋Ｙ（ｎ−１）） ・（Ｃ（ｎ
−２）＋Ｃ（ｎ−３〕＋Ｙ（ｎ １））・（Ｃ（ｎ−
２）＋Ｃ（ｎ−３）＋Ｄ（Ｉ１−２））（Ｃ（ｎ−３）
＋Ｄ（ｎ＝２）＋Ｙ（ｎ−１））に等しいと規定された
第２キャリー信号Ｃ（ｎ−１）３を発生しおよび前記第
２加算回路に前記第２キャリー信号Ｃ（ｎ−１）３を供
給するための第２キャリー信号発生段を含んでおり： さらに、前記部分積生成回路に接続されＹ（ｎ−１〕を
ある乗数のｎ番目のビット位置の右２ビット位置の乗数
ビットとするときＣ（ｎ−２）・Ｄ（ｎ−２’ｌ ・Ｙ
（ｎ−１ ） ・Ｃ（ｎ−３）に等しいと規定される第
３キャリー信号Ｃ（ｎ−１〕４を発生しおよび前記第３
加算回路に前記第３キャリー信号を供給するための第３
キャリー信号発生段を含んでおり： さらに、前記部分積生成回路および前記第３加算回路に
接続された第４キャリー信号および最下位ビットの丸め
られた最終積を発生する発生段を含み、該発生段は、Ｗ
（ｎ−１）を前記第３加算回路からの最下位ビットキャ
リー信号とし、Ｓ〔ｎ−２）１をＡ（ｎ−２｝（Ｂ（ｎ
−２）■（Ａ（ｎ ３）Ｂ（ｎ−３））＋Ａ（ｎ−２
） ・（Ｂ（ｎ−２，１■（Ａ（ ｎ−３ ，：］＋Ｂ
（ ｎ−３ ） ） ）としおよびＳ（ｎ−２）２を
Ｃ（ｎ−２）｛Ｄ（ｎ ２）■Ｙ （ ｎ’−１ ）
■Ｃ （ ｎ−３ ） ）＋Ｃ （ ｎ−２ ） ・Ｄ
（ｎ− ２，１■Ｙ（ｎ−’ｉ）■Ｃ（ｎ−３））
としたときＷ（−ｎ−１ ） −（Ｓ（ ｎ−２ ）
１＋Ｓ （ ｎ−２ 〕２ ）に等しいと規定された第
４キャリー信号とＷ（ｎ−１３■（Ｓ（ｎ−２）１＋Ｓ
Ｃｎ−２）２）に等しいと規定された最下位ビットの丸
められた積出力Ｐｎを発生しおよび前記第４加算回路に
前記第４キャリー信号を供給すると共に前記乗算器の出
力端子に前記最下位ビットの丸められた積出力Ｐｎを供
給することを特徴とするデイジタル乗算器。 ２ ８個以上の２進デイジットで最終積を発生するため
に、複数の部分積生成回路から成る第１段と、第１加算
回路および第２加算回路を含む複数の加算回路から成る
第２段と、第３加算回路を含む第３段と、第４加算回路
を含む第４段とを有している変形ブースのアルゴリズム
を実行するデイジタル乗算器において、前記最終積の８
個の最下位２進デイジットを発生することなく前記最終
積の９番目の最下位２進デイジットになるように丸める
ための前記乗算器における丸め論理回路を具えており：
該丸め論理回路は、 前記第１段に、被乗数Ｘおよび乗数Ｙ（文字の次の数字
はビット位置の桁を示す）から部分積を生成するための
部分積生成回路を含んでおり：さらに、前記部分積生成
回路に接続され（Ｂ６＋Ａ６）・（，Ａ６＋Ｂ５＋Ａ５
）・（ Ａ５＋．Ｂ ５＋Ｂ ６ ）として規定される
第１キャリー信号Ｃ７１を発生しおよび該第１キャリー
信号Ｃ７１を前記第１加算回路に供給するための第１キ
ャリー信号発生段を含んでおり： さらに、前記部分積生成回路に接続され（Ｃ６＋Ｄ６＋
Ｙ７）・（Ｃ６＋Ｃ５＋Ｙ７）・（Ｃ．５＋Ｄ６・＋Ｙ
７）・（Ｃ６＋Ｃ５＋Ｄ６）として規定される第２キャ
リー信号を前記第２加算回路に供給するための第２キャ
リー信号発生段を含んでおり：さらに、前記部分積生成
回路に接続され（Ｙ７を乗数の７番目の最下位ビットと
するとき）Ｃ６・Ｄ６・Ｙ７・Ｃ５に等しいとして規定
される第３キャリー信号Ｃ７４を発生しおよび該第３キ
ャリー信号Ｃ７４を前記第３加算回路に供給するための
第３キャリー信号発生段を含んでおり：さらに、前記部
分積生成回路および前記第３加算回路に接続された第４
キャリー信号および最下位ビットの丸められた最終積を
発生する発生段を含み、該発生段は、Ｗ７を第３加算回
路からの最下位ビットキャリー信号とし、Ｓ６１をＡ６
・（Ｂ６■（Ａ５＋Ｂ５））＋Ａ６（Ｂ６■（Ａ５＋Ｂ
５）〕に等しいと規定しおよびＳ６２をσ丁・（Ｄ６■
Ｙ７ｅＣ ５ ）＋Ｃ ６ − （Ｄ６（Ｅ）Ｙ７■Ｃ
５ ：） ．！：等しいと規定したとき、Ｗ７・（Ｓ
６１＋Ｓ６２）に等しいと規定された第４キャリー信号
Ｃ８１およびＷ７■（Ｓ６１＋Ｓ６２）に等しいと規定
された最下位ビットの丸められた積出力ＰＯを発生しお
よび前記第４加算回路に前記第４キャリー信号を供給す
ると共に前記乗算器の出力端子に前記最下位ビットの丸
められた積出力ＰＯを供給することを特徴とするデイジ
タル乗算器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US966870153-15 | 1978-12-06 | ||
| US05/966,870 US4229800A (en) | 1978-12-06 | 1978-12-06 | Round off correction logic for modified Booth's algorithm |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5582354A JPS5582354A (en) | 1980-06-21 |
| JPS588009B2 true JPS588009B2 (ja) | 1983-02-14 |
Family
ID=25511970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54153071A Expired JPS588009B2 (ja) | 1978-12-06 | 1979-11-28 | デイジタル乗算器 |
Country Status (8)
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|---|---|
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| JP (1) | JPS588009B2 (ja) |
| CA (1) | CA1119728A (ja) |
| DE (1) | DE2946846A1 (ja) |
| FR (1) | FR2443720B1 (ja) |
| GB (1) | GB2039393B (ja) |
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