JPS6059470A - 乗算‐累算処理装置に適する基本セル及び乗算‐累算処理装置 - Google Patents

乗算‐累算処理装置に適する基本セル及び乗算‐累算処理装置

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JPS6059470A
JPS6059470A JP59172520A JP17252084A JPS6059470A JP S6059470 A JPS6059470 A JP S6059470A JP 59172520 A JP59172520 A JP 59172520A JP 17252084 A JP17252084 A JP 17252084A JP S6059470 A JPS6059470 A JP S6059470A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、高速コンピュータの演算を実行するための装
置に関するものであシ、更に詳しくいえば、乗算または
乗算−累算の演算を実行するだめの装置に関するもので
ある。
〔発明の背景〕
電子データ処理の分野において起る共通の動作は、乗算
−累算として知られている演算である。
この演算は、信号処理を含む領域と、諸関数の相関をめ
なければならないその他の分野においてとくに一般的で
ある。乗算−累算演算は典型的には一連の数対を含む。
各数対を構成する２つの数の績が形成され、そのように
して形成された全ての積が加え合わされる。
乗算−累算演算の一例は２つのベクトルの内積をめるこ
とである。ＸとＹとを、Ｔ直交成分を有する空間内にお
けるベクトルとすると、内積２は次式で定められる。
ここに、ＸはＸの１番目の成分、ＹはＹの１番目の成分
である。
汎用デジタルコンピュータにおいては、乗算−累算演算
は、各積を発生し、その結果を加え合わせることによυ
実行されるのが普通である。多数の積を得ることが必要
であると、コンピュータにおける乗算演算は本来低速で
あるために、それらの積を得るための乗算の実行に要す
る時間はかなシ長くなることがある。
〔発明の概要〕
本発明は、乗算−累算演算を行うために複数の基本セル
を用いる。各基本セルは、１つの１ビツト全加算器と２
つのフリップフロップにほぼ等価である。それらの基本
セルは、処理がパイプラインといわれるもので行われる
ようにして接続される。そうすると、１組の基本セルの
部材が、データの処理において、それらの部材の特定の
機能を実行し、出力を他のセルへ送る。それから、この
装置は別の１組のデータを受ける用意ができる。
このようにして、最初の１組のデータ値の全ての処理が
完了する前に、この装置は第２の１組のデータ値の処理
を開始できる。それに続いて、処理においては新しいデ
ータセットを各クロックサイクル中にこの装置へ送るこ
とができる。したがって、１つのデータセットを処理す
るためにＮクロックサイクルを必要とし、Ｍ個のデータ
セットを処理するものとすると、装置クロックのＮ−１
−Ｍサイクルのみを必要とするだけである。
〔実施例〕
本発明は先に示した（１）式によシ記述されているよう
な乗算−累算演算機能を実行する。以下の説明を簡単に
するために、２つの数列の対応する要素の積を加え合わ
せると仮定する。第１の数列を示すために記号Ｘを用い
、第２の数列を示すために記号Ｙを用いる。数列Ｘ中の
１番目の数を示すために記号Ｘｉを用い、数列Ｙ中のｉ
番目の数を示すために記号Ｙｉを用いる。数列Ｘの１番
目の成分のｊオーダビットを示すために記号Ｘ１ｊを用
い、数列Ｙの１番目の成分のｊオーダピットを示すため
に記号Ｙｌｊを用いる。あるいは、ｊをビット重みまた
はビットの２進重みと呼ぶことができる。ビット重みの
概念は、２進数が実際には、予め選択された２のべきだ
け位を高くされた一連の０と１の和であることを思い出
すことにより、最もよく理解できる。各場合には、０ま
たは１はビット自体の値であシ、ビットの重みは高くす
べき２のべきである。
以下、図面を参照して本発明の詳細な説明する。
第１図は、本発明の好適一実施例の基本セルと機能的に
等価なブロック図である。破線で描かれている正方形１
０によシ基本セルの要素が囲まれる。この基本セルは、
ビット入力端子１１，１２゜１３と、クロック入力端子
１４と、出力端子１５゜１６とを有する。ビット入力端
子１１，１２．１３は、１ビツト全加算器（フルアダー
）１γの入力端子１Ｂ、１９．２０に電気的に接続され
る。全加算器１γは、Ｓ′およびＣ′　として識別され
ている出力端子２１．２２を有する。出力端子２１は１
ビツト全加算器の和出力に対応し、出力端子２２は１ビ
ツト全加算器の桁上げ出力に対応する。全加算器１１の
出力端子２２は、Ｄ型フリツプフ四ツブ２３のＤ入力端
子２４に電気的に接続される。
全加算器１７の出力端子２１は、Ｄ型フリップフロップ
２７のＤ入力端子２８に電気的に接続される。基本セル
のクロック入力端子１４は、Ｄ型７リツプフロツグ２３
のクロック入力端子２５と、Ｄ型フリップフロップ２Ｔ
のクロック入力端子２９に電気的に接続される。Ｄ型フ
リップ７０ツブ２３の出力端子２６は基本セルの出力端
子１６に電気的に接続され、Ｄ型フリップフロップ２７
の出力端子３０は基本セルの出力端子１５に電気的に接
続される。動作時には、基本セルは、入力端子１１．１
２．１３に、３つの１ビツト入力イｎ号を受ける。それ
らの入力信号は、全加算器１Ｔの入力領域１Ｂ、１９．
２０へ結合される。全加算器１７は、重みがそれぞれＮ
、Ｎ＋１である２つの出力信号Ｓ／、Ｃ／　を発生する
。それらの出力信号Ｂ／。
Ｃ′　は、７リツプフロツプ２７．２３のそれぞれの入
力端子２８．２４へそれぞれ結合される。入力端子１１
．１２．１３へ与えられた入力信号を基にして出力信号
Ｓ／　、　Ｃ／　が適切な値に落ちつくのに十分な時間
が経過した後で、クロック入力端子１４へ与えられるク
ロック信号が７リツプフロツプ２３．２７のそれぞれの
入力端子２５．２９へ与えられるように、そのクロック
信号はタイミングを制御される。基本セル１０の入力端
子１４ヘクロツク信号が与えられると、フリップフロッ
プ２３．２７は保持され、それによシ出力端子１５゜１
６へ出力信号Ｓ、Ｃを生ずる。クロックパルスが与えら
れた時には、出力信号Ｓ、Ｃは信号Ｓ′。
げ　にそれぞれ等しいが、入力端子１１，１２゜１３に
与えられた信号が除去された後はその同じ値に維持され
る。
第２図は、希望の基本セル機能を行う回路のブロック図
である。第２図に示す回路は、１１個の２人力ナンドゲ
ートと、６個の３人力ナンドゲート、１個の４人力ナン
ドゲートと、１個の５人力ナンドゲートとを含む。
別の実施例においては、入力端子の数と出力端子の数は
、前記実施例とは異ならせることができる。セルのただ
２つの人力領域を使用するものとすると、２つの入力領
域と２つの出力領域を有するよシ簡単なセルを構成でき
る。しかし、機能的にはそのセルは各出力端子に７リツ
プフロツプが接続されている加算器と依然として管側で
ある。
セルが３つ以上の入力領域を有するものとすると、２つ
以上の出力領域を必要とする。いずれの実施例におい−
Ｃも、各入力領域と各出力領域には装置のビット重みに
割当てられる。このセルの内部における論理は、割当て
られた装置ビットの重みを考慮に入れた全ての入力信号
の演算値が、割当てられた装置ビットの重みを考慮に入
れた出力信号の演算値に等しいようなものである。この
好適な実施例においては、全ての入力領域社装置ビット
の重みとして０を有し、出力領域は０〜ｑ−１（ｑは出
力領域の数に等しい）の範囲の装置ビットの重みを有す
る。しかし、それらの装置ビットの重みとしては池の値
を使用することもできる。いずれの実施例においても、
３つの入力端子と２つの出力端子を有するセルの例につ
いて先に説明したように、出力領域はクロックされるフ
リップフロップから信号を受ける。
次に、一連の３ビツト２進数対の積の和を発生するだめ
の装置について、本発明を説明することにする。本発明
の実際の構成においては、３ビツト以上を含む数が使用
される傾向にある。実際に構成された装置へ与えられる
入力信号中のビット数で妥尚うなものは１６であろう。
しかし、説明を簡単にするために３ビツト数を選択する
ことにする。ここで説明する装置は、３ビツト以上を含
む数に使用するために、または等しくない数のビットを
有する数対を処理するための製置着で、容易に拡張でき
る。
本発明の装置を適切に動作させるためには、第１の数の
各ビットと第２の数の各ビットとの論理積を計算する必
要がある。その論理積処理の結果をｐ、ｊｋで示し、か
つ、これは次式で表される○（２１Ｐｌｊｋ＝ＸｉｊＹ
、に 第３図は、Ｐｌｊｋの適切な値を発生する回路のブロッ
ク図である。信号線４０，４１．４２は数ｘ１　のオー
ダ０，１．２のビットの値を表す信号を伝え、信号線４
３，４４．４５の数Ｙ１のオーダ０．１．２のビットの
値を表す信号を伝える。アンドゲート　４６Ａの入力端
子４７Ａ、４８Ａが、信号線４３．４０へそれぞれ接続
される。出力領域４９Ａ　に現われるアンドゲート４６
Ａの出力線、Ｘ　ｉ　Ｏとｙ、０の論理積に等しい。同
様に、他の各アンドゲート４６Ｂ〜４６１の出力は、数
ＸｉとＹｌから得たビットの他の組合せの論理積に等し
い。３ビツト以上を有する入力信号を受ける装置に対し
ては、３ビツト以上のアンドゲートを必要とする。
一般に、１つのｎピット入力信号と、１つの１ビット入
力信号を受ける装置はｒ＋　Ｘ　１個のアントゲ−１−
を必要とする。
第４図は、対応する３ピツトの符号つき数の積の和を発
生するようにした本発明の実施例を示すものである。負
の数は、コンピュータにおける演算において一般的に用
いられている２の補数記法を用いて表される。
第４図に示す回路は、第１図、第２図に示す基本セルを
１６個含む。それら１６個の基本セルは、参照番号６０
〜７５で表され、図示のように電気的に接続される。図
示を簡単にするためにそれらのセルへのクロック入力端
子は省略しであるが、実際には存在する。各セルは、セ
ル６ｏにおける０、またはセル６１における１のような
数を有する。それらの数は、特定のセルのビット重みを
表す。全ての入力領域には、０の装置ビツト重みが割当
てられる。各Ｓ出力には装置ビット重み０が割当てられ
、各Ｃ出力には装置ビット重み１が割当てられる。各セ
ルのＳ出力端子は、等しいビット重みの他のセルへ、ま
たは、その特定のビット重みの装置出力線へ接続される
。各セルのＣ出力端子は、出力を与えるセルのビット重
みょシ１大きいビット重みのセルに接続される。一般に
、各セルの各入力領域と各出力領域には、その領域の装
置ビット重みに等しいアレイビット重みに、その領域が
一部であるセルのビット重みを加え合わせたものが割当
てられる。そうすると、各出力領域は、その出力領域の
アレイビット重みに等しいアレイビット重みを有する入
力領域は、または、そのビット重みを不する装置出力線
へ電気的に接続される。この要求が満され、内部セルの
出力がその同じセルの入力領域へ帰還されない限シは、
セルはほとんど任意のやシ方で接続でき、正しい結果を
生ずる。
装置進出力は、出力線８２〜９１へ与えられる。
それらの出力は、記号Ｓ　、−８９で示される。各出力
信号は、計算された和の１ビツトを表し、それに関連す
る下附き数字に等しいビット重みを有する０ 基本セル６０．６３．６６．６［１，７０，７１〜７５
からの和出力信号が出力信号の１ビツトを形成するから
、それらの基本セルは出力セルと名づけることかできる
。適切な加算を行い、その和出力に関連するフリップ７
０ツブに格納されている値を、他のセルにおける計算が
終るまで保持するために、各出力セルの和出力領域は、
その同じセルの入力領域の１つに電気的に接続される。
任意の２つの３ビツト数の積を表すために最大で６ビツ
トを必要とするが、１０ビツ一ト出力信号が与えられる
ことが尚業者にはわかるであろう。余っている４ビツト
は、積の加算においてあぶれを生じないように設けられ
るのである。一般にｎピットの入力信号に対して２ｎ＋
ｍ個の出力ビットが与えられる。
ここに、ｎとｍは正の整数である。実際の実施例におい
ては、４″）以上のそのような余分の出力ピットが設け
られるであろう。余分のセルは、セルフ２〜７５が接続
されているのに類似のやり方で装置へ電気的に接続され
る。
図示の基本セルに加えて、第４図に示す回路はインバー
タ７６〜８１を含む。この回路が２の補数記法で表され
ている負数で正しく動作するように、それらのインバー
タが必做とされる。この回路が正の数でだけ動作するも
のであれば、それらのインバータと線１６３は不要であ
る。
第４図に示す回路の動作を最もよく説明するために例を
用いることにする。この例のために二対の数の積の和を
計算する０この例に使用する値を下に示す。
（３１Ｘ、　＝　２＝０１０２ ｆ４）　Ｙｌ　＝　３＝０１１２ （５）　Ｘ２　＝−２二１１０２ （６１Ｙ２　＝　２＝０１０２ 負数Ｘ２　の値は、標準の２の補数記法を用いて表され
る。（３）〜（６）式に与えた値から論理積機能を評価
できる。それらの論理積機能の数値をめることによシ、
Ｐｉ”　、　Ｐａ１ｔ、　ｐ２１１．　ｐ、１２に対す
る１の値が与えられる。全ての他の論理積機能の数値を
めることによシ得られる値は、０に等しい。
この例についての説明は、第５図〜第１８図の中心を成
すものである０第５図、第７図、第９図、第１１図、第
１３図、第１５図、第１７図は、この例の初めの７つの
クロツクザイクルの間における各セルへ与えられる入力
値を示すものである。
第６図、第８図、第１０図、第１２図、第１４図、第１
６図、第１８図は、それらの同じクロックサイクル期間
中における各セルからの出力値を示すものである。
計算を開始する前に、セル６２．６７．６９のＳ出力端
子に関連するフリップフロップを１の値にプリセットし
、他の全ての７リツプフロツプを０にリセットすること
によシ、この装置を初期設定しなければならない。この
初期設定が行われ、基本セルの入力領域へ適切な入力信
号が与えられると、第５図に示す入力値が得られること
になる０第５図に示すように、最初のクロック期間の始
まシの時にセルの入力領域へ与えられる入力信号は、セ
ル６１の入力領域９９へ与えられる入力信号とセル６９
０入力領域１４Ｇへ与えられる入力信号を除き、全て０
に等しい。それら２つの入力領域へ与えられる入力信号
は、１に等しい。それらの入力信号値から生じた出力信
号を第６図に示す。セル６１の出力領域１００における
出力信号とセル６９の出力領域１５１における出力信号
を除き、全ての出力信号は０に等しい。それら２つの出
力領域における出力信号は１に等しい。
第７図は、第２のクロック期間の始めに各セルへ寿えら
れる入力信号の値を示すものである。それらの入力値は
、最初のクロック期間中に種々のセルから発生される出
力と、前記Ｐ２の値とから得られるものである０第７図
かられかるように、セル６３の入力領域１１０と、セル
６４の入力領域１１５と、セル６５の入力領域１２０と
、セル６７０入力領域１２８と、セル６９の入力領域１
４０とへ与えられる入力信号は全て１に等しい。基本セ
ルの他の全ての入力領域へ与えられる入力信号は０に等
しい。
第８図は、第２のクロック期間の終シにアレイの各出力
領域に生ずる出力信号を示す本のである。
第８図に示すように、セル６３の出力領域１１１と、セ
ル６４の出力領域１１６と、セル６５の出力領域１２１
と、セル６９の出力領域１５１とに生ずる出力信号は全
て０に等しい。
ここで説明している例はただ二対の数を含む数列の積の
和を生ずるから、Ｐｌの以後の全ての値はＯに等しいと
考えられる。この事実を与えられると、第３のクロック
期間の始まシにおいて各セルに与えられる入力値は、第
９図に示すようなものとなる。第９図かられかるように
、セル６２０入力領域１０３と、セル６３０入力領域１
０９と、セル６４の入力領域１１５と、セル６６の入力
領域１２５と、セル６７の入力領域１２８．１３０と、
セル６９の入力領域１４０とへ与えられる入力信号は全
て１に等しい０他の全ての入力値はＯに等しい。
第１０図は、第３のクロック期間の終シにおける各セル
からの出力値を示すものである。第１０図かられかるよ
うに、セル６２の出力領域１０６と、セル６３の出力領
域１１１と、セル６４の出力領域１１６と、セル６６の
出力領域１２６と、セル舒の出力領域１３２と、セル６
９の出力領域１５１とは１に等しい値を示す信号を全て
受ける。他の全ての出力領域は、０に等しい値を示す信
号を受ける。
第１１図は、第４のクロック期間の始めに各セルへ与え
られる入力信号を示すものである。第１１図かられかる
ように、セル６２の入力領域１０３と、セル６３の入力
領域１０９と、セル６６の入力領域１２４．１２５と、
セル６Ｔの入力領域１２８と、セル６８の入力領域１３
５と、セル６９の入力領域１３８゜１４０とは、１に等
しい値を示す信号を全て受ける。他の全ての入力領域は
０に等しい値を示す信号を受ける。
第１２図は、第４のクロック期間の終りにおける各セル
からの出力値を示すものである。第１２図かられかるよ
うに、セル６２の出力領域１０６と、セル６３の出力領
域１１１と、セル６６の出力領域１２γと、セル６Ｔの
出力領域１３１と、セル６８の出力領域１３６と、セル
６９の出力領域１５２とに生ずる出力信号は、全て１に
等しい値を示す。第４のクロック期間の終シにおける他
の全ての出力信号は、０に等しい値を示す。゛ 第１３図は、第５のクロック給量の始めにアレイの各セ
ルへ与えられる入力信号を示すものである。ＩＫ等しい
値を示す入力信号は、セル６２の入力領域１０３と、セ
ル６３０入力領域１０９と、セル６１０入力領域１２８
と、セル６８の入力領域１３３．１３４と、セル６９の
入力領域１４０と、セルＴ１の入力領域１６０と、セル
フ３０入力領域１７１と、セルＴ４の入力領域１７６と
、セルγ５の入力領域１８１とへ与えられる入力信号で
ある。第５のクロック期間の始めにおいては、他の全て
の入力領域は０に等しい値を示す入力信号を受ける。
第１４図は、第５のクロック期間の終シにおいてアレイ
のセルから生ずる出力信号を示すものである０その時に
は、１の値を示す信号を生ずる出力領域は、セル６２の
出力領域１０６と、セル６３の出力領域１１１と、セル
６γの入力領域１３１と、セル６８の出力領域１３γと
、セル６９の出力領域１５１と、セルフ０の出力領域１
５６と、セルＴ１の出力領域１６１と、セルＴ２の出力
領域１６７と、セル１３の出力領域１７２と、セル１４
の出力領域１７１と、セルフ５の出力領域１８２とであ
る。第５のクロック期間の終シにおいては、他の全ての
出力領域は０の値を示す出力信号を生ずる。
第１５図は、第５のクロック期間の始めにアレイの各セ
ルへ−与えられる入力信号を示すものである。１に等し
い値を示す入力信号を受ける入力領域は、セル６２の入
力領域１０３と、セル６．３の入力領域１０９と、セル
６１０入力領域１２８と、セル６９０入力領域１４０と
、セル７００入力領域１５３゜１５４と、セルＴ１の入
力領域１５９と、セルフ２の入力領域１６５と、セルフ
３の入力領域１６９と、セルＴ４の入力領域１７４と、
セルフ５０入力領域１８１とである。第６のクロック期
間の始めにおいては、アレイのセルの他の全ての入力領
域は０に等しい値を示す入力信号を受ける０ 第１６図は、第６のり目ツク期間の終シにアレイのセル
の出力領域に達した出力信号を示すものである０　１の
値を示す信号を受けるそれらの出力領域は、セル６２の
出力領域、１０６と、セル６３の出力領域１１１　と、
セル６７０入力領域１３１と、セル６９の出力領域出力
領域１６１と、セルＴ２の出力領域１６７と、セルγ３
の出力領域１１２と、セルフ４の出力領域１７７と、セ
ルフ５の出力領域１８２とである。このアレイのセルの
他の全ての出力領域は、第６のクロック期間の終シに０
の値を示す信号を受ける。
第１７図は、第７のクロック期間の始めにアレイの各セ
ルへ与えられる入力信号を示すものである。第７のクロ
ック期間の終シに１に等しい値を示す入力信号を受ける
入力領域は、セル６２の入力領域１０３と、セル６３０
入力領域１０９と、セル６７０入力領域１２８と、セル
６９０入力領域１４０と、セルＴ１の入力領域１５８，
１５９と、セルＴ２の入力領域１６５と、セル１３０入
力領域１６９と、セルフ４の入力領域１１４と、セルＴ
５の入力領域１８１とである。第７のクロック期間の始
めにおいては、アレイのセルの他の全ての入力領域は、
０に等しい値を示す入力信号を受ける。
第１８図は、第７のクロック期間の終りにプレイのセル
の各出力領域によシ受けられた出力信号を示すものであ
る０１の値を示す信号を受けるそれらの出力領域は、セ
ル６２の出力領域１０６と、セル６３の出力領域１１１
と、セル６Ｔの出力領域１３１と、セル６９の出力領域
１５１と、セル１１の出力領域１６１と、セルＴ２の出
力領域１６７と、セルフ３の出力領域１γ２と、セルγ
４の出力領域１７７と、セル１５の出力領域１８２とで
ある。このアレイのセルの他の全ての出力領域は、第７
のクロック期間の終シにＯに等しい値を示す信号を受け
る。
以後クロック期間中は、セルフ２．７３，７４゜１５の
それぞれの出力領域１６７．１７２，１７１゜１８２に
おける出力信号は、　０を示す値をとることは当業者に
は容易にわかることであろう。しだがって、第１１のク
ロック期間の終シには、アレイ出力領域８２と８４〜９
１は０に等しい値を示す信号を全て受け、アレイの出力
領域８３は１の値を示す信号を受ける。したがって、ア
レイからの全出力信号は’Ｉ’ＯｚＯ値に一致する。そ
の値は１０進数の２に等しい。これはここで述べた例に
おける正確な答に一致する。
先に述べたように、本発明は３ビット入力信号に限定さ
れるものではなく、実際にはよシ大きいビット数を有す
る入力信号に関連して使用されるのが普通である０第１
９図は、４ビツト２進数を処理する装置を示すものであ
る。第１９図に示す装置は、４ビット入力信号から１７
ビツト出力信号を発生するために、第１図と第２図に示
す基本セルを２９個利用する。第１９図に示す装置の動
作は、第１図に示す装置の動作に全く類似していること
が当業者にはわかるである・うから、第１９図に示す装
置の動作については説明を省略する。
【図面の簡単な説明】
第１図は本発明の基本セルと機能的に等価な回路のブロ
ック図、第２図は本発明の基本セルとして使用できる回
路のブロック図、第３図は本発明において使用される信
号調整回路のブロック図、第４図は３ビット入力信号に
使用するように構成された本発明の装置のブロック図、
第５図〜第１８図は本発明の装置の動作の一例中におけ
る基本セルのための入力値と出力値を示す図、第１９図
は４ビット入力値号に使用するように構成された本発明
の装置のブロック図である。 １０．６０〜７５＠榔１１＠基本−←ル、１γ嶋＃φ・
全加算器、２３．２７．・・・Ｄ形フリップフロップ、
４６八〜４６Ｉ１１＠φ・アンドゲート、Ｔ６〜８１・
・拳嚇インバータ。 特許出願人　ハネウェル・インコーポレーテツド復代理
人　山　川　政　樹（ほか２名）ｂσ３ −−−

Claims (2)

    【特許請求の範囲】
  1. （１）ｐとｑを、ｐ　−／Ｊ”　ｑよシも大きいか、ｑ
    に等しい整数として、ｐ個の入力手段と、ｑ個の出力手
    段と、クロック入力手段と、論理手段とを備え、その論
    理手段はｐ個の入力手段とｑ個の出力手段を有し、論理
    手段の入力手段は前記セルの入力子一段として機能し、
    前記各フリップフロップ手段は信号入力手段と、クロッ
    ク入力手段と、出力手段とを有し、前記各７リツプフロ
    ツプ入力手段は前記論理手段の単一の前記出力手段に電
    気的に接続され、前記フリップフロップ手段の各クロッ
    ク入力手段は前記セルのクロック入力手段に電気的に接
    続され、前記フリップフロップ手段の前記出力手段は前
    記セルの出力手段として機能し、前記論理手段の各入力
    手段と各出力手段はそれに関連するビット重みを有し、
    前記論理手段はそれの入力演算値を有し、前記論理手段
    は、前記入力信号の受信に応答して第２の演算値を論理
    手段の前記出力手段に生ずるようにされ、その第２の演
    算値は前記第１の演算値に等しいことを特徴とする乗算
    −累算処理装置に適する基本セル。
  2. （２）各入力数対が１ビツト２進数として与えられる第
    １の数と、ｎビット２進数として与えられる第２の数を
    含むような入力数対の積の和を計算する装置において、
    ｎ、１．ｍを正の整数として、前記装置はｎ　＋ｌ　＋
    ｍ個の装置出力手段に出力信号としてｎ　＋　１　＋　
    ｍビット２進数を与え、前記装置は、クロック導電線手
    段と、複数の基本セルとを備え、各基本セルは、複数の
    入力領域と、ｑ個（ｑは整数）の出力領域を有し、かつ
    加算器およびｑ個のフリップフロップとの組合わせと機
    能的には等価であシ、前記加算器は複数の入力手段とｑ
    個の出力手段を有し、前記各フリップフロップは信号入
    力手段と、クロック入力手段と、出力手段とを有し、前
    記加算器の前記入力手段は前記セルの入力手段として機
    能し、各フリップフロップは特定の１つの前記加η、器
    出力手段へ電気的に接続され、前記各クロック入力手段
    は前記クロック導電線手段へ電気的に接続され、前記フ
    リップフロップの出力手段は前記セルの出力手段として
    機能し、前記各基本セルはそれに関連するビット重みを
    有し、そのビット重みは０〜（ｎ＋１＋ｍ−１）の範囲
    において整数であシ、前記各セル入力手段のｎ　十ｍ　
    ＋　１はそれに関連する装置ビツト重みとアレイビット
    取みを有し、前記アレイビット重みは前記装置ビット重
    みプラス、前記入力手段が一部ｔ−成しているセルのセ
    ルピット重みに等しく、前記各セル出力手段は装置ビッ
    ト重みとアレイビット重みを有し、そのアレイビット重
    みは前記装置ビット重みプラス、前記出力手段が一部を
    成しているセルのセルピット重みに等しく、前記セルは
    出力セルとるづけられ、各出力セルはそれに関連するビ
    ット重みを有し、各出力セルに関連するピッ［みは他の
    全ての出力セルに関連するビット重みとは異なり、前記
    セルの残りは非出力セルと名づけられ、前記出力セルの
    １つはｎ　＋１十ｍ−１に等しいビツト重みを有し、か
    つ最上位出力セルと名づけられ、前記各出力セルは、０
    に等しい装置ビット重みを廟する少くとも１つのセル出
    力手段と、０に等しい装置ビツト重みを有する少くとも
    １′）の入力手段を有し、Ｏに等しいビツト重みを有す
    る前記出力手段は前記装置出力手段の１つとして機能し
    て、０に等しいビット重みを有する前記入力手段に電気
    的に接続され、前記各出力セルのａｂの出力手段のうち
    、前記最上位出力セルを除く全ての出力手段はある出力
    セル手段の前記入力手段の１つに電気的に接続され、前
    記残シの出力手段が接続される前記入力手段は前記残シ
    の出力手段の前記アレイビット重みに等しいアレイビッ
    ト重みを有し、前記非出力セルの前記各出力手段はある
    セルの前記入力手段の１つに電気的に接続され、前記入
    力手段はその入力手段が接続されでいる前記出力手段の
    前記アレイビット重みに等しいアレイビツト重みを櫓す
    ることを特徴とする入力数対の積の和を計算するだめの
    乗算−累算処理装置０
JP59172520A 1983-08-25 1984-08-21 乗算‐累算処理装置に適する基本セル及び乗算‐累算処理装置 Pending JPS6059470A (ja)

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