JPS6132437Y2 - - Google Patents

Description

【考案の詳細な説明】

本考案は一般的には乗算回路に関するものであ
り、更に具体的には高速、非同期の逐次加算形乗
算回路（sequential add multiplier）に関するも
のである。 デジタルフイルタ、信号処理、高速フーリエ変
換などのタスクを処理するアルタイム計算機用と
して高速のデジタル乗算がしばしば必要になる。
同期式の加算−シフト繰返し手法は、乗算速度が
クリテイカル要因である場合には適しない。 従つて、２個の数の積を非同期式に作成するア
レイ演算回路が開発された。その種加算回路の一
例は、1977年３月31日発行のElectronics第113−
115頁“MOS Processor Picks Up Speed With
Bipolar Multipliers”においてDouglas Geistに
より論じられている。 乗算回路に望まれる特性は、種々の形式で表示
された数を演算する能力である。あるときは、乗
算回路に入力する数は絶対値（straight
magnitude form；ストレート振幅表示）であ
る。極性・振幅表示と称される他の例では、極性
ビツトが数の振幅部分と組合せられて正及び負の
振幅を表示する。更に他の例においては、正数及
び負数の双方を表示するのに２の補数表示が用い
られる。２の補数表示の一つの利点は、第１の数
を第２の数から減算する操作が第１の数の２の補
数を第２の数に加算する操作で実行できるため、
減算回路が省略できる点にある。絶対値、極性・
振幅、２の補数の各表示方法はこの技術分野で周
知であるから、これ以上の説明を要しないであろ
う。２進数システムの更に詳細については、例え
ばMc Graw−Hill Book Company 1969年発行
のGear“Computer Organization and
programming”を参照されたい。 ストレート振幅表示及び２の補数表示の双方を
同一の乗算回路で乗算する応用も考えられよう。
先行技術のアレイ乗算回路は、乗数のプログラム
ができない、すなわちストレート振幅及び２の補
数相互の動作切替ができない設計であつた。従つ
て、妊意の複数入力ビツトをストレート振幅と２
の補数のいずれにも読替えるように選択的に制御
されるアレイ演算回路は、当該技術分野における
大きな改良となろう。 乗算回路の特記すべき他の特性として、この種
の乗算回路の複数個をアレイにして、単一の乗算
回路の処理能力を上廻るビツト長の数を乗算する
拡張可能性を挙げることができる。計算機データ
語の標準ビツト長が増大しつつあるので、より大
規模な乗算回路アレイがますます必要になつてい
る。現在の集積回路技術では、市販可能な、現実
的なモノリシツク高速演算回路の製造は、２個の
16ビツトまでの演算機の演算回路に制限されてい
る。 先行技術の演算回路においても、同種の回路を
接続して乗算アレイに拡張することが知られてい
る。拡張アレイを形成するときは、演算数の各々
は単一の演算回路の容量に等しいビツト数を有す
るセグメントに分割される。演算数が２の補数表
示のときには、演算数のMSB（極性ビツト）は
演算数が正数であるか負数であるかを表示する。
演算数が負の場合には、２の補数の積を正しく作
成するために、乗算回路中で補正項を発生させる
必要がある。先行技術の演算回路は、２の補数表
示の演算数ごとに極性ビツトのみを受ける入力端
子を付加的に備えていた。しかし、２の補数の演
算数の極性ビツトを受けないアレイ内の演算回路
については、上記付加的入力端子は論理の０にな
るようにハードワイヤ（herdwire）されなけれ
ばならない。これらの付加的入力端子は加算回路
に接続されて２の補数乗算における補正項を加算
する。付加的な入力端子が論理の“０”になるよ
うにハードワイヤされた下位の乗算回路について
は、補正項を加算するための加算回路は遊んでい
る。従つて、大きな乗算アレイに容易に拡張で
き、しかも２の補数の乗算期間中に補正項を加算
するための余分な内部加算回路を要しない乗算回
路は先行技術を大幅に改良することになろう。 本考案の目的は、制御入力でプログラムされて
ストレート振幅、２の補数表示のいずれについて
も２個の演算数を乗算して所望の積を作成できる
乗算回路を提供することにある。 ストレート振幅又は２の補数形式で表示された
２個の演算数を乗算する乗算アレイを形成するた
めの、拡張が容易な乗算回路を提供することも本
考案の一つの目的である。 本考案の他の目的は、各乗算回路を制御入力で
プログラムすることにより２の補数の乗算実行中
に２の補数の正しいクロス乗算項（cross
product term）を供給することが可能で、２の
補数の乗算アレイに拡張することが容易な乗算回
路を提供することにある。 本考案の更に他の目的は、ストレート振幅又は
２の補数形式で表示された２個の演算数の乗算が
可能で、しかも２の補数の乗算中に２の補数の補
正項を加算するための付加的な加算回路を必要と
しない乗算回路を提供することにある。 略言すれば、本考案は、ストレート振幅又は２
の補数のいずれの形式で表示されたものについて
も、その第１、第２の２値データ語の乗算を作成
する乗算回路に関するものである。第１、第２の
制御端子は、第１、第２の２値データ語がストレ
ート振幅形式であるか２の補数形式であるかを指
示するための第１、第２の制御信号を受ける。第
１、第２の２値データ語を受ける複数の論理ゲー
トは、第１、第２の制御信号に応じて複数のクロ
ス乗積信号を作成する。次に、これらクロス乗積
信号は、各々の２進の重み付けに従つて加算回路
で加算され、第１、第２の２値データ語の乗積を
作成する。このような乗算回路の複数個が第１、
第２の制御端子で接続されて拡張された２の補数
乗算アレイを形成するが、このとき、拡張アレイ
内の各乗算回路の位置は第１、第２の制御端子が
受けた制御信号により指示される。 本考案の一実施例の４×８アレイ乗算回路の入
出力端子を第１図に示す。８ビツトの被乗数が入
力端子Ｘ_S〜X₀、但しＸ_SはMSBに対応する、を
介し乗算回路に供給されれる。４ビツトの乗数が
入力端子Ｙ_S〜Y₀、但しＸ_SMSBに対応する、を
介して乗算回路に供給される。12ビツトの積出力
が出力端子S₁₁〜S₀を介して出力されるが、こで
S₁₁は積のMSBに対応する。第１、第２の制御入
力C₁，C₂が乗算回路のプログラムに使用される
が、これについては後に詳述する。入力端子Ｍ_S
〜M₀，K₆〜K₀は拡張用の入力端子であり、これ
らの端子はこの種乗算回路をより大きなアレイ内
で接続するのに用いられる。入力端子Ｘ_S′，Ｙ
_S′は拡張用の付加入力端子として使用されるが、
これらは又この乗算回路が後で詳述するような２
の補数乗算を実行する際にも使用される。 本考案の実施例で使用する乗算アルゴリズム
は、部分積のシフト操作を一切必要としない“逐
時加算”に基づくものである。２の補数乗算の実
行に使用するアルゴリズムの誘導について手短か
に説明しよう。２の補数のＮビツトの被乗数Ｘ、
２の補数のＭビツトの乗数Ｙは次式で表現され
る。 これら２個の数の２の補数の積Ｚは、次のよう
になる。 ２の補数に関して次のような簡単な関係が成立
つ。 (4)式、(5)式を(3)式に代入すると、積Ｚは次式で
与えられる。 ここで、以下の関係 −Ｘ_S２^M+N-2＝−２^M+N-2＋_S２^M+N-2 (7) −Ｙ_S２^M+N-2＝−２^M+N-2＋_S２^M+N-2 (8) を用い、(6)式を更に簡単化すると、Ｚは次式で表
わされる。 (9)式から、アルゴリズム中に４個のクロス積項
が現われることが判る。第１に、被乗数の極性ビ
ツトＸ_S、乗数の極性ビツトＹ_SならびにＸ_S及び
Ｙ_S双方を含むクロス積項があり、この第１の群
は（Ｘ_SＹ_S＋_S＋_S）２^M+N-2に対応してい
る。第２に、Ｙの補数ビツトが乗算された被乗数
の極性ビツトＸ_Sがあり、これは

【式】に対応している。 第３に、Ｘの補数ビツトが乗算された乗数の極
性ビツトＹ_Sを含む項があり、これは

【式】に対応している。最 後に、被乗数、乗数いずれの極性ビツトも含まな
い項がある。この第４の群は、ストレート振幅の
乗算として特徴付けられている。 このアルゴリズムがどのように適用されるかを
示す例として、８ビツトの被乗数と４ビツトの乗
数間の２の補数乗算で作成されるクロス積項のテ
ーブルを第２図に示す。クロス積項は２進重みに
対応する列によつてグループ分けされている。対
応の各列内のクロス積項を加算し、各列内で生成
されたキヤリを高位の列に桁上げすることによつ
て積Ｚが作成される。 アルゴリズムがどのように適用されるかの他の
例として、16ビツトの被乗数Ｘを８ビツトの乗数
Ｙで乗算するものとしよう。更に、この乗算を第
４図に示す４ビツト×８ビツトの乗算回路のアレ
イで実行するものとしよう。拡張アレイの４個の
象限は、00象限、10象限、01象限及び11象限で定
義される。00象限は被乗数Ｘ、乗数Ｙのいずれか
らも極性ビツトを受け取らない。従つて、00象限
で実行される乗算は次のように表現される。 10象限は被乗数の極性ビツトＸ_Sを受取るが、
乗数の極性ビツトＹ_Sを受取らない。従つて、10
象限で実行される乗算は次のように表現される。 01象限は乗数の極性ビツトＹ_Sを受取るが被乗
数の極性ビツトを受取らない。従つて、01象限で
実行される乗算は次式で表現される。 最後に、11象限は極性ビツトＸ_Sと極性ビツト
Ｙ_Sの双方を受取る。従つて、11象限で実行され
る乗算は次式で表現される。 このようにして、拡張された乗算アレイの各象
限は、拡張アレイ内の相対位置に応じて、上述し
た４個の基本クロス積項のうちの１ないしそれ以
上のものから構成される。 第４図に記載した４象限を使用して任意のサイ
ズに拡張された２の補数乗算アレイを形成できる
ことは、当業者にとつていまや明らかであろう。
一例として、第６図に任意のビツト長の演算数の
乗算に使用できる拡張された２の補数乗算アレイ
を示す。この乗算アレイには第４図記載の４種の
乗算象限のみが記載されているが、第６図中の領
域１２，１３は所望のビツト長の被乗数と乗数に
合せて拡張可能な行と列を表示している。 ２本の制御線を付加することによつて基本的な
アルゴリズムを変更し、第４図を参照して説明し
た４個の象限の任意の機能を実行するようにプロ
グラムできる単一の４×８ビツト乗算回路が実現
できることを以下で示そう。この制御線は４個の
象限について次のような関係を有している。 C₂ C₁ 象限 ０ ０ 00 ０ １ 01 １ ０ 10 １ １ 11 積Ｚを求めるアルゴリズムを変形すれば次のよ
うになる。 但し、記号“・”は論理のアンド機能、記号
“＋”は加算を示す。このように変形したアルゴ
リズムを４×８ビツトの乗算に適用すれば、第３
図のクロス積項の表が得られる。第３図から明ら
かなように、制御入力C₁，C₂の双方が“０”の
ときは、クロス積項は４ビツトと８ビツトの演算
数のストレート振幅乗算に帰結する。制御入力
C₁，C₂の双方が１のとき、乗積項が第２図に示
した４×８の２の補数乗算と一致することも判
る。制御信号C₁，C₂をプログラムすることによ
り、４×８ビツト乗算回路は、第４図に示した４
個の象限の機能のいずれをも実行できる。このよ
うにして、４×８ビツトの基本乗算回路は、任意
のサイズの乗算アレイに容易に拡張できる。 第４図に示した８×16ビツトの２の補数乗算ア
レイを第５図に詳細に示す。乗算回路１６，１
８，２０及び２２は本発明の実施例の４×８ビツ
ト乗算回路である。乗算回路１６のC₁，C₂は、
この乗算回路が00象限に対応するように、各々論
理の０になるようにプログラムされる。乗算回路
１６は被乗数の下位の８ビツトX₇〜X₀と、乗数
の下位の４ビツトY₃〜Y₀を受取る。乗算回路１
６の出力端子S₁₁〜S₀に12ビツトの積が出力され
る。出力ビツトS₃〜S₀は最終的な乗積の下位の４
ビツトである。一方、最終の乗積ビツトが２¹¹〜
２^４のビツト位置に作成されるに先立つて、乗算
回路１６の出力ビツトS₁₁〜S₄は乗算回路１８の
出力ビツト、更には乗算回路２０内で作成された
クロス積項と加算されなければならない。例え
ば、乗算回路１６の出力ビツトS₄は導体２４を介
して乗算回路２０の拡張入力端子M₀に供給され
る。乗算回路２０内で、導体２６上の入力信号
Y₄と導体２８上の入力信号X₀とが論理的にゲー
トされて信号X₀Y₄を発生する。次いで、の信号
が導体２４上のM₀入力と加算されて最終的的な
乗積ビツトP₄を発生する。同様にして、乗算回路
２２から最終的な積ビツトP₁₂を発生させるため
に、乗算回路１８の出力S₄が導体３０を介して乗
算回路２２の拡張入力端子M₀に供給され、乗算
回路２０の出力S₈が導体３２を介して乗算回路２
２の拡張入力端子K₀に供給される。信号Y₄，X₈
も各々導体３４，３６を介して乗算回路２２に供
給される。信号X₈，Y₄は乗算回路中でゲートさ
れて信号X₈，Y₄を発生し、これは拡張入力端子
M₀，K₀が受けた２個の信号と加算されて最終の
乗積ビツトP₁₂を発生する。 乗算回路１６は、被乗数と乗数の下位ビツトを
受けるだけであるから、拡張入力端子Ｍ，Ｋ（図
示省略）は使用されず、従つて強制的に論理の
“０”レベルにされていなければならない。乗算
回路１６の入力端子Ｘ_S′，Ｙ_S′（図示省略）も使
用されず、これもまた論理の“０”レベルにされ
ていなければならない。同様にして、乗算回路１
８，２０及び２２においても、全ての不使用入力
端子は論理の“０”入力レベルにされていなけれ
ばならない。 乗算回路１８において、入力信号X₁₅が入力端
子Ｘ_Sに供給される。同様に、乗算回路２０にお
いて、Y₇入力信号がＹ_S入力端子に供給される。
既に説明した２の補数の乗算アルゴリズムによれ
ば、入力信号X₁₅，X₇は各々２進重みの２¹⁵，２
^７の位置に加算されなければならない。このよう
な目的で信号Ｘ_S′，Ｙ_S′入力が使用される。入力
信号X₁₅を乗算回路１８の入力端子Ｘ_S′に直接供
給することもできよう。しかしながら、第５図に
示すように、本実施例ではアンドゲート３３を備
えた外部ブロツク３１を使用して入力信号X₁₅を
入力端子Ｘ_S′に結合させている。２の補数乗算に
おいては、制御信号C₂は論理の１レベルである
から、入力信号X₁₅はゲート３３を介して入力端
子Ｘ_S′に伝達される。同様にして、乗算回路２０
の入力端子Ｙ_S′に入力端子Y₇を結合するのに、
アンドゲート３７を備えた外部ブロツク３５が用
いられる。この場合もまた、２の補数乗算におい
ては、制御信号C₁は論理の１レベルである。 入力端子Ｘ_S′，Ｙ_S′を付加的な拡張入力端子と
して使用することもできる。第３図を参照して簡
単に説明すれば、クロス積項の２^７に対応する２
進重みの列にＸ_S′入力が加算される。同様に、Ｙ
_S′はクロス積項の２^３対応の２進重み列に加算さ
れる。このようにして、拡張入力端子Ｍ_Sを追加
するために入力端子Ｘ_S′を使用し、拡張入力端子
M₃，K₃を追加するために入力端子Ｙ_S′を使用す
ることができる。再び第５を参照すれば、２¹¹対
応の２進重み位置に乗算出力ビツトP₁₁を発生さ
せるために、乗算回路１８の和出力S₃を乗算回路
２０の入力端子Ｘ_S′で受け、乗算回路１６の和出
力S₁₁を乗算回路２０の拡張入力端子Ｍ_Sで受け
る。乗算回路１８においては、入力端子Ｙ_S′（図
示省略）は使用されておらず、従つて論理の
“０”の入力レベルが供給されている。同様に、
乗算回路２２においても、入力端子Ｘ_S′，Ｙ_S′
（図示省略）は使用されておらず、論理の“０”
の入力レベルが供給されている。 第５図に示す２の補数の拡張乗算アレイをスト
レート振幅の乗算アレイに変更するには、制御信
号C₁，C₂のみを修正すればよい。乗算回路１
８，２０及び２２のすべては、制御入力端子
C₁，C₂が論理の“０”に設定され、乗算回路１
６と同一の機能を果す。さらに、乗算回路１８の
入力端子Ｘ_S′に入力信号X₁₅が結合せず、乗算回
路２０の入力端子Ｙ_S′には入力信号Y₇が結合し
ないようにすることが必要である。ストレート振
幅の乗算においては、乗算回路１８の入力端子Ｘ
_S′と、乗算回路２０の入力端子Ｙ_S′には論理の
“０”レベルが供給される。第５図の実施例にお
いては、論理の“０”レベルの制御信号C₂がゲ
ート３３の出力を論理の“０”レベルにするの
で、乗算回路１８の入力端子Ｘ_S′には論理の
“０”が入力する。同様に、論理の“０”レベル
の制御信号C₁がゲート３７の出力を論理の
“０”レベルにするので、ブロツク３５は、乗算
回路２０の入力端子Ｙ_S′に論理の“０”レベルを
入力させる。さらに、乗算回路１８，２２及びブ
ロツク３１のC₂端子並びに乗算回路２０，２２
及びブロツク３５のC₁端子のすべてを共通の制
御信号線に接続し、この制御信号線を、２の補数
動作のときは論理の“１”に、ストレート振幅動
作のときは論理の“０”に選択することにより、
２の補数とストレート振幅動作とのプログラム可
能な変更を簡略化することもできる。 本考案の一実施例の４×８乗算回路のブロツク
図を第７図に示す。第７図に図示されるように、
この乗算回路は、複数のゲート素子、半加算及び
全加算ブロツク並びにキヤリ・ルツクアヘツド
（先見桁上げ）加算ブロツクから構成されてい
る。加算ブロツク５０は、３本の入力信号線５
１，５２，５３と、２本の出力信号線５４，５５
とを備えた慣用の全加算回路である。入力信号線
５１，５２は各々拡張入力信号K₀，M₀を受ける
のに使用される。入力信号線５２はクロス積信号
X₀Y₀を受けるのに使用される。加算ブロツク５
０は、信号K₀，X₀Y₀及びM₀を通常の２進形式で
加算し、２進の和出力を信号線５４上に、２進の
キヤリ出力を信号線５５上に出力する。信号線５
４は、積のLSBビツトを発生するS₀出力端子に接
続される。信号線５５上に発生したキヤリ出力
は、全加算ブロツク５６のLSBの次の２進重み位
置に供給される。第７図のその他の全加算ブロツ
クの機能は上述したものと同様である。 半加算ブロツク６０は、拡張入力信号K₃，M₃
の各各を受ける入力信号線６１，６２を有してい
る。これら２個の入力信号は２進形式で加算され
て、和出力を信号線６３上に、キヤリ出力を信号
線６４上に出力する。信号線６３上の和出力信号
は、半加算ブロツク６０と同一の２進重み位置に
対応する全加算ブロツク６５の３個の入力端子の
１つに供給される。信号線６４上に発生したキヤ
リ出力信号は、１つ上位（MSB寄り）の全加算
ブロツク６６の３個の入力端子の１つに供給され
る。第７図のその他の半加算ブロツクの機能も上
述したものと同様である。 キヤリ・ルツクアヘツド加算ブロツク７０は、
加算ブロツクから複数個の和及びキヤリ信号を受
けて積出力S₁₁〜S₃を発生する。キヤリ・ルツク
アヘツド加算ブロツク７０の詳細は第９図に示さ
れている。キヤリ・ルツクアヘツド加算ブロツク
７０の目的は、桁上げすべきキヤリ信号を先見作
成して、キヤリ信号が１ビツト位置ずつリツプル
されることに伴う遅延時間を除去することによ
り、乗算回路の演算速度を高めることにある。最
終の積出力ビツトを発生するため、キヤリ・ルツ
クアヘツド加算ブロツク７０に全加算及び半加算
ブロツクを挿入してよいことは当業者にとつて明
らかである。勿論、このような挿入に伴つて積出
力ビツトが発生するまでの遅延時間が大きくなろ
う。 第８Ａ，８Ｂ図は、第７図の乗算回路を更に詳
細に図示したものである。全加算ブロツク５０
は、第７個を参照して既述した全加算ブロツクに
対応する。再度説明すれば、信号線５１，５２及
び５３は全加算ブロツク５０への３個の出力端子
となる。信号線５２に供給される入力信号はアン
ドゲート５７で作成される。アンドゲート５７
は、入力信号X₀，X₀の各々が供給される入力端
子５８，５９を備えている。周知のように、入力
信号X₀，Y₀の双方が論理の“１”であるときだ
け、論理ゲート５７の出力は“１”になる。入力
信号線５１，５２及び５３の各々はイクスクルー
シブ・オアゲート７１の入力端子に接続され、こ
のゲートは３入力信号を加算して信号線５４上に
和出力を出力する。周知のように、ゲート７１の
出力は、その入力が１つだけ“１”であるか又は
３入力すべてが“１”であれば論理の“１”であ
り、論理の“１”入力が全くないか又は２つだけ
であれば論理の“０”である。論理ゲート７２は
信号線５２，５３の各々に接続された第１、第２
の入力端子を有し、論理ゲート７３は信号線５
１，５３の各々に接続された第１、第２の入力端
子を有し、論理ゲート７４は信号線５１，５２の
各々に接続された第１、第２の入力端子を有てい
る。従つて、入力信号線５１，５２及び５３上の
信号のうちいずれか２個が論理の“１”であれ
ば、論理ゲート７２，７３及び７４のうち少くと
も１個の出力が論理の“１”となる。オアゲート
７５は、論理ゲート７２，７３及び７４の出力を
受ける入力端子を有している。従つて、信号線５
１，５２及び５３上の信号のうちいずれか２個又
はそれ以上が論理の“１”であれば、オアゲート
７５はキヤリ出力信号線５５上に論理の“１”を
出力する。 第７図で参照した半加算ブロツクの詳細を第８
Ａ，８Ｂ図に示す。入力信号線６１，６２がイク
スクルーシブ・オアゲート６７に入力し、このゲ
ートは信号線６３上に和出力を出力する。信号線
６１，６２は、アンドゲート６８へも入力し、こ
のゲートは、入力信号K₃，M₃の双方が論理の
“１”のとき、信号線６４上にキヤリ出力信号を
出力する。 第７図、第８Ａ，８Ｂ図に示したキヤリ・ルツ
クアヘツド加算ブロツク７０に相当する論理図を
第９図に示す。図中の入力信号線８０〜９７は、
第８Ａ，８Ｂ図の加算ブロツクで作成された和及
びキヤリ信号の信号線に対応している。このキヤ
リ・ルツクアヘツド加算回路は慣用のものである
から、さらに詳細な説明を要しないであろう。上
述したリツプルキヤリ方式による低速化の問題は
次のように解消することができる。論理ゲート１
００は２^３の２進重み位置に対応する最終の積出
力ビツトS₃を発生し、論理ゲート１０１は２^４の
２進重み位置に対応する最終の積出力ビツトS₄を
発生し、論理ゲート１０８は２^５の２進重み位置
に対応する最終の積出力ビツトS₅を発生する。論
理ゲート１０２，１０３，１０４及び１０５は
S₃2進重み位置からS₄2進重み位置へのキヤリを発
生する。論理ゲート１０５の出力は、加算ゲート
１０１の入力端子の１つにキヤリを供給する。し
かしながら、ゲート１０５の出力端子に発生した
キヤリは、S₄位置からS₅位置へのキヤリを発生す
る論理回路には使用されない。その代り、論理ゲ
ート１０２，１０３で作成された出力が各々論理
ゲート１０６，１０７に供給され、S₄からS₅への
キヤリはS₃からS₄のキヤリと並行して作成され
る。キヤリ・ルツクアヘツド加算回路７０中でキ
ヤリの並行作成論理回路を使用しているので、本
実施例中の加算回路はこれを使用しない場合より
も短時間で最終の積を作成することができる。 ４×８乗算回路を例にとつて本考案を説明した
が、これは説明の便宜上にすぎず、本考案の範囲
を限定するものではない。当業者であれば、実用
新案登録請求の範囲に記載された本考案の範囲内
で種々の修正、変更が可能である。 本考案の実施の態様の一つを以下に示す。 第１、第２の２進データ語を表示する第１、第
２の複数入力ビツトを受け、第１、第２の制御信
号を受け、前記第１、第２の複数入力ビツト及び
前記第１、第２の制御信号をゲートして該第１、
第２の制御信号によつてストレート振幅表示であ
るか２の補数表示であるかが決定される複数のク
ロス積信号を作成し、該複数のクロス積信号を加
算して前記第１、第２の２進データ語の積を表示
する複数の積出力ビツトを作成することを特徴と
するストレート振幅表示又は２の補数表示の第
１、第２の２進データ語の積を作成する方法。

【図面の簡単な説明】

第１図は、拡張可能な４×８アレイ乗算回路の
入、出力接続端子を示すブロツク図、第２図は、
８ビツトの被乗数と４ビツトの乗数の乗算によつ
て作成される２の補数のクロス積項のテーブル、
第３図は、本考案に従つて第１、第２の制御信号
で修飾された２の補数のクロス積項、第４図は、
第１図に図示した型の４個の乗算回路を備えた８
×16の拡張アレイ乗算回路のブロツク図、第５図
は、第４図に示した拡張アレイの更に詳細なブロ
ツク図であつて各４×８乗算回路間の相互接続を
示すもの、第６図は、任意の大きさの２の補数の
乗算アレイについて第１、第２の制御信号のプロ
グラミングを図示する拡張乗算アレイのブロツク
図、第７図は、ゲート手段、加算ブロツク及びキ
ヤリ・ルツクアヘツド・ブロツクを備えた本考案
の一実施例の４×８乗算回路、第８Ａ，８Ｂ図
は、ゲート手段を更に詳細に図示すると共に全加
算及び半加算ブロツクを図示する論理図、第９図
は、第７図及び第８Ａ，８Ｂ図のキヤリ・ルツク
アヘツド・ブロツクに対応する論理図である。 １６，１８，２０，２２，４０，４２……乗算
回路、３１，３５……外部ブロツク。

Claims (1)

1. 【実用新案登録請求の範囲】 ａ 拡張乗算アレイ内の乗算回路の相対位置を確
   定する第１、第２の制御信号を受ける第１、第
   ２の制御端子と、 ｂ 第１、第２のデジタルデータ語を受けて複数
   のクロス積信号を作成するゲート回路であつ
   て、該ゲート回路は前記第１、第２の制御端子
   に接続された該第１、第２の制御信号に応答し
   て前記クロス積信号の選択されたセツトが該拡
   張乗算アレイ内の乗算回路の相対位置の函数と
   してイネーブルにされるゲート回路と、 ｃ 該ゲート回路に接続されて前記クロス積信号
   の選択されたセツトを加算して前記第１、第２
   のデジタルデータ語の積のセグメントを作成す
   る加算回路を備えたことを特徴とする拡張乗算
   アレイ内での使用に適し、第１、第２のデジタ
   ルデータ語の積のセグメントを作成するための
   乗算回路。