DE2913327C2

DE2913327C2 - Matrix-Multiplizierer

Info

Publication number: DE2913327C2
Application number: DE2913327A
Authority: DE
Inventors: Thomas James Balph; Richard Henry Mesa Ariz. Lane
Original assignee: Motorola Inc
Current assignee: Motorola Solutions Inc
Priority date: 1978-04-03
Filing date: 1979-04-03
Publication date: 1986-04-24
Also published as: MY8500496A; JPS54134943A; SG18584G; JPS6181347U; HK66984A; FR2422204B1; GB2017985A; US4130878A; JPS6132437Y2; FR2422204A1; DE2913327A1; GB2017985B

Description

Die Erfindung betrifft einen Matrix-Multiplizierer, wie er im Oberbegriff des Anspruchs 1 beschrieben ist Eine digitale Kochgeschwindigkeits-Muitiplikation ist oft erforderlich zur Echtzeit-Computerverarbeitung bei solchen Aufgaben wie digitales Filtern, Signalverarbeiten und schnellen Fourier-Transformationen.

Synchrone iterative Schiftadditions-Techniken sind wenig geeignet, wenn die Geschwindigkeit ein kritischer Faktor ist Deswegen wurden Matrix-Multiplizierer zur asynchronen Erzeugung des Produktes von zwei Zahlen entwickelt Eine derartige Multiplizierer-Schaltung wurde von Douglas Geist in dem Aufsatz »MOS Processor Picks Up Speed With Bipolar Multipliers« in Electronics, 31. März 1977, Seiten 113-Π5 diskutiert.

Eine wünschenswerte Eigenschaft einer Multiplizierer-Schaltung ist die Fähigkeit, die Multiplikation mit Zahlen auszuführen, die in verschiedenen Zahlensystemen präsentiert werden. Bei einigen Anwendungen erfolgen die Zahlen-Eingaben an die Multiplizierer-Schaltung in Absolutwerten (Lineargrößen-Form). Eei anderen, sogenannten Zeichengrößen-Anwendungen ist ein Zeichen-Bit mit dem Größen-Abschnitt der Zahl gekoppelt, um positive und negative Größen anzuzeigen. Bei wieder anderen Anwendungen v; ^;rd eine Zweierkomplement-Zahlendarstellung benutzt, um sowohl positive als auch negative Zahlen darzustellen. Ein Vorteil der Zweierkomplement-Niederschrift besteht darin, daß die Subtraktion einer ersten Zahl von einer zweiten durch Addition des Zweierkomplements der ersten Zahl zu der zweiten Zahl ausgeführt werden kann, wodurch die Notwendigkeit einer Abzugsgröße ausgeschaltet wird. Sowohl Größen-, Zeichengrößen- und Zweierkomplement-Zahlensysteme sind der Fachwelt wohl bekannt und bedürfen hier keiner Beschreibung. Für eine ausfuhrlichere Übersicht der binären Zahlensysteme sei auf Gear, Computer Organization and Programming, McGraw-Hill Book Company, 1969 hingewiesen.

Es können Anwendungen vorkommen, bei welchen sowohl Lineargrößen- als auch Zweierkomplement-Zahlen durch die gleiche Multiplizierer-Schaltung zu multiplizieren sind. Matrix-Multiplizierer-Schaltungen herkömmlicher Art sind nicht dazu ausgelegt, den Multiplizierer programmieren zu können, das heißt ihn zwischen Lineargrößen- und Zweierkomplementgrößen-Arbeitsweise umschalten zu können. So wird es anzuerkennen sein, daß ein Matrix-Multiplizierer, der wahlweise steuerbar sein kann, zur Interpretierung einer gegebenen Anzahl von Eingangs-Bits entweder als Lineargrößen-Zahl oder als Zweierkomplement-Zahl, gegenüber dem Stand der Technik eine bedeutende Verbesserung wäre.

Eine weitere wünschenswerte Eigenschaft einer Multiplizierer-Schaltung ist ihre Einrichtung zur Erweiterung mehrerer solcher Schaltungen in eine Matrix zur Multiplikation von Zahlen mit Bitmengen, welche die Kapazität einer einzelnen Multiplizierer-Schaltung übersteigen. Da die Standard-Bitlänge von Computer-Datenwörtern anzusteigen fortfahrt, gewinnt die Notwendigkeit größerer Multiplizierer-Matrizen an Bedeutung. Die Herstellung wirtschaftlich vertretbarer monolithischer Hochgeschwindigkeits-Multiplizierer-Schaltungen ist beim derzeitigen Stand der integrierten Schaltungstechnik auf eine Schaltung zur Multiplikation von zwei 16-Bit-Operanden beschränkt.

Es sind herkömmliche Multiplizierer-Schaltungen bekannt, weiche zur Bildung einer erweiterten Multiplizierer-Matrix die Zusammenschaltung mit gleichen Schaltungen gestatten. Bei der Bildung einer erweiterten Matrix wird jeder der Operanden in Segmente unterteilt, wobei jedes Segment eine Bit-Menge hat, welche der Kapazität der einzelnen Multiplizierer-Schaltung entspricht. Wenn die Operanden in Zweierkomplement-Form sind, zeigt das bedeutendste Bit (Zeichen-Bit) eines Operanden an, ob er positiv oder negativ ist. Wenn der Operand negativ ist, dann müßten innerhalb der Multiplizierer-Schaltung Korrektur-Ausdrucke gebildet werden, um ein geeignetes Zweierkomplement-Produkt zu liefern. Die herkömmlichen Multiplizierer-Schaltungen haben zusätzliche Eingangsanschlüsse, welche nur dazu benutzt werden, das Zweierkomplement-Zeichenbit

.- eines jeden Operanden zu empfangen. Diese zusätzlichen Eingangsanschlüsse müssen aber für diese Multipli-

^? zierer-Schaltungen innerhalb der Matrix, welche die ZweierkomDlement-Zeichenbits der Operanden nicht

empfängt, auf eine logische »Null« fest verdrahtet werden. Diese zusätzlichen Eingangsanschlüsse sind mit den Addierschaltungen verbunden zum Addieren von Korrektur-Ausdrucken in einer Zweierkomplement-Multiplikation. Für solche Multiplizierer-Schaltungen unterer Ordnung, für welche die zusätzlichen Eingangsan-Schlüsse auf eine logische »Null« fest verdrahtet sind, sind die zum Addieren der Korrektur-Ausdrucke benutzten Addier-Schaltungen untätig. Somit wird deutlich, daß eine Multiplizierer-Schaltung, die leicht in eine große Multiplizierer-Matrix erweitert werden kann und nicht der Hinzufügung von besonderen Addierschaltungen zur internet Addition von Korrektur-Ausdrucken während einer Zweierkomplement-Multiplikation bedarf, gegenüber dem Stand der Technik ein bedeutender Fortschritt ist.

Ein Matrix-Multiplizierer der eingangs genannten Art ist aus IEEE Transactions on Computers, VoI. C-22, No. 12,Dez. 19/J,Seitenl045-1047bekannt.ZurBildungvonZweieΓkompIement-PΓoduktenwiΓddieZweieΓ-komplement-Multiplikation in eine Addition umgewandelt, wobei die Teilprodukte durch UND-Verknüpfung ■ erzeugt werden und die Vorzeichen aller Teilprodukte positiv sind.

Weiterhin beschreibt die US-PS 37 52 971 einen schnellen Digital-Multiplizierer, der aus zahlreichen identisehen Multiplizierereinheiten aufgebaut ist. Jede Einheit kann dabei eine Λ' x JV-Bit-Multiplikation ausführen. Außerdem akzeptiert jede Einheit Produkt-Bits und Übertrag-Bits von anderen Einheiten ujid addiert diese zum N x TV-Bit-Produkt entsprechend geeigneten Bit-Gewichtungen. Verschiedene Einheiten sind tür M x M-Bit-Multiplikationen verbunden, wobei M größer ist als N.

\ Der Erfindung liegt die Aufgabe zugrunde, einen einfach aufgebauten Matrix-Multiplizk ₊r der singangs

't genannten Art 2u schaffen, der entweder Lineargrößen oder Zweierkomplement-Größen zu Produkten ver-

;. arbeiten kann.

i: Diese Aufgabe wird gemäß dem kennzeichnenden Teil des Anspruchs 1 gelöst.

I Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.

f Kurz gesagt, betrifft die Erfindung einen Multiplizierer, der das Produkt eines ersten und eines zweiten ent-

p weder in Lineargrößen- oder in Zweierkomplement-Notierung vorliegenden Binärdatenwortes erzeugt. Ein

?■ erster und ein zweiter Steueranschluß empfangen ein erstes bzw. ein zweites Steuersignal, welche zu der

vi Anzeige benutzt werden, ob das erste und das zweite Binärdatenwort in Lineargrößen- oder in Zweierkomple-

I ment-Form vorliegt. Das erste und das zweite Binärdatenwort werden von mehreren logischen Toren ernpfan-

I gen, weiche auf das erste und das zweite Steuersignal ansprechen und mehrere Kreuzprodukt-Signale liefern.

I Die Kreuzprodukt-Signale werden dann durch Addierer summiert in Übereinstimmung mit der binären Bewerft tung der einzelnen Kreuzprodukt-Signale, um das Produkt des ersten und des zweiten Binärdatenwortes zu bilp den. Der erste und der zweite Steueranschluß gestatten die Zwischenverbindung einer Mehrzahl derartiger MuI- p tiplizierer zur Bildung einer erweiterten Zweierkomplement-Multiplizierer-Matrix, wobei die relative Position

p eines jeden der Multiplizierer innerhalb der erweiterten Matrix durch die Steuersignale angezeigt ist, welche

ψ von dem ersten und dem zweiten Steueranschluß empfangen werden.

ί Weitere Einzelheiten mögen nun anhand der beigefügten Zeichnungen erläutert sein, die im einzelnen fol-

i gendes darstellen:

* F i g. 1 ist ein Blockdiagramm einer erweiterbaren 4 x e-Matrix-MuItiplizierer-Schaltung, welches die Eingangs- und Ausgangsanschlüsse zum Anschließen der Schaltung zeigt.

|^; F i g. 2 ist eine Tabelle von Zweierkomplement-Kreuzprod jkt-Ausdrücken, weiche durch die Multiplikation

ν eines 8-Bit-Multiplikanden und eines 4-Eit-MultipIikators erzeugt werden.

Ϊ Fig. 3 ist eine Tabelle von Zweierkomplement-Kreuzprodukt-Ausdrücken, welche entsprechend einem

i; Merkmal der Erfindung durch ein erstes und ein zweites Steuersignal modifiziert sind.

t Fig. 4 ist ein Blockdiagramm eines erweiterten 8 x 16-Matrix-Multipüzierers, welcher vier Multiplizierer der 4;

I_I in Fig. ί gezeigten Art umfaßt.

i F i g. 5 ist ein detailliertes Blockdiagramm der in F i g. 4 gezeigten erweiterten Matrix und zeigt die Zwischen-

\ verbindungen zwischen den einzelnen 4 χ 8-MultipIizierern.

'.{ F i g. 6 ist ein Blockdiagramm einer erweiterten Multiplizierer-Matrix, weiche die Programmierung der ersten

I; und der zweiten Steuereingänge für eine Zweierkomplement-Multiplizierer-Matrix von unbestimmter Größe

ί veranschaulicht.

i*i Fig. 7 ist ein Blockdiagramm eines 4 χ 8-Mu!tiplizierers entsprechend der bevorzugten Ausgestaltung der

I Erfindung, welches Torschaltungen, Addierer-Blöcke und ein" Übertrag-Vorausschauschaltung umfaßt.

ν- F i g. 8 A, B ist ein Logik-Diagramm, welches die Vorschaltungen im Detail zeigt und die in den Voll- und HaIb-

'; addierer-Lücken enthaltene Logik illustriert.

j Fig. 9 ist ein Logik-Diagramm, welches der in Fig. 7 und Fig. 8A, B gezeigten Übertrag-Vorausschauschal-

% tung entspricht.

I In Fig. 1 sind die an einem 4 x 8-Matrix-Multiplizierer angeschlossener, Ausgangsanschlüsse entsprechend

ϊ einer bevorzugten Ausgestaltung der Erfindung gezeigt. Der 8-Bit-Multipliicant wird dem Multiplizierer über

la die Eingangsanschlüsse als ein erstes Binärdatenwort X₅ bis X₀ angeboten, wobei X₁ dem höchstwertigen Bit ent-

spricht. Der 4-Bit-Multiplikator wird dem Multiplizierer über die Eingangsanschlüsse als ein zweites Binärdatenwort Y₁ bis Y₀ angeboten, wobei Y₁ dem höchstwertigen Bit des Multiplikators entspricht. Ein i2-Bit-Produkt wird über die Ausgangsanschlüsse als Produkten bis S₀ abgegeben, wobei 5, ·, dem höchstwertigen Bit des Produktes entspricht. Ein erstes und ein zweites Steuersignal C\ und Cj zum Empfang auf einem ersten und zweiten Steuer&nsnhluß werden zur Programmierung des Multiplizierers benötigt, wie.noch beschrieben wird. Die Eingangsanschiüsse M₁ bis Af₀ und K₆ bis K₀ sind Erweiterungs-Eingänge, welche benötigt werden, wenn ein Multiplizierer innerhalb einergrößeren Matrix derartiger Multipliziererzwischengeschaltet wird. Die Eingänge Λ", und Γ, dienen als zusätzliche Erweiterungs-Eingänge und werden ebenso benutzt, wenn der Multiplizierer

zur Durchführung von Zweierkomplement-Multiplikationen benutzt wird, wie noch gezeigt wird.

Der von der bevorzugten Ausgestaltung der Erfindung zur Erzeugung des Produktes benutzte Algorithmus ist die »Folgeaddition«, welche kein schiften von Teilprodukten erfordert. Eine kurze Herleitung des zur Durchführung der Zweierkomplement-Multiplikation benutzten Algorithmus sei nun beschrieben. Ein Zweierkomplement-Multiplikant X mit /V-ßits und ein Zweierkomplement-Multiplikator Y mit ΛΖ-Bits können ausgedrückt werden als:

.V-2 ^lp M-I

Y= -Υ,2"-^χ +Σ Y₁* ■ (2)

/-0

Dann ergibt sich das Zweierkomplement-Produkt Z dieser beiden Zahlen mit:

Λ/-2 .V-2 ,V-2 M-2

Z = X, /j2 ■ + X₁I¹ f - 2j i,2'J -r Y₁L f - 2j Xk* j ⁺ Zj Zj ■** /,2 ' ■ O)

Unter einfacher Anwendung der Zweierkompiemeru-Ariinmcük kann gezeigt werden, daß:

^M1 Λ²_

i-O V₁ = O /

.V-2 Λ-2

*-o V*-o /

Durch Einfügen von (4) und (5) in (3) ergibt sich das Produkt Z wie folgt:

tf-2 -. j- JV-2

Z = X₁Y₁I - X₁I +X₁I¹ ί 2j y/2' 1+ 1 - Y₁J- ' + Y,2 ( 2u ■

LV./-0 / J LV^-o

,V-2 M-2

+ Σ Σ^^²*⁺¹· ⁽⁶⁾

Durch Anwendung der nachstehenden Gleichungen

- Y ")M*S-2 - _-)M+S-2 . y -)M+S-2 Π\

- Κ,2"^+Λ"² = -2^W+-^V"² + ρ,2**·^ν-², (8)

und durch weitere Vereinfachung von (6) kann das Produkt Z wie folgt ausgedrückt werden:

LV/=o

,\-2 -. ,V-2 M- 2

Ci*2*)+i +Σ Σ^*^²*⁺'· ⁽⁹⁾

»o / J *-o /-ο

Aus der Gleichung (9) erkennt man, daß in dem Algorithmus vier Typen von Basis-Kreuzprodukt-Ausdrücken

auftreten. Zuerst gibt es Kreuzprodukt-Ausdrucke, welche nur das Zeishenbit des Multiplikanden X₁ oder nur das Zeichenbit des_Multiplikators Y₁ oder sowohl X₁ als auch Y₁ enthalten; diese erste Gruppe von Ausdrücken

entspricht (^T₁ Y₁ +X₁+ K_J)2^V+V"². Zweitens gibt es Ausdrücke, welche das Zeichenbit des Multiplikanden X₁ multipliziert mit den komplementierten Y-Bits aufweisen entsprechend

Drittens gibt es Ausdrücke, welche das Zeichenbit des Multiplikators Y_s multipliziert mit den komplementierten Jf-Bits aufweisen entsprechend

Schließlich gibt es solche Ausdrücke, welche weder das Zeichenbit des Multiplikanden noch das Zeichenbit des Multiplikatorsaufweisen. Diese vierte Gruppe von Ausdrücken ist charakterisiert durch die Multiplikation gerader Größen.

Als Beispiel für die Anwendung des Algorithmus zeigt F i g. 2 eine Tabelle von Kreuzprodukt-Ausdrucken, die für eine Zweierkomplement-Multiplikation eines 8-Bit-Multiplikanden und eines 4-Bit-Multiplikators erzeugt sind. Die Kremprodukt-Ausdrücke sind entsprechend ihren binären Gewichten in Spalten gruppiert. Das Produkt Zentsteht durch Addition der Kreuzprodukt-Ausdrucke in den einzelnen Spalten und Addition der in jeder Spalte erzeugten Überträge zu der nächsthöherwertigen Spalte.

Als weiteres Beispiel zur Anwendung des Algorithmus sei angenommen, daß ein 16-Bit-Multiplikand X mit einem 8-Bit-Multiplikator Y multipliziert werden soll. Ferner sei angenommen, daß die Multiplikation durch eine Matrix aus 4x8 Bit-Multiplizierern wie in Fig. 4 gezeigt durchgeführt wird. Die vier Quadranten der erweiterten Matrix sind als Quadrant 00, Quadrant 10, Quadrant 01 und Quadrant 11 bezeichnet. Der Quadrant 00 empfängt weder das Zeichenbit des Multiplikanden X noch das Zeichenbit des Multiplikators Y. Somit kann die durch den Quadranten 00 ausgeführte Multiplikation wie folgt ausgedrückt werden:

A-O ,=0

Der Quadrant 10 empfängt das Zeichenbit X₁ des Multiplikanden aber nicht das Zeichenbit Y₁ des Multiplikators. Folglich kann die durch den Quadranten 10 ausgeführte Multiplikation wie folgt ausgedrückt werden: 2_j A_k1,i "I" A₁I I^ .,- j ■ . .

A 8 i=0 V-O /

Der Quadrant 01 empfängt das Zeichenbit des Multiplikators Y₁, aber nicht das Zeichenbit des Multiplikanden. Deswegen kann die durch den Quadranten 01 ausgeführte Multiplikation wie folgt angeschrieben werden:

Σ V γ ν J^k*' + γ ~>^Ί

A-O i = 4

Schließlich empfängt der Quadrant 11 sowohl das Zeichenbit X₁ als auch das Zeichenbit Y₁. Deswegen kann die durch den Quadranten 11 ausgeführte Multiplikation wie folgt ausgedrückt werden:

/⁶ Λ /^M X ^U ⁶

-2» + (X₁ Y₁+X₁+ Y₁) ■ 2" + Λ-,2'⁵ (Σ Ϋ,2^ι ) + 1 + ^⁷ (Σ **2*) + 1 + Σ Σ Xk Y^⁺* ■

V-4 ' Vl-S / Α-8 1-4

Somit umfaßt jeder der Quadranten der erweiterten Multiplizierer-Matrix einen oder mehrere der vorerwähnten vier Basis-Kreuzprodukt-Ausdrücke, was durch die relative Position des einzelnen Quadranten innerhalb der erweiterten Matrix festgelegt ist.

Nun wird es für den Fachmann deutlich, daß durch Benutzung der in Fig. 4 beschriebenen vier Quadranten eine erweiterte Zweierkomplement-Multiplizierer-Matrix von beliebiger Größe gebildet werden kann. Beispielsweise zeigt Fig. 6 eine erweiterte Zweierkomplement-Multiplizierer-Matrix, welche zur Multiplikation von Operanden beliebiger Bit-Menge benutzt werden kann. Die Multiplizierer-Matrix besteht nur aus den vier Typen von Multiplizierer-Quadranden, die schon im Zuhammenhang mit Fig.4 beschrieben wurden. Die Bereiche 12 und 13 in Fig. 6 zeigen an, uaß die Anzahl der Reihen und Spalten von Multiplizierer-Quadranten zur Anpassung an jede gewünschte Bit-Länge des Multiplikanden und des Multiplikators erweiterbar ist.

Nun sei gezeigt, daß der Basis-Algorithmus durch Hinzufügen von zwei Steuersignalen modifiziert werden kann, wodurch man einen einzigen 4x8 Multiplizierer erhält, der zur Durchführung der Funktion eines jeden der im Zusammenhang mit Fig. 4 diskutierten Quadranten programmiert werden kann. Die Steuersignale haben folgende Beziehung zu den vier Quadranten:

C₂	C,	Quadrant
0	0	00
0	1	01
1	0	10
1	1	11

Nach der Modifizierung ergibt sich der Algorithmus zum Erhalt des Produktes Z wie folgt:

-N-2 -, _,V-2

Λ-2 M-I "^J

Z = (C₁- C₂) (-2"⁺*-· + [X₁ Y₅+ X₁+ Y₁] 2"⁺-^v"²) + y,2"-' Tc₁ [Σ AT*2*1+ C₁ |~Σ Xk ■ 2*Ί

M-I M-I

+ Χ,2 (C₂ IL ^² +Ci 2-^2 M + Υ,2 +X₁I \ L/-0 L/-0 J/

Λ-2

+ Σ

wo das Symbol »■« die logische UND-Funktion angibt und das Symbol»+« Addition bedeutet. Die Anwendung dieses modifizierten Algorithmus auf eine 4 X 8-MuItiplikation resultiert in der in Fi g. 3 dargestellten Tafel von Kreuzprodukt-Ausdrucken. Aus Fig. 3 ist zu sehen, daß für den Fall, in welchem die Steuersignale C\ und C₂ beide »0« sind, die Kreuzprodukt-Ausdrucke auf die Gerade-Größen-Muitiplikation eines 4-Bit- und eines 8-Bit-Operanden zurückgehen. Es ist auch zu sehen, daß für den Fall, in welchem die Steuersignale C\ und C₂ beide »1« sind, die Kreuzprodukt-Ausdrucke mit den in Fig. 2 für eine 4 x 8-Zweier-Komplement-Multiplikation gezeigten identisch sind. Durch Programmierung der Steuersignale C\ und C₂ kann der 4 X 8-Multiplizierer die Funktion einesjeden der vier in Fig. 4 gezeigten Quadranten ausführen. Somit kann derBasis-4 X 8-Multiplizierer leicht erweitert werden, um eine Multiplizierer-Matrix von jeder gewünschten Größe zu bilden.

ίο In Fig. 5 ist die 8 x 16-Zweier-Komplement-Multiplizierer-Matrix der Fig. 4 detaillierter dargestellt. Die Multiplizierer 16,18,20 und 22 sind 4 x 8-Multiplizierer. Der Multiplizierer 16 ist derart programmiert, daß die Steuersignale C\ und C₂ beide eine logische »0« sind, wodurch der Multiplizierer 16 dem Quadranten 00 entspricht. Der Multiplizierer 16 empfängt die geringstwertigen 8 Bits (X₁ bis ΛΌ) des Multiplikanden und die vier geringstwertigen Bits (Y₁ bis Y₀) des Multiplikators. An den Ausgangsanschlüssen mit Untergruppen S,, bis S₀ der einzelnen Quadranten (00,01,10,11) erhält man ein 12-Bit Produkt des Multiplizierers 16. Die Ausgangs-Bits Sy bis S₀ sind die vier geringstwertigen Produkt-Bits des endgültigen Multiplikationsproduktes. Die Ausgangs-Bits Sn bis S₄ des Multiplizierers 16 müssen jedoch mit Ausgangs-Bits des Multipiizierers 18 und mit innerhalb des Multipiizierers 20 gebildeten Kreuzprodukt-Ausdrucken addiert werden, bevor die endgültigen Produkt-Bits für die 2" über 2⁴ Bit-Positionen erzeugt sind. Das Ausgangs-Bit S₄ des Multiplizierer* 16 ist beispielsweise über die Leitung 24 mit dem Erweiterungseingang M₀ des Multiplizierers 20 verbunden. Innerhalb des Multiplizierers 20 werden das Eingangssignal K₄ auf der Leitung 26 und das Eingangssignal X₀ auf der Leitung 28 logisch verarbeitet, um das Signal X₀ K₄ zu bilden. Dieses Signal wird dann mit dem /tyj-Eingang auf der Leitung 24 addiert, um das endgültige Produkt-Bit P₄ einer ausgewählten Gruppe P₀ bis Λ ι der Kreuzproduktsignale zu bilden. Zur Bildung des endgültigen Produkt-Bits P_n einer ausgewählten Gruppe P_n bis Pn der Kreuz-

produktsignale des Multiplizierers 22 sind in ähnlicher Weise der Ausgang S₄ des Multipiizierers 18 über die Leitung 30 auf den Erweiterungs-Eingang M₀ des Multiplizierers 22 und der Ausgang Sg des Multiplizierers 20 über die Leitung 32 mit dem Erweiterungs-Eingang K₀ des Multiplizierers 22 verbunden. Das Signal K₄ und das Signal X^ sind über die Leitungen34 bzw. 36 ebenfalls mit dem Multiplizierer 22 verbunden. Die Signale X_t und X₄ werden innerhalb des Multiplizierers 22 logisch verarbeitet, um das Signal Jg K₄ zu bilden, welches mit den beiden an den Erweiterungs-Eingängen AZ₀ und K₀ empfangenen Signalen addiert wird, um das endgültige Produkt-Bit P_n zu bilden.

Da der Multiplizierer 16 nur die geringstwertigen Bits des Multiplikanden und des Multiplikators empfängt, sind die (nicht gezeigten) Erweiterungs-Eingänge M und K unbenutzt und müssen auf einen logischen Eingangs-Pegel »0« gebracht werden. Auch die (nicht gezeigten) Eingänge X', und T₁ des Multiplizierers 16 sind

unbenutzt und müssen ebenso auf einen logischen Eingangs-Pegel »0« gebracht werden. Ähnlich müssen alle unbenutzten Eingänge der Multiplizierer 18,20 und 22 auf einen logischen Eingangs-Pegel »0« gebracht werden.

An dem Multiplizierer 18 ist das Eingangssignal X_i5 an dem Eingang X₁ angeschlossen. Ähnlich ist an dem

Multiplizierer 20 das Eingangssignal Y₁ an dem Eingang Y_s angeschlossen. Der schon besprochene Algorithmus

der Zweier-Komplement-Multiplikation erfordert, daß die Eingangssignale X_iS und Y₁ mit den binär als 2ⁱ⁵ bzw.

2⁷ bewerteten Positionen addiert werden. Zu diesem Zweck können die Eingänge X₁ und T₁ benutzt werden. An dem Multiplizierer 18 könnte das Eingangssignal X_xs direkt mit dem Eingang X'_s verbunden werden. Wie in Fig. 5 gezeigt, benuti: die bevorzugte Ausgestaltung aber einen externen Block 31 mit einem darin befindlichen UND-Tor 33, um das Eingangssignal X₁₅ auf den Eingang X₁ zu koppeln. Für die Zweier-Komplement-Multiplikation ist das Steuersignal C₂ ein logischer »1«-Pegel, wodurch das Eingangssignal ^₅ durch das Tor 33 auf den Eingang X'_s übertragen wird. In ähnlicher Weise wird ein externer Block 35 mit einem darin befindlichen UND-Tor 37 benutzt, um das Eingangssignal Y₁ auf den Eingang Y'_s des Multiplizierers 20 zu koppeln. Wiederum ist für die Zweier-Komplement-Multiplikation das Steuersignal C\ ein logischer »!«-Pegel.

Die Eingänge X'_s und Y'_s können außerdem als zusätzliche Erweiterungs-Eingänge benutzt werden. Mit kurzer Bezugnahme auf Fig. 3 ist der Eingang X'_s zu Kreuzprodukt-Ausdrücken in derjenigen Spalte addiert, welche

der binären Wertigkeit 2⁷ entspricht. Ähnlich ist der Eingang Y'_s zu Kreuzprodukt-Ausdrucken in derjenigen Spalte addiert, welche der binären Wertigkeit 2³ entspricht. Somit kann X'_s benutzt werden, um den Erweiterungs-Eingang M₁ zu ergänzen und Y', kann benutzt werden, um die Erweiterungs-Eingänge Mi und Ky zu ergänzen. Unter nochmaliger Bezugnahme auf Fig. 5 empfangt der Eingang X'_s des Multiplizierers 20 den S₁ Summen-Ausgang des Multiplizierers 18 und der Erweiterungs-Eingang M₁ des Multiplizierers 20 empfangt den S\ \ Summen-Ausgang des Multiplizierers 16, um das P\ ι Produkt-Ausgangs-Bit zu bilden, welches der Position mit

der binären Wertigkeit 2'' entspricht. An dem Multiplizierer 18 ist der (nicht gezeigte) Eingang T₁ nicht benutzt

und deswegen mit einem logischen »O«-Eingangspegel verbunden. Ähnlich sind an dem Multiplizierer 22 die (nicht gezeigten) Eingänge X'_s und T₁ nicht benutzt und mit einem logischen »O«-Eingangspegel verbunden.

Zur Umwandlung der in Fig. 5 gezeigten Zweierkomplement-Multiplizierer-Matrix in eine Lineargrößen-Multiplizierer-Matrix bedarf es nur der Modifizierung der Steuersignale C\ und C₂. Die Steuersginale Ci und C₂ für die Multiplizierer 18,20 und 22 werden alle auf eine logische »0« gebracht, so daß diese Multiplizierer nun die gleiche Funktion ausführen wie der Multiplizierer 16. Es ist auch erforderlich, im Multiplizierer 18 das Eingangssignal Xis von dem Eingang X₁ abzukoppeln und im Multiplizierer 20 das Eingangssignal Y₁ von dem Eingang Y₁ abzukoppeln. Zur Lineargrößen-Multiplikation müssen der Eingang X₁ des Multiplizierers 18 und der Eingang T₁ des Multiplizierers 20 an einem logischen »O^-Eingangspegel angeschlossen werden. In der in F i g. 5 gezeigten bevorzugten Ausgestaltung wird ein logischer »0«-Pegel an den Eingang X₁ des Multiplizierers 18 durch den Block 31 geliefert, weil der logische »0«-Pegel des Steuersignals C₂ den Ausgang des Tors 33 auf einen logischen »0«-Pegel zwingt. In ähnlicher Weise bewirkt der Block 35 einen logischen »0«-Pegel an dem Eingang Y'_s des

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Multiplizierers 20, weil der logische »O«-Pegel des Steuersignals C₁ den Ausgang des Tors 37 auf einen logischen »O«-Pegel zwingt. Weiterhin können die programmierbaren Übergänge zwischen der Zweierkomplement- und der Lineargrößen-Arbeitsweise vereinfacht werden durch Kopplung der C2-Anschlüsse des Multiplizierers 18, des Multiplizierers 22 und des Blocks 31 sowie der CVAnschlüsse des Multiplizierers 20, des Multiplizierers 22 und des Blocks 35 an eine gemeinsame Steuerleitung, welche zur Auswahl der Zweierkomplemepi-Arbeitsweise einen logischen »1«-Pegel und zur Auswahl der Lineargrößen-Arbeitsweise einen logischen »O«-Pegel führt.

In Fig. 7 ist ein Blockdiagramm eines4 x 8-MultipIizierers entsprechend der bevorzugten Ausgestaltung der Erfindung dargestellt. Wie in Fig. 7 gezeigt, besteht der Multiplizierer aus mehreren Tor-Elementen, Voll-und Halbaddierer-Blöcken und einer Übertrag-Vorausschaltung. Der Addierer-Block 50 ist ein herkömmlicher Volladdierer mit drei Eingangsleitungen 51,52 und 53 sowie zwei Ausgangsleitungen 54 und 55. Die Eingangsleitungen 51 und 53 dienen dem Empfang von Erweiterungseingang-Signalen K₀ bzw. M₀. Die Eingangsleitung 52 empfängt das Kreuzprodukt-Signal X₀ Y₀. Der Addierer-Block 50 addiert die Signale Ko, AO Ko, und M₀ in gemeinsamer binärer Weise und erzeugt einen binären Summen-Ausgang auf der Leitung 54 und einen binären Übertrag-Ausgang auf der Leitung 55. Die Leitung 54 ist mit dein Ausgang ^₀ verbunden, der das geringstwertige Produkt-Bit liefert. Der auf der Leitung 55 erzeugte Übertrag-Ausgang ist mit einem Volladdierer-Block 56 in de/ binär nächstbedeutenderen Position verbunden. Die übrigen Voll-Addierer-Blöcke in Fig. 7 arbeiten in ähnlicher Weise.

Dcf HaiuäduicicF-BiüCk 60 hai Zwei Cirigäfigsicuüngcn ui üfiu u*., w'CiCHC uiC iirvVCitCrungSCingang-oigrialc Ky bzw. Μ, empfangen. Diese beiden Eingangssignale werden binär addiert, um auf der Leitung 63 einen Summen-

Ausgang und auf der Leitung 64 einen Übertrag-Ausgang zu erzeugen. Das Summen-Ausgangssignal auf der

• Leitung 63 ist mit einem der drei Eingänge des Volladdierer-Blocks 65 verbunden, welcher der gleichen Binärwert-Position wie der Halbaddierer-Block 60 zugeordnet ist. Das auf der Leitung 64 erzeugte Übertrag-Ausgangssignal ist mit einem der drei Eingänge Jes Volladdierer-Blocks 66 in der binär nächsthöherwertigen Position verbunden. Die übrigen Halbaddierer-Blöcke in Fig. 7 arbeiten in ähnlicher Weise.

Die Übertrag-Vorausschauschaltung 70 empfangt mehrere Summen- und Übertrag-Signale von den Addierer-Blöcken und erzeugt die BitsSi ι -Sj des Ausgangsproduktes. Die Details der Übertrag-Vorausschauschaltung 70 sind in F i g. 9 dargestellt. Der Zweck der Übertrag-Vorausschauschaltung 70 ist die Verbesserung der Geschwindigkeit des Multiplizierers di.'ch Vorwegnehmen und Erzeugen der Übertrag-Signale zu den binär bedeutenderen Positionen, wodurch die besondere Verzögerungszeit vermieden wird, die sich normalerweise ergibt, wenn Übertrag-Signale gleichzeitig eine Bit-Position in Richtung der bedeutendsten Bit-Position gekannt werden ; müssen. Für den Fachmann aber ist es klar, daß anstelle der Übertrag-Vorausschauschaltung 70 zusätzliche VoII-

und Halbaddierer-Blöcke eingesetzt werden können, um die endgültigen Ausgangs-Bits des Produktes zu bil-' den. Ein solcher Ersatz würde natürlich eine längere Verzögerungszeit hervorrufen, bevor die Ausgangs-Bits des

Produktes stabilisiert sind.

F i g. 8 A, B ist ein Logik-Diagramm und zeigt den Multiplizierer der F i g. 7 in detaillierterer Form. Der Volladdierer-Block 50 entspricht dem schon in Zusammenhang mit Fig.7 besprochenen Vnlladdierer-Rlock, Wiederum liefern die Leitungen 51, 52 und 53 drei Eingangs-Signale an den Volladdierer-Block 50. Das an die Leitung 52 gelegte Eingangs-Signal wird durch ein logisches UND-Tor 57 erzeugt. De · UND-Tor57 hai zwei Eingänge 58 und 59, welche mit den Eingangs-Signalen Λ"_ο bzw. K₀ verbunden sind. Wie in der Fachwelt wohl

bekannt, ist der Ausgang des logischen Tors 57 nur dann eine logische »1«, wenn die Eingangssignale X₀ und Y₀ beide eine logische »1« sind. Jede der Eingangsleitungen 51, 52 und 53 ist mit einem Eingang eines EXCLU-S1VE-ODER-Tor51 verbunden, welches die drei Eingangssignale addiert und auf der Leitung 54 eine Austangssumme erzeugt. Wie der Fachwelt wohl bekannt, ist der Ausgang des Tors 71 eine logische »1«, wenn nur einer oder alle drei seiner Eingänge eine logische »1« führen, während der Ausgang eine logische »0« ist, wenn keiner oder nur zwei der Eingänge eine logische »1« führen. Der erste und der zweite Eingang des logischen Tors 72 sind mit den Leitungen 52 bzw. 53 verbunden, der erste und der zweite Eingang des logischen Tors 73 sind mit den Leitungen 51 bzw. 53 verbunden und der erste und der zweite Eingang des logischen Tors 74 sind mit den Leitungen 51 bzw. 52 verbunden. Folglich wird der Ausgang von wenigstens einem der logischen Tore 72,73 und 74 eine logische »1« sein, wenn irgendwelche zwei der Eingangsleitungen 51,52 und 53 eine logische »1« führen. An den Ausgängen der logischen Tore 72,73 und 74 liegen die Eingänge eines logischen ODER-Tors 75. Somit wird der Ausgang des logischen ODER-Tors 75 auf der Ausgangsleitung 55 für den Übertrag eine logische »1« erzeugen, wenn irgendwelche zwei oder mehr der Eingangsleitungen 51, 52 und 53 eine logische »1« führen.
'.''■ In Fig. 8A, B sind auch die Details des im Zusammenhang mit Fig. 7 besprochenen Halbaddierer-Blocks 60

^! gezeigt. Die Eingangsleitungen 61 und 62 sind an die Eingänge des EXCLUSIVE-ODER-Tors 67 angeschlossen,

welches auf der Leitung 63 eine Ausgangssumme liefert. Die Eingangsleitungen 61 und 62 sind auch mit den Eingängen eines logischen UND-Tors 68 verbunden, weiches auf der Leitung 64 ein Übertrag-Ausgangssignal ^:Λ liefert, wenn die Eingänge K₃ und M₃ beide eine logische »1« sind.

}'* In F i g. 9 ist ein Logik-Diagramm gezeigt, welches der Übertrag-Vorausschauschaltung 70 in der F i g. 7 bzw. in

Vi der F i g. 8 A, B entspricht. Eingangsleitungen 80 bzw. 97 in diesen Figuren entsprechen den Summen- und Über-

• \ trag-Signalen, welche durch die Addier-Blöcke in F i g. 8 A, B erzeugt werden. Die Übertrag-Vorausschauschal-

;'* tung ist konventioneller Art und wird nicht im Detail beschrieben. Die Vermeidung des vorerwähnten

§ Geschwindigkeits-Verlustes aufgrund des Bekanntseins der Überträge kann wie folgt dargestellt werden. Das

p logische Tor 100 erzeugt das endgültige Produkt-Ausgangsprodukt (UtS₃ entsprechend der Binärwert-Position

2³; das logische Tor 101 erzeugt das endgültige Produkt-Ausgangsbit fur S₄ entsprechend der Binärwert-Position

ig 2⁴; und das logische Tor 108 erzeugt das endgültige Produkt-Ausgangsbit furS₅ entsprechend derBinärwert-Posi-

!3 tion 2\ Die logischen Tore 102,103,104 und 105 erzeugen den Übertrag von der Binärwert-Position S₃ zu der

te Binärwert-Position S₄. Der Ausgang des logischen Tors 105 liefert den Übertrag an einen der Einsänge der

Addier-Schaltung 1OL Der am Ausgang des Tors 105 erzeugte Übertrag wird aber nicht vun der Logik benutzt, welche den Übertrag von der £,-Position auf die ^-Position erzeugt- Statt dessen sind die von den logischen Toren 102 und 103 erzeugten Ausgänge mit den logischen Toren 106 bzw. 107 verbunden, derart, daß der Übertrag von Si auf S₅ parallel mit dem Übertrag von S₃ auf S₄ erzeugt wird. Die innerhalb der Übertrag-Vorausschauschaltung 70 benutzte parallele Übertragerzeugungs-Logik erlaubt dem Multiplizierer in dieser bevorzugten Ausgestaltung, das Endprodukt in einer kürzeren Zeitspanne zu erzeugen als es anderweitig der Fall wäre.

Hierzu 7 Blatt Zeichnungen

Claims

Patentansprüche:

1. Matrix-Multiplizierer zur wahlweisen Erzeugung entweder eines Zweierkomplement- oder eines Lineargrößen-Produktes aus einem ersten (JST₀ bis XJ und einem zweiten (Y₀ bis YJ Binärdatenwort, mit

S einer Torschaltungs-Anordnung zum Empfang des ersten und des zweiten Binärdatenwortes und zur Auswahl und Erzeugung einer entsprechenden ausgewählten Gruppe von Kreuzprodukt-Signalen, und mit einer Addierschaltung (50, 60, 70), die mit der Torschaltungs-Anordnung zur Summierung der ausgewählten Gruppe der Kreuzprodukt-Signale und zur Abgabe des Produktes (S₀ bis Sn) des ersten und de& zweiten Binärdatenwortes verbunden ist^dadurchgekennzeichnet, daß die Torschaltungs-Anordnung in Quadranten (00,01,10,11) einer Matrix unterteilt ist, von denen jeder Quadrant eine ausgewählte Untergruppe (Sg bis Su) von Kreuzprodukt-Signalen erzeugt, daß die Torschaltungs-Anordnung einen ersten und einen zweiten Steueranschluß zum Empfang eines ersten bzw. zweiten Steuersignals (Ci, C₂) aufweist, und daß die Torschaltungs-Anordnung auf das erste und das zweite Steuersignal (Ci, C₂) anspricht, um die Auswahl der jeweiligen Untergruppen (So bis Sn) der einzelnen Quadranten (00,01,10,11) und deren weitere Verarbeitung zur ausgewählten Gruppe (P₀ bis PuIP_n bis P₂₃) ier Kreuzprodukt-Signale zu steuern, wobei die ausgewählte Gruppe der Kreuzprodukt-Signale abhängig vom ersten und zweiten Steuersignal (Ci, C₂) entweder für Lineargrößen- oder Zweierkomplement-Kreuzprodukt-Signale repräsentativ ist

2. Matrix-Multiplizierer nach Anspruch 1, dadurch gekennzeichnet, daß die Addierschaltung (50,69,70) mehrere Addierer (50,60) und eine mit den Addierern (50, 60) verbundene Übertrag-Vorausschaltung (70)

aufweist, velche mehrere parallele Übertrag-Signale erzeugt und diese zu der ausgewählten Gruppe von Kreuzprodukt-Signalen addiert

3. Matrix-Multiplizierer nach Anspruch 2, gekennzeichnet durch seine Ausgestaltung als monolithische integrierte Schaltung.