DE2952689C2 - - Google Patents

Description

Die Erfindung betrifft eine Vorrichtung zum Umwandeln einer Mehrzahl von BCD-codierten Eingangssignalen, die die BCD-Ziffern einer Dezimalzahl angeben, in eine Mehrzahl von äquivalenten Binärsignalen, die die Dezimalzahl in rein binärer Form angeben; unter Verwendung einer binären Addierschaltung, der die BCD-codierten Eingangssignale zuführbar und der die binärcodierten Signale entnehmbar sind; wobei in der binären Addierschaltung die um Zweierpotenzen erweiterten BCD-Ziffern der Dezimalzahl spaltenweise binär addiert werden.

Im reinen Binärsystem stellt jede Binärziffer eine Potenz von 2 dar. Das niedrigstwertige Bit bedeutet 2⁰, das nächste Bit bedeutet 2¹, das nächste Bit 2² und so weiter. So ist beispielsweise die Zahl 11101 in reiner binärer Darstellung gleich

1 × 2⁴ + 1 × 2³ + 1 × 2² + 0 × 2¹ + 1 × 2⁰ = 29

in dezimaler Schreibweise.

Im binär-kodierten Dezimalsystem, kurz BCD-System, bilden je vier Bits ein dezimales Zeichen. Die obige Dezimalzahl 29 ist in BCD-Darstellung zu schreiben als 0010 1001.

Bei automatischen digitalen Computern ist es häufig erforderlich, eine Umsetzung von BCD-Zahlen in Zahlen in reiner Binärdarstellung auszuführen. Verschiedene Verfahren sind für die BCD in die reine Binärumsetzung bekannt und in dem Artikel "A Method for High Speed BCD-to-Binary Conversion" von L. C. Beougher in Computer Design, März-Heft 1973, Seiten 53-59, beschrieben. Auf diesen Artikel wird hier Bezug genommen.

Dort wird insbesondere ein verbessertes Umsetzverfahren vom BCD-Code in den reinen Binär-Code vorgeschlagen. Dieses Verfahren beruht auf der Addition von Spalten von BCD-Bits, die von einer Zweierpotenz-Erweiterung jeder BCD-Ziffer erzeugt sind. Beispielsweise schreibt sich dezimal 89 im BCD-Code als 1000 1001, oder ausführlicher

(1000)₂(10)₁₀ + (1001)₂(1)₁₀ = (1000)₂(8 + 2)₁₀ + (1001)₂(1)₁₀ = (1000)₂(2³ + 2¹)₁₀ + (1001)₂(2⁰)₁₀.

Wie nachstehend erläutert wird, wird der äquivalente Binärwert 1011001 der BCD-Zahl 89 entsprechend dem obigen Endausdruck erhalten, der die Potenz einer 2-Erweiterung der BCD-Zahl 89 darstellt, indem die Spalten der BCD-Bits addiert werden, welche nach Multiplikation mit der geeigneten Zweierpotenz erhalten werden (man bedenke, daß die Multiplikation mit einer Potenz von 2 in binärer Arithmetik einfach durch Verschieben der Binärzahl nach links um eine Anzahl von Stellen, die gleich dem Exponenten der Potenz ist, ausgeführt werden kann):

Bei der bekannten Vorrichtung nach BEOUGHER ist jedoch eine komplizierte, sich baumartig verzweigende Struktur von 4-Bit-Binäraddierern für einen vorausschauenden Übertrag erforderlich, wie er in dieser Literaturstelle auch im einzelnen vorgeschlagen wird.

Aus dem Buch "The Structure of Computers and Computations, volume 1, von David J. Kuck, John Wiley & Sons, 1978, S. 16 und 17" ist es bereits bekannt, Additionen mit speziell programmierten ROMs nach den jeweiligen Erfordernissen durchzuführen. Außerdem ist es aus den DE-OS 22 38 184 und 22 38 687 bekannt, Speicher als binäre Addieranordnungen zu verwenden.

Der vorliegenden Erfindung liegt die Aufgabe zugrunde, die für eine Vorrichtung zum Umwandeln einer Mehrzahl von BCD-codierten Eingangssignalen der eingangs genannten Art verwendete binäre Addierschaltung erheblich zu vereinfachen und mit hoher Arbeitsgeschwindigkeit auszurüsten.

Die Aufgabe wird gemäß der vorliegenden Erfindung dadurch gelöst, daß mindestens eine Logikstufe mit einer Mehrzahl von einzeln programmierbaren PROMs vorgesehen ist und jeder PROM binäre Ausgangssignale liefert, die der binären Summe einer vorbestimmten Anzahl von BCD-codierten Eingangssignalen entsprechen, und daß mindestens einer der PROMs hinsichtlich der Zuführung der binären Eingangssignale und der Programmierung derart ausgebildet ist, daß mehr binäre Ziffern addiert werden als der PROM Eingänge hat.

Vorteilhafte Ausführungsformen der vorliegenden Erfindung sind den Unteransprüchen zu entnehmen.

Die speziellen Merkmale der Erfindung, die mit ihr erreichbaren Vorteile und die sie kennzeichnenden Merkmale gehen aus der nachfolgenden detaillierten Beschreibung einer bevorzugten Ausführungsform der Erfindung hervor, wobei auf die beigefügten Zeichnungen Bezug genommen wird. Im einzelnen zeigen:

Fig. 1 ein schematisches Blockdiagramm eines bevorzugten Umsetzters für den BCD-Code in den reinen Binärcode;

Fig. 2 eine Tabelle zur Erläuterung der vom Umsetzer aus Fig. 1 ausgeführten Additionen, wobei eine Umsetzung eines BCD-Codes in einen reinen Binärcode ausgeführt wird;

Fig. 3 ein schematisches Diagramm einer bevorzugten Ausführungsform einer ersten Logikstufe 12 aus Fig. 1;

Fig. 4 ein schematisches Diagramm einer bevorzugten Ausführungsform einer zweiten Logikstufe 14 aus Fig. 2; und

Fig. 5 ein schematisches Blockdiagramm einer bevorzugten Ausführungsform der dritten Logikstufe 16 aus Fig. 1.

In den Figuren sind gleiche Teile mit gleichen Bezugszeichen versehen. Zum besseren Verständnis der Erfindung wird zur Erläuterung eine spezielle bevorzugte Ausführungsform derselben betrachtet, bei der beispielsweise eine siebenziffrige BCD-Zahl, die schematisch als GFEDCBA, oder einfach als G-A bezeichnet sei, in eine 24 Bit aufweisende, reine Binärzahl umgesetzt wird, die hier als b₂₃, b₂₂, b₂₁, . . ., b₀, oder einfacher als b₂₃-b₀ bezeichnet sei. Man sieht, daß A die niedrigstwertige Ziffer der BCD-Zahl und b₀ das niedrigstwertige Bit der reinen Binärzahl ist. Weiter wird aus Bezeichnungsgründen jedes der vier, eine BCD-Ziffer bildenden Bits dargestellt durch den jeweiligen Buchstaben mit nachfolgender Zweierpotenz, die ihre Wertigkeit anzeigt. Beispielsweise wird die BCD-Ziffer A durch die vier Binär-Bits A 8, A 4, A 2 und A 1 dargestellt, wobei A 1 das niedrigstwertige Bit ist.

Wie vorstehend ausgeführt, nutzt die Erfindung mit Vorteil die Zweierpotenz-Erweiterung aus, die in dem oben angegebenen Beougher-Artikel beschrieben ist. Wenn man die Potenzen von 2-Erweiterung nach Beougher benutzt, ergibt sich die in Fig. 2 gezeigte Tabelle I, die die verschiedenen Spalten von BCD-Bits zeigt, die addiert werden müssen, um die siebenziffrige BCD-Zahl G-A umzusetzen in die ihr äquivalente 24-Bit-reine Binärzahl b₂₃-b₀. Einzelheiten über die Art, mit der die Tabelle I aus Fig. 2 zur Umsetzung vom BCD-Code in den reinen Binärcode gewonnen werden kann, sind in dem obenerwähnten Beougher-Artikel enthalten. Zum Zwecke der Erfindung, die sich auf eine verbesserte Vorrichtung zur Verwirklichung einer derartigen Tabelle richtet, genügt es zu verstehen, daß jede der Binärziffern b₂₃-b₀ der gewünschten Umsetzung des BCD-Codes in den reinen Binärcode durch Addieren der Spalte von BCD-Bits erhalten wird, die direkt unter dem Binärbit in Tabelle I aus Fig. 2 erscheinen, zusammen mit Überträgen, die aus den Additionen der vorangehenden Spalten erzeugt worden sind. Beispielsweise wird die Binärziffer b₃ durch Addition der BCD-Bits A 8, B 4, B 1, C 2 und D 1 zusammen mit Überträgen erhalten, die als Ergebnis der Additionen vorhergehender Spalten erzeugt worden sind.

Fig. 1 zeigt ein Diagramm der gesamten Vorrichtung einer bevorzugten Ausführungsform der Erfindung, welche eine Umsetzung eines BCD-Codes in einen reinen Binärcode für die beispielhafte siebenziffrige BCD-Zahl G-A in die ihr äquivalente reine Binärzahl b₂₃-b₀ durch Ausführen der in Tabelle I aus Fig. 2 angegebenen Additionen leistet. Wie dargestellt, umfaßt die bevorzugte Ausführungsform gemäß Fig. 1 ein Eingangsregister 10, welches die in einen reinen Binärcode umzusetzende BCD-Zahl aufnimmt und speichert, die hier als Beispiel als eine siebenziffrige BCD-Zahl G-A angenommen ist. Ferner weist die bevorzugte Ausführungsform der Erfindung eine erste Logikstufe 12 sowie eine zweite Logikstufe 14 auf, die durch Verwendung spezieller Anordnungen von PROMs gemäß Fig. 2 aufgebaut sind; weiter weist die bevorzugte Ausführungsform der Erfindung eine dritte Logikstufe 16 auf, die mit üblichen Addier- und Übertragerzeugungsverfahren arbeitet; schließlich weist die bevorzugte Ausführungsform ein Ausgangsregister 18 auf, das die 24-Bit- Ergebnisbinärzahl b₂₃-b₀ aus dem Ausgang der dritten (letzte) Logikstufe 16 aufnimmt und speichert. Man sieht, daß wie bei der in dem erwähnten Beougher-Artikel ausgeführten Volladdierer-Schaltung die Umsetzung vom BCD-Code in den reinen Binär-Code gemäß der bevorzugten Ausführungsform der Erfindung nach Fig. 1 auf parallele Weise ausgeführt wird, ohne daß ein Takt erforderlich ist. Man sieht auch, daß die Art, in der erfindungsgemäß die Umsetzung von Dezimalzahlen mit verschiedenen Anzahlen von BCD-Ziffern geleistet wird, aus der Beschreibung der Umsetzung der beispielhaften siebenziffrigen BCD-Zahl aus dem BCD-Code in den reinen Binärcode deutlich hervorgeht.

Man vergegenwärtige sich jetzt, daß nahezu eine unendliche Vielzahl von logischen Anordnungen für die Anordnung und Verwirklichung der Logikstufen 12, 14 und 16 aus Fig. 1 möglich sind. Gemäß der Erfindung wird die jeweilige Logik für jede Stufe wie auch die jeweilige Unterteilung der Logikstufen 12, 14 und 16 speziell so gewählt, daß spezielle Eigenschaften des erwähnten Beougher-Verfahrens sowie der Umsetzung vom BCD-Code in den reinen Binärcode mit Vorteil ausgenutzt werden.

Ein erstes Ziel der bevorzugten Ausführungsform der Erfindung nach Fig. 1 besteht darin, die relativ langen Spalten von BCD-Bits, die gemäß Tabelle I aus Fig. 2 mit den drei Logikstufen 12, 14 und 16 addiert werden müssen, zunehmend zu reduzieren. Die erste und zweite Logikstufe 12 und 14 ist in einer besonders zweckmäßigen Weise unter Verwendung spezieller Anordnungen individuell programmierter Hochgeschwindigkeits-PROMs in jeder Stufe 12 und 14 ausgeführt, wodurch eine signifikante Reduzierung in der Anzahl der erforderlichen PROMs erreicht wird, gegenüber der sonst erforderlichen Anzahl. Die sich aus den Stufen 12 und 14 ergebende Logik reduziert die in jeder Spalte zu addierenden Bits auf nicht mehr als zwei Bits pro Spalte. Dies ermöglicht, daß jedes der binären Ausgangsbits b₂₃-b₀ der äquivalenten reinen Binärzahl durch die dritte Logikstufe 16 aus Fig. 1 dann schnell erhalten wird, wobei übliche Addier- und Übertragerzeugungsverfahren benutzt werden.

Fig. 3 zeigt schematisch eine bevorzugte Ausführungsform für die erste Logikstufe 12 aus Fig. 1. Man sieht, daß Tabelle I aus Fig. 2 zur Erläuterung der speziell gewählten PROM-Anordnung übertragen worden ist, die in der ersten Logikstufe 12 verwendet wird. Dies ist getan worden für eine bequeme Identifikation der speziellen BCD-Bits und ihre jeweiligen Spaltenstellungen, die von jedem der 12 PROMs P₁-P₁₂ aus der ersten Logikstufe 12 addiert werden sollen. Man sieht, daß die einzelnen Spalten der von jedem der PROMs P₁-P₁₂ der ersten, in Fig. 3 gezeigten Logikstufe 12 zu addierenden BCD-Bits jene Spalten sind, die die innerhalb jeder jeweils einen PROM darstellenden und eingrenzenden Linie enthalten sind. Beispielsweise ermöglicht PROM P₁ die Addition der von den BCD-Bits A 2, A 4, A 8, B 1, B 2, B 4 und C 1 gebildeten Spalten, wobei die BCD-Bits A 2 und B 1 in der b₁-Spalte der Tabelle, die BCD-Bits A 4, B 2 und C 1 in der b₂-Spalte der Tabelle und die BCD-Bits A 8 und B 4 in der b₃-Spalte der Tabelle stehen.

An dieser Stelle der Beschreibung soll erläutert werden, auf welche Weise die PROM-Anordnung in der ersten Logikstufe 12 aus Fig. 3 erfindungsgemäß ausgebildet worden ist. Viele verschiedene Arten von PROM-Anordnungen sind möglich, da nicht nur die Größen und die Programmierbarkeit der PROMs variabel sind, sondern auch die jeweiligen Kombinationen der Eingänge sind variabel, die für die PROMs gewählt werden. Man sieht, daß eine direkte Verwirklichung der PROMs darin bestehen kann, die PROMs so anzuordnen, daß sich eine direkte Addition jeder der Spalten aus Tabelle I nach Fig. 2 ergibt. Dies wird erfindungsgemäß nicht getan. Stattdessen nutzt, wie oben erwähnt, die Erfindung den Vorteil spezieller Eigenschaften des erwähnten Beougher-Verfahrens sowie der Umsetzung von BCD-Zahlen in reine Binärzahlen aus, um eine vorteilhafte Gesamtvorrichtung zu erhalten. Die vorteilhafte Verwendung dieser Eigenschaften beeinflußt die Wahl der speziellen PROM-Anordnung für die erste Logikstufe 12 aus Fig. 3, worauf nachstehend eingegangen wird.

Man sieht aus Tabelle I der Fig. 2, die aus dem Beougher-Verfahren abgeleitet ist, daß gewisse BCD-Bits in mehreren Spalten der Tabelle auftreten. Man beachte beispielsweise, daß C 1 in den Spalten b₂, b₅ und b₆ auftreten, während D 1 in den Spalten b₃, b₅, b₇, b₈ und b₉ erscheinen. Es wird gleich noch im einzelnen erläutert, daß die Erfindung von dem Auftreten dieser mehrfachen Bits in Tabelle I in solcher Weise Vorteil zieht, daß ein PROM Spalten mit einer größeren Anzahl von Eingangs-BCD-Bits addieren kann, als sonst basierend auf der tatsächlichen Eingangskapazität des PROM möglich wäre.

Eine andere Eigenschaft, die bei der Wahl der PROM-Anordnung bei der ersten Logikstufe 12 aus Fig. 3 vorteilhaft ausgenutzt wird, leitet sich der Umstand ab, daß eine BCD-Ziffer den Wert 9 nicht überschreiten kann. Daher können gewisse BCD-Bit-Kombinationen in Tabelle I, die BCD-Ziffern oberhalb 9 entsprechen, nicht auftreten. Es wird gleich weiter im einzelnen erörtert, auf welche spezielle Weise diese Eigenschaft mit Vorteil zur Wahl der PROM-Anordnung in der ersten Logikstufe aus Fig. 2 ausgenutzt wird.

Eine weitere Eigenschaft, die mit Vorteil bei der Wahl der PROM-Anordnung für die erste Logikstufe 12 in Fig. 3 ausgenutzt wird, basiert auf der Wahl der BCD-Eingänge für jeden PROM, so daß der Ergebnisausgang von jedem PROM einen Übertrag nicht erzeugt. Dies bringt den Vorteil, daß keine Überträge mitlaufen müssen oder zwischen den PROMs in der ersten Logikstufe 12 berücksichtigt werden müssen, noch bei der zweiten Logikstufe 14 von Bedeutung sind.

Die oben summarisch aufgezählten Eigenschaften und ihre Anwendung in der bevorzugten Ausführungsform der Erfindung werden jetzt im einzelnen unter Bezugnahme auf die Anordnung der PROMs P₁-P₁₂ in der ersten Logikstufe 12 in Fig. 3 erläutert. Jeder der Proms P₁-P₁₂ kann typischerweise ein 256 × 4 Bit-PROM sein, beispielsweise in Form eines Fairchild-93427-IC-Chips. Ein derartiger 256 × 4-Bit-PROM hat maximal 8 Eingänge und 4 Ausgänge. PROM P₅ in der ersten Logikstufe 12 in Fig. 3 gibt ein gutes Beispiel, wie das Vorhandensein doppelter, in Tabelle I aus Fig. 2 auftretender BCD-Bits mit Vorteil im Rahmen der Erfindung verwendet werden kann, um es zu ermöglichen, daß ein PROM Spalten aus Tabelle I addieren kann, die signifikant mehr Eingangs-BCD-Bits enthalten als die Maximalzahl verfügbarer Eingänge. Man sieht aus Fig. 3, daß die zwei Spalten, die 12 Eingangs-BCD-Bits enthalten, vom PROM P₅ addiert werden, obgleich nur 8 Eingänge bei einem 256 × 4-Bit-PROM zur Verfügung stehen. Dies wird für den PROM P₅ durch die vernünftige Wahl dieser 12 BCD-Bit-Eingänge aus Tabelle I derart erreicht, daß die folgenden Bedingungen erfüllt sind: (1) Nicht mehr als 8 dieser 12 Eingangs-BCD-Bits sind einmalig, wobei diese 8 Eingangs-BCD-Bits C 2, C 4, C 8, D 1, D 2, D 4, D8 und E1 sind (die übrigen 4 Eingangs-BCD-Bits C 4, D 1, D 2 und D 4 sind Duplikate); und (2) die Summe dieser 12 gewählten Eingangs-BCD-Bits ist niemals größer als 15 oder 1111, um auf diese Weise die Erzeugung eines Übertrags aus dem PROM zu verhindern.

Die Erfüllung der Bedingung (2) wird durch den Umstand unterstützt, daß der Wert einer BCD-Ziffer 9 nicht überschreiten kann. Man bemerke beispielsweise bezüglich PROM P₅, daß dann, wenn alle der 12 Eingangs-BCD-Bits gleichzeitig einen binären 1-Wert hätten, die Summe 19 oder 10 011 wäre, in welchem Falle die Bedingung (2) nicht erfüllt wäre, da ein Übertrag aus dem PROM erzeugt würde. Da jedoch bekannt ist, daß die 12 Eingänge für den PROM P₅ BCD-Bits sind, deren entsprechende BCD-Ziffern niemals größer als 9 sein können, ist es niemals für beide der höchstwertigen Bits der gleichen BCD-Ziffer möglich, gleichzeitig einen Binär-1-Wert anzunehmen. Man beachte beispielsweise, daß die beiden höchstwertigen BCD-Bits C 4, C 8 und D 8 der BCD-Ziffern C und D in den beiden 12 Eingängen für den PROM P 5 enthalten sind. Da beide diesesr höchststelligen BCD-Bits der gleichen BCD-Zahl nicht gleichzeitig einen Binär-1-Wert haben können, beträgt die maximal mögliche Summe der beiden Spalten, die die 12 von PROM P₅ zu addierenden BCD-Bits enthalten, 15 oder 1111, was innerhalb der Grenze für die maximale Summe gemäß Bedingung (2) liegt.

Man sieht, daß der vorstehend erläuterte Gedanke für die Wahl spezieller Spalten von Eingangs-BCD-Bits aus Tabelle I aus Fig. 2 für die Addition von PROM P₅ auch dort, wo möglich, für die Wahl von Spalten von BCD-Bits, die von anderen PROMs in der ersten Logikstufe gemäß Fig. 3 addiert werden sollen, ausgenutzt wird, so daß sich als Endresultat ergibt, daß ein signifikat geringerer Schaltungsumfang erforderlich ist im Vergleich zu demjenigen, der sonst notwendig wäre. Weiter ermöglichen diese Einsparungen an Hardware, daß die von der ersten Logikstufe 12 zu schaffende Logik in wirtschaftlicher Weise durch Verwendung einer einzigen Stufe von PROMs geschaffen werden kann, die parallel und unabhängig voneinander arbeiten, da es nicht erforderlich ist, daß ein Übertrag zwischen den PROMs mitläuft.

Es wird jetzt die spezielle Art betrachtet, in der jeder der PROMs P₁-P₁₂ in der ersten Logikstufe 12 aus Fig. 3 einzeln programmiert ist, um die richtige Addition der speziellen Spalten von BCD-Bits einschließlich der Duplikate zu schaffen. Dazu beachte man zunächst die folgende allgemeine Gleichung, die zur Bestimmung der Programmierung verwendet wird, die für einen PROM in der zweiten Logikstufe 12 der bevorzugten Ausführungsform der Erfindung geschaffen ist:

wobei S die von dem PROM in Abhängigkeit von den auf ihn gegebenen Binär-Eingängen gebildete Binärsumme, n die Maximalzahl von Eingängen, die der PROM aufnehmen kann, B _k = B₁, B₂ - B _n die speziellen einmaligen BCD-Eingänge, die auf den PROM gegeben werden, und W _k = W₁, W₂, . . ., W _n die jeweiligen bewichteten Werte der BCD-Eingänge bedeuten, die der PROM programmgemäß zur Bildung des richtigen Wertes der Summe S berücksichtigen muß. Jeder bewichtende Wert wird repräsentativ für die beiden Spaltenstellen wie auch für das Vorhandensein von Duplikaten gewählt. Dies geschieht durch Zuordnung von Potenzen von 2 (1, 2, 4, etc.) zu den Spalten der von dem PROM (gemäß Fig. 3) zu addierenden BCD-Bits, beginnend mit der niedrigstwertigen Spalte von Bits (rechteste Spalte) und fortschreitend bis zur höchstwertigen Spalte (linkste Spalte). Somit wird der niedrigstwertigen Spalte ein Wert 1, der nächst-niedrigstwertigen Spalte (links) ein Wert 2, der nächst-niedrigsten Spalte der Wert 4, usw., zugeordnet. Wo kein doppeltes BCD-Bit vorhanden ist, ist der Spaltenwert gleich dem bewichtenden Wert W in Gleichung (1). Wenn Duplikate vorhanden sind, wird der bewichtende Wert W durch Addieren der Spaltenwerte aller Duplikate gewonnen.

Damit außerdem von dem PROM kein Übertrag auftritt, muß die von jedem PROM gebildete Summe S die Relation erfüllen:

S 2 ^q - 1 (2)

wobei q die Anzahl der vom PROM verfügbaren individuellen Binärausgänge bedeutet.

Wie vorstehend ausgeführt, ist bei der für die erste Logikstufe 12 aus Fig. 3 illustrativen PROM-Anordung jeder PROM typischerweise ein 256 × 4-Bit-PROM mit maximal 8 Eingängen und 4 Ausgängen. Somit ist in Relation (1) n = 8 und in Relation (2) 9 = 4. Damit nehmen die Relationen (1) und (2) die Formen an:

Um zu erläutern, auf welche Weise die Relationen (1A) und (2A) bei der Verwirklichung jedes PROM aus Fig. 3 verwendet werden, möge der PROM P₅ erneut als Beispiel herangezogen werden. Man sieht also aus Fig. 3, daß die 8 einmaligen Eingangs-BCD, die auf den PROM P₅ gegeben werden, die Werte C 2, C 4, C 8, D 1, D 2, D 4, D 8 und E 1 aus den Spalten b₇ und b₈ sind. Obige Relation (1A) kann daher wie folgt ausgeschrieben werden in Anwendung an den PROM P₅:

S₅ = C 2 + 3 C 4 + 2 C 8 + 3 D 1 + 3 D 2 + 3 D 4 + 2 D 8 + 2 E 1 (1B)

Die bewichtenden Werte für die BCD-Bits aus obiger Relation (1B) für PROM P₅ werden wie vorher erwähnt so gewählt, daß sowohl die Spaltenstellung wie auch das Auftreten von Duplikaten berücksichtigt wird. Im einzelnen ist der bewichtende Wert für jedes Duplikat der BCD-Bits C 4, D 1, D 2 und D 4 jeweils 3 in Relation (1B), da jedes BCD-Bit einmal in beiden Spalten b₇ und b₈ aus Fig. 3 vorhanden ist, das Auftreten des BCD-Bits in Spalte b₇ trägt eine 1 zu dem bewichtenden Wert bei und das Auftreten des doppelten BCD-Bits in Spalte b₈ trägt eine 2 zu dem bewichtenden Wert bei. Bezüglich der übrigen nicht doppelt auftretenden BCD-Bits bemerke man, daß das BCD-Bit C 2 nur in Spalte b₇ auftritt und somit einen bewichtenden Wert von 1 in Relation (1B) hat, während die BCD-Bits C 8, D 8 und E 1 jeweils nur in Spalte b 8 vorhanden sind, so daß jedes einen bewichtenden Wert von 2 in Relation (1B) annimmt.

Die Art und Weise, in der die Relation (2A) für den PROM P₅ vorteilhafterweise erfüllt wird, ist bereits vorstehend erörtert und erläutert worden, so daß hier auf Wiederholungen verzichtet werden kann.

Es dürfte hiermit nun deutlich sein, daß eine Summengleichung ähnlich zur Relation (1B) für den PROM P₅ ebenso leicht in ähnlicher Weise für jeden der anderen PROMs der ersten Logikstufe 12 aus Fig. 3 aufgestellt werden kann, so daß die jeweilige Summengleichung für jeden PROM nachstehend ohne Schwierigkeit verstanden werden kann.

PROM P₁:
S₁ = A 2 + 2 A 4 + 4 A 8 + B 1 + 2 B 2 + 4 B 4 + 2 C 1
PROM P₂:	S₂ = B 1 + 2 B 2 + 2 B 8 + C 2 + 2 C 4 + 5 D 1 + 2 D 2 + 2 E 1
PROM P₃:	S₃ = B 4 + 2 B 8 + 3 C 1 + 2 C 2 + C 8 + D 4 + E 2 + F 1
PROM P₄:	S₄ = D 1 + D 2 + D 8 + E 4 + 2 E 8 + F 2 + G 1
PROM P₅:	S₅ = C 2 + 3 C 4 + 2 C 8 + 3 D 1 + 3 D 2 + 3 D 4 + 2 D 8 + 2 E 1
PROM P₆:	S₆ = 4 D 1 + F 1 + 2 F 2 + F 4 + 2 F 8 + 4 G 1 + G 2 + 2 G 4
PROM P₇:	S₇ = C 8 + 3 D 2 + 3 D 4 + 3 D 8 + 3 E 1 + 3 E 2 + 2 F 2 + 2 F 8
PROM P₈:	S₈ = 4 E 2 + 2 E 4 + 3 F 1 + F 4 + 2 G 2 + G 8
PROM P₉:	S₉ = D 4 + 3 D 8 + 3 E 4 + 3 E 8 + F 2 + 3 F 4 + 6 F 8 + 2 G 8
PROM P₁₀:	S₁₀ = E 4 + 2 E 8 + 3 F 1 + 2 F 2 + 2 G 1 + G 2 + 2 G 4 + 4 G 8
PROM P₁₁:	S₁₁ = F 2 + 3 F 4 + 6 F 8 + 3 G 1 + 3 G 2 + 2 G 4 + 4 G 8
PROM P₁₂:	S₁₂ = G 1 + 3 G 2 + 7 G 4 + 14 G 8

Man sieht, daß jeder der PROMs P₁-P₁₂ aus Fig. 3 individuell vom Fachmann programmiert werden kann, damit sie entsprechend der jeweils oben angegebenen Summengleichung arbeiten können, so daß sich eine Ausgangssumme ergibt, die die Summe der jeweiligen Spalten der bezeichneten, von dem PROM gemäß Fig. 3 zu addierenden BCD-Bits korrekt ergibt, obgleich die Anzahl der von einem PROM zu addierenden BCD-Bits die Eingangskapazität des PROMs überschreiten kann. Weiter wird, wie oben angegeben, verhindert, daß die Summe einen Wert erreicht, der einen Übertrag zur Folge haben kann, indem eine vernünftige Wahl der speziellen Spalten von BCD-Bits getroffen wird, die von dem jeweiligen PROM addiert werden müssen, während außerdem wo immer möglich aus dem Umstand Vorteil gezogen wird, daß eine BCD-Ziffer keinen Wert haben kann, der größer ist als 9, um also den Vorteil zu haben, daß eine Übertraggewinnung von den PROM nicht bedacht zu werden braucht.

Weiter sieht man, daß die Verwendung von PROMs zur Verwirklichung der bevorzugten Ausführungsform der Erfindung gemäß Fig. 3 gut geeignet ist, und zwar wegen der Leichtigkeit, mit der jeder PROM programmiert werden kann, um entsprechend seiner jeweiligen Summengleichung wie oben angegeben die erforderliche individuelle Programmierung zu schaffen, ohne daß die innere Schaltung des PROMs verändert oder ergänzt werden müßte.

Fig. 4 zeigt eine bevorzugte Ausführungsform der zweiten Logikstufe 14, die im ganzen in Fig. 1 angegeben ist. Man versteht aus der vorhergehenden Beschreibung der bevorzugten Ausführungsform der ersten Logikstufe 12 gemäß Fig. 3, daß die dargestellte PROM-Ausführung die Addition speziell gewählter Spalten von BCD-Bits wie gefordert durch Tabelle I aus Fig. 2 schafft. Die zweite Logikstufe 14 sorgt für die Addition ausgewählter Spalten von Bits, die am Ausgang der ersten Logikstufe 14 auftreten, um die zunehmende Reduzierung an Bits in den Spalten b₀ . . . b₂₃ aus Tabelle I fortzusetzen, welche von der ersten Logikstufe 12 begonnen wurde, wobei der Ausgang der zweiten Logikstufe 14 so gestaltet ist, daß nicht mehr als zwei Bits pro Spalte am Ausgang der zweiten Logikstufe 14 addiert werden müssen. Dazu benutzt die zweite Logikstufe 14 zweckmäßig eine PROM-Ausführung, deren PROMs in der bevorzugten Ausführungsform der Fig. 4 als PROMs P₁₃ . . . P₁₇ bezeichnet sind. Man sieht aus einem leichten Vergleich zwischen Fig. 2 und 3, daß Fig. 4 die Bezeichnungen b₀ . . . b₂₃ wiederholt. In dieser Hinsicht erinnere man sich, daß jede der Bezeichnungen b₀ . . . b₂₃ ein Bit aus der äquivalenten reinen Binärzahl repräsentiert, in die die vorgegebene BCD-Zahl umgesetzt werden soll. Man erinnere sich weiter, daß der Wert jedes dieser Bits b₀ . . . b₂₃ durch Addition aller BCD-Bits in der entsprechenden Spalte in Tabelle I aus Fig. 2 erhalten wird, wobei Überträge aus den vorhergehenden Spalten berücksichtig werden müssen.

Wenn man jetzt Fig. 4 mehr im Detail betrachtet, versteht man, daß sie die restlichen Additionen erläutert, die entsprechend Tabelle I gemäß Fig. 2 als Folge der Additionen, die durch die erste Logikstufe 12 aus Fig. 3 ausgeführt worden sind, ausgeführt werden müssen. Wie in Fig. 3 benutzt Fig. 4 ein ähnliches Format, wobei die jeweiligen Spalten von durch jeden der PROMs P₁₃ . . . P₁₇ aus Fig. 4 zu addierenden Bits jene sind, die von einer jeweils einen PROM darstellenden Linie umschlossen sind. Man sieht aus Fig. 4, daß die Bits A 1, E 1, E 2, E 8, G 1 und G 4, die keinem der PROMs P₁ . . . P₁₂ aus Fig. 3 zur Addition zugeführt worden waren, zu Fig. 4 unverändert in ihren richtigen Spaltenstellungen wie dargestellt übertragen worden sind. Die 4-Bit-Ausgänge, die die Summen der durch die PROMs P₁ . . . P₁₂ aus Fig. 3 ausgeführten Additionen repräsentieren, sind ebenfalls in Fig. 4 an den richtigen Spaltenstellungen eingetragen. Aus Bezeichnungsgründen werden jeweils 4 Bits, die eine PROM-Summe darstellen, in Fig. 4 durch den Großbuchstaben S mit einem Index bezeichnet, der den jeweiligen PROM mit nachfolgender Zweierpotenz (1, 2, 4 oder 8) angibt, welche die Wertigkeit des Bits bezeichnet. Beispielsweise sind die vier Binär-Bits, die die Summe S₅ aus dem PROM P₅ in Fig. 3 darstellen, in Fig. 4 durch die Bezeichnungen P₅1, P₅2, P₅4 und P₅8 geschrieben, wobei P₅¹ das niedrigstwertige Bit ist.

Man bemerke außerdem im Zusammenhang mit Fig. 4, daß die gleiche Art von 256 × 4-Bit-PROMs auch für jeden der PROMs P₁₃ . . . P₁₇ verwendet werden kann, wie das auch schon für jeden der PROMs P₁ . . . P₁₂ in Fig. 3 der Fall war. Man bemerke weiter, daß wegen der sehr signifikanten Reduzierungen in den Bitzahlen in jeder Spalte, die durch die PROM-Anordnung aus Fig. 3 aufgrund der speziellen Wahl von PROM-Größe und dem Beispiel der BCD/Binär-Umsetzung als illustratives Beispiel erhalten worden war, nur 5 PROMs P₁₃ . . . P₁₇ für die zweite Logikstufe 14 erforderlich sind, um die erwünschte zunehmende Reduzierung der in jeder Spalte zu addierenden Bits auf nicht mehr als 2 Bits pro Spalte zu erreichen. Daher muß die spezielle illustrative PROM-Anordnung gemäß Fig. 4 nicht den Vorteil des erfindungsgemäßen Merkmals ausnutzen, der bei der PROM-Ausführung gemäß Fig. 3 benutzt worden ist, so daß eine größere Anzahl von Bits von einem PROM addiert werden kann, als die PROM-Größe üblicherweise vorschreibt. Jedoch kann in anderen Umständen (wo beispielsweise eine andere PROM-Größe gewählt und/oder andere Zahlen von BCD-Ziffern umgesetzt werden) ein beträchtlicher Vorteil bei der Benutzung auch dieses Merkmals in einer oder mehreren nachfolgenden Logikstufen ebenso wie der ersten Logikstufe erhalten werden, so daß auch solche Ausführungsformen voll im Rahmen der Erfindung liegen.

Obgleich die PROM-Ausführung aus Fig. 4 die Addition größerer Anzahlen von Bits als die normale PROM-Eingangskapazität ermöglichen muß, ist es dennoch äußerst vorteilhaft, in der hier erörterten bevorzugten Ausführungsform der Erfindung, daß kein Übertrag aus einem PROM wie oben erläutert vorhanden ist. Die jeweils zur Aufgabe auf jeden der PROMs P₁₃ . . . P₁₇ aus Fig. 4 gewählten speziellen Bits sind so gewählt, daß diese Bedingung in gleicher Weise erfüllt ist, wie in Verbindung mit der PROM-Darstellung aus Fig. 3 beschrieben wurde.

Mit der oben angegebenen allgemeinen Relation (1) für die Summe S und den gleichen Merkmalen wie sie im Rahmen der PROMs P₁ . . . P₁₂ gemäß Fig. 3 eingesetzt worden sind, können die folgenden Summengleichungen für jeden der PROMs P₁₃ . . . P₁₇ in der speziellen Ausführungsform aus Fig. 4 wie folgt niedergeschrieben werden:

PROM P₁₃:
S₁₃ = P₁4 + 2 P₁8 + P₂1 + 2 P₂2 + 4 P₂4 + 4 P₃1
PROM P₁₄:	S₁₄ = P₂8 + P₃2 + 2 P₃4 + P₄1 + 2 P₄2 + 2 P₅1 + 2 P₆1 + 4 P₆2
PROM P₁₅:	S₁₅ = P₃8 + P₄4 + P₅2 + 2 P₅4 + 2 P₆4 + 2 P₇1 + 4 P₇2 + 2 P₈1
PROM P₁₆:	S₁₆ = 2 G 4 + P₅8 + P₆8 + 2 P₇4 + P₈2 + 2 P₈4 + 4 P₈8 + 2 P₉1
PROM P₁₇:	S₁₇ = 2 E 1 + 4 E 2 + 2 E 8 + 4 G 1 + P₇8 + P₉2 + 2 P₉4

Wie vorstehend im Zusammenhang mit der bevorzugten Ausführungsform der Erfindung dargelegt worden ist, reduziert die zweite Logikstufe 14 gemäß Fig. 4 die in den Spalten b₀ . . . b₂₃ aus Tabelle II in Fig. 1 zu addierenden Bits auf nicht mehr als zwei Bits pro Spalte, so daß eine übliche Addier- und Übertragerzeugerschaltung in wirtschaftlicher Weise als dritte Logikstufe 16 gemäß Fig. 1 zum Einsatz kommen kann, ohne auf den Hochgeschwindigkeitsbetrieb, wie er durch die PROM-Ausführungen nach der ersten und zweiten Logikstufe 12 und 14 ermöglicht wurde, zu verzichten. Eine bevorzugte Ausführungsform der dritten Logikstufe 16 wird jetzt im einzelnen im Zusammenhang mit Fig. 5 erörtert.

Man sieht, daß die dritte in Fig. 5 dargestellte Logikstufe 16 ein ähnliches Format wie die Fig. 3 und 4 verwendet, so daß ähnlich wie in Fig. 4 die Spaltenbezeichnungen b₀ . . . b₂₃ aus Tabelle I in Fig. 2 wiederholt sind, um leicht in den richtigen Spalten die verbleibenden von der dritten Logikstufe 16 auszuführenden Additionen an den auf diese aus der zweiten Logikstufe gegebenen Bits anzuzeigen. In dieser Hinsicht bemerke man, daß die vier Bitausgänge aus jedem der PROMs P₁₃ . . . P₁₇ der zweiten Logikstufe 14 aus Fig. 2 in der dritten Logikstufe 16 aus Fig. 5 in gleicher Weise wie die Ausgänge der PROMs P₁ . . . P₁₂ in Fig. 4 dargestellt wird, angegeben sind.

Die bevorzugte Ausführungsform der dritten Logikstufe 16 wird jetzt im Zusammenhang mit Fig. 5 beschrieben. Man sieht, daß die dritte Logikstufe 16 typischerweise vier 4-Bit-Binäraddierer 31 . . . 34, einen einzigen Vorschau-Übertraggenerator 36, der in Verbindung mit jenen arbeitet, ein UND-Gatter 38 sowie ein Exklusiv-ODER-Gatter 40 aufweist. Jeder der Addierer 31-34 kann beispielsweise ein Texas-Instrument-SN-74S181-IC-Chip sein, während der Übertraggenerator 36 beispielsweise ein Texas-Instrument- SN-74S182-IC-Chip und die Gatter 38 und 40 beispielsweise Texas-Instrument SN 74S08 und SN 74S86 sein können.

Die speziellen Spalten der auf jeden Addierer 31 . . . 34 in Fig. 5 zur Addition gegebenen Bits sind innerhalb des jeweils einen Addierer bezeichnenden Blocks eingetragen. Die auf das UND-Gatter 38 und auf das Exkulsiv-ODER-Gatter 40 gegebenen Bits sind in üblicher Weise bezeichnet. Man bemerke weiter, daß die kleinen Buchstaben c, g und p in Fig. 5 in üblicher Weise den Stellenübertrag (carry), den Ziffernübertrag (generate carry) und den fortschreitenden Übertrag (propagate carry) an Eingängen und Ausgängen bezeichnen.

Man sieht aus Fig. 5, daß die Addierer 31 . . . 34 dazu dienen, Ausgangs-Bits b₂₃ . . . b₇ der äquivalenten reinen Binärzahl (das Ausgangs-Bit b₂₃ ist der vom Addierer 34 erzeugte Übertrag) liefern, während das UND-Gatter 38 und das Exklusiv-ODER-Gatter 40 dazu dienen, das Ausgangs-Bit b₆ wie auch seinen Übertrag für den Addierer 31 und den Übertraggenerator 36 zu liefern. Für die restlichen Ausgangs-Bits b₀-b₅ der äquivalenten Binärzahl sieht man aus Tabelle I in Fig. 2 in Verbindung mit Fig. 3 und 4, daß das niedrigstwertige BCD-Bit A 1 gleich b₀ ist und somit ohne Veränderung durch die Logikstufen weiterläuft, daß die Bits b₁ und b₂ direkt von PROM-P₁-Ausgängen P₁1 und P₁2 erzeugt werden, und daß die Bits b₃, b₄ und b₅ direkt von PROM-P₁₃-Ausgängen P₁₃1, P₁₃2 und P₁₃4 erzeugt werden.

Die folgenden Gleichungen für die Bits b₀ . . . b₂₃ der äquivalenten reinen Binärzahl, die die von der dritten logischen Stufe gemäß Fig. 5 ausgeführten logischen Funktionen repräsentieren, sind nachstehend angegeben, wobei ein Übertrag durch den kleinen Buchstaben c mit einem Index angegeben ist, der der Spalte entspricht, zu der er gehört:

b₀
= A₁
b₁	= P₁1
b₂	= P₁2
b₃	= P₁₃1
b₄	= P₁₃2
b₅	= P₁₃4
b₆	= P₁₃8 + P₁₄1
b₇	= P₁₄2 + c₆
b₈	= P₁₄4 + P₁₅1 + c₇
b₉	= P₁₄8 + P₁₅2 + c₈
b₁₀	= P₁₅4 + P₁₆1 + c₉
b₁₁	= P₁₅8 + P₁₆2 + c₁₀
b₁₂	= P₁₆4 + P₁₇1 + c₁₁
b₁₃	= P₁₆8 + P₁₇2 + c₁₂
b₁₄	= P₁₇4 + P₉8 + c₁₃
b₁₅	= P₁₇8 + P₁₀1 + c₁₄
b₁₆	= P₁₀2 + c₁₅
b₁₇	= P₁₀4 + P₁₁1 + c₁₆
b₁₈	= P₁₀8 + P₁₁2 + c₁₇
b₁₉	= P₁₁4 + P₁₂1 + c₁₈
b₂₀	= P₁₁8 + P₁₂2 + c₁₉
b₂₁	= P₁₂4 + c₂₀
b₂₂	= P₁₂8 + c₂₁
b₂₃	= c₂₂

Insgesamt wurde ein PROM-Binäraddierer beschrieben, der in einem Umsetzer für einen BCD-Code in einen reinen Binärcode sehr nützlich ist, und der die Addition von BCD-Bits basierend auf einer Expansion von Potenzen von 2 für jede BCD-Ziffer liefert. Der PROM-Binäraddierer umfaßt eine PROM-Anordnung, in der wenigstens ein PROM mit der Fähigkeit vorgesehen ist, eine größere Anzahl von Eingangs-Bits zu addieren als maximal verfügbare PROM-Eingänge vorhanden sind, indem eine geeignete Wahl spezieller an ihn gelegter Eingänge getroffen und der PROM geeignet programmiert wird. Für den Fachmann versteht sich, daß Abänderungen an dem vorstehend beschriebenen bevorzugten Ausführungsbeispiel der Erfindung ohne weiteres im Rahmen der Erfindung liegen.

Claims (8)

1. Vorrichtung zum Umwandeln einer Mehrzahl von BCD-codierten Eingangssignalen, die die BCD-Ziffern einer Dezimalzahl angeben, in eine Mehrzahl von äquivalenten Binärsignalen, die die Dezimalzahl in rein binärer Form angeben; unter Verwendung einer binären Addierschaltung, der die BCD-codierten Eingangssignale zuführbar und der die binärcodierten Signale entnehmbar sind; wobei in der binären Addierschaltung die um Zweierpotenzen erweiterten BCD-Ziffern der Dezimalzahl spaltenweise binär addiert werden; dadurch gekennzeichnet,
daß mindestens eine Logikstufe mit einer Mehrzahl von einzeln programmierten PROMs vorgesehen ist und jeder PROM binäre Ausgangssignale liefert, die der binären Summe einer vorbestimmten Anzahl von BCD-codierten Eingangssignalen entsprechen; und
daß mindestens einer der PROMs hinsichtlich der Zuführung der binären Eingangssignale und der Programmierung derart ausgebildet ist, daß mehr binäre Ziffern addiert werden als der PROM Eingänge hat.

2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet,
daß eine erste Logikstufe (12) mit einer Mehrzahl von einzeln programmierten PROMs (P₁-P₁₂) vorgesehen ist;
daß jeder PROM der ersten Logikstufe (12) binäre Ausgangssignale liefert, die der Summe einer vorbestimmten Anzahl von BCD-codierten Eingangssignalen unter Berücksichtigung ihrer Lage in den Spalten entsprechen;
daß jeder PROM der ersten Logikstufe (12) eine solche Größe hat, daß er bei der Addition der empfangenen BCD-codierten Eingangssignale keinen Übertrag erzeugt;
daß eine zweite Logikstufe (14) vorgesehen ist, die die binären Ausgangssignale aus der ersten Logikstufe (12) aufnimmt und mehrere einzeln programmierte PROMs (P₁₃-P₁₇) aufweist;
daß jeder PROM der zweiten Logikstufe binäre Ausgangssignale in Abhängigkeit einer vorgegebenen Anzahl von empfangenen Binärsignalen erzeugt, die von den binären PROM-Ausgangssignalen aus der ersten Logikstufe (12) sowie von noch nicht addierten BCD-codierten Eingangssignalen gebildet sind; und
daß jeder PROM der zweiten Logikstufe eine solche Größe hat, daß er bei der Addition der empfangenen binären Eingangssignale keinen Übertrag erzeugt.

3. Vorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Addierschaltung eine letzte Logikstufe (16) aufweist, der BCD-codierte Eingangssignale sowie binäre PROM-Ausgangssignale vorhergehender Logikstufen (12, 14) zugeführt werden, die in jeder Spalte noch zur Addition anstehen, wobei die letzte Logikstufe (16) die für die Spalten der Eingangs-Binärsignale erforderlichen Addition ausführt.

4. Vorrichtung nach Anspruch 3, dadurch gekennzeichnet, daß die Logikstufen (12, 14, 15) so ausgelegt sind, daß die Anzahl der Bits, die in jeder Spalte addiert werden müssen, von Logikstufe zu Logikstufe zunehmend reduziert werden, so daß nicht mehr als zwei Bits pro Spalte in der letzten Stufe (16) zur Addition verbleiben.

5. Vorrichtung nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet,
daß die wenigstens einem PROM zugeführten speziellen Binärsignale so gewählt sind, daß die Anzahl der eigentümlichen (nur einmal vorhandenen) Binärsignale nicht größer ist als die zur Verfügung stehende Maximalzahl an Eingängen für den PROM,
daß die restlichen Binärsignale Duplikate sind,
daß die eigentümlichen Binärsignale als PROM-Eingänge diesen zugeführt werden, und
daß die Programmierung des wenigstens einen PROMs so ausgelegt ist, daß bei einer Addition das Auftreten von Verdopplungen der eigentümlichen Eingänge wie auch ihre Stellungen in der Spalte berücksichtigt werden.

6. Vorrichtung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß wenigstens ein PROM entsprechend der Relation programmiert ist, wobei S die am Ausgang des PROM auftretende Binärsumme, n die Maximalzahl der verfügbaren PROM-Eingänge, B _k = B ₁, B₂, . . . B _n , die die eigentümlichen Binärsignale bezeichnen (eventuell zusätzliche Binärsignale sind Duplikate), und W _k = W₁, W₂, . . . W _n bewichtende Werte bedeuten, wobei jeder bewichtete Wert derart gewählt ist, daß er das Auftreten des jeweiligen eigentümlichen Binärsignals und seine Spaltenstellung wie auch das Auftreten jedes Duplikats und seine Spaltenstellung berücksichtigt.

7. Vorrichtung nach Anspruch 6, dadurch gekennzeichnet, daß die Binärsignale B _k die BCD-Bits repräsentieren.

8. Vorrichtung nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß jeder PROM zum Verhindern des Auftretens eines Übertrags eine solche Größe hat, daß S 2 ^q - 1wobei S die Summe ist, die durch die binären PROM-Ausgangssignale repräsentiert wird und q die Anzahl der individuellen aus dem PROM verfügbaren Binärausgänge bedeutet.