DE1808159B2 - Einrichtung zur umsetzung von dualzahlen in binaer codierte dezimalzahlen in paralleler darstellung - Google Patents

Description

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Die Erfindung betrifft eine Einrichtung zur Um- Inhalte addiert, die im Speicherregister gespeicherte

Setzung von Dualzahlen in binär codierte Dezimal- Dualzahl ergeben, daß die Ausgänge der Teilregister

zahleninparallelerDarstellung,wobeidieumzusetzende über jeweils zugeordnete Expander und Misch-Gatter

Dualzahl in einem binären Speicherregister gespeichert geführt sind, die den Inhalt der Teilregister in die

ist. 5 binär codierte Dezimalform bringen, und daß die

Die bekannten Einrichtungen für derartige parallele Ausgänge der Misch-Gatter einer Addiereinrichtung

Umsetzungen arbeiten in vielen Fällen zu langsam zugeführt werden, an deren Ausgang die der Dualzahl

und sind schaltungsmäßig zu aufwendig. Eine bekannte entsprechende binär codierte Dezimalzahl gebildet

Methode besteht darin, die Dualzahl dadurch in eine wird.

Dezimalzahl umzusetzen, daß die in einem Binärzähler io Als vorteilhaft erweist es sich, wenn die durch die

enthaltene Dualzahl schrittweise auf Null vermindert Gruppierung der Ausgänge des Registers gebildeten

und der Stand eines Dezimalzählers gleichzeitig schritt- Teilregister jeweils entweder nur Stellen mit geraden

weise von Null aus erhöht wird. Sobald der Binär- oder jeweils Stellen mit ungeraden Stellengewichten

zähler auf Null steht, enthält der Dezimalzähler die des Registers zugeordnet sind.

der umzusetzenden Dualzahl entsprechende Dezimal- 15 Insbesondere bei der Umsetzung vierteiliger Dualzahl. Diese Umsetzungsmethode ist offensichtlich zahlen wird der Aufwand weiterhin dadurch wesentsehr langsam. lieh vermindert, daß die Addiereinrichtung eine

Eine weitere bekannte Methode besteht darin, die »Voraus«-Korrekturschaltung in Verbindung mit einem

Umsetzung einer Dualzahl in ihre entsprechende binär Binäraddierer enthält, oder daß die Addiereinrichtung

codierte Dezimalzahl durch eine Dehnung über eine 20 eine »Voraus«-Korrekturschaltung in Verbindung mit

Diodenlogik herbeizuführen. Dabei wird die Dualzahl einem Mehrfachaddierer enthält oder daß die Addier-

in die äquivalente Dezimalzahl übergeführt und dann einrichtung aus Addierern für binär codierte Dezimal-

die Dezimalzahl in die binär codierte Dezimalform zahlen besteht, deren Anzahl um 1 geringer ist als die

gebracht. Anzahl der vorgesehenen Misch-Gatter. Schließlich

In F i g. 1 ist eine nach dieser bekannten Methode 25 wird vorgeschlagen, daß die Addiereinrichtung aus

arbeitende Einrichtung dargestellt. Vorauszuschicken gleichzeitig bis zu 6 binär codierte Dezimalzahlen

ist, daß die Stelle 2° des binären Speicherregisters addierenden Mehrfachaddierern besteht, derenMindest-

nicht gedehnt zu werden braucht, da diese Stelle anzahl durch den auf eine ganze Zahl aufgerundeten

lediglich die Information liefert, ob die binär codierte Ausdruck [ 1- («—5)/6] bestimmt wird, wobei η der

Dezimalzahl gerade oder ungerade sein muß. Diese 30 Anzahl der verwendeten Misch-Gatter entspricht und

Stelle 2° entspricht demnach dem niedersten Bit der der Ausdruck (n—5)/6 = 0 gewählt wird, wenn er sich

Einerstelle der binär codierten Dezimalzahl. Expander 2 als negativ erweist.

zeigt die Dehnung der restlichen Stellen des binären Weitere Einzelheiten der Erfindung ergeben sich Speicherregisters 1, um durch Kombination und Ver- aus der nachstehenden Beschreibung zweier in der tausch ung der Stellen des Registers 1 alle diskreten 35 Zeichnung dargestellter Ausführungsbeispiele. Es zeigt Dezimalwerte zu bilden. Die dezimalen Ausgänge des F i g. 1 eine dem in der Beschreibungseinleitung Expanders 2 werden dann in ihre binär codierte erläuternden Stand der Technik entsprechende Ein-Dezimalkomponenten aufgeteilt. Ein Mischgatter 3 richtung zur Umsetzung von Dualzahlen in binär besteht aus einer Vielzahl von ODER-Schaltungen, codierte Dezimalzahlen in paralleler Darstellung; die gleichnamige binär codierte Dezimalkomponenten 40 F i g. 2 ein Blockschaltbild eines ersten erfindungsauf verschiedene Ausgänge verteilen. gemäßen Ausführungsbeispiels einer Einrichtung zur

Aus der F i g. 1 ist zu ersehen, daß für eine Um- Umsetzung von Dualzahlen in binär codierte Dezimalsetzung einer vierstelligen Dualzahl nur wenige Dioden zahlen in paralleler Darstellung;
erforderlich sind. Wird jedoch die Stellenzahl des F i g. 3 eine schematische Darstellung einer Schalbinären Speicherregisters 1 vergrößert, so nimmt die 45 tungsanordnung zur Übertragskorrektur und die Anzahl der für die Umsetzung im Expander und Schaltung eines binären Addierers, wie sie im Addier-Misch-Gatter erforderlichen Dioden exponentiell zu. werk des in F i g. 2 dargestellten ersten Ausf ührungs-Weist das binäre Speicherregister beispielsweise beispiels verwendet werden, und
13 Stellen auf, so muß der Expander 4096 UND- F i g. 4 ein zweites Ausführungsbeispiel einer erSchaltungen mit jeweils 12 Eingängen aufweisen. Für 50 findungsgemäßen Einrichtung.

den Expander sind demnach dann etwa 50000 Dioden Das in F i g. 2 dargestellte Ausführungsbeispiel

erforderlich. Das Misch-Gatter erfordert etwa weitere betrifft eine Einrichtung zur Umsetzung einer sich aus

20000 Dioden. 13 Bits zusammensetzenden Dualzahl. Selbstverständ-

Eine weitere Untersuchung ergibt, daß eine der- Hch handelt es sich hierbei lediglich um ein Ausartige Umsetzung einer Dualzahl mit 20 Stellen den 55 f ührungsbeispiel, das sich ohne weiteres auch auf eine Einsatz von etwa 12 Millionen Dioden erfordern größere Anzahl von Stellen erweitern läßt,
würde. Daraus ergibt sich, daß diese Umsetzungs- Das erste Ausführungsbeispiel enthält ein binäres methode bei mehrstelligen Dualzahlen völlig un- Speicherregister 4 mit 13 Binärstufen 2° bis 2¹², in wirtschaftlich ist. denen die aus 13 Bits zusammengesetzte Dualzahl

Es ist das Ziel der Erfindung, eine extrem schnell 60 speicherbar ist. Die Stufen des binären Speicherarbeitende Einrichtung zur Umsetzung von Dual- registers 4 sind beispielsweise bistabile Multivibratoren. zahlen in binär codierte Dezimalzahlen anzugeben, Jede Stufe ist einer Stelle der Dualzahl zugeordnet die zwar auch nach dem bekannten Expanderprinzip und repräsentiert daher eine Stelle der Dualzahl mit arbeitet, die aber weit weniger Schaltelemente er- einem festgesetzten Binärwert und zugeordnetem fordert. 65 Dezimalwert. Das heißt also, die Stufe 2° ist der Stelle 2°

Gemäß der Erfindung wird vorgeschlagen, daß die der Dualzahl im Speicherregister 4 zugeordnet und

Ausgänge des Speicherregisters so gruppiert sind, hat einen Binärwert 2° oder Dezimalwert 1.

daß zwei oder mehrere Teilregister entstehen, deren Die Ausgänge des Register 4 sind so gruppiert, daß

es erscheint, als ob Register 4 aus zwei getrennten binären Speicherregistern bestehen würde. Das erste dieser nur scheinbar vorhandenen Teilregister setzt sich nur aus den Stufen 2¹², 2¹⁰, 2⁸, 2^e, 2⁴ und 2² des Registers 4 zusammen und kann demnach lediglich Dualzahlen enthalten, die aus den diesen Stufen zugeordneten Werten gebildet werden können. Das zweite dieser nur scheinbar vorhandenen Teilregister setzt sich entsprechend aus den Stufen 2¹¹, 2⁹, 2⁷, 2⁵, 2³ und 2¹ dss Registers 4 zusammen.

Die Ausgänge dieses ersten Teilregisters sind mit den Eingängen des Expanders 5 verbunden. Aufbau und Funktionsweise des Expanders 5 entsprechen dem in F i g. 1 dargestellten Expander 2. Expander 5 weist 63 digitale Ausgänge auf, von denen jeder einer bestimmten Zahl zugeordnet ist. Diese Zuordnung ergibt sich aus der folgenden Tabelle:

Tabelle I

0, 4, 16, 20, 64, 68, 80, 84, 256, 260, 272, 276, 320, 324, 336, 340, 1024, 1028, 1040, 1044, 1088, 1092, 1104, 1108, 1280, 1284, 1296, 1300, 1344, 1348, 1360, 1364, 4096, 4100, 4112, 4116, 4160, 4164, 4176, 4180, 4352, 4356, 4363, 4372, 4416, 4420, 4432, 4436, 5120, 5124, 5136, 5140, 5184, 5188, 5200, 5204, 5376, 5380, 5392, 5396, 5440, 5444, 5456 und 5460.

Es ist darauf hinzuweisen, daß zu einem bestimmten Zeitpunkt lediglich einer dieser Ausgänge des Expanders erregt sein und damit also lediglich einer der in Tabelle I angeführten Zahlenwerte auftreten kann.

Die 63 Ausgänge des Expanders 5 sind mit den Eingängen des Misch-Gatters 7 verbunden. Auch das Misch-Gatter 7 entspricht in Aufbau und Wirkungsweise dem bekannten Misch-Gatter 3 der zum Stande der Technik gehörenden Einrichtung gemäß F i g. 1.

Das Misch-Gatter 7 teilt die Ausgänge und damit die diesen zugeordneten Werte des Expanders 5 in ihre binär codierten Dezimalanteile auf. Das Misch-Gatter 7 weist 12 Ausgänge auf. Diesen Ausgängen sind die Dezimalzahlen 2, 4, 8, 10, 20, 40, 80, 100, 200, 400, 1000 und 4000 zugeordnet. Es ist darauf hinzuweisen, daß die Signale jeweils eines oder mehrerer Ausgänge des Misch-Gatters 7 den Wert eines Ausgangs des Expanders 5 kennzeichnen. Führt beispielsweise der der Zahl 5460 zugeordnete Ausgang des Expanders 5 ein Signal, dann sind zur Darstellung dieser Zahl die den Werten 4000, 1000, 400, 40 und 20 zugeordneten Ausgänge des Misch-Gatters 7 erregt.

In derselben Weise teilt der Expander 6 seine 6, vom zweiten Teilregister kommenden Eingänge auf 63 diskrete Ausgänge aus. Expander 6 entspricht in Aufbau und Wirkungsweise dem Expander 2 der zum Stande der Technik gehörenden Einrichtung gemäß F i g. 1. Auch hier kann zu einem gegebenen Zeitpunkt jeweils nur einer der 63 Ausgänge des Expanders 5 erregt sein. Die folgende Tabelle gibt die den 63 Ausgängen des Expanders 6 zugeordneten Dezimalzahlen wieder:

Tabelle II

2, 8,10, 32, 34, 40, 42,128,130,136,138,160,162, 168, 170, 512, 514, 520, 522, 544, 546, 552, 554, 640, 642, 648, 650, 672, 674, 680, 682, 2048, 2050, 2056, 2058, 2080, 2082, 2088, 2090, 2176, 2178, 2184, 2186, 2208, 2210, 2216, 2218, 2560, 2562, 2568, 2570, 2592, 2594, 2600, 2602, 2688, 2690, 2690, 2696, 2698, 2720, 2722, 2728 und 2730.

Die 63 Ausgänge des Expanders 6 sind mit den Eingängen des Misch-Gatters 8 verbunden. Auch das Misch-Gatter 8 entspricht in Aufbau und Wirkungsweise dem Misch-Gatter 3 der bekannten Einrichtung gemäß Fig. 1. Das Misch-Gatter 8 teilt die Ausgänge und damit die diesen zugeordneten Werte des Expanders 6 in ihre binär codierte Dezimalanteile auf. Das Misch-Gatter 8 weist 11 Ausgänge auf. Diese 11 Ausgänge sind den Dezimalzahlen 2, 4, 8, 10, 20,

ίο 40, 80, 100, 200, 400 und 2000 zugeordnet.

Die Ausgänge des Misch-Gatters 7 müssen in binär codierter Dezimalform die im ersten der nur scheinbar vorhandenen Teilregister gespeicherte Dualzahl wiedergeben. In entsprechender Weise müssen die Ausgänge d;s Misch-Gatters 8 in binär codierter Dezimalform die Dualzahl wiedergeben, die im zweiten Teilregister gespeichert ist. Es sei hier noch einmal darauf hingewiesen, daß die beiden erwähnten, nur scheinbar vorhandenenTeilregister in Wirklichkeit in dem einzigen Register 4 enthalten sind und daraus durch geeignete Gruppierung der Ausgänge der einzelnen Stufen hervorgegangen sind.

Die Ausgänge der Misch-Gatter 7 und 8 sind in einem Addierwerk 9 zusammengeführt. Ein Weg, die von beiden Misch-Gattern gelieferten Werte zu addieren, besteht in der Verwendung einer »Voraus«-Korrekturschaltung in Verbindung mit einem Binäraddierer. Dieser Weg unterscheidet sich von der üblichen Methode, bei der die Werte selbst abgefragt und dann die Korrekturbeträge bestimmt werden, die notwendig sind, um die gebildete Summe in die richtige binär codierte Dezimalform zu bringen.

Sind die erforderlichen Korrekturbeträge erzeugt, kann also ein Binäraddierer verwendet werden, der die beiden Zahlenwerte und die Korrekturbeträge addiert und daraus ein Äquivalent der Summe der beiden Zahlenwerte in korrigierter, binär codierter Dezimali'orm liefert. Durch Anwendung dieser Methode erreicht man, daß an der Ausgabe des Addierwerkes 9 eine der im Register 4 gespeicherten Dualzahl entsprechende binär codierte Dezimalzahl erscheint.

Zur Vereinfachung der Erklärung der Wirkungsweise wird im folgenden ein Ausgang des Misch-Gatters 7 mit A und ein Ausgang des Misch-Gatters 8 mit B bezeichnet. Beispielsweise erhält der dem Wert 100 zugeordnete Ausgang des Misch-Gatters 7 die Bezeichnung 100^4. Ein Kriterium zur Bestimmung, ob eine Korrektur erforderlich ist, liefert der folgende Ansatz, wobei ein Punkt eine UND-Funktion und ein + eine ODER-Funktion kennzeichnet. Der Buchstabe C steht für einen Übertrag aus einer niedrigeren Stelle. Immer wenn eine der folgenden Beziehungen erfüllt ist, wird in der betreffenden Stelle eine »6« (4 -f- 2) addiert.

Für die Einerstelle gilt die Beziehung:

SA · (SB + AB + 2B) + SB ■ (SA + 4A + 2A) + 4A-4B-(2A + 2B).

Für die Zehnerstelle gilt die Beziehung:

80A - (SOB + 4OB + 20B) + SOB ■ (SOA + 4OA + 20A) + 4OA ■ 4OB ■ (2OA + 20B).

Die Beziehung für die Hunderterstelle lautet:
400,4 · 4005 · (200yl + 2005).

In F i g. 3 sind die logischen Schaltungen angegeben, die erforderlich sind, um die genannten Beziehungen zu verwirklichen. Eine Beschreibung im einzelnen

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erübrigt sich, da sich der Schaltungsaufbau direkt 500 T der Zehnerstelle liefert ebenfalls keinen Korrekaus den genannten Beziehungen ergibt. Es liefert die turbetrag. Die Korrekturschaltung 500 H der Hun-Korrekturschaltung 500 U den Korrekturbetrag UC derterstelle liefert einen Korrekturbetrag, da der Teil für die Einerstelle, die Korrekturschaltung 500 T den 400 Λ · 4005 · (200,4 + 2005)
Korrekturbetrag TC für die Zehnerstelle, die Korrek- 5

türschalung 500 H den Korrekturbetrag HC für die der Beziehung erfüllt ist. Der in Fi g. 3 B dargestellte

Hunderterstelle. Binäraddierer 550 befindet sich an der Stelle, an der

Es ist die Aufgabe des Binäraddierers 550, die an den die letzten Schritte der Umsetzung der Dualzahl in die Ausgängen der Misch-Gatter 7 und 8 liegenden Zahlen- äquivalente binär codierte Dezimalzahl erfolgen. Der werte zusammen mit den in den Korrekturschaltungen io Binäraddierer 550 besteht aus Halbaddierern HA, gebildeten Korrekturbeträgen zu addieren. Der Binär- Volladdierern FA und Mehrfachaddierern SA. Aufbau addierer 550 liefert dann die der im Register 4 ge- und Wirkungsweise von Halbaddierer und Volladdierer speicherten Dualzahl äquivalente binär codierte Dezi- sind hinreichend bekannt. Sogenannte Mehrfachmalzahl, addierer weisen mehrere, beispielsweise 7 Eingänge

Die Wirkungsweise des Binäraddierers 550 kann in 15 und 3 Ausgänge auf. Einer der 3 Ausgänge ist der

der folgenden Beschreibung der Wirkungsweise des Summenausgang S, an dem die Summe der 7 Eingangs-

ersten Ausführungsbeispiels entnommen werden. größen erscheint. Den beiden anderen Ausgängen sind

Die Erläuterung der Wirkungsweise erfolgt an Hand ein erster Übertrag C₁ und ein zweiter Übertrag C₂

eines Zahlenbeispieles. Angenommen, in das Register 4 eines zweistelligen Übertrages zugeordnet,

sei die dreizehnstellige Dualzahl 1111111111111 ein- 20 Es sei hier erwähnt, daß das Addierwerk 9 auch in

gegeben, die in die äquivalente binär codierte Dezimal- anderer Weise als hier dargestellt aufgebaut sein kann,

zahl umgesetzt werden soll. Dieser dreizehnstelligen um eine korrekte Addition der beiden binär codierten

Dualzahl entspricht die Dezimalzahl 8191 und die Dezimalzahlen zu erzielen. Beispielsweise kann ein

binär codierte Dezimalzahl Binäraddierer und zugehörige Korrekturschaltung

1000(XIOOO)OOOI(XIOO)IOOi(XIO)OOOI(XI). ²⁵ verwendet werden, wie er in »Computer Logic The

Functional Design of Digital Computers«, von Ivan

Sobald die dreizehnstellige Dualzahl im Register4 Fl ores, S. 182 bis 187, beschrieben ist. Ein derart

gespeichert ist, sind die Ausgänge sämtlicher Stufen ausgebautes Addierwerk ist aber langsamer als das im

erregt, Die 6 Eingänge des Expanders 5 entsprechen erfindungsgemäßen Ausführungsbeispiel verwendete.

der Dualzahl 1010101010100. Expander 5 decodiert die 30 Im folgenden werden für die Halbaddierer HA, VoIl-

6 Eingänge und erregt den der Dezimalzahl 5460 züge- addierer FA und Mehrfachaddierer SA und ebenso für

ordneten Ausgang. Bei erregtem, der Zahl 5460 züge- die verschiedenen Ein- und Ausgänge die auch in der

ordneten Ausgang des Expanders 5 werden die den Zeichnung angegebenen Kurzbezeichnungen verwendet.

Zahlen 4000, 1000, 400, 40 und 20 zugeordneten Aus- An sämtlichen Eingängen von FA 517 liegt eine 0,

gänge des Misch-Gatters 7 erregt. Am Ausgang des 35 da 25, IA und Korrekturbetrag UC von 500C/0 sind.

Misch-Gatters 7 erscheint die binär codierte Dezimal- Somit liegt am Ausgang S eine 0, und der Übertrag C₁

zahl ist 0. Dieselben Verhältnisse liegen bei SA516 und

0101 (X1000) 0100 (χ 100) 0110 (X10) 0000 ( χ 1). ^FAS1* ^vor' ^ deren sämtlichen Ein- und Ausgängen

^v ' ' ' ^v ' eine 0 liegt. Da der Übertrag C von FA 515 und der

Diese binär codierte Dezimalzahl ist das Äquivalent 40 zweite Übertrag C₂ von FA 516 0 sind, liegt an beiden

der im ersten Teilregister gespeicherten Dualzahl. Eingängen und am Ausgang der ODER-Schaltung 514

In entsprechender Weise sind sämtliche sechs Ein- eine 0. Am Ausgang S von FA 513 erscheint eine 1 und

gänge des zweiten Teilregisters zum Expander 6 erregt. kein Übertrag, da am Eingang 1OA und an dem mit

Die in den Expander 6 eingegebene Dualzahl ist dem Ausgang der ODER-Schaltung 514 verbundenen

0101010101010. Da sämtliche 6 Eingänge des Expan- 45 Eingang eine 0 und am Eingang 105 eine 1 liegt,

ders 6 erregt sind, ist der der Zahl 2730 zugeordnete Der Ausgang C von FA 513 ist der Eingang 20 C

Ausgang des Expanders erregt. zur Korrekturschaltung 500 Γ und liegt aufO. Des-

Wird dem Misch-Gatter 8 die Dezimalzahl 2730 ein- wegen wird von der Korrekturschaltung 500 Γ kein

gegeben, so werden seine den Zahlen 2000, 400, 200, Korrekturbetrag geliefert. An den Eingängen SA 512

100, 20 und 10 zugeordneten Ausgänge erregt. Am 50 liegt eine 0 von TC der Korrekturschaltung 500 T,

Ausgang des Misch-Gatters 8 erscheint somit die binär ein 0 von C von FA513 und jeweils eine 1 von 20.4

codierte Dezimalzahl und 205. Am Ausgang S von SA 512 liegt somit eine 0,

0010 (X 1000) Olli (X 100) 0011 (X 10) 0000 (X 1). *^{n erste} _n ^r Übertrag C₁ von 1 und ein zweiter Übertrag

C₂ von 0. Am Eingang von SA511 hegt auf 405 und

Diese binär codierte Dezimalzahl entspricht der vom 55 auf TC von der Korrekturschaltung 500Tjeweils eine 0, zweiten Teilregister in den Expander 6 eingegebenen auf 40/4 und auf C₁ von 5Λ 512 jeweils eine 1, so daß Dualzahl. Die beiden von den Ausgängen der Misch- am Ausgang an S eine 0, an C₁ eine 1 und an C₂ eine 0 Gatter 7 und 8 gelieferten binär codierten Dezimal- erscheint. Am Eingang von SA 510 liegt ein 80 Λ, 805 zahlen werden im Addierwerk 9 addiert. Am Ausgang und an C₂ von SA 512 eine 0 und an C₁ von SA 511 des Addierwerkes 9 muß die binär codierte Dezimal- 60 eine 1, so daß am Ausgang an S eine 1, aber keine zahl Überträge erscheinen.

1000 ( X1000) 0001 (χ 100) 1001 ( χ 10) 000 ( χ 1) ^Oll ^gänge der ODER-Schaltung 509 sind mit C₁

von SA 510 und C₂ von SA 511 verbunden und liegen

gebildet werden. beide auf 0, so daß am Ausgang ebenfalls eine 0 er-

Wendet man die drei genannten Korrekturbeziehun- 65 scheint. Am Eingang von FA 503 liegt an 100yl und

gen auf das gewählte Zahlenbeispiel an, dann wird von vom Ausgang der ODER-Schaltung 509 jeweils eine 0

der Korrekturschaltung 500 U der Einerstelle kein und an 1005 eine 1, so daß am Ausgang an S eine 1

Korrekturbetrag geliefert. Die Korrekturschaltung und an C eine 0 erscheint. Am Eingang von SA507

liegt an 200 A und an C von FA 508 jeweils eine 0, während an 2005 und HC von der Korrekturschaltung 500// eine 1 liegt, so daß am Ausgang an 5 eine 0, an C₁ eine 1 und an C₂ eine 0 erscheint. Am Eingang SA506 liegt an 400A, 4005, C₁ von SA507 undanHC von der Korrekturschaltung 500//jeweils eine 1, so daß am Ausgang an S eine 0, an C₁ eine 0 und an C₂ eine 1 erscheint. Am Eingang von A4 505 liegt an C₁ von SA 506 und an C₂ von SA 507 jeweils eine 0, so daß auch am Ausgang an S und C jeweils eine 0 erscheint.

Der ODER-Schaltung 504 wird von C von HA 505 eine 0 und von C₂ von SA 506 eine 1 zugeführt, so daß am Ausgang eine 0 erscheint. Am Eingang HA 503 liegt an 1000Λ und vom Ausgang der ODER-Schaltung 504 jeweils eine 1, so daß am Ausgang an S eine 0 und an C eine 1 erscheint. Am Eingang von A4 502 liegt an 20005 und an C von 77/1503 jeweils eine 1, so daß am Ausgang an S eine 0 und an C eine 1 erscheint. Am Eingang von A4 501 liegt an 4000 Λ und an C von HASGl jeweils eine 1, so daß am Ausgang an S eine 0 und an C eine 1 erscheint.

Es ist festzustellen, daß jeweils der Summenausgang S eine jeden der verschiedenen Addierer einer ganz bestimmten Binärstelle in einer bestimmten Dezimalstelle der binär codierten Dezimalzahl zugeordnet ist.

Die Ausgänge des Binäraddierers 550 bilden die Ausgänge des Umsetzers mit Ausnahme der Binärstelle 2° der Einerstelle der binär codierten Dezimalzahl. Wie bereits bei der Abhandlung des Standes der Technik erwähnt, muß die Binärstelle 2° des Registers 4 keinem Expander zugeführt werden, da sie lediglich die Gerade-Ungerade-Information für die binär codierte Dezimalzahl liefert. Außerdem entspricht das im Register 4 gespeicherte Bit 2° dem Wert des Bits 2° der Einerstelle der binär codierten Dezimalzahl. Somit erscheint am Ausgang der erfindungsgemäßen Einrichtung die binär codierte Dezimalzahl

1000 ( χ 1000) 0001 (χ 100) 1001 (χ 10) 0001 (χ 1),

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da in der Stufe 2° eine 1 gespeichert ist. Es zeigt sich also, daß die gelieferte binär codierte Dezimalzahl der im Speicher 4 gespeicherten Dualzahl äquivalent ist.

Expander 5 enthält 400 Dioden. Misch-Gatter 7 und Misch-Gatter 8 verzweigen auf jeweils 63 Leitungen für im Mittelwert 4 binär codierte Dezimalstellen. Auf dieser Grundlage enthalten die Misch-Gatter 7 und 8 etwa 500 Dioden. Die erfindungsgemäße Einrichtung benötigt demnach für die erforderliche Dehnung und Mischung etwa 1300 Dioden. Dagegen würde eine dem Stande der Technik entsprechende Einrichtung bei einer 13-stelligen Dualzahl für die Dehnung etwa 50 000 und für die Mischung weitere 12 000 Dioden erfordern. Für die gesamte Einrichtung zur Umsetzung ergeben sich dann etwa 66 000 Dioden. Diese Gegenüberstellung zeigt, daß bei der erfindungsgemäßen Einrichtung die weitaus geringere Anzahl von Schaltelementen erforderlich ist.

In F i g. 4 ist ein zweites Ausführungsbeispiel einer erfindungsgemäßen Einrichtung dargestellt. Es ist wiederum willkürlich eine Einrichtung für eine 13stellige Dualzahl gewählt.

Es läßt sich zeigen, daß auch bei der scheinbaren Aufteilung des Registers in zwei Teilregister die für die Expander und Misch-Gatter erforderliche Anzahl von Dioden mit steigender Größe der umzuwandelnden Dualzahl ungeheuer ansteigen würde. Abhilfe kann hier eine Aufteilung in mehr als zwei Teilregister schaffen. Diese weitergehende Aufteilung ergibt sich aus dem in F i g. 4 dargestellten zweiten Ausführungsbeispiel. Ganz allgemein kann das binäre Speicherregister in beliebig viele Teilregister aufgeteilt werden, es muß lediglich sichergestellt sein, daß jede Stufe des binären Speicherregisters mit einem und nur einem Expander verbunden ist.

Das binäre Speicherregister 10 der Einrichtung gemäß F i g. 4 enthält 13 Stufen 2° bis 2^ia. Aufbau und Wirkungsweise entspricht dem Register 4 der Einrichtung gemäß F i g. 2.

Register 10 ist in 4 Teilregister aufgeteilt. Das erste Teilregister enthält die Stufen 2¹², 2¹⁰ und 2⁸, deren Ausgänge mit den Eingängen des Expanders 11 verbunden sind. Das zweite Teilregister enthält die Stufen 2ⁿ, 2⁹ und 2⁷, deren Ausgänge mit den Eingängen des Expanders 12 verbunden sind. Das dritte Teilregister enthält die Stufen 2^e, 2⁴ und 2², deren Ausgänge mit den Eingängen des Expanders 13 verbunden sind. Schließlich enthält Teilregister 4 die Stufen 2⁵, 2^S und 2¹, deren Ausgänge mit den Eingängen des Expanders 14 verbunden sind.

Jeder Expander verteilt seine ihm zugeordneten drei Dezimaleingänge auf 7 Dezimalausgänge. Jedes Misch-Gatter teilt die 7 Ausgänge des zugeordneten Expanders auf die binär codierten Dezimalkomponenten auf. Aufbau und Wirkungsweise der Expander und Misch-Gatter entsprechen denen des ersten Ausführungsbeispiels.

Die den Ausgängen der 4 Misch-Gatter 15, 16, 17 und 18 zugeordneten Zahlenwerte werden den Eingängen der Addiereinrichtung 22 zugeführt. Die Addiereinrichtung 22 enthält drei getrennte Addierwerke 19, 20 und 21, die die erforderlichen Additionen vornehmen. Die am Ausgang des Misch-Gatters 15 und die am Ausgang des Misch-Gatters 16 anstehenden Zahlenwerte werden im Addierwerk 19 addiert. Dasselbe geschieht durch das Addierwerk 20 für die am Ausgang der Misch-Gatter 17 und 18 anstehenden Zahlenwerte. Die an den Ausgängen der Addierwerke 19 und 20 gebildeten Zahlenwerte werden im Addierwerk 21 addiert, so daß die gebildete Summe das Äquivalent der im Register 10 gespeicherten Dualzahl in binär codierter Dezimalform darstellt. Die Addierwerke 19, 20 und 21 gehören zum bekannten Stand der Technik. Die »Voraus«-Korrekturschaltung und der Binäraddierer des ersten Ausführungsbeispiels sind in diesem zweiten Ausführungsbeispiel nicht verwendet, um zu zeigen, daß auch übliche Addiereinrichtungen verwendbar sind. Die Wirkungsweise des zweiten Ausführungsbeispiels wird an Hand des gleichen, bei der Beschreibung des ersten Ausführungsbeispiels verwendeten Zahlenbeispiels beschrieben. Es wird also angenommen, in jeder Stelle des Registers 10 sei eine 1 gespeichert, was der Dezimalzahl 8191 und der binär codierten Dezimalzahl

1000 (χ 1000) 0001 ( X100) 1001 (χ 10) 0001 ( χ 1)

entspricht. In diesem Falle sind die Ausgangsleitungen sämtlicher Stufen des Registers 10 erregt. Die drei erregten Eingänge des Expanders 11 ergeben auf der dem Wert 5376 zugeordneten Ausgangsleitung ein Signal. In entsprechender Weise ist die dem Wert 2688 zugeordnete Ausgangsleitung des Expanders 12, die dem Wert 84 zugeordnete Ausgangsleitung des Expanders 13 und die dem Wert 42 zugeordnete Ausgangsleitung des Expanders 14 erregt. Am Ausgang des Misch-Gatters 15 sind die den Werten 4000,1000, 200,

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100, 40, 20,10, 4 und 2 zugeordneten Ausgänge erregt. Die am Ausgang des Misch-Gatters 15 anstehende, binär codierte Dezimalzahl ist demnach

0101 (χ 1000) 0011(X 100) Olli (X10) 0110 ( X1).

Am Ausgang des Misch-Gatters 16 erscheint die binär codierte Dezimalzahl

0010(XIOOO)OIIO(XIOO)IOoO(XIO)IOOO(XI).

Am Ausgang des Misch-Gatters 17 erscheint die binär codierte Dezimalzahl

1000(XlO)OlOO(Xl).

Am Ausgang des Misch-Gatters 18 erscheint die binär codierte Dezimalzahl

0100(xl0)1000(xl).

Die von den Misch-Gattern 15 und 16 gelieferten Zahlenwerte werden im Addierwerk 19 addiert, der demnach die binär codierte Dezimalzahl

1000 (X1000) 0000 (χ 100) 0110 (χ 10) 0100 (χ 1)
mit dem Dezimalwert 8064 liefert. Die Zahlenwerte der Misch-Gatter 17 und 18 werden im Addierwerk 20 addiert, das dann den binär codierten Dezimalwert

0001 (χ 100) 0010 (χ 10) 0110 (X1)

nächstfolgende ganze Zahl aufgerundet werden. Ist beispielsweise η = 17, so liefert der Ausdruck für die Anzahl der Mehrfachaddierer einen Wert vom 1 + 2,2, also 3,2. Dieser Wert würde auf 4 aufgerundet werden, so daß in diesem Falle 4 Mehrfachaddierer erforderlich wären.

Für jeden Expander sind 21 Dioden erforderlich, so daß insgesamt 84 Dioden für sämtliche Expander erforderlich wären. Unter den gleichen Voraussetzungen

ίο wie beim ersten Ausführungsbeispiel, daß sich nämlich jeder Ausgang des Expanders aus 4 binär codierten Dezimal komponenten zusammensetzt, so ergibt sich bei insgesamt 28 Ausgängen eine erforderliche Anzahl von 132 Dioden für die Mischung. Beim betrachteten Ausführungsbeispiel wären demnach für die Dehnung und Mischung insgesamt nur 16 Dioden erforderlich.

Wie bereits ausgeführt, würde eine zum Stande der

Technik gehörende Einrichtung angenähert 66 000 Dioden erfordern, um eine entsprechende Dehnung und Mischung ausführen zu können. Daraus ergibt sich eine Einsparung von 99,7 % an Schaltelementen, wenn das Register 10 erfindungsgemäß in 4 Teilregister aufgespalten wird. Der bei der erfindungsgemäßen Einrichtung zusätzlich erforderliche Aufwand von 3 Addierern ist offensichtlich unbeachtlich.

mit dem Dezimalwert 126 liefert.

Die von den Addierwerken 19 und 20 gelieferten Zahlenwerte werden im Addierwerk 21 addiert. Das Addierwerk 21 liefert somit die binär codierte Dezimalzahl

1000 (x 1000) 0001 (x 100) 1001 (XlO) 0000 (X 1)

mit dem Dezimalwert 8190. Wie im Ausführungsbeispiel 1 wird die Stelle 2° der einer in der binär codierten Dezimalform direkt von der Stelle 2° des Registers 10 bestimmt. Am Ausgang der Einrichtung erscheint somit die binär codierte Dezimalzahl

1000 ( χ 1000) 0001 ( χ 100) 1001 ( χ 10) 0001 ( χ 1).

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Es ist festzustellen, daß 3 Addierwerke erforderlich sind, um eine korrekte Addition der 4 von den 4 Misch-Gattern gelieferten binär codierten Dezimalzahlen zu erhalten. Bei der erfindungsgemäßen Einrichtung ist ein Addierwerk weniger erforderlich, als Misch-Gatter vorhanden sind. Wird die erfindungsgemäße Einrichtung beispielsweise mit 3 Misch-Gattern aufgebaut, so sind lediglich 2 Addierwerke erforderlich. Das erste Addierwerk würde die Ausgangswerte des ersten und des zweiten Misch-Gatters addieren, während das zweite Addierwerk die Ausgangswerte des ersten Addierwerkes und des dritten Misch-Gatters addieren und daraus die binär codierte Dezimalzahl mit Ausnahme des Bits 2° der Einerstelle bilden würde.

Eine weitere Einsparung an Schaltelementen und eine weitere Vereinfachung der Einrichtung kann daduich erzielt werden, daß ein Addierwerk verwendet wird, das gleichzeitig mehr als zwei binär codierte Dezimalzahlen addieren kann. Die zum Aufbau der Addiereinrichtung 22 erforderliche Anzahl derartiger Mehrfachaddierer ist abhängig von der Anzahl der verwendeten Misch-Gatter. Die Anzahl der erforderlichen Mehrfachaddierer ergibt sich aus dem Ausdruck [1 + (n—6)/5]. Hierbei entspricht η der Anzahl der Misch-Gatter. Der Wert («—6)/5 ist nur von Bedeutung, solange er positiv ist, während er in allen anderen Fällen als 0 anzunehmen ist. Der erhaltene Wert für die Anzahl der Mehrfachaddierer sollte stets auf die

Claims (6)

Patentansprüche:

1. Einrichtung zur Umsetzung von Dualzahlen in binär codierte Dezimalzahlen in paralleler Darstellung, wobei die umzusetzende Dualzahl in einem binären Speicherregister gespeichert ist, dadurchgekennzeichnet, daß die Ausgänge des Speicherregisters (4) so gruppiert sind, daß zwei oder mehrere Teilregister entstehen, deren Inhalte addiert die im Speicherregister gespeicherte Dualzahl ergeben, daß die Ausgänge der Teilregister über jeweils zugeordnete Expander (5, 6) und Misch-Gatter (7, 8) geführt sind, die den Inhalt der Teilregister in die binär codierte Dezimalform bringen, und daß die Ausgänge der Misch-Gatter (7, 8) einer Addiereinrichtung (9) zugeführt werden, an deren Ausgang die der Dualzahl entsprechende binär codierte Dezimalzahl gebildet wird.

2. Einrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die durch die Gruppierung der Ausgänge des Registers gebildeten Teilregister jeweils entweder nur Stellen mit geraden oder jeweils nur Stellen mit ungeraden Stellengewichten des Registers zugeordnet sind.

3. Einrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Addiereinrichtung eine »Voraus«-Korrekturschaltung (Fig. 3a) in Verbindung mit einem Binäraddierer (550) enthält.

4. Einrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Addiereinrichtung eine »Voraus«-Korrekturschaltung in Verbindung mit einem Mehrfachaddierer enthält.

5. Einrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Addiereinrichtung aus Addierern für binär codierte Dezimalzahlen besteht, deren Anzahl um 1 geringer ist als die Anzahl der vorgesehenen Misch-Gatter.

6. Einrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Addiereinrichtung aus gleichzeitig bis zu 6 binär codierten Dezimalzahlen addierenden Mehrfachaddierern besteht, deren

Mindestanzahl durch den auf eine ganze Zahl aufgerundeten Ausdruck [1— («—5)/6] bestimmt wird, wobei η der Anzahl der verwendeten Misch-Gatter entspricht und der Ausdruck («—5)/6 = 0 gewählt wird, wenn er sich als negativ erweist.

Hierzu 2 Blatt Zeichnungen