DE2140858A1

DE2140858A1 - Paritaetsbit-vorhersageschaltung fuer eine stellenverschiebeeinrichtung

Info

Publication number: DE2140858A1
Application number: DE19712140858
Authority: DE
Inventors: Herbert Chilinski; Hellmuth Roland Geng; Johann Hajdu
Original assignee: IBM Deutschland GmbH
Current assignee: IBM Deutschland GmbH
Priority date: 1971-08-14
Filing date: 1971-08-14
Publication date: 1973-03-08
Also published as: GB1397271A; IT959921B; DE2140858C3; FR2149768A5; JPS4828153A; JPS5212014B2; DE2140858B2

Description

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Böblingen, den 10. August 1971 km-ba

Aktenzeichen; Neuanineldung Aktenzeichen aer Arnaelderin: Docket GL 871 016/9 71 020

Paritätsbit-Vorhersageschaltung für eine Stellenverschiebeeinrichtunq

Die Erfindung betrifft eine Paritätsbit-Vorhersageschaltung für« eine Stellenverschiebeeinrichtung bei Datenverarbeitungsanlagen, die uienrere selektiv ansteuerbare Verschiebeebenen aufweist zur parallelen Verschiebung von aus binären Bits bestehenden Eingang sdatengruppen uu unterschiedliche Stellenbeträge.

i^s ist bekannt, digitale Verknüpfungsoperationen aurch Verwendung von Paritätsbits zu prüfen. Hierzu wird aus den Operandenbits unabhängig von der Bildung des Verknüpfungsresultats ein Resultat-Paritätsbit abgeleitet, das später mit der tatsächlichen Resultatparität auf Übereinstimmung verglichen wird» Derartige Operationen sind auch in Verbindung rait der Ausführung von Stellenverschiebungen bekannt (IBM Technical Disclosure Bulletin, Juli 1965, Seite 238). Das Paritätsbit der verschobenen Daten wird dadurch gebildet, daß aus dem Paritätsbit der Eingangsdaten, aus den Datenbits, die während des Verschiebevorganges überlaufen, d. h. aus dem Stellenbereich der Verschiebeeinrichtung herausgeschoben werden, und aus den Daten, die während des Verschiebevorganges in die Verschiebeeinrichtung hin-

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eingeschoben werden, die Modulo-2-Summe gebildet wird. Der hierfür benötigte Schaltungsaufwand ist jedoch erheblich, da die Paritätsbits völlig unabhängig von den die Verschiebeoperation ausführenden Daten zu erzeugen sind.

Dieser Umstand fällt umso mehr ins Gewicht, je größer der Verschiebebetrag (Anzahl der Stellen, um die verschoben wird) ist. Dies trifft insbesondere auf Stellenverschiebeeinrichtungen zu, bei welchen die Verschiebeoperationen durch mehrere unabhängig voneinander betätigbare Schaltungsebenen erfolgen, von denen jede eine parallele Stellenverschiebung der Eingangsdaten um eine hestimmmte Anzahl Binärstellen ausführt, wenn sie durch ein Aus- ψ wahlsignal wirksam gemacht wird (USA-Patent 3 274 556). Durch gleichzeitige Ansteuerung mehrerer dieser Ebenen können die Eingangsdaten sehr schnell ma größere Stellenbeträge, wie 4, 8, 16 oder mehr binär© Steilen* verschoben werden.

Aufgabe der Erfindung ist es, unter Vermeidung der genannten Nachteile eine Paritätsbit-Vorhersageschaltung anzugeben, die parallel zur Ausführung der Stellenverschiebung eine Bildung der Paritätsbits für die stelienverschobenen Datengruppen gestattet und hierzu nur einen verhältnismäßig geringen zusätzlichen Schaltungsaufwand erfordert. Gemäß der Erfindung wird dies dadurch erreicht, daß zur Verwendung von Zwischenergebnissen t der Verschiebeoperation für die Erzeugung des Ausgangsparitätsbits an die Eingänge aller Verschiebeebenen Anzeigeschaltungen für die Zahl der signifikanten Bits angeschlossen sind, die bei einer Verschiebeoperation aus der betreffenden Ebene herausgeschoben werden (überlauf), und daß die Ausgangssignale der Anzeigeschal tungen zusammen mit dem Paritätsbit der Eingangs-Datengruppe einer EXKLUSIV-ODER-Schaltung zugeführt werden, die das Eingangsparitätsbit entsprechend der durch die Verschiebung aufgetretenen Veränderung der Daten modifiziert.

Verschiedene vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung sind aus den Ansprüchen ersichtlich. Nachfolgend

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ist ein Ausführungsbeispiel der Erfindung anhand von Zeichnungen erläutert. Ls zeigen.

ifivj. l ein Blockdi&graiiiin einer Stcllenverschiebeein-

richtung. die drei Schaltungseberien aufweist unu mit o.er eri.^:indungsgeiuäßen Paritätsbit--Generatorschaltung ausgerüstet ist,- und

I¹Xv₃. 2 eii ·vereinfachtes Blockschaltbild einer vier

Schaltungsebenen aufweisenden Stellenverschiebeeinrichtung rait der erfindungsgeinäßen Paritätsbit-Generatorschaltung.

jJie in Fig. 1 aargestellte Schaltung dient zur Stellenverschiebung eines Bytes, das acht Bits 0, 1, . .., 7 sowie ein Paritätsbit P umfaßt, un einen Stellenbetrag von L-JuIl bis zu sieben Stellen. Die Schaltung enthält drei Ebenen I, II, III, von denen axe oberste zur Ausführung einer Stellenverschiebung um den Stellenbetrag 1 dient, während die anderen beiden Ebenen II und III Stellenverschiebungen um den Betrag 2 und 4 vornehmen. Jede der ebenen besteht aus einer Anzahl UND-Schaltungen 22, die entsprechend den Bitstellen der Verschiebeeinrichtung in Zweiergruppen bzw. Dreiergruppen zusammengefaßt sind. Die Stellenordnung der einzelnen Gruppen ist bei ihren Ausgangsleitungen mit 0, l_f ..., 7 angegebenen. Ebenso sind die Eingänge der UND-Schaltungen mit der Stellenordnung der ihnen zugeführten Bits bezeichnet. Sofern es sich um Dreiergruppen handelt, ist eine der UND-Schaltungen, z. B. 23, für eine Linksverschiebung, eine weitere, z. B. 24, für eine Rechtsverschiebung und die dritte, z. B. 25, für einen Durchlaß des Lingangsbits ohne Verschiebung vorgesehen. Innerhalb der Zweiergruppen dient eine UND-Schaltung für den direkten Durch-IaL des Lingangsbits, wie z. B. die UND-Schaltung 26, während die anderü UlJD-Schaltung entweder eine Linksverschiebung wie z. B. 27, oder eine Rechtsverschiebung, wie z. B. 23, ausführt. Der Ebene I sind Lteuerleituncjcn VSRl, HVSl und VSLl zugeordnet, von denen cie Leitung VSiU diejenigen UND-Schaltungen für einen Signaldurch-

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laß vorbereitet, die eine Rechtsverschiebung ausführen, wie z. B. die DHD-Schaltungen 24 und 2i>. Die Leitung W£k führt ein Steuersignal zu den Ui\!D-Schaltungen, wie z. L". 25 und 26, die für einen direkten Signaldurchlaß ohne Verschiebung vorgesehen sind. Die Steuerleitung VSLl bereitet alle UND-Schaltungen der Stufe I vor, uie für eine Lixxksverschiebung uia eine Litstelle vorgesehen, wie z. B. die UND-Schaltungen 23 und 27.

Den Ui>iD-Schaltungen 22 der Ebene I werden über eine Sammelleitung 30 die Bits 0, 1, ..., 7 des Bxngangsdatenbytes zugeführt.

^ Die einer jeden UND-Schaltung zugeführte Bitstelle ist an; Eingang der UHD-Schaltung angegeben. Die UMD-Schaltungen der Ebene II empfangen ihre Eingangssignale von den UND-Schaltungen 2 2 der Ebene I über ODER-Koppelpunkte 31, Leitungen 32 und eine Sammelleitung 33. Auch hier ist die Stellenzuordnung zwischen den Ausgängen der Ebene I und den Eingängen der Ui-JD-Scnalturig 22 in der Ebene II durch Bezeichnung der Stellenwerte bei den betreffenden Leitungen angegeben. Das gleiche gilt für die Eingangsverbindungen der Ebene III. In ihrem Aufbau gleichen die Ebenen II und III der oben beschriebenen Ebene I, mit der Ausnahme, daß die einer Linksverschiebung bzw. einer Rechtsverscniebung zugeordneten UND-Schaltungen einer jeden Stelle jeweils mit der um zwei Stellen bzw. um vier Stellen versetzten

f Ausgangsleitung der vorausgehenden Ebene verbunden sind. Jede der Ebenen II und III besitzt eine Gruppe von Steuerleitungen VSR2, NVS2, VSL2 und VSR4, WVS4, VSL4. Auf diesen Leitungen treten Steuersignale auf, die entweder einen Signaldurchlaß ohne Verschiebung (Steuersignal auf Leitung NVS2 oder IJVSi) , eine Re cn tsver Schiebung- um zwei bzw. vier Stellen (Steuersiuna-Iu auf Leitung VSI\2 oder VSR4) oder eine Links verschiebung uia üv.oi oder vier Stellen (Steuersignal auf Leituny VSL2 oder VSL4) bewirken. Die Ausgangsleitungen der Ebene III sind an eine Sammelleitung 35 angeschlossen, auf welcher die Bits 0, 1, ..., 7 des stellenverschobenen bzw. ohne Stellenverschiebung durcn die Einheit geleiteten Ausgangsdatenbytes erscheinen.

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Zur Vornersage des Paritätsbits des Ausgangsdatenbytes sind den ebenen I, II und III Anzeigesciialtungen 36, 37 und 38 für die bits vorgesehen,- die während einer Verschiebeoperation innerhalb der Schaltungsebenen aus der Einheit herausgescnoben werden (überlauf) . Für die Ebene I kann es sica dabei nur um das Bit O iia B'alle einer Linksverschiebung und um das Bit 7 iai Falle einer Rechtsverschiebung handeln. Die Anzeigeschaltung 36 weist zwei UND-Schaltungen 40, 41 auf. bin Eingang der UND-Schaltung 40 ist mit der das Bit 0 führenden eingangsleitung und ein Eingang der UND-Schaltung 41 mit der Bit 7 führenden Eingangsleitung verbunden. Die andere Eingangsleitung der UND-Schaltung 40 ist mit der Steuerleitung VSLl und die andere Eingangsleitung der UND-Schaltung 41 ist mit der Steuerleitung VSRl verbunden. Die Ausgangsleitungen beider UND-Schaltungen 40, 41 sind über einen ODER-Koppelpunkt 42 und eine Leitung 43 an eine EZKLUSIV-ODER-Schaltung 44 angeschlossen.

Die Anzeigescnaltung 37 der Ebene II weist entsprechende UIID-Schaltungen auf, von denen die einen Eingänge lait den Überlauf- J Eingangsleitungen üer Ebene II verbunden sind. Diese Leitungen entsprachen den Bitstellen 0, 1, 6 und 7. Die anderen Eingänge der UND-Schaltungen 46 bis 49 sind an die Steuerleitungen VSL2 und VSR2 angeschlossen. Die Ausgänge der UiID-Schaltungen 46 und 47 sowie 48 und 49 sind über je einen ODER-Koppelpunkt mit einer EXKLUSIV-ODER-Schaltung 50 verbunden.

Die Anzeigeschaltung 38 der Sbene III besitzt entsprechende UND- ·/ Schaltungen, wie z. B. die UND-Schaltungen 51 und 52« Die Eingangsleitungen dieser UND-Schaltungen sind einerseits mit den S teuer leitungen VSL4 und-Vblvi und andererseits mit den Überlauf-Eingangs leitungen der übene III verbunden, die den Bitstellen 0, 1, 2, 3, 4, 5, 6 und 7 zugeordnet sind. Mit den UND-Schaltungen der Anzeigeschaltung 30 sind somit alle Bit-Eingangsleitungen eier Ebene III verbunden, da in dieser Ebene ein Überlauf von vier Stellen nach links oder von vier Stellen nach rechts erfolgen kann. Die Ausgange der UND-Schaltungen von Anzeigeschaltung 38

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sind paarweise über ODER-Schaltpunkte an EXKLUSIV-ODER-Glieder 53 und 54 angeschlossen, die zusammen mit den EXKLUSIV-ODER-üliedern 50 und 44 Teil einer EXKLUSIV-ODER-Schalbung 55 ist, die eine ßaumstruktur aufweist. Diese Schaltung aient zur Modifikation des dem Eingangsdatenbyte zugeordneten Paritätsbits, das über eine Leitung 56 dem zweiten Eingang ues EXKLUSIV-ODER-Gliedes 44 zugeführt wird. Ls findet somit eine Zusammenfassung aller von den Anzeigeschaltungen 36, 37 und 38 angezeigten signifikanten überlaufbits und des PariLätsbits in Eingangsaacenbyte entsprechend der logischen Verknüpfung EXKLUSIV-ODER statt. Das auf einer Ausgangsleitung 57 des letzten EXKLüSIV-QDER-Gliedes 53 der Schaltung 55 auftretende Signal stellt das vorhergesagte Paritätsbit P¹ für das auf der Sammelleitung 35 erscheinende Ausgangsdatenbyte dar.

Angenommen, der Schaltung von Fig. 1 wird ein EingangsäatenL vte mit dem Wert üUlllOüO und dem Paritätsbit 1 (Ergänzung auf gerade Anzahl Einsen) zugeführt_f das unter eier Wirkung von Signalen auf uen S teuer leitungen V.SLl, VSLl und 1-/VS4 gemäß folgender Darstellung um drei Steilen nacn links verschoben werden soll.

Stellenwerts Eingangsdatenbits:

Verschieberesultat:

0123 4 567 00111000

00111000000

In der Ebene 1 liefern aie Ausgangsleitungen der Stellen 1, 2 und 3 1-Bits als iiusgangssiynale zur Ebene II. Die Anzeigeschaltung 36 liefert kein Ausgangssignal, da die durch das Signal au£ Jer Steuerleitung VbLl vorbereitete lUD-Schaltung Ί0 kein üaLeu ϊ iiiyangssignal empfängt. In uer Anzeigeachaltiuiy 37 erzeugt jo

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C₁XG ^urch uas Signal auf der Steuerleitung VSL2 vorbereitet/UITbschaltung 48 ein Ausgangssignal, aas zu dem Liu^LUoIV-Oui.H-Glxed 5ü ^elangt. Der zweite Eingang des i-^uliUSIV-üD^/i-Glieäes 5O bleibt iiu iiuhezustand, weshalb ein Ausgang;3signal nuiu EXKLUSlV-OD^R-Glieü 59 abgegeben wird« Da das EXKLUL^:IV~ODER~Glieu. 44 ' ebenfalls auf einem seiner Lingänge ein Signal eupfängt (das Paritütsbit lies Eingangsdatenbytes ist I) , erzeugt das EXKLUGIV-ÜJuR-Clied 59 kein Ausgangssignal. Die Ebene III führt im vorlia.jeinden Beispiel k.'ine weitere Verschiebung der ihr zugeführten Datensxgnale durch, da die Steuerleitung 1*Vd4 signalführend ist. Dies bedeutet,- daß die Ausgangssignale der Stellen O und 1 von Stufe II zu den gleichnamigen Ausgängen der Stufe III weitoryeleitet v/eraen und auf den entsprechenden Bitleitungen der baräiitelleitung 35 erscheinen = Da infolge eines Fehlens von Signalen auf den Steuerleitungen VSK4 und VSL4 keine der UMD-Schaltungen von Anzeigeschaltung 33 für eine Signalübertragung vorbereitet wird, liefert diese Schaltung kein Ausgangssignal. Das EXKLUSIV-ODER-Glied 58 empfängt sonit kein Eingangssignal und erzeugt daraufhin ein O-Signal auf seiner Ausgangsleitung 57^ das dem Ausgangsdatenbyte als neues Paritätsbit hinzugefügt wird. Im vorliegenden Beispiel fand infolge der Wertveränderung durch die Stellenverschiebung eine Modifizierung des Paritätsbits von 1 auf O statt. Das Resultat der Stellenverschiebung kann in einer für sich bekannten und deshalb in Pig» I nicht dargestellten Pari tatsprüfschaltung auf Richtigkeit überprüft werden, indem für die Lits der Bitstellen Ü, 1, ..., 7 die tatsächliche Parität festgestellt und mit dem vorhergesagten Paritätsbit P¹ verglichen wird. Bei Nichtübereinstimmung liegt ein Stellc-iiverschiebefehler vor.

In Fig. 2 ist ein weiters Ausführungsbeispiel der Erfindung in Verbindung mit einer Stellenverschiebeeinrichtung dargestellt, die vier Schaltungsebenen I, II, JII, IV aufweist. Diese Stellenvers chiebeeinrichtung besitzt 16 Bitstellen und ist zur parallelen verschiebung von zwei achtstelligen Datenbytes eingerichtet. In der Ebene I empfangen axe Bitstellen O bis 7 die

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Bits des einen Eingangsdatenbytes und die Bitstellen 8 bis 15 die Bits des anderen Eingangsdatenbytes. Jedes dieser Bytes ist mit einem Paritätsbit PO bzw. Pl versehen. Die Ebene I führt eine Stellenverschiebung nach rechts oder links um je 8 Stellen durch, wozu sie Signale auf Steuerleitungen VSR8 und VSL8 empfängt. Ein Signal auf einer Steuerleitung NVS8 bewirkt einen Signaldurchgang durch die Ebene I ohne eine Stellenverschiebung. Die Ebenen II, III und IV entsprechen den Ebenen I, II und III von Fig. 1, indem sie wahlweise Stellenverschiebungen um eine Stelle, um zwei Stellen oder um vier Stellen in beiden Richtungen durchführen oder die Eingangssignale ohne Stellenverschiebung passieren lassen. Der Schaltungsaufbau der Ebenen I bis IV entspricht dem Schaltungsaufbau, wie er für die Ebenen I, II und III in Fig. 1 erläutert wurde.

Die Ebenen I bis IV von Fig. 2 werden in der in Fig. 1 beschriebenen Weise durch Signale auf Steuerleitungen VSR, VSL und WVS wirksam gemacht. Jeder dieser Ebenen ist eine Anzeigeschaltung 65, 66, 67 oder 68 zugeordnet. Die Anzeigeschaltung 65 der Ebene I besteht aus zwei UND-Schaltungen 70, 71, denen die beiden Paritätsbits PO, Pl der auf einer Eingangesamme1leitung 69 erscheinenden beiden Eingangsdatenbytes zugeführt werden. Der andere Eingang der UND-Schaltung 70 ist mit der Steuerleitung VSL8 und der andere Eingang der UND-Schaltung 71 mit der Steuerleitung VSR8 verbunden. Die Ausgänge der beiden UND-Schaltungen 70, 71 sind durch einen ODER-Koppelpunkt 72 miteinander verbunden, der an ein EXKLUSIV-ODER-GIied 74 angeschlossen ist. Hierbei wird davon ausgegangen, daß das Paritätsbit als Ergänzung auf eine gerade Anzahl Einsen definiert ist. Bei einer Definition als Ergänzung auf eine ungerade Anzahl Einsen ist zwischen den ODER-Koppelpunkt 72 und das EXCLUSIV-ODER-Glied 74 noch ein In- ' vertierer zu schalten.

Die Anzeigeschaltungen 66, 67 und 68 der Lbenen II, III und IV entsprecnen in ihroiä Aufbau den Anseigeschaltungen 36, 37. und 38 von Fig. 1. Die Ausgänge der Anzeiuescr.altungen 66, b7, G·'.'

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sind rait einer EXKLUSIV-ODJJR-Schaltung 75 verbunden, die wie die LXKLUSIV-ODER-Schaltung 55 von Fig. 1 aus einer Anzahl baumartig miteinander verbundener EXKLUSIV-ODER-Glieder besteht,- zu denen auch aas LXKLUSIV-ODiiR-Glied 74 gehört. Der zweite Eingang des LXliLUSIV-ODER-Gliedes 74 ist Kit dem Ausgang eines EXKLUSIV-ODER-Gliedes 76 gekoppelt, welches aus den beiden Paritätsbits PO, Pl ein gemeinsames Paritätsbits für die auf der Eingangssamiaelleitung 69 auftretenden Eingangsdaten bildet. Dieses gemeinsarae eingangsdaten-Paritätsbit wird beim Durchgang durch die EXKLU-SIV-ODER-Schaltung entsprechend den in den Ebenen I bis IV auftretenden signifikanten überlaufbits in der in Verbindung mit Fig. 1 erläuterten Weise modifiziert. Das am Ausgang 77 der EX-KLUSIV-ODER-Schaltung 75 erscheinende Signal stellt somit das Resultat der Paritätsvorhersage dar. Dieses Signal könnte als gemeinsames Ausgangsdaten-Paritätsbit den auf einer Ausgangssammelleitung 80 von der Ebene IV gelieferten Ausgangsdaten hinzugefügt werden. Da diese Daten jedoch aus zwei separaten Bytes · bestehen, ist es erwünscht, für jedes dieser Bytes ein separates Paritätssignal zu erhalten. Hierzu dient eine EXKLUSIV-ODER-Schaltung 82, die aus einer Anzahl baumartig miteinander verbun-

f
denej(l EXKLUSIV-ODER-Gliedern besteht. Die Eingänge der Schaltung 82 sind an die Ausgangsleitungen der Bitstellen O, 1, ..., 7 der Schaltungsebene IV angeschlossen. In der Schaltung 82 wird somit für eines der beiden Bytes der von der Stellenverschiebeeinrichtung gelieferten Ausgangsdaten ein Paritätsbit hergeleitet, das am Ausgang eines EXKLUSIV-ODER-Gliedes 83 austritt und mit PO' bezeichnet ist. Dieses Datenausgangs-Paritätsbit PO¹ wird als Paritätsbit^ des hochstelligen Ausgangsdatenbytes der Sammelleitung 80 zugeführt. Außerdem wird das Paritätsbit^ PO¹ in einem EXKLUSIV-ODER-Glied 84 mit dem Ausgangssignal der Schaltung 75 verknüpft. Das Ausgangssignal des EXKLUSIV-ODER-Gliedes 84 ist mit Pl' bezeichnet und wird als Paritätsbit des niedrigstelligen Ausgangsdatenbytes der Sammmelleitung 80 zugeführt.

Das Resultat der Stellenverschiebeoperation wird durch eine Paritätsprüfschaltung 85 auf Richtigkeit überprüft. Hierzu werden von

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den auf der Äusgangssainmelleitung 80 auftretenden Ausgangsdaten die Bits der Bitstellen 5 bis 15 und das Paritätsbit Pl'der Paritätsprüfschaltung 85 zugeführt. Diese Schaltung ist in für sich bekannter Weise aufgebaut. Sie leitet aus den zugeführten Datenbits ein Paritätsbit ab und vergleicht dieses mit dem zugeführten Paritätsbit Pll Bei riichtübereinstiraiuung erscheint auf einer Leitung 86 ein Fehleranzeigesignal.

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Claims

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PATENTANSPRÜCHE

AiV- V

Paritätsjporhersageschaltung für eine Stellenverschiebeeinrichtung mit mehreren selektiv ansteuerbaren Ebenen zur Verschiebung von aus binären Bits bestehenden Datengruppen um unterschiedliche Stellenbeträge, dadurch gekennzeichnet, daß zur Verwendung von Zwischenergebnissen der Verschiebeoperation für die Erzeugung des Ausgangsparitätsbits an die Eingänge aller Verschiebeebenen Anzeigeschaltungen (36, 37, 38) für die signifikanten Bits angeschlossen sind, die bei einer Verschiebeoperation aus der betreffenden Ebene herausgeschoben werden (überlauf), und daß die Ausgangssignale der Anzeigeschaltungen zusammen mit dem Paritätsbit der Eingangsdatengruppe einer EXKLUSIVODER-Schaltung (55) zugeführt werden, die das Eingangsparitätsbit entsprechend der durch die Verschiebung aufgetretenen Veränderung der Daten modifiziert.
2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Anzeigeschaltungen (36, 37, 38) aus einer der Zahl der Überlaufbits entsprechenden Anzahl UND-Schaltungen (z. B. 51, 52) bestehen, von denen der eine Eingang mit denjenigen Eingangsleitungen der zugeordneten Ebene (I, II, III) verbunden sind, die bei Ansteuerung der Ebene den überlauf bilden, und der andere Eingang an die zur Ansteuerung der Ebene dienende Steuersignalleitung (VSR, VSL) angeschlossen sind.
3. Schaltung nach Anspruch 1 und 2, dadurch gekennzeichnet, daß den zur selektiven Ausführung von Rechts- oder Linksverschiebungen eingerichteten Ebenen je zwei parallelgeschaltete Gruppen von Anzeigeschaltungen (ζ. Β 46, 48 und 47, 49) zugeordnet sind, von denen die eine durch ein Linksverschiebungssteuersignal (VSL) und die andere durch

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ein Rechtsverschiebungssteuersignal (VSR) für eine Anzeige vorbereitet wird.
4. Schaltung nach Anspruch 3 _r dadurch gekennzeichnet, daß jede Gruppe Anzeigeschaltungen (z. B. 46, 48 und 47, 49) aus einer der Zahl der Überlaufbits entsprechenden Anzahl UND-Schaltungen besteht, wobei die UND-Schaltungen der einen Gruppe lait den einen überlauf bei einer Rechtsverschiebung und die UND-Schaltungen der anderen Gruppe mit den einen überlauf bei einer LinksverSchiebung erzeugenden Eingangsleitungen der zugeordneten Ebene (I, II oder

fc III) verbunden sind, und daß je zwei durch unterschiedliche Steuerleitungen (VSL oder VSR) vorbereitete UND-Schaltungen (z. B. 46, 47) beider Gruppen durch eine ODER-Schaltung (42) ausgangsseitig miteinander gekoppelt sind.
5. Schaltung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die EXKLUSIV-ODER-Schaltung (55) aus mehreren binären EXKLUSIV-ODER-Gliedern (z. B. 53) besteht, die baumartig miteinander verknüpft sind und deren Eingänge an die Ausgänge der Anzeigeschaltungen (36, 37, 38) und an die Paritätsbitleitung (P) der Eingangsdatengruppe angeschlossen sind und deren Ausgang (57) mit der Paritätsbitleitung (P¹) der Ausgangdatengruppe verbunden

w ist.
6. Schaltung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß aie Eingangdatengruppe aus zwei Bytes besteht, von denen jedes ein eigenes Paritätsbit·(PO, Pl) mit sich führt, daß die Anzeigescnaltung (65) einer in ihrem Stellenbetrag der Stellenzahl eines Bytes entsprechenden Ver.schiebeebene (I, Fig. 2) die beiden Paritätsbits zugeführt erhält und in Abhängigkeit von einem Linksverschiebungssignal oder einem Rechtsverschiebungssignal jeweils eins davon als Anzeigesignal abgibt, und ciaß beiüe Lingangsparitätsbits für die Verknüpfung mit aen Aus-

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gangssignalen der Arizeigeschaltungen (65, 66, 67, 63) durch ein LXKLUSIV-ODER-Glied (76) zu einem gemeinsamen Eingangsparitätsbit verknüpft werden.

Schaltung nach Ansprucn 6, dadurch gekennzeichnet, daß ara Ausgang der Verschiebeschaltung eine EXKLUSIV-ODER-Schaltung (82) angeordnet ist, die ein Paritätsbit (PO') aus einem der beiden Bytes der Ausgangsdatengruppe erzeugt, und daß dieses Paritätsbit durch ein EXKLUSIV-ODER-Glied (84) mit dem Ausgangssignal der das gemeinsame Eingangsparitätsbit modifizierenden EXKLUSIV-ODER-Schaltung (75) verknüpft wird und uaß das Resultat dieser Verknüpfung Jem anderen Byte der Aus gangs datengr uppe als Paritcitsbit (Pl¹) zuiu Zwecke einer nachfolgenden Richtigkeitsprüfung hinzugefügt wird.

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