DE1524171A1

DE1524171A1 - Binaeres Paralleladdierwerk

Info

Publication number: DE1524171A1
Application number: DE19661524171
Authority: DE
Inventors: Bolt Murray Harold; Nick Howard Herbert
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1965-10-12
Filing date: 1966-10-11
Publication date: 1970-03-19
Also published as: GB1102320A; FR1493215A; US3371195A

Description

Aktenzeichen der Anmelderint Docket 7930

BINÄRES PARALLELADDIERWERK

Die Erfindung bezieht sich auf ein binäres Paralleladdierwerk mit einem Punktionsgenerator für jede Addierwerkstufe, der aus den beiden ihm zugeleiteten Binärziffern ein erstes Signal zur Anzeige der Bedingung "beide Ziffern sind 1* und ein zweites Signal zur Anzeige "beide Ziffern sind 0" erzeugt, die zusammen mit Übertragssignalen von Addierwerkstufen niedrigerer Stellenordnung fiZiffern-generatoren zugeführt werden.

Es sind verschiedene Maßnahmen bekannt geworden» um die Zeit zu reduzieren, die normalerweise für den Durchlauf der Überträge durch die einzelnen Stufen eines binären Paralleladdierwsr^s notwendig dst. Xm ungünstigsten Falle-muß ein Übertrag in einem MdierwerJc mit schrittweiser Übertragsausbreitung von der niedrigsten bis zur höchstttm Attftt«nrofc»t*ll* übertragen «erden« so daß die Arbeitsgeisol»#inäiglc@it eines solchen Addierwerkes von seiner StellenzaM ab-

hängig ist. Eine bekannte Technik, diesen Nachteil zu vermelden, besteht in der sogenannten Übertragsvorausschau, nach der jede Stufe des Addierwerkes von allen Stufen niedrigerer Stellenordnung einen übertrag direkt empfangen kann, wenn die dazwischen befindlichen Stufen als Summenziffern eine binäre 1 bilden. Ein Addierwerk, das unter Verwendung dieser Prinzipien arbeitet, ist in dem Artikel "High-Speed Arithmetic in Binary Computers" von 0. L. Mac Sorley in Proceedings of the IRE, Januarheft 196I, Seiten 67 bis 91, be&irieben. φ Wird dieses Konzept konsequent auf jede der Addierwerkstufen angewandt, so ergibt sich eine sehr schnelle übertragsverarbeitung, da die Überträge in allen Stufen fast gleichzeitig eintreffen. Dieser Vorteil wird aber nur auf Kosten eines hohen Aufwandes an Schaltmitteln erreicht. .

Ein weiteres Konzept, die Zeit zur übertragsverarbeitung zu reduzieren, besteht darin, bei einem Addierer mit schrittweiser Ubertragsaußbreitung den Zustand abzutasten, an dem alle Überträge verarbeitet sind. Dies führt zu einer asynchronen Arbeitsweise mit erheblichem Zeitgewinn, da es sich ergeben hat, daß ein Übertrag bis zu seiner endgültigen Aufarbeitung annähernd 6 Stufen eines z. B. lOOstelligen Addierwerkes zu durchlaufen hat. In der vorgenannten Veröffentlichung ist auf Seite 71 ein derartiges Addierwerk beschrieben. Jede der¹ Addlerw@rl£stufeB erzeugt bei der Bedingung "beide Operandenziffern 1 * ein Signal "übertrag" und bei der Bedingung "beide Operandenziffern 0" ein Signal "kein übertrag". Dies© Signale w&vümk aar nächsten Stufe weitergeleitet. Wenn die" in ..diesem Sfei^v ·■■ ermittelt« Sum-, menziffer 1 ist;, erfolgt ein® Weiterleitung der g&eieiseii übertrags-Information zur übernächsten Stufe usw. Xn Jeder Stufe hat das über» Docket 7930 ;■ ^{00i8 1 2 ; 13 δ 1} _{BAD 0}BH3iNAU

tragssignal hierbei zwei logische Verknüpfungsschaltungen zu durchlaufen. Während dieser Operation werden alle Stufen parallel auf den Zustand abgetastet, in dem alle Überträge in den höheren Stufen untergebracht sind. Auch ein derartiger Addierer erfordert insbesondere wegen der parallelen Überträge-verarbeitet-Abtastung bei einer größeren Anzahl Addierwerkstufen einen erheblichen Schaltungsaufwand, der in der Größen-Ordnung des Aufwandes eines Übertragsvorausschau-Addierers liegt.

Aufgabe vorliegender Erfindung ist es, bei einem mit Übertragsausbreitung von Stufe zu Stufe arbeitenden binären Paralleladdierwerk Maßnahmen anzugeben, wodurch ein solches Addierwerk eine höhere Übertragsverarbeitungsgeschwindigkeit als entsprechende bekannte Addierwerke erreicht. Bei einem Päralleladdierwerk der eingangs beschriebenen Art besteht die Erfindung darin, daß zwei wenigstens mehreren benachbarten Addierwerkstuf en gemeinsame durchgehende Übertragungsleitungen vorgesehen sind, von denen die eine die Signale "beide Operandenziffern 1* und die andere die zweiten Signale "beide Operandenziffern 0" eines Jeden der Funktionsgeneratoren über Richtungskoppelelemente ™ zur Weiterleitung an die höheren Addierwerkstufen zugeführt erhält, und daß die Addierwerkstufen höherer Stellenordnung an die Übertragungsleitungen angeschlossene Empfangsschaltungen aufweisen, die nur auf das erste Signal auf einer der beiden Übertragungsleitungen ansprechen und dieses in Abhängigkeit davon, auf welcher übertragungsleitung dieses Signal aufgetreten ist, als Übertrags- oder kein-Übertragssignal zu den Summenziffern-Generatoren weiterleiten.

Bin wesentlicher Vorteil dieser Anordnung besteht darin, daß die über« IN^e* 7930 ÖM812/136 1

'■.--■. -■■■*-■-

tragsinformationen bei ihrer Ausbreitung zu den hjöherstelligen Addierwerkstufen keine logischen Verknüpfungselemente zudurchlaufen haben.

Weitere Merkmale der Erfindung sind aus den Ansprüchen mit nachfolgend an Hand von Zeichnungen erläuterten Ausführungsbeispielen zu ersehen' Es zeigen; ·

Fig. 1: eine Tabelle zur Darstellung des Einflusses eines Eingangsüberträges auf einen Ausgang^übertrag bei der Addition zweier einstelliger binärer Ziffern,

Fig. 2: eine Tabelle zur Erläuterung des Prinzips der Erzeugung von übertrag- und kein-übertrag-Signalen, :"■■■'

Fig. 3; ein vereinfachtes Blockschaltbild eines Ausführungsbeispiels des erfindungsgemäßen Paralleladdierwerkes,

Fig. 4; ein vereinfachtes Blockschaltbild einer weiterei Ausführungsform des erfindungsgemäßen Paralleladdierwerkes,

Fig. 5a, 5bs ein Blockschaltbild eines bevorzugten Ausführungsbei-

s%els des Paralleladdierwerkes gemäß vorliegender Erfindung,

Fig. 6a, 6bt ein detailliertes Blocksehaltbild verschiedener^eIIe ·*' von k benachbarten Addierwerkstufen des Paralleladdierwerkes nach Fig. 5* ■

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Flg. 7* ein Blocksehaltbild einer übertragungsschaltung für

die übertrag- und kein-übertrag-Signale für die niedrigeste Addierwerkstufe des Addierwerkes nach Pig. 5a und 5b»

Fig. 8: eine Summengeneratorschaltung für die Sumraenbits der 4 niedrigsten Addierwerkstufen der Anordnung nach den Fig. 5a und 5b,

■ ■■■;■■·. ■■ ■ :

Fig. 9* ein Blockschaltbild einer Abwandlung eines Teiles der Schaltung nach Fig. 6b,

Fig. 10: ein Blockdiagramm der Schaltungsanordnung zur Verknü pfung einer Anzahl Addierwerksabschnitte gemäß den Fig. 5a oder 5b unter Anwendung des Prinzips der Übertragsvorausschau und

Fig. 11: ein detailliertes Blockschaltbild einer Koppelsehal-

tung, wie sie in der Anordnung nach Fig. 10 verwendet wird.

An Hand der Figuren 1 bis 4 wird nachstehend die Erfindung einschließlich der verschiedenen Abwandlungen beschrieben, deren Resultat ein bevorzugtes Ausführungsbeispiel ist. Fig. 1 ist eine Tabelle, die die acht möglichen Übertragsausgangssignale (C-Ausgang) einer bestimmten Addierstuf© als Funktion der beiden binären Bits der Operanden A und B und eines Übertrags in die Stufe (C-Eingang) darstellt. Die obere

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Hälfte der Tabelle zeigt, daß das Signal "C-Ausgang" einer bestimmten Addiererstufe eine Punktion des Signals "C-Eingang¹¹ der betreffenden Stufe oder mit diesem identisch ist, wenn die binären Werte der beiden Operanden verschieden sind. Die untere Halfte der Tabelle zeigt daß dann, wenn der binäre Wert der beiden Operanden für eine Addiererstufe gleich ist, das Signal ⁿC-Ausgang^w der Stufe voll und ganz eine Punktion des Wertes der Operanden und unabhängig von dem der Stufe zugeführten Signal "C-Eingang" ist.

In dea nachstehenden Erläuterungen befinden sich in dem parallelen Binäraddierer die niedrigste binäre Stelle links und die höchste rechts, und die Bildung und Weiterleitung von Überträgen erfolgt von links nach rechts in immer höhersteilige Stufen.

Fig. 2 stellt dar, wie das in Flg. 1 gezeigte Konzept in einem Addie-

in dem
rer verwendet werden kannVfür eine bestimmte binäre Addierstufe, in

der die entsprechenden binären Bits übereinstimmen, sofort ein über-

_ trag- oder Kein-Übertrag-Signal erzeugt wird. Für diejenigen Stufen,

in denen die beiden binären Bits verschiedene Werte haben, ist der Ausgangsübertrag aus der Stufe gleich dem Übertrag in die Stufe. In der unteren Halfte der Tabelle in Fig. 2 ist die Erzeugung von Überträgen oder keinen Überträgen aus den Stufen mit einem Sternchen gekennzeichnet.

Fig. 2 enthält bestimmte Informationen üb©!³ die Behandlung von Überträgen auf zwei getrennten Leitungen. Jede binäre Stufe eines Addierers, in der beide Operanden den binären Wert 0 haben, können höherstellige Stufen informieren, daß bei Empfang eines Kein-Übertrag-Sig-Docket 7930 0098.12-/1.361..

nails, keine weiteren Übertragsinformationen die Summe für diese höherstelligen stufen beeinflussen können. Das von einer Stufe gesendete Kein-Ubertrag-Signal zeigt an, daß die Stufe keinen eigenen übertrag erzeugt und daß sie unmöglich einen Übertrag aus irgendeiner niedrigerstell igen Stufe weiterleiten kann. Wenn also beide einer Stufe zugefUhrten Operanden den binären Wert 1 haben, können höherstellige Stufen das Übertragssignal sofort zur Bildung der Endsumme ausnutzen, wobei erkannt wird, daß diese Stufe auch keinen Übertrag aus einer niedrigersteiligen Stufe weiterleiten kann. Wenn mehreren aufeinanderfolgenden Stufen in dem binären Addierer jeweils ungleiche binäre Werte zugeführt werden, 1st der Ausgangsübertrag aus jeder Stufe, ob ein Übertrag- oder ein Nicht-Übertrag-Signal, stets gleich dem Eingangsübertrag, Bei Anwendung dieser Logik kann also jede Stufe des

oder eines Kein- Übertrag-,

Addierers erkennen, daß sie sofort nach Empfang eines übertrag-* Signals .alle zu erwartenden Übertragsinformationen empfangen hat und soforteinen Summenwert bilen kann.

Fig. J stellt schematisch sechs Stufen eines parallelen binären Addierers dar, worin die Übertrag - und Kein-Übertrag-Informationen aus den niedrigeren Stufen zu den höheren Stufen gleichzeitig über zwei Übertragungsleitungen 20 bzw. 21 zu Übertragen sind. Falls die Übertrag- und Kein-Übertrag-Informationen gebildet und aus den niedrigeren Stufen zu den höheren Stufen über die Übertragungsleitungen 20 und 21 übertragen und in den binären Stufen erkannt werden können, um eine Endsumme zu bilden, ohne daß logische Elemente zur Kopplung der Übertrag- und Kein-Übertrag-Leitungen mit den einzelnen Stuf en des binären Addierers benötigt werden, wird eine nahezu verzögerungsfreie Übertragsausbreitung erreiht. In einer maximal Docket 7950 0 0 9 8 12/1 36 1

schlechten Situation, wenn ein übertrag- oder Kein-Übertrag-Signal aus der niedrig«, sten in die höchste binäre Stelle übertragen werden muß. entspricht die benötigte Zeit nur dem physischen Abstand zwischen diesen beiden Stufen entlang der übertragungsleitung. Jeder Stufe des binären Addierers mit Ausnahme der höchsten Stufe sind Mittel in Form von nachstehend näher zu beschreibenden Richtungskopplern zugeordnet, die imstande sind« Impulse, die zum höherstelligen Ende des Addierers weiterzuleiten sind, zur übertragungsleitung zu koppeln. Die richtungsgebunden für eine bestimmte Stufe, wie z. B. Stufe 2 , auf die Übertragungsleitung gekoppelten Impulse sind ein übertragenes Übertrag-Signal (C _Q) oder ein übertragenes Kein-Übertrag-Signal Oc ₀). Diese Übertrag- und Kein-Übertrag-Signalinformation wird erzeugt als Funktion von entsprechenden binären Bits A_Q bis A₁- und B_Q

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bis Bc# die jeder der Stufen 2 bis 2 zugeführt werden.

Wenn es durch die entsprechenden binären Bits angezeigt wird, überträgt jede der Stufen des in Fig. 3 dargestellten Addierers gleichzeitig die Übertrag-C - und Kein-Übertrag-C -Impuls auf die Übertragungsleitungen 20 und 21, damit sie zum höhersteilIgen Ende des parallelen Addierers weitergeleitet werden. Jede Stufe des Addierers mit Ausnahme der niedrigsten Stufe besitzt Mittel, die das Vorliegen von Impulsen, die über die Übertragungsleitungen weitergeleitet werden« feststellen können. Die Feststellmittel werden noch In einzelnen beschrieben, sind aber in Fig. 3 z. B. in bezug auf Stufe 2 dargestellt als Leitungen CT₁ und "Crn fUr den Empfang von Signalen auf Jeder der beiden Leitungen mit der Bezeichnung empfangener Obertrag ; oder empfangenes Kein-Übertrag-Signal. Die Aufgabe der Feetetellschaltung 1st es, das zuerst empfangene der über dl· Übertragunselei-Do eket 7930 009812/1361

tungen 20 oder 21 aus den niedrigen Stufen weitergeleiteten Signale festzustellen und anzuzeigen. Warum es nötig ist, den zuerst empfangenen Impuls festzustellen und jede Auswirkung eines folgenden Impulses zu verhindern, ist in Verbindung mit Fig. 2 zu sehen, und zwar empfangen bestimmte Stufen des parallelen binären Addierers zuerst ein aus einer niedrigen Stufe kommendes Kein-Übertrag-Signal und dann ein übertrag-Signal aus einer niedrigeren Stufe des Addierers. Daher muß jede Stufe imstande sein, den zuerst empfangenen dieser Impulse auf jederübertragungsleitung zu erkennen und jede Wirkung eines folgenden Impulses auf jeder übertragungsleitung auszuschalten.

Eine Abwandlung des vorstehend beschriebenen Grundprinzips der Erfindung ist in Fig. 3 dargestellt. Da physische Abstände auf der übertragungsleitung zu einem die Arbeitsgeschwindigkeit des Addierers bestimmenden Faktor bei dessen Konstruktion werden und da die Geschwindigkeit, mit der die logische Schaltungsanordnung ansprechen kann, ebenfalls ein Faktor ist, wird es wichtig, sicherzustellen, daß Impulse, die gleichzeitig über die Leitungen 20 und 21 weitergeleitet werden, durch einen Abstand und damit eine Zeit voneinander getrennt sind, die ausreicht, um das Erkennen des zuerst empfangenen Signals auf jeder übertragungsleitung und das Zurückweisen des nächstfolgenden Impulses auf der übertragungsleitung zu ermöglichen. Der physische Abstand der Richtungskoppler und benachbarter Stufen des Paralleladdierers kann gemäß Fig. 3 reduziert werden, wobei trotzdem der Mindestabstand zwischen Impulsen auf den Leitungen aufrechterhalten bleibt. In flg. 3 sind zwei zusätzliche Leitungen gezeigt. Eine dieser Leitungen zwischen benachbarten Stufen ist bezeichnet mit 5I₁, IL usw. Die andere Leitung ist bezeichnet ait C₁, C_g usw. Soll z. B. die Stufe Doofcet 7930 009312/1361

2 entweder ein Ubertragsignal C ₁ oder ein Kein-Übertrag-Signal (J₁ übertragen, so sind übertrag- oder Kein-Ubertrag-Informationen aus Stufe 2 ohne Wert für höherstellige Stufen des Paralleladdierers. Es ist daher die Punktion einer Stufe des Addierers, der nächstniedrigeren Stufe anzuzeigen, ob die betreffende Stufe Ubertragslnformationen senden wird oder nicht. Diese Information aus einer Stufe wird z. B. mit M₁ bezeichnet, was besagt, daß die Stufe keine Übertrag-Informationen übertragen wird. Die mit "SL, M₂ usw. bezeichnete Leitung signalisiert daher einer nächstniedrigerstelligen Stufe, daß keine Übertrag-Information von der Stufe zu übertragen ist, und falls daher die ni%rigere Stufe entsprechende binäre Bits zum übertragen von Übertrag-Informationen empfangen hat, werden diese Informationen übertragen. Sonst verhindert eine Stufe, die Übertrag-Informationen sendet, die Übertragung jeglicher Übertrag-Informationen aus der nächstniedrigen Stufe.

Falls nun eine Stufe die Übertragung von Übertrag-Informationen aus einer nächstniedrigeren Stufe auf die Leitung 20 oder 21 verhindert, entsteht zwischen den benachbarten Stufen ein anderer Übertragspfad. Diese Informationen sind in Fig. 3 mit C₁, C₂ usw. bezeichnet, wobei es sich um den anderen Übertragspfad zwischen benachbarten Stufen handelt, wenn eine höhere Stufe die Übertragung von Übertragsinformationen aus einer niedrigeren Stufe sperrt. Auf diese Welse 1st es nicht nötig, daß höhere Stufen des parallelen binären Addierers Impulsinformationen auf den Übertragungsleitungen 20 oder 21 aus benachbarten niedrigeren Stufen des Addierers fest

Fig. 4 zeigt in Form eines Blockdiagramms eine vorteilhafte Abwand-Docket 79350 008812/1361

lung der vorausgehend beschriebenen Anordnung. In diesem Ausführungsbeispiel ist eine weitere Verminderung der Länge der übertragungsleitung und des Abstandes zwischen Richtungskopplern möglich, wobei dennoch ein Mindestabstand zwischen den Impulsen auf den Übertragungsleitungen gewahrt wird, der durch die hier verwendete Schaltungsgruppe feststellbar ist. In diesem Ausführungsbeispiel werden die binären Bits aus jedem der Operanden A₀ bis Ap. und B_Q bis B₁- so kombiniert, daß jeder Richtungskoppler Übertragsinformationen aus zwei benachbarten binären Stufen auf die Übertragungsleitungen 20 oder 21 überträgt. Wie schon in Verbindung mit der in Fig. 3 gezeigten Ausführungs form angedeutet worden ist, sind zwischen den beiden benachbarten Stufen, die die Zwei-Bit-Gruppe bilden, eine Sperrwirkung und ein weiterer Übertragspfad vorgesehen. Wenn daher die höchste Stufe des BitpaarrÜbertrag- oder Kein-Übertrag-Informationen sendet, wird das Senden von übertrag-Informationen durch das niedrigste Bit des Paars verhindert. Diese Sperrwirkung und der weitere Übertragspfad sind auch zwischen zwei benachbarten Bitpaaren in dem parallelen Addierer nach

2 "3

Fig. 4 vorgesehen. Wenn z. B. die Stufe 2 oder die Stufe 2r übertrag- oder Kein-Übertrag-Informationen sendet, wird die Übertragung von Übertrag- oder Kein-Übertrag-Informationen aus dem nächstniedrigeren Bitpaar gesperrt. Es muß daher zwischen zwei benachbarten Bitpaargruppen der weitere Übertragspfad^orgesehen sein. Wie noch im einzelnen erläutert wird, werden Übertragsinformationen aus *i Übertragungsleitungen der niedrigsten Stufe eines Bitpaare zugeführt. Daher ist die der höchsten Stufe des Paars zugeführte übertragsinformation immer eine Funktion des aus den Übertragungsleitungen empfangenen Übertrags und der von der niedrigsten Stufe des Paars erzeugten Funktionssignale.
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An Hand von Pig. 5a selen nun die Hauptfunktionseinheiten eines entsprechend einem bevorzugten Ausführungsbeispiel der Erfindung hergestellten parallelen Addierers erläutert. Fig. 5b soll vor allem die Wirkungsweise des Konzepts der Übertragsvorausschau zeigen.

In Fig. 5a sind schematisch Richtungskoppler 22 dargestellt, die ftir die übertragung von übertrag- und Kein-Übertrag-Informationen in vorherbestimmter Richtung« nämlich von links nach rechts oder zum hochstelligen Ende des Paralleladdierers, über zwei Übertragungsleitungen 20 und 21 verwendet werden. Wie es die Figur zeigt,ist ein Richtungskoppler ein Stück der Länge L der übertragungsleitung, das angrenzend und parallel zu den wesentlich längeren Übertragungsleitungen 20 oder 21 angeordnet ist. Falls jede der Übertragungsleitungen 20 und 21 durch ihre charakteristische Impedanz (Wellenwiderstand) 22 abgeschlossen ist und ein Ende jedes Richtungskoppler ebenfalls in seiner charakteristischen Impedanz 2? endet, erzeugt eine dem anderen Ende des Richtungskoppler zugeführte Spannungsänderung auf den Übertragungsleitungen 20 oder 21 einen Impuls, dessen Breite der Länge L des Kopplers proportional ist. Durch den Abschluß des Richtungskopplers links von der Kopplungsstelle werden Impulse zu den Übertragungsleitungen 20 oder 21 gekoppelt, die von links nach rechts zum hochstelligen Ende des Paralleladdierers hin weitergeleitet werden. Jedem der Richtungskoppler 22sind Treiber 24 zugeordnet, die auf logische lapulse hin die Spannungsltoderung erzeugen, durch die die Impulse vorherbestluster Ltng« zua hoch-8 teil igen Ende des Addierers hin übertragen werden. *,

In des bevorzugten Ausftihrungebeiepiel der Erfindung g***I Flg. 5* Docket 7930 0 0 9 8 1 27 13 61

und 5b besteht ein paralleler binärer Addierer aus mehreren Abschnitten, von denen jeder 16 binäre Bits von zwei zu addierenden Operanden umfaßt. Weiter besteht jeder Abschnitt aus acht Gruppen von binären Bits, und zwar umfaßt jede Gruppe zwei binäre Bits aus jedem der zu addierenden Operanden. Die Hauptfunktionsblöcke der Zwei-Bit-Gruppen 1, 2, 3 und 8 sind vollständig dargestellt. Wie aus Fig. 5a hervorgeht, gleichen die Gruppen 4 bis 7 der Gruppe 3. Die Numerierung der Blöcke ist den Gruppennummern angepaßt worden. Der noch näher zu beschreibende Hauptfunktionsteil jedes Abschnitts besteht aus m Funktionsgeneratoren }1 bis 38, welche aus den Registern innerhalb des Datenverarbeitungssystems den Wert von zwei binären Bits aus jedem der zu addierenden Operanden empfangen und daraufhin mehrere Funktionssignale erzeugen. Diese Funktionssignale sind ein erstes einen übertrag C (1, 1) darstellendes Signal, ein zweites ein "Kein-Über-. n -jsT (0, 0) darstellendes Signal und ein drittes Signal, das anzeigt, daß weder das erste noch das zweite Signal vorliegt M (1, 0).

Wie schon erwähnt, enthält jeder Abschnitt außerdem zwei übertra- ^ gungsleitungsenden 20 und 21, die auf Richtungskoppler 22 ansprechen und übertrag- oder Kein-Übertrag-Signale zum hochstelligen Ende des Addierers hin übertragen. Die übertragung von Übertrag- oder Kein-Übertrag-Informationen durch die Treiber 24 und die Koppler 22 wird !gesteuert durch die logischen Übertrag-Übertragungsschaltungen 41 bis 47. Für diehöchststeilige Gruppe 8 jedes Abschnitts existiert keine logische Übertrag-Übertragungsschaltung. Die logischen Übertrag-übertragungSBchaltungen sprechen auf das erste oder das zweite Funktionssignal aus dem entsprechenden Funktionsgenerator an und sind g*«äß eine« bevoraugfcer* Ausführungsbeispiel der Erfindung außerdem

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abhängig vom Vorliegen oder Fehlen des dritten Funktionssignals aus einem nächsthöheretelligen Funktionsgenerator. Wie es Fig. 5a zeigt, welche den niedrigststelligen Abschnitt eines aus mehreren Abschnitten bestehenden binären Addierers darstellt, spricht die logische Übertrag-Übertragungsschaltung, die der niedrigststelligen Gruppe des Abschnitts zugeordnet ist, außerdem auf Signale ■C-Eingang" und "C-Eingang" an, welche der niedrigsten Stelle des Addierers aus einem früheren Arbeitstakt zugeführte übertragsinfomationen darstellen.

Weiter enthält jeder Abschnitt des Paralleladdierers mehrere "Empfangener übertrag"-Verriegelungseinrichtungen 53 bis 58· Übertragsinformationen zwischen den beiden niedrigststelligen Gruppen werden auf dem geraden Wege ohne Verwendung der Übertragungsleitungen behandelt. Die "Empfangener Übertrag"-Verriegelungseinrichtungen 53 bis 58 zeigen das zuerst empfangene Signal auf der übertragungsleitung 20 oder 21 an, das ein empfangenes Übertrag-Signal Cr oder ein empfangenes Kein-Übertrag-Signal CT aus niedrigerstelligen Gruppen darstellt. Jeder der "Empfangener Ubertrag"-Verriegelungeeinrichtungen 53« 58 ist ein weiteres übertragssignalisierungsmittel zugeordnet, und zwar die Verriegelungseinstellschaltung 63* 68. Diese bilden einen anderen Übertragspfad aus einem niedrigstelligen Funktionsgenerator zu einem nächsthöhereteiligen "Empfangener übertrag"-Verriegelungsaittel, wenn der den "Empfangener Übertrag'-Verriegelungseittel zugeordnete Funktionsgenerator verhindert hat, daß eine unmittelbar vorausgehende niedrigerstellige logische Übertrag-Übertragungsschaltung Übertrag-Informationen zu den Übertragungsleitungen 20 varn' 31 überträgt.

Welter sind jedem der Funktionsgeneratüren 31 bis 38 eehrere Sueeen-Docket 7930 0 0 9 8 12/1361

generatoren 71 bis 87 zugeordnet, von denen jeder einer der 16 Bitstellen, die im Abschnitt des'Paralleladdierers addiert werden, entspricht. Die Summengeneratoren 7I bis 87 sprechen an auf die Punktionssignale, die in den Funktionsgeneratoren 31 bis 38 erzeugt werden, und auf empfangene übertrag-Informationen, die entweder aus den "Empfangener Übertrag"-Verriegelungseinrichtungen 53 bis 58 oder aus der nächstniedrigerstelllgen Bitstelle des Bitpaars empfangen werden. Eine Ausnahme besteht für die ersten vier Bitstellen jedes der Abschnitte, worin "Empfangener übertrag"-Verriegelungseinrichtungen zwi- ää sehen den Punktionsgeneratoren 3I und 32 nicht benötigt werden. Daher werden übertrag-Informationen zwischen dem Summengenerator 72 und dem Summengenerator 73 durch eine direkte Verbindung angeliefert. Diese Abwandlung in der normalen Weiterleitung von Übertrag-Informationen zwischen den Stufen ist zulässig infolge noch zu erläuternder Zeitbedingungen sowie der Tatsache, daß die niedrigste Bitstelle des Addierers, die dem Summengenerator 71 zugeordnet ist, außerdem ein Übertragseingangssignal "C-Eingang" oder ein Kein-Übertragseingang-Signal "C-Eingang" aus dem Datenverarbejfcungssystem aufnehmen mufl beim Bilden von Summeninformationen für die ersten vier Bitstellen des Addierers.

Wie es Pig. 5a zeigt, ist dann, wenn zum Aufbau eines parallelen binären Addierers mehr als ein Abschnitt verwendet werden, eine zusätzliche Übertragsbehandlungsanordnung nötig, um Übertragsinformationen zu den folgenden Abschnitten des Addierers zu signalisieren. Daher 1st jedem der Abschnitte mit Ausnahme des höchststelligen Abschnitts des Addierers eine zusätzliche "Empfangener Übertrag"-Verriegelungseinrichtung 59 und eine zusätzliche Verriegeluhgseinstellschaltung Docket 7930 009812/1361

69 zum Anzeigen des Vorliegens von "übertrag Cg₁" oder "Kein übertrag C^g₁" aus dem Abschnitt 1 zugeordnet. Auf das Ausgangesignal der "Empfangener Übertrag"-Verriegelungseinrichtung 59 hin werden Übertragsvorausschau-Informationen in der logischen Vorausschauschaltung 90 erzeugt. Die Schaltung 90 sendet ein Signal "Übertrag-Vorausschau CLA2" oder ein Signal "Kein übertrag-Vorausschau CLA2" zum nächsthöherstelligen Abschnitt, wie z. B. zum Abschnitt 2 (siehe Fig. 5b). Flg. 5b enthält dieselben Hauptfunktionseinheiten, wie sie in Verbindung mit 5a beschrieben worden sind. Die Ausgangssignale der logischen Vorausschauschaltung 90 werden direkt und gleichzeitig der logischen Summenbildungsschaltung des Abschnitts 2 (Fig. 5b) zugeführt. Die Signale "übertrag C^₁" oder "Kein übertrag Cr^ " aus dem Abschnitt 1, die von der "Empfangener übertrag"-Verriegelungseinrichtung 59 erzeugt werden» werden ebenfalls logischen Vorausschauschaltungen weiterer höhersteiliger Abschnitte des Addierers zugeführt. Auf diese Weise stehen d«3n|iöher st eiligen Abschnitten des Addierers zugeführten "über tr ag-Vor aus schau"- oder "Kein-übertrag-Voraueschau"~Informationen im wesentlichen gleichzeitig zur Verfügung, so daß die durch die verschiedenen Abschnitte erzeugten Summeninformationen gleichzeitig verfügbar sind. Die Gesamtlogik der Übertragsvorausschau wird noch besprochen.

Flg. 6a und 6b zeigen ein Blockschaltbild mitfeiner Beschreibung der in Fig. 5 gezeigten Funktionsblöcke. In Fig. 6a sind der Funktionsgenerator und die logische übertrag-übertragungsschaltang für ein

Paar von Bits P_n, Q_n und P_n+1 und Q_n+1 sowie die-Schaltung für die übertragung des Übertrag-Signals (C^ _n+1) und des Kein-Übtrtrag-Slgnals (C^ _n.i) dargestellt. Ebenfalls dargestellt 1st d«r zusatz-

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liehe Übertragspfad in Form einer Verriegelungseinstellschaltung. Der Punktionsgenerator befindet sich in dem gestrichelten Bereich PG, die Übertrag-Übertragungsschaltung in dem gestrichelten Bereich GTL und der andere mögliche Übertragspfad in Form einer Verriegelungseinrichtung im gestrichelten Bereich LS.

Fig. 6b zeigt eine Verlängerung derselben Übertragungsleitungen 20 und 21aus Fig. 6a und den Ausgang des Verriegelungssatzes LS aus Fig. 6a. In dem mit RCL bezeichneten gestrichelten Bereich befindet sich die "Empfangener Übertragⁿ-Signalisierungsschaltung, die dem Bitpaar n+2 und n+3 oder den nach den in Fig. 6a gezeigten nächsthöheren Addierstufen zugeordnet sind. Außerdem zeigt Fig. 6b den Summengenerator für das niedrigststellige Bit (n+2) des in dem mit SGL bezeichneten gestrichelten Bereich befindlichen Bitpaars und den Summengenerator für das höchste teil ige Bit (n+jj) des'Bitpaars in dem Bereich SGH dar.

Im ganzen restlichen Ul der Beschreibung, die sich mit binärer Logik befaßt* sind nur drei verschiedene logische Blöcke dargestellt. Einer von ihnen ist .ein mit ^tt-A" bezeichneter Und-Block, dessen Eingangssignale alle negativ sein müssen« um die Und-Bedingung zu erfüllen. Ist dies der Fall, wird am oberen oder am weitesten links stehenden Ausgang ein positives Ausgangssignal erzeugt. Außerdem wird eine Oder-'Schaltung *0* verwendet, inweicher, falls irgendwelche der Eingangseignale positiv sind, ein positives Ausgangssgignal am unteren oder am weitesten rechts stehenden Ausgang und ein negativem Ausgangssignal asu oberen oder aa weitesten links stehenden Ausgang erzeugt werden. Weiter wird eine Inverterschaltung *l" benutzt, ir* welcher die Spannung des Eingangssignals am Ausgang umgekehrt wird. Doeket ?93Ö 009812/1381

Bestimmte Ausgangs- und Eingangssignale der verschiedenen in Fig. 6a und 6b gezeigten Schaltungen sind bereits besprochen worden, und zwar sind dies Punktionssignale aus dem Funktionsgenerator FO mit der Be-

T —τ —

zeichnung C , C und M. Ein weiteres Signal ist mit M bezeichnet. Dieses besagt, daß die entsprechenden Bits der beiden Operanden gleich sind (1,1 oder 0,0). Das Signal M besagt, daß die Bits verschieden sind (1,0). Die gleichen Funktionssignale werden für die Stufen n, n+1, n+2 und n+j5 erzeugt. Die Bezeichnungen C _ „.₁ und C^ _ηχ1 für die "übertragener Übertrag"-Signalleitungen stellen ein auf die übertragungsleitung 20 zu gebendes Übertragssignal bzw. ein auf die übertragungsleitung 21 zu gebendes Kein-Übertrag-Signal dar auf Grund der binären Werte aus den Bitstellen η und n+1. Mit C^₂ oder C « werden Übertrag- oder Kein-Übertrag-Signale bezeichnet, die z. B. von der Addierer stuf «3 n+2 entweder aus den Übertragungsleitungen 20 bzw. 21 oder aus der Verriegelungseinstellschaltung LS empfangen werden. Wie bereits angedeutet, werden bezüglich der Bildung einer Summe für das höchststellige Bit eines Bitpaars die empfangenen übertrag- oder Kein-Übertrag-Signale durch logische Schaltungen erzeugt, die die beiden binären Stellen verbinden. In Verbindung mit Fig. 6b wird z.B. auch C_n+.* und ^₁.-* aus Signalen, die durch den Funktionsgenerator für die Stelle n+2 erzeugt werden, und dem empfangenen übertrag-Signal C_n+2 oder Kein-Übertrag-Sigjml C^₊₂ für die Stelle n+2 gebildet. Ebenfalls dargestellt 1st das endgültige Ausgangesignal der Sunsoengeneratoren mit der Bezeichnung S_n+2 und S_n+,, welches eine Funktion des empfangenen übertrag- oder des enpf/angem'-n ^ein-übertrag-Signals des ,der Stelle m-2 oder n+3 zugeordnet #n Fy^; ·τ':/? eratore und der etwaigen übertrag-Vorausschau-Signale let, die «Ui* niedrigeretelligen Abschnitten des Paralleladdierers empi£*i&gn werden. Docket 7930 003812/1381

Jeder der Funktionsgeneratoren PG im Addierer empfängt den binären Wert von zwei nebeneinanderliegenden Bits aus den beiden zu addierenden Operanden. Die Operanden sind in zwei nicht gezeigten Registern des Datenverarbeltungssystems gespeichert. Die regulären und komplementären Ausgangssignale dieser Register werden den Und-Schaltungen 101, 102, 103 und 104 zugeführt. In der Addiereretufe η erzeugt die

τ Und-Schaltung 101 ein negatives Ausgangssignal C_n, wenn der Wert beider binärer Bits eine binäre 1 1st. Die Und-Schaltung 102 erzeugt

Ausgangs __T
ein negatives Signal C_n* welches anzeigt, daß der binäre Wert beider binärer Bits eine binäre O ist. Die Ausgangssignale der Und-Schaltung 101 und 102 werden einer Oder-Schaltung 105, einem Inverter 106 und einem Inverter 107 zugeführt, um verschiedene Spannungspegel zu erzeugen, die bestimmte der Funktionssignale darstellen. In derselben Weise werden die Ausgangssignale der Und-Schaltungen 103 und 104 einer Oder-Schaltung 108 einem Inverter 109 und einem Inverter 110 zugeführt Die verschiedenen positiven und negativen Spannungspegel, die ein übertragenes Übertragssignal C_n oder ein übertragenes Kein-Übertrag-

—τ
Signal C_n darstellen, werden ebenfalls zur Erzeugung eines dritten Signals mit der Bezeichnung M_n oder M_n benutzt. Wie schon erwähnt, zeigt die Bezeichnung M~~_n an, daß die beiden der Addiererstufe zugeführten binären Bits verschiedene Werte haben. Die Bezeichnung zeigt an, daß die beiden der Addiererstufe zugeführten Bits denselben Wert haben.

Bestimmte Ausgangssignale des Funktionsgenerators FG werden der lpgischen Übertrag-Übertragungsschaltung CTL zugeführt, die aus den Und-Schaltungen 111, 112, 113 und 114 besteht. Die Funktion der Und-Schal-

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tung 111 und 112 ist es, den g«zugeordneten, mit dem Koppler 22 verbundenen Treiber 24 zu veranlassen, die übertragung eines Impulses auf die übertragungsleitung 20 zu bewirken, wenn entweder die Stelle η oder die Stelle n+1 ein Übertragssignal erzeugen soll (C„ ₁). Die Und-Schaltungen 11_> und 114 erregen den zugeorneten Treiber 24, damit der den zugeordneten Koppler 22 veranlaßt, auf die übertragungsleitung 21 einen Impuls zu senden, der ein übertragenes Keln-Übertrag-Signal darstellt (C ~. ι) · Wie schon erwähnt, ist es ein wesentli-

φ ches Merkmal der Erfindung, bei den Veroindungen der Funktionsgeneratoren mit der Übertrag-Übertragungsschaltung zu verhindern, daß eine niedrigstellige Addiererstufe Übertrag- oder Kein-Übertrag-Informationen überträgt, falls eine unmittelbar vorhergehende höherstellige Stufe übertrag- oder Kein-Übertrag-Signale überträgt. Daher ist jede der Und-Schaltungen 111 bis 114 normalerweise unbetätigt und kann den Treiber nicht erregen, es sei denn, die Signal- M und M ., aus dem unmittelbar fügenden höherstelligen Funktionsgenerator liegen vor. Ebenso sind auch die Und-Schaltungen 111 und 113, deren einer Eingangs·

^ impuls die Übertrag- oder Nicht-Übertrag-Funktionssignale aus Stelle η sind, unwirksam, es sei denn, das M -.-Signal aus der Stelle n+1 des Funktionsgenerators FG liegt vor.

Die Verriegelungseinstellschaliung LS besteht aus Und-Schaltungen 115 und 116, deren Zweck es ist, Übertragsinformationen für das nächsthöhere Bitpaar immer dann zu erzeugen, wenn die Betätigung der Und-Schaltungen 111 bis 114 verhindert worden ist, weil der dem höheren Bitpaar zugeordnete Funktionsgenerator aufgefordert-worden ist, übertrag- oder Kein-Übertrag-Informationen zu übertragen. Die übertragung eines Übertrag-Signals oder eines Kein-Übertrag-Signals aus der Stelle

Docket 7930 0 0 a b i 2 / I 3 b 1

n+1 führt direkt zum Ausgang der Und-Schaltung 115 bzw. 116. Die Deiden ülngangsimpulse der Und-Schaltungen 115 und 116 steilen die Notwendigkeit dar, immer dann ein übertrag- bzw. ein Kein-übertrag-Signal zur Stelle n+2 zu senden, wenn die Stelle η aufgefordert wird, ein Übertrag-Signal oder ein Kein-übertrag-Signal z~ übertragen, und die Stelle n+1 das Signal M₁ erzeugt hat, das eine übertragsweiterleitungssituation darstellt. Die Ausgangssignale der Und-Schaltungen 115 und 116 sind die von der Stufe n+2 zu empfangenden Uoertragsinfor-

mationen und rait Cp bzw. C__lO bezeichnet.

In Pig. 6b ist eine Erweiterung der Übertragungsleitungen 20 und 21 dargestellt. Die den Bitstellen n+2 und n+3 zugeordnete Empfangenerübertrag- Selbsthalteschaltung RCL umfaßt eine erste Selbsthalteschaltung, bestehend aus einer Oder-Schaltang 117 und einer Und-schaltung 118, und eine zweite Selbsthalteschaltung, bestehend aus einer Oder-Schaltung 119 und einer Und-Schaltung 120. Die Kombination aus Oder-Schaltung 117 und Und-Schaltung 118 ist z. B. so beschaffen, daß, wenn die Selbsthalteschaltung im Rückstellzustand ist und ein positives Signal der Oder-Schaltung 117 in Form eines Einstellsignals zugeführt wird, das Ausgangssignal der Oder-Schaltung 117 sich verändert, so daß beide Eingangssignale der Und-Schaltung 118 negativ werden und dadurch das Ausgangssignal der Und-Schaltung 118 so beeinflussen, daß ein positives Signal am Eingang der Oder-Schaltung 117 entsteht. Durch diese Uberkreuzverbindung werden daher die Oder-Schaltung 117 und die Und-Schaltung 118 veranlaßt, ihre Ausgangsbedingungen umzukehren und diesen Zustand beizubehalten, bis ein positives Rückstellsignal der Und-Schaltung 118 zugeleitet wird. Ein Einstellsignal

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für die Oder-Schaltung 117 kann aus einer Und-Schaltang 12! geliefert werden. Ebenso kann ein Einstelleingangssignal für die Oder-Schaltung 119 von einer Und-Schaltung 122 erzeugt werden. Wenn die erste und die zweite Kombination von Selbsthalteschaltungen beide im RUekstellzustand sind, erzeugen die Und-Schaltungen 121 und 122 einen Ausgangsimpuls, wenn ein negatives Eingangssignal entweder·von der üoertragungsleitung 20 oder von der übertragungsleitung 21 aus empfangen wird. Die Empfangener-Ubertrag-S·_t;nalisierungsvorrichtung RCL hat die ■ Funktion, den ersten empf&ngeneri negativen Impuls auf einer der Uber- ^ragungsleitungen 20 und 21 anzuzeigen und alle etwaigen folgenden Impulse abzuzweigen. Falla z. B. ein negativer Impuls auf der übertragungsleitung 20 festgestellt wird, vervollständigt dieser negative Impuls in aer Und-Schaltung 121 aie Und-Bedingung, und es entsteht ein positives Ausgangssignal auf Leitung 12>, das durch das Ausgangssignal eines Verzögerungselements 124 gedehnt wird und zur Oder-Schaltung 117 gelangt. Die Ausgangssignale der Oder-Schaltung 117 werden

-.."."' an
umgekehrt und bewirken daher der Una-Schalting 118 eine Umkehrung von

A deren Ausgangssignal, damit a«f diese Weise ein positives Eingangssignal für die Oder-Schaltung 117 erhalten bleibt. Das Ausgangssignal der Und-Schaltung 121, das auf einen negativen Eingangsimpuls hin auf einen positiven Pegel ansteigt, wird der Und-Schaltung 122 als ein Eingangssignal zugeführt. Ein weiteres Eingangssignal der Und-Schaltung 122 kommt aus der Oder-Schaltung 117· Das Ausgangssignal der Und-schaltung 121 verhindert Jede Betätigung der Und-Schaltung 122 für die Dauer des der Und-Sehaltung 121 zugeführten Eingangssignals, bis die Verriegelungskombination aus Oder-Schaltung 117 und Und-Schaltung 118 umgeschaltet hat, um dadurch ein abschaltendes Eingangssignal zur Und-Schaltung 122 vom Ausgang der Selbsthalteschaltung zu erDocke t 7930 009812/1361

zeugen. Dieselbe Verbindung ist wirksam, falls der erste empfangene Impuls auf der übertragungsleitung 21 auftritt. Hierdurch wird dann an der Und-Sehaltung 122 bewirkt, daß die Selbsthaltekombination aus Oder-Schaltung 119 und Ünd-Schaltung 120.eingestellt und dadurch die Betätigung der Und-Schaitung 12 i verhindert wird. Die Empfangenes-Signal-Si^nalisierungseinrichtung ist daher, wenn sie im Rucksoellzustandist, imstande, den ersten auf einer der Übertragungsleitungen und 21 empfangenen Impuls zu erkennen und die Feststellung eines folgenden Impulses auf beiden Ubertragungsleitungen 20 und 21 zu verhindern.

Einen weiteren Einstelleingangsimpuls empfängt die Oder-Schaltung 117 aus der Und-Schaltung 115 (Fig. 6a), und ein weiterer Einstelleingan^simpuls für aie Oder-Schaltung 119 kommt aus der Und-Schaltung 116 (Fig. 6a). Dadurch wird nun die Empfangener-Übertrag-Siänalisierungseinriehtung mit einem anderen Ubertrag-Eingangssignal aus einer unmittelbar vorhergehenden, niedrigerstelligen Stufe beschickt, wenn die betreffende Stufe daran gehindert worden ist, Impulse auf die Übertragungsleitung 20 oder 21 zu geoen. durch die Betätigung des den Stellen n+2 und n+,· zugeordneten Funktionsgenerators.

Die Ausgangssignale der Oder-Schaltungen 117 und 119 sind das Empfangener- Über trag- oder das Empfangener-Kein-Übertrag-Signal für die Stelle n+2 des Parulleladdierers. Ein durch die Stufe n+j5 zu verwendendes Empfangener-Übertrag- oder Empfangener-Kein-Übertrag-Signal ist eine Punktion αes Ausgangssignals der Ünd-Schaltungen 125 und 126 und der Oder-Schaltungen 12? und 128. Die Kombination der Signale ρ oder "^ ₂ für Stelle n+2 mit den Signalen M_n+2 und M_n+2 aus dem

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_ßAD

Funktionsgenerator der Stelle n+2 bildet die Empfangener-Übertrag-Information C_n+, oder die Empfangener-Kein-Übertrag-Information "C₊-Z-für den der Stelle n+3 zugeordneten Summengenerator.

Der Summengenerator SGL für die Stelle n+2 besteht aus den Und-Schaltungen 129, 130, 1j51 und I32. Der Summengenerator■SGH für die Stellen

n+3 besteht aus den Und-Schaltungen 135* 13^* 135 und I36. Ein Resultat in Form einer positiven binären 1 für die Summe Sp wird gebll-

™ det, wenn eine oder mehrere der Und-Schaltungen 129 bis 132 auf die nötigen Eingangssignale hin ein positives Ausgangssignal erzeugen. Die für die Bildung der Summe"1" benötigten Eingangssignale dieser Und-Schältungen sind aus Fig. 6b zu ersehen. Das Gleiche trifft für die Seile n+3 zu, wo eine binäre 1 als Summe S , signalisiert wird, wenn die erforderlichen Eingangssignale für irgendwelche der Und-Schaltungen 133 bis 136 vorliegen. Ein Bespiel für die Wirkungsweise der Endsummenbildung ist bei der Und-Schaitung I30 zu sehen. Wenn der Funktionsgenerator ein Signal erzeugt, welches anzeigt, daß die beiden

£ binären Eingangsbits gleich waren (M _+?), ist die Summe eine binäre 0, es sei denn, die Stelle hat einen Übertrag empfangen, der durch die

R
Oder-Schaltung 117 auf ein Signal C_{n 2} hin signalisiert wird. Die Und-Schaltung 131 erzeugt eine positive binäre T als Ausgangssignal, wenn die binären Bits in Stelle n+2, die dem Funktionsgenerator zugeführt worden sind, verschieden waren (M p) und ein Kein-Übertrag-Empfängen-Signal C₊₂ vorgelegen hat« Die Und-Schaltungen 129 und I32 erzeugen die Endsummenausgangssignale unter Berücksichtigung von Über-

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trag-Voausschau-Informationen in den Abschnitt des Addierers hinein,

der die Stelle n+2 oder n+3 enthält. Die Endsumme, einer bestimmten Docket 7930 _{Oüaö (i;/ |Vjb}._v- ....

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Bitstelle ζ. B, n+2, kann nur dann von Üoertrag-Vorausschau-Informa-. tlonen beei^nlußt werden, falls die Stelle n+2 nicht entweder übertrag- oder Kein-übertrag-Sln^ale empfangen hat, was dadurch angezeigt wird, daß die Übertrag-Empfahgen-Selbsthalteschaltung im Rückstellzustand geblieben 1st. Dies besagt, daß alle niedrigerstelligen Positionen in dem Abschnitt eine 3itkomblnation 1,0 enthalten haben, was die Weiterleitung etwaiger Überträge durch diese Stellen hindurch in den Abschnitt notwendig machte.

Fig. 6a und 6b zeigen die normale Verbindung verschiedener logischer Blöcke, die vier nebeneinanderliegende Stellen eines parallelen binären Addierers gemäß der Erfindung bilden. Unter Berücksichtigung, daß die zugrundeliegende Addierzelt auf der Grundlage von sieben logischen Stufen plus der Zeit für die Weiterleitung eines Impulses über die Länge der übertragungsleitung für jeden Abschnitt errechnet werden muß, können bestimmte Abänderungen vorgenommen werden, oder sie müssen in bestimmten Stellen des Addierers zu Anpassungszweeken vorgenommen werden. Fig. 7 zeigt eine solche Abänderung, die in der den beiden niedrigsten Bitstellen des parallelen binären Addierers zugeordneten logischen Übertrag-Übertragungsschaltung nötig sind. Die logische Übertrag-Übertragungsschaltung besteht aus den Und-Schaltungen 140 bis 145. Die Und-Schaltungen 140, 141/ 14J und 144 erzeugen ein Übertrag-Übertragen-Signal cT « oder ein Mn-Übertrag-Übertragen-Signal G^ ₂ auf Grund der Ausgangssignale des die Bitstellen 1 und 2 empfangenden Funktionsgenerators plus der Sperrwirkung durch den Empfang der Bitstellen 3 und 4 durch den Funktionsgenerator. Die Und-Schaltung 142 bewirkt die Bildung eines Übertrag-Übertragen-Signals C_{1 o} auf ein Übertragseingangssignal C aus dem Datenverarbeitungssystem hin. Docket7930 009812/1361

Sie erzeugt ein Übertrag-ÜDertragen-Signal C_{1 o} auf ein übertrag se in.-

I > ei

garigssignal in die niedrigste Stelle des binären Addierers hin, wenn die ersten vier untersten Bitstellen alle die Bitkomolnation 1,0 aufweisen. Ebenso erzeugt die Und-Schaltung 145 ein Kfcin-Übertrag-Ubertragen-Signal C. _? beim Fehlen, eines ÜDertragseingangssignals (C), wenn alle vier untersten Bitstellen die Kombination 1,0 aufweisen.

Fig. -S- zeigt die ADänderungen, de in Jen vier niedrigsten Bitstellen des Addierers vorgenommen weraen Können und durch aie die Notwendig-Keit einer Verriegelungseinstellschaltung LS oder einer Empfangener-Übertrag-Verriegelungseinr^cntung für die Stellen JJ' und 4 beseitigt wira. Da die Mindestzeit, die der Addierer zum Anschluß der ganzen Adäieroperation oenötigt, sieben oinäre logiscne Ebenen plus der Zeit beträgt, die für uie Weiterleitung eines Signals aud der niedrigsten Stelle ,jedes ADsehnitts zur höchsten Stelle jedes Aoschnitts nötig

ist, können hinsichtlich der Sununenbildung der ersten vier Bitstellen Veränderungen vorgenommen werden. Tatsächlich wird bewirkt, daß die ersten vier Bitsteilen wie ein Allerer mit durchlaufendem Übertrag erscheinen, in welchem der Sumsnenausgang von Stelle 4 (S^.) zeitlich von drei Logikebenen abhängig ist, und zwar zwei Logikeoenen innerhalb des Funktionsgenerators für die Stelle S^ plus drei Logikebenen durch die Stellen S₁, S₂ und S-, hindurch. Wie die Summen S₁DiS S^ erzeugt werden, wird hier nicht im einzelnen erläutert, weil es dtieh eine Untersuchung der gekennzeichneten Eingänge in Fig. 8 deutlich wird. Ein weiterer bisher nicht besprochener Ausdruck, der in Fig. 8

wird β zur Bezeichnung der Ausgangsleitungen verwendet ist "NICHT C^"; er

besagt, daß die betreffende Signalleitung positiv ist, wenn ein

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0.0 9.d i 2/ ί 3b 1

"Empfangener-ubertrag^-Signal C_p nicht vorliegt. Die übrigen Eingänge und Ausgänge sind in der Weise bezeichnet worden, die oben in Verbindung mit den verschiedenen Funktionssignalen besprochen worden ist.

-FiG. 9 stellt eine weitere Abwandlung gegenüber der beschriebenen Schaltung dar, bei der die Zeit mit berücksichtigt wird. In Fig.. 6o ist gezeigt/ daß die Information "Empfangener ÜDertrag" C■ , oder "Kein Übertrag empfangen" CJ_n+-* für Stelle n+3 über zwei Ebenen binärer Logik gebildet werden. Die beiden binären logischen Ebenen können in niedrigerstelli^en Positionen jedes der Abschnitte, aus denen ein vollständiger Paralleladdierer besteht, zugelassen werden, weil die Weiterleitung von Impulsen über die Übertragungsleitungen zu höheren Stellen eine gewisse Zeit in Anspruch nimmt. 3ei den beiden höchststell igen Bitpaargruppen jedes Abschnitts mit Ausnahme des niedrigststelligen Abschnitts muß jedoch die Empfangener-Übertrag-Information für n+p über eine einzige Logikebene erzeugt werden. In Fig. 9 ist eine einzige Logikebene vorgesehen, und zwar besteht sie aus mehreren Oder-Schaltungen 150 bis 155 und Und-Schaltungen 156 bis i57j welche reguläre und komplementäre Eingangssignale aus dem Funktionsgenerator von Stelle 29"'und die Empfangener-Üoertrag- und-Kein-übertrag-.Signale für Stelle 29 empfangen, um die Erzeugung der Signale "Re mlärer und komplementärer Empfangener-Üoertrag" C-,_Q und "Kein-Übertrag "empfangen" CL₅₀ für Stelle 30 zu ermöglichen. Dies ist besonders für die binäre Stelle ;>0 eines 32-stelligen parallelen binären Addierers dargestellt worden. Die gleiche Logik würde für die Stelle 32 des,, Addierers und die beiden höchststelligen Gruppen jedes weiteren Ad- ,. Schnitts benutzt "Wi rden. ', ..,.._:

Fig. 10 veranschau. i'chz die. Über trag- Vorausschat;- Verbindung für einen Docke t7930 0 U b Ü i 2 / 1 3 B ϊ :----■-

64-stelligen parallelen binären Addierer, der aus vier 16-Bit-Abschnitten besteht. Jedem der Abschnitte 1 bis 3 ist eine Empfangener-Übertrag-Selbsthalteschaltung 159, 259 bzw. 359 zugeordnet, die der in Fig. 5a gezeigten Empfangener-Übertrag-Selbsthalteschaltung 59 entsprechen. Z. B. erzeugt die dem Abschnitt 1 zugeordnete Selbsthalteschaltung 159 entweder ein Empfangener-Übertrag-Signal Cg₁ oder ein "Kein-Übertrag empfangen"-Signal "Cg₁, das entweder aus der höchsten Bitstelle des Abschnitts oder aus der Übertragungsleitung 20 bzw. 21 stammt. Jedem der Abschnitte mit Ausnahme des nledrigststelligen Abschnitts ist eine Übertrags-Vorausschau-Logik 290, 390 bzw. 490 zugeordnet, die jeweils der Vorausschau-Logik 90 in Fig. 5a entspricht. Die einem Abschnitt zugeordnete Übertrags-Vorausschau-Logik empfängt Eingangssignale aus.den Empfangener-ubertrag-Selbsthalteschaltungen derjenigen Abschnitte, die niedrigerstelliger sind als die in Frage stehende. Übertrags-Vorausschau-Logik. Z. B. empfängt die dem Abschnitt 4 zugeordnete Übertrags-Vorausschau-Logik 490 als Eingangssignale die Empfangener-Übertrag- oder "Kein-Übertrag empfangen"-Signale aus den Selbsthaiteschaitungen 159* 259 und 359· D^as Ausgangs-

signal der Logik 490 wird dann gleichzeitig allen im Abschnitt 4 enthaltenen Summengeneratoren zugeführt. Da jeder der Abschnitte 1 bis 3 die Empfangener-Übertrag- oder "Kein-Übertrag-empfangen"-Signale etwa gleichzeitig erzeugen, werden alle den Abschnitten 2, 3 und 4 zugeführten Ubertrags-Vorausschau-Informationen etwa gleichzeitig allen Summengenratoren in diesen Abschnitten zugeleitet, und es entsteht ein Endsummenausgang, der die Überträge zwischen den Abschnitten mit berücksichtigt. ' ,

Fig. 11 zeigt die binäre Logik, die zur Erzeugung der Signale Über-.' Docket 7930 0098 12/13^1 ^5<

_". - 29 - * /■■■

trag-Vorausschau CLA oder Nicht-Übertrag-Vorausschau Nicht CLA aus jedem der Übertrag-Vorausschau-Blöcke 29O, 390 und 490 in Fig. benutzt wird. Z. B. sind die Oder-Schaltungen 291 und 292 in dem Block 290 von Fig. 10 enthalten. Ebenso sind die Oder-Schaltungen ■391.und 392 und die Und-Schaltungen 393 und 39f im Block 390 von Fig. 10 enthalten, um die nötigen Informationen übertrag-Vorausschau CLA3 oder Nicht-übertrag-Vorausschau Nicht CLA3 für den Abschnitt 3 auf die Empfangener-Übertrag- oder "Nicht-übertrag empfangen^w-Signale aus den Abschnitten 1 und 2 hin zu erzeugen. Die Oder-Schaltungen 491 und 492 und die Und-Schaltungen 493 und 494 sind im Übertrag-Vorausschau-Block 490 von Fig. 10 enthalten und erzeugen die Informationen Übertrag-Vorausschau CLA4 oder Nicht-Übertrag-Vorausschau Nicht CLA4 auf die Empfangener-Übertrag- oder "Nicht-Übertrag empfangen¹¹-Signale aus den vorhergehenden drei Aoschnitten hin.

In der vorstehenden Beschreibung ist somit ein paralleler binärer Addierer gezeigt worden, der Übertragungsleitungen für die übertragung von Übertrag- und Nicht-Übertrag-Signalen ähnlich einem Addierer mit Beedingungsanzelpe verwendet. Dadurch fallen die logischen Schaltungen für jede Stufe des Addierers weg, die normalerweise in einem solchen Addierer benötigt werden, und dadurch wird die Geschwindigkeit, mit der .Übertragsinformationen im Addierer behandelt werden, weiter erhöht. Für eine gegebene Schaltungstechnik oder Betriebsgeschwindigkeit der Schaltelemente muß die Trennung von Richtungskoppler}! entlang der übertragungsleitung so beschaffen sein, daß sichergestellt wird, daß durch die Erzeugung von Signalen auf der übertragungsleitung aus zwei benachbarten Stufen nicht Docket 7930 009812/1361

Impulse erzeugt werden, die So nahe beieinanderliegen, daß sie durch eine nachfolgende Logik nicht mehr unterseheidbar werden. Gemäß einem bevorzugten Ausführungsbeispiel der Erfindung, welches bewirkt, daß eine höhere Stelle des Addierers die ifbertragung von Übertrag- oder Nicht-Uoertrag-Signalen" aus einer nächstniedrigen Stelle steuert, ist der Mindestabstand zwischen Richtungskopplern entlang der Übertragungsleitung verringert worden. Ohne diese At-wandlung gemäß der Erfindung wäre eine längere Übertragungsleitung nötig, um den nötigen Abstand zwischen den Richtungskopplern zu ermöglichen.

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Claims

P A T E N T A NS P R Ü CH E

1. Binäres Paralleladdierwerk mit einem Funktionsgenerator vor jeder Addierwerkstufe, der aus den beiden zugeordneten Binärziffern ein erstes Signal zur Anzeige der Bedir.-gung "beide Operandenziffern sind 1" und ein zweites Signal zur Anzeige "beide Operandenziffern sind 0" erzeugt, die mit Übertrag-Signalen von Addierwerkstufen niedrigerer Stellenordnung Summenziffern-generatoren zugeführt werden, dadurch gekennzeichnet, daß zwei wenigstens mehreren benachbarten Addierwerkstufen gemeinsame durchgehende Übertragungsleitungen (20, 21) vorgesehen sind, von denen die eine die ersten und die andere die zweiten Signale eines jeden der Funktionsgeneratoren über Richtungskoppelelemente (22.) zur Weiterleitung an die höheren Addierwerkstufen zugeführt erhält, und daß die Addierwerkstufen höherer Stellenordnung an die Übertragungsleitungen angeschlossene Empfangsschaltungen (55)..

aufweisen,,die nur auf das erste Signal auf einer der beiden .z~. ii Ii MH ι / / j 3b I ■

Übertragungsleitungen ansprechen und dieses in Abhängigkeit da-;, von, auf welcher Übertragungsleitung dieses Signal erschienen ist, als übertrag- oder Kein-übertrag-Signal zu den Summenzifferngeneratoren weiterleiten.

2. Addierwerk nach Anspruch X₁ dadurch gekennzeichnet, daß aus den Anzeigesignalen "beide Operandenziffern sind 1" und "beide Operan denziffern sind 0" eines Funktlonsgenerators Steuersignale (Ti) ^ abgeleitet werden, die in der nächstniedrigeren Addierwerkstufe

w ■■-.■■ " .

eine Übertragung entsprechender Signale zu den beiden übertra- ■ gungsleitungen (20, 21) sperren und daß vom Punktionsgenerator dieser nächstniedrigeren Addierwerkstufe eine zusätzliche Übertragsleitung zu der die Sperrung auslösenden Addierwerkstufe führt.

j5. Addierwerk nach Anspruch 1 und 2, dadurch gekennzeichnet, daß je ein Paar Addierwerkstufen über gemeinsame Richtungskoppelelemente (22) und eine genreinsame Empfangsschaltung (55) ^{an die} P Ubertragungsleltungen (20, 21) angeschlossen sind, daß aus den Anzeigesignalen "beide Operandenziffern sind 1ⁿ und "beide Operandenziffern sind 0" des Punktionsgenerators der höhersteiligen Addierwerkstufe des Paares Steuersignale (M) abgeleitet werden, die eine Übertragung entsprechender Anzeigesignale von der niedrigstelligen Stufe des Paares zu den Übertragungsleitungen sperren, daß die Empfangsschaltung Übertragsinformationen zu beiden Stufen liefert und daß die höherstellige Stufe außerdem über, eine zusätzliche Übertragsleitung von der niedrigstelligen Stufe Übertragsinformationen empfängt.

Docket 793°

uoyb-ι 2/ 13bτ

4> Addierwerk nach den Ansprüchen 1 bis ;, dadurch gekennzeichnet, daß die Übertragungsleitungen (20, 21) beidseitig mit ihren Wellenwiderständen abgeschlossen sind und daß die Richtungskoppelelemente (22) Leiterteile sind/ die über eine der angestrebten Übertragungsimpuislänge entsprechende Leiterlänge (L) parallel und dicht benachbart den Übertragungsleitungen geführt sind, und die an ihrem der Übertragungsrichtung abgewandten Ende mit ihrem Wellenwiderstand abgeschlossen sind.

5. Addierwerk nach den Ansprüchen 1 bis 4, dadurch gekennzeichnet, daß die Übertragsinformationen-Empfangsschaltung (RCL) einer jeden Addierwerkstufe für jede Übertragungsleitung (20, 21) eine bistabile Verriegelungsschaltung (117» 118 und 119, 120) aufweist, von denen jede im Einschaltzustand über eine Torschaltung die Einschaltung der anderen verhindert.

6. Addierwerk nach den Ansprüchen 1 bis 5* dadurch gekennzeichnet, daß die Zahl der Addierwerkstufei in Abschnitte unterteilt ist, von denen jeder eine zusätzliche Übertr&information-Empfangsschaltung (59) am der Übertragungsrichtung zugewandten Ende der Übertragungsleitungen (20, 21) aufweist, deren Ausgang gemeinsam mit den entsprechenden Ausgängen aller niedrigstelligeren

für
. Abschnitte an eineVsich bekannte Übertragsvorausschau-Schaltung

(zV B. 490) angeschlossen sind, die Übertragsinformationen pa-• rallei zu allen Suramengeneratoren des nächsthöheren Abschnittes . Überträgt.

7. Addierwerk nach den Ansprüchen 1 bis 6, dadurch gekennzeichnet,

Docket 7930 -:■'■■

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daß innerhalb eines Abschnittes die Addierwerkstufen in Gruppen zu je zwei zusammengefaßt sind, und daß die Gruppen -afc«· für beide Addierwerkstufen gemeinsame Richtungskoppelelemente (22) und eine gemeinsame Empfangsschaltung (53) zur Kopplung mit den Übertragungsleitungen (20, 21) aufweisen, und daß zwischen je zwei benachbarten Gruppen zusätzliche Übertragsieltungen zur Weiterleitung von Übertragsinformationen sowie zusätzliche Steuerleitungen vorgesehen sind, die zur Sperrung einer übertragung von "beide Operandenzifferr/ sind 1* - oder "beide Operandenziffern sind 0"- Signalen von der niedrigstelligen der benachbarten Gruppen zu den Übertragungsieltungen dienen, wenn von der höherstelllgen Gruppe selbst Signale in die Übertragungsleitungen eingekoppelt werden.

8* Addierwerk nach den Ansprüchen 1 bis 7* dadurch gekennzeichnet, daß die niedrigste Addierwerkstufe Eingangsleitungen für Übertrags informationen aus der vorausgehenden Additionsoperation aufweist und daß diese Eingangsleitungen mit dem Summengenera-

Vorliegen

tor dieser Stufe verbunden sind und beim von Anzeigesignalen "beide Operandenziffern sind 1* oder "beide Operandenziffern sind 0" von den Funktionsgeneratoren mehrerer benachbarter Addierwerkstufen der niedrigeten Stellenordnung zu den Richtungskoppel elementen (22) dieser Stufen durchgeschaltet werden.

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