DE2027179C - Rechenwerk zur arithmetischen oder bitweisen logischen Verknüpfung - Google Patents

Description

Die Erfindung betrifft ein Rechenwerk zur arithmetischen oder bitweisen logischen Verknüpfung zweier Operanden, mit wenigstens einem Hit-Verkniipfungsmodul, der je ein Paar Bits gleicher Stellenordnung der beiden Operanden, einen Eingangs-Übertrag sowie arithmetische und logische Modul-Steuersignale zugeführt erhält und Resultatsignale für die betreffende Stelle liefert.

Es sind bereits Rechenwerke bekannt, die außer den arithmetischen Operationen auch bitweise logische Verknüpfungen der Operanden durchführen können (deutsches Patent 1 193 278 und USA.-Patent 3 388 239). Bei diesen Rechenwerken nehmen die Schaltungen zur Erzeugung des arithmetischen Übertrages an der Ausführung der logischen Operationen teil, indem sie für jede Rechenwerkstelle einzeln mit bestimmten steuernden Bmärsignalcn beaufschlagt werden. Hieraus ergibt sich für die Übertrags verarbeitenden Schaltungsteile ein erhöhter Schaltungsaufv.'and. Außerdem erfordern die Rechenwerke bei der Ausführung arithmetischer Operationen mehrere Arbeitszyklen, um die in den verschiedenen Rechenvverkstcllen anfallenden Überträge /u verarbeiten. Dies hat seinen Grund darin, daß die übertragsvcr-Urbeilenden Schallungen durch ihre Verwendung zur Bildung der logischen Verknüpfungen eine größere Anzahl logischer Schaltungen aufweisen müssen, welche die Übertragsverarbeitung verlangsamen. Ein weiterer Nachteil dieser Rechenwerke besteht in tier begrenzten Anzahl der ausführbaren logischen Operationen, die sich auf die Verknüpfungen LJND, ILXKLUSIV-ODF.R bzw. NAND, ODER, HXKLW-SlV-ODl-R beschränken.

Die F.rliikluiig hat die Aufgabe, unler Vermeidung der genannten Nachteile ein Rechenwerk anzugehen, das eine von der Übu teigverarbeitung und Weilerleitung unabhängige und damit schnellere Ii Idling der Resultate der arithmetischen und logischen Verknüpfungen gestallet und «.las die Ausführung einer größeren Anzahl logischer Verknüpfungen ermöglicht. Gemäß der I rfindung wild dies dadurch erreicht, dall tier Bit-Verknüpfimgsmodul ein Ausgangs-Verkiiiipftiii^sglied aufweist, dem der eine Operand als Hasis-Operaiul zügel iihrt wird, dal.! weitete Verkniipfuiigsgliciler ungesehen hikI, die im Falle von arithmetischen Operationen aus dem Stellenbit des anderen Operanden (Modifizier-OperanJ), dem Eingangs-Übertrag und einem arithmetischen Modulsteuersignal (SUBTRAKTION) oder im Falle von logischen Operationen aus den Stellenbits der beiden Operanden und einem logischen MoJulsteuersignal (ODER, UND) jeweils "ein Änderungssignal bilden, das als zweites Eingangssignal dem Ausgangs-Verknüpfungsglied zugeführt wird, welches daraufhin

ίο je nach dem Binärwert des Ändenmgssignals den Basis-Operanden entweder unverändert oder invertiert als Resultatbit abgibt, und daß Übertrags-Verknüpfungsglieder vorgesehen sind für eine von der Modifizierung des Basis-Operanden unabhängige Erzeugung eines Ausgangs-Übertrages durch paarweise UND-Verknüpfung der Stellenbits der beiden Operanden bzw. ihrer Komplemente und des Eingangs-Übertrages, wobei die Übertragsausgänge und -eingänge benachbarter Verknüpfungsmc.-uln zur Weitergabe des Übertrages miteinander verbinden sind.

Verschiedene vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung sind aus den Ansprüchen ersichtlich. Nachfolgend werden zwei Ausführungsbeispiele der Erfindung an Hand von Zeichnungen erläutert. Es zeigt

F i g. 1 ein Ausfiihrungsbeispiel des Rechenwerks schematisch in Blockform.

F i g. 2 Einzelheiten eines der Verknüpfungsmoduln, welche in F i g. 1 in Blockform gezeigt sind, F i g. 3 die Sechscrkorrekturschaltung für das Rechenwerk,

F i g. 4 Einzelheiten der Rechenwerksteuerung,

F i g. 5 ein Zeitdiagramm von Steuersignalen,

F i g. 6 schematisch in Blockform ein anderes Altsführungsbeispiel des Rechenwerks, ausgelegt für 8-Bit-Operanden,

F i g. 7 Einzelheiten der in F i g. 6 in Blockform gezeigten Vorzeichen-Steuerschaltung,

F i g. 8 Einzelheiten eines der in F i g. 6 in Blockform gezeigten Verknüpfungsmoduln.

Fig.! zeigt in Blockdarstellung ein Ausfiihrungsbeispiel des Rechenwerks. Die Operanden werden in die Operanden-Register 10 und 11 eingegeben, die normalerweise in einer zentralen Verarbeitungseinheit eines Rechners enthalten sind. DcrEinfachheit halber sind die Register 10 und Il mit Positionen für vier Datenbits und ein entsprechendes Paritätsbit dargestellt. In der Praxis ist die Anzahl der Bitpositionen in den Regis'ern eine Funktion des Datenformates

in der Zentraleinheit. Viele Datenverarbeitungsanlagen, wie z. B. das IBM-System'3M), sind auf der Basis eines aus 8 Bits besiehenden f?ytes aufgebaut. Da·. Byte ist der Grundbaustein aller Datendarstellimgen. Ein neuntes Paritäts- oder Prüfbit wird mit ledern Byte übertragen. Die Bytes können getrennt oder in Gruppen gemeinsam als leider behandelt werden. Die Dezimalziffeni 0 bis ') werden in binär codierter De/imalform in \ Bits dargestellt. Die anderen 4 Bits im Byte können für Vor/eichencotle, benutzt

fio weiden, oder in einem HyIe können zwei DezimalzilTern dargestellt werden. Zu einem späteien Zeitpunkt wird ein Ausführiingsbcispicl auch im Zusammenhang mit einem aus K Bits bestehenden Byte beschrieben. Im Moment werden jedoch nur I Bits und das Pari-

^5 tätsbit betrachtet.

l'ür die Operationen einer Datenverarbeitungsanlage sind Steiierschaltimgen erforderlich. Im voiliegeiulen Beispiel ist die Recheuwerkssteuerung im

Block 15 der E i g. 1 dargestellt. Die Steuerung 15 liefert Steuersignale an die Modulareiiilicil 50, in der für jedes Datenbit ein Verknüpfungsmodul vorgesehen ist. Einzelheiten eines solchen Moduls sind in 1·" i g. 2 dargestellt.

Das in F i g. 2 gezeigte Modul verfügt über UND-Glieder 62 und 63 sowie ein Anlivalcnzglicd 64, an welche die Eingangslcitungöl für den Eingangsübcrlrag angeschlossen ist. Das UND-Ulicd62 empfängt als zweiten Eingang einen Ausgang des Inverters 67. Das UND-Glied 63 und das Antivalcnzglicd 64 empfangen als Eingänge das Ausgangssignal des Antivalcnzglicdcs 68. Diese Schaltungen sind allgemein bekannt und werden daher nicht näher beschrieben. Die Ausgangssignalc der UND-Glieder 62 und 63 werden auf die Eingänge des ODER-Gliedes 66 gegeben, das mit einem Eingang außerdem an den Ausgang des UND-Glieds 65 angeschlossen ist. Das UND-Glied 65 empfängt als Eingänge das Auxgangssignal des Inverters 67 und das Ausgangssignal des Anlivalcn/glicdcs 68. Der Eingang des Inverters 67 wird gebildet vom Ausgang des Antivalen/glicdcs 69, dessen einer Eingang mit einer der Bilpositioncn des Registers 10 verbunden und dessen anderer Eingang zum Empfang eines Signals »Komplementiere /1(« an die Steuerung 15 angeschlossen ist. Ein Eingang des Anlivalcnzglicdes 68 ist mit einer der Bilpositioncn dpi. RiMiisii-rs 11 und der andere Eingang zum !impfung eines Signals »Komplementiere Ö<« mit der Steuerung 15 verbunden. Das Übertragssignal Ct am Ausgang des ODI- R-Ciliedcs 66 entspricht der folgenden Booleschen Gleichung:

C₁ A₁- C₁

»Kl X

' Ih C<

i Kl N

lh

Die Steuereinheit 15 liefert ein Sublraklionssleuersignal an das UND-Glied 71 für arithmetische Operationen sowie ODER- und UND-Signale an die UND-Glieder 72 und 73 für Verkniipfungsopcralioncn. Die Ausgange der UND-Glieder 71, 72 und 73 werden als Eingänge auf das ODER-Glied 74 gegeben. Der Ausgang des ODER-Gliedes 74 bestimmt, ob das Bit/I, im Register 10 (Basisdaten) geändert werden muli. Somit wird das Ausgangssignal des ODER-Gliedes 74 zusammen mit dem Ausgangssignal des Antivalenzglicdcs 69 als Eingänge auf das Anlivalcnzglied 76 gegeben.

Außer dem Subtraktionssteuereingang empfängt das UND-Glied 71 einen Eingang vom AntivalcnzglicH 64. Das Antivalcnzglicd 64 liefert ein Ausgangssignal nach der folgenden Booleschen Gleichung:

Z ßrCm.N I Bi- C(KiN.

Das UND-Glied 71 entwickelt ein Signal »Änderung AiK sobald dieser Boolesche Ausdruck erfüllt ist und das Subtraktionssteucrsignal von der Steuerung 15 geliefert wird. Wie später genauer erklärt wird, erfolgt die binäre Subtraktion (Diff. -A-B) durch einfaches Anlegen des Subtraktionssignals an die UND-Glieder 71 der Moduln 50. Die binäre Addition erfolgt durch Erzwingen eines Übertragssignals Ct ms auf das Bitmodul 51, niedrigste Stelle und Abgabe des Signals »Komplementiere Bi* und des Sublraktionssleuersignals an alle Moduln 51 bis 54. Eine binäre Recheneinheit beliebiger Größe kann aufgebaut werden durch Verbindung der erforderlichen Anzahl von Moduln in der in E i g. 1 oe/ciulcn Art.

Die Moduln 50 sind außerdem als Dcz.imalrcclicncinhcit für eine Stelle geschaltet. Die dezimale Subtraktion (Di(T. A — B) erfolgt durch Abgabe eines Subtraklionssignals an die Moduln 51 bis 54. Wenn ein Übcrtrags-Ausgangssignal vom höchstslclligcn Bilmodiil 54 vorliegt, wird eine Scchscrkorrcklur der Differenz, vorgenommen.

Die Scchscrkorrekturschallung 80 ist im einzelnen in E i g. 3 gezeigt. Das Ausgangssignal ;■< vom Antivalcn/glicd 76 in E' i g. 2 des niedrigststclligen Bitmoduls 51 in E i g. 1 wird nicht auf die Scchscrkorrekturschallung 80 gegeben, da sich dieses Ausgangssignal bei der Korrektur niemals ändert. Das Ausgangssignal η vom Anlivalenzglicd 76 des Moduls 2 ändert sieh bei der Scchserkoircktur jedoch immer. Das Änderungssignal wird dadurch entwickelt, daß das Signal »Dc/imal-Arithmclik« auf das UND-Glied 81 in I i g. 3 zusammen mit dem Ziffcm-Übcrtragssignal vom Modul 54 der E i g. 1 gegeben wird. Das Ausgangssignal des UND-Gliedes 81 wird auf das Antivalcn/.glied 77 des Moduls 52 als Signal »Änderung ;■( MOD. 52« gegeben.

Das π-Ausgangssignal des Moduls 53 ändert sich, wenn da? /',-Ausgangssignal des Moduls 52 auf »1« steht. Das wird erreicht, indem das Ausgangssignal des UND-Gliedes 81 auf einen Eingang des UND-Gliedes 82 zusammen mit dem /"i-Ausgangssignal \om Modul 52 gegeben wird. Das Alisgangssignal des UND-Gliedes 82 wird auf das Aniiwikii/g'icd 77 des Moduls 53 als /-(-Änderungssignal gegeben.

Das /-(-Ausgangssignal des Moduls 54 ändert sich, wenn die /vAusgängc der Moduln 52 und 53 »0« sind. Die /•»-Ausgänge der Moduln 52 und 53 werden auf die Inverter 83 bzw. 84 gegeben, deren Ausgänge auf die Eingänge des Antivalenzglicdes 85 gegeben werden, welches mit seinem Ausgang wiederum an das UND-Glied 86 angeschlossen ist. Als weiteres Eingangssignal empfängt das UND-Glied 86 das Ausgangssignal des UND-Gliedes 81. Das Ausgangssignal des UND-Gliedes 86 wird als /-(-Aiulcrimgssignul auf das Antivalenzglied 77 des Moduls 54 gegeben.

Das Ausgangssignal des Inverters 84« wird als ein Eingang auf das UND-Glied 87 gegeben, dessen zweiter Eingang vom Antivalcnzglicd 76 des Moduls 52 kommt. Die Ausgangssignale der UND-Glieder 81 und 87 werden auf die Eingänge des UND-Glic'cs 88 gegeben, dessen Ausgang eine Änderung des l'aritätsbits P im Rechenwerk anzeigt. Diese Änderung des Paritätsbils ist für das Wesen des zu erläuternden

So Ausführungsbeispicls der Erfindung ohne Bedeutung, weshalb auf ihre Ausführung hier nicht eingegangen wird.

Die dezimale Addition erfolgt durch Erzwingen eines Übcrtrags-Eingangssignals O nix auf das niedreistellige Modul 51 und Anlegen der Signale »Komplementiere ö,« und »Subtraktion« an alle Moduln der Gruppe 50. Bei einer Dezimaladdition ist zu beachten, daß das Ncunerkomplcmcnt verwendet wird, wogegen bei der binären Addition das Fünfzehncrkomplcment benutzt wird. Das gehl aus der Beschreibung der Steuereinheit 15 hervor. Die Sechserkoircklur wird bei der Dezimaladdition ausgeführt, v/enn ein Übcrtragsausgang aus dem Modul 54 (höchste Bitposilion) erfolgt. Die Entscheidung über die Scchscrkorreklur bei dci Dezimalrec'inung lvingt nur vom (ibcrtraiisausgangssignal der höchsten Rilposilion ab. I ine kompakte dezimale Recheneinheit beliebiger Größe kann durch Verbindung

der benötigten Anzahl von 4-Bit-Rcchcneinheitcn aufgebaut werden. Bei Bedarf können je zwei der 2-Bit-Reehcneinhcitcn eine gczontc Dczimalanordniuig für acht Bits bilden.

Die in F i g. 4 gezeigte Rcchcnwerkssteuercinheit 15 cnthäii ein ODER-Glied 31, welches die Steuersignale »Dezimale Addition«, »Rckomplcmcnticrung« und »Dczimal-Null und Addition« empfängt. Der Ausgang des ODER-ülicdcs 31 ist mit cmcm Eingang des UND-Gliedes32 verbunden, welches als Eingangssignal auch ein Ausführungssignal empfängt. Das Ausführungssignal ist ein Zeitsignal, welches während jedes OpcraHonszyklus des Rechenwerks vorliegt, wie aus F-' i g. 5 zu ersehen ist. Dieses Signal wird normalerweise in einer zentralen Vcrarbeilungseinheit erzeugt. Die Anzahl der für die arithmetische Operation erforderlichen Ausführungssignale ist gleich der Anzahl von Ziffern in den Operanden. Wenn jeder dieser Operanden aus nur einer Ziffer besteht, ist nur ein Ausführungssignal erforderlich. Der Ausgang des UND-Gliedes 32 ist an das ODER-Glied 42 sowie die UND-Glieder 43 und 48 angeschlossen, um so die Steuersignale »Komplementiere fli« zu entwickeln. Der Ausgang des ODER-Gliedes 42 ist mit dem ßf-Komplementier-Eingang des Moduls 51 verbunden. Das UND-Glied 43 empfängt außerdem einen Eingang von der Bitposition 2 des Registers 11. Der /\usgang des UND-Gliedes 43 ist mit einem Eingang des ODER-Gliedes 44 verbunden, dessen Ausgang an den ßf-Komplemenlier-Eingang d_es Moduls 53 angeschlossen ist. Das UND-Glied 48 ist mit einem Eingang an den Ausgang des UND-Gliedes

46 angeschlossen, dessen Eingänge wiederum mit den Ausgängen der Inverter 45 und 47 verbunden sind. Die Eingänge zu den Invertcrn 45 und 47 sind mit den Bitpositionen 2 und 3 des Registers 11 verbunden. Der Ausgang des UND-Gliedes 48 ist mit einem Eingang des ODER-Gliedes 49 verbunden, dessen Ausgang mit dem ßi-Komplemcnticr-Eingang des Moduls 54 verbunden ist.

Die soeben beschriebene Schaltungsanordnung ermöglicht die Erzeugung des Neuncrkomplcments. Beim Ncuncrkomplemcnt ändert sicli jeweils das niedrigste Bit des Registers II. Das nächsthöhere Bit des Registers 11, d. h. die /.weite Stelle, ändert sich für das Neuncrkomplcment nicht. Das Bit in der Position 3 des Registers 11 ändert sich, wenn das Bit in Position 2 eine »1« ist. Diese Verknüpfung wird natürlich durch das UND-Glied 43 vorgenommen, welches sein Ausgangssignal an ein ODER-Glied 44 weitergibt. Das Bit in der Position 4 des Registers 11, d. h. das werthohe Bit, ändert sich, wenn die Bits in den Positionen 2 und 3 beide »0« sind. Diese Verknüpfung wird durch die Inverter 45 und

47 sowie durch die UND-Glieder46 und 48 vorgenommen.

Der Ausgang des UND-Gliedes 32 wird auch auf einen Eingang des ODF.R-Gliedes 33 gegeben, weicnes einen weiteren Eingang zum Empfang eines Steuersignals für die dezimale Subtraktion aufweist. Dieses Signal kommt von der zentralen Verarbeitungseinheit oder einer anderen geeigneten Steuereinheit. Das Ausgangssignal des ODER-Gliedes 33 wird auf einen Eingang des UND-Gliedes 34 gegeben, welches einen weiteren Eingang für den Empfang des Ausführungsiignals aufweist. Der Ausgang des UND-Gliedes 34 ^;st das Steuersignal für Dczimalarithmctik, welches für die Sechserkorrektur auf das in I·" i g. 3 gezeigte UND-Glied 81 gegeben wird, wie bereits oben gesagt wurde.

Das Ausgangssignal des in F i g. 4 gezeigten UND-Gliedes 34 wird auch als ein Eingang auf das ODER-Glied 35 gegeben, welches außerdem als Eingänge die Steuersignale für binäre Subtraktion und Addition empfängt. Diese beiden zuletzt genannten Signale kommen auch von der zentralen Vcrarbcitungscinhcit oder einer anderen geeigneten Steuereinheit. Das Ausgangssignal des ODER-Gliedes 35 wird als Eingang auf das UND-Glied 36 gegeben, welches außerdem das Ausführungsstcucrsignal empfängt. Der Ausgang des UND-Gliedes 36 ist das Subtraktionssignal, welches auf jedes der Moduln 50 gegeben wird. Das Sublraktionssignal ist also sowohl bei der binären als auch bei der dezimalen Rechnung vorhanden.

Bei der binären oder dezimalen Addition wird das erzwungene Übertrags-Eingangssignal durch die UND-Glieder 37 und 39 und die ODER-Glieder 38 und 40 erzeugt. Das UND-Glied 37 empfängt als Eingänge die Signale für binäre Addition und die Ausführung. Der Ausgang des UND-Gliedes 37 wird auf einen Eingang des ODER-Gliedes 38 gegeben, das mit einem weiteren Eingang an den Ausgang des UND-Gliedes 32 angeschlossen ist. Das Ausgangssignal des ODER-Gliedes 38 wird auf einen Eingang des UND-Gliedes 39 gegeben, welches als Eingang weiterhin das Signal für die erste Ausführung empfängt. Für ein cinziffriges Feld ist das ersle Aiisfiihnmg-.signnl Ha·; einzige Ausführungssignal und daher das erste und gleichzeitig das letzte Ausführungssignal. Der Ausgang des UND-Gliedes 39 wird als ein Eingang auf das ODER-Glied 40 gegeben, dessen Ausgang mit dem Übertrag.scingang des Moduls 51 verbunden ist. Das ODER-Glied 40 empfängt außerdem einen Eingang vom Ausgang des UND-Gliedes 41. Das UND-Glied 41 empfängt als Eingänge die Signale für Ausführung und Ziffernübcrtrag. Das Ziffernübertragssignal kommt vom Ausgang der in F i g. 1 gezeigten bistabilen Kippschaltung 105. Bei der binären Addition wird außerdem das Fünfzchnerkomplcmcnt entwickelt, da der Ausgang des UND-Gliedes 37 mit einem Eingang des ODER-Gliedes 21 verbunden ist, dessen Ausgang an die Eingänge der ODER-Glieder 42, 44 und 49 sowie direkt mit dem ßcKomplementicr-Eingang des Moduls 52 verbunden ist.

Zur Erzielung der richtigen Antwort muß bei der Dezimalrechnung das Ergebnis manchmal rekomplementiert werden. Diese Notwendigkeit ist gegeben, wenn ein Übertrag aus der werthöchsten Stelle während einer echten Subtraktion vorliegt. Die Rekomplementicrung erfordert einen zweiten Durchlauf des Ergebnisses durch das Rechenwerk. Die Ergebnisse am Ausgang des Rechenwerks, d. h·. an den Ausgängen der Modulgruppe 50, werden bei der Rekomplemcntierung in das Register 10 geleitet. Während der ersten Ausführung wird eine Eins in die Bitposition 1 (niedrigste Stelle) des Registers 11 zwangsweise eingeschrieben. Der Ausgang des Registers II wird dann dezimal komplementiert. Der Inhalt des Registers 10 wird ebenfalls dezimal komplementiert, und das Dezimalkomplement des Registers 11 zusammen mit dem Zahlenübertrag wird dann von dem Dezimalkomplement des Registers 10 subtrahiert.
Die Rekomplemeniierungsschallung enthalt das in Fig. 4 gezeigte UND-Glied 110, dessen Eingänge ein Signal »Letzte Ausführung«, ein dezimales Subtraktionssipnal. ein Übcrtragssignal vom Modul 54

ίο

und ein Signal vom Null-Ausgang der bistabilen Kippschaltung 112 empfangen, welches den Zustand »Keine Rekomplementierung« anzeigt. Der Ausgang des UND-Gliedes 110 ist mit dem Einstell-Eingang der bistabilen Kippschaltung 112 über das UND-Glied 111 /erblinden. Das UND-Glied 111 wird vorbereitet durch ein Signal »Übertrag Laden«, welches unmittelbar vor dem Ende des Ausführungssignals auftritt. Normalerweise liefert die zentrale Verarbeitungseinheit die Zcitsignale; die in F i g. 5 gezeigten Zeitsignale können jedoch auch in speziellen Einheiten entwickelt werden. Der Rückstelleingang der bistabilen Kippschaltung 112 ist mit dem Ausgang des ODER-Gliedes 113 verbunden, welches als Eingang ein Signal »Ende« während des Signals »Letzte Ausführung« empfängt. Das Signal »Übertrag Löschen« unmittelbar vor dem ersten Ausführungssignal wird ebenfalls auf einen Eingang des ODER-Gliedes 113 gegeben und auf den Rückstelleingang des in F i g. 1 gezeigten Übertragmerkers (bistabile Kippschaltung) ao 105. Der Einstelleingang des Übertragmerkers 105 ist mit dem Ausgang des UND-Gliedes 100 verbunden, dessen Eingänge an den Ausgang »Ziffern-Übertrag« des Moduls 54 sowie an die Rechenwerkssteuerung 15 angeschlossen sind, und zwar zum Empfang der Signale »Übertrag Laden« und »Subtraktion«.

Der Eins-Ausgang des in F i g. 4 gezeigten Rekomplementierungsmerkers 112 ist mit einem Eingang des UND-Gliedes 115 verbunden, welches außerdem das erste Ausführungssignal empfängt. Der Ausgang des UND-Gliedes 115 ist an den Einstelleingang der Bitposition 1 des Registers 11 angeschlossen, um eine Eins in diese Position zu bringen. Wenn die Rekomplementierungsoperation mehr als eine Ausführung hat, wird das Register 11 nach der ersten Ausführung auf Null gesetzt (gelöscht) und dezimal komplementiert. Das Register U wird unter Steuerun; des UND-Gliedes 114 gelöscht, dessen Eingänge dii Signale »Rekomplementierung«, »Ausführung« um »Keine Erste Ausführung« empfangen.

Der Eins-Ausgang des Rekomplcmentierungsmer kers 112 wird außerdem auf das UND-Glied 116 ge geben, um die /((-Komplementierungs-Steuersignali zu entwickeln. Das UND-Glied 116 empfängt außer dem auf einem Eingang das Ausführungssignal. Dei Ausgang des UND-Gliedes 116 ist direkt an der /fi-Komplementiereingang des Moduls !51 angeschlossen und außerdem an Eingänge der UND-Glieder 117, 121 und 123. Die Ausgänge der UND-G'ieder IΠ und 121 we.den auf die Λί-Komplementiereingänge der Moduln 53 bzw. 54 gegeben. Ein weiterer Eingang des UND-Gliedes 117 ist mit der Bitposition 2 des Registers 10 verbunden. Diese Registerposition ist außerdem an den Inverter 118 angeschlossen, dessen Ausgang an das UND-Glied 120 gelegt ist. Die dritte Position des Registers 10 ist mit dem Inverter 119 verbunden, dessen Ausgang an das UND-Glied 120 gelegt ist. Der Ausgang des UND-Gliedes 120 ist an einen Eingang des UND-Gliedes 121 angeschlossen. Somit gelten für die Erstellung des Neunerkomplements für den Inhalt des Registers 10 dieselben Regeln wie für das Register 11. Das Paritätsbit P im Register 10 wird durch die UND-Glieder 122 und 123 sowie durch das Antivalenzglied 124 komplementiert.

7.iim besseren Verständnis der Dczimairechiiüng folgen einige Beispiele für dezimale Addition und Subtraktion mit und ohne Überlauf.

In den folgenden Beispielen mit dreistelligen Dezimalzahlen ist jeweils die letzte (niedrigste) Ziffer als 1. Ziffer bezeichnet (z. B. A1), die mittlere als 2. Ziffer (z. B. A 2) und die vorderste (höchste) Ziffer als 3. Ziffer (z. B. A3).

BEISPIEL:	Dezimal-Addition ohne Überlauf.	(=	A3	Al A]
Operand A	132		53	Bl B\
Operand B	+485		A3	Rl Rl
Resultat R	617		dez. 2)	Al
1. Ziffer: 0010		(=	dez. 4)	Kompl. von Bl
-0100	f
-0001	(=		Übcrtr. zur 2. Ziffer
C-e-1101			Sechserkorrektur
-0110	f	dez. 7)	Al
Olli		dez. 3)	Al
2. Ziffer: 0011		dez. 1)	Kompl. von Bl
-0001		Übertr. von 1. Ziffer
-0001	dez. 1)	Rl
0001		Kein Übertrag
		Keine Sechserkorrektur

	0001'	A	2 027 1	79 <*	12	A3
11	-0101	B I		Kompl. von B3
3. Ziffer:	0000	R (X)	(=-·■ dez. 1)	Kein Übertrag
	:- 1100	0010	(=·= dez. 5)	* (siehe unten)
	-0110	-0100		Sechserkorrektur
	0110	-0001		Λ3
		f- UOl		* Der Übertrag zeigt an,
		-0110	(= dez. 6)	daß kein Überlauf vorliegt
		Olli		mit Überlauf
	0011		Al AX
BEISPIEL	-0001	Dezimal-Addition	Bl BX
Operand	-0001	132 A3	Rl RX
Operand	0001	885 A3	AX
Resultat	0001	017 (♦) A3	Kompl. von BX
I. Ziffer:	-0001	(= dez. 2)	Zwangsübertrag
	-0000	(= dez. 4)	Übertr. zur 2. Ziffer
		Sechserkorrektur
C<		RX
		Al
	(= dez. 7)	Kompl. von Bl
2. Ziffer:	(= dez. 3)	Übertr. von 1. Ziffer
	(=·= dez. 1)	Rl
		A3
	(= dez. 1)	Kompl. von B3
3. Ziffer-	(= dez. 1)	Kein Übertrag
	(= dez. I)

0000

(= dez. 0)

Kein Übertrag * (s. u.) Keine Sechserkorrektur

* Das Fehlen des Übertrags zeigt an, daß ein Überlauf vorliegt.

BEISPIEL:
Operand A

	Operand	B	Olli	-172
	Resultat	R	-0010	355
1.	Ziffer:	0101
		0010
		-Olli
2.	Ziffer:	«-1011
		-0110
	C-

Dezimal-Subtraktion

527 A3

B3

Al Bl

Al Bl

3. Ziffer:

0101

0101
-0001
-0001

0011

A3

(=dez. 7) (= dez. 2)

(= dez. 5)

(= dez. 2) (= dez. 7)

(= dez. 5)

(= dez. 5) (= dez. 1)

(= dez. 3)

Rl Rl

Al Bl

Rl

Al Bl übertr. zur 3. Ziffer Sechserkorrektur

Ä2

A3 B3 Übertr. von 2. Ziffer A3

\-ar~

Bei dem für die Dezimaladdition ohne Überlauf gegebenen Beispiel wird die rechts stehende Zwei des Λ-Feldes in das Register 10 und die rechts stehende Fünf des .9-Feldes in das Register 11 eingegeben. Ein erster Ausführungsgang läuft ab, in welchem der Inhalt des Registers Π komplementiert und ein erzwungener Übertrag an das Modul 51 geliefert wird. Die Subtraktion erfolgt anschließend, und es ergibt sich ein Ziffernübertrag. In Anbetracht des Ziffernübertrags findet eine Sechserkorrektur statt. Jetzt ist die erste Ziffer der Summe erzeugt. Zur Addition der Ziffern auf der zweiten Stelle des A- und des 5-Feldes läuft ein zweiter Ausführungsgang ab. Dabei wird kein Übertrag erzeugt und somit erfclgt auch keine Sechserkorrektur. In einem weiteren Ausführungsgang werden die dritten Ziffern der A- und ß-Felder bearbeitet. Bei dieser Operation ergibt sich wieder ein Ziffernübertrag, und es erfolgt eine Sechserkorrektur.

Das Beispiel für die dezimale Addition mit Überlauj

unterscheidet sich dadurch, daß ein letzter Übertrag fehlt und dadurch angezeigt wird, daß ein dezimale: Überlauf stattgefunden hat.

Das Beispiel für dezimale Subtraktion zeigt, daC für die ersten Ziffern der Felder A und B eine Subtraktion ohne Sechserkorrektur stattfindet. Bei den zweiten Ziffern dieser Felder liegt ein Ziffernübertrag vor, und daher wird eine Sechserkorrektur durchgeführt. Die dritten Ziffern der Felder A und B verursachen keinen Übertrag während der Subtraktion, und somit erfolgt auch keine Sechserkorrektur.

Im folgenden Beispiel wird eine Rekomplementierung gezeigt

BEISPIEL:
Operand A
Operand B

Subtraktion mit Rekomplementierung

A3 Al Al

-527 S3 Bl B\

Resultat R' (*) 645

R'3

R'l

R'l

Das Resultat dieser ersten Operationen ist ein Zwischenresultat, nämlich das Komplement des Endresultats. Deshalb ist anschließend eine zweite Operation zur Rekomplementierung nötig.

1. Ziffer: 0010	(- dez. 2)	- 355	/Jl
-Olli	(=dez.7) _	( - dez. 4)	Bl
C^- 1011		( dcz. 8)	Übertr. zur 2. Ziffer
-0110			Sechserkorrektur
0101	(= dcz. 5)		Ä'l
2. Ziffer: Olli	(= dez. 7)		Al
-0010	(= dez. 2)	( dcz. 5)	Bl
-0001		Übertr. von 1. Ziffer
0100	(= dez. 4)	R'l
3. Ziffer: 0001	(= dez. 1)	A3
-0101	(= dcz. 5)	53
C<- 1100		* (siehe unten)
-0110		Sechserkorrcktur
0110	(- dez. 6)	R'3
		* Der Übertrag zeigt an,
		daß rckomplemcnticrt
		werden muß.
REKOMPLEMENTIERUNG
Operand A' (*) 645	(Zwischcnrcsullat R')
Operand B' 001	* (Konstante für Rckompl.)
Resultat R	(Endresultat)
1. Ziffer: 0100	Kompl. von A' 1
1000	Kompl. von B' I
0001	Übertr. von 1. Operation
c. ion	Übertr. zur 2. ZilTer
0110	Sccliserkorreklur
0Ί6Τ	«1

2. Ziffer:

0101
1001
0001

3. Ziffer:

0011

(= dez. 5) (= dez. 9)

(= dez.

Kompl. von A'2
Kompl. von B'2
Übertr. von 1. Ziffer

<_ ion	(= dez. 5)	Übertr. zur 3. Ziffer
-0110	(= dez. 3)	Sechserkorrektur
υιοί	(= dez. 9)	Rl
0011		Kompl. von A'3
-1001		Kompl. von fl'3
-0001		Übertr. von 2. Ziffer
1001
-0110	Sechserkorrektur

R3

Es ist zu beachten, daß eine dezimale Subtraktion ausgeführt wird. Ein Ausgangs-Übertrag in der höchsten Ziffernstelle während der Subtraktion zeigt an, daß das Ergebnis ein Zwischenresultat ist und rekomplementiert werden muß. Das Vorzeichen des Ergebnisses wird als Vorzeichen des ^-Feldes benutzt. Beim ersten Ausführungsgang der Rekomplementierung wird in das Register 11 eine Eins eingegeben und davon das Neunerkomplement genommen. Der Zahlenübertrag wird auf das Modul 51 gegeben. Das Ergebnis führt zu einer Sechserkorrektur. Damit lie;7,t nun die erste (niedrigste) Ziffer des Endresultats vor. Die anderen Ziffern werden wie dargestellt entwickelt. Das Vorzeichen des Λ-Feldes änderte sich während der Rekomplementie.ung.

Alle logischer, Operationen (bitweise logische Verknüpfungen) werden durch die UND-Glieder 72 und 73 (F i g. 2) der Moduln 51 bis 54 vorgenommen. Die UND-Operation wird ausgeführt, wenn die Steuerung 15 ein UND-Steuersignal an das UND-Glied 73 abgibt. Das UND-Steuersignal wird durch die ODER-Glieder 20 und 24 sowie das UND-Glied 25 in F i g. 4 entwickelt. Die Operation wird am folgenden Beispie! verdeutlicht:

BEISPIEL:	UND	At	0110
Α-Ψάά	0110	~Bi	0101
5-FeId	1010

ΛίΦ

0100 Änderung A₍ (in Pos. 3)
0010 r< = Ri =

Bei Ausführung der UND-Operation wird das B-VeXa durch die Inverter 75 in F i g. 2 komplementiert. Der Ausgang der UND-Glieder 73 wird über die ODER-Glieder 74 an das Antivalenzglied 76 geleitet. Entsprechend dem gegebenen Beispiel wird nur ein Bit des Λ-Feldes verändert, und zwar das Bit in der Position 3 des Registers 10. Weiterhin hat das Antivalenzglied 77 denselben Ausgang wie die Schaltung 76, da kein Signal »Änderung r<« vor liegt.

Eine ODER-Operation findet statt, wenn die Steuerung 15 ein ODER-Steuersignal an das UND-Glied 72 abgibt. Das ODER-Steuersignal wird durch die ODER-Glieder 18, 22 und das UND-Glied 23 in F i g. 4 entwickelt. Das folgende Beispiel verdeutlicht die ODER-Operation:

BEISPIEL:	ODER	Ai	1001
Λ-Feld	0110	Bi	1010
5-FeId	1010

Αι φ

1000 Änderung Ai (in Pos. 4)
1110 η = Ri --= Ai + Bi

Bei der ODER-Funktion werden die Bits des Λ-Feldcs durch die in F i g. 2 gezeigten Inverter 67 komplementiert. Die Ausgänge der UND-Glieder 72 werden über die ODER-Glieder 74 an das Antivalcnzglied 76 angeschlossen. Die Ausgangssignale der UND-Glieder 72 verändern nur ein Hit des /f-Fcldcs, und /war d:\s Hit in Position 4 (vordere Pnuiiicn) des Registers 10. — Wenn die Rechenwerkssteuerung 15 gleichzeitig Steuersignale für UND und ODER abgibt (gleichzeitiges Anlegen des Signals »Durchschalten« an die ODER-Glieder22 und 24 der F i g. 4), erscheint der Inhalt des Registers II (Operand B) an den Ausgängen der Modulgruppe 50.

309 614/394

17	2 027 1	DURCHSCHALTEN	79	/11	18
Das folgende Beispiel verdeutlicht diese Operation:	0110 At 0110
BEISPIEL:	1010 ßi 0101
A-FeId	AiBt 0100	Al	1001
ß-Feld	AiFi + AiBt UOO	Bi	1010
	~ÄiBt	1000
			Änderung Ai (in Pos. 3 und 4)

+ AtBi) 1010 η = Ri = Bi

Die Ausgangssignale der ODER-Glieder 74 resul- In welchen Stellen des Operanden A der Bit-Test

tieren aus den Ausgangssignalen der UND-Glieder gemacht werden soll, bestimmt jeweils der Inhalt

72 und 73. Die ODER-Glieder 74 der Moduln 53 des Registers B, der hier also als Maske benutzt wird

und 54 geben Eins-Bits ab, während die ODER- 35 (jede »1« im Register B bedeutet: Diese Stelle ist im

Glieder 74 der Moduln 51 und 52 Null-Bits abgeben. Register A zu testen).

Die Antivalenzglieder 76 für die Moduln 51 und 52 Für die Operationen Bit-Test Eins und Bit-Test

lassen also die betrefTenden Bits vom Register 10 Null werden die Ausgänge der Moduln 51 bis 54

unverändert, während die Antivalenzglieder76 der zusammengefaßt. Für diese Operationen liefern aie

Moduln 53 und 54 die betreffenden Bits ändern. Das 40 Ausgänge der ODER-Glieder 74 das Signal »Ande-

Ergebnis ist also gleich dem Inhalt des Registers 11, rung A_f<t an dij Eingänge des in F i g. 1 gezeigten

d. h. das ß-Feld. ODER-Gliedes 180. Der Ausgang des ODER-Gliedes

Wenn die Rechenwerkssteuereinheit 15 keine Steuer- 180 wird zusammen mit einem Eingang von dem in signale liefert, erscheint der Inhalt des Registers 10, F i g. 4 gezeigten ODER-Glied 17 der Steuerung 15 also das A-Ft.j, am Ausgang der Modulgruppe 50. 45 auf ein UND-Glied 181 gegeben, um das Ergebnis Hierfür ist kein Beispiel erforderlich, da aus Fi g. 2 auszugeben. Das Signal Bit-Test Eins wird gemäß hervorgeht, daß die ODER-Glieder 74 keine Ände- Darstellung in F i g. 4 zusammen mit dem Ausführungssignale an die Antivalenz lieder 76 liefern und rungssignal auf das UND-Glied 16 gegeben, dessen somit diese den Inhalt vom Register 10 auf die Anti- Ausgangssignal auf die ODER-Gliede' 17 und 18 valenzgiieder 77 weiterleiten. Da auch keine /-<-Ände- 50 geleitet wird. Bei Ausführung der Operation Bit-Test rungssignale vorliegen, leiten die Antivalenzglieder 77 Eins liefert die Steuerung 15 außerdem ein ODER-die Eingangssignale unverändert an die Ausgänge Steuersignal vom ODER-Glied 18, welches an die der Moduln 51 bis 54. Moduln der Gruppe 50 angelegt wird. Das Signal

Bei der Operation '»Bit-Test« wird festgestellt, ob Bit-Test Eins/Null von dem in F i g. 4 gezeigten

ausgewählte Stellen des einen Operanden (A) alle 55 ODER-Glied 17 wird an das in F i g. 4 gezeigte

gleich »1« sind (Bit-Test Eins) oder alle gleich »0« sind UND-Glied 181 angelegt. Der Test hat ein negatives

(Bit-Test Null). Diese Operationen können deshalb Ergebnis, wenn eines der ODER-Glieder 74 der

auch als Null- oder Eins- Bitvergleichsoperationen Modulgruppe 50 ein Eins-Signal an das ODER-Glied

bezeichnet werden. 180 abgibt. Die Operation Bit-Test Eins prüft At

Wenn die ausgewählten Stellen alle den gewünschten 60 auf Eins, wenn Bi = Eins ist. Die nachfolgenden Bei-

Wert haben (z.B. alle sind wie verlangt gleich »0« spiele zeigen die Operation Bit-Test Eins mit negativem

bei Bit-Test Null), dann ist das Ergebnis positiv. und positivem Ergebnis,
Wenn mindestens eines der getesteten Bits den gefragten Wert nicht hat, so ist das Ergebnis negativ.

BEISPIEL:	Bit-Test Eins	0110	1110	Ai	1001	Änderung Ai (in Pos. 4)
	Λ-Feld	1010	1010	Bi	1010	Test ist negativ.
	ß-Feld	Ä		ÜB,	1000
		Ät	0001
	Λ-Feld	Bt	1010
	ß-Feld

A₍Bi 0000 keine Änderung Ai
Test ist positiv

Die Operation Bit-Test Null wird durch das Signal 65 des UND-Gliedes 19 gegeben wird, welches außerdem

»Komplementieren ß₍« sowie das UND-Steuersignal ein Ausführungssignal empfängt. Der Ausgang des

von der Steuerung 15 gesteuert. Aus F i g. 4 ist zu UND-Gliedes 19 wird auf die Eingänge der ODER-

ersehen, daß das Signal Bit-Test Null auf den Eingang Glieder 17, 20 und 21 gegeben. Die Anschlüsse der

19 20

Ausgänge der ODER-Glieder 17, 20 und 21 wurden ODER-Glieder 74 der Modulgruppe 50 ein Ems-

bereits beschrieben. Die Operation Bit-Test Null Ausgangssignal liefert. Die folgenden Beispiele zeigen

untersucht A₍ auf Null, wenn B₁ = Eins ist. Die die Operation Bit-Test Null für eine Prüfung mit

Prüfung hat ein negatives Ergebnis, wenn eines der negativem bzw. positivem Ergebnis.

BEISPIEL:	Bit-Tes	t Null	0110	Änderung Ai (in Pos. 2)
/f-Feld	0110	At	1010	Test ist negativ
S-FeId	1010	ß(Kompl.	0010
	0100	/i,ß(Kompl.	0100
	1010		1010
A-FeId	Ai
S-FeId	Bi Kompl.

0000 keine Änderung
Test ist positiv

Die Operation Bit-Setzen Eins wird ausgeführt, wenn die Steuerung 15 das ODER-Steuersignal auf die Moduln 51 bis 54 gibt. In diesem Fall wird das ODER-Steur^signal durch Anlegen des Signals Bit-Setzen Eins an das ODER-Glied 22 erzeugt. Die Funktion besteht darin, eine /!(-Bitposition auf Eins zu setzen, wenn die entsprechende Β,-Bitposition (Maske) gleich Eins ist. Das folgende Beispiel verdeutlicht diese Operation:

BEISPIEL:	Bit-Setzen	Eins	1001
/i-Feld	0110 At		1010
S-FeId	1010 S(

1000 Änderung A₁ (in Pos. 4)
Ai φ AiBi 1110 Bit At in Pos. 4 auf Eins gesetzt

Bei der Verknüpfungsoperation Bit-Setzen Null 35 Ausgang des UND-Gliedes 27 wird auf einen Eingang

wird das Signal »Komplement S₁* sowie das UND- des ODER-Gliedes 21 gegeben. Das UND-Steuer-

Steuersignal an die Moduln 51 bis 54 geliefert. Die signal ergibt sich aus dem Anlegen des Ausganges

£(-Komplementiersignale für die Moduln werden des ODER-Gliedes 26 an einen Eingang des ODER-

durch Anlegen des Signals Bit-Setzen Null an das Gliedes 24. Bei der Operation Bit-Setzen Null wird

ODER-Glied 26 erzeugt. Das Ausgangssignal des 40 das /f_t-3it auf Null gesetzt, wenn das entsprechende

ODER-Gliedes 26 wird auf die Eingänge des ODER- S(-Bit gleich Eins ist. Das folgende Beispiel zeigt

Gliedes 24 und des UND-Gliedes 27 gegeben. Der diese Operation.

BEISPIEL: /f-Feld	Bit-Setzen Null 0110 Ai	0170
ß-Feld	1010 5(KOMPL	1010
	AiBiKOMPL	0010

0010 Änderung /1, (in Pos. 2) φ /1,5,KOMPL 0100 Bit Ai in Pos. 2 auf Null gesetzt

Eine Antivalenzverknüpfung wird ausgeführt, wenn Steuersignal zu entwickeln, und auf das ODER-Glied

die Rechenwerkssteuerung 15 die Steuersignale »Korn- 24, um die Steuersignale »UND« und »Komplemenplementieren S,«, »UND« sowie »ODER« und die 55 tieren B,« zu entwickeln. Nachfolgend ein Beispiel

Moduln 51 bis 54 liefert. Das Antivalenzsignal wird für die Antivalenz-Operation,
auf das ODER-Glied 22 gegeben, um das ODERBEISPIEL: Antivalenz

/1-Feld 0110 Ai 0110 Tt 1001

5-Feld 1010 B₁KOMPL 1010 Bt 1010

/1,B(KOMPL 0010 /l,fl, 1000

1010 Änderung At (in Pos. 2 und 4)

Α, φ (/4,S₁KOMPL I- T₍B_:) 1100 r, = /?( = /<( Φ 5,

21 22

Ein direkter binärer Vergleich des Operanden A tierschallung betrachtet. Außerdem sind die Anti-

mit dem Operanden B wird einfach durch Abgabe valenzglicdcr 77 Teil der Sechserkorrekturschaltung

eines Subtraktionssteuersignals an die Moduln 51 bis in Fig. 6. Das Antivalenzglied 192 ist mit einem

54 und Untersuchung der Ergebnisse Ri sowie des Eingang an den Ausgang des Antivalenzgliedes 124

Ausgangsübertrags des Moduls 54 (höchste Stelle) 5 angeschlossen und empfängt das komplementierte

erreicht. Nachfolgend ein Beispiel dafür. Signal aus der Hitposition P des Registers 10.

Das Rechenwerk der F i g. 6 arbeitet im Prinzip

Beispiel: Binärer Vergleich genauso wie das in I-i g. 1 gezeigte. Allerdings ist

A = B wenn alle Ri — 0 ein zusätzliches Atisgangsregister vorgesehen.

A > B wenn ein R_t φ 0 und kein Übertrag »° Die Arbeitskapazität des Rechenwerks gemäß

A < B wenn R, φ 0 und Übertrag ^F ' & ⁶. ^Wxxa _u\\.,^die P<aimalrcchnung verdoppelt,

^{1 Ί 6} wenn die acht Bits nicht zur Darstellung je einer

In F i g. 6 ist ein Ausführungsbeispiel dargestellt, Ziffer und eines Vorzeichens, sondern zur Darstellung

bei dem die Register 10 und 11 je acht Datenbit- zweier Ziffern in zwei Teilgruppcn zu je vier Bits

Positionen und eine Paritätsbitposition enthalten. 15 benutzt werden.

Das Bit auf der Position 7 ist hier das niedrigste. Die Die Verknüpfungsmoduln der beschriebenen Rechen-Bitpositionen 4 bis 7 werden zur Dezimalziffern- werke sind relativ einfach im Aufbau und ermöglichen darstellung benutzt. Die Bitpositionen 0 bis 3 werden eine Vielzahl von verschiedenen Operationen, weil bei der Dezimalrechnung zur Darstellung des Vor- immer ein Operand als Basisoperand behandelt wird, zeichens benutzt und von der Vorzeichensteuerung 20 während der andere Operand und etwaige Überträge 190 untersucht. Ein positives Vorzeichen wird durch nur zur Erzeugung von Änderungssignalcn für den Einerbits in den Bitpositionen 0 bis 3 dargestellt, Basisoperand verarbeitet werden,
ein negatives Vorzeichen durch Einerbits in den Für die arithmetischen Operationen ist nur eine Positionen 0,1 und 3 und ein Nullbit in der Position 2. Subtrahicischaltung vorhanden, und Additionen wer-Bei Vor7eichenwechsel ändert sich also nur der Inhalt 25 dea ausgeführt, indem die Bits des einen Operanden der Bitposition 2. vor der Subtraktion invertiert werden, wobei in der

Einzelheiten der Vorzeichensteuerung 190 sind in niedrigsten Biistclle eine Korrektur durch einen

F i g. 7 gezeigt. Sie besieht im wesentlichen aus den Zwangsübcrirag gemacht wird.

Antivalenzgüedcrn 19t und 192. von denen jedes mit Das Rechenwerk ist nicht nur zur Durchführung

einem Eingang an den Ausgang des in F i g. 4 gc- 30 der logischen Grundoperationen UND, ODER,

zeigten UND-Gliedes 115 angeschlossen ist. Das ANTIVALENZ geeignet, sondern auch zur Durch-

Antivalenzglied 191 ist außerdem mit einem Eingang schaltung des einen oder anderen Operanden vom

an den Ausgang des Antivalenzgliedes 76 des in Eingang zum Ausgang sowie zum Eins- oder NuII-

F i g. 8 gezeigten Moduls angeschlossen. Das Modul Setzen sowie zum Testen des Inhaltes ausgewählter

in F i g. 8 unterscheidet sich etwas von dem in F i g. 2 35 Bitstellen des einen Operanden, wobei der andere

gezeigten Modul, da die Komplementierschallung Operand als Maske dient.

in F i g. 6 von der Rechenwerkssteuerung 15 getrennt Durch günstige Verarbeitung der Überträge ist

dargestellt ist. Die Antivalenzglieder 68 und 69 der eine Erweiterung der Stellcnzahl ohne Erhöhung der

F i g. 2 werden in F i g. 6 als Teil der Komplemen- Verarbeitungszeit möglich.

Hierzu 2 Blatt Zeichnungen

Claims (9)

Patentansprüche:

1. Rechenwerk zur arithmetischen oder bitweisen logischen Verknüpfung zweier Operanden, mit wenigstens einem Bit-Verknüpfungsmodul, der je ein Paar Bits (Ai, Bi) gleicher Stellenordnung der beiden Operanden, einen Eingangs-Übertrag (CfKiN^-) sowie arithmetische und logische Modul-Steuersignale zugeführt erhält und Resultatsignale für die betreffende Stelle liefert, dadurch gekennzeichnet, daß der Bit-Verknüpfungsmodul ein Ausgangs-Verknüpfungsglied (76) aufweist, dem der eine Operand (Ai) als Basis-Operand zugeführt wird, daß weitere Verknüpfungsglieder (64, 67, 71, 72, 73, 74, 75; F i g. 2) vorgesehen sind, die im Falle von arithmetischen Operationen aus dem Stellenbit des anderen Operanden (Modifizier-Operand ß,), dem Eingangs-Übertrag und einem arithmetischen Modulsteuersignal (SUBTRAKTION) oder im Falle von logischen Operationen aus den Stellenbits der beiden Operanden und einem logischen Modulsteuersignal (ODER, UND) jeweils ein Änderungssignal bilden, das als zweites Eingangssignal dem Ausgangs-Verknüpfungsglied zugeführt wird, welches daraufhin je nach dem Binärwert des Ändcrungssignals den Basis-Operanden entweder unverändert ^,der invertiert als Resultatbit abgibt, und daß Übertragunjs-Veri lüpfungsglieder (62, 63, 65, 66) vorgesehen s^:nd für eine von der Modifizierung des B.'.sis-Operande* unabhängige Erzeugung eines Ausgangs-Übertrages durch paarweise UND-Vcrknüpfung der Stellenbits der beiden Operanden bzw. ihrer Komplemente und des Eingangs-Übertrages, wobei die Übertragsausgänge und -eingänge benachbarter Verknüpfungsmoduln zur Weitergabe des Übertrages miteinander verbunden sind.

2. Rechenwerk nach Anspruch 1, dadurch gekennzeichnet, daß das Ausgangs-Verknüpfungs- ^₀ glied (76) ein Antivalenzglied (EXKLUSIV-ODER-Glied) ist und daß die weiteren Verkniipfungsglieder ein erstes Verknüpfungsglied (64) enthalten, das ein bei arithmetischen Operationen wirksames Änderungssignal erzeugt, welches die Antivalenz der Stellenbits des Modilizicr-Operandcp (Bi) und des Eingangs-Übertrages (O kin) ausdrückt, daß sie ein zweites Verknüpfungsglied enthalten, das bei eine ODER-Verknüpfung einschließemk'ii logischen Operationen ein Äncleri'.ngssignal erzeugt, welches die LiND-Bedingung für das Stellenbit des Modilizier-Opcranden und das negierte Stellenbit des Basis-Operanden (,·(() ausdrückt, und daß sie ein drittes Verknüpfungsglied enthalten, das bei eine I ■ N!)-Verknüpfung einschließenden logischen Operationen ein Änderungssignal erzeugt, welches die UND-Ikdingung für das Stcllcnbil des Basis-Operanden und das negierte Slelleiihit des Modili/icr-Operandcn ausdrückt.

3. Rechenwerk nach Anspruch I oiler 2, dadurch gekennzeichnet, daß in jedem Verknüpfungsniodul (F i g. 2) in den Hingangsleilungen für die Stellenbils dei beiden Operanden je ein Antivalen/glied (6S, 6·)) vorgesehen ist, mit dem auf Ciruiid eines besonderen Komplcnieiitier-Steuer-MgIIuIs(KOMIM.. Ai, KOMPL. lh) das betreffende .Stellenbit (/I₁, Bt) komplementier! werden kann.

4. Rechenwerk nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß eine Steuerschaltung (F i g. 4) vorgesehen ist, die auf Grund von Rechenwerkssteuersignalen (z. B. DEZIMALADDITION, BINÄR-SUBTRAKTION, UND, ODER), die ihren Eingängen zugeführt werden, an ihren Ausgängen arithmetische (SUBTRAKTION) oder logische (UND, ODER) Modul-Steuersignale abgibt, die zur Durchführung der jeweils geforderten Rechenwerksoperation benötigt werden, wobei die Ausgänge der Steuerschaltung (15, Fig. 1) mit den betreffenden Steuersignaleingängen aller Verknüpfungsmoduln (51, 52, 53, 54, Fig. 1) verbunden sind.

5. Rechenwerk nach Anspruch 3 und 4, dadurch gekennzeichnet, daß die Steuerschaltung (F i g. 4) entsprechend der jeweils geforderten Rechenwerksoperation Komplementier-Steuersignale (KOMPL. At, KOMPL. Bi) für jedes SteUenbit jedes der beiden Operanden erzeugt und über entsprechende Ausgänge an die betreffenden Komplementiersigna! jteuereingänge der Verknüpfungsmoduln (51, 52, 53, 5.I in F~i g. 1) abgibt.

6. Rechenwerk nach Anspruch 4, dadurch gekennzeichnet, daß die Steuerschaltung (F i si. 4j als arithmetisches Modulsteuersignal nur ein Subtrahiersignal (SUBTR.) und als logisches Modulsteuersignal nur ein ODER-Signal (ODER) und ein UND-Signal (UND) erzeugt und daß alle Moduln (F i g. 2) nur drei entsprechende Eingänge für arithmetische und logische Modulsteuersignale aufweisen.

7. Rechenwerk nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß als weitere Verknüpfungsglieder in jedem Verknüpfungsmodul (F i g. 4) vorgesehen sind:

a) ein Antivalenzglied (64), dessen beiden Eingängen das Eingangsübertragsbit (C; hin) sowie das SteUenbit (Bi) des Modifizier-Operanden zugeführt werden, sowie ein erstes UND-Glied (71), dessen einer Eingang mit dem Ausgang des Antivalenzgliedes (64) verbunden ist und dessen anderem Eingang ein SUBTRAHlER-Signal zugeführt wird;

b) ein zweites UND-Glied (72), dessen drei Eingängen das durch einen Inverter (67) invertierte SteUenbit (Ai) des Basis-Operanden, das Stcllcnbil (ß,) des Modifizier-Operanden sowie ein ODER-Steuersigiuil zugeführt werden;

c) ein drittes UND-Glied (73), dessen drei Eingängen das .Stellenbit (/I₁) des Hasis-Operandcn. das durch einen Inverter (75) invertierte. Slellenbil (Hi) des Modili/ier-Operanden sowie ein UND-Steuersignal zugeführt wird;

d) ein ()[)I;R-Glied (74), dessen drei l-.iin-inge mil den Ausgängen der dr:i UND-Glieder (71, 72, 73) verbunden sind und das an seinem Ausgang das Anderungssignal (ANDER U NG A;) für das betreffende Vei kniipfungsmodiii abgibt.

S. Rechenwerk nach einem der Ansprüche 1 bis 7. dadurch gekennzeichnet, daß /ur Sechscikorreklur bei Peziinalrechnung eine Sechserkorrekliuschallung (Fig. 3) vorgesehen ist, die auf Grund \on imkorrigiei len Rcsiillalbiu (/,) aus bestimmten Vcrknüpfiingsmodiiln und einem (jbertiags-Ausgangssigiuil aus dem Verknüpf ungsmodul

für das höchststellige Bit der betreffenden Dezimalziffer (ZIFFERN-ÜBERTRAG) Korrektursignale (ÄNDERUNG n) erzeugt, und daß in jedem Verknüpfungsmodul für die betreffende Deiimalzi ff er, außerdem für die niedrigste Bitstelle, ein Korrektur-Antivalenzglied (77, F i g. 2) vorgesehen ist, mit dem auf Grund des zugehörigen Korrektursignals das unkorrigiertc Resullatbit \n) zur Erzeugung eines korrigierten Resultatbits (R_t) invertiert werden kann.

9. Rechenwerk nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß zur Ermöglichung von Null- oder Eins-Bitvergleichsoperationen ein ODER-Glied (180 in F i g. 1) vorgesehen ist, dessen Eingänge mit den Änderungssignalleitungen (ÄNDERUNG Ai in F i g. 2) aller oder mindestens einiger ausgewählter Verknüpfungsmoduln verbunden sind.