DE1187403B - Verfahren und Einrichtung zur logischen Verknuepfung zweier Operanden - Google Patents

Description

BUNDESREPUBLIK DEUTSCHLAND

DEUTSCHES

PATENTAMT

AUSLEGESCHRIFT

Int. Cl.:

Nummer:
Aktenzeichen:
Anmeldetag:
Auslegetag:

G06f

Deutsche Kl.: 42 m -14

J21701IXc/42m 2. Mai 1962 18. Februar 1965

Die Erfindung bezieht sich auf ein Verfahren und eine Vorrichtung zur Verknüpfung von aus mehreren Elementen bestehenden, in einem prüfbaren Code verschlüsselten Operanden.

Das Prüfen elektronischer Addierschaltungen erfolgte bisher allgemein auf zwei Arten, einmal durch Duplizieren der Addierschaltung mit Endsummenvergleich und Fehlerfeststellung bei nicht Übereinstimmung der Summen und zum anderen durch Verwendung von bewerteten Paritätscodes und Ver- ic gleich des Ergebnisses mit dem vorher gesagten Wert. Die· bekannten Addierschaltungen der erstgenannten Art enthalten alle Bauelemente doppelt. Jeder Fehler in der eigentlichen Addierschaltung oder in der Prüfanordnung kann einen oder mehrere andere Fehler erzeugen, so daß die Prüfanordnung in gewissem Maße sogar die Fehlergefahr erhöht. In diesen Addierschaltungen ist außerdem die Fehlersuche durch Rechnerdiagnostik nicht leicht. Die Prüfanordnung behindert die diagnostischen Verfahren stark, da ein einziger Satz von Fehlern durch mehr als eine Fehlermöglichkeit erzeugt werden kann. Zum Beispiel kann ein Transistorausfall in der Prüfanordnung dieselben Symptome erzeugen wie ein Transistorausfall in der Addierschaltung selbst.

Es wurden bereits schnell arbeitende binäre Addierschaltungen mit gleichzeitiger Übertragsweiterleitung und -erzeugung ausgerüstet, wodurch es unnötig wird, Durchschiebezeit für Überträge vorzusehen; aber solche Addierschaltungen eignen sich nicht für die Paritätsprüfung. Die Paritätsbits sind gewöhnlich an den Eingängen der Addierschaltung " fallengelassen worden, und eine neue Paritätsbezeichnung für die Summe ist nach dem Durchgang der Operanden durch die Addierschaltung ge- bildet worden. Da die Addierschaltung eines der wichtigsten Funktionselemente eines Digitalrechners ist, wird jeder Fehler in der Addierschaltung mit großer Wahrscheinlichkeit während der nachfolgenden Rechenvorgänge vergrößert.

Im »m-aus-K«-Code für die binäre Bitverschlüsselung von Dezimalziffern ist kein Paritätsbit als solches enthalten, aber die »?w-aus-««-Codes benötigen eine Redundanz, die der des zusätzlichen Paritätsbits vergleichbar ist. Diese Redundanz zeigt einfache oder dreifache Fehler insofern an, als beim Fallenlassen oder Aufnehmen eines Bits die Bitstruktur entweder »(m+1) aus n« oder »(m—2) aus n« ist, was sich leicht als Fehler entschlüsseln läßt. Addierschaltungen für »w-aus-n«-Codes sind allgemein vom Rechenmatrix- oder Funktionstafeltyp, da derartige Codes kein bestimmtes logisches Ver-Verfahren und Einrichtung zur logischen Verknüpfung zweier Operanden

Anmelder:

International Business Machines Corporation, Armonk, N.Y. (V. St. A.)

Vertreter:

Dipl.-Ing. H. E. Böhmer, Patentanwalt, Böblingen (Württ.), Sindelfinger Str. 49

Als Erfinder benannt:

John Matthew Pugmire, Winchester, Hampshire (Großbritannien)

Beanspruchte Priorität:

V. St. v. Amerika vom 3. Mai 1961 (107 405) - -

hältnis zwischen den Zahlen aufweisen, wie man es bei rein binären Codes findet.

Eine bekannte, einstellige »2-aus-5«-Addierschaltung enthält einen »2-aus-5«-in-»l-aus-10«-Entschlüs-. seier für jede Ziffer sowie eine Matrix von hundert Magnetkernen, die sich an den Schnittpunkten der die Addendziffer darstellenden zehn Signalleitungen und der die Augendziffer darstellenden und rechtwinklig dazu angeordneten zehn Signalleitungen befinden. Da für jede Addition eine Addend- und Augendleitung erregt werden, empfängt nur der an einem Schnittpunkt befindliche Kern einen Koinzidenzstrom, um ein Ausgangssignal zu liefern. Die Kernausgänge werden durch logische Schaltungen abgetastet, die Dezimalausgänge liefern, welche dann in den erforderlichen »2-aus-5«-Code verschlüsselt werden.

Es sind ferner Addiervorrichtungen mit- einem einer Funktionstafel gleichenden Relaiskontaktfeld bekanntgeworden, bei denen vorgeordnete Schaltungen verwendet werden, die die gleichwertigen Summanden bzw. Summandenelemente vor der Werteinführung in das Relaiskontaktfeld zusammenfassen. Das summenbildende Relaiskontaktfeld wird auf diese Weise erheblich vereinfacht, da von denjenigen Additionsrallen, bei welchen auf Grund

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vertauschter Summanden die gleiche Summe zu erzeugen ist, jeweils einer ausgeschieden wird. Diese Vorrichtungen gestatten jedoch ebenfalls keine Prüfung innerhalb der Additionsoperation.

Es ist eine Aufgabe der vorliegenden Erfindung, ein Verfahren anzugeben, durch welches die vorausgehend erläuterten Nachteile vermieden werden und welches eine Prüfung von zu verknüpfenden Operanden innerhalb der Verknüpfungsoperationen gestattet. Das erfindungsgemäße Verfahren besteht darin, daß aus den gleichwertigen Elementenpaaren der Operanden mit Hilfe eines Funktionsgenerators mindestens zwei Resultatfunktionen gebildet werden, die für sich oder gemeinsam eine dem verwendeten Code bzw. Codetyp eigene Prüfcharakteristik aufweisen, und daß durch einen Funktionskombinierer aus den Resultatfunktionen unter Beibehaltung der Prüfcharakteristik die Resultate bzw. Resultatkomponenten abgeleitet werden.

Eine Einrichtung zur Durchführung dieses Verfahrens bei der Addition von in einem prüfbaren Code, vorzugsweise dem »2-aus-5«-Code, verschlüsselter Operanden besteht erfindungsgemäß darin, daß ein Summenfunktionsgenerator vorgesehen ist, der aus den Elementen der Operanden Summenfunktionen bildet, die das Paritätsverhältnis des verwendeten Codes aufweisen, daß eine Einrichtung zur vorausschauenden Erzeugung eines Übertrages sowie ein Funktionskombinierer zur Bildung von Summenkomponenten aus den Summenfunktionen ohne Berücksichtigung der Überträge vorgesehen sind und daß eine Summenkorrektureinrichtung, die der im Summenkombinierer gebildeten Rohsumme die Überträge hinzufügt, und eine Ubertragsprüfeinrichtung vorgesehen sind, die im Funktionskombinierer und in der Summenkorrektureinrichtung nochmalig gebildete Überträge mit den vorausschauend erzeugten Überträgen vergleicht und Unstimmigkeiten anzeigt.

Ein Vorteil der Erfindung besteht darin, daß eine gesonderte Prüfung innerhalb der Addierschaltung unnötig ist. Hierdurch wird der Aufwand der Addierschaltung verringert, was zu einer Kostensenkung führt, die Möglichkeit der Fehlerbeseitigung und Fehlerfeststellung verbessert und den Raumbedarf verringert. Eingaberegisterelemente der Addierschaltung können nur eine feststehende geringe Zahl von Eingängen betreiben. In vielen Fällen, in denen eine gesonderte Prüfschaltung denselben Eingang wie die eigentlichen Schaltelemente der Addierschaltung benötigt, erfordert mangelnde Leistung die doppelte Anzahl von Elementen für die Stromversorgung der Eingangsregister. Außerdem wird die Fehlerfeststellung schwierig bei Schaltungen, in denen ein Eingaberegisterelement mehr als ein Schaltelement treibt. Ein einziger Fehler kann dann mehrere weitere Fehler zur Folge haben, und ein bestimmter Fehler kann durch mehrere andere Fehler erzeugt werden. Von Vorteil ist es daher, wenn, wie im Falle der Einrichtung nach der Erfindung, ein bestimmter Fehler als Ursache eines anderen bestimmten Fehlers genau festgestellt werden kann. Die diagnostischen Programme des Rechners können somit genaue Reparaturdaten liefern, so daß die Ausfallzeit auf ein Mindestmaß reduziert werden kann. Bei den bekannten Addierschaltungen mit Prüfung durch eine zusätzliche Rechenschaltung ist ferner eine zusätzliche zeitliche Verzögerung nötig, um den Prüfvergleich durchzuführen. Die Erfindung bietet demgegenüber durch Aufrechterhaltung des Paritätsverhältnisses m zu η den Vorteil, daß die Prüfung durch die normalen Sammelleitungs-Paritätsprüfer vorgenommen werden kann, die keine oder fast keine zusätzliche Verzögerung erfordern. Der Raumbedarf von, Digitalrechnern ist neuerdings von besonderer Wichtigkeit, da die Länge der Verbindungsdrähte eine Funktion des Raumes ist. In Nanosekundenschaltungen bietet die Verzögerung in den Verbindungsdrähten eine Grenze, wenn die Bauelemente nicht sehr dicht gepackt sind. Durch den Wegfall einer gesonderten Prüflogik großen Maßstabs enthält man eine kompaktere Addierschaltung. Zudem kommt eine weitere Verminderung der Fehlergefahr durch den Wegfall von Bauelementen, die bisher für die gesonderte Prüflogik benötigt wurden, da um so weniger Fehlergefahren bestehen, je weniger Bauelemente vorhanden sind. 2o: Weitere Merkmale der Erfindung sind aus den Ansprüchen in Verbindung mit einem nachfolgend an Hand von Zeichnungen erläuterten Ausführungsbeispiel ersichtlich. Es zeigt

Fig. 1 ein Blockschaltbild eines Datenverarbeitungssystems, in welchem die Einrichtung nach der Erfindung verwendet wird,

Fig. 2 ein Blockschaltbild eines erfindungsgemäß ausgebildeten Addierwerkes,

F i g. 3 ein Blockschaltbild einer Ziffernstelle des 30. Addierwerkes von Fig. 2,

F i g. 4 eine schematische Darstellung der vom Datenverarbeitungssystem nach Fig. 1 verwendeten Wortstruktur,

F i g. 5 eine Codetafel eines »2-aus-5«-Codes,
35. F i g. 6 a bis 6 c logische Tafeln zur Erläuterung des erfindungsgemäßen Verfahrens,

F i g. 7 eine Tafel, aus welcher die Beziehungen zwischen den Summenfunktionen, den dezimalen Operanden und den dezimalen Summen ersichtlich sind,

F i g. 8 eine Tafel der Summenfunktionen in Abhängigkeit von den dezimalen Operanden,

F i g. 9 a bis 9 e eine dem Block 307 von F i g. 3 entsprechende Schaltung zur Bildung der echten oder komplementären Eingangswerte und eine Schaltung zur Erzeugung der Summenfunktionen P entsprechend der Funktion des Blockes 308 von Fig. 3,

Fig. 10 a und 10 b den_ Summenfunktionsgenerator für die Teile 0 und 0 der Summenfunktionen entsprechend der Funktion des Blockes 308 in Fig. 3,

Fig. 11a und 11b ein Blockschaltbild des Summenfunktionsgenerators für die Summenfunktionen G entsprechend der Funktion des Blockes 308 nach Fig. 3,

Fig. 12a bis 12h ein detailliertes Blockschaltbild einer Schaltung zur Bildung des vorausschauenden Übertrages,

Fig. 13 a bis 13 e ein detailliertes Blockschaltbild eines Funktionskombinierers entsprechend dem Block 309 von F i g. 3,

Fig. 14a bis 14e ein detailliertes Blockschaltbild einer Summenkorrekturschaltung entsprechend dem Block 310 von Fig. 3 und

Fig. 15 ein detailliertes Blockschaltbild einer Fehlerprüfeinrichtung, wie sie in der Anordnung nach F i g. 3 Verwendung findet.

Zusammenfassung

In dem bevorzugten Ausführungsbeispiel ist die Addierschaltung vom Paralleltyp mit gleichzeitigem übertrag beschrieben. Sie erzeugt »4-aus-10«-UND-ODER-Summenfunktionen der Bit-zu-Bit-Verhältnisse der im »2-aus-5«-Code vorliegenden dezimalen Operanden und bildet durch Entschlüsselungskombinationen von UND-ODER-Summenfunktionen in einem Kombinierer den »2-aus-5«-Bitaufbau der Summe.

Ziffernüberträge werden in einem Vorübertragsteil erzeugt und in eine logische Summenberichtigungsschaltung eingeführt,, welche den Bitaufbau der rohen Summe aus dem Kombinierer in einen Bitaufbau für die Endsumme abändert. Die Endsumme enthält Auswirkungen von Überträgen. Die Eigenarten des »m-aus-««-Codes werden durchweg aufrechterhalten, obwohl man' sich an einer Stelle den Code richtiger als »2m aus 2«« denken könnte. Einfache oder dreifache Fehler werden an den Ausgängen einer Paritätsprüfung unterzogen. Ein selbstaufhebender doppelter Fehler kann aus einem einzelnen Fehler nicht entstehen. Der vorhergesagte Übertrag wird mit der Endsumme und dem Rohsummen-Bitaufbau verglichen, um festzustellen, ob die gebildete Summe größer als die dezimale 9 war, d. h., ob ein übertrag hätte erzeugt werden müssen. Die Addierschaltung behält so nicht nur ihre «2-aus-5«-Fehlerfeststellfähigkeit, sondern prüft außerdem den tatsächlichen übertrag im Vergleich zum Vorübertrag.

Wenn auch die Erfindung an Hand eines Addierers beschrieben ist, so ist doch das erfindungsgemäße Verfahren auch bei anderen logischen Verknüpfungen zweier Operanden, wie z. B. bei der Multiplikation, anwendbar.

Fig. 1 — System

Die Addierschaltung 101 nach dem bevorzugten Ausführungsbeispiel der Erfindung arbeitet gut mit einem parallelen Datenverarbeitungssystem zusammen. Die Register 102 bis 107 sorgen für die Speicherung von Instruktionen, Ergebnissen und Operanden. Das arithmetische Register 102 ist über Steuerschaltungen 108 und 109 mit verschiedenen Sammelleitungen 111 bis 114 verbunden. Die Adressensammelleitung 115 und der Instruktionszähler 116 steuern die Grundoperation. Das Hilfsregister 103, das Instruktionsregister 104, der Akkumulator (1) 105, der Akkumulator (2) 106 und der Akkumulator (3) 107 sind ebenso über entsprechende Sammelleitungen mit anderen Registern und mit der Addierschaltung 101 verbunden.

An der gewöhnlichen Addieroperation sind das arithmetische Register 102, die Addierschaltung 101, der Akkumulator (1) 105 und häufig einer oder beide anderen Akkumulatoren, z. B. der Akkumulator (2) 106, beteiligt. Wenn der Augend im arithmetischen Register 102 und der Addend im Akkumulator (1) gespeichert sind, lenken Torschaltungen, die vom Instruktionszähler 116 und vom Instruktionsregister 104 gesteuert werden, den Addenden über die Echt-Sammelleitung 111 zur Addierschaltung 101 und den Augenden über die Echt-Komplementsammelleitung 112 zur Addierschaltung 101. Die in der Addierschaltung 101 gebildete Summe gelangt über die Summensammelleitung 113 und die Steuerschaltung 109 zum arithmetischen Register 102 oder zurück zum Akkumulator (1).

Der Sammelleitung 111 für echte Werte, der Sammelleitung 112 für echte und komplementäre Werte, der Summensammelleitung 113 und der Informationssammelleitung 114 sind Prüfschaltungen 121, 122, 123 bzw. 124 zugeordnet. Das bevorzugte Ausführungsbeispiel arbeitet im »2-aus-5«-Code, dem gebräuchlichsten Code aus der »m-aus-««-Codefamilie. Bei den »m-aus-n«-Codes ist die Fehlerprüfung streng, da das Fallenlassen oder Aufnehmen eines Bits ein Fehlersignal erzeugt. Wenn die Sammelleitung nur Einsen oder nur Nullen führt, wird eine Prüfung durchgeführt. In allen Fehlerfällen mit Ausnahme des Falles der exakten Kompensierung, bei der gleichzeitig ein bestimmtes Bit fallengelassen und ein anderes Bit aufgenommen werden, ist die Fehlerprüfung vollkommen.

F i g. 2 — Addierschaltung

Die übertragung des Augenden und des Addenden über die Sammelleitung 111 für echte Werte (F i g. 1) bzw. die Sammelleitung 112 für echte und komplementäre Werte (F i g. 1) ist oben unter der Uberschrift »F i g. 1 — System« beschrieben worden. Der entsprechende Teil der Sammelleitung 201 für echte und komplementäre Werte und der entsprechende Teil der Sammelleitung 202 für echte Werte sind in F i g. 2 dargestellt. Die Vorübertragsschaltungen umfassen Zirfernübertragsblöcke (Blöcke C, 0, 1.. .9) 203 bis 213 und Blöcke für Gruppenvorübertrag 214, 215 und 216. Vorübertragssignale und die OperandzifFern selbst werden den Addierblöcken (C, 0, 1.. .9) 217 bis 227 zugeführt. Die Ausgangssignale der Addierblöcke werden zu Summensammelleitungen 228 übertragen. Außerdem gelangen Signale aus den Addierblöcken 217 bis 227 über die Ubertragsprüfsignalleitung 229 zum Übertragsprüfblock 230.

Die Bitsignale der Augend- und Addendziffern werden gleichzeitig an die Ubertragsblöcke 203 bis 213 und die Addierblöcke 217 bis 227 angelegt. Die Übertragsblöcke speisen die Blöcke für Gruppenvorübertrag, die Zwischenzifferübertragssignale für die Addierblöcke sowie Gruppenübertragssignale erzeugen.

Die Stufe für die Dezimalziffer 4 in der Addierschaltung wird unten an Hand der F i g. 3 genau beschrieben. Dabei sind der Ubertragsblock 208, der Block 215 für Gruppenvorübertrag und der Addierblock 222 beteiligt. In dem Ausmaß, in dem das »C-aus-6«-Signal aus dem Gruppenvorübertragsblock 216 Überträge aus dem Gruppenvorübertragsblock215 beeinflußt, ist auch der Block 216 beteiligt.

F i g. 3 — Ziffer 4

Der Gruppenvorübertragsblock 301 spricht auf ein Übertrag-Aus-Signal (C aus 5) zusammen mit einem »i?>9«-Signal an Klemme 302 an oder auf ein »i?>10«-Signal und erzeugt das Ziffernvorübertragssignal »C aus 4«. Der Ziffernvorübertragsblock 303 spricht auf G- und P-Signale an den Klemmengruppen 304 · und 305 an. Wenn man F i g. 3 mit F i g. 2 vergleicht, entspricht der Gruppenvorübertragsblock 301 einem Teil des Gruppenvorübertragsblockes 216, und der Zeichenvorübertragsblock 303 entspricht dem Ubertragsblock 208. Eingangszeichen

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für den Augenden sind FO, Yl, Yl, Y3 und Y6. Summe aus dem Akkumulator (1) 105 in einer

Eingangszeichen für den Addenden sind XQ, -Xl, angegebenen Adresse im Speicher gespeichert.

XI, X3 und X 6. Das Addendzeichen wird in echter

"orm für die Addition oder in Komplementform F i g. 5 — »2-aus-5«-Codetafel

für die Subtraktion durch den Block 307 für echte ₅

und komplementäre Werte weitergeleitet, der ZO, Die übersetzung aus dem dezimalen in den

Zl, Z2, Z3 und Z6 am Summenfunktionsgenerator »2-aus-5«-Code geht nach einer Logik mit normal

308 erzeugt, wo die Summenfunktionsausdrücke P, bewertetem Code vor sich. Den Bits sind die Werte 0, G, 0 und 0 gebildet werden. Signale für den Summen- 1, 2, 3 und 6 zugeordnet. Eine Kombination von funktionsausdruck P gelangen zum Summenfunk- io zwei dieser Bewertungen kann für jede der Ziffern 1 tionsausdruckkombinierer 309, wo der Bitaufbau der bis 9 gebildet werden. Die 0 verletzt jedoch die Rohsumme R0, Rl, R2, R3 und R6 entwickelt wird. Bewertungsregeln. Die Kombination für 0 besteht Die Rohsumme wird dem Summenberichtigungs- aus den Bits 1 und 2. Die Bitbewertungen sind jedoch block 310 zusammen mit einem Ubertragssignal im »2-aus-5«-Code nicht besonders bedeutsam. Es (C aus 5) an Klemme 311 zugeführt. Die Bits der 15 gibt keine einfache Beziehung, was binäre Vorrich-Endsumme SO, Sl, Sl, S3 und S6 bilden das Aus- tungen betrifft, zwischen dem Wert 2 und dem Wert 3. gangssignal des Summenberichtigungsblockes 310. Die Tafel enthält außerdem eine Skala für das Das m : «-Verhältnis zwischen den 1-Bits und Neunerkomplement.

den insgesamt vorliegenden Bits wird im Summenfunktionsgenerator 308, im Funktionskombinierer 20 F i g. 6 — Summenfunktionen

309 und im Summenberichtigungsblock 310 aufrechterhalten. Jeder Fehler ist mit Hilfe der Fehler- Beim Addieren und bei Verwendung des »2-aus-5«- prüfung auf einer der Sammelleitungen, meistens Codes gibt es nur drei grundlegende Gruppen von auf der Summensammelleitung, feststellbar. Eine Kombinationen der Summenfunktionsausdrücke P Prüfung des Summenberichtigungsblockes310 muß 25 (ODER) und G (UND). Fig. 6a zeigt die jedoch anzeigen, ob ein Übertragssignal (C/4) Funktionen für die Addition der dezimalen 4 zur stimmt, da das m : «-Verhältnis im Bereich der dezimalen 2. Die Dezimalzahl 4 besteht aus einem Ziffer 3 aufrechterhalten wird, ob nun ein über- 1-Bit und einem 3-Bit, die Dezimalzahl 2 aus einem tragssignal C 4 entsteht oder nicht. Daher wird O-Bit und einem 2-Bit. Der durch Bilden der ODER-der Bitaufbau der Rohsumme im Funktionskombi- 30 Funktion von mit 1 bewerteten Bits abgeleitete nierer 309 so überwacht, daß ein »R> 10«-Signal auf P-Ausdruck ist 11110 oder Pi, Pj, Pk, Pl. Der Leitung 312 erzeugt wird, und der Bitaufbau der G-Ausdruck ist 00000, da der Bitaufbau der Dezimal-Endsumme wird im Summenberichtigungsblock 310 zahlen 4 und 2 keine gleichbewerteten 1-Bits enthält, so überwacht, daß ein »5>10«-Signal auf Leitung 313 Das Ausschalten des Problems transportierter Opeerzeugt wird. Die Ubertrags-ODER-(F)-Schaltung 35 randen wird schnell deutlich. Es ist gleich, ob die 314 leitet ein übertrag-doppeln-Signal weiter zur Ver- Ziffer 4 das Y oder das Z ist, da die P- und (7-Funkgleichsschaltung 315, wo es in ODER-ABER-Form tionen nicht durch die Stellung der Operanden be- (V) mit dem ursprünglichen Vorübertragssignal einflußt werden.

(Caus4) aus dem Gruppenvorübertragsblock 301 Fig. 6b veranschaulicht die Bildung der P- und auf Leitung 316 verglichen wird. Jede Nichtüberein- 40 G-Funktionsausdrücke für die Addition der Dezimalstimmung zwischen dem Vorübertrags- und dem zahl 4 und der Dezimalzahl 3, die zur zweiten Gruppe Übertrag-doppeln-Signal erzeugt ein Fehlersignal an von Summenfunktionsausdrücken gehört, nämlich der Fehlerklemme 317. Gj, Pj, Pk, PU Pj ist ein redundanter Ausdruck, da

Gj Pj als notwendigen Operator mit einschließt.

11 g. 4 — Worttormat _{45 Wenn die} Bitdarstellung der Dezimalzahl 4, nämlich Das Befehlswort und auch das Datenwort des 01010, mit der Bitdarstellung der dezimalen 3 für bevorzugten Ausführungsbeispiels umfassen zehn Ziffer Z (01100) einer ODER-Schaltung zugeführt Ziffern 0 bis 9 und ein Vorzeichen. Jede Ziffer wird, ergibt sich der P-Ausdruck OHIO,
besteht aus einem »2-aus-5«-Code der Bits 0, 1, 2, Fig. 6c stellt die dritte Gruppe dar. Die 3 und 6, und das Vorzeichen besteht aus einem 5° Addition der Dezimalziffer 4 zur Dezimalziffer 4 »2-aus-3«-Code der Bits 0, 3 und 6. Das übliche ergibt (7-Ausdrücke für das mit 1 bewertete Bit Befehlswort enthält einen Operationsteil, das Vor- und für das mit 3 bewertete Bit und natürlich zeichen (0 und 1), ein Indexwort (Ziffern 2 und 3), P-Ausdrücke für das mit 1 bewertete Bit und das ein Steuerzeichen (Ziffern 4 und 5), eine Adresse mit 3 bewertete Bit. In den P- und G-Ausdrücken (Ziffern 6 bis 9). Der Befehl weist eine einzige 55 jeder der drei in den Fig. 6 a, 6 b und 6 c geAdresse auf. Um zwei Zahlen zu addieren, sind drei zeigten Gruppen erscheinen vier 1-Bits.
Befehle entweder nötig oder werden aus früheren Das m : «-Verhältnis wird durch die Wahl der Operationen oder zukünftigen Operationen abge- Funktionen P und G aufrechterhalten. Andere leitet. Der erste Befehl speist einen Operanden, Summenfunktionen, im allgemeinen in Paaren von z. B. den Addenden, in den Akkumulator (1) 105 60 Komplementfunktionen, können andere Anzahlen (F i g. 1) ein. Der zweite Befehl liest den zweiten von 1-Bits in den Summenfunktionen erzeugen. Operanden (z. B. den Augenden) in das arithmetische Zum Beispiel erzeugt die Wahl der Funktionen Register 102 ein und bewirkt die Zuführung der »ODER-ABER« und »Nicht ODER-ABER« stets beiden Operanden zur Addierschaltung 101 und fünf 1-Bits aus den zehn möglichen Bits,
überträgt die Summe über die Summensammel- 65 Der Kombinierer empfängt Eingangssignale in leitung 113₄ die Steuerschaltung 109 zurück zum Form eines »2m-aus-2««-Codes zusammen mit (gearithmetischen Register 102 oder zurück zum Akku- prüften) Signalen 0, 0. Der Kombinierer selbst nullator (1). Auf einen dritten Befehl hin wird die umfaßt einen kleinen Satz von Summenfunktions-

a)	Gi.	(Pi). C	U- (PJ).
b)	Gi.	(Pi).	PJ.
c)		Pi.	Pj.

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ausdrücken, von denen jedes Glied zu einer dieser entschlüsselt wird. Der Ausdruck PO, der in GO

Kategorien gehört: enthalten ist, wird als redundant außer acht gelassen.

p. Redundante Ausdrücke werden durchweg be-

j 5 seitigt. Dadurch wird die Zahl der Bauelemente

Pk- Pi- und die Zahl der Ausgänge der Eingangsregister-

Die in Klammern stehenden Ausdrücke sind wegen stufen auf ein Mindestmaß reduziert. Die Gefahr Redundanz gelöscht. Eine gültige Anzahl von Ein- der Fehlerkompensation, daß z. B. eine redundante gangen Gi, Pi erregt ein und nur ein Element des PO-Verbindung eine fehlerhafte GO-Verbindung abMindestsatzes; der Ausgangsverschlüsseier des Korn- io decken könnte, wird dadurch ausgeschlossen,
binierers erzeugt eine »ra-aus-m^Rohsummenziffer. Die gemäß der Tabelle benötigte Gesamtzahl Mehr oder weniger Veränderliche als die richtige von Summenfunktionen ist 55 für die Addition Zahl von Veränderlichen erregen keine Elemente zweier Dezimalziffern. Symbole in den Kästchen oder mehr als ein Element in dem Mindestsatz zeigen sieben Fälle an, in denen Additionen ver- und führen daher zu einem Ausgangssignal, das die 15 schiedener Ziffern gleiche Summenfunktionen und m-aus-w-Bedingung verletzt. Der Kombinierer bildet gleiche Summen erzeugen. Auf einer Diagonale daher einen geprüften übergang, aus einem (ge- liegende Kästchen mit demselben Symbol (Punkt, prüften) »2»2-aus-2ra«-Code in einen (geprüften) Raute, Quadrat) enthalten doppelte Summenfunk- »m-aus-n«-Cqde. tionen. Es genügen also achtundvierzig verschiedene

20 Summenfunktionen für das bevorzugte Ausführungs-

F 1 g. 7 — Summenfunktionstafel beispiel. F i g. 8 wird unten in Verbindung mit

Wenn die Ziffern Y und Z jede gleich 4 sind, ist der Besprechung unter der Überschrift »Fig. 13 — der P-Ausdruck gleich 01010 und der G-Ausdruck Funktionskombinierer« und zusammen mit der Eingleich 01010. Da 4+4 gleich 8 ist, erzeugt die kombi- richtung zur Erzeugung der Summenfunktionen nierte Summenfunktion Gl, G 3 eine Rohsumme 8. 25 näher erläutert.

Wenn die Ziffer Y eine 7 und die Ziffer Z eine 8 ~ . _n „. , ,, ~. , . ,

ist, ist der Summenfunktionsausdruck P gleich 01101 ^F ^-9 - Eingabewandler für echte und
und der Summenfunktionsausdruck G gleich 00001. komplementäre Werte P-Generator

7+8 ist gleich 15, ebenso wie 8+7 gleich 15 ist. Die Die Addierschaltung des bevorzugten Ausfüh-

Summenfunktion G6, Pl, P2 erzeugt eine Roh- 30 rungsbeispiels ist aus Transistorschaltungen aufge-

summe 5 mit einem durch einen * dargestellten baut. Der Block ist als UND-Umkehrstufe bei einem

übertrag. .. positiven Eingangssignal und als ODER-Umkehr-

Die Addition der Dezimalziffer 1 zu der Dezimal- stufe bei negativen Eingangssignalen wirksam. Je

ziffer 9 ergibt einen P-Ausdruck 11011 und einen . nach der Polarität des Ausgangssignals, das ein

G-Ausdruck 00000 ebenso wie die Addition von 35 Funktionssignal erzeugt, können gleiche Blöcke

9+1, 3+7, 4+6, 7+3 und 6+4. Die Summen- als UND-Schaltungen oder als ODER-Schaltungen

funktion PO, Pl, P3, P6 erzeugt die Rohsummen- bezeichnet werden. Blöcke sind z.B. Nicht-ODER-

zifferO mit einem übertrag (0*). Schaltungen und deren nahe Verwandte, die Nicht-

Die Addition der Dezimalziffern 1+5, 5+1, 2+4 UND-Schaltungen, bei denen außer der logischen

und 4+2 ergibt die P-Funktion 11110 und die 40 Verknüpfung noch eine Umkehrung durchgeführt

G-Funktion 00000. Die Summenfunktionsausdrücke wird.

PO, Pl, P2 und P3 werden direkt erzeugt. Es be- Fig. 9a veranschaulicht die Echt-Komplemen-

steht jedoch die Möglichkeit der Addition 0+3 oder tärschaltung für das Addendenbit mit der Wertig-

3+0, die ebenso die Ausdrücke PO, Pl, P2 und P3 keit 0 (oder ZO) und den P-Ausdruck PO. Der

erzeugt. Da 1+5 nicht gleich 0+3 ist, bewirkt die 45 Block 901 ist genauer dargestellt; alle anderen

Addition eines Ausdrucks 0 zu PO, Pl, P2 und P3 Blöcke sind schematisch gezeigt. Im Block 901 ist

die Entschlüsselung der 6, während die Addition der PNP-Transistor 902 geerdet und über den Aus-

des Ausdrucks 0 die Entschlüsselung als 3 bewirkt. gangswiderstand 903 an eine Spannungsquelle —12

Die in den G-Ausdrücken eingeschlossenen Sum- angeschlossen. Die Basis des Transistors 902 ist

menfunktionsausdrücke P werden als redundant be- 50 über den Widerstand 904 an eine Spannungsquelle

seitigt. Die Tafel zeigt eine Reihe von Summen- +12 angeschlossen. Der Transistor 902 wird nor-

funktionen und eine Reihe von im Kombinierer 309 malerweise stromlos gehalten und erzeugt an der

(F i g. 3) benutzten Funktionen. F i g. 7 dient nur Klemme 906 eine Ausgangsspannung — s. —s ist

zur Veranschaulichung; Vollständigkeit wird nicht wegen der Diode 907, die die Klemme 906 mit

angestrebt. - 55 einer geregelten Spannungsquelle von — 6VoIt ver-

bindet, gleich —6 Volt. Wenn ein beliebiges Ein-

F 1 g. 8 — Summenrunktionstafel gangssignal des Transistors 902 negativ ist, spannt

Eine Mindestsummenfunktion kann für jede eine negative Vorspannung über einen Eingangs-Addition erzeugt werden. Zum Beispiel erzeugt die widerstand, z. B. 905, den Transistor 902 in DurchAddition von 0+0 die Funktionen Gl, G 2, Pl und 60 laßrichtung vor und erhöht die Spannung an Klemme P 2. Da die Ausdrücke Gl und G 2 die Ausdrücke P 906 auf etwa die Erdspannung .+s. Nur wenn alle bzw. P2 mit einschließen, kann die Null-Summe Eingänge des Transistors 902 +s sind, wird er abdirekt aus der Funktion Gl, G2 entschlüsselt geschaltet; er ist als UND-Umkehrstufe oder als werden. F i g. 8 zeigt die für das bevorzugte Aus- —ODER-Schaltung wirksam. Die Eigenschaften führungsbeispiel ausgewählten Funktionen. Zum 65 der normalerweise benutzten Schaltungselemente Beispiel erzeugt die Addition von 3+1 oder von machen eine Eingangsaufteilung von drei oder 1+3 die Rohsumme 4, die als Summenfunktion weniger ratsam für den normalen, aus einem Tran-(Kombination der Ausdrücke) GO, Pl und P3 sistor bestehenden Block. Um Eingangsaufteilungen

über drei zu erzeugen, werden zusätzliche Transistoren, wie z. B. 908, mit gemeinsamem Kollektor an den Blocktransistor 902 angeschlossen, um Anteil am Ausgangswiderstand 903 zu haben und als Block mit sechs Eingängen wirksam zu sein. Es können bis zu insgesamt sieben zusätzliche Transistoren (für einen Block mit einundzwanzig Eingängen) verwendet werden, ohne Überlastungsprobleme aufzuwerfen. Ausgangsaufteilungen sind allgemein auf drei beschränkt, mit Leistungsverstärkung durch Emitterfolgeschaltung sind noch mehr Ausgänge möglich. In allen Fig. 9 bis 15 des bevorzugten Ausführungsbeispiels sind die Blöcke ohne Rücksicht auf die Eingangs- und Ausgangsaufteilungen schematisch als Dreiecke dargestellt.

Der Block 901 hat die Eingänge ZO und T. T ist das Signal für echte Addition. Weitere Blockeingänge sind Xl, X6, C; ZO, X3, C; XO, X6, C; Xl, X6, C sowie 70. Der Ausgang von Block 914 ist ZO, wobei Z die sich aus der echten oder komplementären Ziffer ZO ergebende Ziffer ist. Der Block 901 erzeugt den Ausdruck ZO direkt aus" dem Ausdruck ZO und dem Echtwertsignal. Die Blöcke 909 bis 912 erzeugen den Ausdruck ZO während der Komplementfalle. Zum Beispiel erzeugt der Block 909 ein Signal — s bei Koinzidenz der Z-Ziffer 8 und eines Komplementwertsignals C. Die Tabelle in F i g. 5 zeigt, daß das Komplement von 8 kein Bit mit der Wertigkeit 0 enthält, ebenso wie das Komplement von 7 und die Komplemente von 6 und 3. Der Block 910 wird durch ZO, Z3 (Dezimalziffer 3) und C wirksam gemacht, um das Z 0-Signal über Block 914 zu erzeugen. Der Block 914 wirkt als ODER-Schaltung für das Ausgangssignal —5 des Blockes 910. Ebenso erzeugen die Blöcke 911 und 912 das Ausgangssignal ZO über den Block 914 bei Koinzidenz der Bitwerte für die Dezimalziffer 6 und C bzw. der Bitwerte für die Dezimalziffer 7 und C.

Der Block 915 erzeugt das Signal PO, welches die ODER-Funktion von 1-Bits bei Wertigkeit 0 (70 oder ZO) der Operanden 7 und Z ist.

Die Eingangssignale für den Block 915 gleichen denen für den Block 914 mit einem zusätzlichen Ausdruck 70 aus dem Block 913.

Die Fig. 9b bis 9e gleichen in jeder bedeutsamen Hinsicht der Fig. 9a. Der Block 916 erzeugt das Signal Zl bei Koinzidenz von Zl und T; die Blöcke 917, 913, 918 und 919 erzeugen das Signal Zl bei der Feststellung von Bitstrukturen für diejenigen Dezimalziffern, deren Neunerkomplemente das 1-Bit enthalten. Der Block 920 speist das 71-Bit ein, welches ein Teil des Ausdrucks Pl ist. Die Blöcke 921 und 922 erzeugen die Ausdrücke Zl und Pl. Der Block 913 ist in Fig. 9 b gestrichelt gezeichnet. Um die Logik zu verdeutlichen, sind die Schaltungen zum Erzeugen der Z- und P-Ausdrücke für jede der fünf Bitwertigkeiten ganz dargestellt worden; jeder Bitwertigkeit-Z- und -P-Funktionsausdruckgenerator ist in Fig. 9a bis 9 e getrennt dargestellt. Wenn ein Ausdruck, wie z. B. Z2, X6, C, mehr als einer Bitwertigkeit gemeinsam ist, wird der Ausgang eines einzigen Blockes, z. B. 913, auf jedes betroffene Bit aufgeteilt. Um Verwirrung durch einander kreuzende Linien in den Zeichnungen zu vermeiden, ist der Block gestrichelt gezeichnet worden, um zu zeigen, daß er an anderer Stelle in den Figuren auftritt.

Dabei wird die Bezugsziffer des ersten Auftretens verwendet.

Die Schaltungen in Fig. 9a bis 9 e erzeugen Ausdrücke ZO, Zl, Z2, Z3 und Z6 sowie Summenfunktionen PO, Pl, P2, P3 und P6. Diese Ausdrücke und Funktionen stehen überall dort zur Verfugung, wo sie durch Schaltungen 'im bevorzugten Ausführungsbeispiel benötigt werden.

F i g. 10 — O-0-Summenfunktionsgenerator

Fig. 10a veranschaulicht den Generator für den Dezimal-0-Ausdruck, Fig. 10b den Generator für den Dezimal-0-Ausdruck. Die Schaltungen in F i g. 10 a und 10 b gleichen einander mit Ausnähme einer Endumkehrstufe in Fig. 10b. Es ist aber nicht ratsam; in diesem Fall durch Aufzweigung auf 0 und 0 Blöcke einzusparen, da sonst ein Ausfall von 0 oder 0 unentdeckt bleiben könnte. Der Dezimalwert 0 erscheint in drei Fällen. Der Block 1002 erzeugt das 0-Signal, wenn bei der echten Addition die Bits Zl und Z2 (Dezimalziffer 0) vorliegen. Der Block 1001 erzeugt das 0-Signal, wenn die Bits Z3 und X6 vorliegen, und das C-Signal erscheint, weil das Komplement der Dezimalziffer 9 eine 0 ist. Der Block 1003 erzeugt das 0-Signal, wenn die Ziffer 7 eine dezimale 0 ist. Der Block 1004 ist als — ODER-Schaltungwirksam, um ein Funktionssignal +sO zu erzeugen. In F i g. 10 b sind die Blöcke 1011 bis 1014 in Eingang und Funktion den Blöcken 1001 bis 1004 gleich, um das Dezimal-0-Signal am Ausgang von Block 1014 zu erzeugen. Die Umkehrstufe 1015 bewirkt die Umkehrung in das Nicht-Dezimal-0-Signal oder 0-Signal.

Fig. 11 — Summenfunktionsgenerator für Gi

Für jede bestimmte Bitwertigkeit, z. B. für die Wertigkeit6, wie in Fig. 11a gezeigt, wird die G-Funktion durch eine UND-Schaltung erzeugt,

der eine Umkehrstufe nachgeschaltet ist. Der Block 1101 erzeugt das G'6-Signal an ihrem Ausgang bei Eingangssignalen 76 und Z6. Der Block 1102 kehrt in G 6 um und legt das G6-Signal als Eingang an den Summenblock 1103a, der das G6-Signal empfängt. Eine Eigenart dieser Logik ist es, daß in Situationen wie dieser es ebenso wirkungsvoll ist, die ursprünglichen Y- und Z-Ausdrücke gebündelt in den Empfängerblock 1103' (Fig. lib) einzuspeisen wie die Eingangssignale über die Blöcke 1101 und 1102 einzuspeisen. Gi steht dann als gebündeltes Paar von Yi- und Z/-Leitungen zur Verfügung, die als Eingänge an eine beliebige empfangende Schaltung 1103Z» angeschlossen sind. G'i steht wie G'b in Fig. 11a aus dem Block 1101 zur Verfugung. Beim Auftreten von Aufzweigungsproblemen ist es oft ebenso wirkungsvoll, nach dem Verfahren von Fig. 11a vorzugehen, aber wenn es die empfangende Logik möglich macht, ist es oft vorteilhaft, das G'z-Signal oder das Bündelungsverfahren anzuwenden.

Fig. 12 — Vorübertrag

Die Blöcke 1201 bis 1206 erzeugen den Ausdruck DG »Vorzeichen erzeugen«. (Der Block 1202 ist im allgemeinen nicht nötig, da sein Ausgang G'6 ist, ein Ausdruck, den die Schaltung von Fig. 11a liefert.) G 6 tritt nur beim Addieren dezimaler Werte auf, die jeder die Bitwertigkeit6 enthalten, d.h.

6, 7, 8 oder 9. Bei solchen Additionen erfolgt stets ein übertrag. Der Block 1206 ist als ODER-Schaltung wirksam und erzeugt den DG-Ausdruck.

Der Block 1202 zeigt einen übertrag an, der durch die Addition von 5+5 entstanden ist, die einzige Situation, in der G 2, G 3 erscheint.
. Der Block 1203, dessen Eingänge Gl, P 6 sind, zeigt einen übertrag an für Additionen der Dezimalziffer 8 und einer Wertigkeit 2, nämlich 8+2, 8+5, 8+8.J)a die Ziffer 0 eine Wertigkeit 2 enthält, wird der O-Ausdruck als Eingangssignal mit eingeschlossen, um die Übertragserzeugung beim Addieren von 8+0 unmöglich zu machen.

Der Block 1204 ist vielseitig. Er zeigt einen übertrag für Additionen von 0 wie folgt an: 9+1, 9+2, 9+3, 9+6, 6+4, 6+5, 6+7, 6+8, 3+7, 3+8, 4+7, 4+8, 4+9, 5+7, 5+9.

Die Eingänge P 3, P 6 zeigen eine Wertigkeit von mindestens 9 an. Der 0-Eingang schaltet die Möglichkeit der Addition 9+0 aus, die keinen übertrag erzeugt. Der Ausgang des Blockes 1205, FO ZO, schaltet die Möglichkeit der Addition 6+0 aus, die keinen übertrag erzeugt. Alle anderen Möglichkeiten erzeugen Überträge. Daher erzeugt der Block 1206 den Ausdruck DG »übertrag erzeugen«, wenn F+Z>10.

Fig. 12b erzeugt den Ausdruck DP »übertrag verschieben« dann, wenn Y+Z = 9, und in vielen Fällen, wenn F+Z>9. Die Blöcke 1210 mit den Eingängen P 6, P 3 zeigen eine Wertigkeit von mindestens 9 an, die aus Additionen von 9 + (beliebige Zahl) und aus Additionen von (6 oder größer) + (3 oder größer) stammt. Der Block 1211 zeigt eine Wertigkeit von mindestens 9 bei den 0-Additionen 7+2, 8+1, 8+2 usw. an. Der Block 1212 zeigt eine Wertigkeit von mindestens 9 beim Addieren der Ziffern 5+4 an.

Die Ausdrücke DP und DG werden in Vorübertragsschaltungen nach den normalen Verfahren für gleichzeitige Übertragserzeugung kombiniert. Einzelheiten der Vorübertragsschaltungen zeigen die Fig. 12c bis 12h. Sie werden nachstehend kurz besprochen, damit die Addierschaltung insgesamt leichter verständlich wird.

Fig. 12c veranschaulicht den Vorübertrag. Ein übertrag in eine Stelle entsteht durch den Ausdruck DG »Übertrag erzeugen« aus der vorhergehenden Stelle oder durch eine Kombination eines Ausdrucks DP »übertrag verschieben« aus der vorhergehenden Stelle mit einem übertrag in diese vorhergehende Stelle. Zum Beispiel ist Cm 8 = DG9 + DP9, Cin9.

Fig. 12c zeigt die Blöcke 1219 bis 1246, die gleichzeitige Überträge für die Ziffernstellen C, 0, 1.. .9 erzeugen. Die Blöcke 1219 bis 1229 sind DG, DP-Blöcke für die zugeordneten Ziffernstellen C, 0, 1...9. Diese Blöcke erzeugen Signale, wenn ein DG- oder ein DP-Ausdruck verfügbar ist. Die Ausgangssignale der Blöcke 1219 bis 1229 werden den Gruppenvorübertragsblöcken 1230 bis 1235 und den Zeichenvorübertragsblöcken 1236 bis 1246 zugeleitet. Der Vorübertragsblock 1235 erzeugt den übertrag im 8-Signal direkt bei Koinzidenz des Ausgangssignals aus dem DG,DP-Block 9 (1229) und des Übertrags in 9. Der übertrag aus dem Vorübertrag 8 (1235) ist an den Vorübertrag-6-Block 1245 und den Vorübertrag-7-Block 1246 angeschlossen. Der Block 1246 ist eine UND-Schaltung, die in Koinzidenz durch das Ausgangssignal des Vprübertrag-8-Blockes 1235 und des DG.DP-Blackes 1228 erregt wird. Hier-wird der Block 1246. durch DG oder (DPS) CinS wirksam gemacht. Die DG- und DP-Ausgangssignale sind zur Vereinfachung auf einer Leitung vereinigt worden. Ein übertrag in Stelle 7 ist erwünscht, wenn die Stelle 8. einen übertrag {DG 8) erzeugt oder wenn die Stelle 8 einen übertrag weitersendet (DP9).
* Für andere Vorüberträge gilt die folgende Logik;

CinS = DG9 + DP9, Cin9.

Cinl = DGS + DPS, CinS.

Cin6 = DGl + DPI, DGS + DPI, DGS, CinS, Cin5 = DG 6 + DP 6, DGl + DP6, DPI, DGS +DPG, DPI, DPS, DG9 + DP6, DPI, DPS, DP9, Cm 9.

Cin4 = DGS + DP 5, CinS.

Cm 3 = DGA + DP4, DGS + DP4, -OPS, CinS.

Cinl = DG3 + DP3, DGA + DP3, DPA, DGS + (DP3, DPA, DPS), CinS = (DG3-5) + (DP 3-5) CmS.

Cinl = [(DGl + DPI, DG3 + DPI, DP3, DGA+ DPI, DP3, DPA, DGS) + (DPI, DP3, DPA, DPS) CinS] (NichtFP) + [(DGC+ DPC, DG ti+ DPC, DPOt, DGl)] (FP) = (iX? 2-5+ DP 2-5, ObS) (Nicht FP) + (DGC-I) (FP).

CmO = DGl + [DPI (DG2 + DP2, DG3 + DP2, DP3, DG4 + DP2, DP3, DP4, DGS) + DPI (DP2, DP3, DP4, DPS) CinS] (Nicht FP) + DPI (DGC + DPC, DGO + DPC, DPO, DGl) (FP) = DGl +DPI (DGl-S+DPl-S CinS) (NichtFP) + DP (DGC-I) (FP).

CinC= (DGO + DPO, Gl) + (DPO, DPI) (DG2 + DP2, DG3 + DP2, DP3, DG4 + DP 1, DP3, DPA, DGS) + (DPO, DPI) (DP2, DP3, DP4, DP5) CmS.

Caus= (DGC+DPC, DGO + DPC, DPO, DGl) + (DPC, DPO, DPI) (DGl+ DPI, DG3, DGA + DPI, DP3, DP4, DGS) + (DPC, DPO, DPI) (DP2_S DP3, DP 4, DP 5) C/n5.

Cm 8 = DG9 + DP9, Cin9.

Cinl = DG8 + DP8, Cm8.

Cin6 = DG7 + DP7, DG8 + DP7, DGS CinS.

CinS = DG6 + DP6, DG7 + DP6, DP7, DG8 + DP6, DP7, DP8, DG9 + DP^, DPI, DPS, DP9 Cin9.

Cin A = DGS, DP 5, CmS.

Cin3 = DG4 + DP4, DGS + DP4, DPS, CinS.

Cinl = (DG3 + DP3, DG4 + DP3, DP4, DGS) + (DP 3, DP 4, DP 5) Cm 5 = DG 3-5 + DP 3-5, Cin 5.

CmI = [(DG2 + DP2, DG3 + DP2, DP3, DG4 + DP2, DP3, DPA, DGS) + (DPI, DP3, DPA, DPS) CinS] (Nicht FP) + [(DGC +DPC, DGO + DPC, DPO, DGl)](FP) = (DG2-5 + DP2-5, CmS), (Nicht FP) + (DGC-I) (PP).

CmO = DGl + [DPI (DG2 + DP2, DG3 + DP2, DP3, DGA+ DPI, DP3, DPA, DGS)+ DPI (DPI, DP3, DPA, DPS) Cin 5] (Nicht FP) + DP 1 (DGC + DPC, DGO + DPC, DPQ, DGl) (FP) = DGl + DPI (DG2-5 + DP2-5, CinS) (NichtFP) + DPI (DGC-I) (FP),

CinC = (DGO + DPO, Gl) + (DPO, DPI) (DGl Fi g. 12 d

+ DPI, DG3 + DPI, DP3, DGA _DpQ + DPI, DP3, DPA, DGS) + (DPO,

DPI) (DPI, DPXDPA, DPS) CinS. Fig. 12e

Caus = (DGC + DPC, DGO + DPC, DPO,

DGl) + (DPC, DPO, DPI) (DG2 + DP'2, DG3 + DPI, DP3, DGA + DPI, DP3, DPA, DGS) + (DPC, DPO, DPI) (DPI, DP3, DPA, DPS) Cin5.

CinO

D P 0-2 Cin5

Cinl

DGO

Cin6 Cinl

Wie schon gesagt, ist ein übertrag in jede Ziffernstelle eine Funktion eines »Ubertrag-erzeugen«-Ausdrucks DG aus der vorhergehenden Stelle oder einer Kombination eines »übertrag-verschieben«-Ausdrucks DP aus der vorhergehenden Stelle und eines Übertrags in die vorhergehende Stelle. Der übertrag in die vorhergehende Stelle ist wiederum eine Funktion eines DG-Ausdrucks aus deren vorhergehender Stelle oder eines DP-Ausdrucks zusammen mit einem DG-Ausdruck. Bei einer zehnstelligen Addierschaltung werden die Vorübertragsausdrücke in den höheren Stellen unhandlich. Daher wird der Vorübertrag im allgemeinen gruppenweise geliefert, und die Gruppenvorüberträge werden in eine Endstufen-UND-(ODER)-Schaltung 1236 bis 1246 eingespeist, um die tatsächlichen Ubertragssignale zu erhalten.

Bei Operationen mit gleitendem Komma ist es wünschenswert, die Stellen 0 und 1 als Merkmal einer Gleitkommazahl zu behandeln. Beim gewöhnliehen gleitenden Komma steht das Komma stets links von der höchsten von Null verschiedenen Ziffer in der Mantisse. Der Merkmal ist dann die Zehnerpotenz, die den Wert der Mantisse auf die gewünschte Höhe anhebt oder senkt. Weil sowohl mit Brüchen als auch mit ganzen Zahlen gearbeitet werden soll, wird gewöhnlich das Merkmal um 50 modifiziert, d. h., dem Wert (10)° wird der charakteristische Wert 50 zugeordnet.

Dies gestattet die Verarbeitung des Merkmals durch einfache Addition und Subtraktion unter Beibehaltung einer ganzen Zahl im Bereich zwischen (IO)-⁴⁹ und (IO)+⁴⁹.

Die Einrichtung ist für den vorweggenommenen Rückwärtsübertrag für die Stellen 0 bis 1 bei Gleitkommaoperationen vorgesehen. Die Auswahl für diese Ubertragseinspeisung erfolgt durch die FP-, Nicht-i-P-Leitungen.

Fig. 12 d — Vorübertragskarte

Die Vorübertragsschaltungen sind so angeordnet, daß die Schaltung von fünf gleichen Karten gebildet wird. Eine Karte ist in Fig. 12d genauer dargestellt; vier weitere Karten erscheinen in Fig. 12 e, 12 f, 12 g und 12 h als Blockdiagramme von Schaltungen, die denjenigen auf der Karte von Fig. 12d gleichen, mit genauer Angabe von Eingängen und Ausgängen.

Die Blöcke 1250 bis 1263 bilden die Karte 1264, welcher die Karten 1265 bis 1268 gleichen. Der Block 1250 bildet eine UND-Schaltung für bis zu fünf Eingängen. Weitere Blöcke 1252 bis 1262 dienen als UND-Schaltungen, deren Ausgangssignale den -ODER-Schaltungen 1251 bis 1263 zugeführt werden.

Die —ODER-Schaltungen erzeugen folgende Ausgangssignale:

Fig. 12 f D P 2-5

Fig. 12g

DP3-5 Fig. 12h DG2-5

Cin3

Cin A

DG 3-5 C aus Cinl

DPC-I DGC-I Cin C Cin% ■
Fig. 13 — Funktionskombinierer

Funktionen werden in unkomplizierter^ Weise kombiniert. Die Ausdrücke Gi, Pi, 0 und 0 bilden in entsprechender Kombination Summenfunktionssignale gemäß der Tafel von Fig. 8. Diese Summenfunktionssignale werden ODER-Blöcken mit mehreren Eingängen zugeführt und ergeben die Bitbewertungen der Rohsumme RO, Rl, R2, R3 und R6 je nach Erfordernis. Zum Beispiel treten bewertete Bits RO in folgenden Ziffernsummen auf (s. Fig. 5): 1, 2, 3, 6, 11, 12, 13 und 16. Bits Rl treten in den Ziffernsummen 0, 1, 4, 7, 10, 11, 14 und 17 auf.

Fig. 13a veranschaulicht den Funktionskombiniererteil RO der Ziffer-4-Addierschaltung. Beteiligt sind die Blöcke 1301 bis 1319. Der Block 1319 ist ein ODER-Block mit mehreren Eingängen, der das .RO-Signal für alle Summenfunktionskombinationen weiterleitet, die das Bit der Wertigkeit 0 in der Rohsumme enthalten sollen.

Der Block 1301 ist während der Addition 1 +1 wirksam, in der die Ausdrücke GO und Gl vorkommen. Die Summe soll 2 sein, was im »2-aus-5«- Code ein mit 0 und ein mit 2 bewertetes Bit bedeutet. Das Ausgangssignal des Blockes 1301, für die Summenfunktion GO, Gl ein —s, macht einen Transistor im Block 1319 wirksam, der leitend wird und den Ausgang des Blockes 1310 auf +s oder den Wert der Erdspannung bringt, was das i?0-Signal ist.

Der Block 1302 ist ebenso wie Block 1301 wirksam, und zwar erzeugt er ein Ausgangssignal — s für die Addition 3+3 (GO, G3), die im »2-aus-5«-Code die Summe 6 als O-Bit und 6-Bit erzeugt. Der Block 1319 ist als — ODER-Umkehrblock wirksam und erzeugt das +s-Signal RO.

Die Blöcke 1313 bis 1308 (Fig. 13a) erzeugen in gleicher Weise O-Bit-Signale über Block 1319 für die Summen 6, 3, 6, 1, 2 bzw. 3 je nach den zugeführten Summenfunktionsausdrücken. Der Block 1303 ist wirksam für die Additionen 1+5 und 2+4, die die Summe 6 ergeben. Die Blöcke 1304 und 1305 haben als Eingang den 0-Ausdruck und erzeugen O-Bits RO in den Additionen 3+0 bzw. 6+0. Die Blöcke 1303 bis 1308 erkennen Summenfunktionen, welche Summen unter 10 erzeugen und keinen übertrag bilden.

Die Blöcke 1309 bis 1318 erzeugen O-Bits der Summenziffer 8 für die Additionen 6+6, 8+8, 2+9 oder 3+8 oder 5+6, 4+8 oder 5+7, 4+7, 3+9, 4+9, 5+8, 6+7 und 7+9. Bei diesen Additionen entsteht jeweils ein übertrag.

Jeder Block 1301 bis 1318 in Fig. 13a hat einen mit Rl, R2, R3 oder R6 bezeichneten Aus-

gangspfeil. Dieser Pfeil zeigt eine Abzweigung zum —ODER-Block an, der das Bit mit der entsprechenden Bewertung erzeugt. Um das Verständnis zu erleichtern, ist der ganze Block gestrichelt in der Kombiniererschaltung für das Bit der entsprechenden Wertigkeit dargestellt. Zum Beispiel kombiniert der Block 13Ϊ3 die Ausdrücke Gl, P 6, P 3 für die Summe 1 und übertrag aus der Addition 7+4. Der Ausgang des Blockes 1313 wird zum Eingang des PO-ODER-Blockes 1319 und des itt-ODER-Blockes 1335 (F i g. 13 b), um die Rohsumme I in der für den »2-aus-5«-Code nötigen Form (RO, Rl) zu bilden (F i g. 5).

Fig. 13b zeigt den Funktionskombinierer für das mit I bewertete Bit Rl der Rohsumme. Ausdrücke, die bei ihrer Kombination Summenfunktionen für Ziffernsummen erzeugen, welche das Bit mit der Bewertung 1 enthalten, werden in entsprechenden Kombinationen den Blöcken 1320 bis 1334 zugeführt. Die Blöcke 1306, 1311 und 1313, die Fig. 13 a und 13 b gemeinsam sind, sind gestrichelt gezeichnet. Die Blöcke 1320 bis 1334 erzeugen Ausgangssignale zu entsprechenden —ODER-Schaltungen für die Bitwertigkeiten Rl, R3 und R6 der Rohsumme. Der Block 1335 ist als —ODER-Block mit mehreren Eingängen wirksam und erzeugt i?l-Signale +s.

Fig. 13 c, 13 d und 13 e gleichen Fig. 13 b. Die Summenfunktionsausgangssignale — s aus den entsprechenden Blöcken erzeugen die Bits R2, R3 und R6 der Rohsumme für Summen, in denen diese Wertigkeiten erscheinen sollen. Die Dezimalziffern, die eine bestimmte Summenfunktion erzeugen, erscheinen innerhalb des jeweiligen Blockes; die Modul- 10-Summe erscheint rechts von der Ausgangsleitung; die Eingangsausdrücke sind mit Gi, Pi, 0 und 0 bezeichnet.

Fig. 8 zeigt die fünfundfünfzig möglichen Summenfunktionen des »2-aus-5«-Dezimalcodes. Um zwei Bitsignale für jede Funktion direkt zu erzeugen, sind einhundertzehn Summenfunktionsverbindungen nötig. Die Summenfunktion für 5+1 und 4+2 ist jedoch dieselbe ebenso wie die folgenden:

8+1 und 7+2,
9+1 und 7+3 und 6+4,
9+2 und 7+4 und 6+5,
8+4 und 7+5.

Hierdurch wird die Liste der nötigen Summenfunktionen auf achtundvierzig reduziert. Der »2-aus-5«-Code erfordert zwei Bitverbindungen pro Summenfunktion oder sechsundneunzig Summenfunktions-Ausgangsverbindungen. Die F i g. 13 a und 13 b weisen je achtzehn Summenfunktions-Ausgangsverbindungen auf, die F i g~ 13 c, 13 d und 13 e je zwanzig Verbindungen. Es ist vorteilhaft, diese Verbindungen auf ein Mindestmaß zu reduzieren, nicht nur aus ökonomischen Gründen, sondern auch zur Erleichterung der Fehlerfeststellung durch Verhindern eventueller Fehlerabdeckungen, wenn sonst ein redundanter Ausdruck einen Fehler in einem nicht redundanten Ausdruck ausgleichen könnte.

Fig. 14 — Summenberichtigung

Die Blöcke in Fig. 12a bis 14e empfangen Rohsummen-Bitwert-Eingangssignale i?0, Al, J?2, R 3 und R6 und liefern Endsummen-Bitwert-Aus-

45 gangssignale SO, Sl, Sl, S3 und S 6. Ein übertrag im Signal ClN oder seinem Komplement CIN erscheint aus dem Vorübertragsblock. Der Fall CIN ist einfach. Die Blöcke 1401, 1407, 1412, 1420 und 1423 sind als UND-Schaltungen wirksam, die CIN und RO, Rl, Rl, R3 bzw. R6 als Eingangssignale empfangen. Die Ausgangssignale —s gelangen zu Blöcken 1406, 1411, 1415, 1422 bzw. 1424 und erzeugen +2-Bitwertsignale SO, Sl, S2, S3 und S6.

Beim Vorhandensein von CIN arbeitet die Summenberichtigungsschaltung als +1-Addierschaltung. F i g. 5 zeigt, daß die Dezimalziffern 0, 1, 2 und 5 bei »Erhöhung um 1« das O-Bit enthalten sollen. Die Blöcke 1402 bis 1405 haben jeder ein Eingangssignal C IN sowie Bitwertigkeits-Eingangssignale für die Dezimalziffern 0, 1, 2 bzw. 5. Der Block 1406 arbeitet als —ODER-Block und erzeugt S0-Signale +s, wobei das Bit mit der Wertigkeit 0 in der Endsumme erscheinen soll.

Ebenso erzeugen die Blöcke 1408, 1402, 1409 und 1410 über Block 1411 Sl-Signale +s für CIN und Dezimal-Eingangssignale 9, 0, 3 und 6, die bei »Erhöhung um 1« das Bit mit der Wertigkeit 1 in der Endsumme enthalten sollen.

Die Blöcke 1408, 1403, 1414 und 1414 erzeugen S2 über Block 1415 für CIN und die Dezimalziffern 9, 1, 4 und 7, die bei »Erhöhung um 1« das mit 2 bewertete Bit S2 enthalten sollen. Die Blöcke 1404, 1409, 1413 und 1421 erzeugen S3 über Block 1422 für C IN und die Dezimalziffern 2, 3₅ 4 und 8; die Blöcke 1413, 1410, 1414 und 1421 erzeugen S 6 über Block 1424 für CIN und die Dezimalziffern 5, 6, 7 und 8.

F i g. 15 — Fehlerprüfung

Die Blöcke 1501 bis 1509 prüfen gemeinsam das Vorübertragssignal C aus 4 im Vergleich zu den Funktionskombinierer- und Rohsummensituationen, bei denen das Auftreten eines Übertrags bekannt ist. Die Blöcke 1506 bis 1509 bilden das Vergleichs-ODER-ABER-Netzwerk 315 von Fig. 3, und zwar ist ein Ausgangssignal aus Block 1505 (der als Übertragsdoppelungs-ODER-Schaltung 314 in F i g. 3 wirksam ist) ohne das Signal C aus 4 an Klemme 1510 .die grundlegende Fehlermöglichkeit, obwohl auch nach C aus 4 ohne Ausgangssignal aus Block 1505 geprüft wird.

Der Block 1408 zeigt das Auftreten eines Übertrags an, wenn die Rohsumme die Dezimalziffer 9 ist und ein Signal C IN auftritt. Dies ist der weitergeleitete übertrag oder das Gegenstück des durchlaufenden Übertrags in der Simultanaddierschaltung.

Der Block 1501 kehrt R6 um und bildet R6 als Eingangswert zum Block 1502. (Die unter der Überschrift »Fig. 11 — Summenfunktionsgenerator für Gi« beschriebenen Verfahren zum Ersetzen von Umkehrstufen durch Bündelungsverfahren können den Block 1501 unnötig machen, solange R6 zur Verfugung steht.) Ein übertrag muß auftreten, wenn ein Po-Ausdruck nicht als R6 in der Rohsumme verbleibt. P6 zeigt eine Wertigkeit 6 in den Operanden oder eine Dezimalziffer 6, 7, 8 oder 9 an. Um P 6 aus der Rohsumme zu beseitigen, muß diese mindestens gleich 10 sein; daher ist ein übertrag offensichtlich.

Der Block 1503 zeigt einen Übertrag aus der Addition von 5+5 an; Block 1504 zeigt einen

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übertrag aus der Addition 9+9, 8+8, 9+8, 9+7, 6+6, 6+7, 6+8, 6+9, 7+7 oder 7+8 an, die einen redundanten P6-Ausdruck sowie den i26-Ausdruck beibehält.

Die Blöcke 1408, 1501, 1502, 1503 und 1504 zeigen damit alle Ubertragsituationen an; sie speisen den Block 1505, der als die ODER-Schaltung 314 von F i g. 3 wirksam ist. Der Block 1505 erzeugt ein Doppelübertragssignal. Dieses wird mit dem Vorübertragssignal verglichen (ODER-ABER).

Falls das Doppelübertragssignal allein (ein Fehler) als Signal +s auftritt, bleibt der Transistor in Block 1506 im leitenden Zustand durch das Vorübertragssignal —s. Das Ausgangssignal des Blockes

1506 ist +s, da er als —ODER-Umkehrstufe wirksam ist. Der Transistor in Block 1507 wird daher durch +s an jedem Eingang abgeschaltet; er ist als +UND-Umkehrstufe wirksam und erzeugt ein Signal —s. Das Ausgangssignal — s des Blockes

1507 läßt den Transistor in Block 1509 leitend werden; der Block 1509 arbeitet als —ODER-Umkehrstufe und erzeugt an seinem Ausgang ein Fehlersignal +s.

Falls das Doppelübertrags- und das Vorübertrags-(+j)-Signal gleichzeitig auftreten (richtige Operation), wird der Transistor des Blockes 1506 abgeschaltet und erzeugt ein Signal —s. Dieses Signal macht die Transistoren in den Blöcken 1507 und

1508 leitend; die Blöcke 1507 und 1508 erzeugen Ausgangssignale +s, die als Eingangssignale dem Block 1509 zugeführt werden. Durch die Koinzidenz von +5 an beiden Eingängen des Blockes 1509 wird dessen Transistor abgeschaltet, und er liefert ein Kein-Fehler-Signal — s als Ausgangssignal des Blockes 1509.

Falls das Vorübertragssignal +s allein auftritt (Fehler), werden die Transistoren der Blöcke 1506 und 1507 leitend und der Transistor des Blockes 1508 abgeschaltet. Das. Ausgangssignal —s des Blockes 1508 bereitet den Block 1509 für das Leitendwerden vor, und dieser erzeugt das Fehlersignal +s.

Die einzige andere Situation ist das Auftreten des Signals — s (nicht Doppelübertrag) zusammen mit dem Signal —j (nicht Vorübertrag), was Fehlerfreiheit bedeutet. Die Blöcke 1506, 1507 und 1508 werden erregt und ihre Transistoren leitend; von den Ausgängen der Blöcke 1507 und 1508 werden Eingangssignale +s dem Block 1509 zugeführt. Durch die Koinzidenz von Eingangssignalen +s wird der Transistor im Block 1509 abgeschaltet und liefert das (Kein-Fehler)-Ausgangssignal —2 des Blockes 1509.

Zusammenfassung — Siehe F i g. 3 und 8

Die Addierschaltung erzeugt P(ODER)- und G(UND)-Summenfunktionen der Bit-fiir-Bit-Verhältnisse der zugeführten Operandziifern im Summenfunktionsgenerator 308, kombiniert P- und G-Ausdrücke zu Summenfunktionen im Kombinierer 309 und bildet durch Verschlüsselung der Summenfunktionen eine Rohsumme.

Der »2-aus-5«-Code umfaßt die Bitwertigkeiten 0, 1, 2, 3 und 6. Zwei, drei oder vier P-Ausdrücke PO, Pl, P2, P3 und P6 erscheinen in jedem ZiffernadditionsfaH je nach der Identität, Gleichheit oder Ungleichheit der Bitstrukturen der Addendziffer und der Augendziffer. Zwei, ein oder null G-Ausdrücke GO, Gl₃ G2, G3, G6 erscheinen in Ziffernadditionsfällen je nach der Identität, Gleichheit oder Ungleichheit der Addend- und der Augendziffern. Fünfundfünfzig Summenfunktionen umfassen alle Additionsfalle für zwei Ziffern im »2-aus-5«-Code. Sieben Funktionen, Duplikate anderer Funktionen, erzeugen Doppelsummen, selbst wenn sie durch verschiedene Additionen gebildet werden. Die Duplikate werden beseitigt; achtundvierzig Summenfunktionen genügen.

Der Summenberichtigungsblock 310 verändert den Bitaufbau der Rohsumme (RO, Rl, R2, R3, R6) durch Vorübertragswerte, um die Endsumme zu bilden (SO, Sl, Sl, S3 und S6).

Claims (10)

Patentansprüche:

1. Verfahren zur Verknüpfung aus mehreren Elementen bestehender, in einem prüfbaren Code verschlüsselter Operanden, dadurch gekennzeichnet, daß aus den gleichwertigen Elementenpaaren der Operanden mit Hilfe eines Funktionsgenerators mindestens zwei Resultatfunktionen gebildet werden, die für sich oder gemeinsam eine dem verwendeten Code eigene Prüfcharakteristik aufweisen, und daß durch einen Funktionskombinierer aus den Resultatfunktionen unter Beibehaltung der Prüfcharakteristik die Resultate bzw. Resultatkomponenten abgeleitet werden.

2. Verfahren nach Anspruch 1 für Operanden, die in einem Code mit einem Paritätsverhältnis m : η verschlüsselt sind, dadurch gekennzeichnet, daß die Resultatfunktionen durch je eine UND- und ODER-Verknüpfung für jede Operandenstelle gebildet werden und die Ergebnisse der Verknüpfung mehrerer Operanden-Elementenpaare gemeinsam das Paritätsverhältnis m : η des verwendeten Codes aufweisen.

3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Resultatfunktionen einer jeden Operandenstelle nach den Beziehungen »ODER-ABER« und »Nicht-ODER-ABER« gebildet werden.

4. Nach dem Verfahren der Ansprüche 1 bis 3 arbeitende Recheneinrichtung zur Addition von in einem prüfbaren· Code, vorzugsweise dem Code 2 aus 5, verschlüsselter Operanden, dadurch gekennzeichnet, daß ein Summenfunktionsgenerator (308) vorgesehen ist, der aus den Elementen der Operanden Summenfunktionen bildet, die das Paritätsverhältnis des verwendeten Codes aufweisen, daß eine Einrichtung (303, 301) zur vorausschauenden Erzeugung eines Übertrages sowie ein Funktionskombinierer (309) zur Bildung von Summenkomponenten aus den Summenfunktionen ohne Berücksichtigung der Überträge vorgesehen sind, und daß eine Summenkorrektureinrichtung (310), die der im Summenkombinierer gebildeten Rohsumme die Überträge hinzufügt, und eine Übertragsprüfeinrichtung (315) vorgesehen sind, die im Funktionskombinierer und in der Summenkorrektureinrichtung nochmalig gebildeten Überträge mit den vorausschauend erzeugten Überträgen vergleicht und Unstimmigkeiten anzeigt.

5. Recheneinrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die Einrichtung (303, 301)

zur vorausschauenden Erzeugung des Übertrages ihre Eingangssignale vom Summenfunktions- . generator (308) empfangt.

6. Recheneinrichtung nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß die Einrichtung (303, 301) zur Erzeugung eines vorausschauenden · Übertrages für jede Rechenwerkstelle eine Schaltung (Fig. 12a) zur Ermittlung der Bedingung »10 oder größer als 10« als Anzeige eines Übertrages in dieser Stelle und eine Schaltung (Fig. 12b) zur Ermittlung der Bedingung »9 oder größer als 9« als Anzeige für die Weiterleitung eines Übertrages in die nächste Stelle aufweist.

7. Einrichtung nach einem der Ansprüche 4 bis 6, dadurch gekennzeichnet, daß im Funktionskombinierer (309) für jede zu bildende Summe ein summenbildendes Element (UND-Schaltung) vorgesehen ist, dessen Ausgang gegebenenfalls mit mehreren der Summenkomponenten-Ausgänge verbunden ist.

8. Einrichtung nach einem der Ansprüche 4 bis 7, dadurch gekennzeichnet, daß der Funktionskombinierer (309) für Summen, deren Summenfunktionen gleich sind, nur Je ein summenbildendes Element enthält.

9. Einrichtung nach einem der Ansprüche 4 bis 8, dadurch gekennzeichnet, daß zur Bildung eines Teiles der Summenfunktionen eine für Subtraktionen vorgesehene Komplejmentierungseinrichtung (307) Verwendung findet.

10. Einrichtung nach einem der Ansprüche 4 bis 9, dadurch gekennzeichnet, daß der Summen' funktionsgenerator (308) eine Schaltung (F i g. 10 a und 10 b) zur Erzeugung von Summenfunktionen der Dezimalzahl Null und deren Inversion aus den die Null darstellenden Operandeneingängen enthält.

In Betracht gezogene Druckschriften:
»Arithmetic Operations in Digital Computers«, D. van Nostrand Comp., Inc, New York, 1955, S. 92,

Hierzu 5 Blatt Zeichnungen

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