DE2135607C2 - Schaltungsanordnung zur Inkrementierung oder Dekrementierung - Google Patents

Description

Die Erfindung betrifft eine Schaltungsanordnung zur Inkrementieruug oder Dekrementierung eines binären Zahlenwertes um 1 und zur Erzeugung des Paritätsbits für den Resultatwert.

Einrichtungen zur Modifizierung von Daten, meist Instruktionsadressen, werden in elektronischen Datenverarbeitungssystemen verwendet, um Adressenmodifikationen durchzuführen. Im Zuge einer solchen Modifizierungsoperation verändern diese Modifizierer beispielsweise die Binänverte der Eingangsdaten um den Wert +1 oder — 1. Wenn ein solcher Eingangswert um 1 oder einen anderen Zahlenwert erhöht wird, spricht man von der Inkrementierung des Eingangswertes oder wenn der Eingangswert um 1 oder einen anderen Zahlenwert vermindert wird, von Dekrementierung.

Im IBM Technical Disclosure Bulletin, Vol. 11, Nr. 3, S. 297 und 298, vom August 1968, ist beispielsweise eine Modifizierschaltung beschrieben, die einen binären Eingangswert um 1 vermehren odei vermindern kann. Diese Schaltung ist ferner in F'g. 10 dargestellt. Es ist zu erkennen, daß jedes Bitsignal 2° bis 2³ des Eingangsdatenwertes mit drei verschiedenen »Lasten« belastet ist. So ist beispielsweise das Signal in der Bitposition 2° mit dem einer Eingang des letzen Exklusiv-ODER-Tores EO1 de: ersten Reihe, dem einen Eingang des Exklusiv-ODER-Tores EO 2 der letzten Reihe und dem einer Eingang des vorletzten Exklusiv-ODER-Tores dei ersten Reihe belastet. Diese dreifache Belastung wirk sich auf den Eingangspegel der Eingangsdaten nach teilig aus, so daß besondere Vorkehrungen getroffer werden müssen, um die Pegel in der gewünschter Höhe zu halten.

Die bekannte und in F i g. 10 dargestellte Schaltunj ist ferner nicht in der Lage, ein Paritätsbit für da Ausgangssignal zu errechnen. Die Exklusiv-ODER Tore EO 3 können nur mit Hilfe des übertragen« Paritätsbits die Richtigkeit der empfangenen Ein gangsdaten überprüfen. Diese Exklusiv-ODER-Ton

£03 erzeugen für die Eingangsdaten erneut das Parita'tsbit für die ungerade Paritätsprüfung, das sie an ihrem Ausgang zur Verfügung stellen. Dieses Paritätsbit kann dann mit dem zusammen mit den Eingangsdaten übertragenen Paritätsbit auf Übereinstimmung verglichen werden.

In einer 1969 veröffentlichten Firmenschrift der Signetics Corporation ist in Fig. 16 dargestellt und auf den S. 22 und 23 eine »4-Bit Conditional Complementor«-3chaltung beschrieben, bei der allerdings Eingangsleitungen für die Verarbeitung eines gegebenenfalls von einer Nachbarstufe gelieferten Übertragsbits und für Jie Verarbeitung eines Paritätsbits fehlen. Da außerdem dieser Schaltung ein Addierer-Subtrahierer noch voranzustellen ist, um sie zu einem Modifizierer zu machen, ergibt sich insgesamt ein beträchtlicher Aufwand an Schaltkreiskomponenten, der hinsichtlich der Wirtschaftlichkeit der Schaltungsanordnung sehr nachteilig ist. Außerdem ist hierdurch auch die Zuverlässigkeit der Schaltungsanordnung in Frage gestellt, da insbesondere keinerlei Ausführungen über die Prüfbarkeit der Information selbst wie auch der Schaltkreiskompone.iten gemacht wurde.

Die vorliegende Erfindung hat sich daher die Aufgäbe gestellt, einen Modifizierer anzugeben, der einen ökonomischen Aufbau besitzt und die vorstehend genannten Nachteile bekannter Anordnungen vermeidet.

Gelöst wird diese Aufgabe durch db im Hauptanspruch angegebenen Merkmale. Weitere Merkmale, vorteilhafte Ausgestaltungen und Weiterbildungen des Gegenstandes der Erfindung sind den Unteransprüchen zu entnehmen.

Der durch die Erfindung erzielte Vorteil betrifft einmal die geringere Belastung des Eingangssignals mit nur zwei Schaltstufen gegenüber drei bei den bekannten Einrichtungen und ferner die echte Paritätsbiterzeugung für das Ausgangssignal, die insofern besonders wirtschaftlich ist, als sowohl für die Inkrementierung als auch für die Dekrementierung die gleichen Schaltkreise verwendet werden und sie demzufolge nur einmal vorhanden zu sein brauchen.

Im folgenden wird die Erfindung an Hand eines durch Zeichnungen erläuterten Ausführungsbeispieles näher beschrieben. Es zeigen

F i g. 1 und 2 das Blockschaltbild eines Inkrementierers/Dekrementicrers gemäß der Erfindung,

F i g. 3 bis 9 Tabellen, aus denen die Wirkungsweise der Schaltungsanordnung gemäß der Erfindung hervorgeht und

F i g. 10 eine bekannte Schaltungsanordnung zur Inkrementierung und Dekrementierung.

F i g. 1 zeigt als Blockschaltbild einen i- / — 1-Addierer I/D, der in der Datenverarbeitiingstechnik auch oft als Inkrementierer/Dekrementierer bezeichnet wird. Er hat auf der Eingangsseite I die Eingangsleitungen für die Zufuhr einer binären Tetrade mit den Stellenwertigkeiten 2°, 2', 2² und 2³ sowie eines Übertrages C von einer vorhergehenden Stufe, eines Inkrcmentier· Dekrementier-Steuersignals DE und eines Paritätsbits P. Die diesen Eingangsleitungen zugeordneten Ausgangsleitungen befinden sich auf der Ausgangsseite 0.

Die Dateneingangssignale der Tetrade und das Inkrementier-Dekrimentier-Steuersignal DE werden zunächst zu eittei Reihe von Exkiusiv-ODER-Toren OEO bis OE3 übertragen. Ein solches Exklusiv-ODER-Tor hat zwei Eingäbe, von denen jeweils einer einem Bit der Tetrade und der jeweils andere dem Steuersignal DE vorbehalten sind. Die Verteilung der Datenbits ist hierbei so, daß das Bit mit der Wertigkeit 2° zusammen mit dem Steuersignal PE dem Exklusiv-ODER-Tor

5 OEO zugeführt wird. Die Übertragung der anderen Datenbits zu den anderen Exklusiv-ODER-Toren erfolgt, wie F i g. 1 zeigt, entsprechend.

Dieser ersten Reihe von Exklusiv-ODER-Toren folgt in der Schaltungsstruktur eine Reihe von UND-

ο Toren A 0 bis A 3, die die eigentliche Additionsfunktion des Inkrementierers/Dekrementierers IjD wahrnehmen. Das UND-Tor AO besitzt zwei Eingänge, von denen der eine mit der Ausgangsleitung 00 des ersten Exklusiv-ODER-Tores OEO und der andere Eingang mit der Übertragsleitung OC verbunden ist. In diesem UND-Tor wird also das Ausgangssignal des genannten Exklusiv-ODER-Tores, das im wesentlichen dem Bit mit dem Gewicht 2° entspricht, mit dem Übertragsbit C gemäß einer UND-Funktion miteinander verknüpft.

Dieses Anschlußschema wird bei den folgenden UND-Toren Al bis A3 fortgesetzt, so daß schließlich das UND-Tor A3 fünf Eingänge besitzt, von denen der eine mit der Übertragsleitung GC und die übrigen jeweils mit der entsprechenden Ausgangf'eitung 00 bis

S₅ 03 der Exklusiv-ODER-Tore OEO bis OE3 verbunden sind.

Dieser Reihe von UND-Toren folgt eine zweite Reihe von Exklusiv-ODER-Toren OEA bis OES. Die Ausgangsleitungen dieser genannten Tore führen die

Ausgangsdatenbits und das Prritätsbit, das in dem Exklusiv-ODER-Tor OES gebildet und mit dem von der Eingangsseite her in einem Paritätsbitgenerator PG überprüften Bit verglichen und nur bei Nichtübereinstimmung geändert wird. Der Übertrag C auf der

Ausgangsseite 0 ergibt sich als Ausgangssignal des UND-Tores A3.

Wie die F i g. 1 und 2 weiter zeigen, ist an dieser Schaltung ein Paritätsänderungsbilgenerator PG angeschlossen. Der Anschluß und der Aufbau dieses Generators PG vereinigt in sich den Vorteil, daß er für den Inkrementier- wie auch für den Dekrementiervorgang nur einmal vorhanden zu sein braucht und außerdem durch nur drei logische Schaltung!) sehr einfachei Struktur, wie beispielsweise einfache U ND-Tore, wie in F i g. 2 gezeigt, realisiert ist. Es wurde vorher bereit; kurz angedeutet, daß die Erzeugung des Paritätsbits F für den Ausgang 0 des Inkrementierers/Dekremen· tierers IjD auf der Basis eines Vergleichs erfolgt, der ir dem Exklusiv-ODER-Tor OES zwischen dem von Eingang I her übertragenen Paritätsbit P und den Ausgangssignal OPdes Paritätsänderungsbilgenerator! PG durchgeführt wird. Wie später noch zu sehen seir wird, führt das Signal OP zu einer Veränderung des an Eingang I \ orliegenden Paritätsbits, wenn bestimmt Voraussetzungen vorliegen.

Für die Erzeugung dieses Ausgangssignals Of werden, wie die F i g. 1 und 2 zeigen, nur die Ausgangs signale der Exklusiv-ODER-Tore OEO bis OEl benö tigt. die über die Leitungen 00 bis 02 zu dem Generato PG übertragen werden. An dieser Stelle sei darauf hin gewiesen, daß die Ausgänge eines Tore», die mit einen kleinen Dreieck gekennzeichnet sind, die antipoiarei Ausgänge dhscr Tore sind. Sie führen im vorliegendci Beispie! ein Signal mit negativer Polarität, wenn ihn logische Bedingung erfüllt ist. Der andere Ausganj führt dann ein Signal mit positiver Polarität. Diesen Ausgang fehlt die Kennzeichnung mit dem kleinei Dreieck. Die Leitung 00 ist, wie in F i g. 1 zu sehen ist

mit dem einen Eingang des ODER-Tores OG im Generator PG verbunden, dessen Ausgangssignal das Signal OP ist. Dieses Ausgangssignal wird als Signal mit negativer Polarität benötigt. Der zweite Eingang dieses ODER-Tores wird von dem Ausgang eines UND-Tores Λ 4 geliefert, dessen einer Eingang mit der Leitung 01 und dessen anderer Eingang mit dem Ausgang eines Inverters I verbunden ist, an dessen Eingang über die Leitung 02 das Ausgangssignal des Exkli/siv-ODER-Tores OEl anliegt.

Eine Schaltungsvariante dieses Paritätsänderungsbitgenerators PG ist in F i g. 2 dargestellt. Hier besteht der Paritätsänderungsbitgenerator aus den drei UND-Toren AS bis Al, die das Änderungssignal OP für das ursprüngliche Paritätsbit P erzeugen.

Wie im folgenden noch zu sehen sein wird, sind im wesentlichen zwei Gruppen GRl und GRl von Eingangsdaten für die Erzeugung des Paritätsbitänderungssignals OP maßgebend. Die Tabelle in F i g. 3 gibt einen Überblick, wie der Paritätsänderungsbitgenera- ao tor PG in Abhängigkeit von den Signalen auf den Leitungen 00 bis 02 das Paritätsbitänderungssignal OP erzeugt. Bei der ersten Gruppe GRi von Eingangssignalen ist lediglich von Bedeutung, ob das Signal auf der Leitung 00 eine positive Polarität hat. Durch den Buchstaben B in der Spalte für die Leitungen 01 und 02 wird angegeben, daß die Signale auf diesen Leitungen ohne Bedeutung sind; sie können also Signale beliebiger Polarität sein, ohne einen weiteren Betrag für die Erzeugung des Paritätsänderungssignals OP zu liefern. Für die Erzeugung des Paritätsbitänderungssignals OP für Eingangssignale der zweiten Gruppe GRl ist ausschlaggebend, daß auf den Leitungen 00 und 01 Signale mit negativer Polarität und auf der Leitung 02 ein Signal mit positiver Polarität vorliegt. Es sei noch erwähnt, daß die Exklusiv-ODER-Tore ein Ausgangssignal mit negativer Polarität erzeugen, wenn an ihren beiden Eingängen Signale mit unterschiedlicher Polarität anliegen. Wenn dieses nicht der Fall ist, führen sie ein Ausgangssignal mit positiver Polarität.

Die Wirkungsweise des Inkrementierers/Dekrementierers l/D und des Paritätsänderungsbitgenerators PG läßt sich am besten an Hand einiger numerischer Beispiele zeigen. Die Tabelle in F i g. 4 zeigt die Signalverhältnisse für drei Beispiele, in denen eine Inkrementierung der angebotenen Eingangsdaten um den Wert 1 vorgenommen wird.

Im ersten Beispiel wird der Dezimalwert D = 10 am Eingang I des Inktjraentierers/Dekrementierers IjD in binärer Codierung angeboten. Ia der Tabelle in F i g. 4 ist der Binärwert 0 durch ein Signal mit positiver und der Binärwert 1 durch ein Signal mit negativer Polarität dargestellt. Zur Vereinfachung der Erläuterung wird in allen sechs Beispielen, die im folgenden behandelt werden, davon ausgegangen, daß aus einer etwa vorhergehenden Stufe kein Obertragsbit C vorhegt Wie aus der Spalte P für das Paritätsbit in F i g. 4 hervorgeht, wird die angebotene Datengruppe auf ungerade Parität geprüft, d. h., das Paritätsbit P entspricht dem Binärwert 1, wenn die Summe der binären Einsen in der Datengruppe, der Tetrade mit den Gewichten 2° bis 2⁴, eine ungerade Zahl ist. Bei der Inkrementierung um 1 muß sich bei dem Dezimalwert 10 am Eingang I des Inkrementierers/Dekrementierers der Dezimalwert 11 am Ausgang 0 in binärer Verschlüsseiung ergeben. Das Steuersignal, mit dem die Inkrementierfunktion von I[D ausgewählt wird, ist ein Signal mit positiver Polarität auf der Leitung DE. Dieses Steuersignal liegt an jeweils einem Eingang der Exklusiv-ODER-Tore der ersten Reihe. Signale an dem jeweils anderen Eingang mit negativer Polarität werden daher direkt auf die Ausgänge durchgeschaltet. Die Bitposition 2° am Ausgang 0 ergibt sich direkt als Ausgangssignal des Exklusiv-ODER-Tores OEA. Auf der einen Eingangsleitung OC dieses Tores wird für die Inkrementierung ein der binären 1 entsprechendes Signal mit negativer Polarität erzwungen. Zusammen mit dem Datenbit 0 in der Bitposition 2° ergibt sich am Ausgang dieses Exklusiv-ODER-Tores ein Signal mit negativer Polarität, das der binären 1 entspricht. Für die Bildung des Ausgangsbits in der Position 2¹ ist das Ausgangssignal des Exklusiv-ODER-Tores OES maßgebend. Dieses Ausgangssignal mit negativer Polarität kann sich aber nur ergeben, wenn an den beiden Eingängen des Exklusiv-ODLR-Tores OES Signale unterschiedlicher Polarität anliegen. Auf der Eingangsseite liegt einerseits die binäre 1 des Datenbits in der Position 2¹ an seinem Eingang an. Um eine 1 am Ausgang zu erzeugen, muß daher der andere Eingang, der mit dem Ausgang des UND-Tores AO verbunden ist, die binäre 0 führen, die als Signal mit positiver Polarität dargestellt ist. Das UND-Tor AO kann dieses Ausgangssignal aber nur erzeugen, wenn einer oder beide Eingänge die binäre 0 führen. Da aber über die Leitung OC die erzwungene binäre 1 an seinem einen Eingang anliegt, muß die binäre 0 über die Ausgangsleitung 00 des Exklusiv-ODER-Tores O£0 anliegen. Dieses ist der Fall, weil der eine Eingang dieses Exklusiv-ODER-Tores die binäre 0 des Datenbits in der Position 2° und die binäre 0 des Steuersignals DE führt. Das Ausgangssignal für die Bitposition 2* ergibt sich auf folgende Weise:

Das Ausgangssignal auf der Leitung 01 des Exklusiv-ODER-Tores OEl ist eine binäre 1, da der mit dem Datenbit der Position 2¹ verbundene Eingang eine binäre 1 und der mit der Steuerleitung DE verbundene Eingang den Binärwert 0 führt. Zu dem unteren Eingang des UND-Tores Al wird daher eine binäre 1 übertragen. Da, wie vorher bereits erläutert wurde, die Leitung 00 eine binäre 0 führt und diese zu dem mittleren Eingang dieses Tores überträgt und ferner über den oberen Eingang von der Leitung OC eine binäre 1 herangeführt wird, ist die Koinzidenzbedingung für dieses UND-Tor nicht erfüllt. An seinem Ausgang liegt daher eine binäre 0. Zusammen mit der binären 0 des Dateneingangsbits der Position 1? entsteht am Ausgang des Exklusiv-ODER-Tores OE6 ebenfalls eine '.inäre 0, so daß die Bitposition 2² der Ausgangsgruppe ebenfalls eine 0 ist.

Das Ausgangsbit in der Position 2³, das nach den Beispiel 1 in der Tabelle in F i g. 4 einer binären 1 entsprechen muß, wird von den Ausgangssignalen de: Exklusiv-ODER-Tores 2, des UND-Tores Al und des Exklusiv-ODER-Tores OEl gebildet Das Ausgangs signal des Exklusiv-ODER-Tores OEl entspricht eine binären 0, da an den beiden Eingängen binäre NuUei vorliegen. Dieses Ausgangssignal auf der Leitung 02 das einer binären 0 entspricht, und das Signal auf de Leitung OC, das einer binären 1 entspricht, führen dazu daß die Koinzidenzbedingung des UND-Tores A nicht erfüllt ist und demzufolge das Ausgangssigm dieses Tores einer binären 0 entspricht Dieses Signi liegt an dem einen Eingang des Exklusiv-ODER-Ton OEl an. An seinem anderen Eingang liegt die binäre des Dateneingangsbits mit der Position 2^S. Die beide Eingangssignale dieses Tores sind ungleich, so daß d

2

Exklusiv - ODER - Bedingung für OEI erfüllt ist.

Als weiteres ist nun zu prüfen, ob sich das Paritätsbit P des Eingangs gegenüber dem Paritätsbit P des Ausgangs verändern muß. Wie sowohl die Tabelle in F i g. 4 als auch die Tabelle in F i g. 5 zeigt, liegt für das Beispiel 1 auf den Ausgangsleitungen 00 bis 03 der Exklusiv-ODER-Tore der ersten Reihe die als Giuppe-1-Eingangsdaten bezeichnete Signalkombination GR1 vor. Für diesen Fall muß sich also ein Änderungssignal OP für das Paritätsbit Vergeben.

Auf den Leitungen 00 bis 02, die auch für den Paritätsänderungsbitgenerator PG die Eingangsleitungen darstellen, liegen für das Beispiel 1 in F i g. 4 die Binärsignale 0, 1 und 0 vor. Die Eingangsleitung 02 führt zu dem Inverter I, der die binäre 0 am Eingang an seinem Ausgang in eine binäre 1 invertiert. Damit liegen an dem UND-Tor A4 diese binäre 1 und die binäre 1, die über die Leitung 01 an den anderen Eingang dieses U ND-Tores angelegt wird. Somit ist die Koinzidenzbedingung für dieses Tor erfüllt, und demzufolge liegt an seinem Ausgang eine binäre 1. Diese binäre 1 wird zu einem Eingang des ODER-Tores OG übertragen, so daß auch sein Ausgang die binäre 1 führt. Diese binäre 1 ist mit dem Ausgangssignal OP, dem Paritälsbitänderungssignal, identisch.

Bei der Schaltungsvariante des Paritätsänderungsbitgenerators PG, die in F i g. 2 dargestellt ist, führen die Tore die in der Tabelle in F i g. 6 dargestellten Signale. In der Spalte C befindet sich die Bezeichnung des betreffenden UND-Tores, in der Spalte ι die jeweilige Eingangsleitung und das auf dieser Leitung vorliegende Signal und in der Spalte ο der Ausgang und das Ausgangssignal des betreffenden Tores. Die genannte Schaltungsvariante bezieht sich im wesentlichen auf eine monolithisch-integrierte Technologie, bei der Inverter und Entkoppler durch die vorhandenen UND-Schaltkreise realisiert werden, wobei die Verbindung α mit b für die binäre 1 (negatives Signal) eine ODER-Verknüpfung und die Verbindung b mit c für die binäre 1 eine UND-Verknüpfung darstellt, wie es auch die logische Darstellung von PG in F i g. 1 zeigt. Das UND-Tor A5, an dessen Eingang 04 stets ein Signal mit negativer Polarität anliegt, nimmt die Invertier-Funktion für ein negatives Eingangssignal auf der Leitung 00 wahr, da seine Koinzidenzbedingung für zwei negative Eingangssignale erfüllt ist und der antipolare Ausgang, der ein Signal mit positiver Polarität führt, weiterverarbeitet wird.

Das UND-Tor A6, an dessen Eingang ebenfalls stets ein der binären 1 entsprechendes negatives Signa! anliegt, besitzt dagegen eine Entkopplungsfunktion, so daß auf die Leitung 01 keine Rückwirkung erfolgt. Bei diesem UND-Tor wird das Ausgangssignal des eigentlichen, d. h. des nicht antipolaren Ausganges weiterverarbeitet. Dieses ist stets ein Ausgangssignal mit negativer Polarität für die Eingangssignale mit ebenfalls negativer Polarität.

Das UND-Tor Al hat echte UND-Funktion und liefert ein Ausgangssignal mit positiver Polarität, wenn die Koinzidenzbedingung für negative Eingangssignale erfüllt ist. Wie die Tabelle in F i g. 6 zeigt, liegt aber bei ungleichen Eingangssignalen am Ausgang dieses Tores ein Signal mit negativer Polarität.

Wenn man diese Schaltungsvariante auf das Beispiel 1 in F i g. 4 bezieht, dann ergeben sich die in F i g. 6 dargestellten Signalverhältnisse. Das Eingangsparitätsbit war eine binäre 0, das Ausgangsparitätsbit wird eine binäre 1 sein, da in dem Exklusiv-ODER-Tor OES bei ungleichen Eingangssignalen eine binäre 1 am Ausgang erzeugt wird. Dieses Ausgangssignal entspricht direkt dem neuen Paritätsbit P der Ausgangsdaten.

In dem Beispiel 2 in der Tabelle in F i g. 4 ergibt sich ebenfalls wieder eine Änderung des Eingangsparitätsbits, da die Eingangsbils in den Positionen 2° bis 2² die in F i g. 3 dargestellte Kombination für die Gruppe 2 aufweisen.

Erst im Beispiel 3 in der Tabelle in F i g. 4 ergibt sich

ίο keine Änderung NOP des Eingangsparitätsbits, da, wie auch die Tabelle in F i g. 4 in der letzten Spalte GR angibt, weder die Signalkombination für Gruppe 1 noch für Gruppe 2 vorliegt. Die übrigen Ausgangsdaten der übrigen beiden Beispiele 2 und 3 können auf die gleiche Weise errechnet werden, wie es im Zusammenhang mit dem Beispiel 1 erläutert wurde. Es ergeben sich dann die in der Tabelle in F i g. 4 dargestellten Signale.
Wie bereits erwähnt wurde, kann der lnkrementierer/

ao Dekrementierer auch den am Eingang I angebotenen Datenwert auch um den Wert 1 vermindern, d. h. dekrementieren. Für die Ausführung der Dekrementierfunktion wird ein Signal DE an den jeweils einen Eingang der ersten Reihe von Exklusiv-ODER-Toren

»5 OEO bis OE3 angelegt, das der binären 1 oder einem Signal mit negativer Polarität entspricht.

Die Tabelle in F i g. 7 zeigt wieder drei Beispiele — es sind die Beispiele 4 bis 6 — in denen ein in Spalte D angegebener Dezimalwert modifiziert wird.

Die Modifizierung ist in diesem Fall die Subtraktion einer 1 von dem angegebenen Dezimalwert.

Im Beispiel 4 wird von dem Dezimalwert 4 Eins subtrahiert. Hierzu muß an dem Eingang I des Inkrementierers/Dekrementierers auf der Übertragsleitung OC

eine binäre 1 anliegen. Ferner muß auch das Steuersignal DE einer binären 1 entsprechen. Eine binäre 1 wird, wie bereits mehrfach erwähnt wurde, durch ein Signal mit negativer Polarität dargestellt. Für die Dezimale 4 liegt an den Bitpositionen 2° uno 2^l sowie 2³ eine binäre 0 an, während die Bitposition 2² eine binäre 1 führt. Für diese Datengruppe ist das Paritätsbit Pebenfalls eine binäre 1. Wie die F i g. 8 in Verbin dung mit F i g. 7 zeigt, liegen bei den genannten Eingangssignalbedingungen an den Ausgängen 00 bis 01

der ersten Reihe der Exklusiv-ODER-Tore OEO bis OEl Signale der Gruppe GR'i vor, die angeben, dat sich die ursprüngliche Parität für die Ausgangsdater ändern muß. Das gleiche gilt auch für die Ausgangs signale der Gruppe GR4, wie aus dem fünften Beispie

in F i g. 7 zu sehen ist.

Lediglich beim Beispiel 6, in dem nicht die charak teristische Ausgangssignalkonfiguration der Gruppei GR3 oder GR4 vorliegt, bleibt für die Ausgangsdatei das Eingangsparitätsbit in seimer ursprünglichen Forn

erhalten. In F i g. 9 sind die Signalverhältnisse für da

Beispiel 6 dargestellt, und es ist in Spalte OP durcl

ein N angegeben, daß sich das Paritätsbit P nicht an dert.

Ein Vergleich der Eingangsdaten 2³, 2², 2¹, 2° de

charakteristischen Gruppen GRl und GRl mit dei Gruppen GR3 und GRa zeigt, daß die Eingangsdatei der letztgenannten, die bei Dekrementiervorgängei auftreten, die inverse Form der Eingangsdaten de erstgenannten darstellen, die bei Inkrementiervorgän

gen anliegen.

Im übrigen ist, mit den genannten Signalen auf de Leitung OC und DE, die beide beim Dekrementiei Vorgang einer binären 1 entsprechen, die Arbeitsweis

des Inkrementierers/Dekrementierers l/D die gleiche, wie sie bereits im Zusammenhang mit dem Beispiel 1 erläutert wurde.

Es sei schließlich noch erwähnt, daß der beschriebene Inkrementierer/Dekrementierer, wenn er in den vier

10

niedrigsttlligen Bitpositionen verwendet werden soll, stets auf djr Übertragsleitung OC eine binäre 1 erfordert. In den übrigen Positionen führt die Übertragsleitung jeweils die tatsächliche von der vorhergehenden Stufe vorliegenden Übertragssignale.

Hierzu 3 Blatt Zeichnungen

Claims (3)

Patentansprüche:

1. Schaltungsanordnung zur Inkrementierung oder Dekrementierung eines binären Zahlenwertes um I und zur Erzeugung des Parit'atsbits für den Resultatwert, mit einer Eingangs-Exklusiv-ODER-Torgruppe, einer nachgeschalteten Gruppe von UND-Toren, deren jeweils einer Eingang mit der Steuerleitung für eine Modifizierung und deren weitere Eingänge jeweils mit dem Ausgang des to zugeordneten Eingangs-Exklusiv-ODER-Tores sowie jeweils den Ausgängen der in der Wertigkeit vorhergehenden Eingangs-Exklusiv-ODER-Tore verbunden sind, und mit einer Ausgangs-Exklusiv-OüER-Torgruppe, bei der jeder Ausgangsdaten-Bitposition ein Exklusiv-ODER-Tor zugeordnet ist, dessen einer Eingang stets mit der zugeordneten Eingangsdatenleitung verbunden ist, dadurch gekennzeichnet, daß jeder Eingangsdaten-Biiposition (2° bis 2³; Fig. 1) ein Exklusiv-ODER-Tor (OEO bis OE 3) zugeordnet ist, dessen einer Eingang mit der jeweiligen Eingangsdaten-Bitleitung verbunden ist und an desien anderem Eingang das gemeinsame Steuersignal (DE) für die Inkrementierung oder Dekrementierung anliegt, daß ferner der andere Eingang des der ersten Datenbitposition zugeordneten Ausgangs-Exklusiv-ODER-Tores (OE 4) mit der Übertragsleitung (OC) verbunden ist, daß ferner der Ausgang cks der höchsten Datenbitposition zugeordneten UND-Tores (A3) das Übertragsbit (C) liefert und daß schließlich oas Eingangsparitätsbit (P) zu dem einen Lingan · eines weiteren Exklusiv-ODER-Tores (OES) übertragen wird, welches das Paritätsbit des Ausgangsresultats liefert, und an dessen anderem Eingang das Paritätsbit-Änderungssignal (OP) des Paritätsbit-Änderungsbitgenerators (PG) anliegt, wobei dieser ein der binären 1 entsprechendes Änderungsbit erzeugt, wenn, im Falle der Inkrementierung, auf den drei Torausgangsleitungen (00 bis 02) entweder auf der ersten (00) eine binäre 0 oder auf der ersten eine binäre 1, zweiten eine binäre 1 und dritten eine binäre 0 oder wenn, im Falle der Dekrementierung, auf den genannten Leitungen die inversen Daten vorliegen.

2. Schaltungsanordnung zur Inkrementierung und Dekrementierung nach Anspruch 1, dadurch gekennzeichnet, daß der Paritätsänderungsbitgenerator (PG in Fig. 1) aus einem Inverter (/), dessen Eingang mit dem Ausgang (02) des dritten Exklusiv-ODER-Tores (OjE 2) verbunden ist, ferner aus einem UND-Tor (A 4) mit antipolarem Ausgang, dessen einer Eingang mit dem Ausgang des Inverters und dessen anderer Eingang mit dem Ausgang (01) des zweiten Exklusiv-ODER-Tores (OEl) verbunden ist, und schließlich aus einem ODER-Tor (OG) besteht, dessen einer Eingang mit dem antipolaren Ausgang des UND-Torcs und dessen anderer Eingang mit dem Ausgang (00) des ersten Exklusiv-ODER-Tores (OEO) verbunden ist und dessen antipolarer Ausgang das Paritätsbitänderungssignal (OP) liefert.

3. Schaltungsanordnung zur Inkrementierung und Dekrementierung nach Anspruch 1, dadurch gekennzeichnet, daß der Paritätsänderungsbitgenerator (PG in F i g. 2) auf einem ersten UND-Tor (A S) mit antipolarem Ausgang, an dessen einem Eingang ein festes Signal (z. B, ein Signal mit negativer Polarität = binlir 1) anliegt und dessen anderer Eingang mit dem Ausgang (00) das ersten Exklusiv-ODER-Tores (OEO) verbunden ist und dessen antipolarer Ausgang (ä) mit dem normalen Ausgang (b) des zweiten UND-Tores (A 6) verbunden ist, an dessen einem Eingang (05) ebenfalls ein festes Signal bestimmter Polarität anliegt und dessen anderer Einfang mit dem Ausgang (01) des zweiten Exklusiv-ODER-Tores (OEl) verbunden ist und schließlich auf einem dritten UND-Tor (Al) mit antipolarem Ausgang besteht, dessen einer Eingang mit dem genannten Ausgang (00) und dessen anderer Eingang mit dem ebenfalls genannten Ausgang (02) verbunden ist, wobei der antipolare Ausgang (c) des dritten UND-Tores mit den Ausgängen (a, h) der beiden anderen UND-Tore verbunden ist und diese gemeinsam das Paritätsbitänderungssignal (OP) liefern.