DE3933172A1 - Akkumulator fuer komplexe zahlen - Google Patents

Description

Die Erfindung bezieht sich auf die Datenverarbeitung mit­ tels integrierter Schaltungen und betrifft insbesondere einen Akkumulator der im Oberbegriff des Patentanspruchs 1 angegebenen Art.

Der Akkumulator ist ein Standardbaustein, der in der Daten­ verarbeitung benutzt wird. Herkömmliche Akkumulatoren er­ fordern, daß jedes Bit vom Bit niedrigster Ordnung bis zum Bit höchster Ordnung sequentiell addiert wird, wobei sich die Übertragbits hindurchbewegen. Demgemäß können neue Da­ ten erst in den Akkumulator eingegeben werden, wenn die vorhergehenden Daten ausgelesen worden sind, obgleich die meisten Schaltungen innerhalb des Akkumulators zu irgend­ einer Zeit im Leerlauf sein werden. Ein herkömmlicher Akku­ mulator, der für die Addition von komplexen Zahlen ausge­ legt ist, ist der Akkumulator PDSP 16 316 von Plessey, bei dem zwei separate Akkumulatoren benutzt werden, einer für den Realteil und einer für den Imaginärteil einer komplexen Zahl. Diese bekannte Vorrichtung weist eine offensichtli­ che Verdoppelung der Siliciumfläche auf.

Die Erfindung bezieht sich auf einen verbesserten Akkumu­ lator, der einen Zwischenspeicherbereich zum Speichern der Daten hat, die durch die Hälfte des Addiererfeldes hin­ durchgeleitet werden, was somit das Laden von neuen Daten in die Anfangsschaltungen des Akkumulators gestattet, nach­ dem die vorherigen Daten nur die Hälfte der Felder durch­ laufen haben.

Ein Merkmal der Erfindung ist die Hinzufügung eines Zwi­ schenspeicherregisters zum Speichern des Ausgangssignals des Akkumulators aus einem vorherigen Zyklus zusammen mit einem Multiplexer, welcher gestattet, Daten entweder von den Eingangsleitungen oder aus dem Zwischenregister zu la­ den.

Ein weiteres Merkmal der Erfindung sind eine Betriebsart und Hardware, welche dem Akkumulator gestatten, reale Zah­ len bei geraden Taktzyklen und imaginäre Zahlen bei unge­ raden Taktzyklen zu verarbeiten, diese somit an der Hard­ ware gemeinsam teilhaben zu lassen.

Noch ein weiteres Merkmal der Erfindung ist das einer Be­ triebsart, in welcher zwei Partialsummen von Zahlen in dem Akkumulator zirkulieren, wobei die Summen am Ende des Pro­ zesses verknüpft werden, um ein endgültiges Ergebnis zu erzeugen.

Ein Ausführungsbeispiel der Erfindung wird im folgenden unter Bezugnahme auf die Zeichnungen näher beschrieben. Es zeigt

Fig. 1 ein Blockschaltbild eines Akkumula­ tors nach der Erfindung, und

Fig. 2 ausführlicher eine Ausführungsform der Erfindung.

Fig. 1 zeigt schematisch eine Akkumulatorschaltung nach der Erfindung, die insgesamt mit der Bezugszahl 100 be­ zeichnet ist. Der zentrale Teil des Akkumulators ist der Addierer, der mit der Bezugszahl 105 bezeichnet ist. Die­ ser Akkumulator wird durch das Hinzufügen eines Zwischen­ registers 115 modifiziert, welches die Verknüpfungslogik­ abschnitte des Addierers in einen oberen Teil 110 und einen unteren Teil 120 unterteilt. Der Addierer 105 hat ein her­ kömmliches Ausgangsregister 130, dessen Ausgangssignal direkt nach außen geleitet oder zurück in den Eingang ge­ leitet werden kann, und herkömmliche Eingangsanschlüsse A und B. Ein modifizierter Eingangsteil weist einen Multi­ plexer 140 auf, welcher dem Eingang A des Addierers ent­ weder Eingangsdaten auf Leitungen 102 oder die Inhalte ei­ nes Partialsummenregisters 145, das mit dem Ausgangsregister 130 verbunden ist, zuführt. Daten in dem Register 130 sind gleichzeitig auf einer Leitung 132, welche das Register 130 mit dem Register 145 und mit dem Anschluß B verbindet. Das Register 145 wird die Daten erst empfangen, wenn sie ein­ getaktet werden. Die Eingangsanschlüsse A und B können ein­ fach Klemmen oder aber Speichervorrichtungen wie Speicher­ glieder oder Register sein, je nach Bedarf. Ein Multiplex­ selektorsteuersignal MUX SELECT wird auf einer Leitung 106 übertragen, um den Betrieb des Multiplexers aus seinem normalen Zustand, in welchem Eingangsdaten auf einem Bus 102 in den Eingang A eingegeben werden, in den anderen Zustand umzuschalten, in welchem die Inhalte des Partial­ summenregisters 145 in den Eingang A eingegeben werden.

In Fig. 2 ist ausführlicher ein 4-Bit-Beispiel eines er­ findungsgemäß aufgebauten Akkumulators gezeigt. Am oberen Ende dieser Figur sind vier Leitungen gezeigt, welche die Bits der Zahlen A und B darstellen, die in diesem Beispiel miteinander zu addieren sind. Die ersten Bits niedriger Ordnung werden in Volladdierer F A ₀ und FA ₁ eingegeben. Die­ se Volladdierer sind in der Industrie üblich und nicht im einzelnen dargestellt. Das Ausgangssignal jedes Volladdie­ rers, welches die Summe der entsprechenden beiden Bits ist, gelangt in ein Zwischenregister, das die Bausteine S ₀ bzw. S ₁ enthält. Ein Übertragsbit aus dem Volladdierer F A ₁ wird auch in einem Registerblock gespeichert, der mit C bezeich­ net ist. Die Eingangsdaten für die Bits B ₂ und A ₂ sowie B ₃ und A ₃ werden direkt zu entsprechenden Registereinheiten über­ tragen, wo die Daten gespeichert sind, welche auf die korrekte Zeit warten, um mit dem Übertragsbit verknüpft und addiert zu werden.

Im Betrieb durchlaufen die Daten die ersten beiden Addierer in dem ersten "Halbzyklus", welcher als ein Halbzyklus be­ zeichnet wird, weil er die Hälfte der herkömmlichen Zeit dauert, die Daten benötigen, um den Addierer zu durchlaufen. Nachdem der Volladdierer F A ₁ fertig ist und ein Übertrags­ bit erzeugt hat, werden die ersten beiden Bits niedriger Ordnung plus das Übertragsbit in dem Register 115 zusammen mit den Eingangsdaten gespeichert. Nachdem die Daten in das Register 115 eingetaktet worden sind, sind die Eingangs­ schaltungen in dem Abschnitt 110 bereit, einen neuen Satz von Daten zu empfangen. In dem zweiten Halbzyklus werden Zwischenglieder S ₀ und S ₁ zu dem Ausgang geleitet, und die verbleibenden Bits hoher Ordnung in der Summe werden in dem Abschnitt 120 addiert. An dem Ende des zweiten Halb­ zyklus sind alle vier Bits S ₀-S ₃ in dem Ausgangsregister 130 gespeichert, und der zweite Satz von Zwischendaten wird in das Register 115 eingetaktet.

Dem Fachmann ist ohne weiteres klar, daß es zwei Summen gibt, welche den Addierer bei jedem Halbzyklus durchlaufen. Wenn das n-te Glied in dem Ausgangsregister vorhanden ist, ist eine Zwischenform des n+1-ten Glieds in dem Register 115. Die Inhalte dieses Registers werden als eine Zwischen­ form bezeichnet, weil sie weder die Summe noch Rohdaten sind, sondern es sich vielmehr um die Bits niedriger Ord­ nung der Summe zusammen mit den Daten handelt, die erfor­ derlich sind, um die Bits hoher Ordnung zu addieren.

Der Akkumulator wurde im Hinblick auf das Ausführen von komplexer Arithmetik entworfen, von welcher ein Beispiel in der Tabelle 1 angegeben ist, in welcher die Summe von drei komplexen Zahlen zu bilden ist. In der ersten Spalte der Tabelle ist die Zyklusnummer aufgelistet. Die zweite Spalte gibt die Inhalte des Eingangsregisters an, die dritte Spalte zeigt die Inhalte der Zwischenregister, und die vierte Spalte zeigt die Inhalte der Ausgangsregister. Bei dem n-ten Zyklus enthält das A-Register R ₁ die erste Realkomponente, und die anderen Register haben undefinierte Daten. Bei dem n+1-ten Zyklus ist das Eingangssignal un­ geändert zu dem Zwischenregister übertragen worden, weil in dem Ausgangsregister, welches der Eingang an dem An­ schluß B ist, anfänglich Nullen gespeichert gewesen sind, und das A-Register hat das erste Glied in der Imaginär­ summe I ₁. Bei dem n + 2-ten Zyklus gilt: der Eingang A hat R ₂, das Zwischenregister hat I ₁, und das erste Glied in der Realsequenz, R ₁, hat das Ausgangsregister erreicht. Bei dem n + 3. Zyklus gilt: das Eingangsregister hat I ₂, das zweite Glied in der Imaginärsequenz, das Zwischenre­ gister hat nun auf R′ bezogene Daten, die einen Zwischen­ satz von Daten in der Realsequenz angeben, der weder R ₁ noch R ₂ und auch nicht die Summe von R ₁+R ₂ ist, sondern die Summe der Bits niedriger Ordnung zusammen mit den Roh­ daten für die Bits hoher Ordnung, und das Ausgangsregister hat I ₁. Bei dem n+4-ten Zyklus enthält das A-Register R ₃, das Zwischenregister 115 enthält ein entsprechendes Zwischenglied in der Imaginärsequenz, und das Ausgangs­ register hat die Summe der ersten beiden Glieder in der Realsequenz, R ₁+R ₂. In dem n+5-ten Zyklus ist das letzte Glied in der Imaginärsequenz in dem Register A vor­ handen, das Zwischenregister enthält ein Zwischenglied in der Realsequenz, und das Ausgangsregister enthält die ersten beiden Glieder in der Imaginärsequenz. In den n + 6-ten und n+7-ten Zyklen sind die Inhalte des Registers A nicht definiert, da in diesen Zyklen die Daten bearbei­ tet werden, um das erforderliche Endergebnis in dem Aus­ gangsregister zu erzeugen. Bei dem n+6-ten Zyklus er­ scheint die Realsumme in dem Ausgangsregister, und bei dem n+7-ten Zyklus erscheint die Imaginärsumme.

In der bekannten Vorrichtung von Plessey würde dasselbe Ergebnis aus Real- und Imaginärgliedern durch die Verwen­ dung von zwei Akkumulatoren erzeugt werden, von denen je­ der seine Daten ständig durchleitet, ohne daß ein Zwischen­ register benutzt wird. Daher ist die Zeit für jedes Glied zum Durchlaufen des Addierers dieselbe wie in diesem Bei­ spiel, aber jeder Addierer führt zu einer Zeit nur ein Glied, so daß erfindungsgemäß die Addiererhardware doppelt so wirksam ausgenutzt wird. In diesem Beispiel wurde das Partialsummenregister 145 nicht benutzt, und der Multi­ plexer 140 blieb so geschaltet, daß er zu allen Zeiten Daten von der Leitung 102 in das Register A leitet. Die Rückkopplungsschleife für den Akkumulationsprozeß wurde durch direkte Übertragung von dem Ausgangsregister 130 zu dem zweiten Eingang B des Addierers 105 hergestellt.

Ein Beispiel, in welchem das Partialsummenregister 145 benutzt wird, ist in Tabelle 2 angegeben, in welcher eine Sequenz von Zahlen zu addieren ist (entweder alles reale Zahlen oder alles imaginäre Zahlen). Die linke Spalte zeigt den Zyklus wie zuvor. Die zweite Spalte zeigt den Wert des A-Eingangssignals, die dritte Spalte zeigt den Wert des B- Eingangssignals, die vierte Spalte zeigt die Inhalte des Zwischenregisters 115, die fünfte Spalte zeigt die Inhalte des Ausgangsregisters, und die sechste Spalte zeigt die Inhalte des Partialsummenregisters 145. Die ersten vier Zyklen gleichen denen von Tabelle 1. Eine erste Zahl I ₀ wird an den Eingang A angelegt, durchläuft das Zwischen­ register zu dem Ausgangsregister und wird bei dem n+3. Zyklus zurück in den Eingang B geleitet. Ebenso läuft das erste Glied in der zweiten Sequenz, I ₁, einen Zyklus hinter dem ersten Glied durch. Bei dem n+3. Zyklus gilt: der Eingang A enthält I ₃, das zweite Glied ist die ungerade Sequenz, und das Zwischenregister enthält das Partialglied wie zuvor erläutert in der geraden Sequenz. Bei dem n+ 4-ten Zyklus erscheint die Partialsumme I ₀+I ₂ an dem Ausgangsregister, und das Zwischenregister 115 enthält das Zwischenglied bei der ungeraden Sequenz. Bei dem n+5-ten Zyklus erscheint das zweite Glied bei der ungeraden Se­ quenz an dem Ausgang. Bei dem n+6-ten Zyklus erscheint die Summe der drei geraden Glieder an dem Ausgang und wird bei dem nächsten Zyklus zu dem Partialsummenregister 145 übertragen. Bei dem n+7-ten Zyklus werden die Inhalte des Partialsummenregisters 145 über den Multiplexer 140 geladen und zu dem Eingang A übertragen, und die Summe der drei ungeraden Glieder erscheint an dem Eingang B, wie es der übliche Fall ist. Die Eingangssignale in A und B sind nun die geraden und ungeraden Summenglieder, welche wie durch einen herkömmlichen Addierer hindurchgeleitet wer­ den, damit sich am Ausgang die vollständige Summe bei dem n+9-ten Zyklus ergibt. Das Partialsummenregister PS wird in dieser Sequenz nur einmal benutzt, um die gerade Par­ tialsumme vorübergehend zu speichern, bis die ungerade Partialsumme berechnet worden ist. Das Partialsummenregi­ ster wird Steuereinrichtungen haben, welche gestatten, die Ausgangsdaten einzugeben, zwei Zyklen bevor die vollstän­ dige Summe gewünscht wird.

Der Fachmann ist ohne weiteres in der Lage, im Rahmen der vorliegenden Offenbarung Modifizierungen der Erfindung vor­ zunehmen. Insbesondere sind Variationen bei dem Zwischen­ register 115 möglich. Es ist so dargestellt worden, daß es Speicherplätze für die Partialsummen niedriger Ordnung, das Übertragsbit und die Rohdaten für die Bits hoher Ord­ nung hat. Eine weitere Version wäre eine, in welcher die Volladdierer für die Bits 2 und 3 Speicherglieder enthal­ ten, so daß die Rohdaten innerhalb des Volladdierers ge­ speichert und die Plätze hoher Ordnung in dem Register 115 eliminiert werden könnten. Ebenso könnten die Ausgangs­ signale aus den Volladdierern Null und 1 direkt zu dem Aus­ gangsregister gehen und dort festgehalten werden, so daß die Plätze niedriger Ordnung in dem Register 115 eliminiert werden könnten. Der Begriff "Zwischenregister" sollte da­ her so aufgefaßt werden, daß er eine Einrichtung zum Spei­ chern der Zwischendaten bedeutet, sei es ein voller Satz von Speicherplätzen oder eine Kombination von Spezial­ speicherbereichen zusammen mit Doppelgebrauchsspeicher­ bereichen, wie zum Beispiel ein Speicherglied (Latch) an einem Volladdierer.

Das dargestellte Beispiel wurde lediglich der Einfachheit der Erläuterung halber benutzt, und die Erfindung kann bei anderen Versionen des Übertragsschemas benutzt werden, zum Beispiel bei Parallelübertrag oder Übertragswahl. Die Er­ findung kann außerdem in der Gleitkommaarithmetik einge­ setzt werden. In diesem Fall vergleicht der erste Teil des Addierers Exponenten und normiert die beiden Eingangs­ signale, während die zweite Hälfte des Addierers die Man­ tissen der normierten Zahlen addiert, die Rundungsoperation ausführt und Überlauf- und Unterlaufzustände erfaßt. Die Hardware zum Ausführen der letztgenannten Funktionen ist herkömmlich und beispielsweise in dem Abschnitt 3.2 des Buches "Introduction to Arithmetic for Digital Systems, Designers" von Shlomo Wasser und Michael J. Flynn (Holt, Rinehart and Wirston publishers), 1982, beschrieben.

Tabelle 1

Tabelle 2

Claims (3)

1. Als integrierte Schaltung ausgebildeter Akkumulator mit einem Addierer (105), der einen ersten und einen zweiten Eingangsanschluß (A, B), Verknüpfungslogikeinrichtungen (110, 120) mit einem Satz von Addiererbausteinen zum Addie­ ren von ersten und zweiten Eingangszahlen, die den Ein­ gangsanschlüssen (A, B) dargeboten werden, um eine Summe zu bilden, und eine Ausgangsregistereinrichtung (130) hat zum Übertragen der Summe zu dem zweiten Eingangsanschluß (B) zur weiteren Addition, dadurch gekennzeichnet, daß die Verknüpfungslogikeinrich­ tungen eine Zwischenspeichereinrichtung (115) aufweisen zum Speichern von Zwischendaten, welche eine Zwischenform einer partiell abgeschlossenen Additionsoperation dar­ stellen, wodurch der Addierer (105) in einen ersten Teil (110) vor dem Zwischenregister (115) und in einen zweiten Teil (120) nach dem Register (115) unterteilt ist, und daß Einrichtungen vorgesehen sind zum Steuern des Addierers (105), um dritte und vierte Eingangszahlen in den ersten und den zweiten Eingangsanschluß (A, B) zu laden, wenn die Zwischendaten in der Zwischenspeichereinrichtung (115) sind, wodurch der Addierer (105) gleichzeitig Schritte bei der Addition der ersten und zweiten Zahlen und der dritten und vierten Zahlen ausführt.

2. Akkumulator nach Anspruch 1, dadurch gekennzeichnet, daß ein Zwischenspeicherregister (145) mit der Einrichtung zum Übertragen der Summe zu dem zweiten Anschluß und mit einem Multiplexer (140) verbunden ist, der Eingangsdaten entweder aus einer Eingangsquelle oder aus dem Zwischen­ speicherregister (145) zu dem ersten Eingangsanschluß (A) überträgt, wodurch ein Partialsummenglied von einem Ausgang des Addierers (105) zu dem ersten Eingangsanschluß (A) steuerbar übertragen und dann zu der nächsten Zahl addiert werden kann, die an dem Ausgangsregister (130) erscheint.

3. Akkumulator nach Anspruch 1, dadurch gekennzeichnet, daß der erste Teil (110) eine Einrichtung enthält zum Be­ arbeiten der Exponenten von Gleitkommazahlen und daß der zweite Teil (120) eine Einrichtung enthält zum Bearbeiten der Mantissen von Gleitkommazahlen.