DE3901995C2 - - Google Patents

Description

Die Erfindung bezieht sich auf einen Parallelmultiplizierer gemäß dem Oberbegriff von Anspruch 1.

Parallelmultiplizierer können Hochgeschwindigkeits-Mulitpli­ kationen in LSI- (großintegrierten) oder VLSI- (größtinte­ grierten) Mikroprozessoren, Digitalsignalprozessoren und anderen Arten digitaler Schaltungen durchführen. Ein Parallel­ multiplizierer umfaßt eine Vielzahl von Volladdiererschal­ tungen, die im folgenden Einheitsschaltungen genannt wer­ den, von denen eine jede ein einzelnes Bitpaar multipli­ ziert. Die Einheitsschaltungen sind in Stufen organisiert, die Partial- bzw. Teilprodukte erzeugen. Eine jede Stufe addiert ihr Teilprodukt zu der Summe der Teilprodukte in den vorhergehenden Stufen hinzu und führt das Ergebnis der nächsten Stufe zu, wodurch sich die Addition der Teilpro­ dukte schnell durch ein Feld aus Einheitsschaltungen "hindurchkräuselt" ("ripple") und am Ende das Endprodukt erzeugt wird. In anderen Worten schreitet die Rechenoperation von der ersten Stufe zu der Endstufe fort und die Zwischenergebnisse der Berechnung erscheinen unter kurzen Abständen in Folgen an den Ausgängen der ersten bis zur letzten Stufe.

Aus "Pipeline Iterative Arithmetic Arrays" von John Deverell in IEEE Transactions on Computers, März 1975, Seiten 317 bis 322 wird ein bekannter Parallelmultiplizierer nach der "Pipeline"-Schaltungstechnik beschrieben, die pro Additionszelle zwei "early latches" einsetzt, welche wiederum eine zweistufige Gatterausführung aufweisen, mit entsprechend hohem Energieverbrauch und Schaltungsaufwand.

In der FR 25 40 261 wird ein bekannter Parallelmultiplizierer beschrieben, der im wesentlichen aus Einheitsaddierzellen aufgebaut ist, die feld-förmig und in Stufen angeordnet sind. Die an den Eingängen anliegenden einzelnen Multiplikanden-Bits und Multiplikator-Bits und die einzelnen Additionsergebnisse im Ausgang der entsprechenden Additionszellen bzw. -stufen schreiten bis zum Ausgang des Parallelmultiplizierers fort. Am Feld liegt ein Paar von Zeitgabesignalen vor, mit deren Hilfe die Ausgangssignale der einzelnen Stufen zu jeweils nachfolgenden Stufen durchgeschaltet werden. Da nur zwei unterschiedliche Zeitgabesignale vorhanden sind, wird auch elektrische Leistung in mehreren Stufen verbraucht, wodurch bei dem bekannten Parallelmultiplizierer ein relativ hoher Energieverbrauch anfällt.

Aufgabe der vorliegenden Erfindung ist es, einen Parallelmultiplizierer mit vermindertem Energieverbrauch anzugeben.

Diese Aufgabe wird durch den Parallelmultiplizierer gemäß Anspruch 1 gelöst.

Der erfindungsgemäße Parallelmultiplizierer umfaßt ein Feld von Einheitsschaltungen, die in Stufen miteinander verbunden sind, um Teilprodukte in einem Multiplizierbe­ trieb zu erzeugen und zu addieren, wobei die Ausgangssi­ gnale der Einheitsschaltungen einer jeden Stufe die Eingangs­ signale der Einheitsschaltungen der nächsten Stufe darstel­ len, sowie eine Steuerschaltung, um die Ausgänge aus den Einheitsschaltungen in einigen oder sämtlichen Stufen an­ näherungsweise gleichzeitig mit dem Fortgang der Rechen­ operation abzuschalten, d. h. ungefähr zur gleichen Zeit, wenn die Ergebnisse der Operation an den Einheitsschaltun­ gen in der entsprechenden Stufe an ihren Ausgängen erschei­ nen.

Im folgenden werden mehrere Ausführungsbeispiele der Er­ findung anhand der Zeichnung näher beschrieben. In der Zeichnung zeigt

Fig. 1 eine schematische Darstellung eines Parallelmulti­ plizierers, der die vorliegende Erfindung bein­ haltet,

Fig. 1A eine Darstellung, welche die Position der ent­ sprechenden Terminals in der schematischen Dar­ stellung der Einheitsschaltung B zeigt,

Fig. 2 eine detailliertere schematische Darstellung, welche die Einheitsschaltungen B in Fig. 1 zeigt,

Fig. 3 eine detailliertere schematische Darstellung, welche die Steuerschaltung in Fig. 1 zeigt,

Fig. 4 ein Ablaufdiagramm, welches den Betrieb des Parallelmultiplizierers in Fig. 1 zeigt,

Fig. 5 ein schematisches Diagramm, welches einen anderen Typ einer Einheitsschaltung zeigt,

Fig. 6 eine schematische Darstellung, welche einen anderen Parallelmultiplizierer zeigt, der die vorliegende Erfindung beinhaltet,

Fig. 7 eine schematisch Darstellung, welche eine andere Steuerschaltung zeigt, welche beim Aus­ führungsbeispiel gemäß Fig. 6 verwendet werden kann,

Fig. 8 eine schematische Darstellung, welche einen wei­ teren Parallelmultiplizierer zeigt, welcher die vorliegende Erfindung beinhaltet,

Fig. 9 ein Ablaufdiagramm, welches den Betrieb des Parallelmultiplizierers gemäß Fig. 8 zeigt,

Fig. 10 eine schematische Darstellung, welche einen wei­ teren Parallelmultiplizierer zeigt, der die vor­ liegende Erfindung beinhaltet, und

Fig. 11 eine schematische Darstellung, welche einen wei­ teren Typ einer Steuerschaltung zeigt, welche beim Ausführungsbeispiel gemäß Fig. 10 verwendet werden kann.

Im folgenden werden unter Bezugnahme auf die Zeichnung Parallelmultiplizierer gemäß der vorliegenden Erfin­ dung beschrieben. Es werden nur 4 × 4-Multiplizierer gezeigt, ist es jedoch klar, daß das erfindungsgemäße Konzept auch auf größere Multiplizierer anwendbar ist. Zur Vereinfachung der Beschreibung wird davon ausgegangen, daß der High-Zu­ stand des Signals die "1" oder der aktive Zustand ist und daß der Stromverbrauch in diesem Zustand höher ist, und daß der Low-Zustand die "0" oder der inaktive Zustand ist und daß der Stromverbrauch in diesem Zustand geringer ist.

Im folgenden wird unter Bezugnahme auf die Fig. 1 bis 4 ein erster erfindungsgemäßer Parallelmultiplizierer beschrieben. Fig. 4 ist eine schematische Darstellung, wel­ che einen 4 × 4-Bit-Parallelmultiplizierer zeigt, der eine Vielzahl von identischen Einheitsschaltungen B umfaßt, die in der Form eines Feldes bzw. einer Matrix miteinander ver­ bunden sind, das aus fünf Stufen S1 bis S5 aus vier Spalten C1 bis C4 besteht, um das Produkt zweier 4-Bit-Binärzahlen durch progressives Addieren ihrer Teilprodukte zu erzeugen. Fig. 2 ist eine schematische Darstellung der in Fig. 1 mit B bezeichneten Einheitsschaltungen.

Die Einheit B gemäß Fig. 2 umfaßt ein UND-Gatter 11, einen Volladdierer 12, und ein Paar UND-Gatter 13 und 14. Das UND-Gatter 11 nimmt ein Multiplikanden-Bit x und ein Multi­ plikator-Bit y auf und erzeugt ein Teilprodukt-Bit x · y. Der Volladdierer 12 nimmt einen Summeneingang SI, ein Übertrageingangssignal CI und das Teilprodukt-Bit x · y aus dem UND-Gatter 11 auf und addiert diese, um ein Summenaus­ gangssignal SO′ und ein Übertragungssignal CO′ zu erzeu­ gen.

Das Summeneingangssignal SI und das Übertrageingangssignal CI werden beispielsweise von Eingangsschaltungen in der vorhergehenden Stufe des Feldes gemäß Fig. 1 geliefert. Das UND-Gatter 13 nimmt dieses Übertragungssignal CO′, welches vom Volladdierer 12 abgegeben wird, auf und addiert es mit einem Freigabe-Signal EN. Das UND-Gatter 14 nimmt das Summenausgangssignal S′ aus dem Volladdierer 12 auf und addiert es mit dem gleichen Freigabe-Signal EN. Die UND-Gat­ ter 13 und F14 funktionieren daher als Freigabeeinrichtung für die Ausgangssignale des Voll­ addierers 12: Wenn sich das Freigabe-Signal EN am aktiven Zustand befindet (high), so werden die Übertrag- und Summen­ ausgangssignale CO′ und SO′, die vom Volladdierer 12 erhal­ ten werden, die Übertrag- und Summenausgangssignale CO und SO, die von der Einheitsschaltung B erzeugt werden; wenn jedoch das Freigabe-Signal EN im inaktiven Zustand (low) ist, so werden die Übertrag- und Summenausgangssignale CO und SO der Einheitsschaltung B im "0"-Zustand (ersten Schalt-Zustand) gehalten, wobei in diesem Zustand die Einheitsschaltung in der nächsten Stufe nicht arbeitet und der Engieverbrauch extrem nied­ rig ist.

Im folgenden werden die Verbindungen zwischen den Einheits­ schaltungen B unter Bezugnahme auf Fig. 1 beschrieben. Der dort dargestellte Parallelmultiplizierer umfaßt ein Feld von 4² (= 16) Einheitsschaltungen B, die in einer ersten bis vierten Stufe S1 bis S4 angeordnet sind, wobei die vierte Stufe S4 von der fünften oder Endstufe S5 gefolgt ist, die vier zusätzliche Einheitsschaltungen B umfaßt. Die am meisten rechts angeordnete Einheitsschaltung B einer jeden Stufe wird der Spalt C1 zugeordnet, die links davon angeordnete Einheitsschaltung der Spalte C2 usw. Die Spal­ ten verlaufen in der Zeichnung somit diagonal. Die Multi­ plikator-Bits y1 bis y4 werden in den entsprechenden Stufen S1 bis S4 als Eingangssignale den Einheitsschaltungen B zugeführt. Die Multiplikanden-Bits x1 bis x4 werden in den entsprechenden Spalten C1 bis C4 den Einheitsschaltungen B zugeführt, mit der Ausnahme, daß sie den Einheitsschal­ tungen in der Endstufe S5 nicht zugeführt werden. Die Über­ trageingänge CI der Einheitsschaltungen in der Stufe S2 und in den nachfolgenden Stufen S3 bis S5 sind mit den Über­ tragausgängen CO der Einheitsschaltungen in der gleichen Spalte der vorhergehenden Stufe verbunden. Die Summenein­ gänge der Einheitsschaltungen in den Spalten C1 bis C3, mit Ausnahme der höchsten Spalte C4, in der Stufe S2 und den anschließenden Stufen S3 bis S5 sind mit den Summen­ ausgängen SO der Einheitsschaltungen der nächsthöheren Spalte der vorhergehenden Stufe verbunden. Die Summenein­ gänge SI und Übertrageingänge CI der Einheitsschaltungen in der Stufe S1 und die Summeneingänge SI der Einheitsschal­ tungen in der Spalte C4 der Stufen S2 bis S4 sind als nicht angeschlossen dargestellt, diese Eingänge sind immer "0". Die Summenausgänge SO der Einheitsschaltungen in der Spalte C1 sind mit Ausgangsanschlüssen P1 bis P5 des Parallelmultiplizierers verbunden und ergeben die niedrigeren Bits des Endprodukts, die ebenfalls mit P1 bis P5 bezeichnet sind. Die höheren Bits P6 bis P8 des Produkts werden von den Summenausgängen SO der Einheitsschaltungen B in den Spalten 2 bis 4 der Endstufe S5 erzeugt.

Nachdem es für die Einheitsschaltung B in der Endstufe S5 nicht notwendig ist, Bit-Multiplikationen durchzuführen, sind deren Multiplikanden-Eingang x und Multiplikator-Ein­ gang y wie folgt verbunden: Die Schaltungen B in den Spal­ ten 1 und 4 der Endstufe S5 erhalten feste Multiplikanden- Eingangssignal x und Multiplikator-Eingangssignal y "0"; die Einheitsschaltungen B der Spalten 2 und 3 der Endstufe S5 erhalten feststehende Multiplikanden-Eingangssignale x "1", während ihre Multiplikator-Eingangssignale y die Über­ tragausgangssignale CO aus den Einheitsschaltungen B in der vorhergehenden Spalte (C1 oder C2) der Endstufe S5 sind. Der Übertragausgang CO der Einheitsschaltung in der Spalte C3 der Endstufe S5 ist mit dem Summeneingang SI der Ein­ heitsschaltung in der Spalte C4 der Endstufe S5 verbunden. Das Übertragausgangssignal CO der Einheitsschaltung in der Spalte C4 der Endstufe S5 ist stets "0", so daß es nicht angeschlossen ist.

Es ist leicht zu sehen, daß diese Verbindungen bewirken, daß das in einer bestimmten Stufe erzeugte Teilprodukt zu der Summe addiert wird, die durch die Summenausgangssignale SO und das Übertragausgangssignal CO aus der vorhergehenden Stufe repräsentiert wird und daß das Ergebnis als neue Sum­ me der nächsten Stufe zugeführt wird. Die Endstufe S5 addiert die Summenausgangssignale SO und die Übertragaus­ gangssignale CO, die von der Stufe S4 erhalten werden, und addiert dann auch noch jedwede weiteren Übertrag-Bits, die durch diese Addition erzeugt wurden, um das endgültige Resultat zu erzeugen.

Die Freigabe-Signale für die Einheitsschaltungen B gemäß Fig. 1 werden von einer Steuerschaltung 20 zugeführt, welche fünf Freigabe-Signale EN1 bis EN5 erzeugt. Eine schematische Darstellung der Steuerschaltung 20 ist in Fig. 3 darge­ stellt. Die Steuerschaltung 20 umfaßt einen Inverter 22, welcher ein Taktsignal Φ empfängt und invertiert, sowie erste bis fünfte Verzögerungsschaltungen 24a bis 24e. Die erste Verzögerungsschaltung 24a umfaßt einen Inverter 21a, der das Taktsignal Φ aufnimmt und invertiert. Die zweiten bis fünften Verzögungsschaltungen 24b bis 24e umfassen jeweils NAND-Gatter 23b bis 23e und Inverter 21b bis 21e.

Die Ausgänge der Verzögerungsschaltungen 24a bis 24e lie­ fern die Freigabe-Signale EN1 bis EN5. Die NAND-Gatter der entsprechenden Verzögerungsschaltungen 24b bis 24e nehmen das Ausgangssignal des Inverters 22 und die Ausgangssignale der vorhergehenden Verzögerungsschaltungen 24a bis 24d auf. Die Inverter 24a bis 24e weisen eine so geringe Steuer- bzw. Antriebsfähigkeit auf, daß der Übergang in ihre Aus­ gangssignale um eine bestimmte gewünschte Verzögerungszeit später als der Übergang in ihre Eingangssignale stattfin­ det. In anderen Worten können die gewünschten Verzögerungen erhalten werden, indem die Antriebsfähigkeiten der Inverter 21a bis 21e eingestellt werden. Anstelle der Inverter mit eingestellten Antriebsfähigkeiten können selbstverständlich auch andere Arten von Verzögerungsschltungen verwendet werden. Der Inverter 22 weist eine große Steuer- bzw. An­ triebsfähigkeit auf, nachdem er eine Anzahl von NAND- Gattern 23b bis 23e gleichzeitig antreiben muß und die Ver­ zögerung des Übergangs zwischen seinem Eingang und seinem Ausgang ausreichend klein sein sollte, so daß diese Verzöge­ rung den logischen Betrieb der Steuerschaltung nicht beein­ trächtigt.

Wie aus der vorstehenden Beschreibung deutlich wird, geht der Ausgang einer jeden Verzögerungsschaltung 24b bis 24e um eine bestimmte Verzögerungszeit, nachdem seine beiden Eingänge in den High-Zustand gehen, in den High-Zustand, und der Ausgang geht nach einer bestimmten Verzögerungs­ zeit, nachdem einer der beiden Eingänge in den Low-Zustand geht, in den Low-Zustand.

Im folgenden wird der Betrieb der Steuerschaltung 20 be­ schrieben. Es wird darauf hingewiesen, daß der Ausgang eines NAND-Gatters high ist, wenn einer seiner beiden Ein­ gänge low ist, und daß der Ausgang low ist, wenn beide Ein­ gänge high sind.

Das Taktsignal Φ wird als Multiplikations-Timing-Signal verwendet, welches in den High-Zustand geht, wenn die Multi­ plikation durchgeführt werden soll. Wenn das Taktsignal Φ in den High-Zustand geht, so werden die Ausgänge der In­ verter 21a und 22 low. Das Low-Ausgangssignal des Inverters 22 wird von allen NAND-Gattern 23b bis 23e aufgenommen, so daß deren Ausgänge alle in den High-Zustand gehen; daher gehen die Ausgänge der Inverter 21b bis 21e alle in den Low-Zustand. Daher gehen die Freigabe-Signale EN1 bis EN5 die sämtlichen Einheitsschaltungen B des Feldes zugeführt werden, in den Low-Zustand.

Wenn das Taktsignal Φ in den Low-Zustand geht, so geht der Ausgang des Inverters 22 in den High-Zustand. Ebenso tut dies der Ausgang des Inverters 22a, wenn das Freigabe-Signal EN1 in den High-Zustand geht, jedoch nicht unmittelbar; der Inverter 21a treibt eine kapazitive Last, die entlang der das EN1-Signal übertragenden Leitung verteilt ist, in Fig. 1 in äquivalenter Weise durch einen einzelnen Kondensa­ tor C dargestellt ist und mit den EN-Eingangsanschlüssen der Einheitsschaltungen B in der ersten Stufe S1 verbunden ist, so daß der Inverter diese Last aufladen muß, bevor EN1 in den High-Zustand gehen kann. Die begrenzte Antriebsfähig­ keit des Inverters 21a stellt sicher, daß vom High-zu-Low- Übergang des Taktsignals Φ zum Low-zu-High-Übergang des Freigabe-Signals EN1 eine Verzögerung stattfindet. Diese Ver­ zögerung sollte in etwa der Zeit entsprechen, die von den Einheitsschaltungen in der ersten Stufe S1 benötigt wird, um die Operation zu vollenden, d. h., das Intervall vom Empfang des Multiplikanden x1 bis x4 bis zum Erscheinen des Resultats der Operation in den Einheitsschaltungen in der ersten Stufe S1 an deren Ausgängen.

Wenn das Freigabe-Signal EN1 in den High-Zustand geht, so sind beide Eingänge des NAND-Gatters 23b high, so daß sein Ausgang in den Low-Zustand geht, wodurch der Ausgang des Inverters 21b gezwungen wird, in den High-Zustand zu gehen; daher geht das Freigabe-Signal EN2 in den High-Zu­ stand. Vom High-Zustand von EN2 in den High-Zustand von EN2 besteht eine Verzögerung ähnlich der Verzögerung zwischen dem High-Zustand von Φ und dem High-Zustand von EN1, und zwar aufgrund des Ladens der kapazitiven Lasten von den EN-Eingangsanschlüssen der Einheitsschaltungen B in der zweite Stufe S2 des Feldes. Wiederum sollte diese Verzöge­ rung annäherungsweise der Zeit entsprechen, die von den Einheitsschaltungen in der zweiten Stufe S2 benötigt wird, um die Operation zu vollenden, d. h., dem Intervall vom Empfang der Rechenergebnisse in den Einheitsschaltungen in der zweiten Stufe S2 bis zum Erscheinen des Rechenergeb­ nisses in den Einheitsschaltungen in der zweiten Stufe S2 an ihren Ausgängen.

Der gleiche Prozeß findet über die nachfolgenden Verzöge­ rungsschaltungen 24c bis 24e statt, wodurch die Freigabe-Si­ gnale EN3 bis EN5 veranlaßt werden, nacheinander in den High-Zustand zu gehen. Nachdem sämtliche Freigabe-Signale in den High-Zustand gegangen sind, bleiben sie high, bis das Taktsignal Φ in den High-Zustand geht; nach einer Ver­ zögerungszeit entsprechend der Entladungszeit der kapazi­ tiven Lasten gehen dann sämtliche Freigabe-Signale EN1 bis EN5 gleichzeitig in den Low-Zustand.

Im folgenden wird unter Bezugnahme auf Fig. 4 das Verfah­ ren, durch das der Parallelmultiplizierer gemäß Fig. 1 eine Multiplikationsoperation durchführt, beschrieben. Es sei T die Fortschreit-Verzögerung des Volladdierers 12 in einer jeden Einheitsschaltung B, d. h. die Verzögerung beim Er­ zeugen des Summenausgangssignals SO′ und des Übertragaus­ gangssignals CO′, und es sei Ta die Verzögerung zwischen dem Taktsignal Φ und dem ersten Freigabe-Signal EN1 und zwi­ schen den aufeinanderfolgenden Freigabe-Signalen EN1, EN2, EN3, EN4 und EN5. Es wird angenommen, daß die Antriebsfähig­ keit der Inverter 21a bis 21e in der Steuerschaltung 20 so eingestellt ist, daß Ta annäherungsweise gleich ist T. Um den Effekt, den Energieverbrauch zu reduzieren, zu maxi­ mieren, sollte Ta größer sein als T. Vom Standpunkt der Verarbeitungsgeschwindigkeit jedoch sollte Ta nicht größer als T sein. Wenn Ta kleiner als T ist, so ist die Energie­ ersparnis nicht so groß als wenn Ta größer als T ist. Bei der folgenden Erläuterung wird angenommen, daß Ta gering­ fügig größer ist als T.

Zur Zeit T₀ in Fig. 4 werden die Multiplikanden-Bits x1 bis x4 und die Multiplikator-Bits y1 bis y4 den Einheits­ schaltungen B zugeführt, welche diese addieren, um Teil­ produkte in den Stufen S1 bis S4 zu bilden. Die Freigabe- Signale EN1 bis EN5 sind nach wie vor low, wodurch die Aus­ gänge der Einheitsschaltungen B abgeschaltet werden; d. h. sämtliche Ausgänge werden auf low gehalten. In der Stufe S1 erzeugen die UND-Gatter 11 die Teilprodukt-Bits x1 · y1 bis x4 · y1. Zur Zeit T₀ + T erzeugen die Volladdierer 12 in der Stufe S1 Summenausgangssignale SO′ (welche einfach die Teilprodukt-Bits x1 · y1 bis x4 · y1 sind) und die Übertrag­ ausgangssignals CO′ (welche "0" sind). Zur Zeit T₀ + Ta geht dann das Freigabe-Signal EN1 in den High-Zustand und gibt die UND-Gatter 13 und 14 in der Stufe S1 frei, um die­ se Summen- und Übertragausgangssignale SO′ und CO′ als SO und CO zu den Einheitsschaltungen B in der Stufe S2 weiter­ zugeben.

Zur Zeit T₀ + Ta beginnen die Einheitsschaltungen B in der Stufe S2 somit, zusätzlich zu den Multiplikanden-Bits x1 bis x4 und dem Multiplikator-Bit y 2 die Summen- und Über­ tragausgangssignale SO und CO von der Stufe S1 aufzunehmen. Nach einem Intervall T haben die Volladdierer 12 in der Stufe S2 diese Eingänge addiert, so daß sie auf diese Weise das Teilprodukt in der Stufe S1 zum Teilprodukt in der Stufe S2 addiert haben. Zur Zeit T₀ + 2 Ta geht das Freigabe- Signal EN2 in den High-Zustand und die Summen- und Übertrag­ ausgangssignale SO und CO, welche die Summe der ersten bei­ den Teilprodukte darstellen, werden der Stufe S3 zugeführt. Die Volladdierer in der Stufe S3 addieren dann diese Summe zu dem dritten Teilprodukt. Zur Zeit T₀ + 3 Ta wird das Er­ gebnis zu dem Volladdierer in der Stufe S4 weitergeleitet, welcher es zum vierten Teilprodukt hinzuaddiert.

Zur Zeit T₀ + 4 Ta, wenn das Freigabe-Signal EN4 in den High- Zustand geht, empfangen die Einheitsschaltungen B in der Endstufe S5 von den Einheitsschaltungen B in der Stufe S4 die Summen-Bits SO und die Übertrag-Bits CO, welche die Gesamtsumme sämtlicher Teilprodukte darstellen. Zur Zeit T₀ + 5 Ta geht das Freigabe-Signal EN5 in den High-Zustand, wodurch die UND-Gatter 13 und 14 in den Einheitsschaltungen B in der Endstufe S5 des Feldes freigegeben werden. An die­ sem Punkt sind die Summenausgänge SO der Einheitsschaltun­ gen B der Spalte C1 der Stufen S1 bis S4 die Bits P1 bis P4 des Endprodukts, und der Summenausgang SO der Einheits­ schaltung B in der Spalte C1 der Endstufe S5 ist das Bit P5 des Endprodukts. Das Übertragausgangssignal CO dieser Einheitsschaltung B wird dem Multiplikator-Eingang y der Einheitsschaltung B in der Spalte C2 der Endstufe S5 zuge­ führt, dessen Multiplikanden-Eingang x bis "1" fixiert ist, so daß nach einer Verzögerung von T diese Einheitsschaltung B dieses Übertrag-Bit zu den Bits addiert, welche sie von der Stufe S4 erhalten hat, so daß auf diese Weise das korrekte P6-Bit des Endprodukts erzeugt wird. In ähnlicher Weise erzeugt nach einer weiteren Verzögerung von T die Einheitsschaltung B in der Spalte C3 der Endstufe S5 das korrekte P7-Bit des Endprodukts, und nach einer weiteren Verzögerung von T erzeugt die Einheitsschaltung B in der Spalte C4 der Endstufe S5 das korrekte P8-Bit. Es sind daher zur Zeit T₀ + 5 Ta + 3 T sämtliche Bits P1 bis P8 des Produkts korrekt und die Multiplikationsoperation ist voll­ endet. Das Produkt wird an den Ausgangsanschlüssen P1 bis P8 gehalten, bis das Taktsignal Φ in den High-Zustand geht; dann gehen sämtliche Bits P1 bis P8 in den Low-Zustand.

Auf diese Weise werden die Ausgänge der Einheitsschaltungen in einer jeden Stufen im ausgeschalteten Zustand gehalten bis etwa zu der Zeit, wenn die Operation in den Einheits­ schaltungen der speziellen Stufe abgeschlossen ist und die Resultate der Operation bereit sind, an den Ausgängen zu erscheinen. Daher werden die Ausgänge der Einheitsschal­ tungen in den entsprechenden Stufen annähernd gleichzeitig mit dem Fortschreiten der sukzessiven Operation freigegeben.

Nachdem der Summenausgang SO und der Übertragausgang CO der Einheitsschaltungen B in einer jeden Stufe bis zum Ab­ schluß der Operation abgeschaltet werden, wird bei einem 4 × 4-Bit-Multiplizierer der Energieverbrauch im Vergleich zum Stand der Technik um ungefähr 30% reduziert. Die Ener­ gieersparnis wächst mit der Größe der Schaltung an; bei­ spielsweise bei einem 8 × 8-Bit-Parallelmultiplizierer be­ trägt die Energieersparnis ungefähr 40%, und bei einem 16 × 16-Bit-Multiplizierer beträgt sie ungefähr 65%.

Im folgenden wird unter Bezugnahme auf Fig. 5 eine weitere Art einer Einheitsschaltung A beschrieben. Diese Einheits­ schaltung A findet bei den weiteren Ausführungsbeispielen der Erfindung Verwendung.

Die Einheitsschaltung A gemäß Fig. 5 umfaßt ein UND-Gatter 11 zur Aufnahme eines Multiplikanden-Bits x und eines Multi­ plikator-Bits y und zum Erzeugen eines Teilprodukt-Bits x · y, sowie einen Volladdierer 12 um das Teilprodukt-Bit x · y zu einem Summeneingangssignal SI und einem Übertrag­ eingangssignal CI hinzuzuaddieren. Das heißt, die Einheits­ schaltung A gemäß Fig. 5 ist mit der Einheitsschaltung B gemäß Fig. 2 identisch, hat jedoch nicht Freigabe-Ein­ richtung, die durch den EN-Eingangsanschluß und die UND- Gatter 13 und 14 gebildet wird.

Fig. 6 zeigt einen weiteren 4 × 4-Bit-Parallelmutiplizierer, der die vorliegende Erfindung beinhaltet. Die Feld-Anord­ nung dieses Parallelmultiplizierers ist identisch mit der­ jenigen gemäß Fig. 1 mit der Ausnahme, daß die Einheits­ schaltungen B in der Stufe S1 durch die Einheitsschaltungen A des in Fig. 5 gezeigten Typs ersetzt sind. Die Steuer­ schaltung 20a ist identisch mit der Steuerschaltung 20 gemäß Fig. 1 mit der Ausnahme, daß sie kein Freigabe-Signal EN1 erzeugt. Die Summeneingänge SI und die Übertrageingänge CI der Einheitsschaltungen A in der Stufe S1 sind bei "0" fixiert. Bei diesem Ausführungsbeispiel werden daher die Freigabe-Signale den Einheitsschaltungen in den Stufen S2 bis S5 in anderer Weise als in der ersten Stufe S1 zuge­ führt, oder, in anderen Worten, nur den Einheitsschaltungen in den Stufen "stromabwärts" des Feldes

Nachdem die Summen- und Übertrageingänge SI und CI der Ein­ heitsschaltungen A in der Stufe S1 bei "0" fixiert sind, ist es möglich, diese Eingänge zu eliminieren, und auch, die Volladdierer 12 aus den Einheitsschaltungen A in der Stufe S1 zu eliminieren. Die Einheitsschaltungen A in der Stufe S1 bestehen dann nur aus den UND-Gattern 11, um die Teilprodukt-Bits x1 · y1 bis x4 · y1 zu erzeugen.

Die Einheitsschaltungen B in der Stufe S2 gemäß Fig. 6 kön­ nen auch durch die Einheitsschaltungen A gemäß Fig. 5 er­ setzt werden, wodurch es möglich wird, daß auch das Freigabe- Signal EN2 eliminiert wird und eine vereinfachte Steuer­ schaltung 20b, die in Fig. 7 gezeigt ist, verwendet werden kann. Hier sollte der Inverter 71c eine geringere Antriebs­ energie aufweisen und daher eine längere Verzögerungszeit von ungefähr 3 Ta aufweisen. Obwohl diese Anordnung den Energieverbrauch der Schaltung anhebt, ist der Energiever­ brauch noch deutlich niedriger als beim Stand der Technik.

Fig. 8 zeigt einen weiteren 4 × 4-Bit-Parallelmultiplizierer, der die vorliegende Erfindung beinhaltet. Bei diesem Parallelmultiplizierer sind die Einheitsschaltungen B in den Stufen S1 und S2 durch Einheitsschaltungen A gemäß Fig. 5 ersetzt, und die Steuerschaltung 20c erzeugt nur ein ein­ ziges Freigabe-Signal EN3, welches sie den Einheitsschaltun­ gen B in den Stufen S3 und S4 und in der Endstufe S5 zu­ führt. Bei diesem Ausführungsbeispiel wird daher das glei­ che Freigabe-Signal EN3 den Einheitsschaltungen in drei Stu­ fen in der stromabwärtsgelegenen Seite zugeführt. Die Steuerschaltung 20c kann ähnlich sein der Steuerschaltung 20b gemäß Fig. 7 mit der Ausnahme, daß auch die Verzöge­ rungsschaltungen 24d und 24e weggelassen werden können. Im folgenden wird unter Bezugnahme auf das Ablaufdiagramm gemäß Fig. 9 der Betrieb des Parallelmultiplizierers gemäß Fig. 8 kurz erläutert.

Die Zeit T₀ in Fig. 9 ist die Zeit, bei der die UND-Gatter 11 in den Einheitsschaltungen A und B die Teilprodukt-Bits x · y erzeugen. Die Zeit T ist die Fortschreitungs-Verzöge­ rung der Volladdierer 12, die in den Einheitsschaltungen A und B die Summen- und Übertragausgangssignale erzeugen. Zur Zeit T₀ + 4 T veranlaßt die Steuerschaltung 20c, daß das Freigabe-Signale EN3 in den High-Zustand geht, wodurch den EN3-Anschlüssen der Einheitsschaltungen B in den Stufen S3 und S4 und in der Endstufe S5 das Eingangssignal "1" gegeben wird. Das korrekte Produkt wird zur Zeit T₀ + 10 T erhalten. Das Abschalten der Ausgänge der Einheitsschal­ tungen B in den letzten drei Stufen während des Intervalls 4 T reduziert den Energieverbrauch im Vergleich zum Stand der Technik um ungefähr 20% und die Steuerschaltung 20c kann stark vereinfacht werden, nachdem es nur ein einziges Freigabe-Signal EN3 erzeugen muß.

Fig. 10 zeigt ein weiteres Ausführungsbeispiel gemäß der Erfindung. Bei diesem Ausführungsbeispiel ist das Feld in drei Blöcke B1, B2 und B3 unterteilt. Der Block B1 be­ steht aus den ersten und zweiten Stufen S1 und S2, die nebeneinander angeordnet sind. Der Block B2 besteht aus der dritten und der vierten Stufe S3 und S4, die nebenein­ anderliegend angeordnet sind. Der Block B3 besteht ledig­ lich aus der Endstufe S5. Ein erstes Freigabe-Signal EN1 wird sämtlichen Einheitsschaltungen im Block B1 zugeführt. Ein zweites Freigabe-Signal EN3 wird sämtlichen Einheitsschal­ tungen im Block B2 zugeführt. Ein drittes Freigabe-Signal EN5 wird sämtlichen Einheitsschaltungen im Block B3 zuge­ führt. Eine Steuerschaltung 20d, die in Fig. 11 gezeigt ist, kann in Verbindung mit dem in Fig. 10 gezeigten Feld benutzt werden. Die Steuerschaltung umfaßt einen Inverter 122 und drei Verzögerungsschaltungen 124a, 124c und 124e. Der Inverter empfängt und invertiert das Taktsignal Φ. Die erste Verzögerungsschaltung 124a umfaßt einen Inverter 121a, welche das Taktsignal Φ empfängt und invertiert.

Die Verzögerungszeit der ersten Verzögerungsschaltung 124a ist Ta. Die zweite Verzögerungsschaltung 124c umfaßt ein NAND-Gatter 123c, welches das Ausgangssignal der ersten Verzögerungsschaltung 124a und das Ausgangssignal des In­ verters 122 aufnimmt, sowie einen Inverter 121c, welcher das Ausgangssignal des NAND-Gatters 123c aufnimmt. Die Ver­ zögerungszeit der zweiten Verzögerungsschaltung 124c ist 2 Ta. Die dritte Verzögerungsschaltung 124e umfaßt ein NAND- Gatter 123e, welches das Ausgangssignal der zweiten Ver­ zögerungsschaltung 124e und das Ausgangssignal des Inver­ ters 122 aufnimmt, sowie einen Inverter 121e, welcher das Ausgangssignal des NAND-Gatters 123e aufnimmt. Die Verzöge­ rungszeit der zweiten Verzögerungsschaltung 124e ist 2 Ta. Das Freigabe-Signal EN1 wird erzeugt, wenn die Operation in den Einheitsschaltungen in der ersten Stufe S1 abgeschlos­ sen ist. Das Freigabe-Signal EN3 wird erzeugt, wenn die Operation in den Einheitsschaltungen in der dritten Stufe S3 abgeschlossen ist. Das Freigabe-Signal EN5 wird erzeugt, wenn die Operation in den Einheitsschaltungen in der End­ stufe S5 abgeschlossen ist. Bei diesem Ausführungsbeispiel ist die Energieersparnis kleiner als beim Ausführungsbei­ spiel gemäß Fig. 1, der Aufbau der Steuerschaltung kann jedoch einfacher sein.

Im Rahmen der Erfindung sind zahlreiche Modifikationen der vorstehend beschriebenen Ausführungsbeispiele möglich. Bei­ spielsweise wird in Fig. 2 eine positive Logik verwendet und UND-Gatter 13 und 14 werden als Freigabe-Einrichtung ver­ wendet, um die Summen- und Übertragausgangssignale SO und CO auf "0" zu zwingen, bis sie mittels eines Freigabe-Signals freigegeben werden, es können jedoch auch andere Schaltun­ gen verwendet werden, die in der Lage sind, die gleiche Funktion durchzuführen wie die vorstehend genannte Freigabe- Einrichtung. In alternativer Weise kann eine negative Logik verwendet werden und es können NAND-Gatter verwendet wer­ den, um diese Signale auf "1" zu setzen, wenn sie nicht freigegeben sind. Auch ist es möglich, Freigabe-Einrichtungen für die Eingänge SI und CI der Volladdierer 12 anstatt für ihre Ausgänge SO und CO vorzusehen, so daß auf diese Weise die Eingänge SI und CI auf "0" oder "1" gezwungen werden, während die Freigabe-Signale EN1 bis EN5 oder EN im inaktiven Zustand sind.

Die Steuerschaltung 20 gemäß Fig. 3 kann anders aufgebaut sein. Ähnliche Modifikationen können in den Steuerschal­ tungen 20a, 20b, 20c und 20d durchgeführt werden. Es ist auch möglich, Freigabe-Signale mit unterschiedlichen Verzöge­ rungen zu erzeugen, indem die Belastungskapazität der EN-Eingangs-Anschlüsse in unterschiedlichen Stufen des Feldes variiert werden.

Die Einheitsschaltungen A und B können in unterschiedlichen Stufen auch nach anderen als den in den Figuren gezeigten Schemata verwendet werden. Die Einheitsschaltungen in der Stufe S1, in der Endstufe und in der Spalte C1 können modi­ fiziert werden, um unnötige Eingänge zu eliminieren.

Claims (13)

1. Parallelmultiplizierer zur Durchführung einer Multiplikationsoperation hinsichtlich der an einem Multiplikanden-Eingang und einem Multiplikator-Eingang vorliegenden binären Signale (x, y), wobei der Parallelmultiplizierer aufweist:
ein Feld von Einheitsschaltungen (A, B) zum Erzeugen und Addieren der Teilprodukte der Multiplikationsoperation, wobei das Feld in Stufen (S1 bis S5) organisiert ist, und die Ausgangssignale (C0, S0) dieser Einheitsschaltungen (A, B) in einer jeden Stufe als Eingangssignal (CI, SI) den Einheitsschaltungen (A, B) in der nächsten Stufe zugeführt werden, so daß die Multiplikationsoperation von der Anfangsstufe (S1) zur Endstufe (S5) fortschreitet, wobei die Ausgangssignale (C0, S0) einer jeden Einheitsschaltung (A, B) jeweils einen ersten Schaltzustand ("0") oder einen zweiten Schaltzustand ("1") annehmen, um jeweils ein binäres Bit darzustellen, und wobei der Energieverbrauch geringer ist, wenn sich die Ausgangssignale (C0, S0) im ersten Schaltzustand ("0") befinden, dadurch gekennzeichnet,
daß eine Steuerschaltung (20, 20a, 20B, 20C, 20D) vorgesehen ist, die die Ausgangssignale (C0, S0) der Einheitsschaltungen (A, B) in zumindest einer Stufe (S1 bis S5) bzw. zumindest eines Blocks (B1, B2) von Stufen des Feldes während zumindest eines Teils einer Zeitdauer (T) nach der die Operation in den Einheitsschaltungen (A, B) einer speziel­ len Stufe (S1 bis S5) bzw. eines Blocks (B1, B2) beendet ist, im ersten Zustand ("0") hält,
daß die Steuerschaltung (20, 20A, 20B, 20C, 20D) entsprechende Freigabe-Signale (EN1 bis EN5) für entsprechende Stufen (S1 bis S5) bzw. den entsprechenden Block (B1, B2) des Feldes erzeugt und bewirkt, daß diese Freigabe-Signale sequentiell in Zeitabständen in den aktiven Zustand gehen und die zugeordneten Ausgangssignale (C0, S0) freigeben.

2. Parallelmultiplizierer nach Anspruch 1, dadurch gekennzeichnet, daß die Steuerschaltung (20, 20A, 20B, 20C, 20D) die Ausgangssignale der Einheitsschaltungen (B) in einigen oder allen Stufen (S1 bis S5) des Feldes während der gesamten Zeitdauer im ersten Schaltzustand hält.

3. Parallelmultiplizierer nach Anspruch 1, dadurch gekennzeichnet, daß der erste Schaltzustand ein Abschalt-Zustand ist und daß der zweite Schaltzustand ein Freigabe-Zustand ist, und daß die Steuerschaltung (20, 20A, 20B, 20C, 20D) ein Freigabe-Signal erzeugt, wenn nicht das Ausgangssignal einer jeden Einheitsschaltung (A, B) im ersten Schaltzustand gehalten wird.

4. Parallelmultiplizierer nach Anspruch 3, dadurch gekennzeichnet, daß eine jede Einheitsschaltung (A, B), deren Ausgangssignal mittels der Steuerschaltung im ersten Schaltzustand gehalten wird, folgendes umfaßt:
ein UND-Gatter (11) zur Aufnahme eines Bits des Multiplikanden-Eingangssignals (x) und eines Bits des Multiplikator-Eingangssignals (y) und zum Erzeugen eines Teilprodukt-Bits (x · y),
einen Volladdierer (12) zum Aufnehmen eines Summeneingangssignals (SI) und eines Übertrageingangssignals (CI), zum Hinzuaddieren derselben zu dem genannten Teilprodukt-Bit, und zum Erzeugen eines Summenausgangssignals (SO) und eines Übertragausgangssignals (CO), und
eine Freigabe-Einrichtung zum Freigeben (Enable) oder Abschalten (Disable) des Summenausgangssignals und des Übertragausgangssignals in Abhängigkeit von einem Freigabe-Signal (EN1 bis EN5) von der Steuerschaltung (20, 20A, 20B, 20C, 20D).

5. Multiplizierer nach Anspruch 4, dadurch gekennzeichnet, daß die Freigabe-Einrichtung ein erstes UND-Gatter (14) umfaßt, um das Summen-Ausgangssignal (SO) und das Freigabe-Signal (EN) einer UND- Verknüpfung zu unterwerfen, sowie ein zweites UND-Gatter (13), um das Übertragausgangssignal (CO) und das Freigabe-Signal (EN) einer UND-Verknüpfung zu unterwerfen.

6. Parallelmultiplizierer nach Anspruch 3, dadurch gekennzeichnet, daß die Steuerschaltung (20) eine Vielzahl von Verzögerungseinrichtungen (24a bis 24e) umfaßt, die in Serie geschaltet sind und die ein Multiplikations-Taktsignal (Φ) aufnehmen, wobei ein Ausgangssignal einer jeder dieser Verzögerungseinrichtungen nach einer vorbestimmten Zeitverzögerung, nachdem ein Eingangssignal derselben in den aktiven Zustand gegangen ist, in den aktiven Zustand geht, wobei die Ausgangssignale der entsprechenden Verzögerungseinrichtungen die Freigabe-Signale (EN1 bis EN5) für die entsprechenden Stufen (S1 bis S5) bzw. Blöcke darstellen.

7. Parallelmultiplizierer nach Anspruch 6, dadurch gekennzeichnet, daß eine erste (24a) dieser Verzögerungseinrichtungen, die das Multiplikations- Taktsignal (Φ) aufnimmt, einen Inverter (21a) umfaßt, und daß sämtliche Verzögerungseinrichtungen (24b bis 24e) mit Ausnahme der ersten (24a) ein NAND-Gatter (23b, 23c, 23d, 23e) umfassen, welches die Eingangssignale für die Verzögerungseinrichtungen aufnimmt, sowie einen Inverter (21b, 21c, 21d, 21e), welcher das Ausgangssignal des NAND-Gatters aufnimmt und invertiert.

8. Parallelmultiplizierer nach Anspruch 7, dadurch gekennzeichnet, daß der Inverter (21a bis 21e) in einer jeden Verzögerungseinrichtung (24a bis 24e) eine so niedrige Antriebsfähigkeit aufweist, daß hierdurch die Verzögerungszeit zwischen seinem Eingangssignal, das in den aktiven Zustand geht, und seinem Ausgangssignal, der in den aktiven Zustand geht, gebildet wird.

9. Parallelmultiplizierer nach Anspruch 7, dadurch gekennzeichnet, daß die Freigabe-Signale (EN1 bis EN5) kapazitive Lasten in den Einheitsschaltungen (B) des Feldes antreiben, und daß die Zeit, die für entsprechende Inverter (21a bis 21e) in den Verzögerungseinrichtungen (24a bis 24e) erforderlich ist, um die kapazitiven Lasten aufzuladen, die Verzögerungszeit zwischen dem Eingangssignal und dem Ausgangssignal einer jeden Verzögerungseinrichtung darstellt.

10. Parallelmultiplizierer nach Anspruch 9, dadurch gekennzeichnet, daß die Verzögerungszeit jeder Verzögerungseinrichtung die von den Einheitsschaltungen (B) einer jeden Stufe (S1 bis S5) in Anspruch genommene Zeit übersteigt.

11. Parallelmultiplizierer nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß das Feld Blöcke (B1, B2, B3) von Stufen (S1 bis S5) umfaßt, wobei ein jeder Block aus entweder einer Stufe oder zwei oder mehreren, nebeneinanderliegenden Stufen (S5 oder S1, S2 bzw. S3, S4) besteht, und daß die Steuerschaltung (20d) die Ausgänge der Einheitsschaltungen (B) in allen Stufen (z. B. S1, S2) in jedem Block (z. B. B1) während zumindest eines Teils der Zeitdauer, bis die Rechenoperation in den Einheitsschaltungen (B) in der Stufe auf der am meisten stromabwärtsgelegenen Seite im Block abgeschlossen ist, im ersten Schaltzustand hält.

12. Parallelmultiplizierer nach Anspruch 11, dadurch gekennzeichnet, daß ein jeder Block aus einer Stufe besteht, und daß die Steuerschaltung die Ausgänge der Einheitsschaltungen in einigen oder allen Stufen des Feldes während der Gesamtheit der Zeitdauer, bis die Operation in den Einheitsschaltungen in der speziellen Stufe abgeschlossen ist, im ersten Zustand hält.

13. Parallelmultiplizierer nach Anspruch 1, dadurch gekennzeichnet, daß die Steuerschaltung die Ausgangssignale der Einheitsschaltungen in sämtlichen Stufen auf der stromabwärtsgelegenen Seite des Feldes hält.