DE2912692A1 - Halbleiter-speicher - Google Patents

Halbleiter-speicher

Info

Publication number
DE2912692A1
DE2912692A1 DE19792912692 DE2912692A DE2912692A1 DE 2912692 A1 DE2912692 A1 DE 2912692A1 DE 19792912692 DE19792912692 DE 19792912692 DE 2912692 A DE2912692 A DE 2912692A DE 2912692 A1 DE2912692 A1 DE 2912692A1
Authority
DE
Germany
Prior art keywords
connection
vertical lines
lines
columns
voltage potential
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE19792912692
Other languages
English (en)
Inventor
James John Remedi
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Motorola Solutions Inc
Original Assignee
Motorola Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Motorola Inc filed Critical Motorola Inc
Publication of DE2912692A1 publication Critical patent/DE2912692A1/de
Withdrawn legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
    • G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
    • G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
    • G11C17/126—Virtual ground arrays

Landscapes

  • Read Only Memory (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Description

Dipl.-Phys« O.E. Weber * d? München 71
Patentanwalt Hofbrunnstraße 47
Telefon: (089)7915050
Telegramm: monopolweber mönchen
M 1115
MOTOROLA INC.
1303 East Algonquin Road
Schaumburg, 111. 60196
USA
Halbleiter-Speicher
Θ098Α2/0711
Zusammenfa ssung
Auf einem Halbleiter-Chip ist ein Nur-Lese-Speicher vorgesehen, der eine reduzierte Anzahl von Versorgungsleitungen hat. Der Speicher weist mehrere in einem Feld angeordnete Speicherzellen auf. Vertikale Leitungen definieren Spalten des Speichers. Jede zweite vertikale Leitung ist mit einem ersten Anschlußpunkt verbunden. Zur steuerbaren Einschaltung des ersten Anschlußpunktes ist dieser steuerbar an ein erstes Spannungs-Potential angeschlossen. Die nicht mit dem ersten Anschlußpunkt verbundenen senkrechten Leitungen sind mit einem Ausgangsanschluß verbunden. Zum Anschalten der vertikalen Leitungen an den ersten Anechlußpunkt und an den Ausgangsanschluß sind P-Kanal Feldeffekt-Transistoren vorgesehen. Mehrere N-Feldeffekt -Transistoren koppeln die vertikalen Leitungen steuerbar mit einem zweiten Spannungs-Potential. Eine vertikale Leitung auf einer Seite der Speicherzellen-Spalte liefert der Zelle eine Durchschalt-Spannung, während eine vertikale Leitung auf der anderen Seite der Speicherzellen-Spalte die gespeicherte Information von der Zelle zu dem Ausgangsanschluß leitet. Die vertikalen Leitungen sind den benachbarten Speicherzellen-Spalten zugeordnet, wodurch die Anzahl der Versorgungsleitungen reduziert ist.
Die Erfindung betrifft das Gebiet der Datenspeicher und insbesondere Nur-Lese-Speicher (ROM) mit einer reduzierten Anzahl von Versorgungsleitungen.
Die Versorgungsleitungen auf einen Halbleiter-Chip benötigen im allgemeinen einen beträchtlichen Raumanteil, wodurch es wünschenswert ist, ihre Anzahl zu reduzieren oder sie
809842/0711
derart anzuordnen, daß sie einen minimalen Platzbedarf erfordern. Datenspeicher, insbesondere ROM-Speicher, sind feldartig arrangiert. Da ROM-Speicher eine einzelne Transistor-Speicherzelle haben, können die Zellen eng benachbart angeordnet sein und je geringer die Anzahl der Versorgungsleitungen ist, um so kleiner ist der von dem Gesamtspeicher benötigte Raum. Die Versorgungsleitungen werden durch die Spannungsleitungen und die Rückoder Bezugsleitungen gebildet.
Aufgabe der Erfindung ist somit ein Nur-Lese-Speicher (EOM) mit einer reduzierten Anethl von Versorgungsleitungen. Dabei ist es vorteilhaft, wenn sich benachbarte Speicherzellen-Spalten die zwischen den Spalten des Speichers verlaufenden Leitungen teilen.
Zur Durchführung der Erfindung wird ein verbesserter ROM-Speicher vorgestellt, der eine reduzierte Anzahl von Versorgungsleitungen hat. Dieser Speicher hat mehrere Speicherzellen, die feldartig aufgebaut und in Spalten eingeteilt sind. Jede Spalte wird durch eine erste und eine ziäte vertikale Leitung definiert. Alle ersten Leitungen stehen mit einem ersten Anschlußpunkt in Verbindung. Der erste Anschlußpunkt kann steuerbar mit einem ersten Spannungs -Potential verbunden werden. Alle zweiten Leitungen der Spalten stehen mit einem Ausgangsanschluß in Verbindung. Jede d»r ersten und jede der zweiten vertikalen Leitungen kann ferner steuerbar mit dem Anschlußpunkt eines zweiten Spannungs-Potentials verbunden werden.
Weientliclie Züge der Erfindung sind auch in den Ansprüchen aufgeführt. B«r Erfindungsgedanke selbst sei nun jedoch BQjMhnd der folgenden Beschreibung mit Bezugnahme auf die anliegend« Zeichnung erläutert.
009342/0711
Die bevorzugte Ausgestaltung der Erfindung ist anhand einer einzelnen Figur dargestellt.
Das hier gezeigte Ausführungsbeispiel zeigt die bevorzugte Ausgestaltung der Erfindung in einer möglichen Form, doch ist dieses Ausführungsbeispiel in keiner Weise als Einschränkung zu verstehen.
Mit Bezugnahme auf die einzige Figur ist dort ein Nur -Lese-Speicher ROM 10 dargestellt. Der Speicher ROM 10 enthält mehrere Speicherzellen-Plätze 1i. Ein Speicherzellen-Platz 11 kann beispielsweise eiben P-Kanal Feldeffekt-Transistor enthalten, um für diesen einzelnen Speicherzellen-Platz eine logische "1" anzuzeigen. Wenn der Speicherzellen-Platz eine logische "0" enthält, würde sich an diesem einzelnen Platz kein Feldeffekt-Transistor befinden. Der Speicher ROM 10 ist in mehrere Spalten eingeteilt, welche durch die vertikalen Leitungen 12 gebildet werden. Man beachte, daß die vertikalen Leitungen mit Ausnahme der vertikalen Leitungen an den Enden des Speichers jeweils für zwei verschiedene Spalten von Speicherzellen gemeinsam sind. Weiterhin ist jede zweite vertikale Leitung 12 als Treibleitung für den Speicher ROM anzusehen, während die zwischen diesen liegenden vertikalen Leitungen mit einem Ausgangspunkt oder einer AusgangsMtung 17 verbundene Lese^Leitungen sind. Jede der Leitung 12a entsprechende Leitung iat über einem P-Kanal Feldeffekt-Transistor 14a mit dem Ausgangel? verbunden, während die dazwischen liegenden vertikalen Leitungen 12b über einen P-Kanal Feldeffekfc" -Transistor wie den Transistor 14b mit einem Anschluß 15 verbunden sind. Der Anschluß 15 ist über einen P-Kanal Feldeffekt-Transistor 16 mit einer Spannungsquelle ?DD
$00841/0711
verbunden. Jede vertikale Leitung 12 ist an ihrem unteren Ende über einen N-Kanal Feldeffekt-Transistor 25 mit einer zweiten Spannungsquelle Vgg verbunden, welche üblicherweise Erde, ein Bezugspegel oder die negativste Spannung des Schaltkreises ist. Die Ausgangslinie 17 kann über einen U-Kanal Feldeffekt-Transistor 18 gegenüber der Spannung Vgg vorgespannt sein. Um eine statische Ausgangsgröße des Speichers ROM 10 zu vermeiden sind an dem Ausgangspunkt 17 zwei gegensinnig geschaltete Inverter I9 und
20 angeschlossen. Die Eingangsgröße des Inverters 19 liegt invertiert am Eingang des Inverters 20, der sie wiederum invertiert, wobei der Ausgang des Inverters 20 auf den Eingang des Inverters 19 zurückgekoppelt ist. Dies verriegelt den Ausgang zur Vermeidung einer statischen Ausgangsgröße.
Die Ausgangsgröße der gegensinnig geschalteten Inverter 19 und 20 kann beispielsweise durch ein Übertragungs -Tor 21 geschaltet werden, welches durch ein Taktsignal 02 gesteuert wird. Der Ausgang des Übertragungs-Tors
21 ist mit einem weiteren Paar gegensinnig g-eschalteter Inverter 22 und 23 verbunden um eine statische Ausgangsgröße an der Ausgangsseite des Übertragungs-Tors 21 zu vermeiden. Im Bedarfsfall kann die Ausgangsgröße der gegensinnigen Inverter 22 und 23 durch einen weiteren Inverter 24· wiederum invertiert werden. Es mag für den Fachmann klar sein, daß die Inverter und das Übertragungs -Tor 21 zur Ausführung der vorliegenden Erfindung nicht notwendig sind. Der Zweck des Übertragungs-Tors 21 ist die zeitliche Berichtigung des Ausgangssignals zur Herstellung der Koinzidenz mit dem Taktsignal 02»
Die Wirkungsweise des Speichers ROM 10 ist folgende. Um damit zu beginnen, wenn das Taktsignal 01 auf einen
009842/0711
hohen Pegel geht, werden die ÜT-Kanal Feldeffekt-Transistoren 25 durchgeschaltet, wodurch die vertikalen Leitungen 12 ungefähr auf das Spannungs-Potential Vgo gebracht werden. Man beachte, daß über den N-Kanal Feldeffekt-Transistor auch der Ausgang 17 auf etwa das Potential Vgg gebracht wird, wenn das Taktsignal 01 heraufgeht. Wenn das Taktsignal 01 heruntergeht, wird der P-Kanal Feldeffekt-Transistor 16 durchgeschaltet, wodurch der Anschluß 15 ungefähr auf die Spannung VDD gebracht wird. Durch einen nicht gezeigten externen Dekoder werden dann zwei naheliegende P-Kanal Feldeffekt-Transistoren 14a und 14b ausgewählt. Der externe Dekoder wählt stets benachbarte Transistoren 14, wodurch eine Treibleitung und eine benachbarte Leseleitung durchgeschaltet werden. Ein anderer Dekoder wird dazu benutzt, eine der die Reihen definierenden Leitungen oder Horizontalleitungen 13 auszuwählen. Wenn angenommen wird, daß der P-Kanal Transistor 14a ausgewählt ist, welcher die vertikale Leitung 12a mit dem Ausgang I7 verbindet, so wird auch eine der Vertikalleitung 12a benachbarte Vertikalleitung, beispielsweise die Vertikalleitung 12b gewählt. Dann wird die Vertikalleitung 12b auf die an dem Anschluß 15 liegende Vorspannung aufgeladen. Diese Vorspannung kann mn auf die Vertikalleitung 12a gekoppelt werden, wenn der Speicherzellen-Platz 11 zwischen den Leitungen 12a und 12b einen Feldeffekt-Transistor enthält. In diesem Fall wird das Vorspannungs-Signal durch den P-Kanal Transistor 14a auf den Ausgangspunkt 17 gekoppelt. Da der Ausgang-17 zuvor auf der Spannung Vgg lag, bewirkt die durch die Speicherzelle angekoppelte Spannung eine Änderung am Ausgang I7. Diese Änderung wird durch die gegensinnigen Inverter 19 und 20 aufrechterhalten. Wenn der Speicherzellen-Platz zwischen den Leitungen 12a und 12b keinen Transistor enthält, würde der Ausgang 17 natürlich weiterhin die Spannung VgS beibehalten.
809842/0711
-χ-
Die Vertikalleitung 12b dient als Treibleitung und die Leitung 12a dient als Leseleitung für den Speicher EOM 10. Zugleich dienen die Leitungen 12a und 12b der Auswahl einer Spalte, wenn ihre zugeordneten Transistoren 14a und 14b durchgeschaltet werden.
Alle P-Kanal Transistoren 14 reagieren auf dekodierte Adressen-Eingangssignale an ihren Steuerelektroden, obwohl einige von ihnen wie der Transistor 14b in den TreibM.tUBgen wie der Leitung 12b und andere von ihnen wie der Transistor 14a in den Leseleitungen wie der Leitung 12a liegen. Wie dargestellt, dienen die Leseleitungen zwei benachbarten Spalten von Speicherzellen-Plätzen, .ähnlich dienen die Treibleitungen zwei benachbarten Spalten von Speicherzellen-Plätzen, doch dienen in dem hier gezeigten Beispiel die Treibleitungen an den Enden der Speicher-Matrix nur einer Spalte von Speicherzellen-Platzen« Obwohl die bevorzugte Ausgestaltung in einer einzigen Figur dargestellt wurde, versteht es sich, daß die P-Kanal Transistoren N-Kanal Transistoren und die Η-Kanal Transistoren durch P-Kanal Transistoren ersetzt werden können, wobei dann die Spamiungs-Anschlüsse ¥DJ) und Tgg ihre Plätze wechseln.
linn sollte noch angemerkt werden, daß durch das Weglassen aller Leitungen für die Spannungsversorgung innerhalb der Matrix ein Ifar-Lese-Speicher mit einer reduzierten Anzahl von. Y«rtikall«itungen vorgestellt wurde» lolgioh kann diener Speicher als Speicher mit gedachten Spanmingequellenbatraohtet wurden. Weiterhin werden für den erfindungegeaäBen Nur-L«B«-8p«ioh«r weniger Dekoder-Signale benötigt, el» für bftrücöaalicli· Nur-Lese-Speicher mit virtueller Erde.
00*842/0711
A-4%
Weil den Erfordernissen des Patentgesetzes entsprechend die derzeit als bevorzugt betrachtete Ausgestaltung der Erfindung beschrieben wurde, ist es für den Fachmann selbstverständlich, daß zahlreiche Änderungen und Hodifizxerungen möglich sind, ohne den Erfindungsgedariken au verlassen.
909842/0711

Claims (1)

  1. Patentansprüche
    Halbleiter-Speicher mit mehreren in Reihen und Spalten arrangierten Hur-Lese-Speicherzellen, mehreren Spalten definierenden vertikalen Leitungen und mehreren Reihen definierenden horizontalen Leitungen, gekennzeichnet durch erste Mittel (16) zur steuerbaren Anschaltung eines ersten Anschlußpunktes (15) an ein. erstes Spannungs-Potential (V-mp> welche zwischen dem ersten Anschlußpunkt und einem Anschluß für das erste Spannungs-Potential angeordnet sind, mehrere aweite Mittel (141s) zur steuerbaren Anschaltung jeder zweiten (12b) der genannten vertikalen Leitungen an den ersten Anschlußpunkt, mehrere dritte Mittel (14a) zur steuerbaren Anschaltung der zwischen den vorgenannten (12b) liegenden vertikalen Leitungen (12a) an einen Ausgangsanschluß (1?)» mehrere vierte Mittel (25) zum Anschalten der vertikalen Leitungen (12a, 12b) an ein zweites Spannungs-Potential (Vgg), welche sämtlich?· jeweils zwischen einer der vertikalen Leitungen und einem Anschluß für das zweite Spannungs-Potential angeordnet sind, sowie fünfte Mittel (18) welche zur steuerbaren Anschaltung des Ausgangsanschlusses an das zweite Spaimungs-Potential zwischen den Ausgangsanschluß und den Anschluß für das zweite Spannungs-Potential geschaltet sind»
    2» Halbleiter-Speicher nach Anspruch 1, gekennzeichnet durch zwei gegensinnig geschaltete Inverter an dem Ausgangsanschluß (17) zur Vermeidung einer statischen Ausgangsgröße des Speichers.
    909842/0711
    3. Halbleiter-Speicher nach Anspruch 1, dadurch gekennzeichnet , daß die ersten Mittel durch einen P-Kanal Feldeffekt-Transistor und die mehreren vierten Mittel durch itf-Kanal Feldeffekt-Transistoren gebildet sind.
    4. Nur-Lese-Speicher mit einer großen Anzahl von in Reihen und Spalten arraigLerten Speicherzellen, wobei die Spalten durch vertikale Leitungen und die Reihen durch horizontale Leitungen definiert sind, gekennzeichnet durc einen ersten Anschlußpunkt (15)» der mit einer bestimmten Anzahl von vertikalen Leitungen verbunden ist, um den Anschluß nur einer vertikalen Leitung zu ermöglichen, welche der jeweiligen Speicherzellen-Spalte benachbart ist, erste Mittel (16)zum Anlegen des ersten Anschlußpunktes an ein erstes Spannungs-Potential (V-m))ι welche zwischen dem ersten Anschlußpunkt und einem Anschluß für das erste Spannungs -Potential angeordnet sind, zweite Mittel (14b) zum Anschließen der bestimmten Anzahl der vertikalen Leitungen (12b) an den ersten Anschlußpunkt, einen Ausgangsanschluß (17) zur Lieferung einer Ausgangsgrefe aus den Speicherzellen, der mit vertikalen Leitungen gekoppelt, ist, welche eine zweite Seite der Spalten definieren, die gegenüber einer ersten Seite liegt, welche durch die bestimmte Anzahl von vertikalen Leitungen definiert ist, und dritte Mittel (25) zum Anschließen der vertikalen Leitungen an ein zweites Spannungs-Potential (Vg3), welche zwischen den vertikalen Leitungen und einem Anschluß für das zweite Spannungs-Potential angeordnet sind.
    5. Nur-Lese-Speicher nach Anspruch 4, dadurch gekennzeichnet , daß an dem Ausgangsanschluß (17) zur Vermeidung einer statischen Ausgangsgröße zwei gegensinnig geschaltete Inverter (19, 20) angeschlossen sind.
    009842/0711
    6. Nur-Lese-Speicher nach Anspruch 4, dadurch gekennzeichnet , daß die ersten Mittel (16) durch einen einzelnen P-Kanal Feldeffekt-Transistor gebildet sind.
    7. Nur-Lese-Speicher nach Anspruch 4, dadurch gekennzeichnet , daß die zweiten Mittel (14b) durch mehrere P-Kanal Feldeffekt-Transistoren gebildet sind, deren jeder mit einer anderen der vertikalen Leitungen verbunden ist.
    8. Nur-üese-Speicher nach Anspruch 4, dadurch gekennzeichnet , daß die dritten Mittel durch mehrere N-Kanal Transistoren gebildet sind, deren jeder mit einer anderen der vertikalen Leitungen verbunden ist.
    9. Speicher zur Speicherung 'von digitalen Daten innerhalb einer digitalen Datenverarbeitungsanlage, dessen Speicherzellen in einem Feld arragiert und in Spalten unterteilt sind, wobei jede der Spalten durch eine erste und »ine zweite vertikale Leitung definiert ist, gekennzeichnet durch einen ersten Anschlußpunkt (15)» erste Mittel (16) zum Anschalten des ersten Anschluß punktes, welche zwischen den ersten Anschlußpunkt und den Anschluß für ein erstes Spannungs-Potential (VDD) geschaltet eind, zweite Mittel (14b) zum Anschalten jeder der ersten, vertikalen Leitungen (12b) an den ersten An-•ehluEptinkt, einen Auegangsanschluß (17)« dritte Mittel (14a) zum Anschalten <tjeder der zweiten vertikalen Leitungen an den Ausgangsanechluß, und vierte Mittel (25) sum Ineelitlttn der treten und der zweiten vertikalen Leitungen (12·, 12b) ·η ein zweites Spannungs-Potential (Vgg), weleh· zwischen, de* ersten bzw« eweiten Leitungen und einen AnBOhlußpuidct des eweiten ßpannungs-Potentials geschaltet sind.
    «09842/0711
    10. Vorrichtung nach Anspruch 9? gekennzeichnet durch fünfte Mittel (18) welche zum Vorspannen des Ausgangsanschlusses (17) zwischen den Ausgangsanschluß und den Anschluß des zweiten Spannungs-Potentials geschaltet sind.
    11. Vorrichtung nach Anspruch 9, gekennzeichnet durch einen ersten und einen zweiten gegensinnig geschalteten Inverter (19* 20), welche an dem Ausgangsanschluß angeschlossen sind.
    12. Vorrichtung nach Anspruch 9, dadurch gekennzeichnet, daß die ersten, die zweiten und die dritten Mittel P-Kanal Feldeffekt-Transistoren und die vierten Mittel F-Kanal Feldeffekt-Transistoren sind.
    13. Nur-Lese-Speicher mit mehreren in einem Feld arraqgfcrten und
    in Spalten eingeteilten Speicherzellen, gekennzeich net durch erste vertikale Leitungen (12"b), die zwischen den Spalten von Speicherzellen liegen, den jeweils benachbarten Spalten zugeordnet sind und für diese als Treibleitungen dienen, zweite vertikale Leitungen (12a), die derart zwischen je zwei Spalten liegen, daß jede der Spalten zwischen einer solchen ersten und einer solchen zweiten vertikalen Leitung liegt, wobei die zweiten vertikalen Leitungen als Leseleitung für je zwei Spalten dienen und die ersten und die zweiten vertikalen Leitung·» auch zur Auswahl der Spalten dienen und alle zweiten Leitungen an einen Ausgangsanschluß (17) für den Speicher geführt sind.
    14. Nur-Lese-Speicher nach Anspruch 13» dadurch gekennzeichnet , daß die ersten vertikalen Leitungen an ein erstes Spannungs-Potential (V-qtj) anschaltbar sind und Mittel (25) vorgesehen sind, sowohl die erafcfn als auch die zweiten Leitungen an ein zweites Spannungs-Potential C^go) anzuschließen.
    $08842/0711
DE19792912692 1978-04-13 1979-03-30 Halbleiter-speicher Withdrawn DE2912692A1 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US05/895,848 US4145759A (en) 1978-04-13 1978-04-13 Virtual power supply ROM

Publications (1)

Publication Number Publication Date
DE2912692A1 true DE2912692A1 (de) 1979-10-18

Family

ID=25405175

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19792912692 Withdrawn DE2912692A1 (de) 1978-04-13 1979-03-30 Halbleiter-speicher

Country Status (5)

Country Link
US (1) US4145759A (de)
JP (1) JPS54138346A (de)
DE (1) DE2912692A1 (de)
FR (1) FR2423031A1 (de)
GB (1) GB2019063A (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3103143A1 (de) * 1980-02-01 1981-12-03 Hitachi, Ltd., Tokyo Halbleiterspeicher

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4202045A (en) * 1979-03-05 1980-05-06 Motorola, Inc. Write circuit for a read/write memory
US4318014A (en) * 1979-07-27 1982-03-02 Motorola, Inc. Selective precharge circuit for read-only-memory
JPS5750390A (en) * 1980-09-10 1982-03-24 Seiko Epson Corp Read-only memory
JPS61134996A (ja) * 1984-12-04 1986-06-23 Nec Corp Ｒｏｍ回路
US4638459A (en) * 1985-01-31 1987-01-20 Standard Microsystems Corp. Virtual ground read only memory
EP0461904A3 (en) * 1990-06-14 1992-09-09 Creative Integrated Systems, Inc. An improved semiconductor read-only vlsi memory
JPH09231783A (ja) * 1996-02-26 1997-09-05 Sharp Corp 半導体記憶装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3613055A (en) * 1969-12-23 1971-10-12 Andrew G Varadi Read-only memory utilizing service column switching techniques
JPS547662B2 (de) * 1974-10-15 1979-04-09
US4093942A (en) * 1975-06-05 1978-06-06 Tokyo Shibaura Electric Co., Ltd. Matrix circuits
US4082966A (en) * 1976-12-27 1978-04-04 Texas Instruments Incorporated Mos detector or sensing circuit

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3103143A1 (de) * 1980-02-01 1981-12-03 Hitachi, Ltd., Tokyo Halbleiterspeicher

Also Published As

Publication number Publication date
GB2019063A (en) 1979-10-24
US4145759A (en) 1979-03-20
FR2423031A1 (fr) 1979-11-09
JPS54138346A (en) 1979-10-26

Similar Documents

Publication Publication Date Title
DE2556275C2 (de) Programmierbare logische Schaltung hoher Dichte
DE102015208720B4 (de) Gatetreibereinheit, Gatetreiberschaltung und Treiberverfahren derselben sowie Anzeigevorrichtung
DE3716518C2 (de)
DE2723821A1 (de) Programmierbare logische anordnung
DE2822219A1 (de) Integrierte logikschaltung
DE2721851A1 (de) Verriegelnder leseverstaerker fuer halbleiterspeicheranordnungen
DE3432973C2 (de)
DE3906895A1 (de) Halbleiterspeichereinrichtung und diese verwendender datenpfad
DE2261786C3 (de)
DE2261786B2 (de) Festwert-Speichereinheit
DE2825190A1 (de) Programmierbare logische anordnung
DE1959870C3 (de) Kapazitive Speicherschaltung
DE102019133640B4 (de) Bitzelle, die eine bit-schreib-maskierungsfunktion unterstützt
DE2706807A1 (de) Einrichtung und verfahren zum verarbeiten von information in form digitaler signale
DE2912692A1 (de) Halbleiter-speicher
DE2165445C3 (de) Logikschaltung
DE2461088A1 (de) Logisches verknuepfungsglied mit hoher arbeitsgeschwindigkeit und damit aufgebaute dekoderschaltung fuer einen bipolaren speicher mit direktem zugriff
EP0348539A1 (de) Programmierbares CMOS-Logik-Feld
DE2162712A1 (de) Adressendecodierlogik für einen Halbleiterspeicher
DE60126011T2 (de) Differenzverstärker, Halbleiteranordnung, Stromversorgungschaltung und elektronisches Gerät, welches die Anordnung benutzt
DE3104880A1 (de) &#34;speicher fuer wahlfreien zugriff&#34;
DE2842690A1 (de) Mos-festwertspeicher
DE1287128B (de) Logische Schaltung mit mehreren Stromlenkgattern
DE2525690C3 (de) Logische DOT-Verknüpfungsschaltung in Komplementär-Feldeffekttransistor-Technik
DE2640731A1 (de) Dynamische decoderstufe

Legal Events

Date Code Title Description
OAP Request for examination filed
OD Request for examination
8139 Disposal/non-payment of the annual fee