DE2842690A1

DE2842690A1 - Mos-festwertspeicher

Info

Publication number: DE2842690A1
Application number: DE19782842690
Authority: DE
Inventors: Leo Albert Gladstein
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1977-10-31
Filing date: 1978-09-30
Publication date: 1979-05-10
Also published as: IT7828240A0; JPS5723957B2; NL7810256A; US4151603A; IT1159144B; SE7809865L; DE2842690C2; FR2410337A1; GB1600878A; FR2410337B1; JPS5467727A

Description

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Anmelderin: International Business Machines

Corporation, Armonk, N. Y. 10504

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IMOS-Festwertspeicher

'üie Erfindung betrifft einen MOS-Festwertspeicher entsprechend

I . I

|dera Oberbegriff des Patentanspruchs 1.

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Bei einem Teil derartiger Festwertspeicher mit Feldeffekt- ι I ι

!transistoren (FET) als Speicher- bzw. Koppelelemente im ' Speicherfeld ist zur Erhöhung der Arbeitsgeschwindigkeit vorgesehen, die als Lese- bzw. Abfühlleitung dienende jeweilige Drain-Verbindungsleitung der FET im Speicherfeld zunächst aufzuladen und anschließend in Abhänigkeit von dem laia jeweiligen selektierten Speicherplatz gespeicherten Zustand, z. B. je nachdem ob ein Koppelelement vorhanden ist oder nicht, die I\a±ühlleitung zu entladen oder nicht. Die Selektion eines FET-Koppelelementes erfolgt dabei durch An-Ilegen eines entsprechenden Spannungsimpulses an die mit dem Gate des Koppel--FET verbundene Wortleitung. Eine Erhöhung der Arbeitsgeschwindigkeit war dabei insofern zu erwarten, 'als infolge der Schwellenspannung der Koppel-FET das Abi führen einer vorher existierenden Ladung durch den Koppel-¹FET einfacher erschien als über ihn eine Ladung zuzuführen. [Bekannte Festwertspeicher dieser Art weisen jedoch den Nach-'teil auf, daß sie sehr empfindlich bezüglich der Zeitbe- !dingungen für das Auftreten der Wort- und Bitleitungssignale [sind, wenn man diese Signale zur Erhöhung der Arbeitsgejschwiruiigkeit möglichst koinzident auftreten Lassen will.

Als Beispiel für den genannten Stand der Technik sei die Veröffentlichung "Head Only Storage Bit Precharge/Sense Circuit" im IbM Technical Disclosure Bulletin, Vol. 17, Nr. 4, September 1974, Seite 1044 genannt. Die Bitleitung ist dort mit

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den Drain-Elektroden der FET-Koppelelemente verbunden und wird auf VH aufgeladen und anschließend daran bedingungsabhängig über das jeweilige FET-Koppelelement im Speicher selbst entladen. Die mit der Gate-Elektrode des Koppel-FET verbundene Wortleitung muß ihr Einschaltsignal vor dem Lese-Aktivierungs- I [signal erhalten, um ein vorzeitiges Entladen der Drain-Leitung ' durch den Lese-Aktivierungs-FET und damit ein ungültiges Aus- _} gangssignal zu vermeiden. Es ist ersichtlich, daß die Ein- I [haltung der Zeitbedingungen far das Bitleitungs- und Wort- ;

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leitungssignal besonders kritisch wird, wenn man diese Signale _t zur Erhöhung der Arbeitsgeschwindigkeit möglichst koinzident auftreten lassen will.

Aufgabe der Erfindung ist die Verbesserung derartiger MOS-Festwertspeicher, so daß die hohen Zeitanforderungen an das Auftreten der Bit- und Wortleitungssignale entfallen können, ohne dadurch Einbußen hinsichtlich der Arbeitsgeschv/indigkeit in Kauf nehmen zu müssen.

Die nach der Erfindung zur Lösung dieser Aufgabe vorgesehenen !»laßnahmen finden sich im Patentanspruch 1. Merkmale vorteilhafter Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet. Zusammengefaßt sieht die Erfindung vor, dai Bitleitungs-Auswahlsignal an die Source-Elektrode der jeweiligen FET-Koppelelemente anzulegen, so daß die gemeinsame Drain- bzw. Abfühlleitung erst entladen werden kann, wenn sowohl an der Bitleitung als auch an der Wortleitung die entsprechenden Einschaltspannungen anliegen. Dadurch kann die Arbeitsgeschwindigkeit eines derartigen Speichers sogar noch erhöht werden, weil man jetzt die Wort- und Bitleitungssignale unkritisch koinzident auftreten lassen kann. Setzt man für die Koppelelemente Verarmungstyp-FET ein, lassen sich darüber hinaus für die Lesesignale erhöhte Spannungshübe erreichen. Setzt man schließlich in dem noch zu beschreibenden Schaltkreis eine impuls-

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!mäßig betriebene Stromquelle ein, kann ferner eine Senkung der IVerlustleistungsaufnähme herbeigeführt werden.

IDie Erfindung wird im folgenden anhand von Ausführungsbei-

I spielen unter Zuhilfenahme der Zeichnungen näher beschrieben^

jEs zeigen;

Fig. 1 ein schematisches Ersatzschaltbild zur Erläuterung des Aufbaus des MOS-Festwertspeichers nach der Erfindung und

Fig. 2 verschiedene Spannungsverläufe zur Erläuterung der Arbeitsweise der Schaltung von Fig. 1.

Die in Fig. 1 mit 2 bezeichnete Leitung ist als Abfühlleitung iait dem Leseverstärker 8 verbunden und stellt für eine ganze
Reine von FET-KoppeIelementen, z. B. 4 und 6, deren gemeinsame Drain-Leitung dar. In gleicher Weise ist eine mit 10 bezeichnete gemeinsame Source·-Leitung für diese Koppel-FET, z. B.
4 und 6, vorgesehen und mit einem Bitleitungs-Adreßdecodierer ,12 verbunden. Die Koppel-FET 4, 6 usw. bilden dabei im Rahmen ides gesamten Speicherfeldes eine von vielen vorgesehen Reihen

mit Koppelelementen.

Das gesamte Speicherfeld kann sich aus mehreren Reihen mit
Koppel-FET 4, 6 usw. und mehreren Spalten, entsprechend den
Koppel-FET 4, 16 sowie 6, 4¹ usw. zusammensetzen. Mit den
Gate-Elektroden der Koppel-FET in den jeweiligen Spalten
sind je nach dem eingeprägten Speichermuster Wortleitungen,
z. B. 14, verbunden. Ist an einer Speicherstelle der eine der iöeiden möglichen Binärzustände "gespeichert", existiert ein
jAnschluß der Wortleitung 14 mit dem Gate des entsprechenden
Koppel-FET, wie das in Fig. 1 für den Koppel-FET 4 angenommen ist. Ein solcher Anschluß der Wortleitung 14 zum Gate des

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Koppel-FET am entsprechenden Speicherplatz existiert nicht, wenn der andere der beiden möglichen Binärzustände vorliegt, !was in Fig. 1 bezüglich der Wortleitung 14 für den Koppel-IFET 16 angenommen ist. Die Wortleitung 14 ist im übrigen 'mit einem Wortleitungs-Decodierer 18 verbunden. In gleicher Weise ist in Fig. 1 noch eine zweite Spalte mit den Koppel-IFET 6 und 4' gezeigt. Für uen Koppel-FET 6 liegt keine Ver- !bindung zur zugehörigen Wortleitung vor; er repräsentiert ,somit den anderen Speicherzustand. Demgegenüber ist der Koppel-FET 4' mit der Wortleitung verbunden und repräsentiert demzufolge wieder den einen Binärzustand.

Der mit 4 bezeichnete Koppel-FET mit an die Wortleitung 14 angeschlossener Gate-Elektrode wird solange nichtleitend bleiben, wie lediglich die Bitleitung 10 die Einschaltbedingung erfüllt, vgl. dazu Fig. 2. Dasselbe gilt, wenn lediglich die Wortleitung 14 (halb) selektiert ist. Der Koppel-FET 4 wird erst leitend, wenn beide Leitungen 10 und 14 die entsprechenden Einschaltsignale, vgl. a und b in Fig. 2, führen, so daß der Koppel-FET 4 voll selektiert ist.

Die in der Schaltung von Fig. 1 weiter vorgesehene Stromquelle bzw. Aufladeschaltung für die Abfühlleitung 2 umfaßt den mit Eigenvorspannung ausgelegten Verarmungstyp-FET 20 (Kennzeichnung D), dessen Drain mit einer Betriebsspannungsquelle

_Q am Anschluß 26 und dessen Source mit der Drain- bzw. Abfühlleitung 2 des Speicherfeldes verbunden ist. Diese Aufladeschaltung mit dem Transistor 20 ist zur Aufladung der Abfühlleitung 2 über einen Koppel-FET, z. B. 4, vorgesehen, nachdem vom Bitleitungs-Decodierer und vom Wortleitungsdecodierer 18 entsprechende Signale zur vollen Selektion des betreffenden Koppel-FET und damit zu dessen Einschaltung geliefert worden sind. Wenn das der Fall ist, wird die Spannung der Abfühlleitung 2 allenfalls relativ langsam ansteigen, verglichen mit dem anderen Fall, bei dem keine Gate-Elektrode

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für den betreffenden Koppel-FET, in diesem Falle 4, vorge- . 'sehen wäre, vgl. dazu den Spattnungsyerlauf d in Fig. 2. Diese ; Spannungsänderung auf der. Abfühlleitung 2 wird dann im Lese- ! verstärker 8 festgestellt. Der Leseverstärker trifft dabei eine Entscheidung aufgrund der unterschiedlichen Anstiegszeiten der Spannung auf der Abfühlleitung 2, je nachdem ob ^: ein solcher Leitungspfad über ein FET-Koppelelement vorliegt oder nicht. :

Die Aufladeschaltung mit dem Transistor 20 kann im Rahmen der ; Erfindung wie folgt vorteilhaft weitergebildet werden. So kann ' einmal für die Spannungsquelle V eine ImpulssSpannungsquelle : eingesetzt werden, vgl. Fig. 2. Die dort für den Spannungsver-i lauf e gezeigte Spannung V_ geht unmittelbar vor der Selek- ; tion des Koppel-FET 4 im Speicherfeld durch den Bitleitungs- ί decodierer 12 und den Wortleitungsdecodierer 18 von null auf ■ acht Volt über. Bei dieser Ausführungsform wird weniger Verlustleistung verbraucht als im Falle einer Gleichspannungsquelle für V .

Weiterhin kann in der Aufladeschaltung bei Verwendung einer Gleichspannungsquelle von ungefähr acht V am Anschluß 26 eine Schaltungsausführung der in Fig. 1 ersichtlichen Art unter Einschluß eines taktgesteuerten Feldeffekttransistors 22 vorgesehen werden, der zwischen die Abfühlleitung 2 und |den Masseanschluß 24 eingefügt ist. In diesem Fall wird mit ^!dem in Fig. 2 bei c gezeigten TaktSpannungsverlauf während des Selektionsvorganges über den Bit- und Wortleitungsdecodierer die Abfühlleitung 2 mit Massepotential verbunden. jNach Abschluß der Selektion eines Koppel-FET im Speicherfeld geht die Taktspannung von +3 V auf Massepotential über, ,wodurch der FET 22 als nach Masse führender Strompfad für !die Aufladeschaltung (ν_β, 20) wegfällt, so daß nunmehr die Spannung der Abfühlleitung 2 ansteigen kann. Diese Spannungs-,anstiegsrate bzw. -geschwindigkeit ist dabei abhängig davon, ι I

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ob ein leitender Koppel-FET, ζ. Β. 4, vorliegt oder nicht. Diese Änderungsgeschwindigkeit des Potentials der Abfühlleitung wird vom Leseverstärker 8 festgestellt.

Ein erheblicher Vorteil der im Rahmen dieser Erfindung angegebenen Schaltung ist darin zu sehen, daß die Abfühlleitung nicht über einen normalerweise als Minimal-Element ausgeleg- ! ten Koppel-FET aufgeladen oder von einem Vorzustand entladen : zu werden braucht. Die Abfühlleitung 2 wird vielmehr während ; des Lesevorgangs über die Aufladeschaltung (V , 20) aufgeladen '] und es ist die Änderungsgeschwindigkeit des Spannungsanstieges , auf der Abfühlleitung 2, die durch den Leseverstärker 8 fest- | gestellt wird. Das Aufladen der großen Abfühlleitungskapa- j zität erfolgt dabei über die (z. B. einmal pro Zeile vorge- j sehene) Aufladeschaltung, in der der dafür in Frage kommende ' Auflade-FET 20 beträchtlich größer ausgelegt werden kann als der Kopppel-FET. Der resultierende Schaltkreis kann daher mit höherer Arbeitsgeschwindigkeit betrieben werden, wobei gleichzeitig die Koppel-Elemente eher noch kleiner ausgelegt werden können, als das bisher der Fall war.

In weiterer, bevorzugter Ausgestaltung der Erfindung können die Koppel-FET, z. B. 4, als FET vom Verarmungstyp ausgebildet sein, um die von der Schwellenspannung herrührende Potentialdifferenz zwischen der Abfühlleitung 2 (Drain-Leitung) und der Source-Leitung 10 im Falle eines leitenden Koppel-FET, ^!z. B. 4, zu beseitigen.

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Claims

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PATENTANSPRÜCHE

i-iÜS-Festwertspeicher, an dessen Speicher stellen an den Kreuzungspunkten von Auswahlleitungen als Koppelelemente i'elcieffeJcttransistoren vorgesehen sind, deren in einer Matrixrichtung miteinander verbundene Drain-Elektroden über eine Abfühlleitung an einen Leseverstärker und deren in der anderen i-iatrixrichtung miteinander verbundene Gate-Elektroden je nach dem betreffenden Speicherzustand über eine Wortleitung an einen Wortleitungsdecodierer angeschlossen sind, dadurch gekennzeichnet, daß die in der einen Matrixrichtung miteinander verbundenen Source-Elektroden der Koppel-Feldeffektransistoren (z. B. 4, 6) über eine jeweilige Bitieitung (10) an einen Bitleitungs-Decodierer (12) angeschlossen sind, daß mit einer Abfühlleitung (2) jeweils eine Aufladeschaltung (V , 20) verbunden ist, die nach abgeschlossener Selektion des hinsichtlich seines Speicherzustandes abzufünlenden Speicherplatzes auf der Abfühlleitung (2) eine in Abhängigkeit vom betreffenden Speicher- bzw. Leitzustand mehr oder weniger schnelle Potentialänderung herbeiführt, und daß mit der Abfühlleitung (2) ein auf die unterschiedlichen Potentialänderungsgeschwindigkeiten ansprechender Leseverstärker (8) gekoppelt ist.

MOS-Festwertspeicher nach Anspruch 1, dadurch gekennzeichnet, daß die Aufladeschaltung (V_n, 20) eine gepulste Spannungsquelle enthält.

jüOS-Festwertspeicher nach Anspruch 2, dadurch gekennzeichnet daß die gepulste Spannungsquelle in der Aufladeschaltung während der Ausbildung der Selektionssignale ausgeschaltet ist.

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iiOS-Festwertspeicher nach Anspruch 1, gekennzeichnet durch eine Gleichspannungsquelle in der Aufladeschaltung (V. , 20), zu der parallel zwischen dia Abfühlieitung (2) und Massepotential (Anschluß 24) ein taktgesteuerter Feldeffektransistor (22) vorgesehen ist.

¹5. MOS-Festwertspeicher nach Ansprucn 4, daaurch gekennzeichnet, daß bis zum Abschluß der Selektion eines Koppel-Feldeffekttransistors der taktgesteuerte FeIdeffekttransistor (22) zur Ableitung der durch die Aufladeschaltung (V, 20) zugeführten Ladung im Einschaltzustand vorgespannt ist.

MOS-Festwertspeicher nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Koppel-Feldeffekl transistoren (z. B. 4, 6) als Verarmungstyp-Feldeffekttransistoren ausgebildet sind.

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