DE2461088A1

DE2461088A1 - Logisches verknuepfungsglied mit hoher arbeitsgeschwindigkeit und damit aufgebaute dekoderschaltung fuer einen bipolaren speicher mit direktem zugriff

Info

Publication number: DE2461088A1
Application number: DE19742461088
Authority: DE
Inventors: Michael Scott Millhollan; Ronald Llewellyn Treadway
Original assignee: Motorola Inc
Current assignee: Motorola Solutions Inc
Priority date: 1973-12-26
Filing date: 1974-12-23
Publication date: 1975-07-03
Also published as: JPS5513055B2; DE2461088B2; FR2256600B1; US3914620A; FR2256600A1; GB1456259A; JPS5098765A

Description

Patentanwälte

DlPL.-ING. LEO FLEUCHAUS DR.-ING. HANS LEYH

Dipl. -Ing. Ernst Rathmann

8 MÖNCHEN 71, den 20. Dez. 1974

M*lchlor«tr«8e 42

I., . ,:. _Μ,ΐη^., ΜΟ183Ρ-1247

t Λ■ ι · ! Motorola, Inc.

5725 East River Road Chicago, Illinois, USA

Logisches Verknüpfungsglied mit hoher Arbeitsgeschwindigkeit und damit aufgebaute Dekoderschaltung für einen bipolaren Speicher mit direktem Zugriff

Die Erfindung betrifft ein schnelles, d.h. mit hoher Geschwindigkeit arbeitendes Verknüpfungsglied mit mehreren emittergekoppelten Invertern, von denen jeder einen ersten und einen zweiten Transistor enthält, deren Emitter verbunden sind, wobei die Basis des ersten Transistors an einen Verbindungspunkt angeschlossen ist, an den ein, ein logisches Eingangssignal darstellendes Signal anlegbar ist, während die Basis des zweiten Transistors mit einer, eine Bezugs spannung führenden Bezugsleitung und die Emitter mit einer Stromquelle verbunden sind. ,

Bekannte Dekoderschaltungen für Speicher aus emittergekoppelter Logik (ECL) erfordern zur Bildung der ODER/NOR-Verknüpfung der Adressenminterme zwei "Stufen" vom Standard ECL-Verknüpfungen (ein Minterm von N-Variablen ist ein Β00Γ sches Produkt dieser N-Variablen, wobei Ho/mü ■ ' jede

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jede Variable entweder in ihrer wahren oder komplementit

rten Form

vorliegt). Bei der bisher verwendeten Logikschaltung zur pekodierung

i der binären Adresseneingänge für einen ECL-Speicher wenden die Adressen-

eingänge direkt an ECL-Inverterschaltungen angelegt, bei denen Lastwiderstände zwischen die Kollektoren der emittergekoppelfen Transistoren und die positive Leitung der Stromversorgung geschaltet sind. Dies bewirkt eine Stufe der Verzögerung der Dekodierschaltung. Die Differenz-Kollektorausgänge sind an die Basen von Emitterfolgerausgangstransistoren mit Mehrfachemittern angeschlossen. Die Mehrfachemitter jedes Ädresseninverters sind zur Bildung einer ODR-Funktion mit den Ausgangsemittern der Emitterfolger der anderen Adresseninverter zusammengeschaltet, um #ie möglichen Maxterme zu liefern (ein Maxterm von N-Variablen ist eine Bool' sehe Summe dieser N-Variablen, wobei jede Variable entweder in ihrer wahren oder in ihrer komplementierten Form vorliegt.). Die auf diese Weise gebildeten Maxtermverbindungspunkte sind dann je-

N N

weils an 2 ECL-Inverter zur Schaffung der 2 Minterm-Funktionen angeschlossen, die die dekodierten Ausgänge liefern. N stellt dabei die Anzahl von Adresseninvertern in der Gruppe dar. Infolge von Schaltungsgrenzen und topologischen bzw. Flächenbegrenzungen, die die Geschwindigkeit der Schaltung reduzieren, ist die maximale Größe der Maxterm-Gruppen gewöhnlich auf drei Adresseneingangsvariable beschränkt. Die Ausgänge der zur Bildung einer ODER-Funktion kombinierten Gruppen sind NOR-Gliedern mit Mehrfacheingängen als Eingänge zugeführt; der Ausgang wird zur Ansteuerung der ausgewählten Speicherreihe oder -spalte verwendet.

Die Aufgabe der Erfindung ist es, eine Schaltung zu schaffen, die mit hoher Geschwindigkeit eine UND-Funktion ausführt, sowie eine Schaltung, die mit hoher Geschwindigkeit eine ODER-Funktion ausführt. Damit soll eine Dekodierschaltungsfunktion mit der Verzögerungszeit lediglich eines Verknüpfungsgliedes herstellbar sein; die schnelle Dekodierschaltung

- 2 - soll

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soll sich für einen ECL-Speicher mit direktem Zugriff eigenen, mit einer geringeren Anzahl von Schaltungskomponenten auskommen und weniger Verlustleistung verbrauchen.

Diese Aufgabe wird erfindungsgemäß durch ein logisches Verknüpfungsglied mit den Merkmalen des Patentanspruchs 1 gelöst. Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen enthalten.

Mit dem erfindungsgemäßen Verknüpfungsglied wird ein schneller

N ECL-Dekoder mit N-Eingängen geschaffen, der eine von 2 -Kombinationen von N-Variablen auswählt. Der Dekoder enthält N-ECL-Inverter, von denen jeder einen ersten und einen zweiten Transistor aufweist, deren' Emitter verbunden und an eine Stromquelle angeschlossen sind. An den Kollektoren des ersten bzw. des zweiten Transistors ergeben sich

komplementäre Ausgangssignale. Der Dekoder enthält außerdem 2 -Dioden-UND-Glieder mit N-Eingängen, von denen jedes an einen Emitterfolgerausgangstransistor angeschlossen ist. Die N-komplementären Ausgangssignale der N-ECL-Inverter sind mit den verschiedenen Kathoden der

N
Dioden zur Bildung 2 möglichen Mintermkombinationen verbunden. Die Aus gangs signale der Emitterfolger können dann für die Ansteuerung der Reihen- oder Spaltenauswahlschaltung eines ECL-Speicherfeldes mit direktem Zugriff verwendet werden.

Der erfindungsgemäße N-Bit binäre Adressendekoder eignet sich also für die Verwendung in einem bipolaren ECL-Speicher mit direktem Zugriff ;(RAM). Jedes der N-Adresseneingangssignale liegt an einem Eingangsanschluß, wird pegelverschoben und an den Eingangsverbindungspunkt eines ECL-Inverters angelegt. Die Ausgänge der ECL-Inverter sind die Kollektoren der emittergekoppelten Transistoren, an denen komplementäre Aus gangs signale erzeugt werden, die den -zugehörigen binären Adresseneingangs Signalen entsprechen. Die von den N-Invertern erzeugten komplemen'·

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tären

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N tären Ausgangssignale sind zur Bildung der möglichen 2 Minterm-

kombinationen an 2 UND-Glieder angeschlossen. Jedes der UND-Glieder enthält einen an eine Stromversorgung angeschlossenen Lastwiderstand sowie NSchottky-Dioden, deren Anoden an den Lastwiderstand angeschlossen sind, während ihre Kathoden mit den Ausgangsanschlüssen der entsprechenden Adresseninverter verbunden sind. Die Anoden der Eingangs dioden jedes UND-Gliedes liegen außerdem an der Basis eines Transistors, dessen Emitter das Signal erzeugt, das der von diesem UND-Glied erzeugten zugehörigen Minterm-Funktion entspricht.

Weitere Vorteile und Merkmale der Erfindung ergeben sich aus der folgenden Beschreibung eines Ausführungsbeispieles anhand der einzigen Figur, die ein schematisches Schaltbild eines erfindungsgemäßen N-Biit-Dekoders darstellt.

Die dargestellte Dekoderschaltung eignet sich zur Auswahl der Reihen oder Spalten eines Feldes von Speicherzellen eines Speichers mit direktem Zugriff (RAM). Der Dekoder 10 enthält N-Eingangspufferschaltungen, darunter die Schaltungen 12, 16 und 20, die alle Emitterfolger sind. Der Ausgang jedes Emitterfolgers ist mit dem Eingang eines ECL-Inverters verbunden. Der Eingang des ECL-Inverters 14 ist mit dem Ausgang des Emitterfolgers 12, der Eingang des ECL-Inverters ist mit dem Ausgang des Emitterfolgers 16 und der Eingang des ECL-Inverters 22 ist mit dem Ausgang des Emitterfolgers 20 verbunden, ι

Jeder der Inverter 14, 18 und 22 erzeugt an den Kollektoren seiner emittergekoppelten Transistoren komplementäre Ausgangssignale.. Der Dekoder 10 enthält außerdem N-UND-Glieder, die UND-Glieder 24, 26 und 28, von denen jedes N-Eingangsdioden aufweist, deren Anoden zusammengeschlossen und an einen Anschluß eines Lastwider-

- 4 - Standes

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Standes geschaltet sind, dessen anderer Anschluß an eine V -Spannungs versorgungsleitung 65 gelegt ist. Die UND-Verknüpfungsglieder 24, 26

und 28 !enthalten Ausgangstreibertransistoren 62, 63 bzw. 65, deren

■ ' N ·

Emitter jeweils eine von 2 Kombinationen der N-Eingangsvariablen

Der Aufbau eines der Eingangspuffer, einer der Adresseninverter und eines der UND-Glieder wird im folgenden im einzelnen beschrieben. Der Aufbau der übrigen Ve rknüpfungs glieder, Puffer und Inverter ist vollkommen gleich.

Der Emitterfolger 12 enthält einen Transistor 32, dessen Kollektor an die V -Leitung 65 geschaltet ist, dessen Basis mit einer Adresseneingangsleitung 30 und dessen Emitter mit einer Stromquelle 34 verbunden sind. Der Adresseninverter- bzw. Inverter 14 weist Transistoren 36 und 3 8 auf, deren Emitter zusammen mit einer Stromquelle 37 verbunden sind. Die Basis des Transistors 36 ist an den Emitter des Emitterfolgertransistors 32 angeschlossen, während sein Kollektor mit einer A -Leitung 44 verbunden ist. Die Basis des Transistors 38 liegt an einer Bezugsspannungsleitung 40 und sein Kollektor an einer A -Leitung 42. In ähnlLcher Weise sind die Kollektoren der emittergekoppelten Transistoren des Adresseninverters 18 an eine Ä -Leitung 48 und eine A -Leitung angeschlossen. Die Kollektoren der emittergekoppelten Transistoren des Adresseninverters 22 sind mit einer Ä^-Leitung 52 bzw. einer A -Leitung verbunden.

Die UND-Glieder 24 enthalten Schottky-Dioden 54, 56 und 58, deren Anoden zusammen an einem Anschluß eines Lastwiderstands-60 liegen, dessen anderer Anschluß mit der V -Leitung 65 verbunden ist. Die Anoden der Schottky-Dioden 54, 56 und 58 sind mit der Basis eines Emitterfolger-Ausgangstransistors 62 verbunden, dessen Kollektor an.der V -Leitung

- 5 - liegt,

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liegt., während sein Emitter mit der Ausgangsleitung 66 verbunden ist (die an den Emitterfolgertransistor angeschlossene Emitterlastschaltung ist lucht dargestellt). Die Kathode der Diode 54 liegt an der Ä -Leitung 44, die Kathode der Diode 56 an der Ä -Leitung 48 und die Kathode der Diode 58 an der Ä-Leitung 52. Die Spannung art der Ausgangsleitung stellt daher die Minterm-Kombination Ä , Ä .. . Ä dar. In gleicher Weise sind die Kathoden der Eingangsdioden der anderen UND-Glieder an die verschiedenen anderen möglichen Kombinationen der Adressen- und adressenkomplementären Leitungen angeschlossen.

Die Wirkungsweise der dargestellten Schaltung kann durch Betrachtung, jedes Betriebs für den Fall beschrieben werden, daß alle Adresseneingangssignale A , A ... A logisch "0^M sind, d.h. einen relativ niedrigen Spannungswert aufweisen. Es sei angenommen, daß V auf Massepotential

liegt, daß V„_ auf -5,2 V liegt, daß eine logische "O" -1,6 V sind, daß hihi

eine logische "1" -0,8 V sind, und daß V-,^-, (die Bezugsspannung) -1,2 V

KL· Jt¹

beträgt. Die Aus gangs spannung aller Emitterfolger 12, 16 und 20 beträgt dann ungefähr -2,4 V, weshalb Q der entsprechenden Adresseninverter ausgeschaltet ist. Der Strom I_ jedes der Adresseninverter fließt daher durch Q . Ein Teil des Stromes I des Adresseninverters

2 G

14 fließt daher durch die Diode D des Dioden-UND-Gliedes 26, um den Transistor 63 auszuschalten. (Der Strom I_, des Adresseninverters 14 teilt sich auf alle Dioden D auf, die mit der Ä -Leitung 44 verbunden sind und von denen einige nicht gezeigt sind) Ein Teil des Stromes I_, des Adresseninverters 18 fließt durch die Diode D_ des Dioden-UND-

Lr \ 2

Gliedes 28 und schaltet den Transistor 65 aus. Die Dioden-UND-Glieder 26 und 28 sind dadurch nicht ausgewählt. Kein Strom (abgesehen von vernachlässigbaren Leckströmen) fließt jedoch durch die Dioden D , D₉.. . D des Dioden-UND-Gliedes 24. Der gesamte Strom durch den Widerstand 60 fließt daher in die Basis des Transistors 62, so daß das

- 6 - Dioden-

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Dioden-UND-Glied 24 ausgewählt ist und die Spannung am Emitter des Ausgangstransistors 62 die Mintermkombination Ä , Ä_o.. . Ä darstellt. Andere Kombinationen der Eingangsvariablen A , A .. .A führen jeweils zur Auswahl eines und nur eines der anderen Dioden-UND-Glieder.

Die Arbeitsgeschwindigkeit der oben beschriebenen Dekodierschaltung ist äußerst schnell und nahezu einer Durchschnittsverzögerung eines ECL-Verknüpfungsgliedes äquivalent, da die Dioden-UND-Glieder im wesentlichen als Lastschaltung für die emittergekoppelten Transistoren Q₁ und Q₀ der ECL-Adresseninverter dienen. Die erfindungsgemäße Logikschaltung kommt daher mit einer um ein Verknüpfungsglied geringeren Verzögerungs zeit aus, als die zuvor beschriebene bekannte Dekodierschaltung. Es hat sich außerdem herausgestellt, daß die Topologie bzw. die Flächenaufteilung der Verbindungsschemata unter Einschluß der Ä , A₁, Ä , etc. Leitungen effizienter ist als das Verbindungs schema des zuvor beschriebenen bekannten Systems, bei dem zur Schaffung von ODER-Funktionen die Emitter, verbunden sind. Außerdem ist die Verlustleistung des erfindungsgemäßen Dekoders erheblich geringer als die der bekannten Schaltung, da der durch die nicht ausgewählten UND-Glieder fließende Strom, auch durch die ECL-Adresseninverter fließt; beim bekannten

Schema bzw. bekannten Schaltung waren die Leitungen der !zur Bildung einer ODER-Funktion zusammengeschalteten Emitter, die Idie verschiedenen Maxterme darstellen, auf ungefähr drei Eingangsvariable

beschränkt, während ein stromverbrauchender Inverter und ein Emitterfolger für jede Gruppe von drei Eingangsvariablen vorgesehen werden mußten, wodurch die Verlustleistung weiter erhöht wurde.

Obwohl jegliche Art von Dioden für die Dioden-UND-Glieder verwendet werden kann, ist die Verwendung von Schottky-Dioden vorteilhaft infolge der.hohenf Geschwindigkeit, des hohen Wirkungsgrades und der hohen Dichte der Schottky-Dioden.

\ : - 7 - ' Zusammen-

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Zusammengefaßt schafft die Erfindung eine Schaltungstechnik, die einen einfachen Aufbau großer binärer Adressendekoder unter Verwendung von ECL-kompatiblen Schaltungsteilen erlaubt. ECL-Verknüpfungsglieder, die mit einer Schottky-Diode verbunden sind, und der Dekoder führen zu einer schnellen Dekodierfunktion, die die Schaltungsverzögerung der gesamten Kodierfunktion auf die eines einzigen Verknüpfungsgliedes reduziert. Der Ersatz vieler bei dem bekannten Aufbau erforderlichen Transistoren und die Verwendung topologisch bzw, flächenmäßig dichter Schottky-Dioden führt zu einem höheren Schaltungsgewinn und einer reduzierten Halbleiterscheibenfläche. Das Konzept der vorliegenden Erfindung ist anwendbar für die binäre Adressendekodierung bei vielen großen bipolaren Speichern und»stellt eine schnelle Verwirklichung von UND- und ODER-Funktionen in ECL-Schaltungen mit direktem Zugriff dar.

Obwohl die Erfindung unter Bezug auf ein spezielles Ausführungsbeispiel beschrieben wurde, sind für den Fachmann im Rahmen der Erfindung verschiedene Änderungen zur Anpassung an verschiedene Bedingungen möglich.

- 8 - Patentansprüche

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Claims

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Pat entans prüche

(Xj Logisches Verknüpfungsglied mit hoher Arbeitsgeschwindigkeit, mit mehreren . .emittergekoppelten Invertern, von denen jeder einen ersten und einen zweiten Transistor enthält, deren Emitter verbunden sind, wobei die Basis des ersten Transistors an einen Verbindungspunkt angeschlossen ist, an den ein, ein logisches Eingangssignal darstellendes Signal anlegbar ist, während die Basis des zweiten Transistors mitieiner, eine Bezugs spannung führenden Bezugsleitung und die Emitter mit einer Stromquelle verbunden sind, dadurch gekennzeichnet, daß die Anoden einer Vielzahl von Dioden (D ... D) zusammen an einen Lastwiderstand (60) angeschlossen sind, der zwischen diesen Anoden und einer ersten Spannungsleitung (V^J liegt, daß einer der Kollektoren jeder der Vielzahl von.emittergekoppelten Invertern (14, 18, 2.2) jeweils mit der Kathode einer der Dioden verbunden ist.
2. Verknüpfungsglied nach. Anspruch 1, dadurch gekennzeichnet, daß die Basis eines Ausgangstransistors (62, 63, 65) an die Anoden der Dioden (D bis D) angeschlossen ist, während sein Kollektor mit der ersten Spannungsleitung (V ) und sein Emitter mit einem Ausgangsverbindungspunkt des Verknüpfungsgliedes verbunden sind.
3. Verknüpfungsglied nach einem der Ansprüche 1 oder 2, gekennzeichnet durch eine Vielzahl· von Emitterfolgerschaltungen (32), deren Ausgänge jeweils an einen Verbindungspunkt eines der emittergekoppelten Inverter (14, 18, 22) angeschlossen ist, während ein Eingangsverbindungspunkt jedes Emitterfolgers an eine Leitung angeschlossen ist, an die ein Eingangslogiksignal anlegbar ist.

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4. Verknüpfungsglied nach einem der Ansprüche 1 bis 3, dadurch

' gekennzeichnet, daß die DiOdCn(D₁ bis D) Schottky-Dioden sind.
5. Verknüpfungsglied nach einem der Ansprüche 1 bis 4, gekennzeichnet durch die Verwendung bei einem schnellen ECL-

N
Dekoder für die Auswahl einer aus 2 -Kombinationen von N-Eingangsvariablen mit N-ECL-Invertern (14, 18, 22), von denen jeder einen ersten und einen zweiten Transistor (Q , Q) aufweist, deren

J- 2t

Emitter zur Erzeugung komplementärer Ausgangssignale an den Kollektor des ersten bzw. des zweiten: Transistors an eine Strom-

N
quelle (37) angeschlossen sind, mit 2 N-Eingangsdioden-UND-Gliedern (24, 26, 28), bei denen jeweils ein Lastwiderstand (60) zwischen den Anoden der N-Dioden jedes UND-Gliedes und einer ersten Spannungsleitung (V _n) angeschlossen ist, wobei die Kollektoren des ersten und des zweiten der emittergekoppelten Transistoren der N-ECL-Inverter jeweils an die Kathoden der Dioden zur Bildung der 2

sind.

N
der 2 Mintermkombination der N-Eingangsvariablen angeschlossen

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