DE2461088B2 - Logisches verknuepfungsglied mit hoher arbeitsgeschwindigkeit und damit aufgebaute dekoderschaltung fuer einen bipolaren speicher mit direktem zugriff - Google Patents

Description

Die Erfindung betrifft ein schnelles, d. h. mit hoher Geschwindigkeit arbeitendes Verknüpfungsglied mit mehreren emittergekoppelten Invertern, von denen jeder einen ersten und einen zweiten Transistor enthält, deren Emitter verbunden sind, wobei die Basis des ersten Transistors an einen Verbindungspunkt angeschlossen ist, an den ein, ein logisches Eingangssignal darstellendes Signal anlegbar ist, während die Basis des zweiten Transistors mit einer, eine Bezugsspannung führenden Bezugsleitung und die Emitter mit einer Stromquelle verbunden sind.

Bekannte Dekoderschaltungen für Speieher aus emittergekoppelter Logik (ECL) erfordern zur Bildung der ODER/NOR-Verknüpfung der Adressenminterme ίο zwei »Stufen« von Standard ECL-Verknüpfungen (ein Min term von N Variablen ist ein Boolsches Produkt dieser N Variablen, wobei jede Variable entweder in ihrer wahren oder komplementierten Form vorliegt). Bei der bisher verwendeten Logikschaltung zur Dekodierung der binären Adresseneingänge für einen ECL-Speicher werden die Adresseneingänge direkt an ECL-InvertersrhaJiungen angelegt, bei denen Lastwiderstände zwischen die Kollektoren der emittergekoppelten Transistoren und die positive Leitung der Stromversorgung geschaltet sind. Dies bewirkt eine Stufe der Verzögerung der Dekodierschaltung. Die Differenz-Kollektorausgänge sind an die Basen von Emittcrfolgerausgangstransistoren mit Mehrfachemittern angeschlossen. Die Mehrfachemitter jedes Adresseninverters sind zur Bildung einer ODR-Funktion mit den Ausgangsemittern der Emitterfolger der anderen Ad-ess?ninverter zusammengeschaltet, um die möglichen Maxterme zu liefern (ein Maxterm von N Variablen ist eine Boolsche Summe dieser N Variablen, wobei jede Variable entweder in ihrer wahren oder in ihrer komplementierten Form vorliegt). Die auf diese Weise gebildeten Maxtermverbindungspunkte sind dann jeweils an 2"ECL-Inverter zur Schaffung der 2"Minterm-Funktionen angeschlossen, die die dekodierten Ausgänge liefern. N stellt dabei die Anzahl von Adresseninvertern in der Gruppe dar. Infolge von Schaltungsgrenzen und topologischen bzw. Flächenbegrenzungen, die ü,e Geschwindigkeit der Schaltung reduzieren, ist die maximale Größe der Maxterm-Gruppe gewöhnlich auf drei Adresseneingangsvariable beschränkt Die Ausgänge der zur Bildung einer ODER-Funktion kombinierten Gruppen sind NOR-Gliedern mit Mehrfacheingängen als Eingänge zugeführt; der Ausgang wird zur Ansteuerung der ausgewählten Speicherreihe oder -spalte verwendet.

Die Aufgabe der Erfindung ist es, eine Schaltung zu schaffen, die mit hoher Geschwindigkeit eine UND-Funktion ausführt, sowie eine Schaltung, die mit hoher Geschwindigkeit eine ODER-Funktion ausführt. Damit soll eine Dekodierschaltungsfunktion mit der Verzögerungszeit lediglich eines Verknüpfungsgliedes herstellbar sein; die schnelle Dekodierschaltung soll sich für einen ECL-Speicher mit direktem Zugriff eignen, mit einer geringeren Anzahl von Schaltungskompunenten auskommen und weniger Verlustleistung verbrauchen.

Diese Aufgabe wird erfindungsgemäß durch ein logisches Verknüpfungsglied mit den Merkmalen des Patentanspruchs 1 gelöst. Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen enthalten. Mit dem erfindungsgemäßen Verknüpfungsglied wird ein schneller ECL-Dekoder mit N Eingängen geschaffen, der eine von 2^N Kombinationen von N Variablen auswählt Der Dekoder enthält /VECL-Inverter, von denen jeder einen ersten und einen zweiten Transistor ⁶S aufweist deren Emitter verbunden und an eine Stromquelle angeschlossen sind. An den Kollektoren des ersten bzw. des zweiten Transistors ergeben sich komplementäre Ausgangssignale. Der Dekoder enthält

außerdem 2^N Dioden-UND-Glieder mit N Eingängen, von denen jedes an einen Emitterfolgerausgangstransistor angeschlossen ist Die N komplementären Ausgangssignale der NECL-Inverter sind mit den verschiedenen Kathoden der Dioden zur Bildung 2^N möglichen s Mintermkombinationen verbunden. Die Ausgangssignale der Emitterfolger können dann für tue Ansteuerung der Reihen- oder Spaltenauswahlschaltung eines ECL-Speicfrfrfeldes mit direktem Zugriff verwendet werden.

Der erfindungsgemäße N Bit binäre Adressendekoder eignet sich also für die Verwendung in einem bipolaren ECL-Speicher mit direktem Zugriff (RAM). Jedes der NAdresseneingangssignale liegt an einem Eingangsanschluß, wird pegelverschoben und an den Eingangsverbindungspunkt eines ECL-Inverters angelegt Die Ausgänge der ECL-lnverter sind die - Kollektoren der emittergekoppelten Transistoren, an denen komplementäre Ausgangssignale erzeugt werden, die den zugehörigen binären Adresseneingangssignalen entsprechen. Die von den N Invertern erzeugten komplementären Ausgangssignale sind zur Bildung der möglichen 2^N Mintermkombinationen an 2* UND-Glieder angeschlossen. Jedes der UND-Glieder enthält einen an eine Stromversorgung angeschlossenen Lastwiderstand sowie N Schottky- Dioden, deren Anoden an den Lastwiderstand angeschlossen sind, während ihre Kathoden mit den Ausgangsanschlüssen der en'sprechenden Adresseninverter verbunden sind. Die Anoden der Eingangsdioden jedes UND-Gliedes liegen außerdem an der Basis eines Transistors, dessen Emitter das Signal erzeugt, das der von diesem UND-Glied erzeugten zugehörigen Minterm-Funktion entspricht.

Weitere Vorteile und Merkmale der Erfindung ergeben sich aus der folgenden Beschreibung eines Ausführungsbeispiels anhand der einzigen Figur, die ein schematisches Schaltbild eines erfindungsgemäßen N Bit-Dekoders darstellt.

Die dargestellte Dekoderschaltung eignet sich zur Auswahl der Reihen oder Spalten eines Feldes von Speicherzellen eines Speichers mit direktem Zugriff (RAM). Der Dekoder 10 enthält N Eingangspufferschaltungen, darunter die Schaltungen 12,16 und 20, die alle Emitterfolger sind. Der Ausgang jedes Emitterfolger ist mit dem Eingang eines ECL-Inverters verbunden. Der Eingang des ECL-Inverters 14 ist mit dem Ausgang des Emitterfolgers 12, der Eingang des ECL-Inverters 18 ist mit dem Ausgang des Emitterfolgers 16 und der Eingang des ECL-Inverters 22 ist mit dem Ausgang des Emitterfolgers 20 verbunden.

Jeder der Inverter 14, 18 und 22 erzeugt an den Kollektoren seiner emittergekoppelten Transistoren komplementäre Ausgangssignale. Der Dekoder 10 enthält außerdem NUND-Glieder, die UND-Glieder 24, 26 und 28, von denen jedes N Eingangsdioden aufweist, deren Anoden zusammengeschlossen und an einen Anschluß eines Lastwiderstandes geschaltet sind, dessen anderer Anschluß an eine Vct~Spannungb ersorgungsleitung 65 gelegt ist. Die UN D-Verknüpfungsglieder 24,26 und 28 enthalten Ausgangstreibertransistoren 62, 63 bzw. 65, deren Emitter jeweils eine von 2^N Kombinationen der N Eingangsvariablen A₀, A\... /4/vliefern.

Der Aufbau eines der Eingangspuffer, einer der Adresseninverter und eines der UND-Glieder wird im folgenden im einzelnen beschrieben. Der Aufbau der übrigen Verknüpfungsglieder, Puffer und Inverter ist vollkommen eleich.

Der Emitterfolger 12 enthält einen Transistor 32, dessen Kollektor an die Vcc-Leitung 65 geschaltet ist dessen Basis mit einer Adresseneingangsleitung 30 und dessen Emitter mit einer Stromquelle 34 verbunden sind. Der Adresseninverter- bzw. Inverter 14 weist Transistoren 36 und .38 auf, deren Emitter zusammen mit einer Stromquelle 37 verbunden sind Die Basis des Transistors 36 ist an den Emitter des Emitterfolgertransistors 32 angeschlossen, während sein Kollektor mit einer Al-Leitung 44 verbunden ist. Die Basis des Transistors 38 liegt an einer Bezugsspannungsleitung 40 und sein Kollektor an einer ^-Leitung 42. In ähnlicher Weise sind die Kollektoren der emittergekoppelten Transistoren des Adresseninverters 18 an eine Ä~₂-Leitung 48 und eine /^-Leitung 46 angeschlossen. Die Kollektoren der emittergekoppelten Transistoren des Adresseninverters 22 sind mit einer A^z-Leitung 52 bzw. einer An-Leitung 50 verbunden.

Die UND-Glieder 24 enthalten Schottky-Dioden 54, 56 und 58, deren Anoden zusammen an einem Anschluß eines Lastwiderstands 60 liegen, dessen anderer Anschluß mit der Vcc-Leitung 65 verbunden ist. Die Anoden der Schottky-Dioden 54,56 und 58 sind mit der Basis eines Emitterfolger-Ausgangstransistors 62 verbunden, dessen Kollektor an der Vo~Leitung 65 liegt, während sein Emitter mit der Ausgangsleitung 66 verbunden ist (die an den Emitterfolgertransistor angeschlossene Emitterlastschaltung ist nicht dargestellt). Die Kathode der Diode 54 liegt an der ApLeitung 44, die Kathode der Diode 56 an der A₂- Leitung 48 und der Kathode der Diode 58 an der Äv-Leitung 52. Die Spannung an der Ausgangsleitung 66 stellt daher die Minterm-Kombination Au A₂...An dar. In gleicher Weise sind die Kathoden der Eingangsdioden der anderen UND-Glieder an die verschiedenen anderen möglichen Kombinationen der Adressen- und adressenkomplementären Leitungen angeschlossen.

Die Wirkungsweise der dargestellten Schaltung kann durch Betrachtung, jedes Betriebs für den Fall beschrieben werden, daß alle Adresseneingangssignale Au A]...An logisch »0« sind, d.h. einen relativ niedrigen Spannungswert aufweisen. Es sei angenommen, daß Vcc auf Massepotential liegt, daß V_Ee auf

- 5,2 V liegt daß eine logische »0« -1,6 V sind, daß eine logische»l« — 0,8 V sind, und daß VR£f(die Bezugsspannung) -1,2V beträgt. Die Ausgangsspannung aller Emitterfolger 12, 16 und 20 beträgt dann ungefähr

— 2,4 V, weshalb Oi der entsprechenden Adresseninverter ausgeschaltet ist Der Strom Ic jedes der Adresseninverter fließt daher durch Q₂. Ein Teil des Stromes Ic des Adresseninverters 14 fließt daher durch die Diode D\ des Dioden-UND-Gliedes 26, um den Transistor 63 auszuschalten. (Der Strom Ig des Adresseninverters 14 teilt sich auf alle Dioden D\ auf, die mit der Ai-Leitung 44 verbunden sind und von denen einige nicht gezeigt sind.) Ein Teil des Stromes Ic des Adresseninverters 18 fließt durch die Diode D₂ des Dioden-UND-Gliedes 28 und schaltet den Transistor 65 aus. Die Dioden-UND-Glieder 26 und 28 sind dadurch nicht ausgewählt. Kein Strom (abgesehen von vernachlässigbaren Leckströmen) fließt jedoch durch die Dioden D\, D₂... Dn des Dioden-UND-Gliedes 24. Der gesamte Strom durch den Widerstand 60 fließt daher in die Basis des Transistors 62, so daß das Dioden-UND-Glied 24 ausgewählt ist und die Spannung am Emitter des_ Ausgangstransistors 62 die Mintermkombination A\, X₂... A_n darstellt. Andere Kombinationen der Eingangsvariablen Ai,

Ai.. ■ An führen jeweils zur Auswahl eine und nur eines der anderen Dioden-UND-Glieder.

Die Arbeitsgeschwindigkeit der oben beschriebenen Dekodierschaltung ist äußerst schnell und nahezu einer Durchschnittsverzögerung eines ECL-Verknüpfungsgliedes äquivalent, da die Dioden-UND-Glieder im wesentlichen als Lastschaltung für die emittergekoppelten Transistoren Qi und Qi der ECL-Adresseninverter dienen. Die erfindungsgemäße Logikschaltung kommt daher mit einer um ein Verknüpfungsglied geringeren to Verzögerungszeit aus, als die zuvor beschriebene bekannte Dekodierschaltung. Es hat sich außerdem herausgestellt, daß die Topologie bzw. die Flächenaufteilung der_Verbindungsschemata unter Einschluß der Ai, A_u Ai, etc. Leitungen effizienter ist als das Verbindungsschema des zuvor beschriebenen bekannten Systems, bei dem zur Schaffung von ODER-Funktionen die Emitter verbunden sind. Außerdem ist die Verlustleistung des erfindungsgemäßen Dekoders erheblich geringer als die der bekannten Schaltung, da der _κ durch die nicht ausgewählten UND-Glieder fließende Strom auch durch die ECL-Adresseninverter fließ ι; beim bekannten Schema bzw. bekannten Schaltung waren die Leitungen der zur Bildung einer ODER-Funktion zusammengeschalteten Emitter, die die verschiedenen Maxterme darstellen, auf ungefähr drei Eingangsvariable beschränkt, während ein stromverbrauchender inverter und ein Emitterfolger für jede Gruppe von drei Eingangsvariablen vorgesehen werden mußten, wodurch die Verlustleistung weiter erhöht wurde.

Obwohl jegliche Art von Dioden für die Dioden UND-Glieder verwendet werden kann, ist die Verwen dung von Schottky-Dioden vorteilhaft infolge der hohei Geschwindigkeit, des hohen Wirkungsgrades und de hohen Dichte der Schottky-Dioden.

Zusammengefaßt schafft die Erfindung eine Schal tungstechnik, die einen einfachen Aufbau großer binäre Adressendekoder unter Verwendung von ECL-kompa tiblen Schaltungsteilen erlaubt. ECL-Verknüpfungsglie der, die mit einer Schottky-Diode verbunden sind, um der Dekoder führen zu einer schnellen Dekodierfunk tion, die die Schaltungsverzögerung der gesamtei Kodierfunktion auf die eines einzigen Verknüpfungs gliedes reduziert. Der Ersatz vieler bei dem bekanntei Aufbau erforderlichen Transistoren und die Verwen dung topologisch bzw. flächenmäßig dichter Schottky Dioden führt zu einem höheren Schaltungsgewinn un< einer reduzierten Halbleiterscheibenfläche. Das Kon zept der vorliegenden Erfindung ist anwendbar für di< binäre Adressendekodierung bei vielen großen bipola ren Speichern und stellt eine schnelle Verwirklichunj von UND- oder ODER-Funktionen in ECL-Schaltun gen mit direktem Zugriff dar.

Obwohl die Erfindung unter Bezug auf ein spezielle: Ausführungsbeispiel beschrieben wurde, sind für dei Fachmann im Rahmen der Erfindung verschieden! Änderungen zur Anpassung an verschiedene Bedingun gen möglich.

Hierzu 1 Blatt Zeichnungen

Claims (5)

Patentansprüche:

1. Logisches Verknüpfungsglied mit hoher Arbeitsgeschwindigkeit mit mehreren emittergekoppelten Jnvertern, von denen jeder einen ersten und einen¹".zweiten Transistor enthält, deren Emitter verbunden sind, wobei die Basis des ersten Transistors an einen Verbindungspunkt angeschlossen ist, an den ein, ein logisches Eingangssignal darstellendes Signal anlegbar ist, während die Basis des zweiten Transistors mit einer, eine Bezugsspannung führenden Bezugsleitung und die Emitter mit einer Stromquelle verbunden sind, dadurch gekennzeichnet, daß die Anoden einer Vielzahl von Dioden (A - - - D_n) zusammen an einen Lastwiderstand (60) angeschlossen sind, der zwischen diesen Anoden und einer ersten Spannungsleitung (Vcc) liegt, daß einer der Kollektoren jeder der Vielzahl von emittergekoppelten Invertern (t4, 18, 22) jeweils mit der Kathode einer der Dioden verbunden ist.

2. Verknüpfungsglied nach Anspruch 1, dadurch gekennzeichnet, daß die Basis eines Ausgangstransistors (62, 63,65) an die Anoden der Dioden (£?i bis D_n) angeschlossen ist, während sein Kollektor mit der ersten Spannungsleitung (V_Cv) und sein Emitter mit einem Ausgangsverbindungspunkt des Verknüpfungsgliedes verbunden sind.

3. Verknüpfungsglied nach einem der Ansprüche 1 oder 2, gekennzeichnet durch eine Vielzahl von Emitterfolgerschaltungen (32), deren Ausgänge jeweils an einen Verbindungspunkt eines der emittergekoppelten Inverter (14,18,22) angeschlossen ist, während ein Eingangsverbindungspunkt jedes Emitterfolgers an eine Leitung angeschlossen ist, an die ein Eingangslogiksignal anlegbar ist.

4. Verknüpfungsglied nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Dioden (Di bis D_n) Schottky-Dioden sind.

5. Verknüpfungsglied nach einem der Ansprüche 1 bis 4, gekennzeichnet durch die Verwendung bei einem schnellen ECL-Dekoder für die Auswahl einer aus 2* Kombinationen von /V Eingangsvariablen mit N ECL-lnvertern (14,18, 22) von denen jeder einen ersten und einen zweiten Transistor (Pi, Q₂) aufweist, deren Emitter zur Erzeugung komplementärer Ausgangssignale an den Kollektor des ersten bzw. des zweiten Transistors an eine Stromquelle (37) angeschlossen sind mit 2" N Eingangsdioden-UND-Gliedern (24, 26, 28), bei denen jeweils ein Lastwiderstand (60) zwischen den Anoden der N Dioden jedes UND-Gliedes und einer ersten Spannungsleitung (V_Cr) angeschlossen ist, wobei die Kollektoren des ersten und des zweiten der emittergekoppelten Transistoren der NECL-Inverter jeweils an die Kathoden der Dioden zur Bildung der 2" Mintermkombination der N Eingangsvariablen angeschlossen sind.