DE2933753A1 - Speicher - Google Patents

Speicher

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DE2933753A1 DE19792933753 DE2933753A DE2933753A1 DE 2933753 A1 DE2933753 A1 DE 2933753A1 DE 19792933753 DE19792933753 DE 19792933753 DE 2933753 A DE2933753 A DE 2933753A DE 2933753 A1 DE2933753 A1 DE 2933753A1
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    • H10B10/10—SRAM devices comprising bipolar components

Description

DIP L.-PHY S. F. ENDLICH gering 26. Juli 1979
PATENTANWALT s/br 2933753
FON
TELEFON: MÖNCHEN 84 38
PHONE:
5S)ASf MÖNCHEN
DIPL-PHYS. F. ENDLICH, POSTFACH, D-8034 GERMERlNG TELEX: 521730pateD
Meine Akte: G-4661
General Instrument Corporation Clifton, N.J., USA
Speicher
Die Erfindung betrifft einen Speicher gemäß dem Oberbegriff des Patentanspruchs 1.
Die I L-Technik (integrierte Injektion-Logik) ist eine relativ neue Entwicklung in der Herstellungstechnik von bipolaren Halbleitern, welche bei der Herstellung von Schaltungen mit hohem Integrationsgrad benutzt werden. Durch diese Technik ist es möglich, Bereiche von unterschiedlichen Transistoren verschmelzen zu lassen, um die Schaltungsdichte zu erhöhen und die vorher erforderlichen Transistor-Zwischenverbindungen zu beseitigen. Die Leistungs-
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Charakteristiken von I L-Schaltungen kann denjenigen, die nach anderen, bekannten Techniken hergestellt wurden, entsprechen
oder verbessert sein. Beispielsweise können I L-Schaltungen schneller arbeiten als N-Kanal-MOS-Schaltungen und verbrauchen weniger Leistung als CliOS-Schaltungen, d.h. die Gruppen hoher Geschwindigkeit und niedriger Leistung aus der MOS-Familie.
2
Auf dem Bipolar-Sektor bietet die I L-Technik die Möglichkeit, hohe bipolare Geschwindigkeiten beizubehalten, da die Schaltungen LSI-Komplexitäten erreichen oder überschreiten, die vorher nur durch MOS-Techniken zugesichert werden konnten.
Die grundsätzliche I L-Logikeinheit weist einen bipolaren Inverter-Transistor und einen bipolaren Injektor-Transistor auf.Der Inverter besteht aus einem npn-Hultiemitter-Transistor, der im inversen Betrieb betrieben wird. In diesem Betrieb arbeiten konventionelle bipolare npn-Emitter als Kollektoren. Die Basissteuerung des npn-Inverter-Transistors wird durch eine laterale pnp-Stromquelle erhalten, die als Injektor-Transistor bezeichnet wird. Auf dem Chip sind bestimmte diffundierte Gebiete des pnp-Injektor-Transistors integriert (verschmolzen) mit denjenigen des
2 npn-Inverters im Substrat (bulk silicon). Die I -L-Technik kann nach der üblichen bipolaren Epitaxial-Technologie ausgeführt werden. Infolgedessen können integrierte Schaltungs-Chips mit
2
I L in bestehenden bipolaren Produktionsanlagen hergestellt
werden, so daß eine andere Bipolar-Technologie mit der I L-Logik auf dem gleichen Chip kombiniert werden kann.
2
Die hohe Packungsdichte von I L resultiert aus der Einfachheit ihrer vermischten bzw. verschmolzenen Struktur in dem Substrat bzw. Silicium-Substrat (bulk silicon). Diese Einfachheit zeigt
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sich in einigen die Dichte verbessernden Merkmalen des Chip-Layout einschließlich der kleinen Zahl von Kontakten je Steuerelektrode (gate), in der vollständigen Abwesenheit von diffundierten Widerständen, im Fehlen der Verdrahtung innerhalb der Zellen und im einfachen Programm der Verdrahtung zwischen den Zellen.
Andere Vorteile der I L-Technologie beinhalten die Anforderungen an niedrige Speisespannung, typischerweise 0,7 V im Vergleich zu 5,0 V bei MOS-Elementen, die Immunität gegenüber Geräusch und anderen Beeinträchtigungen und die Fähigkeit, große Änderungen
2 der Speisequellen zu tolerieren. Darüber hinaus zeigen I L-Elemente ein nahezu konstantes Produkt aus Leistung/Verzögerung über große Bereiche logischer gate-Geschwindigkeit (Schaltgeschwindigkeit) und Leistungsverlust.
2 Wegen der vorstehenden Vorteile der I L-Technologie ist ersichtlich,
daß Schaltungen, die teilweise oder vollständig durch I L-Technologie hergestellt werden, eine bedeutendere Rolle in der Herstellung von Schaltungen mit hohem Integrationsgrad spielen. Daher ist
es für Schaltungs-Designer erforderlich, Grundschaltungen mit I L zu entwickeln, die Funktionen ausführen, welche den Grundschaltungen ähnlich sind, die bei anderen Technologien benützt werden.
2 Wegen der unterschiedlichen Eigenschaften der I L-Elemente bzw. -Technik sind neue Schaltungs-Konzipierungen erforderlich, um die
2
Grundschaltungen der I L-Technik zu liefern.
Eine der Grundschaltungen, die im Augenblick in der Elektronik-Industrie weit verbreitet ist, ist eine Speicherschaltung. Derartige Schaltungen sind entweder Speicher von der Art mit direktem Zugriff (RAM) oder von der Art Festwertspeicher (ROM). RAM weisen eine
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Matrix von Speichereinheiten auf, die adressierbar sind und bei Befehl gelesen oder geschrieben werden können, während ROM eine Matrix von Speichereinheiten haben, die physikalisch derart hergestellt werden, daß sie Bits von Informationen repräsentieren, die bei Adressierung gelesen werden können, jedoch nicht geändert werden können.
RAM sind in unterschiedlichsten Arten bekannt und verwenden unterschiedliche Mengen an Transistoren abhängig von den Herstellungstechniken, die benützt werden, und abhängig von den Erfordernissen der Schaltung. Viele der RAM-Konfigurationen, beispielsweise Einzeltransistor- und Dreitransistor-MOS-Einheiten hängen von der bestehenden Kapazität des Transistors ab, um eine Ladung zu speichern, die entweder für einen hohen oder einen niedrigen logischen Zustand repräsentativ ist. In derartigen Schaltungen ist die Signal-Wiedererlangungs-Fähigkeit (signal restoration capability) erforderlich, da die gespeicherte Ladung schnell verschwindet und somit periodisch wieder erneuert werden muß. Bei bestimmten Schaltungsauslegungen entfernt das Lesen der Information einer Einheit die darin gespeicherte Ladung, die daher wieder erneuert werden muß, wenn die Information beibehalten werden soll.
Der Erfindung liegt daher die Aufgabe zugrunde, eine Speichereinheit
zu schaffen, die entsprechend den I L-Erfordernissen konzipiert ist und mit der üblichen Bipolar-Technologie vergleichbar ist. Diese Aufgabe wird erfindungsgemäß durch den Gegenstand des Patentanspruchs 1 gelöst. Weitere Ausgestaltungen der Erfindung ergeben sich aus den Unteransprüchen.
2 Die Erfindung schafft insbesondere eine RAM-Einheit, welche die I L-Erfordernisse erfüllt und vergleichbar mit der üblichen Bipolar-
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Technologie ist. Die I L-RAM-Einheit arbeitet mit relativ hoher Geschwindigkeit und relativ niedrigem Leistungsverlust.
Außerdem wird eine I L-RAM-Einheit geschaffen, welche die darin gespeicherte Information beibehält, solange Leistung zugeführt wird und somit keine Einrichtung zur Ladungserneuerung erfordert.
Erfindungsgemäß wird eine Speichereinheit bzw. ein Speicher von solcher Art geschaffen, der mit einer Speisequelle, einer Daten-Eingabe/Ausgabe-Flußleitung, einer Lese-Befehlsleitung und einer Schreib-Befehlsleitung in einem RAM verbunden werden kann. Der erfindungsgemäße Speicher weist eine Vielzahl von Inverter-Transistoren auf, die jeweils einen Basisanschluß, einen an Masse geschalteten Emitteranschluß und einen oder mehrere Kollektoranschlüsse haben. Eine gleiche Zahl von Injektor-Transistoren ist vorgesehen, die als Stromquelle für Unterschiedliche der Inverter-Transistoren fungieren. Die Injektor-Transistoren haben jeweils einen mit Hasse verbundenen Basisanschluß, einen Emitteranschluß, der an die Speisequelle angeschlossen ist, und einen Kollektoranschluß, der an den Basisanschluß einer der Inverter-Transistoren geschaltet ist. Der Basisanschluß jedes Inverter-Transistors ist an einen Kollektoranschluß eines der Injektor-Transistoren angeschlossen.
Es ist eine Einrichtung zur Kreuzschaltung eines ersten und zweiten Inverter-Transistors zur Bildung einer Flip-Flop-Schaltung vorgesehen. Der Zustand des Flip-Flops wird durch die darin gespeicherten Daten bestimmt. Zwischen und an die Lese-Befehls-, Schreib-Befehls- und Daten-Fluß-Leitungen einerseits und die in Kreuzschaltung vorgesehenen ersten und zweiten Inverter-Transistoren andererseits
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ist eine Einrichtung geschaltet, um den Datenfluß zwischen der Datenleitung und den in Kreuzschaltung vorgesehenen ersten und zweiten Inverter-Schaltungen entsprechend Signalen zu steuern, die an die Lese- und Schreib-Leitungen angelegt werden.
Die Einrichtung zur Steuerung des Datenflusses weist eine Lese-, Schreib-Steuerung, Daten-Eingabe-Fluß-Einrichtung und eine Daten-Ausgabe-Fluß-Einrichtung auf. Die Einrichtung für den Daten-Eingabe-Fluß enthält einen dritten Inverter-Transistor, dessen Basisanschluß an die Daten-Flußleitung angeschlossen ist, einen vierten Inverter-Transistor, dessen Basisanschluß über eine erste Verbindung an den Kollektor des dritten Inverter-Transistors angeschlossen ist und einen fünften Inverter-Transistor, dessen Basisanschluß über eine zweite Verbindung an einen Kollektor des vierten Inverter-Transistors geschaltet ist. Der Kollektoranschluß des vierten Inverter-Transistors und der Kollektoranschluß des fünften Transistors sind an den Kollektoranschluß des ersten bzw. zweiten, in Kreuzschaltung vorgesehenen Transistors geschaltet.
Die Schreibsteuerung enthält einen sechsten Inverter-Transistor, dessen Basis an die Schreibbefehls-Leitung geschaltet ist und erste und zweite Kollektoranschlüsse, die an die erste und zweite Verbindung geschaltet sind.
Die Einrichtung für den Daten-Ausgabe-Fluß enthält einen siebten Inverter, dessen Dasisanschluß über eine dritte Verbindung an einen Kollektoranschluß eines der in Kreuzschaltung vorgesehenen ersten und zweiten Inverter-Transistors angeschlossen ist. Ein Kollektoranschluß des siebten Inverter-Transistors ist mit der Daten-Eingabe/ Ausgabe-Fluß-Leitung verbunden.
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-12~ 2333753
Die Lesesteuerung enthält einen achten Inverter-Transistor,dessen Basis mit der Lesebefehls-Leitung verbunden ist. Der Kollektor des achten Inverter-Transistors ist an die dritte Verbindung geschaltet.
Jeder Inverter-Transistor weist einen vertikalen npn-Bipolar-Transistor auf. Jeder Injektor-Transistor weist einen lateralen pnp-Bipolar-Transistor auf. Jeder Injektor-Transistor arbeitet als Stromquelle für den zugeordneten Inverter-Transistor.
Die Erfindung bezieht sich insbesondere auf eine RAM-Einheit, die
entsprechend den I L-Herstellungs-Techniken hergestellt ist. Der erfindungsgemäße Speicher bzw. jede Speichereinheit weist eine Vielzahl von bipolaren Inverter-Transistoren und eine gleiche Zahl von Injektor-Transistoren auf, die jeweils als Stromquelle für einen der Inverter-Transistoren arbeiten. Es ist eine Einrichtung zur Kreuzschaltung eines ersten und zweiten Inverter-Transistors zur Bildung eines Flip-Flops vorgesehen. Dritte, vierte und fünfte Inverter-Transistoren liefern einen Eingangs-Datenfluß von der Datenleitung zu den in Kreuzschaltung befindlichen ersten und zweiten Inverter-Transistoren entsprechend einem sechsten Schreibsteuer-Inverter-Transistor, der geschaltet ist, um ein Schreibsignal zu empfangen. Ein siebter Inverter-Transistor liefert einen Daten-Ausgangs-Fluß zwischen den ersten und zweiten in Kreuz geschalteten Inverter-Transistoren und der Datenleitung entsprechend einem achten Lesesteuer-Inverter-Transistor, der zum Empfang eines Lesesignals geschaltet ist.
In folgenden wird eine bevorzugte Ausführungsform des Speichers anhand der Zeichnung zur Erläuterung weiterer Merkmale beschrieben.
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Es zeigen:
Fig. 1 ein Blockschaltbild einer typischem RAM-Einheit mit einer Vielzahl von Speichereinheiten gemäß der Erfindung.
2 Fig. 2 eine schematische Darstellung einer I L-RAM-Einheit nach der Erfindung, und
2 Fig. 3 ein zusammengestelltes Layout der I L-RAH-Einheit gemäß der Erfindung zur Veranschaulichung ihrer Topologie.
Fig. 1 veranschaulicht eine Matrixanordnung aus Speichereinheiten gemäß der Erfindung und einen peripheren Adressen-Dekoder, eine Eingabe/Ausgabe-Logik, und eine Lese/Schreib-Logik, die zugeordnet ist. Es ist zu beachten, daß der Adressen-Dekoder, die Eingabe/Ausgabe-Logik und die Lese/Schreib-Logik konventionelle Bipolarschaltungen sind, die zur Ausführung dieser Funktionen an sich bekannt sind. Diese Schaltungen bilden keinen Teil vorliegender Erfindung und sind daher nicht weiter beschrieben.
Die Speicherzellen 10 sind in Reihen und Spalten angeordnet, wobei die spezielle Zahl jeweils Sache der Konstruktionswahl ist. Zur vereinfachten Bezugnahme sind daher die Spalten mit 1...X und die Reihen mit l...y bezeichnet, so daß die Zelle 10 in der ersten Spalte und ersten Reihe mit 1-1, usw. bezeichnet ist, während die Zelle 10 in der letzten Spalte und letzten Reihe mit x-y bezeichnet ist.
Jede Speichereinheit oder Zelle 10 weist drei externe Verbindungen auf. Jede Zelle 10 ist an eine vertikale Daten-Eingabe/Ausgabe-Flußleitung, an eine horizontale Schreibbefehlsleitung und eine horizontale Lesebefehlsleitung angeschlossen. Jeder der vertikalen Daten-
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Eingabe/Ausgabe-Flußleitungen, die mit Di...Dx bezeichnet sind, ist an einen separaten Ausgang eines Adressen-Dekoders und eine Eingabe/Ausgabe-Logikschaltung 11 angeschlossen· Die Adressen-Dekoder- und Eingabe/Ausgabe-Logikschaltung 11 vermag Lese- und Schreibbefehlssignale von einer Lese/Schreib-Befehlssignalleitung 12 empfangen, Adressen-Kodiersignale auf einer Adressen-Kodierleitung 14 und Eingabedaten auf einer Daten-ZufUhrungsleitung 16 (data-in line). Die Schaltung 11 ist auch an die Daten-Ausgabeleitung 18 angeschlossen.
Normalerweise sind die Signale, die an jede der Schreibleitungen Wl...Wy und an jede der Leseleitungen Rl...Ry angelegt werden, hoch, d.h. auf dem logischen "!"-Zustand. Dies behält den Speicherabschnitt der Speichereinheiten gegenüber den jeweiligen Daten-Eingabe/Ausgabe-Flußleitungen D1...D isoliert. Zwei Operationen sind möglich, nämlich Lesen und Schreiben. Vor jeder Operation wird ein kodiertes Adressensignal,das von der nicht gezeigten Adressenschaltung üblichen Aufbaues erzeugt wird, von den Schaltungen 11 und 20 über die Leitung 14 bzw. 24 empfangen. Das kodierte Adressensignal wird durch jede der Schaltungen Π und 20 dekodiert und zwar derart, daß eine einzige Zelle 10 für eine spezielle Operation ausgewählt wird. Ein Lese/Schreibbefehlssignal, das von einer entsprechenden, konventionellen und nicht gezeigten Schaltung erzeugt wird, wird durch jede der Schaltungen 11,20 Über die Leitung 12 empfangen, welches anzeigt, welche Art von Operation auszuführen ist.
Als Beispiel sei angenommen, daß eine Leseoperation hinsichtlich der Zelle 1-1 ausgeführt werden soll. Für eine Leseoperation erzeugt die Schaltung 20 ein Signal mit niedrigem Zustand, d.h. ein Signal "0"
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auf der Leseleitung/ die der Reihe von Zellen zugeordnet ist, in welcher die zu lesende Zelle sich befindet. Wenn somit beispielsweise die Zelle 1-1 zu Lesen ist, ändert das Signal auf der Leitung R. seinen Zustand vom hohen Zustand in den niedrigen Zustand durch die Schaltung 20, während alle übrigen
Leseleitungen Rrt...R und alle Schreibleitungen W,...W auf dem 2 y * 1 y
hohen "V'-Zustand verbleiben. Dies läßt den Speicherabschnitt der Zelle 1-1 mit der vertikalen Dateneingabe/Ausgabe-Flußleitung bzw. Flußlinie D. verbinden. Die Flußlinie D. ist über die Schaltung 11 mit der Datenausgangslinie (Leitung) 18 derart verbunden, daß die in der Zelle 1-1 gespeicherten Daten auf der Leitung 18 auftreten. Es ist zu beachten, daß die Speicherabschnitte der übrigen Zellen der Reihe 1, d.h. der Zellen 2-1, 3-1...x-1 ebenfalls mit den zugehörigen Linien D ...D verbunden sind, wenn die Leseleitung R. auf den niedrigen Zustand geschaltet wird. Da die Schaltung 12 die Linien D~..,D nicht mit der Datenausgangsleitung 18 verbindet, da nur die Spalte 1 adressiert wurde, hat diese Schaltung keine Wirkung auf die Ausgangsdaten. Da die Speicherzelle gemäß der Erfindung auf nicht löschende Weise ausliest, beeinträchtigt die Tatsache, daß die nicht adressierten Zellen in der Reihe 1 mit den zugehörigen Dateneingabe/Ausgabe-Flußlinien verbunden sind, nicht nachteilig die darin gespeicherten Daten.
Eine Schreiboperation hinsichtlich der Zelle 1-1 wird dadurch ausgeführt, daß die Schreibleitung W. der entsprechend dem Adressencode ausgewählten Reihe auf Null geändert wird,d.h. auf den Zustand "0", während die übrigen Schreibleitungen W2»««W und alle Leseleitungen R1...R auf dem Zustand "I" beibehalten werden. Die in die Zelle
• y
einzuschreibenden Daten werden an die Dateneingangsleitung 16 angelegt. Die Dateneingabe/Ausgabe-Flußleitung D-, die entsprechend dem
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Adressencode ausgewählt ist, wird mit der Leitung 18 durch die Schaltung 11 derart verbunden, daß die zu schreibenden Daten in die ausgewählte Zelle an die zugeordnete Dateneingabe/Ausgabe-Flußleitung (Dateneingabe/Ausgabe-Flußlinie) angelegt, die der betreffenden Zelle zugeordnet ist und danach werden die Daten in den Speicherabschnitt der ausgewählten Zelle geschrieben.
l/enn beispielsweise eine "1" in die Zelle 1-1 geschrieben wird, ergibt sich der logische Zustand "1" auf der Leitung 16. Die Schaltung 11 läßt die Leitung 16 mit der Leitung D verbinden. Die Schaltung 20 läßt die Schreibleitung W auf den niedrigen logischen Zustand ("0") schalten, während alle anderen Schreibleitungen W-...W und alle Leseleitungen R,- ···* auf dem logischen 2 y 1 y
"1"-Zustand verbleiben. Nachdem die Information der Leitung D in den Speicherabschnitt der Zelle 1-1 eingeschrieben wurde, wird die Leitung D1 von der Leitung 16 durch die Schaltung 11 getrennt und die Schreibleitung W1 wird auf den logischen "!"-Zustand zurückverbracht, wodurch der Speicherabschnitt der Zelle 1-1 von der Leitung D isoliert (getrennt) wird.
Die interne Operation der I L-RAM-Einheit gemäß der Erfindung ist
am besten durch die Erläuterung unter Bezugnahme auf Fig.2 ersichtlich; Fig. 2 ist eine schematische Darstellung einer typischen Einheit 10. Während eine einzige Zelle 10 zum Zwecke der Erläuterung ausgewählt wurde, ist ersichtlich, daß alle Zellen 10 identischen Aufbau haben. Die Zelle 10 weist acht Inverter-Transistoren Q1 bis
Q auf, die jeweils einen vertikalen npn-Bipolar-Transistor aufo
weisen. Jeder Inverter-Transistor wird im inversen Betrieb betrieben, so daß die Multi-Emitter derselben als Kollektoren arbeiten, was durch die Nomenklatur dargestellt ist.
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An jeden Inverter-Transistor Q bis Q ist ein Injektor-Transi-
I O
stör Q * bis Q0 1 angeschlossen, welche laterale pnp-Bipolar-Tran-1 ο
sistoren sind, die als Stromquelle für den zugeordneten Inverter-Transistor arbeiten. Jeder Inverter-Transistor Q bis Q hat einen
I ο
oder mehrere Kollektoranschlüsse, einen mit dem Kollektor des zugeordneten Injektor-Transistors verbundenen Basisanschluß und einen Emitteranschluß, der über die Basis des zugeordneten Injektor-Transistors an Masse geschaltet ist. Der Emitter jedes Injektor-Transistors Q1 1 bis Q " ist an eine gemeinsame Sammelleitung 26 1 8
geschaltet, die ihrerseits mit einer nicht dargestellten positiven Speisequelle verbunden ist.
Jeder Injektor-Transistor liefert eine Basissteuerung für den zugeordneten Inverter-Transistor über den Kollektor des Injektor-Transistors, der mit der Basis des Inverter-Transistors verbunden ist. Da die Zwischenverbindungen zwischen jedem Inverter-Transistor und zugeordnetem Injektor-Transistor gleich sind, wird die Schaltung nach Fig.2 dadurch erläutert, daß nur eine Zwischenverbindung zwischen den Inverter-Transistoren diskutiert wird; es ist ersichtlich, äaB jeder Inverter-Transistor einen zugeschalteten Injektor-Transistor aufweist, der als Stromquelle für ihn arbeitet.
Transistoren Q und Q sind in Kreuzschaltung vorgesehen, um eine 6 7
Flip-Flop-Konstruktion zu bilden. Der Basisanschluß des Transistors
Q ist an den Kollektoranschluß 25 des Transistors Q geschaltet. 6 7
Auf gleiche Weise ist der Basisanschluß des Transistors CL an einen Kollektoranschluß 27 des Transistors Q über einen Verbindungsknoten
29 geschaltet. Transistoren Q , Q und Q sind zwischen die kreuzgeschalteten Transistoren Q und CL einerseits und die Dateneingabe/
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Ausgabelinie D. andererseits geschaltet, so daß eine Dateneingabe-Einrichtung gebildet wird. Die Basis des Transistors Q- ist an die Leitung bzw. Linie D. geschaltet. Die Basis des Transistors Qc ist an den Kollektor des Transistors Q_ über einen Verbindungsknoten 28 angeschlossen. Die Basis des Transistors Q ist an einen
Kollektor 31 eines Transistors Q_ über einen Verbindungsknoten
geschaltet. Ein Kollektor 33 des Transistors Q_ ist über einen
Verbindungsknoten 29 an die Basis des Transistors Q7 sowie an den Kollektor 27 des Transistors Q. geschaltet. Der Kollektor 32 des
Transistors Q^ ist über einen Verbindungsknoten 34 an die Basis des Transistors Q und den Kollektor 25 des Transistors Q7 geschaltet.
Der Transistor Q befindet sich zwischen den kreuzgeschalteten Transistoren Q, und Q7 einerseits und der Leitung D, andererseits/ so daß eine Ausgangsdaten-Flußeinrichtung geschaffen wird. Der Transistor Q1 ist mit seinem Basisanschluß über einen Verbindungsknoten 36 an einen Kollektoranschluß 35 des Transistors Q, geschaltet. Der Kollektoranschluß 37 des Transistors Q^ ist an die Leitung D. geschaltet.
Die Transistoren Q0 und Q. sind mit der Lese- bzw. Schreibleitung
3 4
verbunden und arbeiten als Lesesteuerung bzw. Schreibsteuerung. Der Transistor Q_ ist rait seiner Basis an die Leseleitung R. geschaltet, während sein Kollektoranschluß 39 an den Knoten 36 geschaltet ist. Der Transistor Q. ist mit seinem Basisanschluß an
die Schreibleitung H. und mit seinen Kollektoranschlüssen 41,43 an einen Knoten 28 bzw. 30 geschaltet.
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Normalerweise würde die Zelle durch eine 11I" sowohl auf der Leseleitung R, als auch auf der Schreibleitung VL nicht gewählt sein. Eine "1" würde einem Spannungspegel von etwa 0,7 V und der Wert "0" einem Spannungspegel von etwa 0,1 V entsprechen. Eine "1" auf der Lese- und Schreibleitung R ,W läßt die Lesesteuerung Q„ und die Schreibsteuerung Q. in den Leitzustand schalten, so daß die Verbindungspunkte 28,30 und 36 auf Masse geschaltet werden, infolgedessen die Transistoren Q.,Q_ und CL nicht leitend sind, wobei die in Kreuzschaltung vorgesehenen
Transistoren Q, und Q-, gegenüber der Leitung D1 getrennt bzw. 6 / 1
abgeschaltet sind. Dadurch wird das Flip-Flop aus den Transistoren CL und CL, das den Speicherabschnitt der Zelle darstellt, 6 /
in dem vorliegenden Zustand gesperrt.
Eine Schreiboperation wird dadurch ausgeführt,daß die in den Speicherabschnitt der Zelle zu schreibenden, gewünschten Daten an die Dateneingabe/Ausgabe-Flußlinie angelegt werden, die der Spalte der Zelle zugeordnet ist, in welcher sich die ausgewählte Zelle befindet, in diesem Fall an D<· Die der Reihe von Zellen, in welcher sich die ausgewählte Zelle befindet, zugeordnete Schreibleitung wird durch eine "1" auf eine "0" gesteuert, während die entsprechende Leseleitung, die der ausgewählten Reihe zugeordnet ist, in diesem Fall R., sowie die anderen Lese- und Schreibleitungen R. bis R und W bis W im Zustand "1" verbleiben. Das 2 y 2 y
Anlegen einer "0" an die Schreibungleitung W1 läßt den Transistor Q, sperren, so daß die Dateneingabe-Flußeinrichtung, bestehend aus den Transistoren Q9/Qc und QR die Leitung D. an das Flip-Flop schaltet, das aus den Transistoren Q. und Q-. besteht. Dadurch nimmt
ο /
das Flip-Flop einen Zustand an, welcher den Daten auf der Daten-
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eingabe/Ausgabe-Flußlinie D entspricht.
Wenn sich beispielsweise die Linie bzw. Leitung D im Zustand "1" befindet, wird der Transistor Q leitc-nd, der Transistor Q
2
wird gesperrt und der Transistor Q wird leitend. Dadurch wird
der Transistor Q gesperrt und der Transistor CL leitend. Wenn andererseits die Daten auf der Dateneingabe/Ausgabeleitung einen dem niedrigen Zustand entsprechenden Zustand haben, d.h. sich im Zustand "0" befinden, bleibt der Transistor CL gesperrt, der
Transistor Q wird leitend und der Transistor Q wird gesperrt. 5 ο
Dadurch wird der Transistor Q gesperrt und der Transistor Q leitend. Wenn der logische Zustand der Schreibleitung W. niedrig wird ("0"), paßt sich der Zustand des Flip-Flops, bestehend aus den in Kreuzschaltung vorliegenden Transistoren CL und CL an den Zustand der Daten an, die an die Leitung D. angelegt werden. Wenn der Zustand der Schreibleitung R in den hohen Zustand ("1") zurückkehrt, wird das Flip-Flop, bestehend aus den Transistoren CL und
Q7, wieder von der Dateneingabe/Ausgabe-Flußleitung D. abgeschaltet
(getrennt).
Eine Leseoperation wird dadurch ausgeführt, daß die der Reihe entsprechende Leseleitung, in welcher die ausgewählte Zelle angeordnet ist, in diesem Fall die Leseleitung R , in den "O"-Zustand gesteuert wird, während alle übrigen Leseleitungen R bis R und alle Schreibleitungen W, bis W auf dem "1"-Zustand gehalten werden.
1 y
Das Anlegen eines "O"-Zustandes an die Leseleitung R1 läßt den
Transistor Q sperren, wodurch die Datenausgabe-Flußeinrichtung, der Transistor Q , das Flip-Flop aus den kreuzgeschalteten Transistoren Qz und CL an die Leitung D schaltet. Wenn der Transistor Q
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leitend ist, wird der Transistor Q. gesperrt, so daß die Leitung D. nicht an Masse geschaltet wird und somit sich.im Zustand "1" befindet. Wenn andererseits der Transistor Q.
nicht leitend ist, wird der Transistor Q. leitend, infolgedessen die Leitung D. an Masse gelegt wird und dadurch in den Zustand "0" verbracht wird. Wenn der Transistor Q durch eine 11O" auf
der Leseleitung R eingeschaltet, d.h. leitend wird, wird der Zustand des Flip-Flops aus den kreuzgeschalteten Transistoren Q und Q an die Leitung D angelegt.
Fig. 3 zeigt ein typisches zusammengestelltes Layout einer Speicherzelle 10 gemäß der Erfindung. Die gestrichelten Linien geben Metall wieder, während die von links unten nach rechts oben schraffierten Bereiche Kontaktöffnungen wiedergeben; die strichpunktierten Linien geben Kollektor-Diffusionsbereiche an, die voll ausgezeichneten Linien die Basis-Diffusionsabschnitte und die von rechts unten nach links oben schraffierten Bereiche den Isolationsrand. Fig. 3 zeigt
ein typisches I L-Prozeß-Layout und dient nur dazu, eine bekannte Methode zur Herstellung von Speicherzellen der erfindungsgemäßen Art wiederzugeben. Andere weiter entwickelte Verfahren eignen sich für das Grundkonzept der Speicherzelle gemäß der Erfindung.
e e r s e 11 e

Claims (12)

  1. Patentansprüche
    Speicher für Speicherschaltungen mit einer Speisequelle,
    einer Daten-Eingabe/Ausgabe-Leitung, einer Leseleitung und
    einer Schreibleitung,
    dadurch gekennzeichnet,
    daß eine vorbestimmte Zahl von Inverter-Transistoren (Q, bis
    Q ) vorgesehen ist, von denen jeder einen Basisanschluß,
    8
    einen mit Masse verbindbaren Emitter-Anschluß und wenigstens einen Kollektoranschluß aufweist, OaB eine vorbestimmte Zahl von Injektor-Transistoren (Q1 1 bis Q ') angeordnet ist, von
    I ο
    denen jeder einen mit Masse verbindbaren Basisanschluß, einen mit der Speisequelle (26) verbindbaren Emitter-Anschluß und einen mit dem Basisanschluß eines der ersten Inverter-Transistoren (Q bis Q) verbundenen Kollektoranschluß aufweist,
    1 ο
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    daß eine Einrichtung zur Kreuzverbindung eines ersten und eines zweiten Inverter-Transistors (Q./CL) zur Bildung einer Flip-Flop-Konfiguration vorgesehen ist, daß der Zustand des Flip-Flops durch die in ihm gespeicherten Daten bestimmt ist, daß ein Teil der Inverter-Transistoren (Q1 bis CL, Qfl) zwischen und an die Lese-, Schreib- und Daten-Leitungen (R,W,D) einerseits und die in Kreuzschaltung geschalteten ersten und zweiten Inverter-Transistoren (Q,/Q-,)
    andererseits zur Steuerung des Datenflusses zwischen der Datenleitung (D) und den in Kreuzschaltung geschalteten ersten und zweiten Inverter-Transistoren (Q ,Q ) entsprechend den an
    ο 7
    die Lese- und Schreibleitung (R,W) angelegten Signalen geschaltet sind.
  2. 2. Speicher nach Anspruch 1, dadurch gekennzeichnet, daß die Steuereinrichtung (Q1 bis Qg/Q«) für den Datenfluss eine Lesesteuerung (Q„)/ eine Schreib-Steuerung (Q.)/ eine Daten-Eingabe-Fluss-Einrichtung (Qo'^k'^o) unc* eine Daten-Ausgangs Fluss-Einrichtung (Q1) aufweist.
  3. 3. Speicher nach Anspruch 2, dadurch gekennzeichnet, daß die
    Einrichtung (0ο/0,-/0Λ) für den Daten-Eingabe-Fluss zwischen zoo
    die Daten-Flußlinie (d) und die kreuzgeschalteten ersten und zweiten Inverter-Transistoren (Q,/Q-.) geschaltet ist.
    ο /
  4. 4. Speicher nach Anspruch 3, dadurch gekennzeichnet, daß die Schreibsteuerung (Q.) zwischen die Einrichtung (Q0,Q1.,Q0)
    4 Z 0 O
    für den Daten-Eingabe-Fluß und die kreuzgeschalteten ersten und zweiten Inverter-Transistoren (Q,,Q7) geschaltet ist und
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    zur Verbindung der Einrichtung (Q«,Q5/CL) für den Daten-Eingabe-Fluß mit den in Kreuzschaltung vorgesehenen Inverter-Transistoren angeordnet ist.
  5. 5. Speicher nach Anspruch 2, dadurch gekennzeichnet, daß die Einrichtung (Q1) für den Daten-Ausgabe-Fluß zwischen die Daten-Flußleitung (D) und die beiden ersten und zweiten in Kreuzschaltung vorgesehenen Inverter-Transistoren geschaltet ist.
  6. 6. Speicher nach Anspruch 5, dadurch gekennzeichnet/ daß die Lese-Steuerung (CL) zwischen die Einrichtung (Q..) für den Daten-Ausgabe-Fluß und die kreuzgeschalteten ersten und zweiten Inverter-Transistoren (Q,,Q_) geschaltet ist, und
    6 /
    zur Verbindung der Einrichtung (Q.*) für den Daten-Ausgabe-Fluß mit den ersten und zweiten in Kreuzschaltung vorgesehenen Inverter-Transistoren (QzrQ?) dient.
  7. 7. Speicher nach Anspruch 2, dadurch gekennzeichnet, daß die
    Einrichtung (Qo'^k'^o) ^ür ^en Daten-Ein9abe-f:luß einen dritten Inverter-Transistor (Q_) aufweist, dessen Basisanschluß an die Daten-Flußleitung angeschlossen ist, einen vierten Inverter-Transistor (Q,-)/ dessen Basisanschluß über eine erste Verbindung (28) an den Kollektor des dritten Inverter-Transistors (Q„) geschaltet ist, einen fünften Inverter-Transistor (Qq), dessen Basisanschluß über eine
    zweite Verbindung (30) an den Kollektoranschluß des vierten Inverter-Transistors (Q5) geschaltet ist, und daß der andere Kollektor des vierten Inverter-Transistors (θ.) bzw. des
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    vierten Inverter-Transistors (Q0) rait dem Kollektor des
    ersten bzw.-mit dem Kollektor des zweiten Inverter-Transistors (Q, bzw. Q7) der in Kreuzkopplung geschalteten Inverter-Transistören geschaltet ist.
  8. 8. Speicher nach Anspruch 7, dadurch gekennzeichnet, daß die Schreib-Steuerung (Q.) einen sechsten Inverter-Transistor (Q ) aufweist/ dessen Basisanschluß mit der Schreibleitung (W) verbunden ist, und dessen erste und zweite Kollektoranschlüsse mit der ersten bzw. zweiten Verbindung (0-,Q7) verbunden ist.
  9. 9. Speicher nach Anspruch 2, dadurch gekennzeichnet, daß die Einrichtung (Q1) für den Daten-Ausgabe-Fluß einen siebten Inverter-Transistor (Q,) aufweist, dessen Basisanschluß über eine dritte Verbindung (36) an den Kollektoranschluß eines der in Kreuzschaltung vorgesehenen ersten und zweiten Inverter-Transistors geschaltet ist,und daß ein Kollektoranschluß (37) der Einrichtung an die Daten-Leitung (D) angeschlossen ist.
  10. 10. Speicher nach Anspruch 9, dadurch gekennzeichnet, daß die Lese-Steuerung (Q«) einen achten Inverter-Transistor (Q_) aufweist, dessen Basis mit der Leseleitung (R) verbunden ist und dessen Kollektor an die dritte Verbindung (36) geschaltet ist.
  11. 11. Speicher nach Anspruch 1, dadurch gekennzeichnet, daß jeder Inverter-Transistor (Q1 bis Q_) einen vertikalen npn-
    I ο
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    Bipolar-Transistor darstellt.
  12. 12. Speicher nach Anspruch 1 oder 11, dadurch gekennzeichnet, daß jeder Injektor-Transistor (Q bis Q) einen lateralen
    1 ο
    pnp-Bipolar-Transistor darstellt.
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DE2933753A 1978-12-04 1979-08-21 Statische RAM-Speicherzelle in I&uarr;2&uarr; L-Technik Expired DE2933753C2 (de)

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US05/966,020 US4193126A (en) 1978-12-04 1978-12-04 I2 L Ram unit

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DE2933753A1 true DE2933753A1 (de) 1980-06-12
DE2933753C2 DE2933753C2 (de) 1983-10-20

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ID=25510830

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DE2933753A Expired DE2933753C2 (de) 1978-12-04 1979-08-21 Statische RAM-Speicherzelle in I&uarr;2&uarr; L-Technik

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JP (1) JPS5823676B2 (de)
DE (1) DE2933753C2 (de)
GB (1) GB2036488B (de)

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GB2036488B (en) 1983-03-23
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