DE2629893A1

DE2629893A1 - Zellenadressierbare matrix

Info

Publication number: DE2629893A1
Application number: DE19762629893
Authority: DE
Inventors: Dileep P Bhandarkar; Wiliiam Clay Choate
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1975-07-03
Filing date: 1976-07-02
Publication date: 1977-01-20
Also published as: GB1550675A; FR2316692A1; FR2316692B1; NL7607336A

Description

Patentanwälte

DipL-Ing. Dipl.-Chem. Dipl.-Ing.

E. Prinz - Dr. G. Hauser - G. Leiser 26298

Ernsbergerstrasse 19

8 München 60

Unser Zeichen: T 2047 30.Juni 1976

TEXAS INSTRUMENTS INCORPORATED
13500 North Central Expressway
Dallas, Texas, V.St.A.

Zellenadressierbare Matrix

Die Erfindung bezieht sich auf eine zellenadressierbare Matrix, beispielsweise eine Speichermatrix, und insbesondere auf eine solche Matrix, bei der fehlerhafte Zellen durch funktionsfähige Zellen ohne Beeinflussung der normalen externen Adressierung der Matrix ersetzt werden können.

Zellenadressierbare Matrizen sind bereits bekannt. Beispielsweise sind bitadressierbare Speichermatrizeh mit Direktzugriff, die sowohl mit bipolaren Halbleiterbauelementen als auch mit Metall-Isolator-Halbleiterbauelementen ausgeführt sind, funktionsmässig auf beispielsweise einem einzigen Halbleiter-Chip mit ihren eigenen Decodierern sowie der Eingabe/Ausgabe-Logik und der Organisationsschaltung untergebracht worden. In der USA-Patentanmeldung 3 436 738 ist ein Beispiel einer bitadressierbaren Speichermatrix mit bipolaren Bauelementen beschrieben, während in der USA-Patentschrift 3 740 731 eine bipolare Speichermatrix mit

Schw/Ba

609883/0915

MOS-Bauelementen beschrieben ist. Ein weiteres Beispiel einer bitadressierbaren, aus MOS-Bauelementen aufgebauten Speichermatrix mit Direktzugriff findet sich in der USA-Patentschrift 3 765 003. Matrixprozessoren sind in der USA-Patentschrift 3 737 308 beschrieben.

Es sind Speichersysteme vorgeschlagen worden, die Fehler tolerieren und bei denen eine ganze redundante Zellenzeile oder Zellenspalte für eine ausgewählte Zeile oder Spalte eingesetzt wird, die eine oder mehrere fehlerhafte Zellen enthält. In der USA-Patentschrift 3 633 175 ist beispielsweise eine wortadressierbare Speichermatrix beschrieben, die mehrere redundante Zeilen enthält, die für fehlerhafte Zellenzeilen eingesetzt werden kann, indem die Wortadresse jeder fehlerhaften Zeile in einem inhaltsadressierbaren Speicher zusammen mit der Adresse einer jeweiligen redundanten-Zeile gespeichert wird, Weitere Beispiele wortadressierbarer Speicher, bei denen redundante WortSpeicherplätze verwendet werden, die für fehlerhafte Wortspeicherplätze in Primärspeicher eingesetzt werden können, finden sich in den USA-Patentschriften 3 311 887, 3 331 058 und 3 422 402..

Das Speichersystem nach den USA-Patentschriften 3 753 244 und 3 753 235, bei dem fehlerhafte Zellen zulässig sind, enthält eine zellenadressierbare Matrix, die auf dem Chip eine zusätzliche Zellenreihe mit einem Fehlerwortadressenspeicher und einer Komparatorschaltung zum Abschalten einer fehlerhaften Zellenreihe und zum Ersetzen dieser Reihe durch die zusätzliche Zellenreihe enthält. In derUSA-Patentschrift 3 753 244 wird die Adresse durch selektives Unterbrechen von Drahtverbindungen des Festspeichers gespeichert, während nach der USA-Patentschrift 3 753 235 Drähte mit selektiv an Masse gelegten Bits des Festspeichers zum Speichern der Fehleradressen verbunden werden.

609883/091S

Ein ebensolches Fehler tolerierendes Speichersystem ist in der USA-Patentschrift 3 755 791 beschrieben; bei diesem Speichersystem ist der Fehleradressenspeicher elektrisch programmierbar, wobei von dauerhaften MNOS-Bauelementen Gebrauch gemacht wird, die kreuzweise gekoppelt angeordnet sind. Auch bei jedem dieser Beispiele ist eine einzige überzählige Zeile oder Spalte vorgesehen, und es wird nur die Zeilen- oder Spaltenadresse an den Fehleradressenspeicher angelegt, damit die Eingangsadresse von der fehlerhaften Zeile oder Spalte zur redundanten Zeile oder Spalte umgeschaltet wird. Wegen weiterer Beispiele für Adressenumlegungsschaltungen, die es einem monolithischen Speicher ermöglichen, fehlerhafte Speicherzellen zu verwenden, sei auf die USA-Patentschriften 3 714 637, 3 644 899, 3 738 761, 3 781 826, 3 772 652, 3 765 001 und 3 735 368 verwiesen.

Ein weiteres Be&spiel eines bekannten' Speichersystems, bei dem Defekte zulässig sind, ist in der USA-Patentschrift 3 659 275 beschrieben; bei diesem Speichersystem erfolgt mit einemWortspeicherplatz in einem Redundanzspeicher ein paralleler Zugriff auf einen wortadressierbaren Festspeicher, in dem Datenwörter dauerhaft gespeichert sind. Die Datenwörter aus dem Redundanzspeicher enthalten wenigstens ein Kennzeichenbit, das bestimmt, ob die Daten aus dem Festspeicher oder aus dem Redundanzspeicherelement an den Ausgangsklemmen des Speichersystems abgegeben werden sollen.

Wie aus der obigen Erörterung des Standes der Technik zu erkennen ist, muß sowohl bei wortadressierbaren als auch bei zellenadressierbaren Speichern wenigstens eine redundante Zellenreihe für jede Zeile oder Spalte vorgesehen werden, in der eine oder mehrere defekte Zellen vorhanden sind; fehlerhafte Bitspeicherplätze einer Speichermatrix können

609^3/0915

nur soweit toleriert werden, wie die Zeilen oder Spalten, in denen die fehlerhaften Speicherplätze vorhanden sind, di'e Gesamtzahl der zusätzlich vorgesehenen Reihen nicht übersteigen.

Nach der Erfindung wird eine zellenadressierbare Matrix aus Zellen, beispielsweise eine bitadressierbare Speichermatrix, mit zusätzlichen Zellen versehen, indem sie beispielsweise mit einer zusätzlichen Zellenzeile und/oder Zellenspalte ausgestattet wird. Ein sich auf Grund der Erfindung ergebender Vorteil besteht darin, daß die erfindungsgemäßen Systeme die Fähigkeit haben, einzelne Zellen der zusätzlichen Zeile oder Spalte für defekte Zellen der Matrix einzusetzen, auch wenn sich die defekten Zellen nicht in einer einzelnen Reihe der Matrix befinden. Beispielsweise ist ein nach der Erfindung ausgestalteter Speicher korrekturfähig, bei dem die Verteilung der fehlerhaften Bits so ist, wie in Fig.1 der USA-Patentschrift 3 753 235 dargestellt ist, bei der, wie in dieser Patentschrift ausgeführt ist, unter Anwendung des dort beschriebenen Systems eine Korrektur nicht möglich ist, da nur eine von zwei defekten Zellen in zwei verschiedenen Reihen mit nur einer einzigen redundanten Reihe ersetzt werden kann. Bei den nach der Erfindung ausgebildeten Speicheranordnungen kann mit nur einer einzigen zusätzlichen Zellenreihe die Fehlerbitverteilung gemäß Fig.1 der USA-Patentschrift 3 633 175 korrigiert werden, wogegen die in dieser Patentschrift beschriebene Anordnung wenigstens zwei redundante Zellenreihen zur Korrektur der dargestellten Fehler benötigt.

Mit Hilfe der Erfindung soll demnach eine verbesserte zellenadressierbare Matrix geschaffen werden, bei der fehlerhafte Zellen zulässig sind. Ferner soll eine adressierbare Zellenmatrix geschaffen werden, bei der mehrere in

6 0 Q ? -¹ 3 / 0 9 1 5

verschiedenen Zeilen und Spalten der Matrix befindliche Zellen einzeln durch Zellen in einer redundanten Zellenzeile oder Zellenspalte ersetzt werden können. Es soll die Möglichkeit geschaffen werden, einzelne fehlerhafte Zellen in einer zellenadressierbaren Matrix durch eine überzählige Zelle zu ersetzen. Ferner soll eine vollbetriebsfähige monolithische Halbleitermatrix geschaffen werden, die schadhafte Zellenplätze enthält. Die Anwendung von Matrizen mit fehlerhaften Zellen soll ohne die Notwendigkeit, spezielle Metallisierungs- oder Verdrahtungsmuster zu erzeugen, erleichtert werden. Außerdem soll der Ertrag des Produktionsvorgangs von Halbleitermatrizen, beispielsweise Speichermatrizen, erhöht werden, indem Matrizen verwendet werden, die defekte Zellen enthalten.Bei dem mit Hilfe der Erfindung zu schaffenden System soll die Möglichkeit bestehen, defekte Zellenplätze elektrisch und/oder mechanisch zu ersetzen, wobei die. Ersetzung auch beibehalten wird, wenn die Versorgungsenergie vom System abgetrennt ist. Bei der mit Hilfe der Erfindung zu schaffenden Speichermatrix sollen fehlerhafte Zellenplätze entweder vorübergehend oder halbdauerhaft entweder während der Testzeit oder auch danach ersetzt werden können. Das mit Hilfe der Erfindung zu schaffende Speichersystem soll sich automatisch an fehlerhafte Bitspeicherplätze anpassen können. Mit Hilfe der Erfindung soll auch eine verbesserte monolithische Halbleiterspeichermatrix geschaffen werden. Das mit Hilfe der Erfindung zu schaffende Speichersystem soll zuverlässig im Betrieb sein, auch wenn in den zur Bildung des Speichers verwendeten Halbleitermatrizen fehlerhafte Speicherplätze vorhanden sind. Das mit Hilfe der Erfindung zu schaffende Speichersystem soll so ausgebildet sein, daß es von Speichermodülen Gebrauch macht, die Halbleiterspeichermatrizen mit defekten Zellen enthält. Mit Hilfe der Erfindung werden auch Module für die Verwendung in

609633/0915

Speichersystemen geschaffen, in denen HaIt)Ieitermatrizen mit defekten Bits ohne Änderungen der externen Ausgestaltung des Moduls verwendet werden können. Außerdem soll ein Defekte tolerierender Halbleiterspeicher geschaffen werden, der vom wirtschaftlichen Standpunkt aus günstiger als derzeit verwendete Halbleiterspeicher ist. Bei dem mit Hilfe der Erfindung zu schaffenden Speicher soll die Möglichkeit bestehen, von einem entfernten Ort aus auf elektrischem Wege in Reserve bereitgehaltene Speicherplätze für Speicherplätze einzusetzen, die bereits defekt sind oder defekt werden. Der mit Hilfe der Erfindung zu schaffende Speicher soll so ausgestaltet sein, daß er mit unverringerter Kapazität arbeiten kann, auch wenn während des Gebrauchs Fehler in ihm auftreten.

Diese und weitere Vorteile werden gemäß der Erfindung in einer zellenadressierbaren Zellenmatrix erzielt, in der überzählige Zellen zusammen mit einer Adressenspeichervorrichtung für fehlerhafte Zellen vorgesehen sind und die Vorrichtungen enthält, die abhängig von dieser Speichervorrichtung bewirkt, daß eine der überzähligen Zellen oder deren Inhalt anstelle der fehlerhaften Zelle ausgewählt wird. Bei einer Ausführungsform der Erfindung enthält eine zellenadressierbare Matrix aus Zeilen und Spalten, beispielsweise eine Speichermatrix, eine überzählige Zellenzeile oder Zellenspalte zusammen mit einer Adressenspeichervorrichtung für' fehlerhafte Zellen, die Einrichtungen zum Speichern der Zeilenadresse und der Spaltenadresse jeder fehlerhaften Zelle enthält. Wenn eine fehlerhafte Zelle adressiert wird, erzeugt die Speichervorrichtung ein Signal, das bewirkt, daß eine entsprechende Zelle oder deren Inhalt in der überzähligen Zellenzeile oder Zellenspalte anstelle der fehlerhaften Zelle ausgewählt wird. Wenn beispielsweise eine einzige überzählige Zeile vorgesehen wird, dann kann in jeder Spalte der Matrix eine defekte Zelle in jeder Spalte der Matrix ersetzt werden,

609 8 8 3/0915

wobei jede Anzahl dieser defekten Zellen in jeder Anzahl unterschiedlicher Zeilen vorhanden sein kann.

In einer weiteren Ausführungsform der Erfindung enthält eine zellenadressierbare Matrix, die gpalten- und zeilenweise angeordnet ist, mehrere überzählige Zellenzeilen oder Zellenspalten zusammen mit einer Adressenspeichervorrichtung für fehlerhafte Zellen, die eine Einrichtung zum Speichern der Zeilenadresse und der Spaltenadresse jeder defekten Zelle enthält. Wenn eine fehlerhafte Zelle adressiert wird, erzeugt die Speichervorrichtung Signale, die bewirken, daß eine entsprechende Zelle oder ihr Inhalt in einer ausgewählten überzähligen Zeile oder Spalte anstelle der fehlerhaften Zelle ausgewählt wird. Beispielsweise können bei η überzähligen Zeilen bis zu η defekte Zellen in jeder Spalte der Matrix besetzt werden, wobei jede Anzahl dieser fehlerhaften Zellen in jeder Anzahl unterschiedlicher Zeilen vorhanden sein kann.

In einer weiteren Ausführungsform der Erfindung enthält eine geilen- und spaltenweise angeordnete zellenadressierbare Matrix eine überzählige Zellenzeile und eine Zellenspalte zusammen mit einer Adressenspeichervorrichtung für fehlerhafte Zellen, die Einrichtungen zum Speichern der Zeilenadresse und der Spaltenadresse jeder fehlerhaften Zelle enthält. Wenn eine fehlerhafte Zelle adressiert wird, erzeugt die Speichervorrichtung Signale, die bewirken, daß eine entsprechende Zelle oder ihr Inhalt in der überzähligen Zeile oder Spalte anstelle der fehlerhaften Zelle ausgewählt wird. Bei Verwendung einer einzigen überzähligen Zeile und einer Spalte kann beispielsweise in jeder Spalte der Matrix eine fehlerhafte Zelle ersetzt werden, wobei jede Anzahl defekter Zellen in jeder Anzahl unterschiedlicher Zeilen liegen kann, und es kann eine weitere defekte Zelle in jeder

6098Ώ3/091Β

Matrixzeile ersetzt werden, wobei jede Anzahl der zusätzlichen defekten Zellen in jeder Anzahl unterschiedlicher Spalten liegen kann.

Gemäß einer weiteren Ausbildung der Erfindung enthält eine zellenadressierbare Matrix, die zeilen- und spaltenweise angeordnet ist, eine überzählige Zeile und mehrere Spalten, eine überzählige Spalte und mehrere Zeilen oder mehrere Zellenzeilen und mehrere Zellenspalten zusammen mit einer Adressenspeichervorrichtung für fehlerhafte Zellen, die eine Einrichtung zum Speichern der Zeilenadresse und der Spaltenadresse jeder defekten Zelle enthält. Wenn eine defekte Zelle adressiert wird, erzeugt die Speichervorrichtung ein Signal, das bewirkt, daß eine entsprechende Zelle oder ihr Inhalt in einer ausgewählten überzähligen Zeile oder Spalte anstelle der fehlerhaften Zelle ausgewählt wird. Bei Verwendung von η überzähligen Zeilen und η überzähligen Spalten können beispielsweise n defekte Zellen in jeder Spalte der Matrix ersetzt werden, wobei jede Anzahl dieser defekten Zellen in jeder Anzahl unterschiedlicher Zeilen liegen kann, während weitere η defekte Zellen in jeder Zeile der Matrix ersetzt werden können, wobei jede Anzahl der weiteren defekten Zellen in jeder Anzahl unterschiedlicher Spalten liegen kann.

Gemäß einer weiteren Ausgestaltung der Erfindung enthält eine äellenadressierbare Zellenmatrix überzählige Zellen, wie sie in den obigen Ausführungsbeispielen beschrieben worden sind, und es ist eine Adressenspeichervorrichtung für fehlerhafte Zellen vorgesehen, und eine abhängig von der Speichervorrichtung arbeitende Einrichtung bewirkt, daß eine der überzähligen Zellen oder ihr Inhalt anstelle der fehlerhaften Zelle ausgewählt wird.

6 0 5 B 2 3 / 0 9 1 5

In den weiteren Ausgestaltungen der Erfindung speichert die Adressenspeichervorrichtung eine Matrix- oder Chip-Adresse sovie dJeZeilen- und Spaltenadresse jeder defekten Zelle. Wenn eine der defekten Zellen adressiert wird, dann erzeugt die Speichervorrichtung ein Signal, das bewirkt, daß eine entsprechende überzählige Zelle in der gleichen oder einer überzähligen Zellenmatrix anstelle der adressierten fehlerhaften Zelle ausgewählt wird, so daß eine dreidimensionale Zellenersetzungsanordnung geschaffen wird.

Die Matrix kann einen Direktzugriffs-oder Festwertspeicher bilden, der beispielsweise als monolithische Halbleiterstruktür mit bipolaren BaueHanenten oder mit MOS-Bauelementen verwirklicht ist; die Matrix kann auch komplexer sein, wobei die Zellen komplexe Funktionen ermöglichen, wie es beispielsweise bei den Funktionszellen eines .seriellenoder auf andere Weise ausgebildeten Rechen-und Leitwerks der Fall ist, die im Zentralprozessor eines Computers verwendet werden; sie kann auch einen gesamten Bit-Prozessor, beispielsweise einen Matrixprozessor bilden. Ausführungsbeispiele der Erfindung können als monolithische Strukturen verwirklicht werden oder sie können mehrere Module enthalten, von denen jeder aus einer integrierten Halbleiterschaltung besteht.

Die Adresenspeichervorrichtung ist vorzugsweise ein inhaltssdressierbarer Speicher, doch kann auch eine decodierungsadressierbare Speichervorrichtung wie ein Festspeicher oder ein als Dauerspeicher ausgebildeter Direktzugriffspeicher verwendet werden. Inhaltsadressierbare Speichervorrichtungen wie programmierbare Logikfelder oder Festspeicher können elektrisch 'programmierbar sein wie diejenigen Speicher, die schmelzbare Verbindungen enthalten, oder bei denen MOS-oder MNOS-Verfahren

609883/091 5

mit nicht festgelegten Gate-Anschlüssen angewendet werden; sie können auch mechanisch programmierbar sein und Drähte enthalten, die in ausgewählter Weise durchgeschnitten werden, oder sie können Anschlußflächen enthalten, mit denen Drähte in ausgewählter Weise verbunden werden können, damit die Adressen der fehlerhaften Zellen nach der Herstä.lung der Vorrichtung beim Prüfen oder anschließend beim Einsatz gespeichert werden können.

Gemäß einem Merkmal der Erfindung enthält die Adressenspeichervorrichtung für fehlerhafte Zellen eine an den Zeilenoder Spaltenwähleingang der Matrix angeschlossene Einrichtung zum Auswählen einer Reservezeile oder einer Reservespalte und zum Sperren der normalen Auswahl, während gemäß einem weiteren Merkmal der Erfindung die Adreesenspe leviervorrichtung für fehlerhafte Zellen eine an den Ausgang der Matrix angeschlossene Einrichtung zum Auswählen der Datenausgabe aus der Matrix oder aus der Reservezeile oder der Reservespalte enthält. In den meisten Fällen wird das Eingangssignal sowohl an eine fehlerhafte Zelle in der Matrix als auch an die Ersatzzelle der Reservezeile oder der Reservespalte ohne nachteilige Auswirkungen angelegt, da fehlerhafte Daten, die von der fehlerhaften Zelle erzeugt werden, zu Gunsten derjenigen Daten ignoriert werden, die von der Ersatzzelle an dem Zeitpunkt erzeugt werden, an dem die Ausgabe der erzeugten Daten erforderlich ist.

Die Erfindung wird nun an Hand der Zeichnung beispielshalber erläutert. Es zeigen:

Fig.1 ein Logikschaltbild einer Ausführungsform der Erfindung mit einer einzigen redundanten Zeile oder Spalte,

Fig.2 ein Logikschaltbild einer weiteren Ausführungsform der Erfindung mit einer einzigen Ersatzzeile oder Ersatzspalte,

6093 8 3/0915

Fig.3 ein Logikschaltbild eines Beispiels einer Adressenspeiche rvorrichtung für die Verwendung bei den Ausführungen von Fig.1 und Fig.2,

Fig.4 ein Logikschaltbild einer weiteren Ausführungsform der Erfindung mit mehreren überzähligen Zellenzeilen oder Zellenspalten,

Fig.5 ein Logikschaltbild einer v/eiteren Ausführungsform der Erfindung mit einer redundanten Zeile und einer redundanten Spalte,

Fig.6' ein Logikschaltbild eines Beispiels einer Adressenspeichervorrichtung für die Verwendung bei den Ausführungsformen der Fig.4 und 5,

Fig.7 ein Logikschaltbild einer Ausführungsform der Erfindung mit einer oder mehreren redundanten Zeilen und einer oder mehreren redundanten Spalten,

Fig.8 ein Logikschaltbild eines Ausführungsbeispiels einer Adressenspeichervorrichtung für die Verwendung bei der Ausführungsform von Fig.7,

Fig.9 und Fig.10 weitere Ausführungsformen der Erfindung mit Mehrfachmatrizen,

Fig.11 ein Logikschaltbild eines Ausführungsbeispiels einer Adressenspeichervorrichtung für die Verwendung bei der Ausführungsform von Fig.9 und

Fig.12 ein Logikschaltbild eines Ausführungsbeispiels einer Adressenspeichervorrichtung für die Verwendung bei der Ausführungsform von Fig.10.

603^3/0015

Gemäß den zu "beschreibenden Ausführungsbeispielen der Erfindung weist eine zellenadressierbare Zellenmatrix, beispielsweise eine bitadressierbare Speichermatrix, eine überzählige Gruppe von Zellen zusammen mit einer Adressenepeichervorrichtung für fehlerhafte Zellen auf, und es ist eine Einrichtung vorgesehen, die abhängig von der Speichervorrichtung bewirkt, daß eine der überzähligen Zellen oder ihr Inhalt anstelle der fehlerhaften Zelle ausgewählt wird.

Bei der in Fig.1 dargestellten Ausführungsform der Erfindung ist eine zellenadressierbare Matrix 10 aus Zeilen und Spalten von Zellen 13 aufgebaut; sie enthält eine überzählige Zellenzeile oder Zellenspalte 31 sowie eine Adressenspeichervorrichtung 17 für fehlerhafte Zellen, beispielsweise ein programmierbares Logikfeld (PLA), das Einrichtungen zum Speichern der Zeilenadresse (AqA₁) und der Spaltenadresse (A£» A^) jeder zu ersetzenden fehlerhaften Zelle 14 (de in den Beispielen mit "X" markiert sind) enthält. Die in Fig.1 dargestellte Anordnung enthält einen Zeilendecodierer 11 und einen Spaltendecodierer 12, die zusammen die Adressen empfangen und eine einzelne Zelle für einen EingabeVorgang, einen AusgabeVorgang oder einen anderen Zellenarbeitsgang auswählen. Beispielsweise kann der Zeilendecodierer ein solcher Decodierer sein, der ein binäres n-Bit-Eingangssignal decodiert und ein 1-aus-2ⁿ-Signal für die Auswahl einer Zeile aus 2ⁿ Zeilen decodiert, und der Spaltendecodierer kann ein solcher Decodierer sein, der ein binäres N-Bit-Eingangssignal decodiert und ein 1-aus-2 -Signal zur Auswahl einer Spalte aus 2 Spalten erzeugt. In Fig.1 ist zur Erläuterung zwar lediglich eine 4x4 -Matrix dargestellt, doch ist offensichtlich, daß eine η χ N-Matrix mit jeder gewünschten Größe gemäß

G G ν :. 7/0915

diesem oder anderen dargestellten Ausführungsbeispielen der Erfindung vorgesehen werden kann.

Die Eingabe/Ausgabe-Logik- und Organisationsschaltung 15 ist für den Betrieb derMatrix ebenfalls vorgesehen. Die Eingabe/Ausgabe-Logik- und Organisationsschaltung kann beispielsweise Abtastverstärker, Leittorschaltungen der Ausgabesammelleitung, Leittorschaltungen der Eingangssammelleitung und Treiberschaltungen enthalten. Weitere Organisationsschaltungen können beispielsweise die gewöhnlich für eine MOS-Speichermatrix vorgesehene Auffrischlogik enthalten.

Jedesmal, wenn eine der fehlerhaften Zellen 14 adressiert wird, erkennt die Speichervorrichtung 17 diese Adresse, und sie erzeugt ein Ausgangssignal Σ= 1, das bewirkt, daß eine entsprechende Zelle in der überzähligen Spalte oder Zeile 31 anstelle der fehlerhaften Zelle ausgewählt wird. Bei Σ=1 erscheint am Ausgang des Negators 18 das Signal I=O, so daß die normale Auswahl des Decodierers 12 mittels derUND- Schaltungen 19 gesperrt ist. Bei der Adressierung normaler Zellen speichern das Ausgangssignal Σ= 0 der Speichervorrichtung 17 und das Ausgangssignal Σ = 1 des Negators 18 die Auswahl der überzähligen Spalte oder Zeile 31 und gestatten die normale Zellenauswahl durch den Decodierer 12 über die UND-Schaltungen 19.

Die in Fig.2 dargestellte weitere Ausführungsform der Erfindung enthält ebenfalls eine zellenadressierbare Matrix 10, die in Zeilen und Spalten aus Zellen 13 und einer überzähligen Zellenzeile oder Zellenspalte 31 aufgebaut ist; dabei ist eine Speichervorrichtung 17 für fehlerhafte Zellen, beispielsweise ein programmierbares Logikfeld (PLA), vorgesehen, das die Zeilenadresse (A_Q> A,.) und die Spaltenadresse (Α~> A^)

609383/0915

jeder zu ersetzenden fehlerhaften Zelle 14 speichert. Bei dieser Ausführungsform wird nicht die Ersatzzelle anstelle der fehlerhaften Zelle adressiert, sondern es werden sowohl die fehlerhafte Zelle als auch die Ersatzzelle gleichzeitig adressiert; wenn eine defekte Zelle festgestellt wird, dann erzeugt die Adressenspeichervorrichtung 17 ein Signal, das die Daten zu oder aus der ^Reservezelle und nicht zu oder aus der fehlerhaften Zelle leitet.

Wenn mit Hilfe des Decodierers 12 eine Spalte oder eine Zeile der Matrix 10 ausgewählt wird,dann wird mit Hilfe der ODER-Schaltung 20 gleichzeitig die Reservespalte oder Reservezeile 31 adressiert. Für die Reservespalte oder Reservezeile 31 ist eine eigene Eingabe/Ausgäbe-Logik und Organisationsschaltung 16 vorgesehen, so daß der Ausgang XO und der Eingang XI der Spalte 31 getrennt vom Matrixausgang AO und vom Matrixeingang AI abhängig vom Ausgangssigna3 Σ ausgewählt werden kann, das von der Adressenspeichervorrichtung 17 für fehlerhafte Zellen erzeugt wird. Wenn also bei einerAusgabeoperation eine der fehlerhaften Zellen 14 adressiert wird, dann erkennt die Speichervorrichtung 17 diese Adresse, und sie erzeugt ein Ausgangssignal X= 1, das der UND-Schaltung 21 gestattet, die Ausgangsdaten XO der redundanten Spalte oder Zeile zur Datenausgangsleitung DO mittels der ODER-Schaltung 23 zu übertragen. Wenn das Ausgangssignal Σ= 1 vorliegt, erscheint am Ausgang des Negators 18 das Signal Σ = 0, so daß die normale Datenausgabeauswahl aus der Matrixausgangsleitung AO mit Hilfe der UND*Schaltung 22 gesperrt ist. Bei der Adressierung normaler Zellen für eine Ausgabeoperation erscheint am Ausgang der Speichervorrichtung das Signal Σ=0, und am Ausgang des Negators 18 erscheint das Signal 1=1, das die Auswahl derDatenausgabe über den A_usgang XO aus der überzähligen Spalte oder Zeile mittels der UND-Schaltung

609833/0915

sperrt und die normale Datenausgabeübertragung über den Ausgang AO der Matrix durch die UND-Schaltung 22 über die ODER-Schaltung 23 zuläßt. Die Dateneingabe in die Matrix 10 erfolgt über die Dateneingabeleitung DI; die eingegebenen Daten werden bei der Adressierung normaler Zellen mit Z=O von der UND-Schaltung 22a zum Matrixeingang AI geleitet, oder sie werden zum Eingang XI der redundanten Spalte 31 mit Hilfe der UND-Schaltung 21a geleitet, wenn eine Fehleradresse von der Speichervorrichtung 17 erkannt wird, die ein Ausgangssignal Σ= 1 erzeugt. Falls die Matrix 10 aus Festspeicherzellen besteht, sind die UND-Schaltungen 21a und 22a natürlich nicht notwendig.

Die Speichervorrichtung zum Speichern der Adressen fehlerhafter Zellen ist vorzugsweise ein inhaltsadressierbarer Speicher, obgleich auch eine öecodierungsadressierbare Speichervorrichtung, beispielsweise ein Festspeicher oder ein Direktzugriffspeicher mit dauerhaften Direktzugriffspeicherzellen, verwendet werden kann. Das Logikschaltbild einer inhaltsadressierbaren Speichervorrichtung, die häufig als programmierbares Logikfeld (PLA) oder als programmier barer Festspeicher bezeichnet wird, ist in Fig.3 dargestellt. Die angegebenen Adressen, die in dem Diagramm von Fig.3 und in der nachfolgend angegebenen Tabelle I gespeichert sind, repräsentieren die Verteilung der fehlerhaften Zellen in den Figuren 1 und 2; sie dienen lediglich als Beispiel.

Tabelle I

	Adresse	A₂	^A3	Ausgangss
^Ao	A₁	0	1
0	0	1	0	1
0	1	0	0	1
1	0	0	1	1
1	1	S	T	1
S 0	N		0

609- '3/0915

Das programmierbare Logikfeld ist vorzugsweise am Einsatzwort programmierbar, so daß die Adressen der fehlerhaften Zellen nach der Herstellung der Matrix und der zugehörigen Schaltungen entweder während des Prüfens, wenn eine oder mehrere fehlerhafte Zellen festgestellt worden sind, oder anschließend am Ort des Einsatzes, wenn eine oder mehrere Zellen während der Benutzung fehlerhaft geworden sind, gespeichert werden können. Solche am Einsatzort programmierbare Logikfelder sind bekannt; dies gilt sowohl für mechanisch programmierbare als auch für elektrisch programmierbare Typen. Als Beispiel sei das programmierbare Logikfeld von Fig.3 betrachtet. Nach der Erfindung werden in das Logikfeld sowohl die Zeilenadresse (A_Q, A₁) als auch die Spaltenadresse (Ap» Α,) eingegeben, und das Komplement jedes Adressenbits wird mit Hilfe eines Negators 25 erzeugt. Die Produktausdrücke 40 stehen für UND-Schaltungen, wobei die von einem Kreis umgebenen Überkreuzungspunkte 27 Verbindungen zu der UND-Schaltung darstellen, während die nicht von einem Kreis umgebenen Kreuzungspunkte 26 das Fehlen einer Verbindung zur UND-Schaltung darstellen. Jede Adresse wird daher gespeichert, indem in ausgewählter Weise Verbindungen oder Verbindungsunterbrechungen zu einer zugehörigen Produktausdruckieitung 40 des Logikfeldes hergestellt werden, die eine UND-Verknüpfung repräsentiert. In der USA-Patentschrift 3 245 051 sind programmierbare Informationsspeichermatrizen erörtert. Die Produktausdrucksleitungen sind in ausgewählter Weise mit einer oder mehreren Ausgangsleitungen 41 in einer Summenmatrix verbunden, die eine ODER-Funktion aller an sie angeschlossenen Produktausdrucksleitungen repräsentiert. Eine Verbindung mit der Ausgangsleitung wird durch Anbringen einer Verbindung 28 hergestellt.

.-3/091 5

Die Verbindungen der Zellenadressen mit den Produktausdrucksleitungen ( und die Verbindungen der Produktausdrucksleitungen mit den Summenleitungen, wo es erwünscht ist ) können mechanisch durch selektives· Bonden von Drähten bewirkt werden; bei dem Logikfeld, das so hergestellt ist, daß es an gedem Kreuzungspunkt Verbindungsdrähte enthält, können sie auch durch selektives Entfernen einiger der Drähte bewirkt wer· den, wie in der oben erwähnten USA-Patentschrift 3 245 vorgeschlagen wird. In einer bevorzugten 'Ausführungsform sind die Produkt-und/oder Summenmatrizen elektrisch programmierbar. Beispielsweise können zunächst alle Adressenleitungen über schmelzbare Verbindungsglieder mit den Produktausdrucksleitungen verbunden sein, wobei diese Verbindungsglieder in ausgewählter Weise zum Durchschmelzen gebracht werden, indem zwischen die Produktausdrucksleitung und die Adressen- oder Adressenkomplementleitung eine relativ hohe Spannung angelegt wird. Dieses Verfahren ist bekannt; es wird beispielsweise in den bipolaren programmierbaren Logikfeldern 825 100 und 825 101 angewendet, die als Standardbauelemente von der Firma Signetics verkauft werden. Einzelheiten darüber sind in Datenblättern und in Anwendungsberichten enthalten, die diese Firma zur Beschreibung des Produkts zur Verfügung stellt. Bei weiteren bekannten programmierbaren Logikfeldern, die für die Verwendung zusammen mit einer Ausführungsform der Erfindung mit monolithisch integrierten bipolaren Bauelementen geeignet sind, machen von einer Technologie mit Transistoren Gebrauch, bei denen eine von einem Lawinendurchbruch hervorgerufene Ladungsträgerbewegung angewendet wird (avalanche induced migration transistor techniques). Transistoren mit einer vom Lawinendurchbruch hervorgerufenen Ladungsträgerbewegung sind NPN-Transistoren, deren Emitter jeweils mit einem aus Aluminium bestehenden Spaltenleiter verbunden sind, während

609883/0915

ihre Kollektoren gemeinsam an die Kollektoren weiterer Transistoren und an den Zeilenansteuerkollektor angeschlossen sind. Eine Programmierung des Feldes wird dadurch erzielt, daß durch ausgewählte Elemente vom Emitter zum Kollektor ein hoher Strom erzwungen wird, der den Emitter-Basis-Übergang über den normalen Lawinendurchbruch in einen zweiten Durchbruchsmodus treibt. Im zweiten Durchbruchsmodus wird der Strom auf einen Hochtemperatur-Stromfaden eingeschnürt und Aluminium aus dem Spaltenleiter bewegt sich dann längs dieses Stromfadens zum Emitter-Basis-Übergang und bewirkt dort einen Kurzschluß dieses Übergangs. Der Verlustleistungsabfall, der eintritt, sobald der Emitter-Basis-Kurzschluß erreicht ist, verursacht eine Temperarturabnahme, die ein weiteres Fortschreiten des wandernden Aluminiums verhindert. Ein Beispiel eines solchen am Ort des Einsatzes programmierbaren Logikfeldes, das zusammen mit der hier zu beschreibenden Erfindung verwendet werden kann, ist der Typ IM 5200, der als Standardbauelement von der Firma Intersil hergestellt und vertrieben wird. Es ist in Datenblättern und Anwendungshinweisen beschrieben, die von dieser Firma zur Verfügung gestellt werden.

Wenn das Feld eine monolithisch integrierte MOS-Struktur ist, dann kann eine inhaltsadressierbare Speichervorrichtung mit MNOS-Transistoren verwendet werden, wie sie in der oben erwähnten USA-Patentschrift 3 755 791 beschrieben ist, bei der eine Anzahl von Bits, die in dieser Speichervorrichtung gespeichert sind, so verändert wird, daß sie entsprechend der Erfindung sowohl die Zeilenadresse als auch die Spaltenadresse enthält.

Ein üblicher Typ des programmierbaren MOS-Logikfeldes oder der MOS-Speichermatrix enthält über die Gate-Anschlüsse programmierbare MOS-Transistoren. Anstelle der Verwendung

609 8 8 3/0915

eines dicken und eines dünnen Oxids zum dauerhaften Programmieren eines MOS-Peldes, wie es in der USA-Patentschrift 3 541 beschrieben ist, werden MOS-Transistoren mit nicht festgelegten Gate-Anschlüssen ( die üblicherweise als FAMOS-Transistoren bezeichnet sind) verwendet, die nach der Beendigung der Chip-Verarbeitung beim Prüfen oder anschließend am Einsatzort elektrisch programmiert werden. Die Gate-Anschlüsse werden dadurch programmiert, daß zwischen die Produktausdrucksleitungen und die Adressen- oder Adressenkomplementleitungen eine relativ hohe Spannung angelegt wird, was in ähnlicher Weise wie bei den schmelzbaren Verbindungsgliedern erfolgt, bis ein Lawinendurchbruch aufgetreten ist und der Transistor dadurch programmiert worden ist. Dazu sei beispielsweise auf die Veröffentlichung von Dov Frohman-Bentchkowsky ^w A Fully Decoded 2048-Bit Electrically Programmable FAMOS Read-Only-Memory" in IEEE Journal of Solid-State Circuits , Band SC-6, Nr.5, Oktober 1971 verwiesen. Ferner sei auf die Veröffentlichung von R.C.Dockerty, "Degradation Mechanisms in Rewritable N-Channel FAMOS Devices" in Proceedings of the International Reliability Physics Symposium, 1. bis 3.April 1975, Las Vegas verwiesen.

Das in Fig.3 dargestellte programmierte Logikfeld enthält vier Produktausdrucksleitungen 40 zum Speichern der Adressen von bis zu 4 fehlerhaften Zellen, die durch vier Zellen in ■ der redundanten Spalte oder Zeile 31 der Ausführungen von Fig.1 oder 2 ersetzt werden können. Dies ist nur als Beispiel angegeben. Für manche Anwendungszwecke ist es erwünscht, zur Speicherung der Adressen fehlerhafter Zellen weniger Produktausdrucksleitungen oder Speicherplätze als die Anzahl der verfügbaren Ersatzzellen vorzusehen. Beispielsweise hat sich gezeigt, daß bei der Herstellung

6 0 9 ': R 3 / 0 9 1 5

monolithisch integrierter Speicher, beispielsweise eines monolithisch integrierten Direktzugriffspeichers mit 4096 Bits mit einer 64 χ 64 -Bitspeichermatrix, eine wesentlich erhöhte Ausbeute erhalten werden kann, indem eine einzige redundante Zeile oder Spalte ( aus 64 Bits) und ein programmierbares Logikfeld mit beispielsweise vier Produktausdrucksleitungen zur Speicherung der Adressen von bis zu vier fehlerhaften Zellenspeicherplätzen,vorgesehen wird.Dies ist deshalb der Fall weil die meisten (etwa 80 bis 90%)der monolithischen 4 K-Speicher,die durch Anwendung der hier beschriebenen Maßnahmen erhalten weiden können, weniger als vier schlechte Bitspeicherplätze aufweisen. Eine Zunahme der Chipgröße zur Einfügung des Logikfeldes oder anderer Speichervorrichtungen zur Feststellung der vier schlechten Bitspeicherplätze ist unbedeutend. In diesem Fall hat eine Erhöhung der Kapazität der Speichervorrichtung über einen gewissen Punkt einen geringer werdenden positiven Einfluß und schließlich einen negativen Einfluß, da die Größe der Speichervorrichtung für die Adressen der fehlerhaften Zellen die gesamte Chipgröße beträchtlich erhöht und somit selbst zur Reduzierung der Ausbeute beiträgt.

In einer weiteren Ausführung der Erfindung, die in Fig.4 dargestellt ist, enthält eine zellenadressierbare Matrix 10, die seilen- unl spaltenweise aufgebaut ist, mehrere überzählige Zellenspalten oder Zellenzeilen 31 und 33 zusammen mit einer Speichervorrichtung zum Speichern der Adressen fehlerhafter Zellen, beispielsweise das programmierbare Logikfeld 17a, das Einrichtungen zum Speichern der Zeilenadressen und der Spaltenadressen jeder fehlerhaften Zelle enthält.

Wenn eine der fehlerhaften Zellen 14 adressiert wird, erkennt die Speichervorrichtung 17a diese Adresse, und sie erzeugt entweder ein Ausgangssignal Σ^ = 1, das

η 9 1 5

die Auswahl einer entsprechenden Zelle in der überzähligen Zellenspalte oder Zellenzeile 33 anstelle der fehlerhaften Zelle bewirkt, oder ein Ausgangssignal I„ = 1, das die Auswahl einer entsprechenden Zelle in der überzähligen Zellenspalte oder Zellenzeile 31 anstelle der fehlerhaften Zelle bewirkt. Mit Σ^ = 1 oder I₂ = 1 ergibt sich am Ausgang der NOR-Schaltung 30 das Signal J₁ + X₂ = 0, so daß die normale Auswahl durch den Decodierer 12 mittels der UND-Schaltungen 19 gesperrt ist. Bei der Adressierung normaler Zellen erscheinen an den Ausgängen der Speichervorrichtung 17a die Signale Z₁=O und I₂ = 0, während am Ausgang der NOR-Schaltung 18 das Signal Z₁ +I₂ = 1 erscheint, wodurch die Auswahl der überzähligen Zellenspalte oder Zellenreihe 31 und 33 gesperrt und die normale Zellenauswahl mit Hilfe des Decodierers 12 über die UND-Schaltungen 19 ermöglicht wird.

In Fig.4 sind zwar nur zwei redundante Spalten oder Zeilen dargestellt worden, doch ist zu erkennen, daß eine beliebige Anzahl überzähliger Zeilen oder Spalten vorgesehen werden kann. Wenn beispielsweise η redundante Spalten vorgesehen werden, dann können in jeder Zeile einer n χ N-Matrix η fehlerhafte Zellen ersetzt werden, wobei jede Anzahl fehlerhafter Zellen in jeder Anzahl unterschiedlicher Spalten liegen kann.

Fig.5 zeigt eine weitere Ausführungsform der Erfindung, bei der sowohl eine redundante Spalte als auch eine redundante Zeile vorgesehen ist. Wenn eine der fehlerhaften Zellen 14 adressiert wird, dann erkennt die Speichervorrichtung 17a eine solche Adresse, und sie erzeugt entweder die Ausgangssignals Z₁ = 1 und Z₂ = 0, die die Auswahl einer entsprechenden Zelle in der überzähligen Zeile oder Spalte 32 bewirken, oder Ausgangssignale Z₁ = 0, Z_? = 1, die die Auswahl einer

609o33/091 S

entsprechenden Zelle in der überzähligen Spalte oder Zeile 31 bewirken, oder auch Ausgangssignale I^ = 1, Χ« s= 1, die die Auswahl der Zelle 35 in der überzähligen Spalte oder Zeile anstelle der fehlerhaften Zelle bewirken. Bei Σ * ~ 1 ergibt sich am Ausgang des Negators 18b das Signal £j" = 0, so daß die normale Auswahl durch den Decodierer 11 mit Hilfe der daran angeschlossenen UND-Schaltungen 19 gesperrt ist. Bei X₂ =1 ergibt sich am Ausgang des Negators 18a das Signal "χΓ = O₉ so daß die normale Auswahl durch den Decodierer 12 mittels der daran angeschlossenen UND-Schaltungen gesperrt ist. Bei der Adressierung normaler Zellen erscheinen als Ausgangssignale der Speichervorrichtung 17a die Signale X-j =0, Xp = 0» und die Ausgangssignale der Negatoren 18b und 18a haben die Form xüj" = 1 bzw. j\J = 1, so daß dadurch die Auswahl der überzähligen Zellenzeile 31 oder der überzähligen Zellenspalte 32 gesperrt wird, während die normale Auswahl, durch die Decodierer 11 und 12 über die entsprechenden UND-* Schaltungen 19a ermöglicht wird.

Ein beispielsweise programmiertes Logikfeld oder "ein beispielsweise programmierter Festspeicher für die Verwendung bei den Ausführungsformen nach Fig.4 und Fig.5 ist in Fig.6 dargestellt und in der nachfolgenden Tabelle II erläutert. Bei diesem speziellen Ausführungsbeispiel sind zwei Summenleitungen 29a und 29b in der Summenmatrix vorhanden. Eine oder mehrere Produktausdrucksleitungen 40 sind in ausgewählter Weise an die ODER-Schaltungseingänge der Summenleitung 29a über eine positive Verbindung 28a anageschlossen, und eine oder mehrere Produktausdrucksleitungen 40 sind in ausgewählter Weise an die ODER-Schaltungseingänge der Summenleitung 29b mittels einer positiven Verbindung 28b angeschlossen, damit die Ausgänge X^ und I₂ des programmierbaren Logikfeldes gebildet werden. Wie im Zusammenhang mit dem Logikfeld von

609883/0915

Fig·3 erläutert wurde, kann jede gewünschte Anzahl von Produktausdrucksleitungen vorgesehen werden; die hier dargestellten acht Leitungen sind nur ein Beispiel.In einigen Ausführungsformen ist die Anzahl der Prodüktausdrucksleitungen gleich der Anzahl der verfügbaren redundanten Zellen, während in anderen Ausführungen eine geringere Anzahl von Produktausdrucksleitungen vorgesehen wird, die zum Ersetzen einer vorgewählten erwarteten Anzahl fehlerhafter Zellen ausreicht.

Adresse	^A1	A₂	^A3	&usg<	angssigr
^A0	O	1	1	^Σ1	^Σ2
O	1	1	O	1	O
O	O	O	O	1	O
1	1	O	1	1	O
1	O	O	1	1	O
O	1	1	1	O	1
O	O	1.	1	O	1
1	1	1	O	O	1
1	N	S	T	O	1
S Ο			O	O

In Fig.6 ist zwar ein inhaltsadressierbares Speicherfeld oder ein inhaltsadressierbarer Festspeicher dargestellt, doch könnte für die Speichervorrichtung zur Speicherung der Adressen fehlerhafter Zellen auch eine adressierbare Speichervorrichtung wie ein Festspeicher oder ein dauerhafter Direktzugriffspeicher verwendet werden. Falls ein programmierbares Logikfeld verwendet wird, kann es sich um ein elektrisch oder mechanisch programmierbares Logikfeld handeln, bei dem beispielsweise eines der im Zusammenhang mit dem Logikfeld von Fig.3 beschriebenen Verfahren angewendet wird.

In Fig.7 ist eine weitere Ausführungsform der Erfindung dargestellt. Die dort dargestellte zellenadressierbare

6 0 9 RP 3 / 0 91S

Matrix 10a, die aus Zeilen und Spalten aufgebaut ist, enthält wenigstens eine überzählige Zeile 32 und mehrere überzählige Zellenspalten 31 und 33 (oder wenigstens eine überzählige Spalte und mehrereZeilen oder mehrere Zeilen und mehrere Spalten), wobei zusätzlich eine Speichervorrichtung 17c zur Speicherung der Adressen fehlerhafter Zellen vorgesehen ist, die sowohl die Zeilenadresse als auch die Spaltenadresse jeder fehlerhaften Zelle speichert. Wenn eine der fehlerhaften Zellen 14 adressiert wird, erzeugt die Speichervorrichtung 17c Signale Σ bis Σ,, die bewirken, daß anstelle der fehlerhaften Zelle eine entsprechende Zelle in einer ausgewählten überzähligen Zeile oder Spalte 31 bis ausgewählt wird. Bei Anbringung von η überzähligen Zeilen und Π überzähligen Spalten können beispielsweise in jeder Spalte der Matrix η fehlerhafte Zellen ersetzt werden, wobei jede Anzahl fehlerhafter Zellen in jeder Anzahl unterschiedlicher Zeilen liegen kann, und weitere η fehlerhafte Zellen können in jeder Zeile der Matrix ersetzt werden, wobei jede Anzahl dieser zusätzlichen fehlerhaften Zellen in jeder Anzahl unterschiedlicher Spalten liegen kann.

Wenn eine der fehlerhaften Zellen 14 adressiert wird, dann erkennt die Speichervorrichtung 17c , die als Beispiel in Fig.8 dargestellt und in der unten folgenden Tabelle III beschrieben ist, eine solche Adresse, und sie erzeugt folgende Ausgangssignale: Σ^ = 1, I₂ = 0, Σ, = 0, die die Auswahl einer entsprechenden Zelle in der überzähligen Zeile (oder Spalte) 32 bewirken, Σ^ = 0, Σρ = 1» Σ, = 0, die die Auswahl einer entsprechenden Zelle in der überzähligen Spalte (oder Zeile) 31 bewirken, oder Σ^ = 0, I₂ = 0, Σ^ = 1, die die Auswahl einer entsprechenden Zelle in der überzähligen Spalte ( oder Zeile)33 bewirken. Indem Verbindungen zwischen, den Produktausdrucksleitungen und den mehreren Summenleitungen in der Summenmatrix des programmierbaren Logikfeldes gebildet

H 0 ^n] M '-; / 0 9 1 B

werden, können dieZellen 35 und 36 dazu verwendet werden, sowohl Zellen in den redundanten Zeilen und Spalten 31 bis 33 als auch irgendwelche anderen fehlerhaften Zellen in der Matrix 10 zu ersetzen. Wenn die Produktausdrucksleitungen so angeschlossen sind, daß sie Ausgangssignale Σ. = 1, I₂ = 1 und X, = 0 liefern, dann wird die Zelle 35 anstelle der adressierten fehlerhaften Zelle ausgewählt, während bei den Ausgangs Signalen Z^. = 1, Σ = 0 und Σ, = 1 die Zelle 36 anstelle der adressierten fehlerhaften Zelle ausgewählt wird. Bei Σ^ = 1 ergibt sich am Ausgang des Negators 18c das Signal xTj" = 0, so daß die normale Auswahl durch den Decodierer 11 mit Hilfe der daran angeschlossenen UND-Schaltungen 19 gesperrt ist. Bei 1=1 oder Σ-ζ = 1 ergibt sich am Ausgang des Negators 30c das Signal X₂ + χ = 0, so daß die normale Auswahl durch den Decodierer 12c mit Hilfe der daran angeschlossenen UND-Schaltung 19 gesperrt ist. Das programmierbare Logikfeld ist so programmiert, daß die Signale Σ₂ = 1 und Σ, = 1 nicht gleichzeitig auftreten.

Im Beispiel von Fig.7 ist zur Erläuterung lediglich eine 4x8 -Matrix dargestellt. Demgemäß ist der Spalten- oder Zeilendecodierer 12c in Fig.7 mit einem 3-Bit-Eingang (A₂, A^, A^) dargestellt, wobei er ein 1-aus-8-Ausgangssignal zur Auswahl einer entsprechenden Spalte ( oder Zeile) der Matrix erzeugt. Die Eingabe/Ausgabe-Logik-und Organisationsschaltung 15c ist in Fig,7 derart erweitert dargestellt, daß sie einen Zugang zu den zusätzlichen Spalten ermöglicht.

Ein Beispiel eines programmierbaren Logikfeldes für die Speichervorrichtung 17c, das zur Feststellung der Verteilung fehlerhafter (mit "X" markierter) Zellen in der Matrix von Fig.7 programmiert ist, ist in Fig.8 dargestellt. Der Aufbau und die Arbeitsweise des programmierbaren Logikfeldes sind

6098 8 3/0915

ebenso, wie im Zusammenhang mit den Figuren 3 und 6 beschrieben wurde. Die im programmierbaren Logikfeld von Fig.8 gespeicherten Adressen sind in der Tabelle III zusammen mit den entsprechenden AusgangsSignalen σ bis Σ,

angegeben,	^A1	A₂	^A3	Tabelle	Σ.	III	^Σ3
I	0	0	1		1	.Ausgangssignale	0
	1	0	1	A₄	1	1 ^Σ2	0
	0	0	0	1	1	0	0
Adressen	1	0	0	0	1	0	0
^Ao	0	0	0	0	0	0	0
0	1	0	1	1	0	0	G
0	0	0	1	1	0	1	0
1	1	0	1	1	0	1	0
1 .	1	0	1	1	0	1	1
0	0	1	0	0	0	1	1
0	0	1	0	1	0	0	1
1	1	1	0	0	0	0	1
1	0	N	S	0	0	0	0
1	1	0
1	T	0
0
0
S

Weitere Ausführungsbeispiele der Erfindung sind so erweitert, daß sie Fehler bei Mehrfachmatrizen zulassen. Es sei beispielsweise die Ausführungsform von Fig.4 betrachtet, bei der mehrere redundante Spalten ( oder Zeilen) 31 und 33 vorgesehen sind. Bei einer Abwandlung dieser Ausführungsform sind mehrere Matrizen vorgesehen, wobei die Spalte 31 der ersten Matrize und die Spalte 33 der zweiten Matrize zugeordnet ist. Bei einer solchen Ausführungsform speichert das programmierbare Logikfeld ein oder mehrere Chip-Auswahlbits der Adressen und auch die Zeilen- und Spaltenbits, so daß bei der Adressierung einer fehlerhaften Zelle in.der ersten Matrix die Adresse einer solchen Zelle vom Logikfeld festgestellt wird, worauf ein

609 8 8 3/0915

Signal I₁=I erzeugt wird und für die fehlerhafte Zelle eine Zelle in der Spalte 31 eingesetzt wird; wenn eine fehlerhafte Zelle in der zweiten Matrix adressiert wird, dann wird eine solche Adresse vom Logikfeld festgestellt, worauf ein Signal Σ,, = 1 erzeugt wird und für die fehlerhafte Zelle eine Zelle in der Spalte 33 eingesetzt wird.

Eine weitere Ausführungsform, die die Zulässigkeit von Fehlern bei Mehrfachmatrizen ermöglicht, ist in Fig.9 dargestellt. In Fig.9 sind die Matrizen* 10 und 10b jeweils mit Zeilen- ( oder Spalten-) Decodieren! 11 bzw. 11b, Spalten- (oder Zeilen-)Decodierern 12a bzw. 1,2b und Eingabe/Ausgabe-Logik-und Organisationsschaltungen 15 bzw. 15b versehen. Jede Matrix enthält auch eine redundante Spalte 31 bzw. 31b. Im Beispiel von Fig.9 wird eine 5-Bit-Adresse erzeugt, wobei die Bits Aq und A eine Zeilenauswahl (oder Spaltenauswahl) und die Bits A₂ und A, eine Spaltenauswahl ( oder Zeilenauswahl) ermöglichen, während das Bit Αλ die Matr.ix- oder Chip-Auswahl der Matrix 10 oder der Matrix 10b ermöglicht. Im einfachen Beispiel von Fig.9 wird die Matrix 10 ausgewählt, wenn das Bit A^ den Wert 1 hat, während die Matrix 10b mit Hilfe des Negators 43 ausgewählt wird, wenn das Bit A^ den Wert 0 hat. Weitere Ausführungsformen können beispielsweise 2ⁿ Matrizen enthalten; η Bits der Adresse werden, zur Matrix - oder Chip-Auswahl verwendet, und sie enthalten ein n-Bit für einen aus 2ⁿ Decodierera ähnlich dem für die Zeilenoder Spaltenauswahl verwendeten Decodierern.

Bei dieser Ausführungsform werden wie bei der Ausführungsform von Fig.2 sowohl die fehlerhafte Zelle als auch die Ersatzzelle in einer der Matrizen gleichzeitig adressiert, und wenn eine fehlerhafte Zelle festgestellt wird, dann

6 0 9 ί.- η ^ / 0 9 1 E

erzeugt die für die Speicherung der Adressen fehlerhafter Zellen vorgesehene Speichervorrichtung 17g ein Signal, das die Daten anstelle der fehlerhaften Zelle in die Ersatzzelle oder aus dieser Ersatzzelle leitet. Für alle Matrizen ist nur ein programmierbares Logikfeld und eine Eingabe/Ausgabe-Leitlogik erforderlich, da die Matrizen getrennt von einem Chipauswahl-Eingangssignal freigegeben werden.

Wenn mit Hilfe des Decodierers 12a eine der Spalten (oder Zeilen) der Matrix 10 ausgewählt wird, wird gleichzeitig mit Hilfe der ODER-Schaltung 20 auch die Ersatzspalte (oder Zeile ) 31 adressiert, während bei der Auswahl einer der Spalten (oder Zeilen) der Matrix 10b mit Hilfe des Decodierers 12b gleichzeitig auch die Ersatzspalte (oder Zeile) 31b mit Hilfe der ODER-Schaltung 20b adressiert wird. Es ist eine eigene Eingabe/Ausgabe-Logik- und Organisationsschaltung 16 für jede der Ersatzspalten (oder Zeilen) 31 und 31b vorgesehen, so daß die Ausgänge XO^ und XOp sowie die Eingänge XI^ und XI einzeln von den Matrixausgängen AO., und AO2 sowie von den Matrixeingängen AI., und AIp abhängig von dem von der Adressenspeichervorrichtung 17g erzeugten Ausgangssignal Σ ausgewählt werden können. Wenn also bei einer Ausgabeoperation aus einer Matrix eine der fehlerhaftenZellen adressiert wird, dann erkennt die Speichervorrichtung 17g, die die Chipauswahl-Adressenbits sowie die Spalten- und Zeilen-Adressenbits empfängt, eine solche Adresse, und sie erzeugt ein Ausgangssignall= 1, das der UND-Schaltung 21 ermöglicht, die Ausgangsdaten XO^ oder XOp (abhängig davon, welche Matrix von den Chipauswahlbits freigegeben ist ) der redundanten Spalte oder Zeile von der ODER-Schaltung 48 über die ODER-Schaltung 23 zur Datenausgabeleitung DO zu übertragen. Bei Σ= 1 ergibt sich am Ausgang des Negators 18 das Signal I=O, so daß die normale Datenausgabeauswahl aus den Matrixausgangsleitungen AO^ und AOp über die ODER-Schaltung 49 mit Hilfe der UND-Schaltung 22 gesperrt

0 a 15

wird. Bei der Adressierung normaler Zellen für eine Datenausgabeoperation aus einer der Matrizen erscheint am Ausgang der Speichervorrichtung-17g das Signal I=O, und am Ausgang des Negators 18 erscheint das Signal χ = 1, das die Auswahl des Datenausgangs XO-, und XO aus den redundanten Spalten (oder Zeilen ) 31 und 31b mittels der UND-Schaltung 21 sperrt und eine normale Datenausgabeübertragung vom Ausgang oder AO₂ über die ODER-Schaltung 49 mit Hilfe der UND-Schaltung 22 über die ODER-Schaltung 23 erlaubt. Die Dateneingabe in die Matrizen 10 und 10b erfolgt über die Datenausgabeleitung DI; die Daten werden mit Hilfe der UND-Schaltung 22a bei der Adressierung normaler Zellen zu den Eingängen AI^ und AIp geleitet und in der adressierten Zelle der ausge wählten Matrix gespeichert, wobei das Signal I=O vorliegt; sie werden jedoch über die UND-Schaltungen 21a und 21b zu den Eingängen XI,, und XIp der redundanten Spalte geleitet, wenn die Speichervorrichtung 17g die Adresse einer fehlerhaften Zelle erkennt, wobei die Speichervorrichtung 17g das AusgangssignalI = 1 erzeugt. Die Daten werden nur in die vom Chipauswahl-Eingangssignal ausgewählte Matrix eingegeben. Wie im Ausführungsbeispiel von Fig.2, bei dem die Matrizen 10 aus Festspeicherzellen bestehen, ist die von den UND-Schaltungen 21a, 21b, 22a, 22b gebildete Eingangsdaten-Leitlogik nicht notwendig.

In Fig.9 ist als Beispiel für die Speichervorrichtung 17g ein programmierbares Logikfeld dargestellt, das so programmiert ist, daß es in der Matrix von Fig.9 die Verteilung fehlerhafter(mit "X" markierter)Zellen feststellt. Der Aufbau und die Wirkungsweise dieses programmierbaren Logikfeldes sind ebenso wie im Zusammenhang mit den Figuren 3, 6 i*id 8 beschrieben wurde. Die in dem programmierbaren Logikfeld von Fig.11 gespeicherten Adressen sind zusammen mit den entsprechenden Ausgangssignalen Σ in der unten angegebenen Tabelle IV dargestellt.

öÜÜi: Ho/091

Tabelle IV

Adressen	^A1	A₂	^A3	^A4	AusgangssIgnale
^Ao	0	0	1	0	Σ
0	1	1	0	0	1
0	0	0	0	0	1
1	1	0	1	O	1
1	0	0	0	1	i
0	1	O	1	1	1
O	0	0	1	1	1
1	1	T	1	1	.1
1		1

Eine weitere Ausführungsform der Erfindung, die eine Fehlerzulässigkeit für Mehrfachmatrizen ermöglicht, ist in Fig.10 dargestellt. Die Mehrfachmatrizenausführung von Fig.10 enthält beispielsweise fünf gleichartige Matrizen 10a bis 1Oe,die jeweils mit ihrer eigenen Eingabe/Ausgabe- und Organisationsschaltung 15 versehen sind, wie für eine Matrix 10 in der rechten oberen Ecke der Figur dargestellt ist. Es sind ein Zeilendecodierer 11e und ein Spaltendecodierer 12e vorgesehen, die jeweils an alle Matrizen zur Adressierung der Zellen in jeder Matrix angeschlossen sind. Ferner ist ein Chipauswahl-Decodierer 43e vorgesehen, der eine ausgewählte Matrix der Matrizen 10a bis 1Od adressiert. Die Matrix 1Oe ist eine redundante Matrix. Jede der Matrizen 10a bis 1Oe enthält wenigstens eine redundante Zeile oder Spalte; als Beispiel ist hier die Ausführung dargestellt,die entsprechend dem Beispiel von Fig,5 eine redundante Zeile und eine redundante Spalte enthält.

Im Beispiel von Fig.10 wird eine 6-Bit-Adresse erzeugt;

die Bits A_n und A ergeben die Zeilen- (oder Spalten-)Auswahl, ^υ 1

609883/091

die Bits A₂ und A, ergeben die Spalten- (oder Zeilen-)Auswahl und die Bits A^ und Ac ergeben die Chip-Auswahl einer der Matrizen 10a bis 1Od.

Es gibt zwei Alternativausführungen des Beispiels von Fig.10. Bei der ersten Ausführung ist für den Empfang von Chip-Auswahlsignalen von Zq bis Z-, aus dem Chip-Auswahldecodierer 4j5e eine ODER-Schaltung 52 vorgesehen, wodurch die Matrix 1Oe jedesmal adressiert wird, wenn eine der Matrizen 10a bis 1Od adressiert wird. Bei dieser Ausführung ist eine Leitlogik 60 vorgesehen, die auswählt, ob die Eingangsdaten DI zur adressierten Matrix der Matrizen 10a bis 1Od über die UND-Schaltung 22f oder zur redundanten Matrix 1Oe über die UND-Schaltung 21f übertragen werden sollen; ferner wählt diese Leitlogik aus, ob Ausgangsdaten aus der adressierten Matrix der Matrizen 10a bis 1Od über die ODER-Schaltung 53 und die UND-Schaltung 22e oder aus der redundanten Matrix 1Oe über die UND-Schaltung 21e entnommen werden sollen, wobei diese UND-Schaltungen über die ODER-Schaltung 23 mit dem Datenausgang DO verbunden sind.

Bei der Alternativausführung dieses Beispiels sind die ODER-Schaltung 52 und die Leitlogik 60 weggelassen. Dies wird dadurch ermöglicht, daß der Ausgang Σ~ der Adressenspeichervorrichtung 17e direkt mit dem Chip-Auswähleingang 58 der redundanten Matrix 1Oe verbunden wird. Wenn bei dieser Ausführung eine Zelle der redundanten Matrix 1Oe anstelle einer fehlerhaften Zelle oder eine redundante Zelle in einer der Matrizen 10a bis 1Oe adressiert werden soll, dann wird der Ausgang Σ_ζ der Adressenspeichervorrichtung positiv mit der Produktausdruckleitung der Summenmatrix verbunden, so daß beJm jeweiligen Adressieren einer fehlerhaften Zelle das Ausgangssignal der Adressenspeichervorrichtung in der Form Σ~ = 1 erscheint. Die UND-Schaltungen 19, die den Chip-Auswahldecodierer 43e in ausgewählter Weise mit

0 9 ° ■'. Ί / 0 9 1 5

den Chip-Auswahleingängen der Matrizen 10a bis 10d verbinden, sperren die Auswahl der Matrizen 10a bis 10d, und das Signal Zy -^ gibt die Auswahl der Matrix 10e frei. Bei dieser Alternativausführung sind die Dateneingabe leitungen DI_Q bis DI^₊ der Matrizen 10a bis 10e gemeinsam an eine einzige Eingangssammelleitung DI gelegt, und die Datenausgangsleitungen DOq bis DO^ der Matrizen 10a bis 10e sind gemeinsam an eine einzige Ausgangsleitung D_Q über eine ODER-Schaltung oder dergleichen gelegt.

Ein Beispiel eines programmierbaren Logikfeldes, das für die Verwendung bei der Ausführung von Fig.10 geeignet ist, ist in Fig.12 dargestellt. Da in Fig.10 keine spezielle Verteilung fehlerhafter Zellen angegeben ist, sind die Überkreuzungspunkte der Produktmatrix nicht zur Anzeige der Speicherung spezieller Adressen fehlerhafter Zellen mit Kreisen umgeben worden. Das programmierbare Logikfeld von Fig.12 ist so dargestellt, daß es eine zusätzliche Adressenleitung (und eine Adressenkomplementleitung) enthält, damit ein weiteres Chip-Auswahladressierungsbit A^ ermöglicht wird; sonst gleicht dieees programmierbare Logikfeld hinsichtlich der Yfirkungsweise und hinsichtlich des Aufbaus dem im Zusammenhang mit Fig.8 beschriebenen Logikfeld.

Schlußfο1ge runden

Es sind zahlreiche Ausführungsbeispiele erfindungsgemäfier gellenadressierbarer Matrizen, bei denen Fehler zulässig sind, in genauen Einzelheiten beschrieben worden. Die beschriebenen zellenadressierbaren Matrizen enthalten überzählige Zellen zusammen mit einer Speichervorrichtung zur Speicherung der Adressen fehlerhafter Zellen und davon abhängige Einrichtungen für die Auswahl einer Reservezelle oder deren Inhalt

anstelle der fehlerhaften Zelle. Bei einem oben genau beschriebenen Ausführungsbeispiel ist eine überzählige Zellenzeile oder Zellenspalte zusammen mit einer Speichervorrichtung für die Adressen fehlerhafter Zellen vorgesehen, die sowohl dieZeilenadresse als auch die Spaltenadresse jeder fehlerhaften Zelle speichert und bewirkt, daß eine entsprechende Zelle in der überzähligen Zeile oder Spalte anstelle einer fehlerhaften Zelle ausgewählt wird, wenn die fehlerhafte Zelle adressiert wird. Eine weitere Ausführungsform der Erfindung, die oben beschrieben worden ist, enthält eine überzählige Zellenzeile oder Zellenspalte und eine Speichervorrichtung für die Adressen fehlerhafter Zellen, die sowohl die Zeilenadressen als auch die Spaltenadressen jeder fehlerhaften Zelle speichert; die Speichervorrichtung lenkt bei dieser Ausführungsform Eingangs- und Ausgangsdaten zu einer Zelle in der überzähligen Zeile oder Spalte, wenn eine der fehlerhaften Zellen adressiert wird. In einer weiteren beschriebenen Ausführungsform der Erfindung ist eine zellenadressierbare Matrix vorgesehen, die in Zeilen und Spalten aufgebaut ist, wobei mehrere redundante Zellenzeilen oder Zellenspalten zusammen mit einer Speichervorrichtung für die Adressen fehlerhafter Zellen vorgesehen sind, die sowohl die Zeilenadresse als auch die Spaltenadresse fehlerhafter Zellen speichert und bewirkt, daß eine entsprechende Zelle in einer ausgewählten überzähligen Zeile oder Spalte anstelle der fehlerhaften Zelle ausgewählt wird. Es ist gezeigt worden, daß diese Ausführungsform auch auf Mehrfachmatrizen und auf Abwandlungen anwendbar ist, bei denen eine Leitlogik vorgesehen ist, die Daten zu und aus einer Zelle in einer ausgewählten überzähligen Zeile oder Spalte gemäß von der Speichervorrichtung erzeugten Signalen lenkt. Jn weiteren Ausführungsformen der Erfindung, die oben beschrieben worden sind, sind zellenadressierbare Matrizen mit wenigstens einer redundanten Zellenzeile und wenigstens einer redundanten Zellenspalte ausgestattet und es ist eine

bu^r=.. ■ : / 0 H 1 5

Speichervorrichtung für die Adressen fehlerhafter Zellen vorgesehen, die sowohl die Zeilenadresse als auch die Spaltenadresse jeder fehlerhaftenZelle speichert und bewirkt, daß eine entsprechende Zelle in einer ausgewählten überzähligen Zeile oder Spalte anstelle der fehlerhaften Zelle ausgewählt wird, wenn eine fehlerhafte Zelle adressiert wird. In den weiteren oben beschriebenen Ausführungsbeispielen sind Mehrfachmatrizen vorgesehen, bei denen Fehler zulässig sind, indem eine Adressenspeichervorrichtung hinzugefügt wird, die die Matrixoder Chip-Adressen zusammen mit der Spaltenadresse und der Zeilenadresse jeder fehlerhaften Zelle speichert, so daß beim Adressieren einer fehlerhaften Zelle die Speichervorrichtung ein Signal erzeugt, das die Auswahl einer entsprechenden überzähligen Zelle in einer Matrix oder deren Inhalt anstelle einer fehlerhaften Zelle in dieser einen Matrix oder einer anderen Matrix bewirkt, so daß zwei- und dreidimensionale Ersetzungsanordnungen geschaffen werden.

Wie oben erläutert wurde, werden mit Hilfe der Erfindung Speichermatrixsysteme geschaffen, bei denen Fehler zugelassen sind. Die Speichermatrizen können beispielsweise aus Direktzugriffspeicherzellen oder aus Festspeicherzellen bestehen, die beispielsweise in Form bipolarer monolithischer Halbleiterstrukturen oder monolithischer MOS-Halbleiterstrukturen aufgebaut sein können , wobei die Speichervorrichtung für die Adressen fehlerhafter Zellen in der monolithischen Halbleiterstruktur, die die Speichermatrix bildet, integriert oder getrennt davon ausgeführt sein kann. Halbleiterspeicher mit bipolaren Bauelementen und mit MOS-Bauelementen, die sich für eine Anpassung an das hier beschriebene Verfahren der Zulassung von Fehlern eignen, sind bekannt; beispielsweise sind sie in den USA-Patentschriften 3 436 738, 3 740 731 und 3 765 003 beschrieben. Es ist auch beabsichtigt, daß fehlerhafte Zellen komplexere

B C !, ί -.-. \i / Ü 9 1

Strukturen wie in Matrixprozessoren gemäß der Erfindung ersetzt werden können; die Erfindung ist nicht auf Speichermatrizen beschränkt.

Bei den Ausführungsbeispielen der Erfindung mit Mehrfachmatrizen können die Matrizen jeweils als eine eigene Struktur, beispielsweise als monolithische integrierte Schaltung aufgebaut sein; sie können jedoch auch in einer einzigen monolithischen Anordnung mit oder ohne Zeilen-, Spalten- und Feld (Chip)-Decodierern (oder Wählern ) und Speichervorrichtungen für die Adressen fehlerhafter Zellen integriert sein.

Die Speichervorrichtung für die Adressen fehlerhafter Zellen ist bei den beschriebenen Ausführungsbeispielen vorzugsweise eine inhaltsadressierbare Speichervorrichtung, da dafür ein relativ kleiner Oberflächenanteil erforderlich ist; adressierbare Speichervorrichtungen mit Decodierern und dergleichen können jedoch ebenfalls benutzt werden. Bei einer solchen adressierbaren Speichervorrichtung wird die Zellenadresse an die Decodierer der adressierbaren Speichervorrichtung angelegt, und eine oder mehrereZellen, die die erforderlichen Steuersignale (l » usw.) ,enthalten, werden demgemäß adressiert.

Elektrisch und mechanisch programmierbare inhaltsadressierbare Speichervorrichtungen sind genau beschrieben worden. Für die in Form monolithischer integrierter Halbleiterschaltungen ausgeführten Ausführungsbeispiele der Erfindung sind hinsichtlich ihres Aufbaus dazu passende elektrisch programmierbare Speichervorrichtungen beschrieben worden, bei denen beispielsweise schmelzbare Verbindungen und bipolare und MOS-Speicherelemente mit einer durch einen Lawinendurchbruch hervorgerufenen Ladungsträgerwanderung Verwendung finden.

'■^;i i fi

Es ist demnach gezeigt worden, daß mit Hilfe der Erfindung zellenadressierbare Matrizen geschaffen werden, bei denen fehlerhafte Zellen zulässig sind. Feraier ist gezeigt worden, daß mit Hilfe der Erfindung eine adressierbare Zellenmatrix geschaffen wird, bei der mehrere in verschiedenen Zeilen und Spalten befindliche Zellen einzeln durch Zellen in einer redundanten Zeile oder Spalte ersetzt werden können und bei denen fehlerhafte Zellen einzeln durch überzählige Zellen ersetzt werden können.

Ferner ist gezeigt worden, daß mit Hilfe der Erfindung voll funktionsfähige monolithische Halbleitermatrizen geschaffen werden, auch wenn diese Matrizen fehlerhafte Zellen enthalten. Dies wird erzielt, ohne daß spezielle Metallisierungs- oder Verdrahtungsmuster erzeugt werden müssen, so daß beim Herstellungsprozeß von Halbleitermatrizen, beispielsweise bei dertHerstellung von Speichermatrizen, ein wesentlich erhöhter Ertrag erhalten wird.

Ferner ist gezeigt worden, daß fehlerhafte Speicherzellen in erfindungsgemäßen Systemen elektrisch und / oder mechanisch entweder vorübergehend oder halbdauerhaft zur Zeit des Prüfens oder Anschließens am Anwendungsort ersetzt werden können, indem beispielsweise an Ort und Stelle programmierbare Logikfelder vorgesehen werden, die gespeicherte Informationen über fehlerhafte Zellen festhalten, auch wenn die Versorgungsenergie des Systems abgeschaltet wird.

Von Ausführungsbeispielen der Erfindung ist gezeigt worden, daß sie besonders auf monolithische Halbleiterspeichermatrizen anwendbar sind und Speichersysteme ergeben, die zuverlässig arbeiten können, auch wenn in den Speichermatrizen oder den den Speicher bildenden Modulen fehlerhafte Speicherplätze enthalten sind, ohne daß Änderungen des externen Aufbaus der Speichermatrizen erforderlich sind.

/09 1 5

Eine solche Speicheranordnung ist wirtschaftlich günstiger als derzeit verwendete Halbleiterspeicher, da verbesserte Erträge die Kosten pro Speichermodul beträchtlich herabsetzen.

Ausführungsbeispiele der Erfindung, bei denen auf elektrischem Wege am Einsatzort programmierbare Speichervorrichtungen für die Adressen fehlerhafter Zellen verwendet werden, können nach dem Einbau durch Anlegen elektrischer Signale mit vorbestimmten Werten an ausgewählte Stifte außerhalb des Gehäuses programmiert werden, so daß die Möglichkeit ge- f schaffen wird, freie Speicherplätze auf elektrischem Wege von einem entfernten Ort aus an die Stelle von Speicherplätzen zu setzen, die am Anwendungsort fehlerhaft sind oder fehlerhaft werden. Demgemäß wird eine Speicheranordnung geschaffen, die mit unverminderter Kapazität arbeiten kann, auch wenn während des Gebrauchs Speicherfehler auftreten. Es ist beabsichtigt, daß die fehlerhaften Speicherzellen automatisch beispielsweise mit Hilfe eines Computers festgestellt werden, der dann automatisch die erforderlichen Signalwerte für das programmierbare Logikfeld erzeugt, damit das Ersetzen der Speicherzellen auf elektrischem Wege bewirkt wird.

Die Ausführungsbeispiele der Erfindung sind lediglich zur Veranschaulichung des der Erfindung zugrundeliegenden Prinzips beschrieben worden. Im Rahmen der Erfindung sind jedoch weitere Abwandlungen möglich, wie für den Fachmann ohne weiteres zu erkennen ist.

608Bb3/0915

Claims

Patentansprüche

(Λ.' Zellenadressierbare Matrix mit einem Feld aus zeilen- und spaltenweise angeordneten Funktionszellen und mit einer Zellenauswahlvorrichtung, die abhängig von Zellenadressencodesignalen in ausgewählter Weise einzelne Funktionszellen in einer jeweiligen Zeile und Spalte adressieren, gekennzeichnet durch mehrere redundante Funktionszellen, eine Speichervorrichtung, die abhängig von den Zellenadressierungscodesignalen die Adressencodesignale fehlerhafter Funktionszellen feststellt und ein diese kennzeichnendes Signal erzeugt, einen Speicher in der Speichervorrichtung zum wahlweisen Speichern der Zellenadressen-Codesignale einer oder mehrerer fehlerhafter Funktionszellen in dem Feld und eine Logikschaltung, die abhängig von dem von der Speichervorrichtung erzeugten Signal eine entsprechende Funktionszelle der redundanten Zellen auswählt und die Auswahl der Funktionszellen des Feldes sperrt.

2. Matrix nach Anspruch 1, dadurch gekennzeichnet, daß eine redundante Zeile und/oder Spalte mit Funktionszellen vorgesehen ist.

3· Matrix nach Anspruch 1, dadurch gekennzeichnet, daß die Zellenauswahlvorrichtung in ausgewählter Weise adressierte Zellen freigibt.

4. Matrix nach Anspruch 1, dadurch gekennzeichnet, daß die Zellenauswahlvorrichtung einen Zeilenadressendecodierer und einen Spaltenadressendecodierer enthält.

5. Matrix nach Anspruch 1, dadurch gekennzeichnet, daß das

Feld, die Zellenauswahlvorrichtung, die redundanten Funktionszellen, die Speichervorrichtung und die Logikschaltung in Form einer monolithischen Halbleiterschaltung integriert sind.

609883/091 5

6. Matrix nach Anspruch 5, dadurch gekennzeichnet, daß die Speichervorrichtung nach der Herstellung der integrierten Schaltung programmierbar ist.

7. Matrix nach Anspruch 1, dadurch gekennzeichnet, daß die Speichervorrichtung eine am Ort der Anwendung programmierbare Speichervorrichtung ist.

8. Matrix nach Anspruch 7, dadurch gekennzeichnet, daß die Speichervorrichtung elektrisch programmierbar ist.

9. Matrix nach Anspruch 8, dadurch gekennzeichnet, daß die Speichervorrichtung ein am Anwendungsort programmierbares Logikfeld oder ein Festspeicherfeld ist.

10. Matrix nach Anspruch 9, dadurch gekennzeichnet, daß das programmierbare Logikfeld oder das Festspeicherfeld aus Speicherelementen besteht, die mit Hilfe schmelzbarer
Verbindungen miteinander verbunden sind.

11. Matrix nach Anspruch 9, dadurch gekennzeichnet, daß das am Anwendungsort programmierbare Logikfeld oder das Festspeicherfeld aus Halbleiterbauelementen mit durch Lawinendurchbruch hervorgerufener Ladungsträgerbewegung besteht.

12. Matrix nach Anspruch 9, dadurch gekennzeichnet, daß die am Anwendungsort programmierbare Speichervorrichtung aus MNOS- oder FAMOS-Bauelementen besteht.

13. Matrix nach Anspruch 7, dadurch gekennzeichnet, daß die Speichervorrichtung mechanisch programmierbar ist.

14. Matrix nach Anspruch 13, dadurch gekennzeichnet, daß die Speichervorrichtung dadurch programmierbar ist, daß auf mechanische V/eise ausgewählte Bonddrähte unterbrochen werden.

6 0 ;.'": \! 3 / 0 9 1 5

15. Matrix nach Anspruch 13, dadurch gekennzeichnet, daß die Speichervorrichtung dadurch programmierbar ist, daß an ausgewählten Anschlüssen der Speichervorrichtung Bonddrähte angebracht werden.

16» glatrix nach Anspruch 1, dadurch gekennzeichnet, daß die Speichervorrichtung ein inhaltsadressierbarer Speicher ist.

17. Matrix nach Anspruch 1, dadurch gekennzeichnet, daß das Speicherfeld ein Direktzugriffspeicherfeld ist.

18·. Matrix nach Anspruch 2, dadurch gekennzeichnet, daß die Speichervorrichtung einen programmierbaren oder programmierten Speicher enthält, der so angeschlossen ist, daß er Zeilenadressenund spaltenadressencodesignale empfängt und die Adressencodesignale fehlerhafter Funktionszellen feststellt und ein diese anzeigendes Signal erzeugt,, daß die Speichervorrichtung einen Speicher zum Speichern der Zeilenadressen- und Spaltenadressen-Codesignale einer oder mehrerer fehlerhafter Zellen des Feldes aus Funktionszellen enthält und daß die Logikschaltung an die Speichervorrichtung angeschlossen ist und abhängig von dem erzeugten Signal eine entsprechende FuHktionszelle in der redundanten Zeile oder Spalte auswählt, wenn eine fehlerhafte Zelle von der Speichervorrichtung festgestellt worden ist und die Auswahl der adressL erten fehlerhaften Zelle sperrte

19. Matrix nach Anspruch 18$'· dadurch gekennzeichnet,daß eine redundante Zellenzeile vorgesehen ist und daß von der Zellenauswahl vor richtung die Funktionsζeile in der- redundanten Zeile in der gleichen Spalte wie die adressierte fehlerhafte Zelle ausgewählt wird.

20. Matrix nach Anspruch 18, dadurch gekennzeichnet, daß eine redundante Zellenspalte vorgesehen ist und daß von der Zellenauswahlvorrichtung die Funktionszelle in der redundanten Spalte in der gleichen Zeile wie die adressierte fehlerhafte Zelle ausgev/ählt wird.

β ·:^; ·.-■?/ ο 315

21. Matrix nach Anspruch 18, dadurch gekennzeichnet, daß mehrere redundante Zellenzeilen oder Zellenspalten vorgesehen sind und daß die Speichervorrichtung ein Signal zur Auswahl einer der redundanten Zeilen oder Spalten erzeugt, aus der eine entsprechende redundante Funktimszelle die fehlerhafte Zelle ersetzen soll.

22. Matrix nach Anspruch 21, dadurch gekennzeichnet, daß mehrere redundante Zellenzeilen vorgesehen sind,· und daß von der Zellenauswahlvorrichtung die Funktionszelle in einer ausgewählten redundanten Zeile in der gleichen Spalte wie die adressierte fehlerhafte Zelle ausgewählt wird.

23. Matrix nach Anspruch 21, dadurch gekennzeichnet, daß mehrere redundante Zellenspalten vorgesehen sind und daß die Zellenauswahlvorrichtung die Funktionszelle in einer ausgewählten redundanten Spalte in der gleichen Reihe wie die adressierte fehlerhafte Zelle auswählt,

24. Matrix nach Anspruch 18, dadurch gekennzeichnet, daß wenigstens eine redundante Zellenzeile und eine redundante Zellenspalte vorgesehen sind und daß die Speichervorrichtung ein Signal erzeugt, das diejenige der redundanten Zeilen oder der redundanten Spalten auswählt, aus der eine entsprechende redundante Funktionszelle die fehlerhafte Zelle ersetzen soll.

25. Matrix nach Anspruch 24, dadurch gekennzeichnet, daß die Speichervorrichtung ein Signal zur Auswahl einer Zelle erzeugt, die sowohl in einer redundanten Zeile als auch in einer redundanten Spalte liegt und die eine fehlerhafte Zelle in dem Feld oder eine fehlerhafte Zelle in einer der

609-83/09 1 S

redundanten Zeilen oder Spalten ersetzen soll.

26. Matrix nach Anspruch 24, dadurch gekennzeichnet, daß von der Zellenauswahlvorrichtung die Funktionszelle in der einen redundanten Zeile in der gleichen Spalte wie die adressierte fehlerhafte Zelle ausgewählt wird, wenn die eine redundante Zeile von der Speichervorrichtung ausgewählt ist, und daß von der Zellenauswahlvorrichtung wenigstens eine redundanteSpalte in der gleichen Zeile wie die adressierte fehlerhafte Zelle ausgewählt wird, wenn die eine redundanteSpalte von der Speicher« vorrichtung ausgewählt wird.

# Matrix nach Anspruch 18, dadurch gekennzeichnet, daß mehrere redundante Zeilen und wenigstens eine redundante Spalte oder mehrere redundante Spalten und wenigstens eine redundante Zeile vorgesehen sind und daß die Speichervorrichtung ein Signal zur Auswahl einer der redundanten Spalten oder Zeilen erzeugt, aus der eine entsprechende redundante Zelle eine fehlerhafte Zelle ersetzen soll.

28. Matrix nach Anspruch 27» dadurch gekennzeichnet, daß die Speichervorrichtung ein Signal erzeugt, das eine Zelle auswählt, die sowohl in einer redundanten Zeile als auch in einer redundanten Spalte liegt und die eine fehlerhafte Zelle in dem Feld oder in einer der redundanten Zeilen oder Spalten ersetzen soll.

29. Matrix nach Anspruch 18, dadurch gekennzeichnet, daß die Zellenauswahlvorrichtung in ausgewählter Weise adressierte Zellen freigibt.

30. Matrix nach Anspruch 18, dadurch gekennzeichnet, daß die Zellenauswahlvorrichtung einen Zeilenadressendecodierer und einen Spaltenadressendecodierer enthält«

608 8 83/0915

31. Matrix nach Anspruch 1, dadurch gekennzeichnet, daß mehrere Felder mit Funktionszellen vorgesehen sind, die jeweils in Zeilen .und Spalten angeordnet sind, daß jedem dieser Felder wenigstens eine redundante Zellenzeile oder Zellenspalte zugeordnet ist, daß die Zellenauswahlvorrichtung abhängig von Zeilenadressen-ySpaltenadressen- und Feldadressen-Codesignalen in ausgewählter Weise eine einzelne Zelle in einer jeweiligen Zeile, Spalte und in einem Feld auswählt, daß die Speichervorrichtung ein programmier» barer oder programmierter Speicher ist, der so angeschlossen ist, daß er die Zeilenadressen-, Spaltenadressen und Feldadressen-Codesignale empfängt und die Adressencodesignale fehlerhafter- Funktionszellen feststellt und ein diese anzeigendes Signal erzeugt, daß die Speichervorrichtung einen Speicher zum Speichern der Zeilenadressen-, Spaltenadressen und Feldadressen-Codesignale einer oder mehrerer fehlerhafter Zellen in den Feldern mit Funktionszellen enthält, und daß die Logikschaltung an die Speichervorrichtung angeschlossen ist und abhängig von dem erzeugten Signal eine entsprechende Funktionszelle in der redundanten Zeile oder Spalte des adressierten Feldes jedesmal dann auswählt, wenn die Speichervorrichtung eine fehlerhafte Zelle* festgestellt hat und die Auswahl der adressierten fehlerhaften Zelle sperrt.

. Matrix-anordnung nach Anspruch 31, dadurch gekennzeichnet, daß ein redundantes Feld aus Zellen vorgesehen ist und daß . die Logikschaltung eine Funktionszelle in dem redundanten Feld anstelle der redundanten Zeile oder Spalte des adressierten Feldes entsprechend dem von der Speichervorrichtung erzeugten Signal auswählt.

6 C v. ■ \l Ί / 0 9 1 5

33. Matrixanordnung nach Anspruch 31, dadurch gekennzeichnet, daß jedes der Felder ein integrierter Schaltungsmodul ist.

34. Matrixanordnung nach Anspruch 31, dadurch gekennzeichnet,

daß die Felder als monolithische Halbleiterstrukturen integriert sind.

35· Matrixanordnung nach Anspruch 34, dadurch gekennzeichnet, daß die Zellenauswahlvorrichtung, die Speichervorrichtung und die Logikschaltimg auf der gleichen Halbleiterstruktur integriert sind.

36. Zellenadressierbare Matrix mit einem Feld aus zeilen- und spaltenweise angeordneten Funktionszellen und mehreren redundanten Funktionszellen, gekennzeichnet durch eine Zellenauswahlvorrichtung^ die abhängig von Zellenadressen-Codesignalen in ausgewählter Weise eine einzelne Funktions— zelle in einer jeweiligen Zeile und Spalte und gleichzeitig eine entsprechende redundante Zelle adressiert, eine Speichervorrichtung, die abhängig von den Zellenadressen-Codesignalen die Adressencodesignale fehlerhafter Funktionszellen feststellt und ein diese anzeigendes Signal erzeugt, wobei die Speichervorrichtung einen Sxjeicher zum selektiven Speichern von Zellenadressen-Codesignalen einer oder mehrerer fehlerhafter Funktionszellen des Feldes enthält, und eine Logiksshaltung, die abhängig von dem von der Speichervorrichtung erzeugten Signal den Inhalt der jeweils adressierten redundanten Zelle anstelle des Inhalts einer adressierten fehlerhaften Zelle auswählt.

37. Matrix nach Anspruch 36, dadurch gekennzeichnet, daß eine redundante Zeile und/oder Spalte mit Funktionszellen vorgesehen ist.

38. Matrix nach Anspruch 36, dadurch gekennzeichnet, daß die Zellenauswahlvorrichtung in ausgewählter Y.^reise die adressierten Zellen freigibt.

b ^{n ;}i '^} ■ 0 9 15

39. Matrix nach Anspruch 36, dadurch gekennzeichnet, daß die Zellenauswahlvorrichtung einen Zeilenadressendecodierer und einen Spaltenadressendecodierer enthält.

40. Matrix nach Anspruch 36, dadurch gekennzeichnet, daß das Feldf die Zellenauswahlvorrichtung, die redundanten Funktionszellen, die Speichervorrichtung und die Logikschaltung als monolithische Halbleiterschaltung integriert sind.

41. Matrix nach Anspruch 40, dadurch gekennzeichnet, daß die Speichervorrichtung nach der Herstellung der integrierten Schaltung programmierbar ist.

42. Matrix nach Anspruch 36, dadurch gekennzeichnet, daß die Speichervorrichtung eine am Anwendungsort programmierbare Speichervorrichtung ist.

43« Matrix nach Anspruch 42, dadurch gekermzelehnet _t daß die Speichervorrichtung elektrisch programmierbar ist.

44. Matrix nach Anspruch 43, dadurch gekennzeichnet, daß

die Speichervorrichtung ein am Anwendungsort programmierbares Logikfeld oder ein Festspeicherfeld ist.

45. Matrix nach Anspruch 44, dadurch gekennzeichnet, daß das programmierbare Logikfeld oder das Festspeicherfeld aus Speicherelementen besteht, die mit Hilfe schmelzbarer Verbindungen miteinander verbunden sind.

46. Matrix nach Anspruch 44, dadurch gekennzeichnet, daß

das am Anwendungsort programmierbare Logikfeld oder das Festspeicherfeld aus Halbleiterbauelementen mit durch Lawinendurchbruch hervorgerufener Ladungsträgerbewegung besteht.

609c83/0915

47. Matrix nach Anspruch 44, dadurch gekennzeichnet, daß die am Anwendungsort programmierbare Speichervorrichtung aus MNOS-oder FAMOS-Bauelementen besteht.

48. Matrix nach Anspruch 42, dadurch gekennzeichnet, daß die Speichervorrichtung mechanisch programmierbar ist.

49· Matrix nach .Anspruch 48, dadurch gekennzeichnet, daß die Speichervorrichtung dadurch programmierbar ist, daß auf mechanische Weise ausgewählte Bonddrähte unterbrochen werden.

50. Matrix nach Anspruch 48, dadurch gekennzeichnet, daß

die Speichervorrichtung dadurch programmierbar ist, daß an ausgewählten Anschlüssen der Speichervorrichtung Bonddrähte angebracht werden_o

51. Matrix nach Anspruch 36, dadurch gekennzeichnet, daß

die Speichervorrichtung ein inhaltsadressierbarer Speicher ist.

52. Matrix nach Anspruch 36, dadurch gekennzeichnet, daß das Feld ein Direktzugriff-Speicherfeld ist.

53. Matrix nach Anspruch 36, dadurch gekennzeichnet, daß die Speichervorrichtung einen programmierbaren oder programmierten Speicher enthält, der so angeschlossen ist, daß er die Zeilenadressen- und Spaltenadressen-Codesignale zur Feststellung der Adreseencodesignale fehlerhafter Funktionszellen empfängt und ein diese anzeigendes Signal erzeugt, daß die Speichervorrichtung einen Speicher zum Speichern der Zeilenadressen- und Spaltenadresan-Codesignale einer oder mehrerer fehlerhafter Zellen des Feldes aus Funktionszellen

609883/0915

enthält und daß die Logikschaltung an die Speichervorrichtung angeschlossen ist und abhängig von dem erzeugten Signal in ausgewählter Weise Daten in die und/oder aus der adressierten Zelle des Feldes überträgt.

54. Matrix nach Anspruch 53, dadurch gekennzeichnet, daß die Logikschaltung eine Sperrvorrichtung enthält, die die Datenübertragung in die oder aus der adressierten Zelle des Feldes bei Feststellung einer fehlerhaften Zelle durch de Speichervorrichtung sperrt und die sonst die Datenübertragung in die und/oder aus der adressierten Zelle in der redundanten Zeile oder Spalte sperrt.

55. Matrix nach Anspruch 53, dadurch gekennzeichnet, daß eine redundante Zellenzeile vorgesehen ist, und daß die Dateneingabe oder die Datenausgabe in bzw. aus der Funktionszelle in der redundanten Zeile in der gleichen Spalte wie die adressierte fehlerhafte Zelle erfolgt, die von der Zellenauswahlvorrichtung ausgewählt worden ist.

56. Matrix nach Anspruch 53, dadurch gekennzeichnet, daß eine redundanteZellenspalte vorgesehen ist, und daß die Dateneingabe oder Datenausgabe in bzw. aus der Funktionszelle in der redundanten Spalte in der gleichen Reihe wie die adressierte fehlerhafteZelle erfolgt, die von der Zellenauswahlvorrichtung ausgewählt worden.ist.

57. Matrix nach Anspruch 53, dadurch gekennzeichnet, daß mehrere redundante Zellenzeilen oder Zellenspalten vorgesehen sind und daß die Speichervorrichtung ein Signal zur Auswahl derjenigen redundanten Zeile oder Spalte erzeugt, in die oder aus der Daten anstelle einer fehlerhaften Zelle übertragen v/erden sollen.

6 0 - --/0915

58. Matrix nach Anspruch 57, dadurch gekennzeichnet, daß mehrere redundante Zellenzeilen vorgesehen sind und daß die Dateneingabe oder die Datenausgabe in bzw. aus der Fuftktionszelle in einer ausgewählten redundanten Zeile in der gleichen Spalte wie die adressierte fehlerhafte Zelle erfolgt, die von der Zellenauswahlvorrichtung ausgewählt worden ist.

59. Matrix nach Anspruch 57» dadurch gekennzeichnet, daß mehrere redundante Zellenspalten vorgesehen sind, und daß die Dateneingabe oder die Datenausgabe in bzw_e aus der Funktionszelle in einer ausgewählten redundanten Spalte in der gleichen Zeile wie die adressierte fehlerhafte Zelle erfolgt, die von der Zeilenauswahlvorrichtung ausgewählt worden ist.

60. Matrix nach Anspruch 53, dadurch gekennzeichnet, daß die Zellenauswahlvorrichtung in ausgewählter Weise die adressierten Zellen freigibt.

61. Matrix nach Anspruch 36, dadurch gekennzeichnet, daß mehrere Felder mit zeilen- und spaltenweise angeordneten Funktionszellen vorgesehen sind, daß jedem der Felder wenigstens eine redundante Zellenzeile oder Zellenspalte zugeordnet ist, daß die Zellenauswahlvorrichtung abhängig von Zeilenadressen-, Spaltenadressen- und Feldadressen-Codesignalen in ausgewählter Weise eine einzelne Zelle in einer jeweiligen Zeile, Spalte und in einem Feld adressiert und gleichzeitig eine entsprechende Zelle in der redundanten Zeile oder Spalte des Feldes adressiert, daß die Speichervorrichtung ein programmierbarer oder ein programmierter Speicher ist, der so angeschlossen ist, daß er die Zeilenadressen-, Spaltenadressen- und Feldadressen-Codesignale zur Feststellung der Adressencodesignale fehlerhafter Funktionszellen empfängt

6C-

und ein diese anzeigendes Signal erzeugt, wobei jede Speichervorrichtung einen Speicher zum Speichern der Zeilenadressen-, Spaltenadressen- und Feldadressen-Codesignale einer Dder mehrerer fehlerhafter Zellen der Felder mit Funkt ions ζ eil en enthält, und daß die Logikschaltung an die Speichervorrichtung angeschlossen ist und .abhängig von dein erzeugten Signal in ausgewählter Weise Daten in die und/oder aus der adressierten ZeD-Ie der Felder oder der redundanten Zeile oder Spalte abhängig von dem von der Speichervorrichtung erzeugten Signal leitet.

62« Matrixanordnung nach Anspruch 61, dadurch gekennzeichnet, daß die Felder integrierte Schaltungsmodule sind.

6j3«. Matrixanordnung nach Anspruch 61, dadurch gekennzeichnet, daß die Felder als eine monolithische Halbleiterstruktur integriert sind.

64. Matrixanordnung nach Anspruch 63, dadurch gekennzeichnet, daß die Zeilenauswahlvorrichtung, die Speichervorrichtung und die Logikschaltung auf der gleichen Struktur integriert sind.

65β Matrixanordnung nach Anspruch 61, dadurch gekennzeichnet, daß wenigstens ein redundantes Feld mit Funktionszellen vorgesehen ist, daß dem redundanten Feld wenigstens eine redundante Zellenzeilo oder Zellenspalte zugeordnet ist und daß die Logikschaltung abhängig von dem erzeugten Signal Daten in eine und/oder aus einer Funktionszelle in dem redundanten Feld anstelle der fehlerhaften Zelle im adressierten Feld leitet.

609883/0315

SO

Leerseite