DE2364785B2

DE2364785B2 - Integrierter halbleiterspeicher mit nach guten und defekten speicherzellen sortierten speicherzellen

Info

Publication number: DE2364785B2
Application number: DE19732364785
Authority: DE
Inventors: Robert Francis Wappingers Falls N.Y. Boehm (V.StA.)
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1972-12-29
Filing date: 1973-12-27
Publication date: 1978-01-05
Also published as: GB1455716A; US3845476A; BR7309768D0; JPS5524199B2; CA1005575A; BE808649A; JPS4998938A; FR2212601A1; NL7317756A; DE2364785C3; DE2364785A1; FR2212601B1; IT1001138B

Description

Die Erfindung betrifft einen integrierten Halbleitersoeicher mit SDeicherzellen, die während des Herstellungsvorgangs des Speichers vor dem Aufbringen auf Speicherkarten geprüft und sortiert werden, nach dem Oberbegriff des Anspruchs 1.

Bei Matrixspeichern mit Magnetkernen hat man die schadhaften Speicherzellen dadurch zu ersetzen versucht, daß von vornherein bei der Herstellung mehrere Leitungen, d. h. Speicherzellen, vorgesehen waren, als eigentlich für die erforderliche Speicherkapazität benötigt wurden. Tritt nun an einer Stelle in einer Wortleitung oder Bitleitung ein Fehler auf, dann wird die gesamte Wortleitung oder Bitleitung, in der der Fehler auftritt, unwirksam gemacht und durch zwischen den Decodern und der Speichermatrix liegende Schalter eine der redundanten Leitungen an deren Stelle angesteuert. Diese Art der Kompensation von schadhaften Speicherzellen hat jedoch den Nachteil, daß ganze Zellengruppen im Speicher redundant sind, die den Preis des Speichers wc-centlich erhöhen. Auch hat es sich gezeigt, daß eine derartige Kompensation von schadhaften Speicherstellen bei Halbleiterspeichern nicht eingesetzt werden kann, da bei der Herstellung von Halbleiterspeichern eine wesentlich größere Fehlerrate innerhalb eines Speicherplättchens auftritt als bei Ferritkernspeichern.

So ist ein monolithischer Halbleiterspeicher zur Kompensation von schadhaften Speicherstellen bekannt, der dem die Speicherplättchen in willkürliche Quadranten bzw. Sektoren unterteilt sind, die Speicherplättclien so zueinander auf einer Schaltkarte angeordnet· sind, daß alle Schaltkarten in bezug auf die Teile oder Abschnitte identisch sind, die fehlerhafte Speicherzellen enthalten, und daß durch eine Transformationsschaltung die Adressen so transformiert werden, daß die nicht fehlerhaften Speicherzellen logisch in zusammenhängenden Adreßstellen angeordnet sind, in denen die fehlerhaften Bitpositionen in höhere Adreßstellen transformiert werden. Aus den teilweise defekten Speicherplättchen werden ³A, V2, ¹At oder V_n teilweise genutzte Speicher mit zugehörigem Adreßpufferspeicher aufgebaut, deren Speicherzellen-Adressen über den zugehörigen Adreßpufferspeicher so transformiert werden, daß die nicht fehlerhaften Speicherzellen logisch in zusammenhängenden Adreßstellen nach außen wirksam werden (DT-OS 21 44 870).

Diese Schaltungsanordnung hat zwar den Vorteil, daß mit Fehlern behaftete Speicherplättchen verwendet werden können, sie hat jedoch den Nachteil, daß aus den fehlerhaften Speicherplättchen nur ³U, V2 oder V_n geteilte Speicher aufgebaut werden können oder daß solche teilweise funktionierenden Speicher dann mit einigem fertigungstechnischen Aufwand zu ganzen Speichern erst zusammengesetzt werden müssen.

Durch die amerikanische Patentschrift 32 22 653 ist eine weitere Schaltungsanordnung zur Kompensation schadhafter Speicherzellen bekanntgeworden, die die durch ein zusätzliches Fehlermarkierungsbit gekennzeichneten Speicherzellen innerhalb eines Speichers über ein Steuernetzwerk automatisch ersetzt. Wird beim Speicheranruf z. B. eine schadhafte Speicherzelle angesteuert, dann wird über eine Vergleichsschaltung bewirkt, daß eine Alternativadresse, die eine freie, nicht schadhafte Speicherzelle bezeichnet, automatisch angesteuert wird. Diese Schaltungsanordnung zum automatischen Ersatz einer schadhaften Speicherzelle hat jedoch den Nachteil, daß ein sehr hoher Aufwand an Schaltmitteln und Zeit benötigt wird, um eine schadhafte Bitstelle zu ersetzen.

Weiterhin ist durch die deutsche Offenlegungsschrift

19 Ol 806 eine Schaltungsanordnung zur Kompensation schadhafter Speicherzellen in monolithischen Speichern bekanngeworden, die mit einem dem Hauptspeicher zugeordneten Fehlerkorrekturspeicher arbeitet und dadurch gekennzeichnet ist, daß der Fehlerkorrekturspeicher in etwa dasselbe Verhältnis von schadhaften Speicherstellen zu nicht schadhaften Speicherstellen aufweist wie der Hauptspeicher und daß um Fehlerkorrekturspeicher sowohl die schadhafte Speichersteile des Hauptspeichers als auch eine korrigierte Bitinformation gespeichert sein kann und daß Zugriffsschaltungen vorhanden sind, die auf den Hauptspeicher und den Fehlerkorrekturspeicher gleichzeitig wirken, so daß die aus dem Hauptspeicher ausgelesenen Informationen in das nachgeschaitete Register eingetragen werden und daß das aus dem Fehlerkorrekturspeicher ausgelesene Wort auf den Eingang eines nachgeschalteten Assoziativspeichers gegeben wird, so daß bei Übereinstimmung der anliegenden Information mit einer im Assoziativspeicher gespeicherten Information über eine nachgeschaltete Steuerschaltung die schadhafte Speicherstelle im Hauptspeicher lokalisiert und im Register korrigiert wird. Obwohl sich diese Lösung insbesondere für monolithische Halbleiterspeicher eignet, hat sie jedoch den großen Nachteil, daß Assoziativspeicher vorhanden sein müssen und daß außerdem ein zusätzlicher Fehlerkorrekturspeicher erforderlich ist.

Der Erfindung liegt deshalb die Aufgabe zugrunde, einen integrierten Halbleiterspeicher mit fehlerhaften Speicherstellen so aufzubauen, daß Speicherplättchen mit fehlerhaften Speicherzellen in verschiedenen Bereichen oder Sektoren in einem Speicher verwundet werden können, ohne daß komplizierte Übersetzungsschaltungen erforderlich sind und in sich geschlossene Speicher mit voller Speicherkapazität, d. h. ohne zusätzliche Korrekturspeicher im Herstellungsprozeß aufgebaut werden können.

Die erfindungsgemäße Lösung der Aufgabe ist im kennzeichnenden Teil des Patentanspruchs 1 angegeben.

Durch die Aufteilung der Halbleiterplättchen mit defekten Speicherzellen sowie der Halbleiterplättchen mit keiner defekten Speicherzelle in Oktanten ist es möglich, daß die fehlerhaften Halbleiterplättchen besser als bisher genutzt werden können. Bei den bisher bekannten, in Quadranten aufteilbaren Halbleiterplättchen ist beim Auftreten nur eines Bitfehlers innerhalb eines Quadranten dieser und damit alle Zellen in ihm unbrauchbar geworden. Traten nur zwei Bitfehler innerhalb zweier verschiedener Quadranten auf, dann war ein halbes Halbleiterplättchen unbrauchbar. Ein weiterer Vorteil der vorliegenden Aufteilung in Oktanten besteht darin, daß beim Aufbringen der Speicherplättchen auf eine Schaltkarte oder Speicherkarte, die Halbleiterplättchen mit fehlerhaften Okianten so angeordnet werden, daß jede Reihe von Halbleiterplättchen mit fehlerhaften Oktanten durch ein fehlerfreies Halbleiterplättchen in dieser Reihe ersetzt werden kann. Eine bessere Ausnutzung der Speicherplättchen und eine einfachere Anordnung auf einer Schalt- bzw. Speicherkarte als bisher ist dadurch möglich.

Ein Ausführungsbeispiel der Erfindung ist in den Zeichnungen dargestellt und wird anschließend näher beschrieben. Es zeigen

Fig. IA und IB schematisch einen monolithischen Speicher,

Fig. 2B ein Halbleiterplättchen des in Fig. IA und

1B gezeigten Speichers,

Fig. 3 das irn Ausführuiigsbeispiei benutzte Adreßfeld,

Fig.4 Modulsätze, die Halbleiterplättchen mit Fehlern in einem bestimmten Oktanten enthalten und einen Modulsatz mit lauter guten Halbleiterplättchen auf einer Speicherkarte,

F i g. 5A—5D die in der logischen Schaltung verwendeten Grundschaltungen,

F i g. 6 in einem Blockdiagramm die in F i g. 1 gezeigte Entscheidungsschaltung und die Adreßübersetzungsschaltung,

Fig. 7 in einem Blockdiagramm die SpaltenauswahlschaltungderFig. 1,

F i g. 8 eine Speicherkarte mit Modulsätzen aus '/« guten Halbleiterplättchen und einem Satz aus ganz guten Halbleiterplättchen und

Fig.9 eine Speicherkarte mit Moduln aus lauter guten Halbleiterplättchen.

In den Fig. IA und IB ist schematisch ein monolithischer Speicher gezeigt. Der Speicher umfaßt mehrere Speicherkarten 10, die auf einer nicht dargestellten Speichertafel befestigt sind. Jede Speicherkarte 10 hat eine Kapazität von 32 768 Wörtern von je vier Bits. Eine solche Karte ist der Klarheit halber gezeigt, auf der Tafel sind jedoch vorzugsweise 18 derartige Karten befestigt und bilden einen Speicher mit 32 K Wörtern von je 72 Bits. Der Speicher wird durch eine Adresse adressiert, die im Adreßregister 14 gespeichert ist, von wo 15 Adreßlei-

tungen mit der Beschriftung BO, Bi B 14 ausgehen.

Alle Adreßsignale werden gepuffert oder geleitet, um alle Speicherkarten 10 zu treiben. Auf jeder Karte 10 sind mehrere Spalten von Moduln 13 befestigt, auf denen wiederum teilweise defekte Halbleiterplättchen 11 angebracht sind. Die Karten 10 enthalten auch eine einzige Spalte mit Moduln 13, auf denen fehlerfreie Halbleiterplättchen 12 befestigt sind. In der vorliegenden Anordnung enthält jedes Halbleiterplättchen 11 eine Gruppe von 1024 adressierbaren Speicherstellen, die zusammen 4096 Stellen pro Modul 13 ergeben. Es gibt also acht Spalten mal vier Reihen aus Moduln, die je vier teilweise defekte Halbleiterplättchen 11 enthalten. Ein Oktant eines jeden teilweise defekten Halbleiterplättchens 11 enthält nicht arbeitende oder anderweitig defekte Speicherstellen und ist daher nicht zu brauchen. Sehr wichtig ist der Umstand, daß derselbe Oktant, z. B. der siebente Oktant, in jedem Halbleiterplättchen 11 auf einer bestimmten Karte 10 der defekte Oktant ist. Um diese defekten Oktanten zu kompensieren, ist eine weitere Spalte aus Moduln 13 vorgesehen, die fehlerfreie Halbleiterplättchen 12 enthält. Andere Speicherkarten 10 können fehlerhafte Halbleiterplättchen enthalten, die Fehler in einem anderen Oktanten, z. B. dem zweiten Oktanten, sowie fehlerfreie Halbleiterplättchen enthalten. Noch andere Karten 10 können nur fehlerfreie Halbleiterplättchen enthalten.

Die Erfindung ist nicht auf Halbleiterplättchen mit defekten Oktanten begrenzt. Halbleiierplättchen mit defekten Vierteln können z. B. ebenfalls benutzt werden, dann braucht man jedoch zwei Spalten mit fehlerfreien Halbleiterplättchen.

Im Ausführungsbeispiel der Erfindung umfaßt jedes Hulbleiterplättchen zwei Speicherelemente, die separat adressiert werden.

So erscheint dem System jedes Halbleiterplättchen U und 12 tatsächlich als separat adressierte Gruppe, die nachfolgend als VrHalbleiterplättchen bezeichnet wird.

Der Klarheit halber ist in den Fig. IA und IB ein solches '^-Halbleiterplättchen mit den Nr. 11' —11" und 12'—12" für das teilweise defekte bzw. fehlerfreie Halbleiterplättchen bezeichnet.

Die 15 Adreßleitungen vom Register 14 treiben alle Karten 10 folgendermaßen: die Leitungen BX bis B6 adressieren die in jeder Anordnung im Halbleiterpläuchen 11 hergestellten Bitdecodierer und wählen eine von 64 Spalten der Speicherstellen auf jeder '/2-HaIbleiterplättchenanordnung im Halbleiterplättchen 11'. Die Leitungen B7, BB und BS adressieren Wortdecodierer zur Wahl einer von acht Reihen der Speicherstellen. Die Adreßleitungen SO, SlO und SU werden in der '/2-Halbleiterplättchen-Auswahlschaltung 26 decodiert zur Wahl eines der acht '^-Halbleiterplättchen 11' auf jedem Modul 13. Die Adreßleitungen B12, B13 und B14 werden am Anfang in der Spaltenauswahlschaltung 20 decodiert zur Wahl einer von acht Spalten der Moduln 13, die die Halbleiterplättchen 11 enthalten. Ein '/i-Halbleiterplättchen von 512 Bits auf jedem Modul !3 wird durch eine Kombination einer von zwei CSY-Leitungen mit einer von vier CSX-Leitungen voll gewählt, die von der '^-Halbleiterplättchen-Auswahlschaltung 26 ausgehen. Das Bit SlO wählt die CSY-Leitung und die Bits SO und SIl die CSX-Leitung. Wenn die 'A-Halbleiterplättchen-Wahladresse und die Modulspaltenadresse übereinstimmen, wird das an derselben relativen '^-Halbleiterplättchen-Position befindliche Halbleiterplättchen auf jedem Modul 13 in einer Spalte aus vier Moduln gleichzeitig gewählt und für einen Lese- oder Schreibzyklus von vier Bits gespeist. Dieser Vorgang läuft auf allen Speicherkarten 10 ab.

Wie bereits gesagt wurde, wählen die Adreßleitungen Bl, BS und S9 am Anfang einen bestimmten Reihensektor, der '/2-Halbleiterplättchen-Struktur. Im Ausführungsbeispiel sind die Reihensektoren-Oktanten des Halbleiterplättchens und einer dieser Oktanten ist auf jedem der fehlerhaften Vj-Halbleiterplättchen 1Γ und 11" fehlerhaft. Die in Fig. 1 gezeigten Oktantenwahl-Adreßleitungen BT, B% und B9 bilden den Eingang vom Register 14 zum Entscheidungsblock 22. Dieser Block stellt fest, ob der fehlerhafte Oktant auf den Halbleiterplättchen^adressiert wird und erzeugt ein Signal »S« oder »5«, abhängig davon, ob ein fehlerhafter Oktant vom System aufgerufen wird oder nicht.

Die gewählte Spalte der vom System aufgerufenen Matrixmoduln wird, wie bereits gesagt, durch Decodierung der Bits S12, S13, und B14 bestimmt. Wenn jedoch ein fehlerhafter Oktant auf einem Halbleiterplättchen_lj adressiert wird, was durch das Signal S= B 7 ■ B 8 · B 9 angezeigt wird, werden die Daten in einem vollständig guten Halbleiterplättchen 12 gespeichert oder von dort abgerufen. Das erfolgt durch die Ausgabe »5« vom Entscheidungsblock 22, die in Verbindung mit den Signalen auf den Spaltenadreßleitungen B 12, B 13 und B 14 in der Spaltenauswahlschaltung 20 decodierl wird zur Adressierung der neunten Spalte aus lauter guten Halbleiterplättchen und nicht der ersten acht Spalten aus teilweise fehlerhaften Hulbleiterplätlchen.

Der Adrcßübcrsetzer 24 empfängt Eingänge vom Entscheidungsblock 22, die den Zustand der Bits B 7, BS und Ö9 anzeigen und von Spaltenauswahlschaltung 20, die den Zustand der Bits P 12, B 13 und B 14 anzeigen. Der Adrcßübcrsct/er 24 wählt die Adresse eines Oktanten in einem ganz guten Halbleiterplättchen 12, die der Adresse eines fehlerhaften Oktanten entspricht, der durch das Adreßregister 14 ausgewählt wurde. Auf jeder der sechs Ausgangsleitungen von Adreßüberselzer 24 gibt es zwei mögliche verschiedene Ausgaben. ■> Wenn ein fehlerhafter Oktant adressiert wird, dann erscheint das S-Signal und die Spaltenwahlbits B12, B13 und B14 erzeugen Signale auf den Oktantenadreßleitungen B/7, ß/8 und B/9 durch die Überbrückungsschaltung 27. Diese Signale adressieren über einen

κι Reihendecodierer in einem ganz guten Halbleiterplättchen den Oktanten, der dem fehlerhaften durch das Register 14 aufgerufenen Oktanten entspricht.

Wenn einer der sieben fehlerfreien Oktanten in einem teilweise fehlerhaften Halbleiterplättchen 11 adressiert wird, dann erscheint das Signal 5und die Oktantenwahlbits B 7, B8 und B9 erzeugen Signale auf den Leitungen B/7, B/8 und B/9 und wählen den adressierten Oktanten auf normale Weise.

Die Überbrückungsschaltung 27 ist eine programme nierbare Einrichtung, die einzeln auf jeder Karte verdrahtet ist, um sicherzustellen, daß ein niedriger Signalpegel auf jeder der Adreßleitungen B 7, BS und B9, d. h. logisch B7 ■ ZFS · B9, immer den fehlerhaften Oktanten von Speicherstellen in jedem Halbleiterplätt-

-'"> chen 11 darstellt. Ungeachtet das tatsächlich im Halbleiterplättchen defekten Oktanten stellt die Adresse B7 ■ B8 · B9 den fehlerhaften Oktanten dar und diese Adresse wird vermieden. Statt dessen werden die Signale zu einem entsprechenden Oktanten auf einem

«ι vollständig guten '/2-HalbleiterpläUchen 12' oder 12" auf der Matrixkarte 10 geleitet.

Die vorliegende Erfindung betrachtet auch die Verwendung von vollständig guten Halbleiterplättchen auf einigen Speicherkarten nach der Entscheidung des

Γ) Konstrukteurs und abhängig vom Produktionsausstoß. Wenn jedes Halbleiterplättchen auf der Karte fehlerfrei ist, werden nur acht Modulspalten im Gegensatz zu den in den Fig. IA und IB gezeigten neun Spalten vorgesehen. In diesem Fall ist die »S«-Ausgabe des

■ίο Entscheidungsblockes 22 permanent mit einer gestrichelt dargestellten Bindeschaltung 23 verdrahtet und hat den permanenten Wert S. Durch diese Vorrichtung wirkt die Spaltenauswahlschaltung 20 als standardmäßiger 3-8-Decodierer und kann niemals die neunte Spalte

-n der Halbleiterplättchen wählen.

Jedes teilweise fehlerhafte Halbleiterplättchen 11 und ein fehlerfreies Halbleiterplättchen 12 sind bekanntlich in zwei '^-Halbleiterplättchen mit 512 Speicherzellen unterteilt, von denen jede ein Informationsbit speichern

ίο kann. F i g. 2 zeigt ein Halbleiterplättchen schematisch Der Einfachheit halber ist nur ein teilweise fehlerhaftes Halbleiterplättchen 11 gezeigt und das fehlerfreie Halbleiterplättchen 12 unterscheidet sich nur dadurch daß einer der Oktanten im Halbleiterplättchen 11

■V) fehlerhaft ist und nicht benutzt wird.

Eine Zelle 33 kann nur wirklich gewählt werden, wenr Reihen- und Spaltenadressen nach Bestimmung durch die '/2-Halbleitcrplättchen-Auswahlschaltung 34 zusammenfallen. Wenn dieser Fall am Halbleiterplättchen 11

«ι eintritt, wird es auf volle Speisespannung geschaltet, unc der Oktantdecodierer 30 sowie der Bitdecodierer 31 werden betätigt. Wenn das Halbleiterplättchen gewähli wurde, wird die Zelle 33 decodiert durch die Adrcßleitung Bl, B2 B6 und BJ7, Bf S und BJi

in von der Schaltung für die Speisespannung 28 (Fi g. IA).

Diese neun Adreßleitungen führen zu allen teilweise

fehlerhaften '^-Halbleitcrplättchcn II' und 11" sowie zu allen fehlerfreien '/2-Halbleiterplättchen 12' und 12'

auf allen Speicherkarten 10.

Drei der sieben Adreßleitungen laufen zum Wortdecodierer 30 auf dem Halbleiterplättchen. Die drei Adressen werden decodiert und auf volle Spannung gebracht, um eine von acht zur Matrix 32 der Speicherzelle 33 führenden Leitungen 36 zu wählen. Jede Ausgabe vom Wortdecodierer 30 treibt eine Reihe aus 64 Zellen 33.

Sechs der neun Adreßleitungen werden an einen Bitdecodierer 31 auf dem Halbleiterplättchen geführt, um einen von 64 Abfrage-Vorverstärkern auf dem Halbleiterplättchen zu wählen. Der gewählte Abfrage-Vorverstärker wiederum bringt eine der 64 Bitleitungen 37 auf volle Speisespannung. Jede Bitleitung 37 ist an eine Spalte von acht Zellen 33 angeschlossen. Am Schnittpunkt der gewählten Wortleitung 36 mit der gewählten Bitleitung 37 wird eine Zelle 33 auf jedem Modul 13 in einer gewählten Spalte auf jeder Karte 10 ausgewählt. Diese vier Bits pro Karte werden im vorliegenden Ausführungsbeispiel parallel adressiert.

In der Speicherzelle 33 werden Daten gespeichert, wenn der Schreibimpuls und das Datensignal in der Lese/Schreibschaltung 35 zusammentreffen. Durch dieses Zusammentreffen wird einer von 64 Abfrage-Vorverstärkern 31 vorbereitet, die durch die sechs Adreßleitungen gewählt wurden, und Daten werden in die decodierte Speicherzelle 33 über die ausgewählte Bitleitung 37 geleitet.

Wenn der Leseimpuls an der L/S-Schaltung 35 anliegt, erkennt der Abfrage-Vorverstärker 31 den Zustand der Speicherzelle 33 und leitet das Signal an einen Abfrageverstärker 38 auf dem ¹ /₂-Halbleiterplättchen 11'. Der Abfrageverstärker 38 wiederum sendet die Daten an einen letzten Abfrageverstärker 21, der auf der Speicherkarte 10 angebracht ist.

Im Ausführungsbeispiel enthält jeder Oktant nur eine Zellenreihe. Bei einer 10 χ 32 Matrix würde jeder Oktant zwei Reihen aus Zellen enthalten und dadurch vier Reihenadreßbits, z.B. 56, B7, BS und 59 erfordern. Trotzdem werden nur drei der vier Adreßbits durch den Entscheidungsblock 22 und Adreßübersetzer 24 gebraucht.

Der vorhandene 32K-mal-4-Bit-Speicher aus Halbleiterplättchensätzen mit Fehlern in einem bestimmten Sektor und einem Satz fehlerfreier Speicherhalbleiterplättchen kann ausgetauscht werden gegen einen 32K-mal-4-Bit-Speicher aus fehlerfreien Halbleiterplättchen. Er läßt sich ebenfalls gegen einen Speicher austauschen, der aus Halbleiterplättchensätzen mit Fehlern in einem anderen Sektor und einem Satz fehlerfreier Halbleiterplättchen besteht. Die Arbeitsweise des Speichers ist dieselbe. Die einzigen Unterschiede liegen in der Anzahl von Speichermoduln 11, die auf der Speicherkarte 10 erforderlich sind, der Verdrahtung der Überbrückungsschaltung 27 und der Benutzung der Bindeschaltung 23.

Bei der Herstellung eines monolithischen Speichers besteht der erste Schritt in der Herstellung mehrerer integrierter Schaltungshalbleiterplättchen, auf denen sich jeweils eine Matrix aus 1024 Speicherstellen befindet. Die Halbleiterplättchen werden dann geprüft, um festzustellen, welche Zellen in der Matrix fehlerhaft sind. Dann werden die Halbleiterplättchen so sortiert, daß eine erste Sorte einwandfreie Zellen enthält und acht andere Sorten fehlerhafte Zellen nur in einem entsprechenden Oktanten eines jeden 7₂-Halbleitcrplättchcn. Die Halbleiterplättchen mit Fehlern in mehr als einem Oktanten in jedem '^-llalblciterplättchcn werden zurückgewisen. Einige dieser zurückgewiesener Halbleiterplättchen können jedoch in einem Speicher system benutzt werden, das mit ³/₄-guten Halbleiter plättchen arbeitet. Die Halbleiterplättchen werden danr ϊ auf Moduln 13 in bekannter Weise zusammengesetzt Die teilweise fehlerhaften Halbleiterplättchen mi Fehlern in einem bestimmten Oktanten werden au Moduln zusammengesetzt, die die ersten acht Spalter auf der Karte 10 bilden. Jede Spalte enthält viei

in teilweise fehlerhafte Halbleiterplättchen oder ach teilweise fehlerhafte '/VHalbleiterplättchen, wobei dit Fehler in demselben Oktanlen eines jeden V₂-HaIb leiterplättchens liegen.

Die gewöhnliche Kapazität eines jeden Speichermo

Γ) duls beträgt ⁷I* der Modulkapazität. Alle Schaltunger einschließlich der fehlerhaften werden jedoch noch mi Strom versorgt und verbrauchen denselben Strom wie die fehlerfreien Moduln. Um dieselbe nutzbare Speicherkapazität pro Karte zu erhalten, sind mehl Moduln erforderlich. Die vorliegende Logik ist also se ausgelegt, daß sie mit einer Kombination vor zweiunddreißig 3584-Bit-Speichermoduln und viei 4096-Bit-Speichermoduln arbeitet und eine Speicher karte von 131 072 Bits erhält. Die zum Treiben dei Speicherkarten 10 verwendete Logik ist auf einei separaten Karte enthalten und treibt alle Speicherkar ten parallel. Daher braucht nur die Arbeitsweise einei Speicherkarte zum Verständnis der Arbeitsweise de; ganzen Speichers erklärt zu werden.

jo Um eine 32-mal-4-Bit-Karte zu adressieren, wie eir 15 Bit großes binäres Adreßfeld benötigt. Dies« 15 Adressen sind in drei Kategorien unterteilt: dre ¹/VHalbleiterplättchen-Auswahladressen, drei Spalten Auswahladressen und neun Zellen-Auswahladressen

v-, Nach Darstellung in Fig.3 sind die drei '^-Halbleiter plättchen Auswahladressen bezeichnet mit BO, B10 unc B11; die drei Spalten-Auswahladressen mit Bt2, BiI und B14 und die neun Zellen-Auswahladressen mit B1 B2,...,B9.

w Die drei '^-Halbleiterplättchen-Auswahladreßbit; SO, BiO und SU decodieren eines von ach '/VHalbleiterplättchen auf jedem Modul.

Nach Darstellung in Tabelle I wählt das Bit B10 ein« CSY-Leitung in der Wahlschaltung 26 und die Bits SlI

4> und ß0 eine CSX-Leitung, um ein entsprechenc gelegenes 'Λ-Halbleiterplättcnen auf jedem Modul 13 ir allen Spalten einschließlich der Spalte der fehlerfreier Halbleiterplättchen voll zu wählen.

so Tabelle I	_	—	Ausgaben
	-	~BÖ
Entscheidungsblock 22		BO	CSYi
Eingaben	BIi	BO	CSY2
	BiI	Bi)	csxi
#10	BU		CSX 2
ß 10			CSX 3
-		CSX 4
-

-

Diese funktionieren genauso wie im Falle eine;

ir, Speichers aus einwandfreien Speicherplättchcn. Es wire ein Modul 13 erklärt, und die Erklärung gilt für alle Moduln gleichermaßen. Alle weiteren Erkliirungcr werden daher nur für ein einzelnes Modul gegeben unc

die Adreßbits SO, β 10 und ßll werden nicht weiter diskutiert.

Die Auswahladressen für neun Zellen laufen zu allen Halbleiterplättchen aller Moduln auf allen Karten. Diese Adressen wählen eine von 512 Zellen auf einem !/VHalbleiterplättchen. Sechs der neun Adreßbits laufen zur Speicherkarte, ohne durch die in den Fig. 6 und 7 gezeigten Schaltung beeinflußt zu werden. Gemäß späterer Beschreibung sind für das Ausführungsbeispiel nur die drei Zellenauswahl-Adreßbits BT, BS und ß9 wichtig. Am Ausgang der Überbrückungsschaltung 27 werden diese Adressen zu ß/7, ß/8 und BJ9, die zur Decodierung des adressierten Oktanten auf dem Halbleiterplättchen benutzt werden.

Der verwendete Spezial-Abfrageendverstärker 21 in Fig. IB wird bestimmt durch den Zustand der Bits ßl2, B 7, B8 und B 9. Jede Modulreihe wird durch einen Satz von zwei Abfrageverstärkern, einen oberen und einen unteren, bedient. Wenn ein fehlerhafter Oktant gewählt wurde und B 12 auf seinem echten oder komplementären Signalpegel steht, wird entsprechend der untere oder obere Abfrageverstärker gewählt, der jede Reihe bedient. Wenn andererseits ein fehlerhafter Oktant gewählt wurde, wird der untere Abfrageverstärker ungeachtet des Zustandes von B 12 gewählt.

F i g. 4 zeigt die Anlage von Moduln mit Halbleiterplättchen, die fehlerhafte Oktanten haben und mit PG-Moduln bezeichnet sind, und von Moduln, die einwandfrei Halbleiterplättchen enthalten und mit AG-Moduln bezeichnet sind. Jedes PG-Modul enthält acht fehlerhafte Oktanten, einen auf jedem '/2-HaIbleiterplättchen. Diese fehlerhaften Oktanten haben einen entsprechenden fehlerfreien Oktanten in einem '^-Halbleiterplättchen auf einem AG-Modul, d.h., normalerweise im fehlerhaften Oktanten gespeicherte oder von dort abgerufene Information wird statt dessen im entsprechenden fehlerfreien Oktanten behandelt. Im in Fig.4 gezeigten Ausführungsbeispiel wird jede Reihe von acht PG-Moduln durch ein AG-Modul in dieser Reihe bedient. Wegen der Art, in der die CSX- und CSY-Leitung die '^-Halbleiterplättchen auf einem Modul einschließlich des AG-Moduls (siehe Tabelle I) wählen, bedient jedes '/VHalbleiterplättchen im AG-Modul ein '/2-Halbleiterplättchen auf jedem Modul in der Reihe an derselben relativen Position.

Die Fig.6 und 7 zeigen die Schaltung zum Umwandeln der hereinkommenden Adresse in der Art, daß ein fehlerfreies Halbleiterplättchen gewählt wird, wenn ein fehlerhafter Oktant adressiert wird. Die Schaltung in diesen Figuren ist in Form einer negativen Logik aufgebaut, was soviel heißen soll, daß eine negative Eingangsspannung für jin Schaltglied das echte Signal und eine positive Eingangsspannung das Komplementärsignal darstellen. Die negative Logik fand weitverbreitete Anwendung in den mit NPN-Transistoren arbeitenden emittergekoppelten logischen Schaltkreisen und ist in Fachkreisen allgemein bekannt.

Fig.5A zeigt den zur Bildung der negativen logischen Schaltkreise benutzten logischen Grundblock, das negative UND-Glied. Bei Verwendung eines solchen NAND-Gliedes ergibt ein echtes Signal, d. h. ein negatives Signal auf allen Eingangsleitungen W, X, Y und Zdie NAND-Ausgabe auf dem oberen Signalpegel des Schaltgliedes, d. h.,

_ = ψΤχτγΓζ*=, w+ χ+ ν+ ζ.

Die untere Ausgabe des NAND-Blockcs der Fig. 5A ist die Umkehrung der oberen Ausgabe, d. h.

_ = W ■ X ■ YZ.

Die übrigen F i g. 5B, 5C und 5D sind aus diesem NAND-Glied gebildete Variationen. Die Fig. 5B zeigt ein Schaltglied mit der Bezeichnung AR mit einem ι Eingang und dem invertierten Ausgang auf dem oberen Signalpegel und dem wahren Eingang auf dem unteren Signalpegel. F i g. 5C ist ein Inverter mit einem Eingang und einem Ausgang.

Fig. 5D zeigt eine Kombination von zwei NAND-

Ki Gliedern für ODER-Funktionen. Da die Blocks vorzugsweise aus einer emittergekoppelten Logik gebildet werden, bei der extern der Kollektor zur Bildung der UND-Funktion und intern der Emitter zur Bildung der ODER-Funktion verbunden sein können, wird zur

π Bezeichnung der ODER-Funktion das Rautenzeichen Overwendet. In Fig.5D gibt der Anschluß 7Ί an, daß die ODER-Verbindung hinter der Emitterausgabe liegt, wogegen der Anschluß Tl angibt, daß die Kollektoren verbunden sind. Die Ausgabe am Anschluß 7Ί ist also

2i) die negativ verbundene UND-Funktion und die Ausgabe am Anschluß Tl die negativ verbundene ODER-Funktion. Die Schaltung in den Fig.6 und 7 ist aufgebaut unter alleiniger Verwendung der negativen UND-Blocks in den F i g. 5A-5D.

F i g. 6 zeigt die logischen Blocks, die den Entscheidungsblock 22 und den Adreßübersetzer 24 der F i g. 1A bilden. Der Entscheidungsblock 22 erzeugt die 5-Ausgabe als Funktion der Adreßbits B 7, BS und ß9. Die Adressierung des Systems ist, wie bereits gesagt, so

in angeordnet, daß ein Komplementniveau auf jedem dieser Bits, d. h. logisch B7 ■ BS ■ B9 anzeigt, daß ein fehlerhafter Oktant in den teilweise fehlerhaften Chips gewählt wurde.

Der Entscheidungsblock 22 enthält einen Satz von

si drei AR-Blocks, deren obere Ausgänge als dreibahnige negative UND-Verbindung zum Anschluß Γ3 führen. Eine negative oder echte Ausgabe S tritt am Anschluß Γ3 auf, wenn alle Eingänge positiv sind, d. h. B7 ■ B~8 ■ Bj) und umgekehrt tritt eine Komplementä-

■w re Ausgabe 5 auf, wenn jeder Eingang negativ ist, d. h.

Der Adreßübersetzer 24 dient der Übersetzung der Adresse eines fehlerhaften Halbleiterplättchen-Oktanten in eine andere Adresse in einem entsprechenden

4^r> Oktanten eines einwandfreien Halbleiterplättchens aufgrund des Signals 5. mit den Oktantenwahlbits B 7, BS und B9 wählt der Adreßübersetzer 24 einen Oktant auf einem teilweise fehlerhaften Halbleiterplättchen 11, wenn der gewählte Oktant einer der sieben fehlerfreien

w ist. Wenn andererseits der fehlerhafte Oktant des Halbleiterplättchens gewählt wurde, dann wählen die Eingabebits B 12, B13 und B14 zum Adreßübersetzer 24 einen der Oktanten eines einwandfreien Halbleiterplättchens, der dem durch das System adressierten

γ, fehlerhaften Oktanten entspricht.

Dieses Ergebnis ist auf den Ausgabeleitungen des Adreßübersetzers 24 durch Darstellung der Entsprechung zwischen den Bits B7, BS und ß9 einerseits und den Bits ßl2, ßl3 und_ßl4 andererseits wiedergege-

Wi ben. Wenn das Signal S auftritt und die Wahl eines fehlerfreien Oktanten in einem teilweise fehlerhaften Halbleiterplättchen anzeigt, dann zeigen die Ausgabeleitungen den Zustand der Adreßbits B 7, BS und B9 an. Wenn jedoch das Signal S vorhanden ist und die Wahl

hi des fehlerhaften Oktanten auf einem teilweise fehlerhaften Halbleiterplättchen anzeigt, dann wird die die Wahl dieses fehlerhaften Oktanten verursachende Adresse in den entsprechenden Oktanten über die Spaltenwahlbits

B 12, B 13 und B14 geführt.

Die Übersetzung der Oktanten- und Spaltenwahlbits erfolgt durch sechs Grundschaltblocks, die aus praktischen Erwägungen drei identische Schaltungen sind: ARTI- A32, ARS/- A 33 und AR9I-A 34, von denen jede unabhängig auf die Bits BT-B\2, Ö8-Ö13 und ß9— S14 wirkt. Die Beschreibung eines derartigen Schaltungssatzes genügt also zur Erklärung der Arbeitsweise auch der beiden anderen.

Bei der Schaltungskombination AR TI—A 32 wird die Eingabe zu ARl abgeleitet von der unteren Ausgabe von AR 4 im Entscheidungsblock 22. Gemäß obiger Beschreibung der Fig.5B ist die untere Ausgabe von ARi die echte Anzeige des Bit BT, d. h., ein negatives Niveau des Bit ß7 am Eingang von AR4 ergibt ein negatives Spannungsniveau am Ausgang und umgekehrt. Die oberen und unteren Eingänge am Block -A 32 sind 5 und B12. Die Ausgaben der Blocks AR 7 und — A 32 sind nach der obigen Darstellung in F i g. 5D in einer ODER-Verbindung zusammengeführt, wodurch der Anschluß Γ4 die negative UND-Funktion und der Anschluß T5 die negative ODER-Funktion übernehmen und die Ausgabe J^- 57 + 5- B12 liefern.

Wenn die Signale BT · ß8 · B9 vom Adreßregister 14 übertragen werden, dann überträgt, wie bereits gesagt, der Entscheidungsblock 22 das Signal S an die Spaltenauswahlschaltung 20. In der Darstellung der F i g. 7 werden das Signal 5 oder S zusammen mit den Spaltenauswahladreßsignalen öl2, ßl3 und ßl4 zum Wählen einer der neun Modulspalten auf der Karte benutzt. Wenn die Karte nur fehlerfreie Halbleiterplättchen in einer achtspaltigen Standardmatrix enthielte, dann wären nur die Bits B12, B13 und B14 für diese Standarddecodierung 3 aus 8 erforderlich. Eine teilweise fehlerhafte Halbleiterplättchen sowie eine Spalte aus einwandfreien Halbleiterplättchen enthaltende Karte benötigt jedoch das S-Bit zur Wahl der fehlerfreien Halbleiterplättchen in der neunten Spalte von Moduln, wenn ein fehlerhafter Oktant in einem der teilweise fehlerhaften Halbleiterplättchen adressiert wird.

Die Spaltenauswahlschaltung 20 hat sechs Ausgänge: L 1, L 2, L3, L4, L 5 und L 6, die in verbundenen Paaren zum Wählen der richtigen Modulspalten verwendet werden. Nach Darstellung in den Fig. IA und IB übernehmen zwei der sechs Ausgänge eine Spaltenwahl durch die UND-Glieder im Decodierer 25. Tabelle Ii zeigt die speziellen Verbindungen der Ausgänge Li,... L6 vom Spaltenwahlblock 22,die eine bestimmte Spalte wählen. Die Spaltenbezeichnung ist mit der in F i g. 4 gegebenen in Übereinstimmung.

Tabelle II	Spaltenaus- wahlausgiing	Ausgabcfunktion	«12	«13	«14
Gewählte Spalte	IA, IA		«12	«13 ·	«14
Λ	LX, LS	S-	«12 «12	« 13 · «13 ·	«14 «14
B	IA, L6 Ll, IA	S- S-	«12	«13 ·	«14
C D	1.1,1.5	S-	«12 · «12 · «12 ·	«13 · «13 · « 13 ·	«14 «14 «14 S
H	Ll, L6 λ 3, IA /.3, /.5 L.\l.(y	*S ■* S- S- S
Ι· (ί Il ACi

eindeutige Kombination der Spaltenwahlbits ßl2, B13 und B 14 gewählt. Durch das Erscheinen des Signals 5 wird nur die neunte Spalte einwandfreier Halbleiterplättchen durch die Signale L 3 · L 6 gewählt.

Die für die Spaltenwahlfunktion notwendige Grundschaltungen wurden im Zusammenhang mit den Fig.5A—5D beschrieben. Die Ausgaben Ll, L2 und LZ sind das Ergebnis einer negativen ODER-Funktion der unteren Ausgänge der Schaltungen — A 24/—A 25/ -Λ26 bei Γ6, -A 2Tl-A 28J-A 29 bei TT und ARU-A30I-A31 bei Γ8. Wegen der Ähnlichkeit dieser Schaltungen genügt die Beschreibung der Erzeugung einer Ausgabe auf einer Leitung, z. B. der Ausgabe auf der Leitung L 1 für die Beschreibung der Ausgaben auf den Leitungen L 2 und L 3.

Die Eingaben zur Schaltung A 24 sind der Reihe nach: 5+S12, S, S+ B13, S±B\4. Die Eingaben zur Schaltung A 25 sind 5+ B12, 5+ B 13_und 5 ■ Z? 14. Die Eingaben zum Block A 26 sind 5+ B 12, 5 ■ B13 und S- ßl4. Die negative ODER-Funktion erzeugt eine Ausgabe am Anschluß 76 folgendermaßen:

LX = [(S + BU)(S)(S + BU)(S + ßl4)]

+ [(S + Bl2)(S · BlT)(S β 14)] (I)

+ [(S + BIl)(S ■ BO)(S ■ ßl4ji]

Eine direkte logische Manipulation dieser Gleichung ergibt die Ausgabefunktion für L 1 nach Darstellung in Fig. ~.

Die Ausgaben L 4, L5 und L 6 sind das Ergebnis einer negativen UND-Funktion der oberen Ausgaben der Schaltungen -A 241-A 2Tl-A 30 bei Γ9, -Λ25/-Λ28/-Α31 bei TlO und AR V—A 261-A 29 bei 7ΊΙ. Die Ausgaben von den Anschlüssen Γ9, Γ10 und Γ11 werden durch die Inverter Λ/3 bzw. N 2 und /Vl invertiert und ergeben die Ausgaben L 4, L 5 und L 6.

Zur Erzeugung der Misgabe L 4 sind die Eingaben zur Schaltung Λ 27 S+ B12", S- B 13_ und S^ B14. Die Eingaben zur Schaltung A 30 sind S- B12, 5 ■ ß 13 und S-I- B14. Die Angaben zur Schaltung A 24 wurden bereits beschrieben. Am Anschluß Γ9, wo die negative UND-Funktion ausgeführt wird, ist die Ausgabe:

S + B12)(S)(S + B13)(S
(S + ßl2)(Sßl3)(Sßl4)
(Sßl2)(S-B13)(S

durch logische Manipulation reduziert zu:

S(ßl2ßl3ßl4) + S-B12 β 13 β 14) + S(ßl2ßl3BT4).

(2)

(3)

Jede der ersten acht Spalten eines teilweise fehlerhaften Halbleilerpliiltchens wird durch eine Die Umkehrung dieser Funktion durch den Inverter N 3 resultiert in der Ausgabefunktion L 4 in F i g. 7. Die Ausgaben L 5 und L 6 werden ähnlich erzeugt und daher nicht näher beschrieben.

Die sechs Ausgabeleitungen vom Adrcßübersct/.cr 24 sind mit den Eingängen der Übcrbrückungsschaltung 27 verbunden. Die sechs Eingänge Xl, X2. Kl, K2, Zl und Z2 der Überbrückungsschaltung sind mit den Ausgängen ß/7, ß/8 und BJ9 abhängig davon verbunden, welcher der jeweils numerierten Oktanten in einem Halbleiterplättchen fehlerhaft ist. Ein bestimmter Oktant, z. B. der zweite Oktant, ist in jedem der teilweise fehlerhaften Halbleiterplättchen auf einer bestimmten Karte 10 des Speichers fehlerhaft. Im

allgemeinen sollen jedoch auf e'ner anderen Karle Halbleiterplättchen montiert werden, die Fehler in einem anderen Oktantei. z. B. dem vierten Oktanten haben. Bei der Produktion der Halbleiterplättchen ist die Lage von Fehlern in den Halbleiierplättchen mehr oder wenig willkürlich, obwohl bestimmte Sektoren der Halbleiterplältchen mehr Fehler aufweisen können als andere, z. B. aufgrund eines Maskenfehlers. Hier werden berücksichtigt entweder eine völlig willkürliche Verteilung von Fehlern in einer Halbleiterplättchenmenge oder eine nicht willkürliche Verteilung dadurch, daß die Überbrückungsschaltung 27 vorgesehen ist.

Die Tabelle III führt die Verbindung innerhalb der Überbrückungsschaltung abhängig vom fehlerhaften Oktanten auf.

Tabelle III

Defekter
Oktant

Verbindungen im
Ühcrhrückunesblock

3
4
5
6
7
keiner

.Yl, Vl, Zl
.Yl, Vl, Zl
Yl, V2, Zl
Yl. V2, 7.1
Λ2, Vl. Zl
.Y2. Vl. Z2
.Y 2, V 2. Zl
Λ 2, V 2, Z 2
Yl, Vl, Zl

Diese_ Verbindungen stellen sicher, daß das Signal ß~7 · 3~8 · B9 den fehlerhaften Oktanten auswählt. Anders ausgedrückt, stellt die Überbrückungsschaltung sicher, daß keine andere Kombination der Signale B 7, BS und B 9 die Auswahl eines fehlerhaften Oktanten veranlaßt. Wenn z. B. der vierte Oktant fehlerhaft ist und die Verbindung in der Überbrückungsschaltung 27 X2, Y\,Z\ sind, dann_erzeugt das echte Ausgangssignal auf der Leitung B~7 des Adreßübersetzers 24 ein komplementäres Signalniveau auf der Leitung BJ 7 von der Überbrückungsschaltung 27. Ähnlich erzeugen die echten Ausgangssignale auf der Leitung B8 und S 9 am Übersetzer 24 ein echtes Signal auf den Leitungen BJS und BJ 9 von der Überbrückungsschaltung. Somit ist die Funktion auf den Oktantenadreßleitungen: BJ 7 ■ BJS ■ BJ 9. Das entspricht den Adreßsignalen für den vierten Oktanten in der Verdrahtung zwischen dem Oktant-Decodierer 30 und dem Halbleiterplättchen 32 (F i g. 2). Dieser Oktant wird jedoch nicht gewählt, weil der Adreßübersetzer einen entsprechenden Oktanten in den einwandfreien Halbleiterplättchen wählen läßt, weil das Signal 5 und nicht das Signal S auf den Ausgabeleitungen des Adreßübersetzers 24 erscheint.

Die Verbindungen in der Überbrückungsschaltung 27 für Karten ohne fehlerhafte Halbleiterplättchen sind genau dieselben wie für Karten mit Halbleiterplättchen, die einen fehlerhaften Oktanten 0 haben. Diese Anordnung arbeitet, weil die Bindeschaltung 23 gemäß obiger Erklärung das Signal auf der S- Leitung auf einem positiven Niveau hält, d.h. auf S in Karten ohne fehlerhafte Halbleiterplättchen.

Arbeitsweise

Zur Illustration sei angenommen, daß der zweite Oktant in jedem '/^-Halbleiterplättchen 11' und 11" bei den PG-Moduln auf einer gegebenen Karte fehlerhaft übertragenen Signale 5 7, B 8 und ß9 aufgrund eines Kommandos von der Zentraleinheit versuchen werden, den fehlerhaften zweiten Oktanien auf einem bestimmten '/₂-Halbleiterplättchen auf jedem Modul 13 auf der Karte auszuwählen, um vier Datenbits abzurufen oder zu speichern.
Das Signa!

B7 B8 · S9 · B 10 ■ B 11 · BÖ · Sl2 · BO ■ FR

zeigt die versuchte Wahl des zweiten Oktanten des VrHalbleiterplättchen H" in der oberen rechten Ecke eines jeden Moduls in der ersten Spalte (A) a'jf der Karte 10 an. Die Bits Sl bis B 6 können in diesem Beispiel ignoriert werden. Die Sigjialeingabe zum Entscheidungsblock 22, ST, B8 und S9 veranlaßt die Erzeugung der Ausgabe S, die an die Eingänge des Spaltenwahlblockes 20 und des Adreßübersetzers 24 übertragen wird. Die Signaleingabe zum_Adreßübersetzer 24 ist also 5, B7, B8, S9, S12, S13, B 14; und die Signaleingabe zum Spaltenwahlblock 20 ist S, B12, B13, S 14. Diese Eingaben zur Spaltenauswahlschaltung 20 erzeugen Ausgaben nur auf den Leitungen L3 und L 6 gemäß obiger Beschreibung der F i g. 7. Die Ausgaben auf den Leitungen L3 und LS wählen dann die neunte Spalte in der Matrix, d. h. die Spalte mit den fehlerfreien Halbleiterplättchen.

Die Eingaben zum Adreßübersetzer 24 erzeugen die Ausgaben 5 · Bl2, S ■ B13 und S ■ B14. Wegen der Verbindungen der Überbrückungsschaltung 27 befindet sich die Leitung BJ7 auf ihrem echten Niveau, die Leitung S/8 auf dem Komplementniveau und die Leitung BJ9 wieder auf dem echten Niveau, in logischer Darstellung also: S/7 · BJS - ß/9. Diese Signale werden an den Oktandecodierer und den Treiber der fehlerfreien 'A-Halbleiterplättchen 12" in der oberen rechten Ecke des ersten Moduls in der neunten Spalte übertragen. Wie_aus F i g. 2 zu ersehen ist, wird mit dem Signal BJ 7 ■ WfS ■ BJ9 der zweite Oktant im einwandfreien Halbleiterplättchen gewählt, der dem zweiten Oktanten des teilweise fehlerhaften '/2-Halbleiterplättchen in der ersten Spalte teilweiser fehlerhafter Moduln entspricht.

Bei demselben Beispiel zeigt das Signal

ß~7 · B8 · B9 · BIO · SH · SO · Β~Ϊ2 · BT3 · ß 14 die versuchte Wahl des zweiten Oktanten des '/2-Halbleiterplättchens 11" in der oberen rechten Ecke eines jeden Moduls in der zweiten Spalte (B) auf der Karte 10 an. Wie im vorigen Fall werden jedoch die Leitungen L 3 und L 6 von der Spaltenauswahlschaltung 20 erregt zur Wahl der neunten Spalte in der Matrix.

Die Eingaben zum Adreßübersetzer 24 erzeugen Ausgaben S ■ S12, S · Sl3 und SB 14. Durch die Verbindungen der Überbrückungsschaltung 27 befindet sich die Leitung S/7 auf ihrem echten Spannungsniveau und die Leitungen B/8 und ß/9 auf dem Komplementniveau, in logischer Darstellung also: ß/7 ■ ß/8 · ß/9. Diese Signale werden an den Oktantdecodierer der einwandfreien '/2-Halbleiterplättchen 12" in der oberen rechten Ecke des ersten Moduls in der neunten Spalte übertragen. Das Signal ß/7 · BJS ■ B]H wählt den dritten Oktanten im einwandfreien Halbleiterplättchen. Die Operation gilt für alle ähnlich gelagerten Halbleiterplättchen und die achten Spalten teilweise fehlerhafter Halbleiterplättchen. Somit wählt der Adreßübersetzer 24 mit den Spaltenwahlbits B12, S13 und B14 den Oktanten in den fehlerfreien Halbleiterplättchen und stellt damit sicher, daß die fehlerhaften Oktanten in den teilweise fchierhaficii nuibleiierpiäüchen einen und nur

ist. Während der Zusammensetzung der Speicherkarte wird die Überbrückungsschaltung gemäß Tabelle III verbunden mit Xi, Y2 und Zl. Durch diese Verbindung ist gesichert, daß die vom Adreßregister 14 einen entsprechenden fehlerfreien Oktanten in den guten Halbleiterplättchen haben.

Die F i g. 8 und 9 zeigen Matrixkarten mit entsprechend montierten PG-Moduln und AG-Moduln. Dieselbe Grundkarte kann entweder mit PG-Moduln oder AG-Moduln bestückt werden. Wird sie mit PG-Moduln bestückt, enthält die Karte zweiunddreißig ⁷/g-gute Moduln und vier AG-Moduln gemäß F i g. 8. Die Karte enthält auch fünf Schnittstellentreibermoduln für die Abfrageversiärker-Bittreibermoduln, ein Verriege-

·> lungsmodul, zwei logische Moduln und 16 Kondensatorschaltungen C. Die Anordnung einer AG-Modulkarte unterscheidet sich nur dadurch, daß nur 32 AG-Moduln zwei 4096 Bits enthaltend erforderlich sind und die Bindeschaltung 23 benötigt wird. Die übrige Schaltung

κι ist identisch.

Hierzu 7 Blatt Zeichnungen

709 581/272

Claims

Patentansprüche:

1. Integrierter Halbleiterspeicher mit Speicherzellen, die während des Herstellungsvorgangs des Speichers vor dem Aufbringen auf Speicherkarten ~> geprüft und sortiert werden, so daß einmal fehlerfreie Halbleiterplättchen und zum anderen Halbleiterplättchen mit defekten Speicherzellen selektiert werden, wobei die letzteren noch in so viel Gruppen sortiert werden, wie vorher festgelegte in Bereiche oder Sektoren auf einem Halbleiterplättchen vorhanden sind, und wodurch die Bereiche oder Sektoren ermittelt werden, in denen defekte Speicherzellen auftreten, dadurch gekennzeichnet, daß Halbleiterplättchen mit defekten r> Speicherzellen und Halbleiterplättchen mit keiner defekten Speicherzelle insbesondere in Oktanten aufgeteilt sind und in einem Verhältnis auf einer Speicherkarte angeordnet werden, so daß jede Reihe von Halbleiterplättchen mit fehlerhaften >o Oktanten durch ein fehlerfreies Halbleiterplättchen in dieser Reihe ersetzt wird, daß bestimmte Bits (B7—B9) aus einem an sich bekannten Adreßregister (14) einer Entscheidungsschaltung (22) zugeleitet werden, die feststellt, ob der fehlerhafte Oktant >■> auf dem Halbleiterplättchen adressiert wird und ein Signal (5 oder S) erzeugt, und zwar abhängig davon, ob ein fehlerhafter Oktant aufgerufen wird oder nicht, daß Ausgangssignale der Entscheidungsschaltung (22) auf einen Adreßübersetzer (24) geführt so sind, der außerdem an seinen Eingängen mit Bits (ßl2— B14) des Adreßregisters (14) verbunden ist und die Adresse eines Oktanten in einem fehlerfreien Halbleiterplättchen wählt, die der Adresse eines fehlerhaften Oktanten entspricht, der durch die im r> Adreßregister (14) stehende Adresse ausgewählt wurde und der seine Ausgangssignale auf eine Überbrückungsschaltung (27) abgibt, um sicherzustellen, daß ein niedriger Signalpegel auf jeder der Adreßleitungen (B7—B9) immer den fehlerhaften Oktanten auf den Halbleiterplättchen darstellt.

2. Integrierter Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, daß das Signal (5) am Ausgang der Entscheidungsschaltung (22) entsteht, wenn einer der sieben fehlerfreien Oktanten in « einem fehlerhaften Halbleiterplättchen (11) adressiert wird, und daß das invertierte Signal am Ausgang der Entscheidungsschaltung (22) erscheint, wenn der fehlerhafte Oktant adressiert wird.

3. Integrierter Halbleiterspeicher nach den An- ■> <) Sprüchen 1 und 2, dadurch gekennzeichnet, daß die Halbleilerplättchen, die fehlerhafte Oktanten aufweisen, zu ersten Moduln (PG) zusammengesetzt sind und fehlerfreie Halbleiterplättchen zu zweiten Moduln (AG) zusammengesetzt sind, wobei Moduln >^r> (PG) der erstgenannten Art beim Aufbringen auf Speicherkarten durch Moduln (A G) der zweitgenannten Art dadurch ersetzt sind, daß jede Reihe von Moduln (PG) der erstgenannten Art mit fehlerhaften Oktanten auf den Halbleiterplättchen w> durch ein fehlerfreies Modul in dieser Reihe ersetzt ist.