DE4316283A1 - Halbleiterspeichervorrichtung - Google Patents
HalbleiterspeichervorrichtungInfo
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Description
Die vorliegende Erfindung betrifft eine Halbleiterspeichervor
richtung. Insbesondere betrifft die Erfindung eine Halbleiter
speichervorrichtung mit einem Speicherbereich für Fehlertestbits
zum Reparieren von defekten Bits.
Bei Halbleiterspeichervorrichtungen, die das Ein- und Ausgeben
von Daten in Einheiten einer Mehrzahl von Bits durchführen,
existieren einige, die das Ein- und Ausgeben von Daten zusammen
mit einem Fehlertestbit (Error-Checking-Bit) ausführen. Ein
Fehlertestbit (Check-Bit) wird zum Erkennen benutzt, ob ein
Fehler in den die Daten bildenden Datenbits vorliegt. Ein
Paritätstest (Parity-Check) ist ein Verfahren zum Testen auf
einen Fehler.
Bei einem Paritätstestverfahren wird der Wert eines Paritätsbits
von einem Bit als "1" oder "0" festgelegt, davon abhängig, ob
die Anzahl von Einsen in den die Daten bildenden Datenbits eine
gerade Zahl oder eine ungerade Zahl ist, und das Paritätsbit
wird zu den Datenbits hinzuaddiert. Die Datenanordnung von
Datenbits und einem Paritätsbit wird so definiert, daß die An
zahl von Einsen stets eine gerade Anzahl oder eine ungerade An
zahl ist. Die Datenbits und ein Paritätsbit werden beispiels
weise zum Zeitpunkt eines Datentransfers, bei einem Datenkom
munikationssystem empfangen, zum Erkennen der Anzahl von Einsen
in der Datenanordnung, wodurch ein Fehler von einem Bit in den
Datenbits, die übertragen worden sind, erkannt wird.
Fig. 16 zeigt einen Aufbau eines Speicherfeldes einer herkömm
lichen Halbleiterspeichervorrichtung. In Fig. 16 ist ein Bei
spiel eines Aufbaues eines dynamischen Speichers mit wahlfreiem
Zugriff dargestellt, der gleichzeitig neun Informationsbits
I/O0-I/O8 ein- und ausgeben kann. Dieser dynamische Speicher
mit wahlfreiem Zugriff weist eine x9 Organisation auf, bei der
ein Paritätsbit von einem Bit zu einer x8 Organisation
hinzugefügt wird.
Wie in Fig. 16 gezeigt, umfaßt eine Halbleiterspeichervorrich
tung 100 Anschlußflächen (Kontaktinseln, Pads) 6a, 6b, 6c, 6d,
6e, 6f, 6g, 6h sowie 6i zum parallelen Empfangen von neun In
formationsbits I/O0-I/O8 sowie Speicherzellenfeldblöcke 3a,
3b, 3c, 3d, 3e, 3f, 3g, 3h sowie 3i, die entsprechend den Kon
taktflächen 6a-6i vorgesehen sind. In der folgenden Beschrei
bung werden die acht Bit I/O0-I/O7 als Datenbits bezeichnet,
und I/O8 wird als das Paritätsbit bezeichnet.
Ersatzzeilen 4a-4i sowie Ersatzspalten 5a-5i zum Reparieren
eines defekten Bits sind für jeden der Speicherzellenfeldblöcke
3a-3i vorgesehen.
Zeilendekoder 1a-1i sind für Speicherzellenblöcke 3a-3i
vorgesehen, zum Dekodieren eines angelegten Adreßsignales zum
Auswählen einer Zeile (Wortleitung) in einem entsprechenden
Speicherzellenfeldblock. Ein Spaltendekoder 2a ist für
Speicherzellenblöcke 3a-3d zum Auswählen einer Spalte aus
jedem Speicherzellenfeldblock entsprechend eines angelegten
Spaltenadreßsignales vorgesehen. Ein Spaltendekoder 2b ist für
Speicherzellenfeldblöcke 3e-3i vorgesehen, zum Dekodieren
eines angelegten Spaltenadreßsignales zum Auswählen einer Spalte
aus jedem der Speicherzellenfeldblöcke 3e-3i.
Zeilendekoder 1a-1i umfassen einen Ersatzzeilendekoder, und
Spaltendekoder 2a und 2b umfassen jeweils einen Ersatzspalten
dekoder. Wenn eine angelegte Adresse eine defekte Zeile (Spalte)
bezeichnet, verhindert ein Ersatzzeilen(spalten)dekoder die
Auswahl dieser defekten Zeile (oder Spalte) und führt die Aus
wahl einer Zeile (oder einer Spalte) in den Ersatzzeilen (oder
Spalten) durch. In der nachfolgenden Beschreibung wird der Zei
lendekoder zum Auswählen einer Ersatzzeile 4 (womit allgemein
Ersatzzeilen 4a-4i bezeichnet werden) als Ersatzzeilendekoder
bezeichnet, und der Dekoder zum Auswählen einer Ersatzspalte 5
(womit allgemein die Ersatzspalten 5a-5i bezeichnet werden)
wird als Ersatzspaltendekoder bezeichnet, und die Dekoder zum
Auswählen von Zeilen und Spalten in einem Speicherzellenfeld
block 3 (womit allgemein die Blöcke 3a bis 3i bezeichnet werden)
werden als normaler Zeilendekoder bzw. normaler Spaltendekoder
bezeichnet.
Speicherzellenfeldblöcke 3a-3i sind mit Anschlußflächen (Kon
taktinseln) 6a-6d über einen Datenbus 40a verbunden, Spei
cherzellenfeldblöcke 3e-3i sind mit Anschlußflächen 6e-6i
über einen Datenbus 40b verbunden. Obwohl nicht gezeigt, ist
eine Eingabe/Ausgabeschaltung zum Durchführen einer Pufferung
von Eingabe- und Ausgabesignalen für Speicherzellenfeldblöcke 3a-3i
vorgesehen. Die Datenbusse 40a und 40b sind zwischen Kon
taktinseln 6a-6i und der Eingabe-/Ausgabeschaltung vorgesehen,
die einen derartigen Puffervorgang durchführt. Feldblöcke 3a-3i
sowie Kontaktinseln 6a-6i haben eine 1-1-Beziehung.
Eine Ersatzzeile sowie eine Ersatzspalte sind jeweils für
Speicherzellenfeldblöcke 3a-3i vorgesehen. Es kann eine Spei
cherzelle existieren, die nicht ordnungsgemäß funktioniert, in
einem gewissen Speicherzellenfeldblock 3, durch eine Anlagerung
von Partikeln während des Herstellungsprozesses der Vorrichtung
oder wegen eines Defekts im Siliziumsubstrat selbst. Eine Zeile
oder eine Spalte, die die defekte Speicherzelle enthält, die
nicht ordnungsgemäß arbeitet, wird durch eine Ersatzzeile 4 oder
eine Ersatzspalte 5 ersetzt. Durch Ersetzen der defekten Spei
cherzelle mittels einer Ersatzspeicherzelle kann die defekte
Speicherzelle im Speicherzellenfeldblock repariert werden. Da
durch kann die benötigte Anzahl von Speicherzellen, die ord
nungsgemäß arbeiten, bei einem Speicherzellenfeldblock sicher
gestellt werden, selbst wenn eine defekte Speicherzelle in einem
gewissen Speicherzellenfeldblock vorliegt.
Eine herkömmliche Halbleiterspeichervorrichtung umfaßt eine Er
satzzeile 4 sowie eine Ersatzspalte 5, die in jeweiligen I/O-
Blöcken vorgesehen sind. In der nachfolgenden Beschreibung wird
angenommen, daß ein I/O-Block einen Schaltungsblock bezeichnet,
der einem Bit zugeordnet ist. Ein I/O-Block umfaßt einen Spei
cherzellenfeldblock, eine Ersatzzeile, eine Ersatzspalte, einen
Zeilendekoder sowie einen Eingabe-/Ausgabepufferkreis (in Fig.
16 nicht gezeigt).
Das Ersetzen einer defekten Speicherzelle wird unabhängig in
jedem I/O-Block durchgeführt. Beispielsweise kann eine defekte
Speicherzelle im Speicherzellenfeldblock 3a durch nur die Er
satzzeile 4a oder die Ersatzspalte 5a ersetzt werden. Wenn die
defekten Speicherzellen gehäuft in einem gewissen I/O-Block vor
liegen, können sie nicht vollständig durch die Ersatzzeile 4 und
die Ersatzspalte 5, die in diesem I/O-Block vorliegen, ersetzt
werden. Eine Halbleiterspeichervorrichtung mit einem derartigen
defekten I/O-Block wurde bisher als Ausschußprodukt bezeichnet,
da sie nicht ordnungsgemäß als Halbleiterspeichervorrichtung
einer x9-Konfiguration betrieben werden kann. Dies führt zu dem
Problem, daß die Produktionsausbeute beschränkt ist.
Wenn ein defekter I/O-Block in einer Halbleiterspeichervorrich
tung einer x9-Organisation vorliegt, ist eine mögliche Betrach
tung, diese Halbleiterspeichervorrichtung als x8-organisierte
Vorrichtung zu benutzen, ohne den defekten I/O-Block zu benut
zen. Allerdings kann die Position des defekten I/O-Blocks nicht
vorhergesagt werden. Die Verbindung zwischen einem I/O-Block und
einer Kontaktinsel (Pad) für die Ein-/Ausgabe des Signals ist
eindeutig festgelegt. Wenn daher diese Halbleiterspeichervor
richtung als eine mit x8-Organisation benutzt wird, kann die
Position der unbenutzbaren Kontaktinsel nicht vorhergesagt
werden.
Wie in Fig. 17 gezeigt, ist ein Gehäuse (Packung) 600 zum Auf
nehmen der Halbleiterspeichervorrichtung 100 mit externen An
schlüssen 60a-60i versehen. Kontaktinseln 6a-6i der Halb
leiterspeichervorrichtung 100 sind mit den externen Anschlüssen
60a-60i über Bonddrähte verbunden.
Die Verbindung zwischen Kontaktinseln 6a-6i und den externen
Anschlüssen 60a-60i ist eindeutig festgelegt und fixiert. Die
Position/Anordnung von Dateneingabe-/ausgabeanschlüssen 60a-60i
der externen Anschlüsse ist in einer 1-1-Beziehung (eins-
zu-eins-Beziehung) vorgegeben. Wenn ein defekter Eingabe-
/Ausgabeblock in einer Halbleiterspeichervorrichtung einer
herkömmlichen Struktur existiert, kann diese nicht als Halblei
terspeichervorrichtung mit x8-Organisation wiederbenutzt werden.
Dies liegt daran, daß die Position der nicht nutzbaren Da
teneingabe-/ausgabeanschlüsse sich von Produkt zu Produkt un
terscheidet.
Aufgabe der vorliegenden Erfindung ist es, eine Halbleiterspei
chervorrichtung zu schaffen, die als Vorrichtung eines anderen
Typs benutzt werden kann, selbst wenn ein defekter Eingabe-
/Ausgabeblock existiert. Dabei ist eine Halbleiterspeichervor
richtung mit einem Fehlertestbit zu schaffen, die als Halblei
terspeichervorrichtung ohne Fehlertestbit benutzt werden kann,
wenn ein defekter Eingabe-/Ausgabeblock vorliegt. Ferner ist es
Aufgabe der Erfindung, die Produktionsausbeute einer Halblei
terspeichervorrichtung zu erhöhen.
Die Aufgabe wird durch die Halbleiterspeichervorrichtung nach
den Patentansprüchen 1, 20, 22, 24, 26 gelöst.
Vorteilhafte Weiterbildungen sind in den Unteransprüchen be
schrieben.
Bei einer Ausführungsform ist eine Verbindungsschaltung zwischen
einem Biteingabe-/ausgabe(I/O)-Anschluß und einem I/O-Block
vorgesehen. Die Verbindung zwischen einem Eingabe-/Ausgabeblock
und einer I/O-Kontaktinsel (Kontaktfläche) wird durch diese
Verbindungsschaltung modifiziert, wenn ein defekter Eingabe-I/O-
Block vorliegt. Der defekte I/O-Block wird von der Biteingabe-
oder -ausgabefläche getrennt.
Die Verbindungsschaltung verbindet normale I/O-Blöcke mit fest
bestimmten I/O-Kontaktinseln (Kontaktflächen).
Bei dieser Ausführungsform werden nur normale I/O-Blöcke mit in
der Position fixierten I/O-Kontaktinseln verbunden, wenn ein
defekter I/O-Block vorliegt, so daß eine defekte Halbleiter
speichervorrichtung als benutzbares Produkt hergestellt werden
kann. Beispielsweise kann eine Halbleiterspeichervorrichtung mit
einem Fehlertestbit als Halbleiterspeichervorrichtung ohne Feh
lertestbit zur Verfügung gestellt werden.
Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich
aus der Beschreibung von Ausführungsbeispielen anhand der
Figuren.
Von den Figuren zeigen:
Fig. 1 eine Schemaansicht eines Gesamtaufbaues einer Halb
leiterspeichervorrichtung gemäß einer Ausführungsform;
Fig. 2 einen Aufbau einer Eingabe-/Ausgabeumschaltschaltung
aus Fig. 1;
Fig. 3 den Zustand der Eingabe/Ausgabeumschaltschaltung aus
Fig. 2 zum Zeitpunkt der Isolation eines defekten
I/O-Blocks;
Fig. 4 eine Anordnung einer Halbleiterspeichervorrichtung
einer partiellen (teilweisen) Aktivierungsmethode;
Fig. 5 eine Schemaansicht des Aufbaues einer Halbleiterspei
chervorrichtung gemäß einer zweiten Ausführungsform;
Fig. 6 einen Aufbau und einen Betriebszustand der Verbindungs
umschaltschaltung und der Verbindungssteuerschaltung
aus Fig. 5;
Fig. 7 ein Schaubild zum Beschreiben des Aufbaues und des
Betriebs der Verbindungssteuerschaltung aus Fig. 5;
Fig. 8 ein Gesamtaufbau einer Halbleiterspeichervorrichtung,
wobei die Eingabe/Ausgabeumschaltschaltung aus Fig. 1
aus einer Vorrichtung einer x18-Bitorganisation an
gewendet wird;
Fig. 9 einen Gesamtaufbau einer Halbleiterspeichervorrichtung
gemäß einer dritten Ausführungsform;
Fig. 10 einen spezifischen Aufbau der Eingabe/Ausgabeumschalt
schaltung aus Fig. 9;
Fig. 11 den Aufbau einer Eingabe-/Ausgabeumschaltschaltung ge
mäß einer vierten Ausführungsform;
Fig. 12 einen weiteren Aufbau der Sicherungsschaltung aus Fig.
11;
Fig. 13A, B, C spezifische Aufbauten eines Schaltelementes, das in
einer Eingabe-/Ausgabeumschaltschaltung benutzt wird;
Fig. 14 ein Aufbau einer Halbleiterspeichervorrichtung gemäß
einer siebten Ausführungsform;
Fig. 15 einen spezifischen Aufbau eines Schaltelementes, das in
der Eingabeumschaltschaltung und der Ausgabeumschalt
schaltung aus Fig. 14 benutzt wird;
Fig. 16 den Aufbau einer herkömmlichen Halbleiterspeichervor
richtung mit einem Paritätsbit; und
Fig. 17 die Verbindung zwischen einer Anschlußfläche bei einer
herkömmlichen Halbleiterspeichervorrichtung und einem
externen Anschluß.
Fig. 1 zeigt eine Anordnung eines Speicherzellenfeldes einer
Halbleiterspeichervorrichtung gemäß einer ersten Ausführungs
form. Wie in Fig. 1 gezeigt, umfaßt eine Halbleiterspeichervor
richtung 100 Kontaktinseln (Anschlußflächen) 6a, 6b, 6c, 6d, 6e,
6f, 6g, 6h und 6i, die entlang des Außenrandes eines Chips vor
gesehen sind. Die Flächen 6a-6d sind entlang einer Seite des
Chips vorgesehen, und die Flächen 6e-6i sind an der anderen
Seite des Chips angeordnet. Die Anschlußflächen 6a-6i werden
mit Informationsbits I/O0, I/O1, I/O2, I/O3, I/O4, I/O5, I/O6,
I/O7 sowie I/O8 beaufschlagt. In der nachfolgenden Beschreibung
wird angenommen, daß das an die Fläche 6i angelegte Informa
tionsbit I/O8 ein Bit zum Fehlertest ist, d. h. ein Paritätsbit,
und die verbleibenden Informationsbits I/O0-I/O7, die an die
Kontaktflächen 6a-6h angelegt werden, Datenbits sind.
Das Speicherzellenfeld umfaßt Speicherzellenfeldblöcke 3a, 3b,
3c, 3d, 3e, 3f, 3g, 3h sowie 3i, die entsprechend der Kontakt
flächen 6a-6i eingeteilt sind Ersatzzeilen 4a bis 4i sowie
Ersatzspalten 5a-5i sind entsprechend für Speicherzellenblöcke
3a-3i vorgesehen. Die Ersatzzeile 4 (die allgemein die Er
satzzeilen 4a-4i bezeichnet) und die Ersatzspalte 5 (die all
gemein die Ersatzspalten 5a-5i bezeichnet) kann durch eine
Speicherzelle eines entsprechenden Speicherzellenfeldblockes 3
(der allgemein die Speicherzellenfeldblöcke 3a-3i bezeichnet)
ersetzt werden. Mit anderen Worten, eine defekte Speicherzelle
in einem Speicherzellenfeldblock kann durch die entsprechende
Ersatzzeile 4 oder Ersatzspalte 5 ersetzt werden.
Zeilendekoder 1a-1i sind für Speicherzellenfeldblöcke 3a-3i
vorgesehen. Zeilendekoder 1a-1i umfassen ebenfalls einen Er
satzzeilendekoder zum Auswählen von Ersatzzeilen 4a-4i. Ein
Spaltendekoder 2a ist für Speicherzellenfeldblöcke 3a-3d vor
gesehen, und ein Spaltendekoder 2b ist für Speicherzellenfeld
blöcke 3e-3i vorgesehen. Spaltendekoder 2a und 2b umfassen
einen Ersatzspaltendekoder zum Auswählen von Ersatzspalten 5a-5d
bzw. 5e-5i. In Fig. 1 sind Spaltendekoder 2a und 2b
gezeigt, zum Auswählen einer Ersatzspalte derselben Spalten
adresse in jeweiligen Ersatzspalten 5a-5d sowie 5e-5i. Diese
können einen Aufbau haben, bei denen die Auswahl einer Ersatz
spalte unabhängig in jedem der Ersatzspalten 5a-5d sowie 5e-5i
durchgeführt wird.
Die Halbleiterspeichervorrichtung 100 umfaßt ferner eine Ein
gabe-/Ausgabeumschaltschaltung (Switch)-Schaltung 7 zum Steuern
einer Verbindung zwischen Kontaktflächen 6a-6i und den I/O-
Blöcken. Ein I/O-Block, der einem I/O-Bit einer Bitlänge von 1
Bit entspricht, umfaßt einen Zeilendekoder 1 (der allgemein die
Zeilendekoder 1a-1i bezeichnet), einen Speicherzellenfeldblock
3, eine Ersatzzeile 4, eine Ersatzspalte 5 sowie eine Eingabe
schaltung und eine Ausgabeschaltung zum Durchführen des Lesens
und des Schreibens von Information bezüglich des Speicherzel
lenfeldblockes. In der nachfolgenden Beschreibung bezeichnet der
Eingabe- und Ausgabebereich eines I/O-Blocks eine Eingabe-/Aus
gabesteuereinheit, die für jeden Block vorgesehen ist.
Diejenigen I/O-Blöcke, die den Informationsbits I/O0-I/O3
entsprechen, sind mit der Eingabe-/Ausgabeumschaltschaltung 7
über einen Datenbus 40a verbunden, und die I/O-Blöcke, die den
Informationsbits I/O4-I/O8 entsprechen, sind mit der Eingabe-
/Ausgabeumschaltschaltung 7 über einen Datenbus 40b verbunden.
Die Eingabe-/Ausgabeumschaltschaltung 7 ist mit den Anschluß
flächen 6a-6d über einen Datenbus 42a verbunden, und mit den
Kontaktflächen 6e-6i über einen Datenbus 42b.
Wenn alle defekten Speicherzellen in einem Speicherzellenfeld
block 3 durch eine entsprechende Ersatzzeile 4 oder eine Er
satzzeile 5 in der Halbleiterspeichervorrichtung 100 repariert
werden, arbeitet diese Halbleitervorrichtung 100 als Halblei
terspeichervorrichtung einer x9-Organisation. In diesem Zustand
verbindet die Eingabe-/Ausgabeumschaltschaltung 7 die I/O-Blöcke
mit jeweiligen entsprechenden Verbindungsflächen 6a-6i.
Wenn mehr defekte Speicherzellen in einem Speicherzellenfeld
block 3 vorliegen, als mit der Ersatzzeile 4 oder der Ersatz
spalte 5 repariert werden können, wird dieser I/O-Block von der
entsprechenden Kontaktfläche isoliert. Diese Isolationsoperation
wird durch die Eingabe-/Ausgabeumschaltschaltung 7 durchgeführt.
Zusätzlich zu dieser Trennung schiebt die Eingabe-/Ausgabeum
schaltschaltung 7 die Verbindungsfläche eines I/O-Blocks in
Richtung auf den defekten I/O-Block. Wenn beispielsweise das In
formationsbit I/O2 einem defekten I/O-Block entspricht, isoliert
die Eingabe-/Ausgabeumschaltschaltung 7 den diesem Informa
tionsbit I/O2 entsprechenden I/O-Block. Die Eingabe-/Ausgabe
umschaltschaltung 7 verschiebt die Kontaktflächen für diejenigen
Eingabe-/Ausgabe(I/O)blöcke, die den Informationsbits I/O3-I/O8
entsprechen, in Richtung auf die Kontaktfläche, die dem
defekten I/O-Block entspricht, um eine Kontaktfläche. Daher
werden in diesem Fall die I/O-Blöcke, die den Informationsbits
I/O3-I/O8 entsprechen, mit den Kontaktflächen 6c-6h
verbunden. Kein I/O-Block ist mit der Paritätsbit-Kontaktfläche
6i verbunden. In diesem Zustand arbeitet die Halbleiterspei
chervorrichtung 100 als Halbleitervorrichtung einer x8-Orga
nisation ohne Paritätsbit.
Entsprechend dieser Verbindungsschaltanordnung werden normale
I/O-Blöcke stets mit den Kontaktflächen 6a-6h verbunden, die
Informationsbits I/O0-I/O7 entsprechen, wenn ein defekter I/O-
Block vorliegt. Die Position von Kontaktflächen, die benutzt
werden können, ist stets eindeutig festgelegt. Daher kann eine
Halbleiterspeichervorrichtung einer x9-Organisation als Halb
leiterspeichervorrichtung einer x8-Organisation benutzt werden,
wenn ein defekter I/O-Block vorliegt, so daß die Herstellungs
ausbeute vergrößert werden kann. Der Aufbau der Eingabe-/Aus
gabeumschaltschaltung wird nachfolgend beschrieben.
Fig. 2 zeigt spezifisch einen Aufbau der Eingabe-/Ausgabeum
schaltschaltung aus Fig. 1. Wie in Fig. 2 gezeigt, umfaßt die
Eingabe-/Ausgabeumschaltschaltung 7 Sicherungselemente 10a-10i,
die in Reihe zwischen einem Spannungsversorgungspotential
Vdd und Erdpotential Vss verbunden sind. Sicherungselemente 10a-10i
entsprechen jeweils I/O-Blöcken 30a-30i. Das Siche
rungselement 10a ist mit einem Spannungsversorgungspotential Vdd
verbunden, und das Sicherungselement 10i ist mit Erdpotential
Vss über ein Widerstandselement R, das einen hinreichend großen
Widerstandswert aufweist, verbunden.
Die Eingabe-/Ausgabeumschaltschaltung 7 umfaßt ferner erste
Schaltelemente 8a zum Verbinden der I/O-Blöcke 30a-30i mit
entsprechenden Kontaktflächen 6a-6i, sowie zweite Umschalt
elemente 8b zum Schalten der Kontaktflächen der I/O-Blöcke 30b-30i
an eine um eins in der Bitreihenfolge benachbarte Kontakt
fläche. Das zweite Schaltelement ist nicht für den I/O-Block
30a, der dem Informationsbit I/O0 entspricht, vorgesehen. Das
Potential eines Endes (der Knoten NO1-NO9) eines entsprechen
den Sicherungselementes wird zu einem ersten Schaltelement 9a
übertragen. Das Potential des anderen Endes des entsprechenden
Sicherungselementes wird zum zweiten Schaltelement 8b über eine
Inverterschaltung 9 übertragen.
Das erste und das zweite Schaltelement weisen denselben Aufbau
auf, und sie sind leitend, wenn ein Signal von "H" (logisch
high) an den Steuereingang angelegt wird. Das erste und das
zweite Schaltelement 8a und 8b sind für die I/O-Blöcke 30a-30i
mit Ausnahme des I/O-Blocks 30a, der dem ersten Block ent
spricht, vorgesehen. Daher können die I/O-Blöcke 30b-30i
alternativ mit zwei Kontaktflächen verbunden werden. Die ersten
und die zweiten Schaltelemente 8a und 8b werden komplementär
aus- und eingeschaltet. Der Verbindungspfad zwischen einem I/O-
Block und einer I/O-Kontaktfläche kann durch das Leiten/Nicht-
Leiten eines entsprechenden Sicherungselementes 10 (womit
allgemein die Sicherungen 10a-10i bezeichnet werden) bestimmt
werden. Dessen Betrieb wird nachfolgend beschrieben.
Wenn alle I/O-Blöcke 30a-30i korrekt arbeiten, werden die
Sicherungselemente 10a-10i alle in einen leitenden Zustand
versetzt. Ein Reihenkörper von Sicherungselementen 10a-10i
ist mit dem Erdpotential Vss über ein Widerstandselement R mit
einem großen Widerstandswert verbunden. Daher erreicht der
Potentialpegel eines Endes der Sicherungselemente 10a-10i, d. h.
der Knoten NO1-NO9, einen H-Pegel der Versorgungsspannung
Vdd. Das Potential der Knoten NO1-NO9 wird an den Steuerein
gang von jedem der ersten Schaltelemente 8a angelegt, und das
Potential der Knoten NO1-NO8 wird an den Steuereingang von
jedem der zweiten Schaltelemente 8b über eine Inverterschaltung
9 angelegt. Die Schaltelemente 8a und 8b erreichen leitenden
Zustand, wenn Signale mit "H" an ihre Steuereingänge angelegt
werden. Daher wird das erste Schaltelement 8a leitend, und das
zweite Schaltelement 8b wird nicht leitend. Die I/O-Blöcke 30a-30i
sind jeweils mit den Kontaktflächen 6a-6i verbunden, über
ein zugeordnetes erstes Schaltelement 8a. Informationsbits I/O0-I/O8
werden parallel an die Kontaktflächen 6a-6i angelegt.
Genauer gesagt, die I/O-Blöcke 30a-30i sind mit den Kontakt
flächen 6a-6i in einer eins-zu-eins-Beziehung verbunden, und
die Übertragung von Informationsbits wird durchgeführt. Die
Halbleiterspeichervorrichtung arbeitet als eine Vorrichtung
einer x9-Organisation in diesem Zustand.
Nachfolgend wird ein Betrieb für den Fall beschrieben, daß mehr
defekte Speicherzellen in einem Speicherzellenfeldblock exi
stieren, als durch eine Ersatzzeile und eine Ersatzspalte repa
riert werden können.
Fig. 3 zeigt einen Aufbau einer Eingabe-/Ausgabeumschalt
schaltung für den Fall, daß der I/O-Block 30c ein defekter I/O-
Block ist, mit defekten Speicherzellen, die nicht repariert
werden können. Wenn der I/O-Block 30c, der dem Informationsbit
I/O2 entspricht, ein defekter I/O-Block ist, wird das entspre
chende Sicherungselement 10c unterbrochen oder offengeschaltet
(Durchbrennen der Sicherung). Da die Knoten NO1 und NO2 mit der
Versorgungsspannung Vdd verbunden sind, ist der Potentialpegel
von beiden "H". Das Potential der Knoten NO3-NO9 zwischen dem
Sicherungselement 10c und dem Erdpotential Vss erreicht überall
"L"-Pegel. Daher wird jedes erste Schaltelement 8a der Blöcke
30c-30i, die den Informationsbits I/O2-I/O8 entsprechen,
ausgeschaltet. Das zweite Schaltelement 8b des defekten I/O-
Blocks 30b empfängt das Potential des Knotens NO2 an seinem
Steuereingang über die Inverterschaltung 9 und wird so ausge
schaltet. Daher wird der defekte I/O-Block 30c von allen Kon
taktflächen isoliert.
Bezüglich der I/O-Blöcke 30d-30i, die den Informationsbits
I/O3-I/O8 entsprechen, sind alle zweiten Schaltelemente 8b
leitend. Daher werden die I/O-Blöcke 30d-30i mit den Kon
taktflächen 6c-6h über die zweiten Schaltelemente 8b ver
bunden. Mit anderen Worten, die I/O-Blöcke 30d-30i werden mit
Kontaktflächen verbunden, die um 1 den ursprünglichen Kontakt
flächen benachbart liegen. Kein I/O-Block ist mit der Pari
tätsbitkontaktfläche 6i verbunden. Daher wird eine Übertragung
von Information zwischen allen I/O-Blocks mit Ausnahme des I/O-
Blocks 30c und den Kontaktflächen 6a-6h durchgeführt.
I/O-Blöcke, die ordnungsgemäß arbeiten, werden mit den Kontakt
flächen 6a-6h verbunden, unabhängig davon, welcher I/O-Block
der defekte I/O-Block ist. Wenn daher die Vorrichtung in einer
x8-Organisation zu benutzen ist, wird die Verdrahtung zwischen
den Kontaktflächen 6a-6h und den externen Zuführungsan
schlüssen errichtet. Da die Position der Dateneingabe-/ausgabe
anschlüsse festgelegt ist, kann die Vorrichtung in einer x8-
Organisation arbeiten.
Daher kann eine Vorrichtung, die nicht in einer x9-Organisation
betreibbar ist, als Vorrichtung einer x8-Organisation wieder
benutzt werden, durch Offenschaltung eines Sicherungselementes,
das einem vorliegenden defekten I/O-Block entspricht, und durch
Ändern des Verbindungspfades zwischen den I/O-Blöcken und den
Kontaktflächen.
Bei der ersten Ausführungsform wurde ein bestimmter I/O-Block
vollständig von der I/O-Kontaktfläche isoliert, durch Durch
brennen eines Sicherungselementes in der Eingabe-/Ausgabe
umschaltschaltung 7. Im allgemeinen ist ein I/O-Block in einer
Mehrzahl von Unterblöcken eingeteilt. Während des Betriebes wird
nur ein bestimmter Unterblock, der eine ausgewählte Wortleitung
enthält, ausgewählt, zum Erreichen eines aktiven Zustandes in
jedem I/O-Block. Dies dient zum Verringern des Lade-/Entlade
stroms, der zum Zeitpunkt der Verstärkungsoperation und des
Bitleitungsvorladens fließt.
Fig. 4 zeigt ein Feld einer Halbleiterspeichervorrichtung einer
partiellen (teilweisen) Aktivierungsanordnung. Wie in Fig. 4
gezeigt, umfaßt jeder der Feldblöcke 30a′-30i′ vier Unter
blöcke a, b, c und d. Die Unterblöcke a, b, c sowie d umfassen
eine Ersatzzeile sowie eine Ersatzspalte (in der Zeichnung nicht
gezeigt). Die Ersetzung einer defekten Speicherzelle wird unab
hängig in den jeweiligen Unterblöcken a, b, c und d durchge
führt. Eine defekte Speicherzelle in einem Unterblock kann nicht
mit einer defekten Zeile oder einer defekten Spalte eines ande
ren Unterblockes ersetzt werden. Während des Betriebes wählen
die Zeilendekoder 1a-1i jeweils eine Zeile (Wortleitung) aus.
Unterblöcke, die nicht die ausgewählte Zeile enthalten, errei
chen einen inaktiven Zustand (Vorbelegungszustand). Nur der
jenige Unterblock, der die ausgewählte Zeile enthält, erreicht
einen aktiven Zustand. Diese Auswahl/Nicht-Auswahl eines
Unterblockes wird durch einen Blockdekoder (nicht gezeigt)
durchgeführt.
In der Praxis ist es unwahrscheinlich, daß defekte Speicher
zellen gehäuft in einem I/O-Block auftreten. Es gibt eine Mög
lichkeit von mehr defekten Speicherzellen als repariert werden
könnten in einem Unterblock, verglichen mit einer Mehrzahl von
I/O-Blöcken. Wenn der Grund für eine defekte Speicherzelle ein
Partikel ist, werden defekte Speicherzellen lokal angeordnet
sein und vermehrt auftreten, wenn dieser Partikel große
Abmessungen aufweist. Wenn der Partikel klein ist, sind die
durch die kleinen Partikel erzeugten defekten Speicherzellen
über mehrere I/O-Blöcke verteilt. Die Wahrscheinlichkeit eines
großen vorliegenden Partikels ist niedrig.
Wie in Fig. 4 gezeigt, wird ein Fall betrachtet, daß mehr
defekte Speicherzellen als durch eine Ersatzzeile oder Ersatz
spalte repariert werden können, im Unterblock b im Block 3b′
vorliegen, der dem Informationsbit I/O1 entspricht, ferner in
den Unterblöcken a und d im Block 3e′, der dem Informationsbit
I/O4 entspricht, sowie im Unterblock c des Blocks 3i′, der dem
Informationsbit I/O8 entspricht. In diesem Fall sind die Blöcke
3b′, 3e′ sowie 3i′ defekte I/O-Blöcke. Wenn die Verbindung
zwischen einem I/O-Block und einer I/O-Kontaktfläche unabhängig
in der Einheit von Unterblöcken gesteuert werden kann, kann die
Reparaturrate weiter verbessert werden, zum Erhöhen der Produk
tionsausbeute, da mehr Vorrichtungen einer x9-Organisation als
Vorrichtungen einer x8-Organisation benutzt werden können.
Fig. 5 zeigt schematisch einen Aufbau einer Halbleiterspeicher
vorrichtung gemäß einer zweiten Ausführungsform. Wie in Fig. 5
gezeigt, umfaßt die Eingabe/Ausgabeumschaltschaltung 7 eine
Verbindungsumschaltschaltung 7a, die zwischen den Signaleingabe-
/ausgabebereichen der I/O-Blöcke 30a-30i und den I/O-Kontakt
flächen 6a-6i vorgesehen ist, sowie Verbindungssteuerschal
tungen 7b, 7c, 7d sowie 7e zum Bestimmen des Verbindungspfades
der Verbindungsumschaltschaltung 7a für jeden ausgewählten
Unterblock. Die Verbindungssteuerschaltungen 7b-7e werden als
Reaktion auf Unterblock-Bestimmungssignale Φ A, Φ B, Φ C bzw.
Φ D aus einer Blockauswahlschaltung 72 aktiviert, die ein für
jeden Unterblock bestimmtes Verbindungssteuersignal erzeugt. Die
Verbindungsumschaltschaltung 7a reagiert auf ein Verbindungs
steuersignal, das von einer beliebigen der Verbindungssteuer
schaltungen 7b-7e erzeugt wurde, zum Errichten einer Verbin
dung zwischen den I/O-Blöcken 30a-30i sowie den I/O-Kontakt
flächen 6a-6i. Die Blockauswahlschaltung 72 dekodiert bei
spielsweise die höchstwertigen zwei Bits der Adreßsignalbits
(wenn vier Unterblöcke vorliegen). An und An-1 eines Zeilen
adreßsignales zum Erzeugen eines Unterblockbestimmungssignales
Φ A-Δ D, womit einer der vier Unterblöcke a, b, c sowie d
bezeichnet wird.
Gemäß dem Aufbau aus Fig. 5 wird die Verbindung zwischen den
I/O-Blöcken 30a-30i und den I/O-Kontaktflächen 6a-6i ent
sprechend einem ausgewählten Unterblock bestimmt. Daher kann
selbst eine Mehrzahl von defekten I/O-Blöcken repariert werden,
solange die Bezeichnungen von defekten Unterblöcken sich von
einander unterscheiden, was zu einer Verbesserung der Ausbeute
führt.
Die Fig. 6 und 7 zeigen den spezifischen Aufbau der Verbin
dungsumschaltschaltung und der Verbindungssteuerschaltung aus
Fig. 5. Fig. 6 zeigt eine Verbindungsumschaltschaltung sowie
eine Verbindungssteuerschaltung für den Unterblock a, und Fig. 7
zeigt eine Verbindungssteuerschaltung für die Unterblöcke b, c
sowie d.
Wie in Fig. 6 gezeigt, umfaßt die Verbindungsumschaltschaltung
7a erste Schaltelemente 8a, die für die I/O-Blöcke 30a-30i
vorgesehen sind, sowie zweite Umschaltelemente 8b, die für die
I/O-Blöcke 30b-30i vorgesehen sind. Ein erstes Umschaltelement
8a verbindet einen entsprechenden I/O-Block mit einer ur
sprünglich entsprechenden I/O-Kontaktfläche. Ein zweites
Schaltelement 8b verbindet einen I/O-Block mit einer I/O-Kon
taktfläche, die in einer Bitreihenfolge um 1 benachbart liegt.
Das Potential von Knoten NO1-NO9 wird zu den Steuereingängen
der ersten Schaltelemente 8a übertragen, das Potential der
Knoten NO1-NO8 wird an Steuereingänge über Inverterschaltungen
9 an die zweiten Schaltelemente 8b angelegt. Ein zweites
Schaltelement ist nicht für den I/O-Block 30a vorgesehen, der
dem ersten Informationsbit I/O0 entspricht.
Ein Verbindungssteuerschaltung 7b für den Unterblock a umfaßt
Sicherungselemente 10a-a bis 10i-a, die in Reihe zwischen einem
Spannungsversorgungspotential Vdd und Erdpotential Vss verbunden
sind. Das Sicherungselement 10a-a ist fit dem Versorgungsspan
nungspotential Vdd verbunden, und das Sicherungselement 10i-a
ist mit dem Erdpotential Vss über ein Widerstandselement R ver
bunden, das einen hinreichend großen Widerstandswert aufweist.
Die Schaltelemente 80a-a bis 80i-a leiten als Reaktion auf ein
Unterblock-Bestimmungssignal Φ A und sind für einen Anschluß von
Sicherungselementen 10a-a bis 10i-a geschaffen, d. h. für die
Knoten NO1-NO9a. Wenn die Schaltelemente 80a-a bis 80i-a
leitend sind, werden die Knoten NO1-NO9 der Verbindungsum
schaltschaltung 7a mit den Knoten NO1a-NO9a der Verbindungs
steuerschaltung 7b verbunden.
Die Verbindungssteuerschaltung 7c für den Unterblock b umfaßt
Sicherungselemente 10a-b bis 10i-b, die in Reihe zwischen einem
Spannungsversorgungsanschluß Vdd und Erdpotential Vss verbunden
sind, ein Widerstandselement R sowie Schaltelemente 80a-b bis
80i-b, die als Reaktion auf ein Unterblock-Bestimmungssignal Φ B
leiten, zum Verbinden eines Anschlusses von Sicherungselementen
10a-b bis 10i-b, d. h. Knoten NO1b-NO9b mit Knoten NO1-NO9
der Verbindungsumschaltschaltung.
Eine Verbindungssteuerschaltung 7d für den Unterblock c umfaßt
Sicherungselemente 10a-c bis 10i-c, die in Reihe zwischen einem
Versorgungsspannungspotential Vdd und Erdpotential Vss verbunden
sind, ein Widerstandselement R sowie Schaltelemente 80a-c bis
80i-c, die auf ein Unterblockauswahlsignal Φ C reagieren, zum
Verbinden eines Knotens NO1c-NO9c von Sicherungselementen
10a-b bis 10i-c mit Knoten NO1-NO9.
Die Verbindungssteuerschaltung 7e für den Unterblock d umfaßt
Sicherungselemente 10a-d bis 10i-d, die in Reihe zwischen einem
Versorgungsspannungspotential Vdd und Erdpotential Vss verbunden
sind, ein Widerstandselement R mit einem hinreichend großen
Widerstandswert, sowie Schaltelemente 80a-d bis 80i-d, die auf
Unterblock-Bestimmungssignal Φ D reagieren, zum Verbinden des
Knotens NO1d-NO9d von Sicherungselementen 10a-d bis 10i-d und
den Knoten NO1-NO9.
Wie in den Fig. 6 und 7 gezeigt, umfaßt jede Verbindungssteuer
schaltung 7b-7e einen Reihenkörper von Sicherungen und weist
denselben Aufbau auf. Jedes Sicherungselement entspricht einem
I/O-Block. Für jeden Unterblock wird ein Sicherungselement, das
dem zu isolierenden I/O-Block entspricht, unterbrochen. Die Fig.
6 und 7 zeigen den Zustand von Sicherungselementen zum Repa
rieren der in Fig. 4 gezeigten defekten Unterblöcke, wobei der
I/O-Block 30e (entsprechend I/O4) bezüglich des Unterblockes a
isoliert wird, der I/O-Block 30b entsprechend dem Bit I/O1
bezüglich des Unterblockes b isoliert wird, der I/O-Block 30i
entsprechend dem Bit I/O8 bezüglich des Unterblockes c isoliert
wird, und der I/O-Block 30e entsprechend den Bit I/O4 bezüglich
dem Unterblock d isoliert wird. Ein entsprechend einem defekten
I/O-Block entsprechendes Sicherungselement wird für jeden
Unterblock unterbrochen. Eines der Unterblockbezeichnungssignale
Φ A-Φ D erreicht einen aktiven Zustand. Daher wird ein Verbin
dungssteuersignal der Verbindungssteuerschaltung, die einem
ausgewählten Unterblock entspricht, an die Steuereingänge von
Schaltelementen 8a und 8b der Verbindungsumschaltschaltung 7a
angelegt. Dieses bestimmt die Verbindung zwischen den I/O-
Blöcken und den I/O-Kontaktinseln für jeden ausgewählten Unter
block. Der Betrieb wird nachfolgend kurz beschrieben.
Wenn ein Unterblock a ausgewählt wird und einen aktiven Zustand
bestimmt, wird nur das Unterblock-Bestimmungssignal Φ A auf "H"
gebracht, und die Signale Φ B-Φ D werden auf "L" gebracht. Die
Schaltelemente 80a-a bis 80i-a in der Verbindungssteuerschaltung
7b werden leitend, und das Potential von Knoten NO1a-NO9a wird
zu den Knoten NO1-NO9 über Schaltelemente 80a-a bis 80i-a
übertragen. Die Verbindungsumschaltschaltung 7a verbindet die
I/O-Blöcke 30a-d mit den I/O-Kontaktflächen 6a-6d entsprechend
einem Verbindungssteuersignal von der Verbindungssteuerschaltung
7b und verbindet die I/O-Blöcke 30f-30i mit den I/O-Kontakt
flächen 6e-6h. Daher wird der I/O-Block 30e, der den defekten
Unterblock a enthält, isoliert, wenn der Unterblock a ausgewählt
wird.
Wenn die Unterblöcke b, c oder d ausgewählt werden, wird die
Verbindung der Verbindungsumschaltschaltung 7a entsprechend
einem Verbindungssignal aus den Verbindungssteuerschaltungen 7c,
7d oder 7e modifiziert, entsprechend jeweiligen Unterblockbe
zeichnungssignalen Φ B, Φ C und Φ D. Die Auswahl des Unterblocks
b, des Unterblocks c und des Unterblocks d führt zur Isolation
des I/O-Blocks 30b entsprechend dem Bit I/O1, dem I/O-Block 30i
entsprechend dem Bit I/O8 oder dem I/O-Block 30a entsprechend
dem Bit I/O4.
Der zu isolierende I/O-Block ist verschieden, entsprechend dem
ausgewählten Unterblock. Allerdings sind die zu benutzenden I/O-
Kontaktflächen mit den Kontaktflächen 6a-6h fixiert. Daher kann
die Vorrichtung als Vorrichtung mit x8-Organisation benutzt
werden. Da eine Isolation eines I/O-Blocks unabhängig in Ein
heiten von Unterblocks realisiert werden kann, werden die
Reparaturrate und die Herstellungsausbeute weiter verbessert und
verringern Produktionskosten.
Wenn die Datenbits 16 Bits umfassen, sind zwei Paritätsbits
vorgesehen. Dies liegt an den 8 Bitdaten (Wortdaten). Mit
anderen Worten, ein Paritätsbit von einem Bit wird zu einem
Datum von 8 Bits hinzugefügt.
Fig. 8 zeigt die Anordnung einer Halbleiterspeichervorrichtung
mit zwei Bits als Paritätsbits. 18 I/O-Blocks 30a-30r sind
vorgesehen. I/O-Anschlußflächen 6a-6i für Informationsbits IO0-IO8
sind an einer Seite entlang des äußeren Randes der Vor
richtung (Chip) vorgesehen, und Anschlußflächen 6j-6r sind für
Informationsbit IO9-IO17 auf der anderen Seite vorgesehen.
Die Position der I/O-Anschlußstecker ist vorab bei einer Halb
leiterspeichervorrichtung bestimmt. Bei einer Halbleiterspei
chervorrichtung einer x16 Bit-Organisation sind acht I/O-Lei
tungsanschlüsse des Gehäuses auf jeder Seite vorgesehen. Wenn
der Aufbau der Eingabe-/Ausgabeumschaltschaltung aus Fig. 1
eingesetzt wird und die Verbindung der 18 I/O-Blocks entspre
chend dem Vorliegen eines defekten I/O-Blocks modifiziert wird,
werden alle Anschlußflächen 6a-6i auf einer Seite benutzt, und
die Anschlußflächen 6j-6p der anderen Seite werden benutzt.
Die Anschlußflächen 6o und 6r für Bits IO16 und IO17 werden
nicht benutzt. Wenn ein Anschlußkissen und ein externer Lei
tungsanschluß unter diesen Bedingungen zum Zeitpunkt des Ein
bringens in ein Gehäuse verbunden werden müssen, muß eine auf
einer Seite vorgesehene Kontaktfläche mit einem auf der anderen
Seite vorgesehenen Leitungsanschluß verbunden werden, was zu
einem Kreuzen der Bonddrähte führt.
Die Entfernung zwischen einer beliebigen Anschlußfläche und
einem beliebigen Leitungsrahmen (oder Leitungsanschluß) sollte
vorzugsweise dieselbe aus dem Gesichtspunkt einer ausgeglichenen
Eingabe-/Ausgabekapazität sein. Wenn sich ein Bonddraht von der
einen zur anderen Seite erstreckt, wird die Eingabe-/Ausgabe
kapazität erhöht, womit Zuverlässigkeit und Hochgeschwindig
keitsbetrieb der Halbleiterspeichervorrichtung nachteilig be
einflußt werden.
Daher ist, wie in Fig. 8 gezeigt, eine Eingabe-/Ausgabeum
schaltschaltung 7-1 für die I/O-Anschlußflächen 6a-6i auf
einer Seite geschaffen, und eine Eingabe-/Ausgabeumschaltschal
tung 7-2 ist für die I/O-Anschlußflächen 6j-6r an der anderen
Seite geschaffen. Bei einer Reparatur verbindet die Eingabe-
/Ausgabeumschaltschaltung 7-1 selektiv acht I/O-Blöcke der I/O-
Blöcke 30a-30i mit den I/O-Kontaktinseln 6a-6h. Die Eingabe-
/Ausgabeumschaltschaltung 7-2 verbindet selektiv acht I/O-Blöcke
der I/O-Blöcke 30j-30r mit den acht I/O-Kontaktinseln 6j-6g
beim Reparieren.
Gemäß dem in Fig. 8 gezeigten Aufbau führen die Eingabe-/Aus
gabeumschaltschaltungen 7-1 und 7-2 die Schaltoperation unab
hängig durch. Die Eingabe-/Ausgabeumschaltschaltungen 7-1 und 7-
2 können jeweils einen I/O-Block reparieren. Wenn I/O-Blöcke 30a
und 30b, die Bits I/O0 und I/O1 entsprechen, beide defekt sind,
kann die Eingabe-/Ausgabeumschaltschaltung 7-1 nicht beide der
zwei I/O-Blöcke 30a und 30b isolieren. Wenn daher die Kontakt
inseln entlang des äußeren Randes des Chips, wie in der Halb
leiterspeichervorrichtung aus Fig. 8 gezeigt, angeordnet sind,
kann ein Fall auftreten, daß eine Vorrichtung ein x18 Bit-Orga
nisation nicht als Vorrichtung einer x16 Bit-Organisation
benutzt werden kann.
Fig. 9 zeigt eine Gesamtstruktur einer Halbleiterspeichervor
richtung gemäß einer dritten Ausführungsform. Die Halbleiter
speichervorrichtung gemäß Fig. 9 kann beliebig 16 I/O-Blöcke aus
den 18 I/O-Blöcken reparieren. Das Speicherzellenfeld ist in 18
Feldblöcke 31a-31r eingeteilt. Zeilendekoder 1a-1r sind in
jedem der Feldblöcke 31a-31r vorgesehen. Ein Spaltendekoder 2a
ist für die Feldblöcke 31a-31d vorgesehen, und ein Spalten
dekoder 2b ist für die Feldblöcke 31e-31i vorgesehen. Ein
Spaltendekoder 2c ist für die Feldblöcke 31j-31m vorgesehen,
und ein Spaltendekoder 2d ist für Feldblöcke 31n-31r vorge
sehen. Jeder der Feldblöcke 31a-31r umfaßt eine Ersatzzeile
und eine Ersatzspalte. Zeilendekoder 1a-1r umfassen einen
Ersatzzeilendekoder, und Spaltendekoder 2a-2d umfassen einen
Ersatzspaltendekoder. Der Eingabe-/Ausgabebereich von jedem der
Feldblöcke 31a-31d ist mit einer Eingabe-/Ausgabeumschalt
schaltung 70 über einen Datenbus 44a verbunden, und der Eingabe-
/Ausgabebereich jedes der Feldblöcke 31e-31i ist mit der Ein
gabe-/Ausgabeumschaltschaltung 70 über einen Datenbus 44b ver
bunden. Der Eingabe-/Ausgabebereich von jedem der Feldblöcke
31j-31m ist mit der Eingabe-/Ausgabeumschaltschaltung 70 über
einen Datenbus 44c verbunden, und der Eingabe-/Ausgabeabschnitt
von jedem der Feldblöcke 31n-31r ist mit der Eingabe-/Aus
gabeumschaltschaltung 70 über einen Datenbus 44d verbunden.
I/O-Kontaktinseln 6a-6r für die Eingabe und Ausgabe von In
formationsbits sind am zentralen Abschnitt der Halbleiterspei
chervorrichtung vorgesehen. Fig. 9 zeigt den Fall, daß die I/O-
Kontaktinseln 6a-6r zwischen den Feldblöcken 31a-31d und den
Feldblöcken 31j-31m vorgesehen sind. Kontaktinseln für
geradzahlig numerierte Bits I/O0, . . . , I/O2x, . . . , I/O16 sind in
einer Zeile vorgesehen, und I/O-Kontaktinseln für ungeradzahlig
numerierte Bits I/O1, . . . , I/O2x+1, . . . , I/O17 sind in einer
Zeile vorgesehen.
Die Eingabe-/Ausgabeumschaltschaltung 70 weist einen Aufbau
gleich dem der Eingabe-/Ausgabeumschaltschaltunag 7 aus Fig. 2
auf. Die Anzahl von Sicherungselementen, die zum Reparieren von
einem Bit benötigt wird, beträgt 18, entsprechend der Anzahl
der I/O-Blöcke. Die Eingabe-/Ausgabeumschaltschaltung 70 wählt
beliebige 16 I/O-Blöcke aus den 18 I/O-Blöcken zur Verbindung
mit den 16 I/O-Kontaktinseln. Die 16 I/O-Kontaktinseln, die zum
Zeitpunkt der Reparatur gewählt werden, sind fest vorbestimmt.
Entsprechend der in Fig. 9 gezeigten Struktur ist die Flexibi
lität der Verbindung von Bonddrähten zum Zeitpunkt des Einbrin
gens in die Verpackung deutlich erhöht, selbst wenn die Position
der Leitungsanschlüsse für die Eingabe/Ausgabe (für Informa
tionsbits) der externen Leitungsanschlüsse festgelegt ist. Daher
können gewünschte Kontaktinseln leicht mit den acht I/O-Lei
tungsanschlüssen verbunden werden, die auf einer Seite geschaf
fen sind, und mit den acht Leitungsanschlüssen, die auf der
anderen Seite geschaffen sind, was zu einer deutlichen Verbes
serung der Effizienz bei der Reparatur führt. In diesem Fall
kann eine Packung (Gehäuse) mit einem Aufbau, der "Leitung-zum-
Chip(Lead on Chip(LOC))" genannt wird beispielsweise eingesetzt
werden. Wenn ein Gehäuse eines LOC-Aufbaues benutzt wird, können
die I/O nur auf einer Seite des äußeren Randes des Chips vor
gesehen sein. Nachfolgend wird ein Aufbau einer Umschaltschal
tung zum Isolieren von zwei I/O-Blöcken beschrieben.
Fig. 10 zeigt eine spezifische Struktur der in Fig. 9 gezeigten
Eingabe-/Ausgabeumschaltschaltung 70. Wie in Fig. 10 gezeigt,
umfaßt die Eingabe-/Ausgabeumschaltschaltung 70 Umschaltschal
tungen 72a und 72b, die in zwei Stufen kaskadiert sind.
Die Umschaltschaltung 72a umfaßt Sicherungselemente 11a-11r,
die in Reihe zwischen dem Spannungsversorgungspotential Vdd und
dem Erdpotential Vss verbunden sind, sowie einen Widerstand R
mit einem hinreichend großen Widerstandswert. Die Sicherungs
elemente 11a-11r entsprechen den I/O-Blöcken 30a-30r. Die
Umschaltschaltung 72a umfaßt ferner erste Schaltelemente 8a, die
entsprechend jedem der I/O-Blöcke 30a-30r vorgesehen sind,
sowie zweite Schaltelemente 8b, die entsprechend den I/O-Blöcken
30b-30r vorgesehen sind. Das Potential von einem Ende eines
entsprechenden Sicherungselementes, d. h. von Knoten NAa-NAr
wird an den Steuereingang eines entsprechenden ersten Schalt
elementes 8a angelegt. Das Potential des anderen Endes des ent
sprechenden Sicherungselementes, d. h. der Knoten NAa-NAg wird
an ein entsprechendes zweites Schaltelement 8b über eine In
verterschaltung 9 angelegt. Die ersten und die zweiten Schalt
elemente 8a und 8b als Paar werden komplementär zueinander
leitend.
Die Umschaltschaltung 72b umfaßt Sicherungselemente 12a-12r,
die in Reihe zwischen einem Spannungsversorgungsanschluß Vdd und
dem Massepotential Vss verbunden sind, sowie ein Widerstand
element R mit einem hinreichend großen Widerstandswert. Die
Sicherungselemente 12a-12r entsprechen jeweils den I/O-Blöcken
30a-30r. Die Umschaltschaltung 72b umfaßt ferner dritte
Schaltelemente 8c, die mit den Eingabe-/Ausgabeknoten NCa-NCr
der ersten Umschaltschaltung 72a verbunden sind, sowie vierte
Schaltelemente 8d, die mit Eingabe-/Ausgabeknoten NCb-Ncr
verbunden sind. Das Potential von einem Ende des entsprechenden
Sicherungselementes, d. h. der Knoten NBa-NBr, wird zum
Steuereingang des zugeordneten dritten Schaltelementes 8c
übertragen. Das Potential des anderen Endes des entsprechenden
Sicherungselementes wird zum Steuereingang des zugeordneten
vierten Schaltelementes 8d über eine Inverterschaltung 9 über
tragen.
Das erste Schaltelement 8a verbindet I/O-Blöcke mit entspre
chenden Eingabe-/Ausgabeknoten NCa-NCr. Die zweiten Schalt
elemente 8b verbinden die I/O-Blöcke 30a-30r mit jeweiligen
benachbarten Eingabe-/Ausgabeknoten NCa-NCq. Die dritten
Schaltelemente 8c verbinden die Eingabe-/Ausgabeknoten NCa-NCr
mit entsprechenden I/O-Kontaktinseln 6a-6r. Die vierten
Schaltelemente 8d verbinden die Eingabe-/Ausgabeknoten NCa-NCr
des Schaltelementes 72a mit jeweiligen benachbarten I/O-Kon
taktinseln. Nachfolgend wird die Operation beschrieben.
Es wird der Fall betrachtet, bei dem I/O-Blöcke 30b und 30d,
entsprechend den Bits IO1 und IO3, defekt sind. Das Sicherungs
element 11b, das dem Bit IO1 entspricht, wird in der ersten
Umschaltschaltung 72a unterbrochen, wodurch das Potential des
Knotens NAa "H"-Pegel erreicht. Das Potential der Knoten NAb-NAr
erreicht sämtlichst "L"-Pegel. Dadurch sind das erste und
das zweite Schaltelement 8b und 8a des I/O-Blocks 30b beide
ausgeschaltet und isolieren diesen. Die Eingabe-/Ausgabeknoten
NCb-NCq der ersten Umschaltschaltung 72a sind mit I/O-Blöcken
30c-30r verbunden, die den Bits IO2-IO17 entsprechen, über
die zweiten Schaltelemente 8b.
Dann wird in der zweiten Umschaltschaltung 72b eine Isolation
des I/O-Blocks 30d entsprechend dem Bit IO3 durchgeführt.
Genauer gesagt, das Sicherungselement 12c, das dem Eingabe-
/Ausgabeknoten NCc, an das das Bit IO3 übertragen wird, ent
spricht, wird unterbrochen. Als Ergebnis erreichen die Poten
tiale der Knoten NBa und NBb "H"-Pegel, und die Potentiale der
verbleibenden Knoten NBc-NBr erreichen "L"-Pegel. Die Schalt
elemente 8d und 8c, die dem Eingabe-/Ausgabeknoten NCc ent
sprechen, werden beide ausgeschaltet, wodurch die Isolation des
I/O-Blocks 30d, der mit dem Eingabe-/Ausgabeknoten NCc der
ersten Umschaltschaltung 72a verbunden ist, durch die zweite
Umschaltschaltung 72b realisiert wird. Als Ergebnis werden die
Eingabe-/Ausgabeknoten NCd-NCr der ersten Umschaltschaltung
72a mit den I/O-Kontaktinseln 6c-6p verbunden. Der Eingabe-
/Ausgabeknoten NCr der ersten Umschaltschaltung 72a wird mit der
I/O-Kontaktinsel 6g, die den Bit IO16 entspricht, über das
Schaltelement 8d verbunden. Der Knoten NCr ist von dem I/O-Block
30r über das entsprechende Schaltelement 8a verbunden. Daher ist
kein I/O-Block mit den I/O-Kontaktinseln 6g und 6r verbunden,
die den Bits I/O16 und I/O17 entsprechen.
Durch den oben beschriebenen Aufbau werden zwei beliebige de
fekte I/O-Blöcke isoliert, und I/O-Blöcke, die ordnungsgemäß
arbeiten, werden mit den 16 I/O-Kontaktinseln 6a-6 p verbunden,
die den Bits IO0-IO15 entsprechen. Dadurch kann eine Vorrich
tung einer x18-Organisation wie eine Vorrichtung ein x16-Orga
nisation betrieben werden.
Eine allgemeine Beschreibung des Unterbrechungsbetriebes eines
Sicherungselementes 11a-11r und 12a-12r wird nachfolgend
gegeben. Eine Isolation eines I/O-Blocks einer kleineren Ziffer
in der Bitreihenfolge wird zuerst in der ersten Umschaltschal
tung 72a durchgeführt. In diesem Fall wird eine Unterbrechung
eines Sicherungselementes entsprechend diesem I/O-Block durch
geführt. Dann wird eine Isolation eines I/O-Blocks mit einer
größeren Nummer in der Bitreihenfolge durchgeführt, durch die
zweite Umschaltschaltung 72b. Bei der zweiten Umschaltschaltung
72b wird eine Unterbrechung eines Sicherungselementes, das einem
benachbarten I/O-Block einer um ein Bit kleineren Ziffer in der
Bitreihenfolge bezüglich des zu isolierenden I/O-Blocks ent
spricht, durchgeführt. Dies liegt daran, daß die Verbindung
zwischen einem I/O-Block und einem Knoten um 1 bei den Eingabe-
/Ausgabeknoten der ersten Umschaltschaltung 72a verschoben
worden ist.
Daher kann durch das oben beschriebene Verfahren eine beliebige
Isolation von zwei I/O-Blöcken leicht ausgeführt werden.
Fig. 11 zeigt einen Aufbau des Hauptteiles einer Halbleiter
speichervorrichtung gemäß einer vierten Ausführungsform. In Fig.
11 ist ein Aufbau einer Sicherungsschaltung, d. h. ein Siche
rungselementabschnitt in einer Eingabe-/Ausgabeumschaltschaltung
für eine Halbleiterspeichervorrichtung in x9 Bit-Organisation
gezeigt. Wie in Fig. 11 gezeigt, sind eine Mehrzahl von Siche
rungselementen 10a-10j sowie ein Widerstand R mit einem hin
reichend großen Widerstandswert in Reihe zwischen einem Span
nungsversorgungspotential Vdd und Massepotential Vss verbunden.
Jeweilige Knoten von Sicherungselementen 10a-10i sind mit
Knoten NO1-NO9 verbunden. Die Knoten NO1-NO9 entsprechen den
in Fig. 3 gezeigten.
Bei den oben beschriebenen Ausführungsformen 1-3 weist der Si
cherungsschaltungsabschnitt in Reihe verbundene Sicherungsele
mente auf, die mit dem Erdpotential über ein Widerstandselement
R mit einem hinreichend großen Widerstandswert verbunden sind.
Das Unterbrechen eines Sicherungselementes wird nur dann durch
geführt, wenn ein defekter I/O-Block zu isolieren ist. Während
des Betriebes als Halbleiterspeichervorrichtung mit Paritätsbit
wird eine Unterbrechung eines Sicherungselementes nicht durch
geführt. Daher fließt ein kleiner durchgehender Strom vom
Spannungsversorgungspotential Vdd in Richtung des Erdpotentials
Vss über das Widerstandselement R. Obwohl ein derartiger Strom
klein ist, ist er aus dem Gesichtspunkt niedrigen Energiever
brauches nicht wünschenswert.
Bei dem in Fig. 11 gezeigten Aufbau einer Sicherungsschaltung 7f
ist ein Sicherungselement 10j zwischen dem Sicherungselement 10i
und dem Widerstandselement R vorgesehen. Zum Zeitpunkt des Un
terbrechens eines defekten I/O-Blocks wird eines der Siche
rungselemente 10a-10i unterbrochen. Beim Betrieb als Halblei
terspeichervorrichtung mit einem Paritätsbit, d. h. in x9-Or
ganisation, wird das zusätzliche Sicherungselement 10j unter
brochen. Selbst wenn daher die Vorrichtung als Halbleiterspei
chervorrichtung mit einem Paritätsbit arbeitet, ist der Strom
pfad zwischen Versorgungsspannungspotential Vdd und Erdpotential
Vss abgeschnitten, zum Eliminieren eines durchgehenden Stroms.
Es ist daher möglich, den Stromverbrauch und damit den
Leistungsverbrauch zu verringern.
Fig. 12 zeigt einen weiteren Aufbau einer Sicherungsschaltung.
Eine Sicherungsschaltung 7g umfaßt Inverterschaltungen 9a und 9b
zum Verriegeln des Potentials eines Knotens NO9 anstelle eines
Widerstandselementes R, sowie einen n-Kanal-MOS (vom isoliertem
Gatetyp)-Transistor QN1, der zwischen dem Knoten NO1 und dem
Erdpotential Vss geschaffen ist. Ein Einschalterkennungssignal
Φ R wird an das Gate des Transistors QN1 angelegt. Das Ein
schalterkennungssignal Φ R ist ein Pulssignal, das für eine
vorbestimmte Zeitperiode erzeugt wird, wenn die Versorgungs
spannung Vdd einen vorbestimmten Pegel zum Zeitpunkt des An
legens der Versorgungsspannung Vdd erreicht. Eine Halbleiter
speichervorrichtung ist im allgemeinen mit einer Schaltung zum
Erzeugen eines Einschalt-Reset-Signales versehen, zum Zurück
setzen einer internen Schaltung auf einen Initialisierungszu
stand zum Zeitpunkt des Einschaltens der Versorgungsspannung bei
der Halbleitervorrichtung. Das Reset-Signal Φ R ist einem der
artigen Einschalt-Reset-Signal äquivalent. Ein Einschalt-Reset-
Signal wird durch eine Inverterschaltung einer Mehrzahl von
Stufen erzeugt, zum Verstärken des Ladepotentials eines über
einem Widerstand geladenen Kondensators. Der Betrieb wird nach
folgend beschrieben.
Das Verriegelungs-Reset-Signal Φ R erreicht einen "H"-Pegel für
einen vorbestimmten Zeitraum, wenn die Versorgungsspannung Vdd
einen vorbestimmten Potentialpegel nach dem Anlegen erreicht.
Wenn Sicherungselemente 10a-10i alle leitend sind, erreichen
Knoten NO1-NO9 zeitweise den Potentialpegel "L". Wenn das
Verriegelungs-Reset-Signal Φ R auf einen "L"-Pegel gebracht
wird, wird der Transistor QN1 ausgeschaltet, und Knoten NO1-NO9
erreichen einen "H"-Pegel, durch das Versorgungsspannungs
potential Vdd. Während des Betriebs hält das Verriegelungs-
Reset-Signal Φ R einen "L"-Pegel, wodurch der Transistor QN1
einen ausgeschalteten Zustand beibehält. Daher existiert kein
Stromflußpfad in der Sicherungsschaltung 7g, womit die Erzeugung
eines durchgehenden Stroms verhindert wird.
Der Zustand, bei dem ein Sicherungselement 10a-10i unterbro
chen ist, wird nachfolgend beschrieben. Wenn das Verriegelungs-
Reset-Signal Φ R einen "H"-Pegel erreicht, werden die Potentiale
der Knoten, die sich in der Nähe des Erdpotentials Vss bezüglich
der unterbrochenen Sicherung befinden, auf "L" gesetzt. Das Po
tential dieses "L" wird durch die Verriegelungsschaltung der
Inverterschaltungen 9a und 9b fixiert. Die Knoten an der Seite
des Spannungsversorgungspotentials Vdd bezüglich der unterbro
chenen Sicherung erreichen "H"-Pegel entsprechend mit dem
Anstieg des Spannungsversorgungspotentials Vdd. Selbst wenn das
Verriegelungs-Reset-Signal Φ R auf einen "L"-Pegel gebracht wird
und der Transistor QN1 ausgeschaltet wird, wird ein Knoten, der
auf "L"-Pegel stehen sollte, stabil auf "L"-Pegel gehalten,
durch das von den Inverterschaltungen 9a und 9b verriegelte "L"-
Potential. Der Knoten, der "H"-Pegel erhalten sollte, wird durch
das Spannungsversorgungspotential Vdd auf "H" gesetzt.
Es existiert kein Strompfad vom Spannungsversorgungspotential
Vdd zum Erdpotential Vss beim Aufbau aus Fig. 12, unabhängig von
der Unterbrechung eines Sicherungselementes.
Bei dem Aufbau aus Fig. 12 wird ein n-Kanal MOS-Transistor zum
Durchführen des Reset der Verriegelungsschaltung benutzt, die
aus den Inverterschaltungen 9a und 9b gebildet ist. Ein p-Kanal
MOS-Transistor kann stattdessen benutzt werden, und ein Signal
/Φ R, welches ein invertiertes Signal des Verriegelungs-Reset-
Signales Φ R ist, kann an die Gateelektrode eines p-Kanal MOS-
Transistors angelegt werden.
Die Sicherungsschaltungen 7b-7f weisen ein Widerstandselement
R auf, das mit dem Erdpotentialpegel verbunden ist. Das Wider
standselement R kann mit dem Spannungsversorgungspotential Vdd
verbunden sein, wobei die Betriebssteuerung des EIN/AUS (ON/OFF)
jedes Schaltelementes 8 umgekehrt ausgeführt wird, und beim
Empfangen eines "L"-Pegels eingeschaltet wird, und beim
Empfangen von "H" ausgeschaltet wird. Zu diesem Zeitpunkt kann
das zusätzliche Sicherungselement, oder die Verriegelungsschal
tung und der Reset-Transistor aus Fig. 11 bzw. 12 auf der Seite
der Versorgungsspannung vorgesehen sein, um zu einer vergleich
baren Wirkung zu kommen.
Nachfolgend wird ein spezifischer Aufbau des Schaltelementes 8
beschrieben. Fig. 13A ist eine symbolische Darstellung des
Schaltelementes 8. Das Schaltelement 8 ist mit seinem Steuer
eingang mit einem Sicherungselement verbunden. In Fig. 13A wird
ein von diesem Sicherungselement erzeugtes Steuersignal durch
das Symbol Φ dargestellt. Der Knoten A ist der Signaleingabe-
/ausgabeknoten (für Information) eines I/O-Blocks, und der
Knoten B ist mit einer I/O-Kontaktfläche oder einem Schaltele
ment der Umschaltschaltung der nächsten Stufe verbunden.
Bisher wurde das Schaltelement so beschrieben, daß es ein Signal
bidirektional überträgt. Daher weist das Schaltelement eine
bidirektionale (zweiseitige) Übertragungsfunktion auf.
Fig. 13B zeigt ein Beispiel eines spezifischen Aufbaues des
Schaltelementes 8. Das Schaltelement 8 wird unter Benutzung
eines n-Kanal MOS-Transistors QN2 implementiert, der als
Reaktion auf ein Steuersignal Φ leitet.
Fig. 13C zeigt einen weiteren Aufbau eines Schaltelementes. Das
in Fig. 13C gezeigte Schaltelement 8 umfaßt einen n-Kanal MOS-
Transistor QN2 sowie einen p-Kanal MOS-Transistor QP1, die
parallel zwischen Knoten A und B vorgesehen sind. Das Steuer
signal Φ wird an das Gate des n-Kanal NOS-Transistors QN2
angelegt. Das Steuersignal/Φ wird an das Gate des p-
Kanal MOS-Transistors über die Inverterschaltung 9 angelegt. Die
in den Fig. 13b und 13C gezeigte Schaltelemente sind zwischen
einem Eingabe/Ausgabeknoten, d. h. der Eingabe-/Ausgabeschaltung
eines entsprechenden I/O-Blocks sowie einer Kontaktfläche vor
gesehen.
Bei dem tatsächlichen Aufbau einer Halbleiterspeichervorrichtung
umfaßt die Eingabe-/Ausgabeschaltung eine Eingabepufferschal
tung, die ein Eingabesignal zur Übertragung zu einem I/O-Block
puffert, sowie eine Ausgabepufferschaltung zum Stärken von
Information, die von einem entsprechenden I/O-Block bereitge
stellt wird. Eine Eingabe-/Ausgabeumschaltschaltung kann in
einer derartigen Eingabe-/Ausgabeschaltung vorgesehen sein.
Fig. 14 zeigt schematisch einen Aufbau einer Halbleiterspei
chervorrichtung gemäß einer siebten Ausführungsform. Fig. 14
zeigt nur den Bereich in Zusammenhang mit einem I/O-Block und
einer Anschlußfläche (Kontaktinsel). Eine Eingabe-/Ausgabeum
schaltung 700a ist zwischen einer Kontaktfläche 6 und einer
Eingabeschaltung 14 vorgesehen, die ein angelegtes Signal zur
Übertragung zu einem entsprechenden I/O-Block 300 puffert (oder
zum Erzeugen von internen Schreibdaten). Eine Ausgabeumschalt
schaltung 700b ist zwischen einer Ausgabeverstärkungsstufe 15
zum Anlegen von Information, die aus dem I/O-Block 300 ausge
lesen wurde, und einer letzten Ausgabestufe 13 vorgesehen, zum
Treiben der Anschlußfläche 6 als Reaktion auf ein Ausgangssignal
der Ausgabeverstärkerstufe 15. Die Eingabeschaltung 14, die
letzte Ausgabestufe 13, die Ausgabeverstärkungsstufe 15 und der
I/O-Block entsprechen dem I/O-Block 30, wie er in den vorher
gehenden Ausführungsformen beschrieben worden ist. Die Einga
beschaltung 14, die Ausgabeverstärkungsschaltung 15 und die
letzte Ausgabestufe 13 realisieren eine Eingabe/Ausgabeschaltung
in einer allgemeinen Halbleiterspeichervorrichtung.
Der Eingabepfad eines Informationssignales unterscheidet sich
vom Ausgabepfad. Genauer gesagt, ein in den I/O-Block 300 ein
zuschreibendes Informationsbit wird von der Anschlußfläche 6
über eine Eingabeschaltung 14 übertragen. Aus dem I/O-Block
ausgelesene Information wird zur Anschlußfläche 6 über die Aus
gabeverstärkungsstufe 15 und die letzte Ausgabestufe 13 über
tragen. Bei dem in Fig. 14 gezeigten Aufbau sind die Um
schaltschaltungen jeweils in dem Eingangssignalübertragungspfad
und dem Ausgangssignalübertragungspfad vorgesehen. Die Eingabe
umschaltschaltung 700a und die Ausgabeumschaltschaltung 700b
umfassen jeweils unabhängige Schaltelemente. Die Eingabeum
schaltschaltung 700a und die Ausgabeumschaltschaltung 700b
weisen eine Struktur auf, die ein Schaltelement und ein Si
cherungselement aufweist, entsprechend den obigen Ausführungs
formen. Das Schaltelement wird in seinem EIN/AUS(ON/OFF)-Zusta 05892 00070 552 001000280000000200012000285910578100040 0002004316283 00004 05773nd
durch die Verbindung/Unterbrechung eines Sicherungselementes
gesteuert. Das Sicherungselement kann von der Eingangsumschalt
schaltung 700a und der Ausgangsumschaltschaltung 700b geteilt
werden.
Das Vorsehen von getrennten Umschaltschaltungen in einem
Signaleingangspfad und einem Signalausgangspfad, wie in Fig. 14
gezeigt, ist vorteilhaft aus dem Gesichtspunkt einer Hochge
schwindigkeitsoperation, da es nicht notwendig ist, die Impedanz
eines Schaltelementes zu berücksichtigen. Genauer gesagt, selbst
wenn eine Impedanz in den Schaltelementen der Eingangsumschalt
schaltung 700a und der Ausgangsumschaltschaltung 700b existiert,
wird eine Eingabe/Ausgabe von Information mit hoher Geschwin
digkeit durch die Eingabeschaltung 14, die eine Pufferfähigkeit
hat, und die letzte Ausgabestufe 13, die eine Anschlußfläche
treibt, durchgeführt. Wenn eine Umschaltschaltung 7 zwischen der
letzten Ausgangsstufe 13 und der Anschlußfläche 6 angeordnet
wird, könnte ein Datenauslesen nicht mit hoher Geschwindigkeit
durchgeführt werden, da eine Signalübertragung zur Anschluß
fläche 6 durch die Impedanzwirkung der Umschaltschaltung 7 ver
zögert würde. Durch Vorsehen einer Ausgabeumschaltschaltung
zwischen der Ausgabeverstärkungsstufe 15 und der letzten Aus
gabestufe 13 wird ein verstärktes Signal aus der Ausgabever
stärkungsstufe 15 zum Eingang der Schaltelemente der Ausgabe
umschaltschaltung übertragen, und die letzte Ausgabestufe 13
verstärkt dieses Signal zum Treiben der Fläche 6 mit großer
Treiberwirkung, so daß das Auslesen von Daten mit hoher Ge
schwindigkeit durchgeführt werden kann.
Bei der vorliegenden Ausführungsform ist eine Umschaltschaltung
zwischen einem I/O-Block und einer Anschlußfläche vorgesehen.
Hierdurch wird der Nachteil einer Verschlechterung der Über
tragungsgeschwindigkeit von Dateninformation verhindert, durch
den Einfluß der Impedanz der Umschaltschaltung, die zwischen
einer Eingabe/Ausgabeschaltung und einem Speicherzellenfeldab
schnitt vorgesehen ist.
Bei dem Aufbau aus Fig. 14 kann die Richtung des Signaltransfers
für die Eingabeumschaltschaltung 700a und die Ausgabeumschalt
schaltung 700b unidirektional eingerichtet werden. In diesem
Fall kann ein Schaltelement wie das in Fig. 15 gezeigte einge
setzt werden.
Wie in Fig. 15 gezeigt, umfaßt ein Schaltelement 800 eine
getaktete Inverterschaltung 16 zum Verstärken und Invertieren
eines an den Knoten A angelegten Signales, eine Inverterschal
tung 90c zum Verstärken und Invertieren eines Ausgangssignales
der Inverterschaltung 16, sowie eine Inverterschaltung 90b zum
Verstärken und Invertieren des Potentials des Knotens B zur
Übertragung zum Eingang der Inverterschaltung 90c. Ein Steuer
signal Φ wird an den Steuereingang der getakteten Inverter
schaltung 16 über die Inverterschaltung 90a angelegt. Das Steu
ersignal Φ wird von einem zugeordneten Sicherungselement er
zeugt. Inverterschaltungen 90b und 90c bilden eine Verriege
lungsschaltung. Die getaktete Inverterschaltung 16 arbeitet,
wenn das Steuersignal Φ einen "H"-Pegel erreicht, und erreicht
einen Hochimpedanz-Ausgabezustand, wenn das Steuersignal Φ sich
"L"-Pegel befindet. Das in Fig. 15 gezeigte Schaltelement 800
besitzt eine unidirektionale Signalübertragung vom Knoten A zum
Knoten B, und dieser Aufbau selbst besitzt eine Pufferfunktion.
Daher kann die Umschaltrate im Vergleich mit den Schaltelementen
vom bidirektionalen Transfertyp, wie in den Fig. 13B und 13C
gezeigt, erhöht werden, was zu einer Hochgeschwindigkeitsüber
tragung eines Informationssignales führt. Aus dem Gesichtspunkt
einer erhöhten Operationsgeschwindigkeit einer Halbleiterspei
chervorrichtung ist dies vorteilhaft.
Obwohl die Ausführungsformen bezüglich einer Halbleiterspei
chervorrichtung mit einem Paritätsbit einer x9-Organisation bzw.
einer x18-Organisation beschrieben worden sind, kann die Bit
breite der Eingabe/Ausgabe dieser Halbleitervorrichtung größer
sein, wie z. B. x36. Nur ein Merkmal zum Vorsehen einer Fehler
testbitfläche ist benötigt.
Obwohl ein Paritätsbit als Fehlertestbit in den obigen Ausfüh
rungsformen beschrieben worden ist, ist die vorliegende Erfin
dung nicht auf diese Paritätstestmethode beschränkt, und andere
Fehlertestmethoden können benutzt werden, solange ein Bereich
(Speicherbereich) zum Speichern eines Fehlertestbits in einer
Halbleiterspeichervorrichtung vorgesehen ist. Die Eingabe-
/Ausgabeumschaltschaltung der vorliegenden Ausführungsform wird
im Zusammenhang mit der Reparatur einer defekten Speicherzelle
in einem I/O-Block durch eine Redundanzschaltung (Ersatzzeile
und -spalte) bei einem Speicherzellenfeldblock redundanter
Struktur, wie bereits beschrieben, benutzt.
Gemäß den beschriebenen Ausführungsformen wird ein defekter I/O-
Block von einer Kontaktfläche isoliert, wenn ein defekter I/O-
Block (Speicherzellenfeldblock) existiert, und eine Verbindung
zwischen einem I/O-Block und einer Kontaktfläche wird so reali
siert, daß immer dieselben I/O-Kontaktflächen (Kontaktinseln)
benutzt werden. Daher kann eine Halbleiterspeichervorrichtung
mit einem Fehlertestbit als Halbleiterspeichervorrichtung ohne
Fehlertestbit benutzt werden, was zu einer signifikanten Erhö
hung der Produktionsausbeute führt.
Claims (27)
1. Halbleiterspeichervorrichtung mit
einer Mehrzahl von Kontaktflächen (6a-6i; 6a-6r) zum Empfangen und Übertragen von Informationsbitsignalen, die in einer vorbestimmten Reihenfolge von Informationsbitsignalen angeordnet sind,
einer Mehrzahl von I/O-Blocks (30a-30i, 30a-30r), die ent sprechend der Mehrzahl von Kontaktflächen vorgesehen sind, zum Übertragen der Informationsbitsignale zu und von der Mehrzahl von Kontaktflächen, wobei jeder I/O-Block eine Mehrzahl von Speicherzellen aufweist, die in Zeilen und Spalten angeordnet sind;
einer Verbindungsvorrichtung (7; 70), die zwischen den I/O- Blocks und den Kontaktflächen vorgesehen ist, zum Einrichten eines Signalübertragungspfades zwischen den Kontaktflächen und den I/O-Blocks, so daß ein defekter I/O-Block, der eine defekte Speicherzelle enthält, von allen der Anschlußflächen isoliert ist, und ein I/O-Block, der auf einer Seite bezüglich des defekten I/O-Blocks in der vorbestimmten Reihenfolge liegt, einen geänderten Verbindungspfad bekommt, in einer Richtung auf eine Kontaktfläche, mit der der defekte I/O-Block verbunden werden sollte, so daß I/O-Blocks mit Ausnahme des defekten I/O- Blocks mit den vorbestimmt positionierten Kontaktflächen der Kontaktflächen verbunden werden.
einer Mehrzahl von Kontaktflächen (6a-6i; 6a-6r) zum Empfangen und Übertragen von Informationsbitsignalen, die in einer vorbestimmten Reihenfolge von Informationsbitsignalen angeordnet sind,
einer Mehrzahl von I/O-Blocks (30a-30i, 30a-30r), die ent sprechend der Mehrzahl von Kontaktflächen vorgesehen sind, zum Übertragen der Informationsbitsignale zu und von der Mehrzahl von Kontaktflächen, wobei jeder I/O-Block eine Mehrzahl von Speicherzellen aufweist, die in Zeilen und Spalten angeordnet sind;
einer Verbindungsvorrichtung (7; 70), die zwischen den I/O- Blocks und den Kontaktflächen vorgesehen ist, zum Einrichten eines Signalübertragungspfades zwischen den Kontaktflächen und den I/O-Blocks, so daß ein defekter I/O-Block, der eine defekte Speicherzelle enthält, von allen der Anschlußflächen isoliert ist, und ein I/O-Block, der auf einer Seite bezüglich des defekten I/O-Blocks in der vorbestimmten Reihenfolge liegt, einen geänderten Verbindungspfad bekommt, in einer Richtung auf eine Kontaktfläche, mit der der defekte I/O-Block verbunden werden sollte, so daß I/O-Blocks mit Ausnahme des defekten I/O- Blocks mit den vorbestimmt positionierten Kontaktflächen der Kontaktflächen verbunden werden.
2. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch ge
kennzeichnet, daß die Verbindungsvorrichtung (7; 70) umfaßt:
eine erste Einrichtungsvorrichtung (8a), die für einen ersten I/O-Block (30a) vorgesehen ist, zum Verbinden des ersten I/O- Blocks mit einer ersten Kontaktfläche (6a), die an einem Ende der Kontaktflächen in der vorbestimmten Reihenfolge angeordnet ist,
einer zweiten Einrichtungsvorrichtung (8a, 8b), die für jeden I/O-Block (30b-30i) mit Ausnahme des ersten I/O-Blocks vor gesehen ist, zum selektiven und alternativen Verbinden eines zugeordneten I/O-Blocks mit einem von aufeinanderfolgend be nachbarten Kontaktflächen in vorbestimmter Reihenfolge, und einer Definierungsvorrichtung (10a-10i, R; 7b, 7c, 7d, 7e, 72; 10a-10i, 9a, 9b, QN1) zum Definieren von Verbindungspfaden der ersten und der zweiten Einrichtungsvorrichtung, so daß, wenn ein defekter I/O-Block existiert, ein I/O-Block in einer ersten Gruppe mit I/O-Blocks, die auf der Seite des ersten I/O-Blocks in der vorbestimmten Reihenfolge bezüglich des definierten I/O- Blocks liegen, mit einer ursprünglich entsprechenden Kontakt fläche verbunden wird, und ein I/O-Block in einer zweiten Gruppe der verbleibenden I/O-Blocks mit einer um 1 benachbarten Kon taktfläche in der vorbestimmten Reihenfolge von einer ursprüng lich entsprechenden Kontaktfläche, in einer Richtung zur ersten Kontaktfläche in der vorbestimmten Reihenfolge, verbunden wird.
eine erste Einrichtungsvorrichtung (8a), die für einen ersten I/O-Block (30a) vorgesehen ist, zum Verbinden des ersten I/O- Blocks mit einer ersten Kontaktfläche (6a), die an einem Ende der Kontaktflächen in der vorbestimmten Reihenfolge angeordnet ist,
einer zweiten Einrichtungsvorrichtung (8a, 8b), die für jeden I/O-Block (30b-30i) mit Ausnahme des ersten I/O-Blocks vor gesehen ist, zum selektiven und alternativen Verbinden eines zugeordneten I/O-Blocks mit einem von aufeinanderfolgend be nachbarten Kontaktflächen in vorbestimmter Reihenfolge, und einer Definierungsvorrichtung (10a-10i, R; 7b, 7c, 7d, 7e, 72; 10a-10i, 9a, 9b, QN1) zum Definieren von Verbindungspfaden der ersten und der zweiten Einrichtungsvorrichtung, so daß, wenn ein defekter I/O-Block existiert, ein I/O-Block in einer ersten Gruppe mit I/O-Blocks, die auf der Seite des ersten I/O-Blocks in der vorbestimmten Reihenfolge bezüglich des definierten I/O- Blocks liegen, mit einer ursprünglich entsprechenden Kontakt fläche verbunden wird, und ein I/O-Block in einer zweiten Gruppe der verbleibenden I/O-Blocks mit einer um 1 benachbarten Kon taktfläche in der vorbestimmten Reihenfolge von einer ursprüng lich entsprechenden Kontaktfläche, in einer Richtung zur ersten Kontaktfläche in der vorbestimmten Reihenfolge, verbunden wird.
3. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch ge
kennzeichnet, daß die Verbindungsvorrichtung (7; 72)
eine erste Schaltvorrichtung umfaßt, die ein erstes Schaltele ment (8a) aufweist, das für einen ersten I/O-Block (30a) zum Verbinden des ersten I/O-Blocks mit einer ersten Kontaktfläche vorgesehen ist, die an einem Ende der Kontaktflächen in der vorbestimmten Reihenfolge positioniert ist,
eine zweite Schaltvorrichtung aufweist, die ein Paar von ersten und zweiten Schaltelementen aufweist, die komplementär zueinander ein- und ausschalten und für jeden I/O-Block mit Ausnahme des ersten I/O-Blocks vorgesehen sind, zum selektiven Verbinden eines zugeordneten I/O-Blocks mit einem von zwei be nachbarten Anschlußflächen in der vorbestimmten Reihenfolge, und
eine Definierungsvorrichtung umfaßt, die eine Mehrzahl von Sicherungselementen aufweist, die in Reihe zwischen einem ersten Knoten, der eine Spannung eines ersten Pegels empfängt, und einem zweiten Knoten, der eine Spannung eines zweiten Pegels empfängt, wenn ein Sicherungselement durchgebrannt ist, verbun den ist, wobei die Sicherungselemente entsprechend dem jewei ligen IO-Block vorgesehen sind und jedes Sicherungselement mit einem Ende mit einem Steuergate eines ersten Schaltelementes für einen entsprechenden IO-Block verbunden ist, und mit einem Steuergate eines zweiten Schaltelementes für einen benachbarten IO-Block über einen Inverter verbunden ist, in einer umgekehrten Reihenfolge der vorbestimmten Reihenfolge.
eine erste Schaltvorrichtung umfaßt, die ein erstes Schaltele ment (8a) aufweist, das für einen ersten I/O-Block (30a) zum Verbinden des ersten I/O-Blocks mit einer ersten Kontaktfläche vorgesehen ist, die an einem Ende der Kontaktflächen in der vorbestimmten Reihenfolge positioniert ist,
eine zweite Schaltvorrichtung aufweist, die ein Paar von ersten und zweiten Schaltelementen aufweist, die komplementär zueinander ein- und ausschalten und für jeden I/O-Block mit Ausnahme des ersten I/O-Blocks vorgesehen sind, zum selektiven Verbinden eines zugeordneten I/O-Blocks mit einem von zwei be nachbarten Anschlußflächen in der vorbestimmten Reihenfolge, und
eine Definierungsvorrichtung umfaßt, die eine Mehrzahl von Sicherungselementen aufweist, die in Reihe zwischen einem ersten Knoten, der eine Spannung eines ersten Pegels empfängt, und einem zweiten Knoten, der eine Spannung eines zweiten Pegels empfängt, wenn ein Sicherungselement durchgebrannt ist, verbun den ist, wobei die Sicherungselemente entsprechend dem jewei ligen IO-Block vorgesehen sind und jedes Sicherungselement mit einem Ende mit einem Steuergate eines ersten Schaltelementes für einen entsprechenden IO-Block verbunden ist, und mit einem Steuergate eines zweiten Schaltelementes für einen benachbarten IO-Block über einen Inverter verbunden ist, in einer umgekehrten Reihenfolge der vorbestimmten Reihenfolge.
4. Halbleiterspeichervorrichtung nach Anspruch 3, dadurch ge
kennzeichnet, daß
die Definierungsvorrichtung ein Widerstandselement (R) eines
großen Widerstandswert aufweist, das zwischen den zweiten Knoten
und einem Knoten zum Bereitstellen der Spannung des zweiten
Pegels vorgesehen ist.
5. Halbleiterspeichervorrichtung nach Anspruch 3, dadurch ge
kennzeichnet, daß
die Definierungsvorrichtung ein zusätzliches Sicherungselement
(10j) aufweist, das mit einem Ende mit dem zweiten Knoten ver
bunden ist, sowie ein Widerstandselement (R) eines großen
Widerstandswertes, das zwischen einem anderen Ende des zusätz
lichen Sicherungselementes und einem Knoten zum Empfangen der
Spannung des zweiten Pegels vorgesehen ist.
6. Halbleiterspeichervorrichtung nach Anspruch 3, dadurch ge
kennzeichnet, daß
die Definierungsvorrichtung eine Koppelvorrichtung (QN1)
aufweist, die auf ein Einschalterkennungssignal reagiert, zum
Verbinden des zweiten Knotens mit einem Knoten zum Empfangen der
Spannung des zweiten Pegels, und eine Verriegelungsvorrichtung
(9a, 9b) zum Verriegeln eines Potentials auf dem zweiten Knoten.
7. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch ge
kennzeichnet, daß
jeder der I/O-Blöcke eine Mehrzahl von Unter-Speicherblöcken (a,
b, c, d) aufweist, und wobei die Verbindungsvorrichtung (7; 70)
aufweist:
eine Unterblockerkennungsvorrichtung (72), die auf eine Block adresse reagiert, zum Erzeugen eines Unterblockbezeichnungs signales,
eine Verbindungsschaltvorrichtung (7a) zum Verbinden der An schlußflächen (6a-6i) mit den I/O-Blöcken (30a-30i), eine Verbindungssteuervorrichtung (7b-7e), die für jeden der Unterblöcke vorgesehen ist und auf das Unterblockbezeichnungs signal reagiert, zum Erzeugen und Übertragen eines Verbin dungssteuersignales, das dem bezeichneten Unterblock entspricht, zur Verbindungsschaltungsvorrichtung, zum Einrichten des Ver bindungspfades über die Verbindungsschaltungsvorrichtung, zwischen den I/O-Blocks und den Anschlußflächen.
eine Unterblockerkennungsvorrichtung (72), die auf eine Block adresse reagiert, zum Erzeugen eines Unterblockbezeichnungs signales,
eine Verbindungsschaltvorrichtung (7a) zum Verbinden der An schlußflächen (6a-6i) mit den I/O-Blöcken (30a-30i), eine Verbindungssteuervorrichtung (7b-7e), die für jeden der Unterblöcke vorgesehen ist und auf das Unterblockbezeichnungs signal reagiert, zum Erzeugen und Übertragen eines Verbin dungssteuersignales, das dem bezeichneten Unterblock entspricht, zur Verbindungsschaltungsvorrichtung, zum Einrichten des Ver bindungspfades über die Verbindungsschaltungsvorrichtung, zwischen den I/O-Blocks und den Anschlußflächen.
8. Halbleiterspeichervorrichtung nach Anspruch 7, dadurch ge
kennzeichnet, daß
die Verbindungssteuervorrichtung (7b-7e) eine Mehrzahl von Verbindungssteuersignalerzeugungsvorrichtungen (10a-a-10a-i, 10b-a-10b-i, 10c-a-10c-i, 10d-a-10d-i) aufweist, die für jeden der Unterblöcke vorgesehen sind und jeweils ein Verbin dungssteuersignal für einen zugeordneten Unterblock erzeugen, und
eine Transfervorrichtung (80a-a-80a-i, 80b-a-80b-i, 80c-a-80c-i, 80d-a-80d-i) aufweist, die auf das Unterblockbezeich nungssignal reagiert, zum Auswählen und Übertragen eines Ver bindungssteuersignales von einer Verbindungssteuersignalgene ratorvorrichtung, die einem Unterblock entspricht, der von dem Unterblockbezeichnungssignal bezeichnet wurde, zur Verbindungs schaltvorrichtung.
die Verbindungssteuervorrichtung (7b-7e) eine Mehrzahl von Verbindungssteuersignalerzeugungsvorrichtungen (10a-a-10a-i, 10b-a-10b-i, 10c-a-10c-i, 10d-a-10d-i) aufweist, die für jeden der Unterblöcke vorgesehen sind und jeweils ein Verbin dungssteuersignal für einen zugeordneten Unterblock erzeugen, und
eine Transfervorrichtung (80a-a-80a-i, 80b-a-80b-i, 80c-a-80c-i, 80d-a-80d-i) aufweist, die auf das Unterblockbezeich nungssignal reagiert, zum Auswählen und Übertragen eines Ver bindungssteuersignales von einer Verbindungssteuersignalgene ratorvorrichtung, die einem Unterblock entspricht, der von dem Unterblockbezeichnungssignal bezeichnet wurde, zur Verbindungs schaltvorrichtung.
9. Halbleiterspeichervorrichtung nach Anspruch 8, dadurch ge
kennzeichnet, daß
die Transfervorrichtung (80a-a-80a-i, 80b-a-80b-i, 80c-a-80c-i,
80d-a-80d-i) eine Mehrzahl von Schaltvorrichtungen
aufweist, die für jede Verbindungssteuersignalgeneratorvor
richtung (7b-7e) geschaffen sind und die jeweils als Reaktion
auf das Blockbezeichnungssignal zum Einschalten aktiviert
werden, zum Übertragen eines Verbindungssteuersignales von einer
zugeordneten Verbindungssteuersignalgeneratorvorrichtung zu
einer Verbindungsschaltvorrichtung.
10. Halbleiterspeichervorrichtung nach Anspruch 3, dadurch ge
kennzeichnet, daß jeder I/O-Block (30a-30i) eine Mehrzahl von
Unterblöcken aufweist, die jeweils eine Mehrzahl von in einer
Matrix angeordneten Speicherzellen umfassen, wobei die Defi
nierungsvorrichtung entsprechend jedem Unterblock vorgesehen
ist, und die Verbindungsvorrichtung ferner eine Unterblockaus
wahlvorrichtung (72) aufweist, die auf eine Blockadresse zum
Erzeugen eines Unterblockbezeichnungssignals reagiert, und
eine Übertragungsvorrichtung (80a-a-80a-i, 80b-a-80b-i,
80c-a-80c-i, 80d-a-80d-i) für jede der Definierungsvorrich
tungen vorgesehen ist und auf das Unterblockbezeichnungssignal
zum Einschalten reagiert, zum Übertragen eines Potentialsignales
auf einem Ende der Sicherungselemente in einer zugeordneten De
finierungsvorrichtung zu den Steuergates der jeweiligen ersten
und zweiten Schaltelemente der ersten und zweiten Schaltvor
richtung.
11. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch ge
kennzeichnet, daß
die Verbindungsvorrichtung (70) eine erste Verbindungssteuer
vorrichtung (72a) aufweist, zum selektiven Verbinden der I/O-
Blöcke (30a-30r) und einer Mehrzahl von internen Knoten (NCa -
NCr), und eine zweite Verbindungssteuervorrichtung (72b) zum
selektiven Verbinden der Mehrzahl von ersten Knoten mit den
Anschlußflächen.
12. Halbleiterspeichervorrichtung nach Anspruch 11, dadurch ge
kennzeichnet, daß
die erste Verbindungssteuervorrichtung (72a) eine erste Schalt vorrichtung aufweist, die ein erstes Schaltelement (8a) zum Verbinden eines ersten IO-Blocks (30a) mit einem ersten Knoten (6a) aufweist,
eine zweite Schaltvorrichtung (8a, 8b) aufweist, die ein Paar von ersten und zweiten Schaltelementen (8a, 8b) aufweist, die komplementär zueinander ein- und ausschalten und für jeden IO- Block mit Ausnahme des ersten IO-Blocks vorgesehen sind, zum Verbinden eines zugeordneten IO-Blocks mit einem zugeordneten Knoten der Knoten, und
eine erste Verbindungserstellungsvorrichtung (11a-11r, R, 9) aufweist, zum Einrichten eines Ein- und Aus-Zustandes der ersten und der zweiten Schaltelemente der ersten und zweiten Schalt vorrichtung, so daß, wenn ein erster defekter IO-Block vorliegt, das erste Schaltelement (8a) für einen IO-Block entsprechend einem Bitsignal auf der Seite eines ersten Bitsignales in der vorgegebenen Sequenz bezüglich des ersten defekten IO-Blocks eingeschaltet wird, das erste Schaltelement für jeden der verbleibenden IO-Blocks ausgeschaltet wird, und die ersten und zweiten Schaltelemente für den ersten defekten IO-Block beide ausgeschaltet sind, und
die zweite Verbindungssteuervorrichtung (72b) eine dritte Schaltvorrichtung (8c) aufweist, die ein drittes Schaltelement (8c) umfaßt, zum Verbinden des ersten Knotens mit der ersten Anschlußfläche,
wobei eine erste Schaltvorrichtung für jeden Knoten mit Ausnahme des ersten Knotens vorgesehen ist und dritte und vierte Schaltelemente (8c, 8d) aufweist, die normalerweise zueinander komplementär ein- und ausschalten, zum Verbinden eines zuge ordneten Knotens mit einem von zwei benachbarten Anschlußflächen in der vorgegeben Reihenfolge, und
eine zweite Verbindungserstellungsvorrichtung (12a-12r, R, 9) zum Einrichten eines Ein- und Auszustandes der dritten und vierten Schaltelemente der dritten und vierten Schaltvorrichtung in so einer Weise, daß, wenn ein zusätzlicher defekter IO-Block existiert, das dritte Schaltelement (8c) für einen Knoten auf der Seite des ersten Knotens bezüglich eines Knotens, der dem zusätzlichen defekten IO-Block zugeordnet ist, eingeschaltet wird, das dritte Element für jede der verbleibenden Knoten aus geschaltet wird, und das Schaltelement für den Knoten, der dem zusätzlichen defekten IO-Block zugeordnet ist, ausgeschaltet wird, zum Isolieren des zusätzlichen defekten IO-Blocks von einer beliebigen der Anschlußflächen.
die erste Verbindungssteuervorrichtung (72a) eine erste Schalt vorrichtung aufweist, die ein erstes Schaltelement (8a) zum Verbinden eines ersten IO-Blocks (30a) mit einem ersten Knoten (6a) aufweist,
eine zweite Schaltvorrichtung (8a, 8b) aufweist, die ein Paar von ersten und zweiten Schaltelementen (8a, 8b) aufweist, die komplementär zueinander ein- und ausschalten und für jeden IO- Block mit Ausnahme des ersten IO-Blocks vorgesehen sind, zum Verbinden eines zugeordneten IO-Blocks mit einem zugeordneten Knoten der Knoten, und
eine erste Verbindungserstellungsvorrichtung (11a-11r, R, 9) aufweist, zum Einrichten eines Ein- und Aus-Zustandes der ersten und der zweiten Schaltelemente der ersten und zweiten Schalt vorrichtung, so daß, wenn ein erster defekter IO-Block vorliegt, das erste Schaltelement (8a) für einen IO-Block entsprechend einem Bitsignal auf der Seite eines ersten Bitsignales in der vorgegebenen Sequenz bezüglich des ersten defekten IO-Blocks eingeschaltet wird, das erste Schaltelement für jeden der verbleibenden IO-Blocks ausgeschaltet wird, und die ersten und zweiten Schaltelemente für den ersten defekten IO-Block beide ausgeschaltet sind, und
die zweite Verbindungssteuervorrichtung (72b) eine dritte Schaltvorrichtung (8c) aufweist, die ein drittes Schaltelement (8c) umfaßt, zum Verbinden des ersten Knotens mit der ersten Anschlußfläche,
wobei eine erste Schaltvorrichtung für jeden Knoten mit Ausnahme des ersten Knotens vorgesehen ist und dritte und vierte Schaltelemente (8c, 8d) aufweist, die normalerweise zueinander komplementär ein- und ausschalten, zum Verbinden eines zuge ordneten Knotens mit einem von zwei benachbarten Anschlußflächen in der vorgegeben Reihenfolge, und
eine zweite Verbindungserstellungsvorrichtung (12a-12r, R, 9) zum Einrichten eines Ein- und Auszustandes der dritten und vierten Schaltelemente der dritten und vierten Schaltvorrichtung in so einer Weise, daß, wenn ein zusätzlicher defekter IO-Block existiert, das dritte Schaltelement (8c) für einen Knoten auf der Seite des ersten Knotens bezüglich eines Knotens, der dem zusätzlichen defekten IO-Block zugeordnet ist, eingeschaltet wird, das dritte Element für jede der verbleibenden Knoten aus geschaltet wird, und das Schaltelement für den Knoten, der dem zusätzlichen defekten IO-Block zugeordnet ist, ausgeschaltet wird, zum Isolieren des zusätzlichen defekten IO-Blocks von einer beliebigen der Anschlußflächen.
13. Halbleiterspeichervorrichtung nach Anspruch 12, dadurch ge
kennzeichnet, daß
die erste Verbindungserstellungsvorrichtung (11a-11r, R, 9) eine Reihenverbindung von Sicherungselemente (11a-11r) auf weist, die den IO-Blocks entsprechen, die zwischen einem ersten Spannungsversorgungsknoten und einem zweiten Spannungsversor gungsknoten vorgesehen sind, und
die zweite Verbindungserstellungsvorrichtung (12a-12r, R, 9) eine Reihenverbindung von weiteren Sicherungselementen (12a, 12r) aufweist, die jeweiligen Knoten entsprechen, die zwischen dem ersten Spannungsversorgungsknoten und dem zweiten Span nungsversorgungsknoten vorgesehen sind.
die erste Verbindungserstellungsvorrichtung (11a-11r, R, 9) eine Reihenverbindung von Sicherungselemente (11a-11r) auf weist, die den IO-Blocks entsprechen, die zwischen einem ersten Spannungsversorgungsknoten und einem zweiten Spannungsversor gungsknoten vorgesehen sind, und
die zweite Verbindungserstellungsvorrichtung (12a-12r, R, 9) eine Reihenverbindung von weiteren Sicherungselementen (12a, 12r) aufweist, die jeweiligen Knoten entsprechen, die zwischen dem ersten Spannungsversorgungsknoten und dem zweiten Span nungsversorgungsknoten vorgesehen sind.
14. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch ge
kennzeichnet, daß
die Mehrzahl von Kontaktflächen (6a-6r) eine erste Gruppe von
Flächen (6a-6i) aufweist, die auf einer Seite der Speicher
vorrichtung angeordnet sind, und eine zweite Gruppe von Flächen
(6j-6r) aufweist, die auf einer anderen Seite der ersten Seite
gegenüberliegend angeordnet sind, wobei die IO-Blocks entspre
chend eine erste Gruppe von IO-Blocks der ersten Gruppe von
Kontaktflächen zugeordnet aufweisen, und eine zweite Gruppe von
IO-Blocks, der zweiten Gruppe von Kontaktflächen zugeordnet
aufweisen, und die Verbindungsvorrichtung (7) eine erste Ver
bindungsvorrichtung (7-1) aufweist, zum Koppeln der ersten
Gruppe von Kontaktflächen und der ersten Gruppe von IO-Blocks,
und eine zweite Verbindungsvorrichtung (7-2) aufweist, zum
Koppeln der zweiten Gruppe von Kontaktflächen und der zweiten
Gruppe von IO-Blocks.
15. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch ge
kennzeichnet, daß
die IO-Blocks (I/O0-I/O17) eine erste Gruppe von IO-Blocks
aufweisen, die entlang einer Seite der Speichervorrichtung
angeordnet sind, und eine zweite Gruppe von IO-Blocks aufweisen,
die entlang einer weiteren Seite der Speichervorrichtung ange
ordnet sind, und die Mehrzahl von Kontaktflächen in einem Be
reich zwischen der ersten Gruppe von IO-Blocks und der zweiten
Gruppe von IO-Blocks angeordnet sind, wobei die Verbindungsvor
richtung die IO-Blocks der ersten und der zweiten Gruppe mit den
Kontaktflächen verbindet.
16. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis
15, dadurch gekennzeichnet, daß
jeder (300) der IO-Blöcke (IO0-IO17) ein Speicherzellenfeld (31a-31r) aufweist, mit einer Mehrzahl von Speicherzellen, einer Eingabeschaltung (14), zum Übertragen eines Datensignales zum Speicherzellenfeld, einer ersten Ausgabeschaltung (15) zum Verstärken eines Datensignals vom Speicherzellenfeld, sowie einer zweiten Ausgabeschaltung (13) zum Bereitstellen eines Da tensignales zu einer zugeordneten Kontaktfläche (6), und
die Verbindungsvorrichtung eine Eingabeverbindungseinheit (700a) aufweist, die zwischen der zugeordneten Kontaktfläche und der Eingabeschaltung vorgesehen ist, sowie eine Ausgabeverbindungs einheit aufweist, die zwischen den ersten und den zweiten Ausgabeschaltungen vorgesehen ist.
jeder (300) der IO-Blöcke (IO0-IO17) ein Speicherzellenfeld (31a-31r) aufweist, mit einer Mehrzahl von Speicherzellen, einer Eingabeschaltung (14), zum Übertragen eines Datensignales zum Speicherzellenfeld, einer ersten Ausgabeschaltung (15) zum Verstärken eines Datensignals vom Speicherzellenfeld, sowie einer zweiten Ausgabeschaltung (13) zum Bereitstellen eines Da tensignales zu einer zugeordneten Kontaktfläche (6), und
die Verbindungsvorrichtung eine Eingabeverbindungseinheit (700a) aufweist, die zwischen der zugeordneten Kontaktfläche und der Eingabeschaltung vorgesehen ist, sowie eine Ausgabeverbindungs einheit aufweist, die zwischen den ersten und den zweiten Ausgabeschaltungen vorgesehen ist.
17. Halbleiterspeichervorrichtung nach Anspruch 16, dadurch ge
kennzeichnet, daß
die Eingabe- und Ausgabeeinheiten jeweils ein Transferelement
(800) zum unidirektionalen Übertragen eines Datensignales auf
weisen.
18. Halbleiterspeichervorrichtung nach Anspruch 17, dadurch ge
kennzeichnet, daß
das Transferelement (800) ein Verriegelungselement (90b, 90c)
zum Verriegeln eines Datensignales aufweist, sowie ein Steuer
element (16) zum Verhindern oder Erlauben einer Datenübertragung
zu der Verriegelungsvorrichtung.
19. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis
18, dadurch gekennzeichnet, daß
die Kontaktflächen (6a-6i; 6a-6r) Informations-Datenbitsi
gnale sowie ein Fehlertestbitsignal parallel empfangen, und die
Verbindungsvorrichtung (7; 70) eine Vorrichtung (8a, 8b; 10i;
10r) aufweist, zum Isolieren einer spezifizierten Kontaktfläche
zum Empfangen des Fehlertestbits von einem beliebigen IO-Block,
wenn ein defekter IO-Block vorliegt.
20. Halbleiterspeichervorrichtung, die ein Fehlertestbit (IO8;
IO8, IO17) sowie eine Mehrzahl von Datenbits (IO0-IO7; IO0-IO7,
IO9-IO16) speichern kann, mit
einer Mehrzahl von Kontaktflächen (6a-6i; 6a-6r) zum parallelen Empfangen des Fehlertestbits und der Datenbits, einer Mehrzahl von Speicherzellenfeldblöcken (3a-3i, 31a-31i; 31a-31r), die entsprechend der Mehrzahl von Kontakt flächen vorgesehen sind, wobei die Mehrzahl von Speicherzel lenfeldblöcken einen Feldblock zum Speichern eines Datenbits sowie einen Feldblock zum Speichern des Fehlertestbits aufweist, einer Vorrichtung (7; 7b-7e, 72; 70; 10a-10i; 11a-11r, 12a-12r) zum Erzeugen eines Isolationsanzeigesignales zum Isolie ren eines defekten Speicherzellenfeldblocks, wenn ein defektes Speicherzellenfeld in der Mehrzahl von Speicherzellenfeldblöcken existiert, und
einer Verbindungsvorrichtung (7; 7a; 72; 70; 8a, 8b), die zwischen der Mehrzahl von Speicherzellenfeldblöcken und der Mehrzahl von Kontaktflächen vorgesehen ist, zum elektrischen Verbinden von jedem der Speicherzellenfeldblöcke und einer ent sprechenden Kontaktfläche,
wobei die Verbindungsvorrichtung eine Verbindungsänderungsvor richtung (8a, 8b) aufweist, die auf das Isolationsanzeigesignal reagiert, zum Aufteilen der Speicherzellenfeldblöcke mit Aus nahme des defekten Speicherzellenfeldblocks in eine erste Gruppe, die nur einen Speicherzellenfeldblock zum Speichern eines Datenbits aufweist, und eine zweite Gruppe, die Speicher zellenfeldblöcke zum Speichern der verbleibenden Datenbits sowie einen Speicherzellenfeldblock zum Speichern eines Fehlertestbits aufweist, und bezüglich der Verbindung zwischen einem Speicherzellenfeldblock der zweiten Gruppe und einer Kontakt fläche die Verbindungsrichtung des Speicherzellenfeldblocks der zweiten Gruppe so ändert, daß die Kontaktfläche, die dem defekten Speicherzellenfeldblock entspricht, mit einem Spei cherzellenfeldblock der zweiten Gruppe verbunden wird und die Kontaktfläche für ein Fehlertestbit in einem nicht-verbundenen Zustand mit einem Speicherzellenfeldblock gebracht wird, und der defekte Speicherzellenfeldblock von allen Kontaktflächen elektrisch isoliert wird.
einer Mehrzahl von Kontaktflächen (6a-6i; 6a-6r) zum parallelen Empfangen des Fehlertestbits und der Datenbits, einer Mehrzahl von Speicherzellenfeldblöcken (3a-3i, 31a-31i; 31a-31r), die entsprechend der Mehrzahl von Kontakt flächen vorgesehen sind, wobei die Mehrzahl von Speicherzel lenfeldblöcken einen Feldblock zum Speichern eines Datenbits sowie einen Feldblock zum Speichern des Fehlertestbits aufweist, einer Vorrichtung (7; 7b-7e, 72; 70; 10a-10i; 11a-11r, 12a-12r) zum Erzeugen eines Isolationsanzeigesignales zum Isolie ren eines defekten Speicherzellenfeldblocks, wenn ein defektes Speicherzellenfeld in der Mehrzahl von Speicherzellenfeldblöcken existiert, und
einer Verbindungsvorrichtung (7; 7a; 72; 70; 8a, 8b), die zwischen der Mehrzahl von Speicherzellenfeldblöcken und der Mehrzahl von Kontaktflächen vorgesehen ist, zum elektrischen Verbinden von jedem der Speicherzellenfeldblöcke und einer ent sprechenden Kontaktfläche,
wobei die Verbindungsvorrichtung eine Verbindungsänderungsvor richtung (8a, 8b) aufweist, die auf das Isolationsanzeigesignal reagiert, zum Aufteilen der Speicherzellenfeldblöcke mit Aus nahme des defekten Speicherzellenfeldblocks in eine erste Gruppe, die nur einen Speicherzellenfeldblock zum Speichern eines Datenbits aufweist, und eine zweite Gruppe, die Speicher zellenfeldblöcke zum Speichern der verbleibenden Datenbits sowie einen Speicherzellenfeldblock zum Speichern eines Fehlertestbits aufweist, und bezüglich der Verbindung zwischen einem Speicherzellenfeldblock der zweiten Gruppe und einer Kontakt fläche die Verbindungsrichtung des Speicherzellenfeldblocks der zweiten Gruppe so ändert, daß die Kontaktfläche, die dem defekten Speicherzellenfeldblock entspricht, mit einem Spei cherzellenfeldblock der zweiten Gruppe verbunden wird und die Kontaktfläche für ein Fehlertestbit in einem nicht-verbundenen Zustand mit einem Speicherzellenfeldblock gebracht wird, und der defekte Speicherzellenfeldblock von allen Kontaktflächen elektrisch isoliert wird.
21. Halbleiterspeichervorrichtung nach Anspruch 20, gekenn
zeichnet durch
eine Eingangsstufe (14) zum Puffern eines an eine Kontaktfläche angelegten Signales zum Übertragen von diesem zu einem entspre chenden Speicherzellenfeldblock,
eine Ausgabesignalverstärkungsvorrichtung (15) zum Verstärken eines von einem entsprechenden Speicherzellenfeldblock übertragenen Signales, und
einer letzten Ausgabestufe (13), die auf ein Ausgangssignal der Ausgabesignalverstärkungsvorrichtung reagiert, zum Übertragen eines Signales zu einer entsprechenden Kontaktfläche,
wobei die Verbindungsvorrichtung (700a, 700b) zwischen einer entsprechenden Kontaktfläche und der Eingabestufe verbunden ist, sowie zwischen der Ausgabesignalverstärkungsvorrichtung und der letzten Ausgabestufe.
eine Eingangsstufe (14) zum Puffern eines an eine Kontaktfläche angelegten Signales zum Übertragen von diesem zu einem entspre chenden Speicherzellenfeldblock,
eine Ausgabesignalverstärkungsvorrichtung (15) zum Verstärken eines von einem entsprechenden Speicherzellenfeldblock übertragenen Signales, und
einer letzten Ausgabestufe (13), die auf ein Ausgangssignal der Ausgabesignalverstärkungsvorrichtung reagiert, zum Übertragen eines Signales zu einer entsprechenden Kontaktfläche,
wobei die Verbindungsvorrichtung (700a, 700b) zwischen einer entsprechenden Kontaktfläche und der Eingabestufe verbunden ist, sowie zwischen der Ausgabesignalverstärkungsvorrichtung und der letzten Ausgabestufe.
22. Halbleiterspeichervorrichtung zum Speichern eines Fehler
testbits und eines Datenbits, mit
einer Mehrzahl von Kontaktflächen (6a-6i; 6a-6r) zum paral lelen Empfangen des Fehlertestbits und des Datenbits, wobei das Fehlertestbit und das Datenbit in einer vorbestimmten Bitsequenz in der parallelen Anordnung angeordnet sind,
einer Mehrzahl von Speicherzellenfeldblöcken (3a-3i; 30a-30r), die entsprechend der Mehrzahl von Kontaktflächen vorge sehen sind,
einer Verbindungsartdefinierungsvorrichtung, die eine Mehrzahl von in Reihe zwischen einem ersten Potential und einem zweiten Potential verbundenen Sicherungselementen aufweist, die ent sprechend der Mehrzahl von Speicherzellenfeldblöcken vorgesehen sind,
einer ersten Verbindungsvorrichtung (72a), die zwischen der Mehrzahl von Speicherzellenfeldblöcken und der Mehrzahl von Kontaktflächen vorgesehen ist, zum Verbinden von jedem der Speicherzellenfeldblöcke mit einer entsprechenden Kontaktfläche, wenn die Sicherungselemente in der Verbindungsartdefinierungs vorrichtung alle leitend sind, und
einer zweiten Verbindungsvorrichtung (72b), die zwischen der Mehrzahl von Speicherzellenfeldblöcken und der Mehrzahl von Kontaktflächen vorgesehen ist, zum Isolieren eines Speicherzel lenfeldblockes, der einem nicht-leitenden Sicherungselement entspricht, von allen Kontaktflächen, wenn eines der Mehrzahl von Sicherungselementen nicht leitend ist, und zum Verschieben der Verbindungsrichtung aller Speicherzellenfeldblöcke, die denjenigen Kontaktflächen entsprechen, die ausgehend von der Kontaktfläche, die dem isolierten Speicherzellenfeldblock entspricht, in Bitfolge zur Fehlerbitkontaktfläche liegen, um 1 in der Richtung auf den isolierten Speicherzellenfeldblock in der Bitfolge.
einer Mehrzahl von Kontaktflächen (6a-6i; 6a-6r) zum paral lelen Empfangen des Fehlertestbits und des Datenbits, wobei das Fehlertestbit und das Datenbit in einer vorbestimmten Bitsequenz in der parallelen Anordnung angeordnet sind,
einer Mehrzahl von Speicherzellenfeldblöcken (3a-3i; 30a-30r), die entsprechend der Mehrzahl von Kontaktflächen vorge sehen sind,
einer Verbindungsartdefinierungsvorrichtung, die eine Mehrzahl von in Reihe zwischen einem ersten Potential und einem zweiten Potential verbundenen Sicherungselementen aufweist, die ent sprechend der Mehrzahl von Speicherzellenfeldblöcken vorgesehen sind,
einer ersten Verbindungsvorrichtung (72a), die zwischen der Mehrzahl von Speicherzellenfeldblöcken und der Mehrzahl von Kontaktflächen vorgesehen ist, zum Verbinden von jedem der Speicherzellenfeldblöcke mit einer entsprechenden Kontaktfläche, wenn die Sicherungselemente in der Verbindungsartdefinierungs vorrichtung alle leitend sind, und
einer zweiten Verbindungsvorrichtung (72b), die zwischen der Mehrzahl von Speicherzellenfeldblöcken und der Mehrzahl von Kontaktflächen vorgesehen ist, zum Isolieren eines Speicherzel lenfeldblockes, der einem nicht-leitenden Sicherungselement entspricht, von allen Kontaktflächen, wenn eines der Mehrzahl von Sicherungselementen nicht leitend ist, und zum Verschieben der Verbindungsrichtung aller Speicherzellenfeldblöcke, die denjenigen Kontaktflächen entsprechen, die ausgehend von der Kontaktfläche, die dem isolierten Speicherzellenfeldblock entspricht, in Bitfolge zur Fehlerbitkontaktfläche liegen, um 1 in der Richtung auf den isolierten Speicherzellenfeldblock in der Bitfolge.
23. Halbleiterspeichervorrichtung nach Anspruch 22, gekenn
zeichnet durch
eine Eingabevorrichtung (14), die zwischen jeder der Kontakt flächen und jedem Speicherzellenfeldblock vorgesehen ist, zum Puffern eines von einer entsprechenden Kontaktfläche über tragenen Signales und zum Übertragen von diesem zu einem ent sprechenden Speicherzellenfeldblock,
eine Ausgabesignalverstärkungsvorrichtung (15), die entsprechend jedem der Speicherzellenfeldblöcke vorgesehen ist, zum Verstärken eines von einem entsprechenden Speicherzellenfeld block übertragenen Signales, und
einer letzten Ausgabevorrichtung (16), die auf ein Signal von der Ausgabesignalverstärkungsvorrichtung reagiert, zum Übertra gen eines Ausgabesignales zu einer entsprechenden Kontaktfläche, wobei die erste und die zweite Verbindungsvorrichtung sowohl zwischen der Eingabevorrichtung und einer entsprechenden Kon taktfläche als auch zwischen der Ausgabesignalverstärkungsvor richtung und der letzten Ausgabevorrichtung vorgesehen ist.
eine Eingabevorrichtung (14), die zwischen jeder der Kontakt flächen und jedem Speicherzellenfeldblock vorgesehen ist, zum Puffern eines von einer entsprechenden Kontaktfläche über tragenen Signales und zum Übertragen von diesem zu einem ent sprechenden Speicherzellenfeldblock,
eine Ausgabesignalverstärkungsvorrichtung (15), die entsprechend jedem der Speicherzellenfeldblöcke vorgesehen ist, zum Verstärken eines von einem entsprechenden Speicherzellenfeld block übertragenen Signales, und
einer letzten Ausgabevorrichtung (16), die auf ein Signal von der Ausgabesignalverstärkungsvorrichtung reagiert, zum Übertra gen eines Ausgabesignales zu einer entsprechenden Kontaktfläche, wobei die erste und die zweite Verbindungsvorrichtung sowohl zwischen der Eingabevorrichtung und einer entsprechenden Kon taktfläche als auch zwischen der Ausgabesignalverstärkungsvor richtung und der letzten Ausgabevorrichtung vorgesehen ist.
24. Halbleiterspeichervorrichtung zum Speichern eines Fehler
testbits und eines Datenbits, mit
einer Mehrzahl von Kontaktflächen (6a-6i; 6a-6r) zum parallelen Empfangen des Fehlertestbits und des Datenbits, wobei das Fehlertestbit und das Datenbit in einer vorbestimmten Bit sequenz in der parallelen Anordnung angeordnet sind,
einer Mehrzahl von Speicherzellenfeldblöcken (3a-3i; 31a-31r), die entsprechend jeder der Mehrzahl von Kontaktflächen vorgesehen ist,
einer Mehrzahl von Sicherungselementen (10a-10r; 11a-11r, 12a-12r), die in Reihe zwischen einem ersten und einem zweiten Potential geschaffen ist, wobei die Mehrzahl von Sicherungsele menten entsprechend der Mehrzahl von Speicherzellenfeldblöcken vorgesehen ist,
einer Mehrzahl von ersten Signalübertragungsvorrichtungen (8a), die zwischen jedem der Speicherzellenfeldblöcke und jedem der Kontaktflächen vorgesehen ist, zum Erreichen eines leitenden Zustandes als Reaktion auf ein Signal auf einem Ende eines entsprechenden Sicherungselementes, wobei die erste Signalüber tragungsvorrichtung einen Signalübertragungspfad zwischen einem entsprechenden Speicherzellenfeldblock und einer entsprechenden Kontaktfläche schafft, und
einer Mehrzahl von zweiten Signalübertragungsvorrichtungen (8b), die zwischen jedem der Speicherzellenfeldblöcke mit Ausnahme des Speicherzellenfeldblockes entsprechend der Kontaktfläche vor gesehen ist, die einem ersten Bit entspricht, und jeder der Kontaktflächen, die auf ein Potential auf dem anderen Ende eines entsprechenden Sicherungselementes reagieren, zum Leiten in einer komplementären Weise bezüglich der ersten Signalübertra gungsvorrichtung, wobei die zweite Signalübertragungsvorrichtung einen Signalübertragungspfad zwischen einem entsprechenden Speicherzellenfeldblock und einer Kontaktfläche schafft, die in der Richtung des ersten Bits in der Bitreihenfolge bezüglich der entsprechenden Kontaktfläche benachbart liegt.
einer Mehrzahl von Kontaktflächen (6a-6i; 6a-6r) zum parallelen Empfangen des Fehlertestbits und des Datenbits, wobei das Fehlertestbit und das Datenbit in einer vorbestimmten Bit sequenz in der parallelen Anordnung angeordnet sind,
einer Mehrzahl von Speicherzellenfeldblöcken (3a-3i; 31a-31r), die entsprechend jeder der Mehrzahl von Kontaktflächen vorgesehen ist,
einer Mehrzahl von Sicherungselementen (10a-10r; 11a-11r, 12a-12r), die in Reihe zwischen einem ersten und einem zweiten Potential geschaffen ist, wobei die Mehrzahl von Sicherungsele menten entsprechend der Mehrzahl von Speicherzellenfeldblöcken vorgesehen ist,
einer Mehrzahl von ersten Signalübertragungsvorrichtungen (8a), die zwischen jedem der Speicherzellenfeldblöcke und jedem der Kontaktflächen vorgesehen ist, zum Erreichen eines leitenden Zustandes als Reaktion auf ein Signal auf einem Ende eines entsprechenden Sicherungselementes, wobei die erste Signalüber tragungsvorrichtung einen Signalübertragungspfad zwischen einem entsprechenden Speicherzellenfeldblock und einer entsprechenden Kontaktfläche schafft, und
einer Mehrzahl von zweiten Signalübertragungsvorrichtungen (8b), die zwischen jedem der Speicherzellenfeldblöcke mit Ausnahme des Speicherzellenfeldblockes entsprechend der Kontaktfläche vor gesehen ist, die einem ersten Bit entspricht, und jeder der Kontaktflächen, die auf ein Potential auf dem anderen Ende eines entsprechenden Sicherungselementes reagieren, zum Leiten in einer komplementären Weise bezüglich der ersten Signalübertra gungsvorrichtung, wobei die zweite Signalübertragungsvorrichtung einen Signalübertragungspfad zwischen einem entsprechenden Speicherzellenfeldblock und einer Kontaktfläche schafft, die in der Richtung des ersten Bits in der Bitreihenfolge bezüglich der entsprechenden Kontaktfläche benachbart liegt.
25. Halbleiterspeichervorrichtung nach Anspruch 24, gekenn
zeichnet durch
eine Eingabevorrichtung (14), die entsprechend jeder der Spei cherzellenfeldblöcke geschaffen ist, zum Puffern eines empfan genen Signales zur Übertragung zu einem entsprechenden Spei cherzellenfeldblock,
eine Ausgabeverstärkungsvorrichtung (15), die entsprechend jedem der Speicherzellenfeldblöcke geschaffen ist, zum Verstärken eines von einem entsprechenden Speicherzellenfeldblock über tragenen Signals, und
eine letzte Ausgabevorrichtung (16), die entsprechend jeder der Kontaktflächen vorgesehen ist, zum Übertragen eines Signales zu einer entsprechenden Kontaktfläche als Reaktion auf ein ange legtes Signal,
wobei die erste und die zweite Signalübertragungsvorrichtung (8a, 8b; 800) beide zwischen jeder der Kontaktflächen und jeder der Eingabevorrichtungen vorgesehen sind, und zwischen jeder der Ausgabevorrichtungen und jeder der letzten Ausgabevorrichtungen.
eine Eingabevorrichtung (14), die entsprechend jeder der Spei cherzellenfeldblöcke geschaffen ist, zum Puffern eines empfan genen Signales zur Übertragung zu einem entsprechenden Spei cherzellenfeldblock,
eine Ausgabeverstärkungsvorrichtung (15), die entsprechend jedem der Speicherzellenfeldblöcke geschaffen ist, zum Verstärken eines von einem entsprechenden Speicherzellenfeldblock über tragenen Signals, und
eine letzte Ausgabevorrichtung (16), die entsprechend jeder der Kontaktflächen vorgesehen ist, zum Übertragen eines Signales zu einer entsprechenden Kontaktfläche als Reaktion auf ein ange legtes Signal,
wobei die erste und die zweite Signalübertragungsvorrichtung (8a, 8b; 800) beide zwischen jeder der Kontaktflächen und jeder der Eingabevorrichtungen vorgesehen sind, und zwischen jeder der Ausgabevorrichtungen und jeder der letzten Ausgabevorrichtungen.
26. Halbleiterspeichervorrichtung zum Speichern eines Fehler
testbits und eines Datenbits, mit
einer Mehrzahl von Kontaktflächen (6a-6i; 6a-6r) zum parallelen Empfangen des Fehlertestbits und des Datenbits, einer Mehrzahl von Speicherzellenfeldblöcken (3a-3i; 31a-31r), die entsprechend der Mehrzahl von Kontaktflächen vorge sehen sind, wobei jeder der Speicherzellenfeldblöcke eine Mehrzahl von Unterblöcken (a-d) umfaßt, von denen nur einer ausgewählt wird und zum Zeitpunkt des Betriebes in einem Speicherzellenfeldblock aktiviert wird,
einer Verbindungsartdefinierungsvorrichtung (7b-7e) die entsprechend der Mehrzahl von Unterblöcken vorgesehen ist und als Reaktion auf ein Unterblock-Bestimmungssignal aktiviert wird, zum Erzeugen eines Isolationsanzeigesignals zum Isolieren eines Speicherzellenfeldblockes mit einem defekten Unterblock von der Mehrzahl von Kontaktflächen, wenn ein defekter Unter block in der Mehrzahl von Unterblöcken existiert, und
einer Verbindungsvorrichtung (7a), die zwischen der Mehrzahl von Speicherzellenfeldblöcken und der Mehrzahl von Kontaktflächen vorgesehen ist, zum Verbinden von jedem der Speicherzellenfeld blöcke und jedem der Kontaktflächen in einer eins-zu-eins- Beziehung, wobei die Verbindungsvorrichtung (7a; 800) eine Vor richtung (8a, 8b, 9) aufweist, zum Isolieren eines entsprechen den Speicherzellenfeldblocks von der Mehrzahl von Kontaktflächen als Reaktion auf das Isolationsanzeigesignal, und zum Verschie ben des Verbindungsziels von jedem der Speicherzellenfeldblöcke entsprechend denjenigen Kontaktflächen, die um 1 in der Bit reihenfolge der Kontaktfläche benachbart liegen, die dem ent sprechenden Speicherzellenfeldblock entsprechen, in Richtung auf die Kontaktfläche des Fehlertestbits.
einer Mehrzahl von Kontaktflächen (6a-6i; 6a-6r) zum parallelen Empfangen des Fehlertestbits und des Datenbits, einer Mehrzahl von Speicherzellenfeldblöcken (3a-3i; 31a-31r), die entsprechend der Mehrzahl von Kontaktflächen vorge sehen sind, wobei jeder der Speicherzellenfeldblöcke eine Mehrzahl von Unterblöcken (a-d) umfaßt, von denen nur einer ausgewählt wird und zum Zeitpunkt des Betriebes in einem Speicherzellenfeldblock aktiviert wird,
einer Verbindungsartdefinierungsvorrichtung (7b-7e) die entsprechend der Mehrzahl von Unterblöcken vorgesehen ist und als Reaktion auf ein Unterblock-Bestimmungssignal aktiviert wird, zum Erzeugen eines Isolationsanzeigesignals zum Isolieren eines Speicherzellenfeldblockes mit einem defekten Unterblock von der Mehrzahl von Kontaktflächen, wenn ein defekter Unter block in der Mehrzahl von Unterblöcken existiert, und
einer Verbindungsvorrichtung (7a), die zwischen der Mehrzahl von Speicherzellenfeldblöcken und der Mehrzahl von Kontaktflächen vorgesehen ist, zum Verbinden von jedem der Speicherzellenfeld blöcke und jedem der Kontaktflächen in einer eins-zu-eins- Beziehung, wobei die Verbindungsvorrichtung (7a; 800) eine Vor richtung (8a, 8b, 9) aufweist, zum Isolieren eines entsprechen den Speicherzellenfeldblocks von der Mehrzahl von Kontaktflächen als Reaktion auf das Isolationsanzeigesignal, und zum Verschie ben des Verbindungsziels von jedem der Speicherzellenfeldblöcke entsprechend denjenigen Kontaktflächen, die um 1 in der Bit reihenfolge der Kontaktfläche benachbart liegen, die dem ent sprechenden Speicherzellenfeldblock entsprechen, in Richtung auf die Kontaktfläche des Fehlertestbits.
27. Halbleiterspeichervorrichtung nach Anspruch 26, gekenn
zeichnet durch
eine Eingabevorrichtung (14), die entsprechend jedem der Spei cherzellenfeldblöcke geschaffen ist, zum Puffern eines empfan genen Signals zur Übertragung zu einem entsprechenden Spei cherzellenfeldblock,
eine Ausgabeverstärkungsvorrichtung (15), die entsprechend jedem der Speicherzellenfeldblöcke geschaffen ist, zum Verstärken eines von einem entsprechenden Speicherzellenfeldblock übertragenen Signals, und
eine letzte Ausgabevorrichtung (16), die entsprechend jeder der Kontaktflächen geschaffen ist, zum Übertragen eines Signals zu einer entsprechenden Kontaktfläche als Reaktion auf ein em pfangenes Signal,
wobei die Verbindungsvorrichtung (800) zwischen jeder der Kon taktflächen und der Eingabevorrichtung sowie zwischen der Aus gabevorrichtung und der letzten Ausgabevorrichtung vorgesehen ist.
eine Eingabevorrichtung (14), die entsprechend jedem der Spei cherzellenfeldblöcke geschaffen ist, zum Puffern eines empfan genen Signals zur Übertragung zu einem entsprechenden Spei cherzellenfeldblock,
eine Ausgabeverstärkungsvorrichtung (15), die entsprechend jedem der Speicherzellenfeldblöcke geschaffen ist, zum Verstärken eines von einem entsprechenden Speicherzellenfeldblock übertragenen Signals, und
eine letzte Ausgabevorrichtung (16), die entsprechend jeder der Kontaktflächen geschaffen ist, zum Übertragen eines Signals zu einer entsprechenden Kontaktfläche als Reaktion auf ein em pfangenes Signal,
wobei die Verbindungsvorrichtung (800) zwischen jeder der Kon taktflächen und der Eingabevorrichtung sowie zwischen der Aus gabevorrichtung und der letzten Ausgabevorrichtung vorgesehen ist.
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