DE4214970A1 - Halbleiterspeichereinrichtung und testverfahren dafuer - Google Patents

Halbleiterspeichereinrichtung und testverfahren dafuer

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Description

Die Erfindung betrifft eine Halbleiterspeichereinrichtung und insbesondere eine Konstruktion zur Erhöhung der Arbeitsgeschwindigkeit und des Integrationsgrades sowie eine Vereinfachung der Prüfung der Halbleiterspeichereinrichtung.
Fig. 28 zeigt ein Blockdiagramm der Gesamtkonstruktion einer herkömmlichen Halbleiterspeichereinrichtung. Die Konstruktion der in Fig. 28 dargestellten Halbleiterspeichereinrichtung ist z. B. in "1,5 V Circuit Technique for 64 Mb DRAM", Nakagome et al, 1990 Symposium on VLSI Circuits, S. 17 und 18 beschrieben.
Wie in Fig. 28 gezeigt ist, weist die herkömmliche Halbleiterspeichereinrichtung ein Speicherzellenfeld 196 mit Speicherzellen, die in einer Matrix aus Zeilen und Spalten angeordnet sind, einen Zeilendekoder 199 zum Auswählen einer entsprechenden Zeile im Speicherzellenfeld 196 in Übereinstimmung mit einem internen Zeilenadreßsignal, und einen Spaltendekoder 192, der ein Spaltenauswahlsignal zum Auswählen einer entsprechenden Spalte im Speicherzellenfeld 196 in Abhängigkeit von einem internen Spaltenadreßsignal erzeugt, auf. Das Speicherzellenfeld 196 weist dynamische Speicherzellen auf, die in einer Matrix von z. B. 256 Zeilen und 256 Spalten angeordnet sind.
Die herkömmliche Halbleiterspeichereinrichtung weist ferner ein Ein- /Ausgabegatter 193, das von einem vom Spaltendekoder 192 zugeführten Spaltenauswahlsignal abhängig ist, um eine entsprechende Spalte im Speicherzellenfeld 196 mit internen Datenübertragungsleitungen SO und /IO zu verbinden, einen Leseverstärkerschaltkreis 194, der Daten von Speicherzellen in einer vom Zeilendekoder 199 ausgewählten Zeile erfaßt und verstärkt, einen Vorladeschaltkreis 195 zum Vorladen jeweiliger Spalten im Speicherzellenfeld 196 auf ein vorbestimmtes Potential (z. B. die Hälfte der Summe eines Versorgungspotentials Vcc und eines Massepotentials Vss) im Wartezustand der Halbleiterspeichereinrichtung, einen SO- (Ein-/Ausgabe)- Leitungsvorladeschaltkreis 197 zum Vorladen des internen Datenübertragungs-Leitungspaars IO und /IO auf ein vorbestimmtes Potential (z. B. "H"-Pegel) im Wartezustand, und einen Ein- /Ausgabeschaltkreis 198, der mit den internen Datenübertragungsleitungen IO und /IO verbunden ist, auf.
Der Ein-/Ausgabeschaltkreis 198 erzeugt im Datenschreibbetrieb interne Schreibdaten in Übereinstimmung mit externen Schreibdaten Din und überträgt sie zu den internen Datenübertragungsleitungen IO und /IO. Im Datenlesebetrieb erzeugt der Ein-/Ausgabeschaltkreis 198 externe Lesedaten Dout in Übereinstimmung mit internen Lesedaten (übertragen von einer ausgewählten Speicherzelle) auf den internen Datenübertragungsleitungen IO und /IO.
Bei der Konstruktion der in Fig. 28 dargestellten Halbleiterspeichereinrichtung wird eine Speicherzelle ausgewählt, die sich an der Kreuzung der Zeile und Spalte befindet, die vom Zeilendekoder 199 und Spaltendekoder 192 bestimmt worden sind, und die Daten werden in die ausgewählte Speicherzelle geschrieben oder von ihr gelesen.
Fig. 29 zeigt eine Konstruktion des Hauptteils der in Fig. 28 dargestellten Halbleiterspeichereinrichtung. In Fig. 29 ist ein Schaltkreisabschnitt gezeigt, der zu einer Spalte im Speicherzellenfeld 196 gehört. Wie in Fig. 29 dargestellt ist, weist das Speicherzellenfeld 196 ein Paar von Bitleitungen BL und /BL, die eine Spaltenleitung bilden, und Wortleitungen WL1 bis WL256, die Zeilenleitungen bilden, wobei jede mit den Speicherzellen in einer Zeile verbunden ist, auf. Jede Speicherzelle befindet sich an der Kreuzung der jeweiligen Wortleitung mit dem jeweiligen Bitleitungspaar. Genauer gesagt befindet sich die Speicherzelle MC1,1 an der Kreuzung der Wortleitung WL1 mit der Bitleitung BL, die Speicherzelle MC1,2 an der Kreuzung der Wortleitung WL2 mit der komplementären Bitleitung /BL und die Speicherzelle MC1,256 an der Kreuzung der Wortleitung WL256 mit der komplementären Bitleitung /BL.
Die Speicherzellen MC (das Bezugszeichen "MC" wird im weiteren dazu benutzt, Speicherzellen allgemein zu bezeichnen) weisen jeweils dynamische Speicherzellen vom 1-Transistor/1-Kondensator-Typ auf. In den dynamischen Speicherzellen des 1-Transistor/1-Kondensator-Typs speichern Kondensatoren (210, 211 und 212) die Information in Form elektrischer Ladungen. Die in einem Kondensator gespeicherte Information wird über ein Übertragungsgatter (207, 208 oder 209) in Abhängigkeit von einem Signal WL, das allgemein ein Wortleitungsauswahlsignal auf der entsprechenden Wortleitung angibt, zu einer entsprechenden Bitleitung (BL oder /BL) übertragen.
Der Vorladeschaltkreis 195 weist Vorladetransistoren 204 und 205, die von einem Vorladeanweisungssignal ΦE abhängig sind, zum Vorladen jeweiliger Bitleitungen /BL und BL auf ein vorbestimmtes Vorladepotential und einen Ausgleichstransistor 206, der vom Vorladeanweisungssignal ΦE abhängig ist, zum Ausgleichen der Potentiale der Bitleitungen BL und /BL auf. Die Vorladetransistoren 204 und 205 werden jeweils von einem n-Kanal MOS-Transistor gebildet. Der Transistor 204 ist vom Vorladeanweisungssignal ΦE abhängig, um ein vorladepotential VH (normalerweise Vcc/2; Vcc ist eine Betriebsversorgungsspannung) an die komplementäre Bitleitung /BL zu übertragen. Der Transistor 205 ist vom Vorladeanweisungssignal ΦE abhängig, um das Vorladepotential VH an die Bitleitung BL zu übertragen. Der Ausgleichstransistor 206 ist vom Vorladeanweisungssignal ΦE abhängig, um die Bitleitung BL und die komplementäre Bitleitung /BL kurzzuschließen.
Der Leseverstärkerschaltkreis 194 weist einen N-Leseverstärker NSA, der von einem N-Leseverstärker-Treibersignal ΦN abhängig ist, zum Entladen des Potentials der Bitleitung mit niedrigerem Potential im Bitleitungspaar BL und /BL, und einen P-Leseverstärker PSA, der von einem P-Leseverstärker-Treiberssignal ΦP abhängig ist, zum Aufladen des Potentials der Bitleitung mit höherem Potential im Bitleitungspaar BL und /BL auf. Der N-Leseverstärker NSA weist ein Paar kreuzgekoppelter n-Kanal MOS-Transistoren 202 und 203 auf. Das Gate des n-Kanal MOS-Transistors 202 ist mit der Bitleitung BL und ein Leitungsanschluß (Drain) mit der komplementären Bitleitung /BL verbunden, und der zweite Leitungsanschluß (Source) empfängt das N- Leseverstärker-Treibersignal ΦN. Das Gate des n-Kanal MOS- Transistors 203 ist mit der komplementären Bitleitung /BL und ein Leitungsanschluß (Drain) mit der Bitleitung BL verbunden, und der zweite Leitungsanschluß (Source) empfängt das N-Leseverstärker Treibersignal ΦN.
Der P-Leseverstärker PSA weist ein Paar kreuzgekoppelter p-Kanal MOS-Transistoren 213 und 214 auf. Das Gate des p-Kanal MOS- Transistors 213 ist mit der Bitleitung BL und ein Leitungsanschluß (Drain) mit der komplementären Bitleitung /BL verbunden, und der zweite Leitungsanschluß (Source) empfängt das P-Leseverstärker- Treibersignal ΦP. Das Gate des p-Kanal MOS-Transistors 214 ist mit der komplementären Bitleitung /BL und ein Leitungsanschluß (Drain) mit der Bitleitung BL verbunden, und der zweite Leitungsanschluß (Source) empfängt das P-Leseverstärker-Treibersignal Φp.
Das Ein-/Ausgabegatter 193 weist Spaltenauswahlgatter 201 und 200 auf, die von einem Spaltenauswahlsignal Y1 abhängig sind, das vom Spaltendekoder (siehe Fig. 27) zugeführt wird, um die Bitleitungen BL und /BL mit internen Datenübertragungsleitungen IO bzw. /IO zu verbinden. Die Spaltenauswahlgatter 200 und 201 werden jeweils von einem n-Kanal MOS-Transistor gebildet. Unter Bezugnahme auf das Betriebstaktdiagramm von Fig. 30 wird nun der Betrieb beschrieben.
Nun erfolgt zuerst die Beschreibung einer Datenleseoperation für den Fall, daß eine ausgewählte Speicherzelle MC1,1 den Wert "H" enthält.
Zum Zeitpunkt t0 beginnt ein Speicherzyklus, wenn das Vorladeanweisungssignal ΦE auf "L" abfällt. Als Reaktion auf den Abfall des Vorladeanweisungssignal ΦE wird der Ausgleichsschaltkreis 195 deaktiviert, und die Bitleitungen BL und /BL treten in einen schwebenden Zustand beim Vorladepotential VH ein.
Zum Zeitpunkt t1 dekodiert der Zeilendekoder 199 eine empfangene interne Zeilenadresse und das Potential der entsprechenden Wortleitung WL1 steigt auf "H" an. In Abhängigkeit davon wird das Übertragungsgatter 208 der Speicherzelle MC1,1 leitend, so daß der im Speicherkondensator 211 gehaltene Wert "H" zur Bitleitung BL übertragen wird. Dadurch steigt das Potential der Bitleitung BL an. Weil sich die Speicherzelle nicht an der Kreuzung der komplementären Bitleitung /BL mit der Wortleitung WL1 befindet, bleibt das Potential der komplementären Bitleitung /BL auf dem Vorladepotential VH.
Zum Zeitpunkt t2 sinkt das N-Leseverstärker-Treibersignal ΦN von einem Zwischenpotential Vcc/2 auf "L" ab, und das P-Leseverstärker- Treibersignal ΦP steigt vom Zwischenpotential Vcc/2 auf "H" an. Dadurch werden der N-Leseverstärker NSA und der P-Leseverstärker PSA aktiviert, und eine Potentialdifferenz zwischen der Bitleitung BL und der komplementären Bitleitung /BL wird differentiell verstärkt. Genauer gesagt ändert sich das Potential der Bitleitung BL auf "H" und das Potential der komplementären Bitleitung /BL auf "L".
Zum Zeitpunkt t3 erzeugt der Spaltendekoder 192 ein Spaltenauswahlsignal Y1 in Übereinstimmung mit dem Ergebnis der Dekodierung einer internen Spaltenadresse. Damit werden die Spaltenauswahlgatter 200 und 201 leitend. Die Potentiale auf der Bitleitung BL und der komplementären Bitleitung /BL werden zu den internen Datenübertragungsleitungen IO und /IO übertragen. Dadurch ändern sich die Potentiale der internen Datenübertragungsleitungen IO und /IO, die auf ein vorbestimmtes Potential vorgeladen worden sind, entsprechend den Potentialen der Bitleitungen BL und /BL. Genauer gesagt steigt das Potential der internen Datenübertragungsleitung IO auf "H" an, und das Potential der komplementären internen Datenübertragungsleitung /IO sinkt ein wenig ab.
Im oben angeführten Betrieb sinkt das Potential der komplementären internen Datenübertragungsleitung /IO nicht auf den Pegel "L" ab, weil der IO-Leitungsvorladeschaltkreis 197 eine Hochzieheinrichtung aufweist und die Gattertransistoren 200 und 201 einen relativ großen Widerstand aufweisen, der die Absenkung des Potentials verhindert. Die Ursache für die geringe Änderung der Potentiale der Bitleitungen BL und /BL zum Zeitpunkt t3 ist, daß die Bitleitungen BL und /BL mit den internen Datenübertragungsleitungen IO und /IO verbunden sind, die auf das vorbestimmte Vorladepotential aufgeladen sind, und den Einfluß von deren Potentialänderungen empfangen.
Der auf die internen Datenübertragungsleitungen IO und /IO ausgelesene Wert wird von einem Ausgabeschaltkreis erfaßt, der im Ein-/Ausgabeschaltkreis 198 von Fig. 28 enthalten ist. Dieser Ausgabeschaltkreis erfaßt, daß die interne Datenübertragungsleitung IO ein höheres Potential als die Datenübertragungsleitung /IO aufweist, und erzeugt einen externen Ausgabewert Dout gleich "H".
Nun erfolgt die Beschreibung des Betriebs, wenn der Wert "L" in die Speicherzelle 1,1 eingeschrieben wird.
Der Betrieb vor dem Zeitpunkt t4 ist ähnlich dem beim Lesen von Daten. Zum Zeitpunkt t4 reagiert der Ein-/Ausgabeschaltkreis 198 auf den Schreibwert Din gleich "L", um das Potential der internen Datenübertragungsleitung IO auf "L" und das Potential der komplementären Datenübertragungsleitung /IO auf "H" einzustellen. Die Daten auf den internen Datenübertragungsleitungen IO und /IO werden über die Spaltenauswahlgatter 201 und 200 auf die Bitleitungen BL und /BL übertragen. Der Ein-/Ausgabeschaltkreis 138 weist einen Eingangsschaltkreis auf, dessen Treibungsvermögen größer als die Verriegelungsfähigkeit der Leseverstärker PSA und NSA ist. Damit weisen die Bitleitungen BL und /BL Potentiale entsprechend den Schreibdaten auf. Der Wert "L" auf der Bitleitung BL wird durch das Übertragungsgatter 208 in der Speicherzelle MC1,1 in den Speicherkondensator 211 übertragen. Damit ist das Schreiben des Wertes "L" in die Speicherzelle MC1,1 abgeschlossen.
Zum Zeitpunkt t5 ändert sich das Vorladeanweisungssignal ΦE auf "H". Der Vorladeschaltkreis 195 wird aktiviert und die Potentiale der Bitleitungen BL und /BL werden für den nächsten Speicherzyklus auf dem vorbestimmten Vorladepotential VH eingestellt. Bevor das Vorladeanweisungssignal ΦE zum Zeitpunkt t5 auf "H" ansteigt sind das Wortleitungsauswahlsignal WL1 auf der Wortleitung WL1 und das Spaltenauswahlsignal Y1 bereits auf "L" abgesenkt worden, und auch die Leseverstärkertreibersignale ΦN und ΦP sind auf das Zwischenpotential zurückgekehrt. Bei der in den Fig. 28 und 29 gezeigten Halbleiterspeichereinrichtung muß die Taktung zum Erzeugen eines Spaltenauswahlsignals Y so früh wie möglich sein, um die zum Lesen der Daten erforderliche Zeit zu reduzieren. Es ist unmöglich, das Spaltenauswahlsignal Y1 vor dem Zeitpunkt t2, zu dem die Leseverstärker NSA und PSA aktiviert werden, zu erzeugen, weil eine kleine, zwischen den Bitleitungen BL und /BL erzeugte Potentialdifferenz aufgrund der Verbindung des Signals Y1 mit den internen Datenübertragungsleitungen IO und /IO weiter reduziert wird, und damit die Leseverstärker PSA und NSA keine genaue Verstärkung ausführen können.
Ein ähnliches Problem ergibt sich für den Fall, daß der Zeitpunkt t3, zu dem das Spaltenauswahlsignal Y1 erzeugt wird, näher an den Zeitpunkt t2 unmittelbar nach der Erzeugung der Leseverstärkertreibersignale ΦN und ΦP gerückt wird. Wenn die Bitleitungen BL und /BL mit den internen Datenübertragungsleitungen IO und /IO verbunden sind, bevor die Leseverstärker PSA und NSA die Potentiale auf den Bitleitungen BL und /BL ausreichend verstärkt haben, wird genauer gesagt die von den Leseverstärkern NSA und PSA zu verstärkende Potentialdifferenz reduziert. Daher arbeiten die Leseverstärker fehlerhaft und können dadurch die Daten nicht exakt verstärken. Das führt zu einem inkorrekten Datenlesen.
Daher ist es bei der in den Fig. 28 und 29 gezeigten Halbleiterspeichereinrichtung notwendig, das Spaltenauswahlsignal Y1 in einem Zustand zu erzeugen, in dem die Leseverstärker NSA und PSA aktiviert worden sind und die Potentiale auf den Bitleitungen BL und /BL stabil geworden sind. Daher ist es unmöglich, die Zugriffszeit im Datenlesebetrieb ausreichend zu reduzieren.
Außerdem erlaubt die in Fig. 32 gezeigte Konfiguration aus folgenden Gründen keinen Zeilentestmodusbetrieb, in dem die Speicherzellen einer Zeile gleichzeitig geprüft werden.
Um den Zeilentestmodusbetrieb auszuführen müssen die Daten aller Speicherzellen einer Zeile gleichzeitig gelesen werden. Wenn alle Bitleitungen mit den internen Datenübertragungsleitungen IO und /IO verbunden sind, um das gleichzeitige Lesen der Daten auszuführen, sind alle Bitleitungen miteinander verbunden, und eine defekte Speicherzelle kann nicht entdeckt werden, weil durch eine solche Verbindung fehlerhafte Daten in korrekte Daten umgewandelt werden. Um den Zeilentestmodusbetrieb auszuführen, sind ein Register zum Speichern von Testdaten und ein Komparator zum Vergleichen der Testdaten mit den Daten, die von einer zugehörigen Speicherzelle ausgelesen worden sind, für jedes Paar von Bitleitungen erforderlich. Im Betrieb werden die Ausgangssignale aller Komparatoren zu einer Testdatenleitung übertragen und UND-verknüpft. Eine solche Konstruktion vergrößert die Fläche des Speicherzellenfeldes. Wenn eine Speichereinrichtung nicht mit dem Zeilentestmodusbetrieb ausgerüstet ist werden die Speicherzellen bitweise geprüft. Das führt zu einer langen Testzeit.
Fig. 31 zeigt eine weitere Konstruktion einer herkömmlichen Halbleiterspeichereinrichtung. Die in Fig. 31 dargestellte Halbleiterspeichereinrichtung ist z. B. ebenfalls in der oben angeführten Druckschrift des 1990 Symposium on VLSI Circuits, Nakagome et al beschrieben.
Wie in Fig. 31 gezeigt ist, weist die Halbleiterspeichereinrichtung wie die in Fig. 28 dargestellte Halbleiterspeichereinrichtung ein Speicherzellenfeld 318 mit Speicherzellen, die in einer Matrix angeordnet sind, einen Zeilendekoder 319 zum Auswählen einer Zeile im Speicherzellenfeld 318, einen Spaltendekoder 313 zum Auswählen einer Spalte im Speicherzellenfeld 318, einen Vorladeschaltkreis 317 zum Vorladen jeder Spaltenleitung im Speicherzellenfeld 318 auf ein vorbestimmtes Potential und einen Leseverstärkerschaltkreis 316 zum Erfassen und Verstärken der Daten der Speicherzellen im Speicherzellenfeld 318 , die vom Zeilendekoder 319 ausgewählt worden sind, auf.
Die in Fig. 31 gezeigte Halbleiterspeichereinrichtung weist ferner ein Lesegatter 315, das im Datenlesebetrieb die Daten einer Speicherzelle im Speicherzellenfeld 318, die vom Zeilendekoder 319 und vom Spaltendekoder 313 ausgewählt worden ist, auf die Lesedaten- Übertragungsleitungen O und /O überträgt, und ein Schreibgatter 314 zum Übertragen von Schreibdaten zu einer ausgewählten Speicherzelle im Speicherzellenfeld 318 im Datenschreibbetrieb auf. Das Schreibgatter 314 und das Lesegatter 315 sind von einem Spaltenauswahlsignal vom Spaltendekoder 313 abhängig, um eine entsprechende Spalte im Speicherzellenfeld 318 mit den internen Datenübertragungsleitungen I und /I sowie O und /O zu verbinden.
Für die internen Lesedaten-Übertragungsleitungen O und /O sind ein Ausgabeleitungs-Vorladeschaltkreis 322 zum Vorladen der internen Lesedaten-Übertragungsleitungen O und /O auf ein vorbestimmtes Potential und ein Ausgabeschaltkreis 321 zum Erzeugen externer Lesedaten Dout aus den internen Lesedaten auf den internen Lesedaten-Übertragungsleitungen O und /O gebildet. Für die internen Schreibdaten-Übertragungsleitungen I und /I ist ein Eingabeschaltkreis 320 zum Übertragen internen Schreibdaten auf die internen Schreibdaten-Übertragungsleitungen I und /I in Abhängigkeit von externen Schreibdaten Din gebildet.
Die in Fig. 31 gezeigte Halbleiterspeichereinrichtung weist getrennte IO-Strukturen auf, bei denen die internen Datenübertragungsleitungen in Lesedaten-Übertragungsleitungen O und /O zum Übertragen von Lesedaten und Schreibdaten- Übertragungsleitungen I und /I zum Übertragen von Schreibdaten getrennt sind. Das Daten lesen wird vor der Aktivierung des Leseverstärkerschaltkreises 316 ausgeführt, um die Zugriffszeit im Datenlesebetrieb zu vermindern.
Fig. 32 zeigt einen Schaltkreisabschnitt, der zu einer Spalte in der Halbleiterspeichereinrichtung von Fig. 31 gehört. Wie in Fig. 32 gezeigt ist, weisen der Leseverstärkerschaltkreis 316, der Vorladeschaltkreis 317 und das Speicherzellenfeld 318 dieselbe Konstruktion wie der Leseverstärkerschaltkreis 194, der Vorladeschaltkreis 195 bzw. das Speicherzellenfeld 196 in Fig. 29 auf. Nur bei Unterschieden sind den jeweiligen Komponenten und Elementen Bezugszeichen zugeordnet. Die Konstruktion der oben angeführten Schaltkreise wird nicht im Detail beschrieben.
Das Lesegatter 315 weist Entladetransistoren 224 und 225, die von den Potentialen auf den Bitleitungen /BL1 und BL1 abhängig sind, zum Entladen der Potentiale der Lesedaten-Übertragungsleitungen 0 bzw. /O, und Lesespalten-Auswahlgatter 222 und 223, die von einem Spaltenauswahlsignal Y1 vom Spaltendekoder 313 abhängig sind, zum Verbinden der Entladetransistoren 224 und 225 mit den Lesedaten- Übertragungsleitungen /O bzw. O auf. Die Entladetransistoren 224 und 225 weisen n-Kanal MOS-Transistoren auf, deren Gates mit den Bitleitungen /BL1 bzw. BL1 verbunden sind. Jeder der Entladetransistoren 224 und 225 weist zwei Leitungsanschlüsse auf, von denen einer (Source) mit dem Massepotential verbunden ist.
Die Gates der Lesespalten-Auswahlgatter 222 und 223 empfangen das Spaltenauswahlsignal Y1, um die zweiten Leitungsanschlüsse (Drains) der Entladetransistoren 224 und 225 mit den Lesedaten- Übertragungsleitungen /O bzw. O zu verbinden.
Das Schreibgatter 314 weist n-Kanal MOS-Transistoren 220 und 221, die in Abhängigkeit von einem Schreibanweisungssignal W durchschalten und sperren, und Schreibspalten-Auswahlgatter 218 und 219, die vom Spaltenauswahlsignal Y1 vom Spaltendekoder 313 abhängig sind, um die Transistoren 220 und 221 mit den Schreibdaten- Übertragungsleitungen /I bzw. I zu verbinden, auf. Die Schreibspalten-Auswahlgatter 218 und 219 sind vom Spaltenauswahlsignal Y1 abhängig, um einen Leitungsanschluß der jeweiligen Transistoren 220 und 221 mit der Lesedaten- Übertragungsleitung /I und I zu verbinden.
Damit verbindet das Schreibgatter 314 nur im Datenschreibbetrieb eine ausgewählte Spalte mit den Schreibdaten-Übertragungsleitungen /I und I.
Der IO-Leitungsvorladeschaltkreis 322 weist eine Hochzieheinrichtung auf und lädt die Lesedaten-Übertragungsleitungen O und /O auf ein vorbestimmtes Potential ( "H"-Pegel) auf. Der Vorladeschaltkreis 322 weist ferner eine Hochziehstufe zum Hochziehen der beiden Lesedaten- Übertragungsleitungen O und /O auf "H" auf. Der Vorladeschaltkreis 322 und die Entladetransistoren 224 und 225 bilden eine Stromerfassungs-Leseschaltkreis zum Erfassen eines Stroms. Im folgenden wird unter Bezugnahme auf das Signaldiagramm der Fig. 33 sein Betrieb beschrieben.
In Fig. 33 wird folgendes angenommen. Die Speicherzelle MC1,1 ist zum Schreiben und Lesen von Daten ausgewählt worden. Die Speicherzelle MC1,1 enthält den Wert "H". Im Datenschreibbetrieb werden Daten "L" in die Speicherzelle MC1,1 geschrieben.
Zum Zeitpunkt t0 sinkt das Vorladeanweisungssignal ΦE auf "L" und ein Speicherzyklus beginnt. Die Bitleitungen BL1 und /BL1 werden in einem schwebenden Zustand auf einem Vorladepotential VH mit Zwischenpegel gehalten. Die Lesedaten-Übertragungsleitungen O und /O sind auf den "H′′-Pegel vorgeladen worden.
Zum Zeitpunkt t1 steigt das Potential der Wortleitungen WL1 auf der Basis des Dekodierergebnisses im Zeilendekoder 319 auf "H" an. Das Übertragungsgatter 232 der Speicherzelle MC1,1 wird leitend und der im Speicherzellenkondensator 235 gehaltene Wert "H" wird zur Bitleitung BL1 übertragen, so daß das Potential der Bitleitung BL1 etwas ansteigt. Die komplementäre Bitleitung /BL1 behält das Vorladepotential VH bei.
Wenn das Auswahlsignal WL1 ansteigt, steigt auch das Spaltenauswahlsignal Y1 im wesentlichen gleichzeitig oder mit einer geringen Verzögerung auf "H" an. Eine Zeilenadreßsignal und ein Spaltenadreßsignal sind gleichzeitig an die Halbleiterspeichereinrichtung in nicht-gemultiplexter Weise angelegt worden. Das Zeilenadreßsignal und das Spaltenadreßsignal können jedoch auch in zeitlich gemultiplexter Weise zugeführt werden. Es ist nur notwendig, das Spaltenauswahlsignal Y1 vor der Aktivierung des Leseverstärkerschaltkreises 316 zu erzeugen.
In Abhängigkeit vom Spaltenauswahlsignal Y1 werden die Lesespalten- Auswahlgatter 222 und 223, die im Lesegatter 315 enthalten sind, leitend.
Weil das Potential der Bitleitung BL1 höher als das der komplementären Bitleitung /BL1 ist, ist die Leitfähigkeit des Transistors 225 höher als die des Transistors 224, so daß das Potential der Lesedaten-Übertragungsleitung O reduziert wird und kleiner als das Potential der komplementären Lesedaten- Übertragungsleitung /O ist. Bei diesem Betrieb reduziert der Transistor 224 auch das Potential der komplementären Lesedaten- Übertragungsleitung /O geringfügig.
Der Ausgabeschaltkreis 321 erfaßt die Potentialdifferenz der Lesedaten-Übertragungsleitungen O und /O, um einen entsprechenden externen Ausgabewert Dout zu erzeugen. Genauer gesagt gibt der Ausgabeschaltkreis 321 einen Wert Dout gleich "H" aus, wenn er ermittelt, daß das Potential der internen Datenübertragungsleitung O niedriger als das Potential der internen Datenübertragungsleitung /O ist.
Dann werden zum Zeitpunkt t2 das N-Leseverstärker-Treibersignal ΦN und das P-Leseverstärker-Treibersignal ΦP vom Zwischenpotential auf "L" bzw. "H" verändert, so daß der N-Leseverstärker NSA und der P- Leseverstärker PSA aktiviert werden. Dadurch wird die Potentialdifferenz zwischen der Bitleitung BL und der komplementären Bitleitung /BL verstärkt. Im Datenlesebetrieb führen die Leseverstärker NSA und PSA den Verstärkungsbetrieb für die Bitleitungen BL und /BL aus, wodurch eine Wiederherstelloperation ausgeführt wird zum Wiederherstellen der aus der ausgewählten Speicherzelle MC1,1 ausgelesenen Daten. Diese Operation vervollständigt den Datenlesezyklus.
Nun wird der Datenschreibbetrieb beschrieben. Die Operationen bis zur Aktivierung der Leseverstärker PSA und NSA sind mit denen für den Datenleseprozeß identisch. Der Eingabeschaltkreis 320 stellt die Schreibdaten W mit Pegel "H" zum Zeitpunkt t3 ein. Vor dem Zeitpunkt t3 stellt der Eingabeschaltkreis 320 auch die Potentiale der Schreibdaten-Übertragungsleitungen I und /I auf Pegel entsprechend den Schreibdaten ein. Bei dieser Operation wird die Schreibdaten- Übertragungsleitung I auf "L" und die komplementäre Schreibdaten- Übertragungsleitung /I auf "H" eingestellt. In Fig. 33 ist dargestellt, daß der Eingabeschaltkreis 320 die Potentiale der internen Schreibdaten-Übertragungsleitungen I und /I auf Pegel entsprechend den Schreibdaten vor dem Zeitpunkt t2, zu dem die Leseverstärker PSA und NSA aktiviert werden, eingestellt hat. Der Zeitpunkt zum Erzeugen der internen Schreibdaten durch den Eingabeschaltkreis 320 kann zwischen den Zeitpunkten t2 und t3 liegen.
Zum Zeitpunkt t3 werden die Transistoren 220 und 221 mit der Erzeugung des Schreibsignals W leitend. Das Spaltenauswahlsignal Y1 ist bereits auf "H" angestiegen. In Abhängigkeit von den Schreibdaten ändern sich die Potentiale der Bitleitungen BL und /BL auf "L" bzw. "H". Die Änderung der Signalpotentiale der Bitleitungen BL und /BL wird ferner über die Lesegatter, die aus den Transistoren 222, 223, 224 und 225 bestehen, auf die Lesedaten- Übertragungsleitungen O und /O übertragen, so daß sich auch die Potentiale der Lesedaten-Übertragungsleitungen O und /O ändern.
Der Wert "L" auf der Bitleitung BL wird über den Übertragungsgattertransistor 232 in der Speicherzelle MC1,1 in den Speicherzellenkondensator 235 geschrieben.
Dann werden das Wortleitungs-Auswahlsignal WL1 und das Spaltenauswahlsignal Y1 in den inaktiven Zustand "L" versetzt, und zum Zeitpunkt t4 wird das Vorladeanweisungssignal ΦE auf "H′′ eingestellt, wodurch der Datenschreibzyklus abgeschlossen ist. Die Potentiale der Bitleitungen BL1 und /BL1 kehren zum Zwischenpotential VH zurück und es wird ein Wartezustand für den nächsten Datenschreib- oder Datenlesevorgang eingestellt.
Bei der in den Fig. 31 und 32 gezeigten Konstruktion wird das Datenlesen vor dem Zeitpunkt ausgeführt, zu dem die Leseverstärker PSA und NSA getrieben werden. Wenn das Wortleitungsauswahlsignal WL1 auf "H" ansteigt, wird mit anderen Worten das Spaltenauswahlsignal Y1 vor der Aktivierung der Leseverstärker PSA und NSA auf "H" eingestellt. Dadurch können die Daten vor dem Zeitpunkt t2 bei der der Aktivierung des Leseverstärkers auf die internen Datenübertragungsleitungen O und /O gelesen werden, so daß die für das Auslesen eines Wertes aus einer Speicherzelle benötigte Zeit, d. h. die Zugriffszeit, reduziert werden kann.
Wie oben beschrieben worden ist sind bei der in den Fig. 31 und 32 dargestellten Konstruktion der Halbleiterspeichereinrichtung die Lesedaten-Übertragungsleitungen und die Schreibdaten- Übertragungsleitungen unabhängig voneinander angeordnet, was ein Datenlesen mit großer Geschwindigkeit ermöglicht. Bei der in Fig. 29 gezeigten Konstruktion der Halbleiterspeichereinrichtung ist das Ein-/Ausgabegatter aus nur zwei Transistoren gebildet, nämlich den Transistoren 200 und 201. Bei der in den Fig. 31 und 32 dargestellten Halbleiterspeichereinrichtung vom getrennten IO-Typ erfordert das Schreibgatter jedoch vier Transistoren, nämlich die Transistoren 218, 219, 220 und 221, und das Lesegatter benötigt vier Transistoren, d. h. die Transistoren 222, 223, 224 und 225. Diese Halbleiterspeichereinrichtung vom getrennten IO-Typ erfordert daher insgesamt acht Transistoren für das Lese- und das Schreibgatter und damit im Vergleich zur Halbleiterspeichereinrichtung der Fig. 29 zusätzliche sechs Transistoren. Das vergrößert die Chipfläche nachteilig.
Nach der Herstellung werden die Halbleiterspeichereinrichtungen ferner einem Test unterworfen, um festzustellen, ob jede Speicherzelle eine korrekte Operation zum Speichern von Daten ausführen kann. Bei der in den Fig. 31 und 32 dargestellten Halbleiterspeichereinrichtung wird ein Merged-Match-Line-Test und eine Merged-Match-Datenleitungskonfiguration benutzt, um den Zeilentestmodusbetrieb auszuführen. Merged-Match-Line-Test und Merged-Match-Datenleitungskonfiguration sind z. B. in "45ns 64Mb DRAM with Merged Match Line Test and Data Line System", Mori et al., 1991 IEEE, ISSCC, Digest of Technical Papers, S. 110 und 111 beschrieben.
Im Merged-Match-Line-Test und bei der Merged-Match- Datenleitungskonfiguration werden im Testmodus alle Spaltenauswahlsignale auf "H" angehoben. Dadurch werden alle Daten der Speicherzellen, die mit einer ausgewählten Zeile verbunden sind, gleichzeitig auf die Lesedaten-Übertragungsleitungen O und /O ausgelesen. Die Daten auf den Lesedaten-Übertragungsleitungen O und /O werden im Testmodus einem Testschaltkreis zugeführt. Der Testschaltkreis erfaßt die Potentiale der Lesedaten­ Übertragungsleitungen O und /O, um zu ermitteln, ob die Speicherzellen in dieser einen Zeile eine defekte Speicherzelle enthalten. Wenn sie keine defekte Speicherzelle aufweisen sind in alle Speicherzellen dieselben Daten geschrieben worden, so daß sich die Potentiale der Lesedaten-Übertragungsleitungen O und /O auf "H" bzw. "L" ändern. Wenn sie mindestens eine defekte Speicherzelle enthalten ändern sich die Potentiale beider Lesedaten- Übertragungsleitungen O und /O nach "L", und die Existenz der defekten Speicherzelle kann erfaßt werden.
Diese gleichzeitige Prüfung der Speicherzellen in einer Zeile kann die Testzeit vermindern. Obwohl die Testzeit in diesem Fall vermindert wird, benötigt man eine größere Zahl von Komponenten in den Lese- und Schreibgattern. Das führt zu einer größeren Chipfläche.
Aufgabe der Erfindung ist es, eine Halbleiterspeichereinrichtung zu schaffen, die die oben angeführten Nachteile der herkömmlichen Halbleiterspeichereinrichtungen überwindet, und bei der die Betriebsgeschwindigkeit erhöht und die belegte Chipfläche vermindert ist. Ferner soll eine Halbleiterspeichereinrichtung geschaffen werden, bei der die Testzeit reduziert werden kann, ohne die belegte Chipfläche zu vergrößern. Außerdem soll eine Halbleiterspeichereinrichtung gebildet werden, die ein schnelles Auslesen von Daten und eine Verminderung der belegten Chipfläche und der Testzeit ermöglicht.
Eine erfindungsgemäße Halbleiterspeichereinrichtung ist vom Typ mit einer gemeinsamen internen Datenein-/Datenausgabeleitung (IO- Leitung), bei der ein Lesegatter, ein Leseverstärker und ein Testgatter kombiniert benutzt werden, um die Anzahl der Bauelemente zu vermindern, die belegte Chipfläche zu reduzieren, einen Hochgeschwindigkeitszugriff zu ermöglichen und die Testzeit zu vermindern.
Die Halbleiterspeichereinrichtung nach einem ersten Aspekt weist eine interne Datenübertragungsleitung zum Übertragen sowohl der internen Schreibdaten als auch der internen Lesedaten, ein Speicherzellenfeld mit einer Mehrzahl von Speicherzellen, die in einer Matrix angeordnet sind, eine Spaltenauswahlschaltung, die von einem zugeführten Adreßsignal abhängig ist, zum Erzeugen eines Spaltenauswahlsignals zum Auswählen einer entsprechenden Spalte im Speicherzellenfeld, eine Spaltenverbindungsschaltung, die vom Spaltenauswahlsignal abhängig ist, zum Verbinden der entsprechenden Spaltenleitung mit der internen Datenübertragungsleitung, und einen Verstärkerschaltkreis, der für jede Spaltenleitung gebildet ist, zum Erfassen und Verstärken eines Potentials auf der entsprechenden Spaltenleitung auf.
Der Verstärkungsschaltkreis weist einen Erfassungsknoten zum Erfassen des Potentials auf der entsprechenden Spaltenleitung und einen Latch-Knoten zum Verstärken und Verriegeln des erfaßten Potentials auf. Die Spaltenverbindungsschaltung verbindet den Latch- Knoten auf einer ausgewählten Spaltenleitung mit der internen Datenübertragungsleitung.
Die Halbleiterspeichereinrichtung des ersten Aspekts weist ferner eine Trenneinrichtung, die zwischen dem Latch-Knoten und dem Erfassungsknoten des Verstärkungsschaltkreises angeordnet ist, zum Trennen des Latch-Knotens und des Erfassungsknotens, und eine Steuerschaltung zum Steuern des Durchschaltens/Sperrens des Trennschaltkreises so, daß der Latch-Knoten und der Erfassungsknoten nach der Auswahl einer Zeile und einer Spalte im Speicherzellenfeld miteinander verbunden sind, auf.
Die Halbleiterspeichereinrichtung eines zweiten Aspekts weist ferner eine Spaltenverbindungseinrichtung auf, die von einem Testmodus- Bestimmungssignal abhängig ist, um alle zur internen Datenübertragungsleitung gehörenden Spalten des Speicherzellenfeldes mit der internen Datenübertragungsleitung zu verbinden. Die Spaltenverbindungsschaltung verbindet den Latch-Knoten des Verstärkerschaltkreises mit der internen Datenübertragungsleitung.
Die Halbleiterspeichereinrichtung des zweiten Aspekts weist ferner eine Vorladeschaltung zum Vorladen der internen Datenübertragungsleitung auf ein vorbestimmtes Potential entsprechend einem Testwert und eine Bestimmungsschaltung, die vom Testmodus-Bestimmungssignal und dem Potential auf der internen Datenübertragungsleitung abhängig ist, um zu ermitteln, ob die verbundenen Spalten eine defekte Speicherzelle enthalten.
In einem erfindungsgemäßen Testverfahren werden interne Datenleitungen auf den Potentialpegel entsprechend den erwarteten, in einem Auslesegatter und einem kreuzgekoppelten Leseverstärker auszulesenden Daten vorgeladen, und dann werden alle Auslesegatter aktiviert, um mit den internen Datenübertragungsleitungen verbunden zu werden, während die kreuzgekoppelten Leseverstärker zwar eine Leseoperation, aber keine Verstärkungsoperation ausführen.
In der Halbleiterspeichereinrichtung des ersten Aspekts kann der Verstärkerschaltkreis aufgrund des Trennschaltkreises, der zwischen dem Latch-Knoten und dem Erfassungsknoten des Verstärkerschaltkreises angeordnet ist, als Lesegatter wirken. Dies erreicht die Konstruktion der geteilten Verwendung des Lesegatters und des Leseverstärkers in der Halbleiterspeichereinrichtung mit getrennter IO-Konstruktion, bei der die Dateneingabeleitungen (I- Leitungen) und die Datenausgabeleitungen (O-Leitungen) getrennt sind. Folglich wird der Hochgeschwindigkeitszugriff möglich, ohne die Chipfläche zu vergrößern.
Bei der Halbleiterspeichereinrichtung des zweiten Aspekts und beim erfindungsgemäßen Testverfahren sind alle Spalten, die zur internen Datenübertragungsleitung gehören, im Testmodus mit der internen Datenübertragungsleitung verbunden. Der Latch-Knoten und der Erfassungsknoten des Verstärkungsschalkreises werden durch den Trennschaltkreis getrennt. Die Erfassungsschaltung ermittelt die Änderung zwischen den Potentialen der internen Datenübertragungsleitung vor und nach der Verbindung der Spalten und dadurch die Existenz oder Nicht-Existenz einer defekten Speicherzelle. Auf diese Weise kann der Zeilentestmodus, bei dem die Speicherzellen in einer Zeile gleichzeitig geprüft werden können, durch eine einfache Schaltung erreicht werden. Damit kann die Testzeit vermindert werden, ohne die belegte Chipfläche zu vergrößern.
Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:
Fig. 1 ein schematisches Blockdiagramm der Gesamtkonstruktion einer Halbleiterspeichereinrichtung nach einer Ausführungsform der Erfindung;
Fig. 2 ein Beispiel für die Konstruktion eines Speicherzellenfeldes und eines Lese-/Ein-/Ausgabegatters der Halbleiterspeichereinrichtung von Fig. 1;
Fig. 3 ein Beispiel für die Konstruktion eines Ladeschaltkreises, eines Testschaltkreises und eines Ein- /Ausgabeschaltkreises der Halbleiterspeichereinrichtung von Fig. 1;
Fig. 4 ein Signaldiagramm des Betriebs der Halbleiterspeichereinrichtung nach einer Ausführungsform der Erfindung;
Fig. 5A, 5B einen Schaltkreis zur Erzeugung eines Vorladeoperations-Steuersignals im Ladeschaltkreis der Fig. 1 bzw. einen Betrieb dieses Schaltkreises;
Fig. 6A, 6B einen Schaltkreis zur Erzeugung eines Ausgleichsoperations-Steuersignals im Ladeschaltkreis der Fig. 1 bzw. einen Betrieb dieses Schaltkreises;
Fig. 7A, 7B einen Schaltkreis zur Erzeugung eines Trennoperations- Steuersignals der Fig. 2 bzw. die Erzeugungszeitabstimmung dafür;
Fig. 8 ein Signaldiagramm für eine andere Betriebsweise der Halbleiterspeichereinrichtung von Fig. 1;
Fig. 9 ein Signaldiagramm des Testbetriebs der erfindungsgemäßen Halbleiterspeichereinrichtung;
Fig. 10 ein schematisches Blockdiagramm der Gesamtkonstruktion einer Halbleiterspeichereinrichtung nach einer weiteren Ausführungsform der Erfindung;
Fig. 11 ein Beispiel für die Konstruktion eines Speicherzellenfeldes und eines Lese-/Ein-/Ausgabegatters der Halbleiterspeichereinrichtung von Fig. 10;
Fig. 12 ein Beispiel für die Konstruktion eines Ladeschaltkreises und eines Testschaltkreises der Halbleiterspeicher­ einrichtung von Fig. 10;
Fig. 13 ein Beispiel für die Konstruktion eines Testdaten- Eingabeschaltkreises, eines Auswahlschaltkreises und eines Ein-/Ausgabeschaltkreises der Halbleiterspeicher­ einrichtung von Fig. 10;
Fig. 14 ein Signaldiagramm des Betriebs der Halbleiterspeicher­ einrichtung nach einer weiteren Ausführungsform der Erfindung;
Fig. 15A, 15B einen Schaltkreis zur Erzeugung eines Auswahlsteuersignals für den Auswahlschaltkreis der Fig. 10 bzw. einen Betrieb dieses Schaltkreises;
Fig. 16 Die Konstruktion des Hauptabschnitts einer Halbleiterspeichereinrichtung nach einer weiteren Ausführungsform der Erfindung;
Fig. 17 ein Signaldiagramm des Betriebs der Halbleiterspeicher­ einrichtung von Fig. 16;
Fig. 18 eine Gesamtkonstruktion einer Halbleiterspeicher­ einrichtung mit geteilter Leseverstärkerkonfiguration;
Fig. 19 die Gesamtkonstruktion einer Hableiterspeichereinrichtung nach einer weiteren Ausführungsform der Erfindung;
Fig. 20 die Konstruktion des Lese-/IO-Gatters, das von benachbarten Speicherfeldern in der Halbleiterspeichereinrichtung von Fig. 19 gemeinsam benutzt wird;
Fig. 21 eine bestimmte Konstruktion des linken Speicherzellenfeldabschnitts von Fig. 19;
Fig. 22 eine bestimmte Konstruktion des rechten Speicherzellenfeldabschnitts von Fig. 19;
Fig. 23 ein Signaldiagramm des Betriebs der in den Fig. 19 bis 22 dargestellten Einrichtung;
Fig. 24: eine Konstruktion des geteilten Leseabschnitts in einer Modifikation einer Halbleiterspeichereinrichtung mit geteilter Leseverstärkerkonfiguration entsprechend der Erfindung;
Fig. 25 eine spezielle Konstruktion des linken Speicherfeld­ abschnitts in der Modifikation einer Halbleiterspeicher­ einrichtung mit geteilter Leseverstärkerkonfiguration nach der Erfindung;
Fig. 26 eine Konstruktion des rechten Speicherfeldabschnitts in der Modifikation einer Halbleiterspeichereinrichtung mit geteilter Leseverstärkerkonfiguration nach der Erfindung;
Fig. 27 die Konstruktion des Hauptabschnitts einer Halbleiterspeichereinrichtung nach einer weiteren Ausführungsform der Erfindung;
Fig. 28 ein schematisches Blockdiagramm der Gesamtkonstruktion einer herkömmlichen Halbleiterspeichereinrichtung;
Fig. 29 eine Konstruktion des Hauptabschnitts der Halbleiterspeichereinrichtung von Fig. 28;
Fig. 30 ein Signaldiagramm des Betriebs der herkömmlichen Halbleiterspeichereinrichtung;
Fig. 31 ein weiteres Beispiel für die Konstruktion einer herkömmlichen Halbleiterspeichereinrichtung;
Fig. 32 eine Konstruktion des Hauptabschnitts der Halbleiterspeichereinrichtung von Fig. 31; und
Fig. 33 ein Signaldiagramm des Betriebs der Halbleiterspeicher­ einrichtung, die in den Fig. 31 und 32 dargestellt ist.
Wie in Fig. 1 gezeigt ist, weist eine Halbleiterspeichereinrichtung ein Speicherzellenfeld 3 mit einer Mehrzahl von Speicherzellen, die in einer Matrix aus Zeilen und Spalten angeordnet sind, einen Ausgleichs/Vorlade- (PE-) Schaltkreis 2 zum Ausgleichen und Vorladen entsprechender Spalten (Bitleitungspaare) des Speicherzellenfeldes 3 auf ein vorbestimmtes Potential, einen Zeilendekoder 403, der eine interne Zeilenadresse dekodiert, die von einem Adreßpuffer 401 zugeführt wird, um eine entsprechende Zeile im Speicherzellenfeld 3 auszuwählen, und einen Spaltendekoder 402, der eine interne Spaltenadresse dekodiert, die vom Adreßpuffer 401 zugeführt wird, um ein Spaltenauswahlsignal zum Auswählen einer entsprechenden Spalte im Speicherzellenfeld 3 zu erzeugen, auf. Im dargestellten Beispiel empfängt der Adreßpuffer 401 gleichzeitig Zeilen- und Spaltenadressen in einer nicht-gemultiplexten Weise, und eine interne Zeilenadresse und eine interne Spaltenadresse werden im wesentlichen gleichzeitig erzeugt. Es kann eine andere Konstruktion benutzt werden, bei der Zeilen- und Spaltenadresse dem Adreßpuffer in einer zeitlich gemultiplexten Weise zugeführt werden.
Die Halbleiterspeichereinrichtung weist ferner ein Lese-/Ein- /Ausgabegatter 1 auf, das sich zwischen dem Ausgleichs- /Vorladeschaltkreis 2 und dem Spaltendekoder 402 befindet. Das Lese- /Ein-Ausgabegatter 1 weist in einer häufig benutzten Form Leseverstärker, die Signale auf den jeweiligen Spalten (Bitleitungspaaren) des Speicherzellenfeldes 3 erfassen und verstärken, Ein/Ausgabegatter zum Verbinden einer Spalte, die vom Spaltendekoder 402 ausgewählt worden ist, mit internen Datenübertragungsleitungen IO und /IO, und Testgatter, die eine Mehrzahl von Spalten (meist Spalten, die mit einer Zeile verbunden sind) mit internen Datenübertragungsleitungen IO und /IO in einem Zeilentestmodus verbinden, auf. Die Konstruktion des Lese-/Ein- /Ausgabegatters 1 wird später detaillierter beschrieben.
Die in Fig. 1 gezeigte Halbleiterspeichereinrichtung weist ferner einen Ladeschaltkreis 4 zum Vorladen der internen Datenübertragungsleitungen IO und /IO auf ein vorbestimmtes Potential, einen Zeilentestschaltkreis 5, der die Änderung der Vorladepotentiale auf den internen Datenübertragungsleitungen IO und /IO erfaßt, um die Speicherzellen in höchstens einer Zeile zu prüfen, und einen Ein-/Ausgabeschaltkreis 6, der mit den internen Datenübertragungsleitungen IO und /IO gekoppelt ist, auf.
Der Ladeschaltkreis 4 weist eine Hochziehstufe auf und lädt die internen Datenübertragungsleitungen IO und /IO auf ein vorbestimmtes hohes Potential ("H"-Pegel) vor. Der Zeilentestschaltkreis 5 ist von einem Testmodus-Anweisungssignal /LTE abhängig, um in Übereinstimmung mit den Signalpotentialen auf den internen Datenübertragungsleitungen IO und /IO zu bestimmen, ob die Spalten, die mit den internen Datenübertragungsleitungen IO und /IO verbunden sind, eine defekte Speicherzelle aufweisen, und erzeugt ein Signal ERROR, das das Ergebnis der Bestimmung angibt.
Der Ein-/Ausgabeschaltkreis 6 erzeugt im Datenlesebetrieb aus den auf die internen Datenübertragungsleitungen IO und /IO ausgelesenen Daten externe Daten Dout. Im Datenschreibbetrieb reagiert er auf ein Schreibanweisungssignal /WDE, um aus externen Schreibdaten Din interne Schreibdaten zu erzeugen. Die so erzeugten internen Schreibdaten werden zu den internen Datenübertragungsleitungen IO und /IO übertragen.
Die Halbleiterspeichereinrichtung weist ferner Peripherieschaltkreise auf, z. B. einen Steuersignal- Erzeugungsschaltkreis 405, der verschiedene interne Steuersignale in Abhängigkeit von extern zugeführten Steuersignalen erzeugt, wie einem Zeilenadreß-Abtastsignal /RAS, einem Spaltenadreß-Abtastsignal /GAS und einem Schreibaktivierungssignal /WE, und einen ΦT- Erzeugungsschaltkreis 404, der ein Steuersignal ΦT zum Steuern des Betriebs des Lese-/Ein-/Ausgabegatters 1 erzeugt.
Typische Beispiele von internen Steuersignalen, die vom Steuersignal-Erzeugungsschaltkreis 405 erzeugt werden, sind das Ausgleichssignal ΦE zum Anweisen des Ausgleichens und Vorladens der Potentiale der jeweiligen Spalten im Speicherzellenfeld 3, das Testmodus-Anweisungssignal /LTE zum Anweisen des Zeilentestmodus und das Schreibbestimmungssignal /WDE, das dem Ein-/Ausgabeschaltkreis 6 zugeführt wird.
Bei der in Fig. 1 dargestellten Konstruktion wird das Testmodus- Anweisungssignal /LTE zu einem Zeitpunkt erzeugt, der durch Kombination der Zustände der externen Steuersignale /RAS, /CAS und /WE bestimmt ist (z. B. Schreibaktivierung, CAS vor RAS; WCbR). Das Testmodus-Anweisungssignal /LTE kann selbst extern zugeführt werden.
Ferner ist in der Konstruktion von Fig. 1 der Ein- /Ausgabeschaltkreis 6 so dargestellt, daß er externe Schreibdaten Din und externe Lesedaten Dout über verschiedene Anschlüsse empfängt und ausgibt. Der Anschluß zum Empfangen eines externen Schreibwerts und der Anschluß zum Ausgeben eines externen Lesewerts können einen gemeinsamen Anschluß teilen. In einer solchen Konfiguration mit gemeinsamem Pin empfängt der Ein-/Ausgabeschaltkreis 6 darüber hinaus ein internes Steuersignal /ODE zum Steuern des Ausgabebetriebs. Das Ausgabeaktivierungs-Steuersignal /ODE wird vom Steuersignal-Erzeugungsschaltkreis 405 in Abhängigkeit von einem extern angelegten Ausgabeaktivierungssignal /OE erzeugt. Obwohl auch diese Konstruktion benutzt werden kann, wird in der folgenden Beschreibung angenommen, daß die Eingabe und Ausgabe der Daten über verschiedene Pins erfolgt.
Der ΦT-Erzeugungsschaltkreis 404 erzeugt das Steuersignal ΦT in Abhängigkeit vom Steuersignal /RAS und einem Signal CATD, das den Zeitpunkt angibt, bei dem sich die Spaltenadresse ändert. Nun wird die genaue Konstruktion der in Fig. 1 gezeigten Schaltkreisblöcke beschrieben.
Fig. 2 zeigt eine Konstruktion der Schaltung, die zu zwei Spalten im Speicherzellenfeld der Halbleiterspeichereinrichtung von Fig. 1 gehört. Das Speicherzellenfeld 3 weist Speicherzellen auf, die in einer Matrix aus 256 Spalten und 256 Zeilen angeordnet sind.
Wie in Fig. 2 gezeigt ist, weisen die zwei repräsentativ dargestellten Spaltenleitungen das Bitleitungspaar BL1 und /BL1 und das Bitleitungspaar BL2 und /BL2 auf. Jede der Wortleitungen WL1- WL256 ist mit den Speicherzellen in einer Zeile verbunden. Jede Speicherzelle befindet sich an den Kreuzungen der Spaltenleitungen mit den Wortleitungen. Genauer gesagt befinden sich die Speicherzellen MC1,1 und MC2,1 an den Kreuzungen der Wortleitung WL1 mit den Bitleitungen BL1 und BL2. Die Speicherzellen MC1,2 und MC2,2 befinden sich an den Kreuzungen der Wortleitung WL2 mit den komplementären Bitleitungen /BL1 und /BL2. Die Speicherzellen MC1,256 und MC2,256 befinden sich an den Kreuzungen der Wortleitung WL256 mit den komplementären Bitleitungen /BL1 und /BL2. Eine Speicherzelle MC ("MC" gibt allgemein die Speicherzellen an) umfaßt eine dynamische Speicherzelle auf und weist einen Speicherzellenkondensator (115, 116, 117, 118, 119 und 120) zum Speichern der Information und einen Übertragungsgattertransistor (25, 26, 27, 28, 29 und 30) zum Verbinden eines zugehörigen Speicherzellenkondensators mit einer entsprechenden Bitleitung (BL oder /BL) auf.
Der Vorlade/Ausgleichsschaltkreis 2 ist vom Ausgleichssignal (Vorladeanweisungssignal) ΦE abhängig, um die jeweiligen Bitleitungspaare BL1, /BL1 und BL2, /BL2 auf ein vorbestimmtes Vorladepotential (im allgemeinen die Hälfte des Versorgungspotentials Vcc) vorzuladen und die Potentiale der Bitleitungspaare auszugleichen. Für das Bitleitungspaar BL1 und /BL1 sind sowohl die Vorladetransistoren 19 und 20 als auch ein Ausgleichstransistor 21 gebildet. Für das Bitleitungspaar BL2 und /BL2 sind sowohl die Vorladetransistoren 22 und 23 als auch ein Ausgleichstransistor 24 gebildet. Konstruktion und Betrieb dieser Ausgleichstransistoren und Vorladetransistoren sind ähnlich wie in der herkömmlichen Halbleiterspeichereinrichtung.
Das Lese-/Ein-/Ausgabegatter 1 weist P-Leseverstärker PSA1 und PSA2, die von einem P-Leseverstärker-Treibersignal ΦP abhängig sind, um die Potentiale der jeweiligen Bitleitungspaare BL1, /BL1 und BL2, /BL2 differentiell zu verstärken, und Verstärkerschaltkreise NSA1 und NSA2 auf, die kombiniert als Lesegatter und Leseverstärker benutzt werden.
Der P-Leseverstärker PSA1, der für das Bitleitungspaar BL1 und /BL1 gebildet ist, weist ein Paar kreuzgekoppelter p-Kanal MOS- Transistoren 31 und 32 auf. Der P-Leseverstärker PSA2, der für das Bitleitungspaar BL2 und /BL2 gebildet ist, weist ein Paar kreuzgekoppelter p-Kanal MOS-Transistoren 33 und 34 auf. Die P- Leseverstärker PSA1 und PSA2 werden in Abhängigkeit vom P- Leseverstärker-Treibersignal ΦP aktiviert, um dasjenige Bitleitungspotential, das höher als das andere Potential im entsprechenden Bitleitungspaar ist, auf den "H"-Pegel anzuheben.
Der Verstärkerschaltkreis NSA1, der für das Bitleitungspaar BL1 und /BL1 gebildet ist, weist ein Paar kreuzgekoppelter n-Kanal MOS- Transistoren 9 und 10 und eine Trenneinrichtung mit den n-Kanal MOS- Transistoren 11 und 12 auf. Das Gate des MOS-Transistors 9 ist mit der Bitleitung BL1, ein Leitungsanschluß (Drain) mit einem Latch- Knoten /LN1 und der zweite Leitungsanschluß (Source) mit dem Massepotential Vss verbunden. Das Gate des MOS-Transistors 10 ist mit der komplementären Bitleitung /BL1, ein Leitungsanschluß mit einem Latch-Knoten LN1 und der zweite Leitungsanschluß mit dem Massepotential Vss verbunden.
Die Trenneinrichtung, d. h. der Trenntransistor 11, ist zwischen der komplementären Bitleitung /BL1 und dem Latch-Knoten /LN1 gebildet. Der Trenntransistor 12 ist zwischen der Bitleitung und dem Latch- Knoten LN1 angeordnet.
Der Verstärkerschaltkreis NSA2, der für das Bitleitungspaar BL2 und /BL2 gebildet ist, weist ein Paar kreuzgekoppelter n-Kanal MOS- Transistoren 15 und 16 und eine Trenneinrichtung mit den Transistoren 17 und 18 auf. Das Gate des Transistors 15 ist mit der Bitleitung BL2 und ein Leitungsanschluß mit einem Latch-Knoten /LN2 verbunden. Das Gate des MOS-Transistors 16 ist mit der komplementären Bitleitung /BL2 und ein Leitungsanschluß mit einem Latch-Knoten LN2 verbunden. Die anderen Leitungsanschlüsse der Transistoren 15 und 16 sind mit dem Massepotential Vss verbunden. Der Trenntransistor 17 ist zwischen der komplementären Bitleitung /BL2 und dem Latch-Knoten /LN2 gebildet. Der Trenntransistor 18 ist zwischen der Bitleitung BL2 und dem Latch-Knoten LN2 angeordnet.
Wenn das Steuersignal ΦT gleich "H" ist, werden die Trenntransistoren 11, 12, 17 und 18 leitend. Dadurch arbeiten die Verstärkerschaltkreise NSA1 und NSA2 ähnlich wie herkömmliche N- Leseverstärker und senken das Potential der Bitleitung mit niedrigerem Potential in einem Bitleitungspaar BL und /BL ab. Wenn das Steuersignal ΦT gleich "L" ist, sperren die Trenntransistoren 11, 12, 17 und 18. In diesem Fall wirken die Verstärkerschaltkreise NSA1 und NSA2 ähnlich wie die Lesegatter in einer herkömmlichen Halbleiterspeichereinrichtung vom getrennten IO-Typ. Damit bewirken die Trenntransistoren 11, 12, 17 und 18, daß die Verstärkerschaltkreise als N-Leseverstärker oder Lesegatter arbeiten, indem die Latch-Knoten LN der Verstärkerschaltkreise NSA1 und NSA2 von den Potentialerfassungsknoten (d. h. den Verbindungen zwischen den Gates der MOS-Transistoren 9, 10 und 15, 16 mit den Bitleitungen /BL1, BL1 und /BL2, BL2) getrennt oder mit diesen verbunden werden.
Das Lese-/Ein-/Ausgabegatter 1 weist ferner Spaltenauswahlgatter 7 und 8, die von einem Spaltenauswahlsignal Y1 abhängig sind, um das Bitleitungspaar BL1 und /BL1 mit den internen Datenübertragungsleitungen IO und /IO zu verbinden, und Spaltenauswahlgatter 13 und 14, die von einem Spaltenauswahlsignal Y2 abhängig sind, um das Bitleitungspaar BL2 und /BL2 mit den internen Datenübertragungsleitungen IO und /IO zu verbinden, auf. Die Spaltenauswahlgatter 7, 8, 13 und 14 verbinden die Latch-Knoten LN und /LN der Verstärkerschaltkreise NSA1 und NSA2 mit dem internen Datenübertragungs-Leitungspaar IO und /IO.
In den Verstärkerschaltkreisen NSA1 und NSA2 werden die Verbindungen zwischen den Gates der Transistoren und den Bitleitungen zur Vereinfachung als Erfassungsknoten bezeichnet, weil diese Gates dazu benutzt werden, die Potentiale auf den entsprechenden Bitleitungen zu erfassen. Die Verbindung zwischen dem einen Leitungsanschluß des jeweiligen MOS-Transistor im Schaltkreis NSA und der zugehörigen Bitleitung wird zur Vereinfachung als Latch-Knoten bezeichnet, weil das dem Gate (Erfassungsknoten) zugeführte Potential verstärkt und zum Latch-Knoten übertragen wird, so daß die verstärkten Daten am Latch-Knoten verriegelt werden, wenn der Trenntransistor leitet.
Fig. 3 zeigt die speziellen Konstruktionen des Ladeschaltkreises, des Zeilentestschaltkreises und des Ein-/Ausgabeschaltkreises. Der Ladeschaltkreis 4 weist p-Kanal MOS-Transistoren 35 und 36, die von einem Steuersignal ΦA abhängig sind, zum Übertragen des Versorgungspotentials Vcc, p-Kanal MOS-Transistoren 37 und 40, die die von den Transistoren 35 und 36 übertragenen Signalpotentiale um ihre jeweilige Schwellenspannung Vth absenken und diese an die internen Datenübertragungsleitungen /IO und IO übergeben, p-Kanal MOS-Transistoren 38 und 39 zum Erfassen der Potentiale auf den internen Datenübertragungsleitungen IO und /IO, und einen p-Kanal MOS-Transistor 41 zum Ausgleichen der Potentiale der internen Datenübertragungsleitungen IO und /IO in Abhängigkeit von einem Steuersignal ΦB auf.
Die Transistoren 37 und 38 und die Transistoren 39 und 40 sind parallel geschaltet. Das Gate des Transistors 38 ist mit der internen Datenübertragungsleitung IO und das Gate des Transistors 39 mit der komplementären internen Datenübertragungsleitung /IO verbunden. Die Transistoren 37 und 40 sind als Dioden geschaltet, so daß sie als Lastwiderstand wirken und auch die Potentiale der internen Datenübertragungsleitungen IO und /IO festlegen. Der Betrieb des Ladeschaltkreises 4 wird im folgenden beschrieben.
Das Steuersignal ΦA wird auf "L" eingestellt, wenn kein Datenschreibbetrieb ausgeführt wird. Im Datenschreibbetrieb arbeitet dieser Ladeschaltkreis nicht, weil das Signal ΦA auf "H" liegt, und die Signalpotentiale der internen Datenübertragungsleitungen IO und /IO werden auf Potentiale entsprechend den Schreibdaten eingestellt.
Das Steuersignal ΦB wird nur im Wartezustand oder in einer Rückstelloperation der internen Datenübertragungsleitungen auf "L" gesetzt, um die Potentiale der internen Datenübertragungsleitungen IO und /IO auszugleichen.
Unter der Bedingung, daß keine Daten auf die internen Datenübertragungsleitungen IO und /IO ausgelesen werden, werden die internen Datenübertragungsleitungen IO und /IO durch die Transistoren 37 und 40 auf Vcc-Vth eingestellt. In der folgenden Beschreibung wird angenommen, daß das Steuersignal ΦA auf einen Pegel eingestellt ist, der es den Transistoren 35 und 36 ermöglicht, das an sie angelegte Versorgungspotential Vcc ohne Verlust durchzulassen.
Es erfolgt die Beschreibung eines Falles, bei dem die Daten einer Speicherzelle auf die internen Datenübertragungsleitungen IO und /IO ausgelesen worden sind, und das Potential des Knotens NA geringfügig unter das Potential des Knoten NB abgesenkt worden ist. In den Transistoren 39 und 40 fließt der Strom über den Transistor 39 zur internen Datenübertragungsleitung IO. Im Transistorpaar 37 und 38 ist das Gate-Potential des Transistors 38 höher als das Gate- Potential des Transistors 37, so daß der Transistor 38 gesperrt wird. In diesem Zustand wirkt der Transistor 37 als Lastwiderstand und läßt dadurch nur einen geringen Strom durch. Aufgrund der Entladetransistoren in den Verstärkerschaltkreisen, die in Fig. 2 dargestellt sind, sinkt das Potential der internen Datenübertragungsleitung /IO unter das Potential der internen Datenübertragungsleitung IO ab. Wenn die Potentiale des Bitleitungspaars BL und /BL durch den Lesevorgang auf die vollen Spannungspegel "H" bzw. "L" verstärkt worden sind, steigt das Potential des Knotens NB erneut auf den anfänglichen Pegel "H" (in diesem Fall Vcc-Vth) an (weil kein Entladepfad existiert).
Die aus den p-Kanal MOS-Transistoren im Ladeschaltkreis 4 und den Entladetransistoren in den Verstärkerschaltkreisen NSA gebildete Hochziehstufe bildet einen symmetrischen stromspiegelverstärker, wenn die Transistoren 37 und 40 als Diode wirken. Die Transistoren 37 und 40 bestimmen die Potentialpegel der Knoten NA und NB und geben Vergleichsreferenzspannungen für die Potentialpegel der Knoten NA und NB ab. Im Betrieb empfangen die Transistoren 37 und 39 das Potential am Knoten NA, um denselben Stromfluß abzugeben. Die Transistoren 38 und 40 empfangen das Potential am Knoten NB, um denselben Stromfluß abzugeben. Mit anderen Worten bilden die Transistoren 37 und 39 einen Stromspiegelschaltkreis und die Transistoren 38 und 40 einen anderen Stromspiegelschaltkreis.
Der Testschaltkreis 5 weist einen 3-Eingangs-NOR-Gatterschaltkreis 46 auf, der das Testmodus-Bestimmungssignal /LTE und die Potentialpegel auf den internen Datenübertragungsleitungen IO und /IO empfängt. Der im Testschaltkreis 5 enthaltene NOR- Gatterschaltkreis 46 hebt das Signal ERROR an, um die Existenz einer defekten Speicherzelle anzuzeigen, wenn die drei zugeführten Eingangssignale alle gleich "L" sind.
Der Ein-/Ausgabeschaltkreis 6 weist einen Differenzverstärker 42 auf, der an seinem positiven Eingang das Signalpotential auf der internen Datenübertragungsleitung IO und an seinem negativen Eingang die Daten auf der internen Datenübertragungsleitung /IO empfängt. Der Differenzverstärker 42 gibt einen externen Wert Dout ab. Der Ein-/Ausgabeschaltkreis 6 weist ferner Dreizustandspuffer 43 und 44, die in Abhängigkeit vom Schreibbestimmungssignal /WDE aktiviert werden, und einen Inverter 45, der extern angelegte Daten Din invertiert, auf.
Das Ausgangssignal des Inverters 45 wird dem Dreizustandspuffer 43 zugeführt. Der Dreizustandspuffer 44 empfängt die externen Daten Din direkt. Das Ausgangssignal des Dreizustandspuffers 43 wird zur internen Datenübertragungsleitung /IO und das Ausgangssignal des Dreizustandspuffers 44 zur internen Datenübertragungsleitung IO übertragen. Nun wird unter Bezugnahme auf das Signaldiagramm in Fig. 4 der Betrieb beschrieben.
In der folgenden Beschreibung werden folgende Annahmen gemacht. Die in der Speicherzelle MC1,1 gespeicherten Daten sind gleich "H". Auch in der Speicherzelle MC2,1 ist der Wert "H" gespeichert. Daten werden aus der Speicherzelle MC1,1 ausgelesen. Der Wert "L" wird in die Speicherzelle MC2,1 eingeschrieben.
Zum Zeitpunkt t0 sinkt das Ausgleichs- (Vorladeanweisungs-) Signal ΦE auf "L" und das IO-Ausgleichssignal ΦB steigt auf "H" an, wodurch ein Speicherzyklus gestartet wird. Die internen Datenübertragungsleitungen IO und /IO werden aus dem Ausgleichzustand gebracht und durch die Hochziehstufe, die aus den p-Kanal MOS-Transistoren im Ladeschaltkreis 4 besteht, auf "H" vorgeladen (genauer: den Pegel Vcc-Vth). Die Bitleitungen BL1, /BL1, BL2 und /BL2 des Speicherzellenfeldes 3 werden in einem schwebenden Zustand auf dem Zwischenpotential gehalten, d. h. auf dem Vorladepotential VH.
Zum Zeitpunkt t1 erzeugt der Zeilendekoder 403 ein Zeilauswahlsignal WL1, so daß das Potential der Wortleitung WL1 auf "H" ansteigt. Hier sind den Signalen und der Signalleitungen zum Übertragen dieser Signale dieselben Bezugszeichen zugeordnet. Nahezu gleichzeitig mit dem oben angeführten Betrieb erzeugt der Spaltendekoder 402 ein Spaltenauswahlsignal Y1. Das Steuersignal ΦT befindet sich auf "L".
Mit dem Anstieg des Potentials der Wortleitung WL1 werden die von den Speicherzellen MC1,1 und MC2,1 gehaltenen Daten "H" zu den Bitleitungen BL1 und BL2 übertragen. Dadurch steigen die Potentiale der Bitleitungen BL1 und BL2 geringfügig an.
Das Steuersignal ΦT liegt auf "L", und die Erfassungsknoten und die Latch-Knoten der Verstärkerschaltkreise NSA1 und NSA2 werden voneinander getrennt. Die Latch-Knoten LN1 und /LN1 werden über die Spaltenauswahlgatter 8 und 7 mit den internen Datenübertragungsleitungen IO und /IO verbunden. Von den Transistoren 9 und 10 wird eine winzige Potentialdifferenz erfaßt, die zwischen den Bitleitungen BL1 und /BL1 auftritt. Genauer gesagt wird die Leitfähigkeit des Transistors 9 größer als die des Transistors 10 und das Potential der internen Datenübertragungsleitung /IO wird aufgrund der Entladung über den Latch-Knoten /LN1 mehr abgesenkt als das Potential der internen Datenübertragungsleitung IO, das durch die Entladung über den Latch- Knoten LN1 vermindert wird.
Die zwischen den internen Datenübertragungsleitungen IO und /IO erzeugte Potentialdifferenz wird vom Differenzverstärker 42 erfaßt, der im Ein-/Ausgabeschaltkreis 6 enthalten ist. Der Differenzverstärker 42 empfängt an seinem positiven Eingang das Signal auf der internen Datenübertragungsleitung IO. In diesem Fall gibt der Differenzverstärker 42 das Signal "H" als externen Lesewert Dout ab.
Zum Zeitpunkt t2 steigt das P-Leseverstärker-Treibersignal ΦP vom Zwischenpotential auf "H" an. Dadurch werden die P-Kanal Leseverstärker PSA1 und PSA2 aktiviert, und damit steigen die Potentiale der Bitleitungen BL1 und BL2 an.
Zum Zeitpunkt t3 steigt das Trennsteuersignal ΦT auf "H" an. Dadurch werden die Trenntransistoren 11, 12, 17 und 18 leitend, und die Verstärkerschaltkreise NSA1 und NSA2 wirken als kreuzgekoppelte N- Leseverstärker, so daß die Potentiale der jeweiligen Latch-Knoten LN1, /LN1 und LN2, /LN2 mit ihren Erfassungsknoten verbunden werden und die Potentiale der Bitleitungen /BL1 und /BL2 damit sinken.
Wie in Fig. 4 dargestellt ist, steigt das Potentiale der Bitleitung /BL1 einmal an, wenn das Steuersignal ΦT zum Zeitpunkt t3 auf "H" ansteigt, weil die Bitleitung /BL1 über die Transistoren 7 und 11 mit der internen Datenübertragungsleitung /IO verbunden ist.
Zum Zeitpunkt t3 wird der N-Leseverstärker aktiviert und der Transistor 10 unterbricht damit den Entladevorgang, so daß das Potential der internen Datenübertragungsleitung IO durch den Stromfluß vom Ladeschaltkreis 4 angehoben wird. Das Potential der internen Datenübertragungsleitung /IO wird stabil auf einem Pegel gehalten, der durch ein Gleichgewicht der Entladeoperation des Entladetransistors 9 und dem Stromzufluß vom Ladeschaltkreis 4 bestimmt ist.
Aufgrund der Verstärkungsoperationen sowohl der P-Leseverstärker PSA1 und PSA2 als auch der Verstärkerschaltkreise NSA1 und NSA2, die als N-Leseverstärker wirken, wird der Wert "H", der ursprünglich gespeichert worden ist, in die Speicherzellenkondensatoren 115 und 118 der jeweiligen Speicherzellen MC1,1 und MC2,1 zurückgeschrieben.
Zum Zeitpunkt t4 sinkt das interne Schreibbestimmungssignal /WDE auf "L". Dadurch werden die Dreizustandspuffer 43 und 44 aktiviert. Die internen Schreibdaten Din sind gleich "L". Daher geht das Potential der internen Schreibdaten-Übertragungsleitung IO nach "L" und das Potential der komplementären internen Datenübertragungsleitung /IO nach "H".
Mit der Erzeugung des internen Schreibbestimmungssignals /WDE zum Zeitpunkt t4 steigt das IO-Leitungsvorlade-Bestimmungssignal ΦA auf "H" an. Damit wird die Hochziehoperation für die Potentiale der internen Datenübertragungsleitungen IO und /IO verhindert. Dadurch werden die Potentiale der internen Datenübertragungsleitungen IO und /IO auf Werte entsprechend den Schreibdaten Din eingestellt. Die Signalpotentiale der internen Datenübertragungsleitungen IO und /IO werden über die Transistoren 7, 8, 11 und 12 zu den Bitleitungen BL1 und /BL1 übertragen. Das Potential der Bitleitung BL1 wird gleich "L" und das Potential der komplementären Bitleitung /BL1 gleich "H", so daß Daten "L" in die Speicherzelle MC1,1 eingeschrieben werden.
Im folgenden wird nun der Lesebetrieb der Speicherzelle MC2,1 beschrieben. Fig. 4 zeigt einen Fall, in dem auf die Speicherzellen MC1,1 und MC2,1 in einem Speicherzyklus kontinuierlich zugegriffen wird. Das kann in Hochgeschwindigkeits-Zugriffsmodi, wie z. B. einem allgemeinen Page-Mode und einem Static-Column-Mode, vorkommen.
Zum Zeitpunkt t5 sinkt das Steuersignal ΦA auf "L" und das IO- Leitungsausgleichssignal ΦB auf "L", um die internen Datenübertragungsleitungen IO und /IO zurückzusetzen. Dadurch werden die Potentiale der internen Datenübertragungsleitungen IO und /IO auf die vorbestimmten Potentialpegel vorgeladen und ausgeglichen. In diesem Zustand ist das Spaltenauswahlsignal Y1 auf "L" abgesenkt worden, und die Spaltenauswahloperation wird nicht ausgeführt. Alle Bitleitungspaare sind von den internen Datenübertragungsleitungen IO und /IO getrennt.
Zum Zeitpunkt t6 steigt das IO-Leitungsausgleichssignal ΦB auf "H" und die Ausgleichsoperation für die internen Datenübertragungsleitungen IO und /IO ist abgeschlossen. Zum Zeitpunkt t6 erzeugt der Spaltendekoder 420 ferner das Spaltenauswahlsignal Y2 und die Bitleitungen BL2 und /BL2 werden mit den internen Datenübertragungsleitungen IO und /IO verbunden. Diese Verbindung ändert geringfügig die Potentiale der Bitleitungen BL2 und /BL2. Das Steuersignal ΦT befindet sich auf "H", so daß die Potentiale der Bitleitungen BL2 und /BL2 zu den internen Datenübertragungsleitungen IO und /IO übertragen werden. Das Potential der Bitleitung BL2 ist größer als das der Bitleitung /BL2. Daher ist das Potential der internen Datenübertragungsleitung IO höher als das der internen Datenübertragungsleitung /IO. Der Differenzverstärker 42 empfängt an seinem positiven Eingang das Signal auf der internen Datenübertragungsleitung IO und an seinem negativen Eingang das Signalpotential der komplementären internen Datenübertragungsleitung /IO. Dadurch gibt der Differenzverstärker 42 Ausgabedaten Dout gleich "H" ab.
Sowohl das Wortleitungs-Treibersignal WL1 und das Spaltenauswahlsignal Y2 als auch das Steuersignal ΦT sinken auf "L" ab. Zum Zeitpunkt t7 steigt dann das Vorladebestimmungssignal ΦE auf "H" an und das IO-Leitungsausgleichssignal ΦB sinkt auf "L" ab. Dadurch wird das Potential des Bitleitungspaars ausgeglichen und das Potential der internen Datenübertragungsleitung wird für die nächste Lese-/Schreiboperation von Daten ausgeglichen.
Nun werden Schaltkreiskonstruktionen zum 72027 00070 552 001000280000000200012000285917191600040 0002004214970 00004 71908 Erzeugen der verschiedenen Steuersignale beschrieben. In der folgenden Beschreibung wird das Zeilenadreß-Abtastsignal /RAS als speicherzyklus-Bestimmungssignal verwendet. Wenn jedoch die Zeilenadresse und die Spaltenadresse in nicht-gemultiplexter Weise zugeführt werden, kann anstelle des Zeilenadreß-Abtastsignals /RAS ein Chipauswahlsignal /CS benutzt werden.
Fig. 5A zeigt einen Schaltkreis zum Erzeugen des Steuersignals ΦA, das die internen Datenübertragungsleitungen auf ein vorbestimmtes Potential hochzieht. Wie in Fig. 5A dargestellt ist, ist ein ΦA- Erzeugungsschaltkreis 901 vom Schreibaktivierungssignal /WE und vom Zeilenadreß-Abtastsignal /RAS abhängig, um das Steuersignal ΦA zu erzeugen. Dieser ΦA-Erzeugungsschaltkreis 901 ist im Steuersignal- Erzeugungsschaltkreis 405 enthalten, der in Fig. 1 dargestellt ist. Der Betrieb des ΦA-Erzeugungsschaltkreises 901 wird im folgenden unter Bezugnahme auf das Signaldiagramm in Fig. 5B beschrieben.
Der ΦA-Erzeugungsschaltkreis 901 wird aktiviert, wenn das Zeilenadreß-Abtastsignal /RAS nach "L" geht, und er reagiert auf das Schreibaktivierungssignal /WE, um das Steuersignal ΦA zu erzeugen.
Das Steuersignal ΦA ist ein invertiertes Signals des internen Schreibbestimmungssignals /WDE.
Fig. 6A zeigt die Konstruktion eines Schaltkreises für die Erzeugung des IO-Leitungsausgleichssignals ΦB. Wie in Fig. 6A dargestellt ist, weist der Schaltkreis zur Erzeugung des IO-Leitungsausgleichssignals ΦB einen Spaltenadreßübergangs-Erfassungsschaltkreis (ATD- Schaltkreis) 902 zum Erfassen des Zeitpunkts, zu dem sich die Spaltenadresse ändert, und einen ΦB-Erzeugungsschaltkreis 903, der vom Zeilenadreß-Abtastsignal /RAS und dem vom ATD-Schaltkreis 902 zugeführten Spaltenadreßänderungs-Erfassungssignal ATD abhängig ist, zum Erzeugen des IO-Leitungsausgleichssignals ΦB auf. Nun wird unter Bezugnahme auf das Signaldiagramm in Fig. 6B der Betrieb des in Fig. 6B dargestellten Schaltkreises zur Erzeugung des IO- Leitungsausgleichssignals ΦB beschrieben.
Der ΦB-Erzeugungsschaltkreis 903 ist von der Absenkung des Zeilenadreß-Abtastsignals /RAS abhängig, um das IO- Leitungsausgleichssignal ΦB auf "H" anzuheben. Der ATD-Schaltkreis 902 erfaßt den Zeitpunkt der Änderung des Spaltenadreßsignals, um das Spaltenadreßübergangs-Erfassungssignal ATD zu erzeugen. Der ΦB- Erzeugungsschaltkreis 903 ist vom Spaltenadreßübergangs- Erfassungssignal ATD abhängig, um das IO-Leitungsausgleichssignal ΦB von "H" auf "L" abzusenken. Nachdem eine vorbestimmte Zeitspanne ab dem Anlegen des Spaltenadreßübergangs-Erfassungssignal ATD verstrichen ist (d. h. nach einer vorbestimmten Zeitspanne ab der Dekodierung der Spaltenadresse bis zur Erzeugung des Spaltenauswahlsignals), hebt der ΦB-Erzeugungsschaltkreis 903 das IO-Leitungsausgleichssignal ΦB erneut auf "H" an. Mit dem Anstieg des Zeilenadreß-Abtastsignals /RAS auf "H" senkt der ΦB- Erzeugungsschaltkreis 903 das IO-Leitungsausgleichssignal ΦB auf "L" ab.
Weil es nur erforderlich ist, den Ausgleichsvorgang der IO-Leitungen vor der Erzeugung des entsprechenden Spaltenauswahlsignals zu vervollständigen, kann eine Konstruktion benutzt werden, bei der das IO-Leitungsausgleichssignal ΦB zum Zeitpunkt t1 auf "H" ansteigt, wie im Signaldiagramm der Fig. 4 dargestellt ist. Der ATD- Schaltkreis 902 kann so konstruiert sein, daß er die Änderung des vom Adreßpuffer zugeführten Spaltenadreßsignals erfaßt, und er kann so konstruiert sein, daß er den Zeitpunkt der Änderung eines extern angelegten Spaltenadreßsignals erfaßt.
Fig. 7A zeigt eine Schaltkreiskonstruktion für die Erzeugung des Trennsteuersignals ΦT. Wie in Fig. 7A dargestellt ist, weist der ΦT- Erzeugungsschaltkreis 904 einen Inverterschaltkreis 905 zum Invertieren des Zeilenadreß-Abtastsignals /RAS und einen Anstiegsverzögerungsschaltkreis 906 zum Verzögern des Ausgangssignals des Inverterschaltkreises 905 auf. Der Anstiegsverzögerungsschaltkreis 906 erzeugt das Trennsteuersignal ΦT. Nun wird der Betrieb des in Fig. 7A gezeigten Schaltkreises zur Erzeugung des Trennsteuersignals ΦT unter Bezugnahme auf das Signaldiagramm in Fig. 7B beschrieben.
Wenn das Zeilenadreß-Abtastsignal /RAS auf "L" absinkt, steigt das Ausgangssignal es Inverterschaltkreises 905 auf "H" an. Der Anstiegsverzögerungsschaltkreis 906 verzögert den Anstieg des Ausgangssignals vom Inverterschaltkreis 905 und gibt es aus. Daher steigt das Trennsteuersignal ΦT auf "H" an, nachdem eine vorbestimmte Zeitspanne ab dem Absenken des Zeilenadreß- Abtastsignals /RAS auf "L" verstrichen ist. Wenn das Zeilenadreß- Abtastsignal /RAS auf "H" ansteigt, sinkt das Ausgangssignal des Inverterschaltkreises 905 auf "L" ab. Als Reaktion darauf sinkt auch das Ausgangssignal vom Anstiegsverzögerungsschaltkreis 906, d. h. das Trennsteuersignal ΦT, auf "L" ab.
In Übereinstimmung mit den im Signaldiagramm von Fig. 4 dargestellten Taktlagen arbeitet die in Fig. 1 gezeigte Halbleiterspeichereinrichtung korrekt. Mit dem Anstieg des Integrationsgrades der Halbleiterspeichereinrichtung sinken jedoch die Kapazitäten der Speicherzellenkondensatoren ab. In diesem Fall verkleinern sich die Potentialdifferenzen, die in den jeweiligen Bitleitungspaaren BL1, /BL1 und BL2, /BL2 in der Zeit von t1 bis t2 im Signaldiagramm der Fig. 4 erzeugt werden. Die P-Leseverstärker PSA1 und PSA2 beginnen zum Zeitpunkt t2 mit dem Lesebetrieb. Weil die zu erfassenden Potentialdifferenzen klein sind, steigt die für die Verstärkung durch die Leseverstärker PSA1 und PSA2 benötigte Zeitspanne an.
Zum Zeitpunkt t3 wird das Trennsteuersignal ΦT auf "H" eingestellt, und das Potential der Bitleitung mit niedrigerem Potential im jeweiligen Bitleitungspaar wird durch den N-Leseverstärker entladen. Wenn bei dieser Operation das Trennsteuersignal ΦT sehr schnell auf "H" angehoben wird, arbeitet der als N-Leseverstärker wirkende Verstärkerschaltkreis NSA1 mit erhöhter Arbeitsgeschwindigkeit, weist aber eine verminderte Empfindlichkeit auf. In diesem Fall arbeitet der N-Leseverstärker (Verstärkerschaltkreis) NSA1 unter einer Bedingung, bei der die Potentialdifferenz zwischen den Bitleitungen nicht ausreichend groß geworden ist, weil für den Lesevorgang des P-Leseverstärkers PSA1 eine lange Zeit verbraucht worden ist, so daß der N-Leseverstärker möglicherweise fehlerhaft arbeitet.
Um das oben angeführte Problem zu vermeiden, wird die Zeitspanne td für den Anstieg des Trennsteuersignals ΦT zum Zeitpunkt t3 verlängert, wenn der Integrationsgrad groß und die Kapazität der Speicherkondensatoren klein ist. Bei diesem Betrieb werden die Potentialdifferenzen in den jeweiligen Bitleitungspaaren BL1, /BL1 und BL2, /BL2 langsam verstärkt. Das verbessert die Empfindlichkeit der Leseoperation des N-Leseverstärkers, und damit wird die Fehlfunktion des N-Leseverstärkers verhindert. Der Aufbau, bei dem die Zeitspanne td des Anstiegs des Trennsteuersignals ΦT verlängert ist, kann durch eine Verminderung der Größe des Treibertransistors (Ausgangstransistors), der im Anstiegsverzögerungsschaltkreis 906 von Fig. 7A enthalten ist, erzielt werden. Damit vermindert die Reduzierung der Größe des Treibertransistors die Stromführungsfähigkeit dieses Treibertransistors. Das führt zu einem langsamen Anstieg des Trennsteuersignals ΦT.
Zum Zeitpunkt t3 im Signaldiagramm der Fig. 4 steigt das Trennsteuersignal ΦT auf "H" an, und die Bitleitungen BL1 und /BL1 werden mit den internen Datenübertragungsleitungen IO und /IO verbunden. Das Potential der internen Datenübertragungsleitung /IO ist höher als das Potential der Bitleitung /BL1 und dadurch wird das Potential der Bitleitung /BL1 vergrößert.
Wie oben beschrieben worden ist bringt der Anstieg des Integrationsgrades der Halbleiterspeichereinrichtung die Reduzierung der Potentiale in den jeweiligen Bitleitungspaaren mit sich. Damit wird auch die Lesezeit der P-Leseverstärker PSA (PSA1 und PSA2) verlängert. Mit dem weiteren Anstieg des Integrationsgrades sinkt die kleine Potentialdifferenz im Bitleitungspaar weiter ab, wenn die Bitleitungen BL1 und /BL1 zum Zeitpunkt t3 mit den internen Datenübertragungsleitungen IO bzw. /IO verbunden werden, so daß der N-Leseverstärker (gebildet aus den Transistoren 9 und 10) fehlerhaft arbeitet.
Um den Verlust der Potentialdifferenz zwischen den Bitleitungen zu verhindern, der durch die Verbindung des Bitleitungspaars und des internen Datenübertragungsleitungspaars verursacht wird, wird das Spaltenauswahlsignal Y1 vor dem Zeitpunkt t3, zu dem das Trennsteuersignal ΦT auf "H" ansteigt, einmal auf "L" abgesenkt, wie in Fig. 8 gezeigt ist.
Wenn das Trennsteuersignal ΦT zum Zeitpunkt t3 auf "H" angehoben ist, um den Verstärkerschaltkreis NSA1 als N-Leseverstärker zu betreiben, sind die Bitleitungen BL1 und /BL1 von den internen Datenübertragungsleitungen IO und /IO getrennt worden, so daß der Anstieg des Potentials der Bitleitung /BL1 verhindert wird. Daher geht die zu verstärkende Potentialdifferenz zwischen den Bitleitungen BL1 und /BL1 nicht verloren, und damit kann der N- Leseverstärker die Leseoperation stabil ausführen.
Um die Daten "L" nach der oben beschriebenen Operation in die Speicherzelle MC1,1 zu schreiben, wird das Spaltenauswahlsignal Y1 auf "H" eingestellt, um die Spaltenauswahlgatter 7 und 8 zum Zeitpunkt t4 leitend zu machen. Dadurch werden die Potentiale entsprechend den internen Schreibdaten, die zu den internen Datenübertragungsleitungen IO und /IO übertragen worden sind, an die Bitleitungen BL1 und /BL1 übergeben.
Im Betriebstaktdiagramm der Fig. 8 sind die restlichen Signale gleich wie in Fig. 4. Die Anstiegszeit td des Trennsteuersignals ΦT kann in ähnlicher Weise verlängert werden, um die Empfindlichkeit zu verbessern.
Wie oben beschrieben worden ist, kann die Konstruktion zum zeitweisen Absenken des Spaltenauswahlsignals Y1 auf "L" durch einen Aufbau erreicht werden, bei dem ein verzögertes Signal eines Spaltenadreßübergangs-Erfassungssignals ATD oder eines Spaltenadreß- Abtastsignals /CAS den Spaltendekoder zeitweise deaktiviert.
Unter Bezugnahme auf das Signaldiagramm in Fig. 9 wird nun ein Testbetrieb der in Fig. 1 dargestellten Halbleiterspeichereinrichtung beschrieben. In der folgenden Beschreibung wird angenommen, daß der Wert "H" in alle Speicherzellen im Speicherzellenfeld eingeschrieben worden ist, und daß im Testbetrieb die Speicherzellen in einer Zeile gleichzeitig geprüft werden.
Zum Zeitpunkt t1 wird das interne Schreibbestimmungssignal /WDE auf "L" abgesenkt, um die Schreibpuffer 43 und 44 zu aktivieren. Bei dieser Operation werden die extern angelegten Schreibdaten Din auf "H" eingestellt. Daher ändert sich das Potential der internen Datenübertragungsleitung IO nach "H" und das Potential der internen Datenübertragungsleitung /IO nach "L".
Wie in Fig. 9 gezeigt ist, sinkt das Vorladeanweisungssignal ΦE des Speicherzellenfeldes 3 zum Zeitpunkt t1 auf "L" und die beiden Steuersignale ΦA und ΦB, die dem Ladeschaltkreis 4 zugeführt werden, steigen auf "H" an. Der Zeitpunkt zur Inaktivierung der Steuersignale ΦA, ΦB und ΦE kann vor dem Zeitpunkt t1 liegen.
Zum Zeitpunkt t2 führt der Zeilendekoder 403 die Dekodieroperation aus, um das Potential der Wortleitung WL (einer Wortleitung im Speicherzellenfeld 3) auf "H" anzuheben. Die in den Speicherzellen, die mit der so ausgewählten Wortleitung WL verbunden sind, gehaltenen Daten "H" werden zum jeweiligen Bitleitungspaar übertragen. Fig. 9 zeigt die Änderung der Potentiale von nur zwei Bitleitungspaaren BL1, /BL1 und BL2, /BL2. Die Potentiale der Bitleitungen BL1 und BL2 steigen an.
Zum Zeitpunkt t3 steigt das P-Leseverstärker-Treibersignal ΦP auf "H" an, um die Leseverstärker PSAs (PSA1, PSA2, . . .) zu aktivieren. Die Potentiale der Bitleitungen BL1 und BL2, die mit den Speicherzellen verbunden sind, steigen auf den Pegel der Versorgungsspannung Vcc an. Bei dieser Operation befinden sich die komplementären Bitleitungen /BL1 und /BL2 in einem schwebenden Zustand, so daß deren Potentiale durch die kapazitive Kopplung in Übereinstimmung mit dem Anstieg der Potentiale der Bitleitungen BL1 und BL2 geringfügig ansteigen.
Wenn der P-Leseverstärker PSA zum Zeitpunkt t4 den Lesevorgang abgeschlossen hat, wird das Trennsteuersignal ΦT auf "H" angehoben, um die Leseverstärkerschaltkreise NSA (NSA1 und NSA2) als N- Leseverstärker zu aktivieren. Dadurch sinken die Potentiale der Bitleitungen /BL1 und /BL2 auf den Massepotentialpegel "L" ab. Wen die mit der so ausgewählten Wortleitung WL verbundenen Speicherzellen korrekt den Wert "H" speichern, werden die Potentiale der Bitleitungen BL1-BL256 gleich "H" und die Potentiale der komplementären Bitleitungen /BL1-/BL256 gleich "L".
Zum Zeitpunkt t5 wird das interne Schreibbestimmungssignal /WDE auf "H" angehoben. Das versetzt die Dreizustandspuffer 43 und 44 in einen Zustand hoher Ausgangsimpedanz. Ferner wird das Trennsteuersignal ΦT auf "L" abgesenkt. Das trennt die jeweiligen Bitleitungen BL (BL1-BL256) und /BL (/BL1-/BL256) von den Latch- Knoten LN und /LN.
Zum Zeitpunkt t6 werden alle vom Spaltendekoder zugeführten Spaltenauswahlsignale Y1-Y256 auf "H" gesetzt. Dadurch werden die Latch-Knoten LN und /LN der jeweiligen Bitleitungspaare mit den internen Datenübertragungsleitungen IO und /IO im schwebenden Zustand verbunden. Das Potential der Bitleitungen BL ist gleich "H" und das Potential der komplementären Bitleitungen /BL gleich "L". Im Verstärkerschaltkreis NSA sind die Transistoren (10 und 16), deren Gates mit der komplementären Bitleitung /BL verbunden sind, gesperrt. Daher hält die interne Datenübertragungsleitung IO das Potential "H".
Demgegenüber werden die Transistoren (9, 15), deren Gates mit der Bitleitung BL verbunden sind, leitend, so daß das Potential der internen Datenübertragungsleitung /IO den Pegel "L" beibehält.
Daher wird das Ausgangssignal des NOR-Gatterschaltkreises 46, der im Testschaltkreis 5 enthalten ist, gleich "L", selbst wenn das Testanweisungssignal /LTE zum Zeitpunkt t6 gleich "L" wird. Damit ergibt sich, daß der Wert "H" aus den Speicherzellen MC1, j-MC256, j (j=ganze Zahl zwischen 1 und 256) ausgelesen wird. In diesem Fall ist das Signal ERROR gleich "L".
Nun erfolgt eine Betrachtung des Falles, wenn die ausgewählte Wortleitung gleich der Wortleitung WL1 und die Speicherzelle MC2,1 defekt ist. In diesem Fall werden Daten "L" aus der Speicherzelle MC2,1 ausgelesen.
Es wird angenommen, daß die Potentiale der beiden Bitleitungen BL2 und /BL2 aufgrund des Datenlesefehlers der Speicherzelle MC2,1 ansteigen, wenn der P-Leseverstärker PSA zum Zeitpunkt t3 arbeitet. Ferner wird angenommen, daß das Potential der Bitleitung BL2 nach "L" geht und das Potential der komplementären Bitleitung /BL2 sich auf "H" verändert (wie das durch die gestrichelte Linie in Fig. 9 angedeutet ist), wenn der N-Leseverstärker zum Zeitpunkt t4 arbeitet.
Wenn alle Spaltenauswahlsignale Y1-Y256 zum Zeitpunkt t6 nach "H" gehen, werden die Latch-Knoten LN und /LN des Bitleitungspaars mit den internen Datenübertragungsleitungen IO bzw. /IO verbunden. Bei dieser Operation wird der Transistor 16 leitend, dessen Gate mit der komplementären Bitleitung /BL2 verbunden ist. Daher wird das Potential der internen Datenübertragungsleitung IO, die zum Zeitpunkt t1 auf "H" vorgeladen und in den schwebenden Zustand versetzt wurde, über diesen Transistor 16 auf "L" entladen. Bezüglich der anderen Bitleitungen (z. B. Bitleitungen BL1 und /BL1) ist der Transistor 9 leitend, so daß das Potential der komplementären internen Datenübertragungsleitung /IO gleich "L" ist.
Wenn das Testanweisungssignal /LTE zum Zeitpunkt t6 auf "L" absinkt, steigt daher das Ausgangssignal ERROR des NOR-Gatterschaltkreises 46 auf "H" an (eine Signalform, die in Fig. 9 durch die gestrichelte Linie angedeutet ist). Das ermöglicht die Erfassung der Tatsache, daß die Daten aus einer bestimmten Speicherzelle MC unter den Speicherzellen MC (z. B. MC1,1-MC256,1) in der einen ausgewählten Zeile nicht korrekt gelesen werden können.
Es ist ersichtlich, daß die beiden Potentiale der internen Datenübertragungsleitungen IO und /IO zum Zeitpunkt t6 auf "L" absinken, auch wenn Daten aus zwei oder mehr Speicherzellen, die mit der einen ausgewählten Zeile verbunden sind, nicht korrekt gelesen werden können, so daß das Signal ERROR auf "H" ansteigt.
Es kann geprüft werden, ob der Wert "L", der in die Speicherzellen einer Zeile geschrieben worden ist, korrekt gelesen werden kann. Zu diesem Zweck wird zum Zeitpunkt t1 das Potential der internen Datenübertragungsleitung IO auf "L" und das Potential der komplementären internen Datenübertragungsleitung /IO auf "H" vorgeladen. Die Speicherung der "L"-Daten kann mit Ausnahme der oben angeführten Vorladung durch Operationen geprüft werden, die ähnlich denen im Signaldiagramm der Fig. 9 sind.
In beiden Fällen gehen zum Zeitpunkt t6 die Potentiale der beiden internen Datenübertragungsleitungen IO und /IO nach "L", wenn Daten nicht korrekt aus mindestens einer Speicherzelle unter den mit einer ausgewählten Speicherzelle verbundenen Speicherzellen gelesen werden können. In diesem Fall ist das Ausgangssignal ERROR vom NOR- Gatterschaltkreis 46, der im Testschaltkreis enthalten ist, gleich "H", und damit wird das Lesen inkorrekter Daten erfaßt.
Um den Verstärkerschaltkreis NSA im Testmodus als Lesegatter zu verwenden, ist es nur notwendig, die Konstruktion des Trennsteuersignal-Erzeugungsschaltkreises (siehe Fig. 7) so zu verändern, daß im Testmodus das Trennsteuersignal ΦT vor der Erzeugung des Spaltenauswahlsignals Y auf "L" absinkt.
Im Testmodus sind die Zeitpunkte, zu denen die Spaltenauswahlsignale Y (Y1, Y2, . . .) auf "H" ansteigen, verschieden von denen für das normale Lesen und Schreiben von Daten. Das kann man auf einfache Weise durch eine Konstruktion erreichen, bei der der Spaltendekoder im Testmodus deaktiviert wird und alle Ausgangssignale des Spaltendekoders zu einem vorbestimmten Zeitpunkt (der durch das verzögerte Signal des Spaltenadreß-Abtastsignals /CAS bestimmt wird) oder durch das Testanweisungssignal /LTE auf "H" angehoben werden.
Bei der in Fig. 1 dargestellten Konstruktion wird das Testanweisungssignal /LTE auf der Basis einer Kombination der Zustände der extern angelegten Taktsignale /RAS, /WE und /CAS erzeugt. Alternativ kann ein Steuersignal benutzt werden, das nur für den Testmodus gültig ist und durch einen anderen Anschluß zugeführt wird.
Die oben beschriebene Konstruktion kann nur eine Prüfung ausführen, bei der alle Speicherzellen in einer Zeile einem Schreiben und Lesen derselben Daten "L" oder "H" unterworfen sind. Ein Test, bei dem verschiedene Daten, die zueinander logisch invertiert sind, in benachbarte Speicherzellen geschrieben sind und aus den jeweiligen Speicherzellen gelesen werden sollen, hat den Vorteil, daß eine Fehlfunktion aufgrund eines Lecks zwischen benachbarten Speicherzellen oder aus anderen Gründen erfaßt werden kann. Im folgenden wird nun eine Konstruktion zum Schreiben von logisch verschiedenen Daten in benachbarte Speicherzellen beschrieben.
Fig. 10 zeigt die Gesamtkonstruktion einer Halbleiterspeichereinrichtung nach einer weiteren Ausführungsform der Erfindung. Wie in Fig. 10 dargestellt ist, weisen das Speicherzellenfeld 3 und der Vorlade-/Ausgleichsschaltkreis 2 ähnliche Konstruktionen wie bei der in Fig. 1 gezeigten Halbleiterspeichereinrichtung auf. In Fig. 10 sind die Vorlade- /Ausgleichsschaltkreise, die für die jeweiligen Bitleitungspaare gebildet sind, durch Bezugszeichen "PE" und die Speicherzellen durch "MC" bezeichnet.
Das Lese-/Ein-/Ausgabegatter 1 weist eine Konstruktion ähnlich wie in der Halbleiterspeichereinrichtung auf, die in Fig. 1 gezeigt ist, außer daß ein gleiches Spaltenauswahlsignal (Y1) an zwei benachbarte Bitleitungspaare (BL1, /BL1 und BL2, /BL2) angelegt wird.
Die Halbleiterspeichereinrichtung weist ferner zwei Paare von internen Datenübertragungsleitungen IO1 und /IO1 sowie IO2 und /IO2 auf. Die Bitleitungen BL1, /BL1 und BL2, /BL2 werden gleichzeitig mit zwei internen Datenübertragungsleitungspaaren IO1, /IO1 bzw. IO2, /IO2 verbunden. Genauer gesagt werden die Daten für die ungeradzahligen Spalten (Bitleitungen BL1, /BL1, . . .) zum internen Datenübertragungsleitungspaar IO1 und /IO1 übertragen. Die Daten für die geradzahligen Bitleitungen (BL2, /BL2, . . .) werden zu den internen Datenübertragungsleitungen IO2 und /IO2 übertragen.
Die Halbleiterspeichereinrichtung weist ferner Ladeschaltkreise 4a und 4b zum Vorladen von zwei Paaren interner Datenübertragungsleitungen IO1, /IO1 und IO2, /IO2 auf vorbestimmte Potentiale, einen Zeilentestschaltkreis 5, der von den Signalpotentialen auf den internen Datenübertragungsleitungen IO1, /IO1 und IO2, /IO2 abhängig ist, zum Ermitteln, ob die Daten der ausgewählten Speicherzellen korrekt gelesen worden sind, einen Auswahlschaltkreis 921, der von den Spaltenauswahlsignalen ΦRA und ΦRB abhängig ist, zum Auswählen der internen Datenübertragungsleitungen IO1 und /IO1 oder der internen Datenübertragungsleitungen IO2 und /IO2, und einen Testdaten- Eingabeschaltkreis 922, der im Testmodus aus den Testdaten TD1 und TD2 interne Testdaten erzeugt und die internen Datenübertragungsleitungen IO1, /IO1 und IO2, /IO2 auf potentiale entsprechend den Testdaten vorlädt, auf. Der Auswahlschaltkreis 921 ist mit dem Ein/Ausgabeschaltkreis 6 verbunden.
Fig. 11 zeigt die Schaltkreiskonstruktion eines Abschnitts, der zu zwei Spalten (zwei Bitleitungspaaren) im Speicherzellenfeld 3 der in Fig. 10 dargestellten Halbleiterspeichereinrichtung gehört. Die in Fig. 11 gezeigte Schaltkreiskonfiguration ist mit Ausnahme der Bezugszeichen ähnlich der in Fig. 2 dargestellten Konstruktion. Daher wird diese Konstruktion nicht im Detail beschrieben. Wie in Fig. 11 dargestellt ist, wird das Spaltenauswahlsignal Y1 sowohl an die Spaltenauswahlgatter 47 und 48 als auch an die Spaltenauswahlgatter 62 und 63 angelegt. Dadurch werden die Latch- Knoten LN1, /LN1 und LN2, /LN2 gleichzeitig mit den internen Datenübertragungsleitungen IO1, /IO1 bzw. IO2, /IO2 verbunden.
Fig. 12 zeigt die Konstruktion des in Fig. 10 dargestellten Ladeschaltkreises und des Testschaltkreises genauer. Die beiden Ladeschaltkreise 4a und 4b weisen dieselbe Konstruktion wie der in Fig. 3 dargestellte Ladeschaltkreis 4 auf, außer daß den Transistoren andere Bezugszeichen zugeordnet sind. Die Konstruktion wird daher nicht im Detail beschrieben. Der Ladeschaltkreis 4a lädt die internen Datenübertragungsleitungen IO2 und /IO2 auf einen vorbestimmten "H" -Pegel vor. Der Ladeschaltkreis 4b lädt die internen Datenübertragungsleitungen IO1 und /IO1 auf den vorbestimmten "H" -Pegel vor.
Der Testschaltkreis 5 weist ein NOR-Gatter 98, das das Testanweisungssignal /LTE und die Signalpotentiale auf den internen Datenübertragungsleitungen IO2 und /IO2 empfängt, ein NOR-Gatter 99, das das Testanweisungssignal /LTE und die signalpotentiale auf den internen Datenübertragungsleitungen IO1 und /IO1 empfängt, und ein ODER-Gatter 100, das die Ausgangssignale der NOR-Gatter 98 und 99 empfängt, auf. Das ODER-Gatter 100 gibt das Signal ERROR ab. Im so konstruierten Testschaltkreis 5 steigt das Signal ERROR auf "H" an, wenn die beiden signalpotentiale der internen Datenübertragungsleitungen IO1 und /IO1 oder der internen Datenübertragungsleitungen IO2 und /IO2 gleich "L" werden.
Fig. 13 zeigt spezielle Konstruktionen des Auswahlschaltkreises 921, des Testdaten-Eingabeschaltkreises 922 und des Ein- /Ausgabeschaltkreises 6. Wie in Fig. 13 gezeigt ist, weist der Testdaten-Eingabeschaltkreis 922 Dreizustandspuffer 101, 102, 103 und 104, die in Abhängigkeit vom Testdatenschreib-Anweisungssignal /TWDE aktiviert werden, und Inverterschaltkreise 106 und 105, die die Testdaten TD1 bzw. TD2 invertieren, auf. Der Dreizustandspuffer 102 invertiert das Ausgangssignal des Inverterschaltkreises 105, um dieses an die interne Datenübertragungsleitung /IO2 weiterzugeben. Der Dreizustandspuffer IO1 überträgt die Testdaten TD2 an die interne Datenübertragungsleitung IO2. Der Dreizustandspuffer 104 überträgt das Ausgangssignal des Inverterschaltkreises 106 an die interne Datenübertragungsleitung /IO1. Der Dreizustandspuffer 103 überträgt die Testdaten TD2 an die interne Datenübertragungsleitung IO2.
Der Auswahlschaltkreis 921 weist IO-Auswahlgatter 107 und 108, die vom Steuersignal ΦRA abhängig sind, zum Auswählen der internen Datenübertragungsleitungen IO1 und /IO1, und IO-Auswahlgatter 109 und 110, die vom Steuersignal ΦRb abhängig sind, zum Auswählen der internen Datenübertragungsleitungen IO2 und /IO2 auf. Die IO- Auswahlgatter 107 und 108 verbinden die internen Datenübertragungsleitungen IO1 und /IO1 mit gemeinsamen Datenübertragungsleitungen CIO bzw. /CIO. Die IO-Auswahlgatter 110 und 109 verbinden die internen Datenübertragungsleitungen IO2 und /IO2 mit den gemeinsamen Datenübertragungsleitungen CIO bzw. /CIO.
Der Ein-/Ausgabeschaltkreis 6 weist einen Differenzverstärker 111, der an seinem positiven Eingang das Signalpotential auf der gemeinsamen internen Datenübertragungsleitung CIO und an seinem negativen Eingang das Signalpotential auf der gemeinsamen internen Datenübertragungsleitung /CIO empfängt, einen Inverterschaltkreis 114 zum Invertieren externer Daten Din, einen Dreizustandsinverter 112, der das Ausgangssignal des Inverterschaltkreises 114 invertiert, um es zur gemeinsamen Datenübertragungsleitung CIO zu übertragen, und einen Dreizustandsinverter 113, der die externen Daten Din invertiert, um sie zur gemeinsamen Datenübertragungsleitung /CIO zu übertragen, auf. Die Dreizustandsinverter 112 und 113 nehmen einen Zustand hoher Ausgangsimpedanz ein, wenn das Schreibbestimmungssignal /WDE gleich "H" ist. Nun wird der Betrieb beschrieben.
Nun wird ein Testbetrieb in Verbindung mit einem Zustand beschrieben, bei dem Daten "H" in die Speicherzellen (MC1,1, . . .) der ungeradzahligen Spalten (BL1, /BL1, . . .) und Daten "L" in die Speicherzellen (MC2,1, MC4,1, . . .) der geradzahligen Spalten (BL2, /BL2, . . .) geschrieben worden sind. Die Zeitabstimmung der Steuersignale in diesem Testbetrieb ist ähnlich wie die in Fig. 9 dargestellte Betriebstaktung, außer daß das Schreibbestimmungssignal /WDE als Testdatenschreib-Bestimmungssignal /TWDE angesehen wird. Während des Testbetriebs sind die beiden IO-Leitungsauswahl- Steuersignale ΦRA und ΦRB auf "L". Dadurch werden alle Transistoren 10/, 108, 109 und 110 im Auswahlschaltkreis gesperrt.
Zum Zeitpunkt t1 wird das Testdatenschreib-Bestimmungssignal /TWDE auf "L" abgesenkt, um die Dreizustandspuffer 101, 102, 103 und 104 zu aktivieren. Die externen Testdaten TD1 und TD2 sind gegenwärtig gleich "H" bzw. "L". Dadurch werden die internen Datenübertragungsleitungen IO1 und /IO2 auf das Potential "H" und die internen Datenübertragungsleitungen /IO1 und IO2 auf das Potential "L" eingestellt.
Zum Zeitpunkt t3 wird das P-Leseverstärker-Treibersignal ΦP auf "H" angehoben, und dann zum Zeitpunkt t4 das Trennsteuersignal ΦT auf "H" eingestellt. Vor dem Zeitpunkt t6 werden dadurch die Potentiale der Bitleitungen BL2n-2 in den ungeradzahligen Spalten stabil auf "H" und die Potentiale der komplementären Bitleitungen /BL2n-1 in den ungeradzahligen Spalten stabil auf "L" eingestellt. In den geradzahligen Spalten gehen die Potentiale der Bitleitungen BL2n nach "L" und die Potentiale der komplementären Bitleitungen /BL2n nach "H".
Zum Zeitpunkt t5 wird das Trennsteuersignal ΦT auf "L" gesetzt, und dann zum Zeitpunkt t6 alle Spaltenauswahlsignale auf "H" eingestellt. Dadurch werden die in Fig. 11 gezeigten Spaltenauswahl- Gattertransistoren 47, 48, 62 und 63 leitend. Die Latch-Knoten der Bitleitungspaare in den ungeradzahligen Spalten werden mit den internen Datenübertragungsleitungen IO1 und /IO1 und die Latch- Knoten der Bitleitungspaare in den geradzahligen Spalten mit den internen Datenübertragungsleitungen IO2 und /IO2 verbunden. Die auf "H" vorgeladene interne Datenübertragungsleitung IO1 behält wegen des gesperrten Zustands des Transistors 50, dessen Gate mit der komplementären Bitleitung /BL2n-1 in den ungeradzahligen Spalten verbunden ist, das Potential "H" bei. Die auf "H" vorgeladene interne Datenübertragungsleitung /IO2 behält wegen des gesperrten Zustands des Transistors 64, dessen Gate mit der komplementären Bitleitung BL2n in den geradzahligen Spalten verbunden ist, das Potential "H" bei. Demgegenüber behalten die beiden auf "L" vorgeladenen internen Datenübertragungsleitungen /IO1 und IO2 wegen des leitenden Zustands der Transistoren 49 und 65 das Vorladepotential "L" bei.
Dadurch werden die Ausgangssignale der NOR-Gatterschaltkreise 98 und 99, die im Zeilentestschaltkreis 5 enthalten sind, gleich "L", selbst wenn das Testanweisungssignal /LTE auf "L" absinkt, dadurch geht das Ausgangssignal ERROR des ODER-Gatterschaltkreises 100 nach "L". Das gibt an, daß die Speicherzellen einer Zeile korrekt arbeiten.
Es wird nun angenommen, daß die Potentiale der Bitleitung BL2 und der komplementären Bitleitung /BL2 nach "H" bzw. "L" gehen, wenn die Daten aus der Speicherzelle MC2,1 gelesen werden, die den Wert "L" speichern sollte, wie das in Fig. 14 durch die gestrichelte Linie angedeutet ist. Wenn alle Spaltenauswahlsignale Yi zum Zeitpunkt t6 auf "H" ansteigen, werden die Transistoren 62 und 63 leitend, und die Latch-Knoten LN2 und /LN2 werden mit den internen Datenübertragungsleitungen IO2 bzw. /IO2 verbunden. Bei dieser Operation wird der Transistor 64 leitend und das Potential der internen Datenübertragungsleitung /IO2, die auf "H" vorgeladen wurde, wird auf "L" entladen, so daß die Potentiale der beiden internen Datenübertragungsleitungen IO2 und /IO2 nach "L" gehen. Wenn das Testanweisungssignal /LTE auf "L" absinkt, gehen das Ausgangssignal des NOR-Gatterschaltkreises 98 und das Ausgangssignal ERROR des ODER-Gatters 100 folglich nach "H". Dadurch wird die Fehlfunktion erfaßt, die in einer Speicherzelle in einer Zeile aufgetreten ist.
Im oben beschriebenen Testbetrieb werden die Daten "H" und "L" in die Speicherzellen in den ungeradzahligen bzw. geradzahligen Spalten geschrieben und aus diesen gelesen. Natürlich ist ersichtlich, daß der Testbetrieb in einer Weise ausgeführt werden kann, so daß Daten "L" und Daten "H" in die Speicherzellen in den ungeradzahligen bzw. geradzahligen Spalten geschrieben und aus diesen gelesen werden.
Ferner kann der Test in einer Weise ausgeführt werden, daß dieselben Daten "H" oder "L" in alle Speicherzellen in einer Zeile geschrieben oder aus diesen gelesen werden können.
Es sind zwei interne Datenübertragungsleitungspaare IO1, /IO1 und IO2, /IO2 gebildet. Es ist ersichtlich, daß der Test in den Speicherzellen einer Zeile mit einem Datenmuster von z. B. "00110011" ausgeführt werden kann, wenn mehr interne Datenübertragungsleitungspaare gebildet sind.
Ferner sind die folgenden Operationen einfach verständlich. Es sind zwei interne Datenübertragungsleitungspaare gebildet. Das Datenmuster "1010..." wird in die Speicherzellen in den geradzahligen Zeilen und das Datenmuster "0101..." in die Speicherzellen in den ungeradzahligen Zeilen geschrieben. Der Test wird ausgeführt, indem die Daten dieser Muster gelesen werden, wodurch der Test unter Verwendung des Testmusters eines Checkerboard ausgeführt werden kann. In diesem Fall kann das Schreiben der jeweiligen Daten durch Einstellen der Schreibdaten TD1 und TD2 mit einem gewünschten Muster im Testdaten-Schreibbetrieb erzielt werden.
Bei den gewöhnlichen Operationen zum Schreiben und Lesen von Daten wird der Auswahlschaltkreis 921 getrieben, und der Testdaten- Eingabeschaltkreis 922 ist deaktiviert. In diesem Fall wird der Datenschreibbetrieb entsprechend dem Schreibaktivierungssignal /WDE ausgeführt, und der Datenlesebetrieb wird vom Differenzverstärker 111 erledigt.
Fig. 15A zeigt eine Schaltkreiskonstruktion zur Erzeugung der IO- Leitungsauswahl-Steuersignale für den Auswahlschaltkreis 921. Der Auswahlsteuersignalerzeuger weist Gatterschaltkreise 981 und 982 auf, die jeweils ein Steuersignal Φ und das niederwertigste Bit A0 einer Spaltenadresse empfangen. Der Gatterschaltkreis 981 empfängt ans einem Eingang "wahr" das Steuersignal Φ und an seinem Eingang "falsch" das Bit A0 der Spaltenadresse. Der Gatterschaltkreis 982 empfängt ans einen beiden Eingängen "wahr" das Signal Φ und das Spaltenadreßbit A0. Der Gatterschaltkreis 981 erzeugt das Auswahlsteuersignal ΦRA zum Auswählen der internen Datenübertragungsleitungen IO1 und /IO1. Der Gatterschaltkreis 982 erzeugt das Auswahlsteuersignal ΦRB zum Auswählen der internen Datenübertragungsleitungen IO2 und /IO2. Das Steuersignal Φ wird von einem invertierten Signal des Zeilenadreß-Abtastsignals /RAS oder des Spaltenadreß-Abtastsignals /CAS gebildet. Das Steuersignal Φ kann jedoch auch ein Signal sein, das in Abhängigkeit von einem Spaltenadreßübergangs-Erfassungssignal ATD, das zur Erfassung des Übergangs eines Spaltenadreßsignals benutzt wird, für eine vorbestimmte Zeitspanne erzeugt wird.
Fig. 15B zeigt ein Signaldiagramm des Betriebs des Schaltkreises, der in Fig. 15A dargestellt ist. Wie in Fig. 15B gezeigt ist, wird mit dem Anstieg des Steuersignals Φ auf "H" eines der Auswahlsteuersignale ΦRA und ΦRB in Abhängigkeit vom Wert des Bit A0 der Spaltenadresse ausgewählt. Wenn das Spaltenadreßbit A0 gleich "0" ("L") ist, wird das Steuersignal ΦRA erzeugt. Wenn das Spaltenadreßbit A0 gleich "1" ("H") ist, wird das Steuersignal ΦRB erzeugt. Dadurch kann man selbst dann zuverlässig auf eine Speicherzelle zu einem Bit zugreifen, wenn zwei interne Datenübertragungsleitungspaare gebildet sind.
Fig. 16 zeigt die Konstruktion des Hauptteils einer Halbleiterspeichereinrichtung nach einer weiteren Ausführungsform der Erfindung.
Bei der in Fig. 16 gezeigten Halbleiterspeichereinrichtung wird den source-Anschlüssen der Transistoren, die die Verstärkerschaltkreise NSA (NSA1, NSA2, . . .) bilden, ein Steuersignal ΦN anstelle des Massepotentials zugeführt. Das ist von der in Fig. 2 dargestellten Konstruktion verschieden. Das Signal ΦN wird als N-Leseverstärker- Treibersignal benutzt. Nun wird unter Bezugnahme auf das Signaldiagramm der Fig. 17 der Betrieb der Halbleiterspeichereinrichtung von Fig. 16 beschrieben.
Zum Zeitpunkt t1 fällt das Wortlade-/Ausgleichssignal (Vorladeanweisungssignal) ΦE auf "L", und die Bitleitungspaare BL1, /BL1 und BL2, /BL2 werden im schwebenden Zustand auf das Zwischenpotential eingestellt. Das Steuersignal ΦN wird auf dem Massepotentialpegel "L" eingestellt.
Zum Zeitpunkt t2 wird die Wortleitung WL1 ausgewählt, um ihr Potential anzuheben. Nahezu gleichzeitig steigt das Spaltenauswahlsignal Y1 auf "H" an. Der Anstieg des Potentials der Wortleitung WL1 bewirkt einen geringfügigen Anstieg der Potentiale der Bitleitungen BL1 und BL2. Es wird angenommen, daß die beiden Speicherzellen MC1,1 und MC2,1 den Wert "H" speichern.
Wenn das Spaltenauswahlsignal Y1 zum Zeitpunkt t2 auf "H" ansteigt, werden die Spaltenauswahlgatter 7 und 8 leitend, so daß die Latch- Knoten LN1 und /LN1 mit den internen Datenübertragungsleitungen IO und /IO verbunden werden. Dadurch wird das Potential der internen Datenübertragungsleitung IO höher als das der internen Datenübertragungsleitung /IO. Die Potentialdifferenz zwischen den internen Datenübertragungsleitungen IO und /IO wird vom Ausgabedifferenzverstärker (siehe Fig. 3) erfaßt und die Daten werden gelesen.
Zum Zeitpunkt t3 wird das Spaltenauswahlsignal Y1 auf "L" abgesenkt, um die Spaltenauswahlgatter 7 und 8 zu sperren.
Zum Zeitpunkt t4 steigt das Signal ΦN auf den Vcc-Pegel "H" an. Das Steuersignal ΦN ist mit den Source der Transistoren 9 und 10 verbunden. Dadurch werden die Source-Potentiale der Transistoren 9 und 10 größer als deren Gate-Potentiale, so daß die Verstärkerschaltkreise NSA1 und NSA2 in einen Warte- oder deaktivierten Zustand versetzt werden.
Zum Zeitpunkt t5 wird das Steuersignal ΦT auf "H" angehoben, um die Latch-Knoten LN1 und /LN1 des Verstärkerschaltkreises NSA mit den Bitleitungen BL1 und /BL1 zu verbinden, so daß die N-Leseverstärker mit den zugehörigen Bitleitungspaaren verbunden werden.
Zum Zeitpunkt t6 steigt das P-Leseverstärker-Treibersignal ΦP auf "H" an und das Steuersignal ΦN fällt auf "L" ab. Dadurch arbeiten die P- und N-Leseverstärker im jeweiligen Bitleitungspaar, um die Potentialdifferenz auf dem jeweiligen Bitleitungspaar zu verstärken.
Um die Daten "L" in die Speicherzelle MC1,1 zu schreiben, wird das Spaltenauswahlsignal Y1 zum Zeitpunkt t7 erneut auf "H" angehoben, um die internen Datenübertragungsleitungen IO und /IO mit dem Bitleitungspaar BL1 und /BL1 zu verbinden. Dadurch werden die Potentiale der Bitleitungen BL1 und /BL1 auf "L" bzw. "H" eingestellt.
Um die Daten aus der Speicherzelle MC2,1 zu lesen, wird anschließend das Spaltenauswahlsignal Y1 auf "L" gesenkt, und das interne Datenübertragungsleitungspaar IO und /IO wird auf das vorbestimmte Vorladepotential vorgeladen. Dann wird zum Zeitpunkt t8 das Spaltenauswahlsignal Y2 auf "H" eingestellt. Dadurch werden die Bitleitungen BL2 und /BL2 mit den internen Datenübertragungsleitungen IO und /IO verbunden, so daß die im Ladeschaltkreis enthaltene Hochziehstufe das Potential der internen Datenübertragungsleitung IO auf "H" und das Potential der internen Datenübertragungsleitung /IO auf "L" einstellt. Die Operationen zum Schreiben der Daten in die Speicherzelle MC1,1 und zum Auslesen der Daten aus der Speicherzelle MC2,1 sind ähnlich den oben unter Bezugnahme auf die Fig. 8 beschriebenen Operationen.
Zum Zeitpunkt t9 steigt das Vorladeanweisungssignal ΦE an, um auf die Schreib- und Leseoperation für die nächste Speicherzelle zu warten.
Eine langsame Änderung des Steuersignals ΦN vom Pegel "H" zum Pegel "L" zum Zeitpunkt t6, der in Fig. 17 dargestellt ist, verbessert die Empfindlichkeit der N-Leseverstärker, so daß die Erfassung und Verstärkung eines Speicherzellenwertes selbst dann sicher ausgeführt werden kann, wenn aufgrund eines erhöhten Integrationsgrades nur eine sehr geringe Potentialdifferenz erzeugt wird. Wenn der Erfassungsknoten und der Latch-Knoten des Verstärkerschaltkreises zu dem Zeitpunkt schnell miteinander verbunden werden, wenn das Steuersignal ΦT auf "H" ansteigt, erfaßt der Leseverstärker die geringe Potentialdifferenz möglicherweise nicht zuverlässig. In diesem Fall ist das Steuersignal ΦN auf "H" angestiegen und sinkt dann langsam auf "L" ab, selbst wenn das Steuersignal ΦT schnell ansteigt, wodurch die Potentialdifferenz in einem Bitleitungspaar zuverlässig erfaßt und verstärkt werden kann, selbst wenn die Potentialdifferenz sehr klein ist.
In jeder oben beschriebenen Ausführungsform wird die interne Datenübertragungsleitung IO mit der Bitleitung BL und die komplementäre interne Datenübertragungsleitung /IO mit der Bitleitung /BL verbunden. Demgegenüber kann man eine Konstruktion verwenden, bei der die interne Datenübertragungsleitung IO mit der komplementären Bitleitung /BL und die komplementäre interne Datenübertragungsleitung /IO mit der Bitleitung BL verbunden ist, so daß die in den Speicherzellen tatsächlich gespeicherten Daten und die externen Daten Din und Dout logisch invertiert sind. Ferner kann man eine Konstruktion benutzen, bei der der Dateneingabeanschluß und der Datenausgabeanschluß gemeinsam benutzt werden.
Hochintegrierte Halbleiterspeichereinrichtungen mit großen Speicherkapazitäten verwenden im allgemeinen eine geteilte Leseverstärkerkonstruktion, bei der benachbarte Speicherzellenfeldblöcke die Leseverstärker gemeinsam benutzen oder teilen, um die belegte Chipfläche zu reduzieren.
Fig. 18 zeigt die Konstruktion einer Halbleiterspeichereinrichtung mit einer herkömmlichen geteilten Leseverstärkerkonstruktion. Wie in Fig. 18 dargestellt ist, weist die Halbleiterspeichereinrichtung mit herkömmlichen geteilten Leseverstärkern Speicherzellenfeldblöcke MA und MB, einen geteilten Leseverstärkerschaltkreis SA, der zwischen den Speicherzellenfeldblöcken MA und MB gebildet ist, ein Verbindungsgatter TC, das von einem Blockauswahlsignal ΦL abhängig ist, um die jeweilige Spalte im Speicherzellenfeldblock MA mit dem geteilten Leseverstärkerschaltkreis SA zu verbinden, und ein Verbindungsgatter TGB, das vom Blockauswahlsignal ΦR abhängig ist, um die jeweilige Spalte im Speicherzellenfeldblock MB mit dem geteilten Leseverstärkerschaltkreis SA zu verbinden, auf. Im Betrieb dienen die Blockauswahlsignale ΦL und ΦR dazu, nur einen der Speicherzellenfeldblöcke mit dem geteilten Leseverstärkerschaltkreis SA zu verbinden, um das Potential der jeweiligen Spalte in einem ausgewählten Block zu erfassen und zu verstärken. Die Konfiguration für eine gemeinsame Benutzung des Leseverstärkers und des Ein- /Ausgabetestgatters nach der Erfindung kann auf diese herkömmliche geteilte Leseverstärkerkonstruktion angewandt werden.
Fig. 19 zeigt eine Gesamtkonstruktion der Halbleiterspeichereinrichtung nach einer weiteren Ausführungsform der Erfindung. Wie in Fig. 19 gezeigt ist, weist die Halbleiterspeichereinrichtung Speicherzellenfeldblöcke 3L und 3R, ein Lese-IO-Gatter 121a zum Verbinden der geradzahligen Spalten im Speicherzellenfeldblock 3L mit der internen Datenübertragungsleitung IOa, Spaltenauswahlgatter CSG1, die vom Blockauswahlsignal ΦL abhängig sind, zum Verbinden der geradzahligen Spalten im Speicherfeldblock 3L mit dem jeweiligen Lese-IO-Gatter 121a, ein Lese-IO-Gatter 121b, das für die ungeradzahligen Spalten in den Speicherzellenfeldblöcken 3L und 3R gebildet ist, Spaltenauswahlgatter CSG2, die vom Blockauswahlsignal ΦL abhängig sind, zum Verbinden der ungeradzahligen Spalten im Speicherfeldblock 3L mit dem Lese-IO-Gatter 121a, Spaltenauswahlgatter CSG3, die vom Blockauswahlsignal ΦR abhängig sind, zum Verbinden der ungeradzahligen Spalten im Speicherfeldblock 3R mit dem Lese-IO- Gatter 121b, Lese-IO-Gatter 121c, die für die geradzahligen Spalten im Speicherfeldblock 3R gebildet sind, und Spaltenauswahlgatter CSG4, die vom Blockauswahlsignal abhängig sind, zum Verbinden der geradzahligen Spalten im Speicherfeldblock 3R mit dem Lese-IO-Gatter 121c, auf.
Bei der in Fig. 19 dargestellten Halbleiterspeichereinrichtung sind die Lese-IO-Gatter alternierend in jedem Speicherfeldblock gebildet. Diese Konstruktion wird im allgemeinen als alternierend angeordnete geteilte Leseverstärkerkonstruktion bezeichnet. Bei dieser Konstruktion kann ein Lese-IO-Gatter für zwei Bitleitungspaare gebildet werden, so daß die Rahmenbedingungen für den Abstand der Lese-IO-Gatter weniger streng werden. Damit kann selbst bei einer hochintegrierten Halbleiterspeichereinrichtung eine ausreichende Fläche für die Lese-IO-Gatter benutzt werden.
Die in Fig. 19 dargestellte Halbleiterspeichereinrichtung weist ferner einen Auswahlschaltkreis MX1 zum Auswählen von einem der Lese-IO-Gatter 121a und 121b in Abhängigkeit vom niederwertigsten Spaltenadreßbit A0, einen Auswahlschaltkreis MX2, der vom niederwertigsten Spaltenadreßbit A0 abhängig ist, zum Auswählen von einem der Lese-IO-Gatter 121b und 121c, und einen Auswahlschaltkreis MX3, der von einem Blockauswahlbit (es kann das höchstwertige Zeilenadreßbit benutzt werden) R/L abhängig ist, zum Auswählen von einem der Blöcke (Auswahlschaltkreise MX1 und MX2), auf. Die Eingabe und Ausgabe der Daten wird über den Auswahlschaltkreis MX3 ausgeführt.
Die Fig. 20 zeigt eine spezielle Konstruktion des in Fig. 19 dargestellten Lese-IO-Gatters 121b. Wie in Fig. 20 gezeigt ist, weist das Lese-IO-Gatter 121b einen P-Leseverstärker PSA, der aus einem Paar kreuzgekoppelter p-Kanal MOS-Transistoren 151 und 152 besteht, und einen Vorladeschaltkreis 2a zum Vorladen und Ausgleichen der Potentiale der Knoten NDa und NDb auf ein vorbestimmtes Potential (VH) auf. Der Vorladeschaltkreis 2a weist dieselbe Konstruktion wie der Vorlade-/Ausgleichsschaltkreis (PE) auf, der im oben beschriebenen Vorlade-/Ausgleichsschaltkreis enthalten ist (siehe z. B. Fig. 11).
Das Lese-IO-Gatter 121b weist ferner eine Trenneinrichtung, die aus n-Kanal MOS-Transistoren 133 und 134 gebildet ist, zum Verbinden der Knoten NDa und NDb mit den Latch-Knoten LSa bzw. LSb in Abhängigkeit vom Steuersignal ΦT, n-Kanal MOS-Transistoren 131 und 132, die die Potentiale der Knoten NDa und NDb erfassen und die erfaßten Potentiale an den Knoten LSa und LSb verriegeln, und Spaltenauswahlgatter aus n-Kanal MOS-Transistoren 129 und 130, die von einem Spaltenauswahlsignal Yi abhängig sind, zum Verbinden der Latch-Knoten LSa und LSb mit internen Datenübertragungsleitungen LOb (/IO und IO) auf. Ein Leitungsanschluß der Transistoren 131 und 132 ist mit dem Massepotential Vss verbunden.
Fig. 21 zeigt die Konstruktion des Feldblocks 3L und des Lese-IO- Gatters 121a der Halbleiterspeichereinrichtung von Fig. 19. Der Speicherfeldblock 3L weist repräsentativ sowohl Bitleitungspaare BL1L, /BL1L und BL2L, /BL2L als auch Wortleitungen WL1L und WL2L auf. Die Speicherzellen sind entsprechend den Punkten gebildet, an denen die Wortleitungen WL1L und WL2L das Bitleitungspaar BL1L und /BL1L sowie das Bitleitungspaar BL2L und /BL2L schneiden. Die Speicherzellen MC1,1L und MC2,1L sind entsprechend der Kreuzung der Wortleitung WL1L mit der Bitleitung BL1L bzw. der Kreuzung der Wortleitung WL1L mit der Bitleitung BL2L gebildet. Die Speicherzellen MC1,2L und MC2,2L sind entsprechend der Kreuzung der Wortleitung WL2L mit der komplementären Bitleitung /BL1L bzw. der Kreuzung der Wortleitung WL2L mit der komplementären Bitleitung /BL2L gebildet.
Jede Speicherzelle MC weist ein Übertragungsgatter und einen Kondensator auf. Für das Bitleitungspaar BL1L und /BL1L ist ein Vorladeschaltkreis 2b gebildet, der die Potentiale der Bitleitungen BL1L und /BL1L auf ein vorbestimmtes Potential (VH) vorlädt und ausgleicht. Für das Bitleitungspaar BL2L und /BL2L ist ein Vorladeschaltkreis 2c gebildet. Die Vorladeschaltkreise 2b und 2c sind von einem Vorladeanweisungssignal REL abhängig, um ein entsprechendes Bitleitungspaar auf ein vorbestimmtes Potential VH vorzuladen. Wenn das Speicherzellenfeld 3L nicht ausgewählt ist, befindet sich das Vorladeanweisungssignal REL normalerweise in einem Zustand "H", so daß der Speicherzellenfeldblock 3L im vorgeladenen Zustand gehalten wird.
Das Lese-IO-Gatter 121a ist für die Bitleitungen BL2L und /BL2L geradzahliger Spalten gebildet. Das Auswahlgatter CSG1 ist zwischen dem Lese-IO-Gatter 121a und dem Bitleitungspaar BL2L, /BL2L gebildet. Das Auswahlgatter CSG1 weist n-Kanal MOS-Transistoren 125 und 126 auf, die in Abhängigkeit vom Blockauswahlsignal ΦL leitend werden. Das Blockauswahlgatter CSG1 verbindet das Bitleitungspaar BL2L und /BL2L mit den Erfassungsknoten NDb bzw. NDa des Lese-IO- Gatters 121a.
Für das Bitleitungspaar BL1L und /BL1L ist das Spaltenblockauswahlgatter CSG2 gebildet. Das Spaltenblockauswahlgatter CSG2 weist n-Kanal MOS-Transistoren 127 und 128 auf, die in Abhängigkeit vom Blockauswahlsignal ΦL leitend werden. Wenn das Spaltenblockauswahlgatter CSG2 leitend wird, verbindet es die Bitleitungen BL1L und /BL1L mit den Knoten NDb und NDa des Lese-IO-Gatters 121b.
Das Vorladeanweisungssignal REL wird vom Blockauswahlsignal ΦL und dem Vorladeanweisungssignal ΦE gebildet. Wenn das Blockauswahlsignal ΦL gleich "L" ist, wird das Vorladeanweisungssignal REL auf "H" gehalten, und die Vorladeschaltkreise 2c und 2b führen einen Vorlade-/Ausgleichsbetrieb aus. Wenn das Blockauswahlsignal ΦL nach "H" geht, erlaubt das Vorladeanweisungssignal REL den Durchgang des unveränderten Vorladeanweisungssignals ΦE. Dadurch vervollständigen die Vorladeschaltkreise 2b und 2c den Voladebetrieb.
Fig. 22 zeigt einen Schaltkreisabschnitt des Speicherfeldblocks 3R. In Fig. 22 ist repräsentativ der Abschnitt für zwei Spalten dargestellt. Wie in Fig. 22 gezeigt ist, weist der Speicherfeldblock 3R sowohl Bitleitungspaare BL1R, /BL1R und BL2R, /BL2R als auch Wortleitungen WL1R und WL2R auf. Die Speicherzellen MC1,1R und MC2,1R sind entsprechend den Kreuzungen der Wortleitung WL1R mit den Bitleitungen BL1R bzw. BL2R gebildet. Die Speicherzellen MC1,2R und MC2,2R sind entsprechend den Kreuzungen der Wortleitung WL2R mit den komplementären Bitleitungen /BL1R und /BL2R gebildet. Jede Speicherzelle MC weist eine dynamische Zelle vom 1-Transistor/1- Kondensator-Typ auf.
Für das Bitleitungspaar BL1R und /BL1R ist ein Vorladeschaltkreis 2d gebildet, und für das Bitleitungspaar BL2R und /BL2R ist ein Vorladeschaltkreis 2e gebildet. Die Vorladeschaltkreise 2d und 2e sind von einem Vorladeanweisungssignal REL abhängig, um ein entsprechendes Bitleitungspaar auf ein vorbestimmtes Potential (VH) vorzuladen und auszugleichen. Das Blockauswahlgatter CSG3 ist für das Bitleitungspaar BL1R und /BL1R gebildet. Das Blockauswahlgatter CSG3 weist n-Kanal MOS-Transistoren 136 und 135 auf, die vom Blockauswahlsignal ΦR abhängig sind und leitend werden, und die Bitleitungen BL1R und /BL1R mit den Knoten NDb und NDa des Lese-IO- Gatters 121a, das in Fig. 20 gezeigt ist, verbinden.
Für das Bitleitungspaar BL2R und /BL2R ist das Blockauswahlgatter CSG4 gebildet. Das Blockauswahlgatter CSG4 weist n-Kanal MOS- Transistoren 139 und 140 auf, die vom Blockauswahlsignal ΦR abhängen, um leitend zu werden und die Bitleitungen BL2R und /BL2R mit dem IO-Gatter 121c verbinden. Das Vorladeanweisungssignal ΦER wird vom Blockauswahlsignal ΦR und dem Vorladeanweisungssignal ΦE gebildet. Wenn der Block 3R ausgewählt ist, geht das Vorladeanweisungssignal DER nach "L", und die Vorladeschaltkreise 2d und 2e vervollständigen den Vorlade- und Ausgleichsbetrieb. Wenn sich der Block 3R im nicht-ausgewählten Zustand befindet, ist das Vorladeanweisungssignal DER gleich "H", und die Vorladeschaltkreise 2d und 2e setzen den Vorlade- und Ausgleichsbetrieb fort.
Die Lese-IO-Gatter 121a, 121b und 121c weisen dieselbe Konstruktion auf. Die Blockauswahlsignale ΦR und ΦL werden auf der Basls von z. B. dem höchstwertigen Bit eines Zeilenadreßsignals gebildet. Unter Bezugnahme auf die Fig. 23 erfolgt nun eine Beschreibung des Betriebs zum Lesen des Werts "H", der in der Speicherzelle MC1,1L im Speicherzellenfeldblock 3 gespeichert ist.
Das Vorlade-/Ausgleichssignal ΦE geht nach "L" und ein Speicherzyklus beginnt. Mit dem Anlegen eines Zeilenadreßsignals wird das höchstwertige Bit des Zeilenadreßsignals zum Auswählen des Speicherfeldblocks 3L herangezogen. Dann sinkt das Blockauswahlsignal ΦR auf "L", und der Speicherzellenfeldblock 3R wird von den Lese-IO-Gattern 121b und 121c elektrisch getrennt. Der vorgeladene Zustand wird im Speicherfeldblock 3R beibehalten.
Demgegenüber wird im Speicherzellenfeldblock 3L das Blockauswahlsignal ΦL im Zustand "H" gehalten, und jedes Bitleitungspaar im Speicherfeldblock 3L bleibt mit den Lese-IO- Gattern 121a und 121b verbunden.
Dann wird das Potential der Wortleitung WL1L durch ein Ausgangssignal des Zeilendekoders auf "H" angehoben. Dadurch werden die in den Speicherzellen MC1,1L und MC2,1L gespeicherten Daten auf die Bitleitungen BL1L bzw. BL2L ausgelesen. Das Potential der Bitleitung BL1L steigt geringfügig an. Cleichzeitig mit oder unmittelbar nach dem Anstieg des Potentials der Wortleitung WL1L wird das Spaltenauswahlsignal Y1 auf "H" angehoben. Das Trennsteuersignal ΦT befindet sich im Zustand "L". Die Latch-Knoten LSa und LSb sind mit den internen Datenübertragungsleitungen /IO bzw. IO (IOa und IOb) verbunden.
Der Knoten NDb empfängt das Potential der Bitleitung BL1L. Der Knoten NDa weist dasselbe Potential wie die komplementäre Bitleitung /BL1L auf. Dadurch wird die Leitfähigkeit des Transistors 131 höher als die des Transistors 132. Folglich wird das Potential der internen Datenübertragungsleitung IO größer als das Potential der internen Datenübertragungsleitung /IO. Der mit diesen internen Datenübertragungsleitungen IO und /IO (IOa und IOb) verbundene Differenzverstärker (siehe z. B. Fig. 3) ermittelt, daß die in die Speicherzelle MC1,1L eingeschriebene Information gleich "H" ist. Auf diese Weise wird der Wert "H" gelesen.
Dann ändert sich das Spaltenauswahlsignal Y1 nach "L", um die Bitleitungen BL1L und /BL1L von den Leitungen IO und /IO zu trennen. Nach dem Abfall des Spaltenauswahlsignals Y1 steigen das Trennsteuersignal ΦT und das P-Leseverstärker-Aktivierungssignal ΦP auf "H" an. Damit werden der P-Leseverstärker PSA und der kreuzgekoppelte n-Leseverstärker (Transistoren 131, 132, 133 und 134) aktiviert, um die Potentiale auf den Bitleitungen BL1L und /BL1L differentiell zu verstärken. Der Wert des "H"-Potentials wird in die Speicherzelle MC1,1L zurückgeschrieben, um die ausgelesenen Daten wiederherzustellen.
Für den Fall, daß die ausgewählte Speicherzelle MC1,1L den Wert "L" speichert, wird der Lesebetrieb in ähnlicher Weise ausgeführt und der Wert "L" mit hoher Geschwindigkeit ausgelesen. Auch beim Betrieb zum Schreiben der Daten in die Speicherzelle MC1,1 wird das Schreiben der Daten in die ausgewählte Speicherzelle im ausgewählten Speicherfeldblock in einer Weise ausgeführt, die ähnlich dem oben mit Bezugnahme auf die Fig. 9, 14 und 17 beschriebenen Schreiben ist.
In Übereinstimmung mit der Konstruktion dieses geteilten Lese-IO- Gatters mit alternierender Anordnung kann ein Zeilentestschaltkreis zwischen den Auswahlschaltkreisen MX1 und MX2 und den Lese-IO- Gattern 121a, 121b und 121c bei der in Fig. 19 gezeigten Konstruktion angeordnet sein, so daß eine Konstruktion zum Ausführen des Tests der Speicherzellen in einer Zeile in einem Speicherfeldblock erzielt werden kann. In diesem Fall ist einfach ersichtlich, daß Daten mit verschiedenen Datenmustern in einen Speicherfeldblock geschrieben und aus diesem ausgelesen werden können. Differenzverstärker zum Ausgeben der Daten können in jedem der internen Datenübertragungsleitungspaaren IOa, IOb und IOc gebildet sein.
Die Fig. 24 bis 26 zeigen die Konstruktionen des Hauptteils einer Halbleiterspeichereinrichtung nach einer weiteren Ausführungsform der Erfindung. Die in den Fig. 24 bis 26 gezeigten Konstruktionen entsprechen denen in den Fig. 20 bis 22.
Wie in Fig. 24 dargestellt ist, weist das Lese-IO-Gatter 191b eine ähnliche Konstruktion wie das in Fig. 20 gezeigte Lese-IO-Gatter auf, außer daß der P-Leseverstärker PSA nicht gebildet ist. Damit weist das Lese-IO-Gatter 191b nur den Verstärkerschaltkreis NSA, der als N-Leseverstärker und als Lesegatter arbeiten kann, und den Vorladeschaltkreis 2a auf.
Fig. 25 zeigt eine Konstruktion entsprechend dem Speicherfeldblock 3L, bei der die Knoten E und F mit den in Fig. 24 dargestellten Knoten E bzw. F verbunden sind. Die in Fig. 25 gezeigte Konstruktion, bei der der Vorladeschaltkreis und der P- Leseverstärker für jedes Bitleitungspaar gebildet sind, unterscheidet sich von der in Fig. 21 gezeigten Anordnung. Genauer gesagt sind der Vorladeschaltkreis 2b und der P-Leseverstärker PSA1L für das Bitleitungspaar BL1L und /BL1L und ein Vorladeschaltkreis 2c und ein P-Leseverstärker PSA2L für das Bitleitungspaar BL2L und /BL2L gebildet.
Das Lese-IO-Gatter 191a weist dieselbe Konstruktion wie das in Fig. 24 dargestellte Gatter 191b auf.
Fig. 26 zeigt eine Konstruktion für den Speicherzellenfeldblock 3R. Die Knoten G und H in Fig. 26 sind mit den in Fig. 24 gezeigten Knoten G und H verbunden. Auch bei der in Fig. 26 dargestellten Konstruktion sind ähnlich wie bei der Konstruktion von Fig. 25 der Vorladeschaltkreis und der P-Leseverstärker für jedes Bitleitungspaar im Speicherfeldblock 3R gebildet. Ein Vorladeschaltkreis 2d und ein P-Leseverstärker PSA1R sind für das Bitleitungspaar BL1R und /BL1R gebildet, und ein Vorladeschaltkreis 2e und ein P-Leseverstärker PSA2R sind für das Bitleitungspaar BL2R und /BL2R gebildet. Das Lese-IO-Gatter 191c weist dieselbe Konstruktion wie das in Fig. 24 dargestellte Lese-IO-Gatter 191b auf.
Um einen Wert mit einem vollständigen "H"-Pegel (d. h. dem Pegel der Versorgungsspannung Vcc) in eine Speicherzelle MC zu schreiben, ist es notwendig, die Bitleitung (BL oder /BL), die mit der ausgewählten Speicherzelle MC verbunden ist, ausreichend auf den Pegel der Versorgungsspannung Vcc zu laden. Das Aufladen der Bitleitung auf den "H" -Pegel wird vom P-Leseverstärker ausgeführt.
Bei der in den Fig. 20 bis 22 dargestellten Konstruktion wird der vom P-Leseverstärker PSA erfaßte und verstärkte "H" -Pegel über das Blockauswahlgatter CSG zur entsprechenden Bitleitung übertragen. Um das Potential auf dem Pegel der Versorgungsspannung Vcc zur entsprechenden Bitleitung zu übertragen, ist es notwendig, das Blockauswahlsignal ΦR oder ΦL auf den Pegel Vcc+Vth zu treiben, wobei Vth die Schwellenspannung des MOS-Transistors darstellt, der das Blockauswahlgatter bildet.
In einer hochintegrierten Halbleiterspeichereinrichtung mit großer Speicherkapazität weisen die Transistoren geringere Größen auf, so daß kleinere ihnen zugeführte Spannungen im Hinblick auf die Durchbrucheigenschaften bevorzugt werden. Um ein Signal mit erhöhtem Pegel Vcc+Vth zu erzielen, ist im allgemeinen ein Boost-Schaltkreis erforderlich. Die Verwendung eines solchen Boost-Schaltkreises ist im Hinblick auf eine Verminderung der belegten Chipfläche und die Leistungsaufnahme jedoch ungünstig.
Bei der in den Fig. 24 bis 26 gezeigten Konstruktion wird ein P- Leseverstärker für jedes Bitleitungspaar gebildet. Das stellt den Anstieg des Potentials der Bitleitung auf den Pegel der Versorgungsspannung Vcc ohne einen Signalverlust im Blockauswahlgatter sicher.
Die in den Fig. 24 bis 26 gezeigte Halbleiterspeichereinrichtung arbeitet in ähnlicher Weise wie oben unter Bezugnahme auf die Fig. 20 bis 22 beschrieben worden ist, außer daß die P-Leseverstärker nur im ausgewählten Speicherfeldblock arbeiten.
Fig. 27 zeigt die Konstruktion einer Halbleiterspeichereinrichtung nach einer weiteren Ausführungsform der Erfindung. Fig. 27 zeigt nur einen Schaltkreisabschnitt, der zu einem Paar von Bitleitungen gehört. Wie in Fig. 27 gezeigt ist, weist das Speicherzellenfeld MA drei Speicherblöcke B1, B2 und B3 auf. Die Anzahl der im Speicherzellenfeld MA enthaltenen Speicherblöcke kann beliebig sein. Der Speicherblock B1 weist ein Paar von Bitleitungen BLa und /BLa, der Speicherblock B2 ein Paar von Bitleitungen BLb und /BLb und der Speicherblock B3 ein Paar von Bitleitungen BLc und /BLc auf.
Die in Fig. 27 dargestellte Halbleiterspeichereinrichtung weist ferner ein Paar von Hauptbitleitungen MBL und /MBL, die gemeinsam für die Speicherblöcke B1-B3 gebildet sind, und ein Lese-IO-Gatter 291, das für das Hauptbitleitungspaar MBL und /MBL gebildet ist, auf. Die Bitleitungspaare BLa und /BLa, BLb und /BLb sowie BLc und /BLc der Speicherblöcke B1-B3 sind über die Blockauswahlgatter BSGa, BSGb und BSGc mit dem Hauptbitleitungspaar MBL und /MBL verbunden.
Die Blockauswahlgatter BSGa, BSGb und BSGc werden in Abhängigkeit von den Blockauswahlsignalen ΦBS1, ΦBS2 und ΦBS3 leitend. Die Blockauswahlsignale ΦBS1-ΦBS3 werden durch Dekodieren von z. B. den höchst- oder niederwertigsten zwei Bit eines Zeilenadreßsignals erzeugt. Das Lese-IO-Gatter 291 weist eine ähnliche Konstruktion auf, wie sie in Fig. 2 gezeigt ist.
Mit einem Anstieg der Anzahl von Speicherzellen, die mit einem Bitleitungspaar (BL oder /BL) verbunden sind, steigt die Streukapazität an, die zu einer Bitleitung gehört. Das ist ein Hindernis für einen Hochgeschwindigkeitsbetrieb. Um dieses Hindernis zu vermeiden wird die folgende Anordnung benutzt. Die Bitleitungen können in eine Mehrzahl von Blöcken unterteilt werden, und nur die Bitleitungen eines Blockes werden mit den Hauptbitleitungen verbunden. Bei dieser Konstruktion wird die Anzahl der Speicherzellen, die mit den Hauptbitleitungen MBL und /MBL verbunden sind, kleiner, so daß die parasitäre Kapazität, die zur Hauptbitleitung (MBL oder /MBL) gehört, vermindert werden kann. Das ermöglicht einen Hochgeschwindigkeitsbetrieb.
Die somit konstruierte und in Fig. 27 dargestellte hierarchische Bitleitungsstruktur führt zu einer Halbleiterspeichereinrichtung mit höherer Arbeitsgeschwindigkeit. Der Betrieb der Halbleiterspeichereinrichtung mit hierarchischer Bitleitungsstruktur ist ähnlich dem Betrieb einer Halbleiterspeichereinrichtung mit teilweiser Aktivierung, die eine Mehrzahl von Speicherzellenblöcken aufweist.
Die in Fig. 27 dargestellte hierarchische Bitleitungsstruktur kann in Kombination mit der in den Fig. 20 bis 26 dargestellten geteilten Leseverstärkerkonstruktion benutzt werden.
Im Lese-IO-Gatter kann der P-Leseverstärker anstelle des N- Verstärkerschaltkreises als Lesegatter verwendet werden.
Die technischen Vorteile der Erfindung können folgendermaßen zusammengefaßt werden.
  • 1) Durch die Schaffung des Trenntransistors kann der Leseverstärker als Lesegatter verwendet werden. Daher kann eine Halbleiterspeichereinrichtung mit hoher Arbeitsgeschwindigkeit implementiert werden, ohne die Chipfläche zu vergrößern.
  • 2) Der Leseverstärker dient auch als Lesegatter. Im Testmodus werden ferner die Daten einer Mehrzahl von Speicherzellen auf die internen Datenübertragungsleitungen ausgelesen, die auf ein vorbestimmtes Potential vorgeladen worden sind, und es wird in Übereinstimmung mit den Potentialen der internen Datenübertragungsleitungen ermittelt, ob diese Speicherzellen einen Defekt aufweisen. Daher kann eine Halbleiterspeichereinrichtung mit verminderter Testzeit implementiert werden, ohne die Chipfläche zu vergrößern.

Claims (31)

1. Halbleiterspeichereinrichtung, aufweisend
ein Speicherzellenfeld (3; 3R, 3L; MA) mit einer Mehrzahl von Speicherzellen (MC), die in Zeilen und Spalten angeordnet sind, eine Mehrzahl von Bitleitungspaaren (BL, /BL), die entsprechend den Spalten des Feldes gebildet sind und mit denen die Speicherzellen einer entsprechenden Spalte gekoppelt sind,
eine Mehrzahl von ersten Leseverstärkereinrichtungen (NSA), die entsprechend dem jeweiligen Bitleitungspaar gebildet sind, zum Lesen und Verstärken einer Potentialdifferenz zwischen dem zugehörigen Bitleitungspaar, wobei jede der ersten Leseverstärkereinrichtungen einen Leseknoten zum Erfassen der Potentialdifferenz zwischen dem zugehörigen Bitleitungspaar und einen Ausgabeknoten (LN, /LN) zum Ausgeben eines Ausgangssignals, das die so erfaßte Potentialdifferenz angibt, aufweist,
einen Datenübertragungsbus (IO, /IO) zum Übertragen von Daten, eine Mehrzahl von Spaltenauswahlgattern (7, 8, 13, 14; CSG; 47, 48, 62, 63), die von einem Spaltenauswahlsignal abhängig sind, zum Verbinden des Ausgabeknotens der ersten Leseverstärkereinrichtung, die entsprechend einem ausgewählten Bitleitungspaar gebildet ist, das vom Spaltenauswahlsignal festgelegt ist, mit dem Datenübertragungsbus, und
eine Betriebssteuereinrichtung (11, 12, 17, 18; 60, 61, 66, 67), die von einem Trennsteuersignal (ΦT) abhängig ist, zum Deaktivieren des Verstärkungsbetriebs der jeweiligen ersten Leseverstärkereinrichtung, während der Lesebetrieb der jeweiligen Leseverstärkereinrichtung aktiviert wird.
2. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Betriebssteuereinrichtung (11, 12, 17, 18; 60, 61, 66, 67) eine Mehrzahl von Trennelementen aufweist, wobei jeweils eines zwischen dem Leseknoten und dem Ausgang der jeweiligen Leseverstärkereinrichtung gebildet ist, zum selektiven Trennen des zugehörigen Leseknotens vom zugehörigen Ausgabeknoten in Abhängigkeit vom Trennsteuersignal.
3. Halbleiterspeichereinrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Leseverstärkereinrichtung Transistoren (9, 10, 15, 16; 49, 50, 64, 65) aufweist, deren Gates und deren erste Leitungsanschlüsse kreuzgekoppelt sind, wobei ihre Gates den Leseknoten und ihre ersten Leitungsanschlüsse den Ausgabeknoten darstellen.
4. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 3, gekennzeichnet durch eine Mehrzahl von zweiten Leseverstärkereinrichtungen (PSA), die entsprechend der Mehrzahl von Bitleitungspaaren gebildet sind, zum Erfassen und Verstärken der Potentialdifferenz zwischen einem zugehörigen Bitleitungspaar, wobei die Betriebssteuereinrichtung den Verstärkungsbetrieb der ersten Leseverstärkereinrichtungen aktiviert, nachdem die zweiten Leseverstärkereinrichtungen für den Lese- und Verstärkungsbetrieb aktiviert worden sind.
5. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Betriebssteuereinrichtung eine Einrichtung (11, 12, 17, 18; 60, 61, 66, 67) zur Ermöglichung eines langsamen Verstärkungsbetriebs der jeweiligen ersten Leseverstärkereinrichtung aufweist.
6. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 5, gekennzeichnet durch eine Einrichtung (ΦN) zur Deaktivierung sowohl des Lese- als Verstärkungsbetriebs der ersten Leseverstärkereinrichtungen und zur Ermöglichung eines langsamen Verstärkungs- und Lesebetriebs der ersten Leseverstärkereinrichtungen.
7. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 6, gekennzeichnet durch eine Ladeeinrichtung (4) zum Vorladen des Datenübertragungsbus auf ein vorbestimmtes Potential und zum Zuführen eines Stroms an den Datenübertragungsbus in einem anderen Betriebsmodus als dem Datenschreibmodus, bei dem Daten in eine ausgewählte Speicherzelle geschrieben werden.
8. Halbleiterspeichereinrichtung nach Anspruch 7, dadurch gekennzeichnet, daß der Datenübertragungsbus ein Paar von Datenbusleitungen (IO, /IO) aufweist, und die Ladeeinrichtung eine Stromzuführungseinrichtung (37, 38, 39, 40) zum Zuführen desselben Stroms an das Paar von Datenbusleitungen aufweist.
9. Halbleiterspeichereinrichtung nach Anspruch 7, dadurch gekennzeichnet, daß
der Datenübertragungsbus ein Paar von Datenleitungen (IO, /IO) aufweist, und
die Ladeeinrichtung ein erstes Transistorelement (38) mit einem Leitungsanschluß, der mit der ersten Leitung des Datenbusleitungspaars verbunden ist, und einem Steuer-Gate, das mit der zweiten Leitung des Datenbusleitungspaars verbunden ist,
ein zweites Transistorelement (39) mit einem Leitungsanschluß, der mit der zweiten Leitung des Datenbusleitungspaars verbunden ist, und einem Steuer-Gate, das mit der ersten Leitung des Datenbusleitungspaars verbunden ist,
ein drittes Transistorelement (37), das parallel zum ersten Transistorelement gebildet ist, mit einem Leitungsanschluß und einem Steuer-Gate, die jeweils mit der ersten Leitung des Datenbusleitungspaars verbunden sind,
ein viertes Transistorelement (40), das parallel zum zweiten Transistorelement gebildet ist, mit einem Leitungsanschluß und einem Steuer-Gate, die jeweils mit der zweiten Leitung des Datenbusleitungspaars verbunden sind, und
ein fünftes Transistorelement (35, 36) zum Verbinden des ersten, zweiten, dritten und vierten Transistorelements mit einer ersten Spannungsversorgung (Vcc) in Abhängigkeit von einem Modusbestimmungssignal (ΦA), das einen anderen Betriebsmodus als den Datenschreibbetrieb angibt, aufweist.
10. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 9, gekennzeichnet durch
eine Spaltenauswahl-Steuereinrichtung (402, 405) zum Aktivieren aller der Mehrzahl von Spaltenauswahlgattern, um alle Ausgabeknoten in Abhängigkeit von einem Testmodus-Anweisungssignal mit dem Datenübertragungsbus zu verbinden, um die Daten der Speicherzellen einer ausgewählten Zeile gleichzeitig zu übertragen,
eine Dateneinstelleinrichtung (6) zum Vorladen des Datenübertragungsbus auf einen Potentialpegel entsprechend einem Wert, den alle Speicherzellen der ausgewählten Zeile speichern sollen, und
eine Testeinrichtung (5), die vom Potentialpegel auf dem Datenübertragungsbus und dem Testmodus-Anweisungssignal abhängig ist, zum Prüfen, ob unter den Speicherzellen der ausgewählten Zeile eine defekte Speicherzelle vorhanden ist.
11. Halbleiterspeichereinrichtung nach einem der Ansprüche 7 bis 10, dadurch gekennzeichnet, daß die Ladeeinrichtung im Testmodusbetrieb und dem Datenschreibmodusbetrieb deaktiviert ist.
12. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß
das Speicherzellenfeld (3) eine Mehrzahl von Spaltengruppen aufweist, und
der Datenübertragungsbus eine Mehrzahl von Datenleitungen (IO, /IO, IO2, /IO2), die entsprechend der jeweiligen Spaltengruppe gebildet sind, aufweist, und wobei
die Speichereinrichtung eine Datenbus-Auswahleinrichtung (G21), die von einem Spaltengruppen-Bestimmungssignal (ΦRA, ΦRB) abhängig ist, zum Auswählen einer entsprechenden Datenleitung aus der Mehrzahl von Datenleitungen und eine Ein-/Ausgabeeinrichtung (6) zum Empfangen und Zuführen internen Daten von und an die Datenbus- Auswahleinrichtung aufweist.
13. Halbleiterspeichereinrichtung nach Anspruch 12, gekennzeichnet durch eine Testdaten-Eingabeeinrichtung (922), die von einem Testmodus- Bestimmungssignal (TWDE) abhängig ist, zum Erzeugen von Testdaten auf der Mehrzahl von Datenleitungen.
14. Halbleiterspeichereinrichtung nach Anspruch 12 oder 13, gekennzeichnet durch eine Einrichtung (405) zum Deaktivieren der Datenleitungs- Auswahleinrichtung (921), um im Testbetriebsmodus jede Datenleitung von der Ein-/Ausgabeeinrichtung zu trennen.
15. Halbleiterspeichereinrichtung nach Anspruch 12, dadurch gekennzeichnet, daß
jede Spaltenleitung ein Bitleitungspaar (BL, /BL), das zueinander komplementäre Daten überträgt, und jede Datenleitung ein Signalleitungspaar (IO1, /IO1, IO2, /IO2) umfaßt, das zueinander komplementäre Daten überträgt, und wobei die
Halbleiterspeichereinrichtung eine Dateneinstelleinrichtung (922) umfaßt, die von einem Testmodus-Bestimmungssignal (/TWDE) abhängig ist, zum Einstellen der Busleitungen auf einen Potentialpegel entsprechend Daten, die beim Auslesen einer ausgewählten Speicherzelle erwartet werden,
eine Steuereinrichtung (405), die von einem Testmodus- Bestimmungssignal (WE, CAS, RAS; LTE) abhängig ist, zum Aktivieren der Spaltenauswahleinrichtung, um alle Spalten im Speicherzellenfeld auszuwählen, die eine ausgewählte Zeile kreuzen, und
eine Testeinrichtung (5), die Signale auf den Busleitungen empfängt und vom Testmodus-Bestimmungssignal (/LTE) abhängig ist, zum Erfassen, ob in der ausgewählten Zeile eine defekte Speicherzelle vorhanden ist, aufweist.
16. Halbleiterspeichereinrichtung nach Anspruch 15, dadurch gekennzeichnet, daß die Testeinrichtung (5)
eine Mehrzahl von Gattereinrichtungen (8, 99), die entsprechend dem jeweiligen Signalleitungspaar gebildet sind, zum Erfassen der logischen Übereinstimmung oder Nicht-Übereinstimmung von Signalen auf dem zugehörigen Signalleitungspaar, und
ein Erfassungsgatter (100), das von den Ausgangssignalen der Mehrzahl von Gattereinrichtungen abhängig ist, zum Erzeugen eines Fehlersignals, das die Existenz einer defekten Speicherzelle anzeigt, wenn eine der Mehrzahl von Gattereinrichtungen die logische Übereinstimmung der Signale angibt, aufweist.
17. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß das Speicherzellenfeld eine Mehrzahl von Zeilenblöcken (3L, 3R) aufweist, und die Speichereinrichtung eine Mehrzahl von Spaltenverbindungseinrichtungen (CSG1, CSG2, CSG3, CSG4) aufweist, die von einem Zeilenblock-Bestimmungssignal (ΦL, ΦR) abhängig sind, zum Verbinden einer zugehörigen Spalte in einem festgelegten Block mit den Erfassungsknoten der ersten Leseverstärkereinrichtungen.
18. Halbleiterspeichereinrichtung nach Anspruch 17, dadurch gekennzeichnet, daß die Mehrzahl von Verbindungseinrichtungen alternierend an beiden Enden der Spaltenleitungen in einem Zeilenblock angeordnet sind, so daß alternierende erste Leseverstärker der Mehrzahl erster Leseverstärker zwischen benachbarten Blocks geteilt werden.
19. Halbleiterspeichereinrichtung nach Anspruch 18, gekennzeichnet durch eine Mehrzahl von zweiten Leseverstärkereinrichtungen (PSA), die entsprechend der jeweiligen ersten Leseverstärkereinrichtung und zwischen einer zugehörigen Verbindungseinrichtung und dem Erfassungsknoten gebildet sind, zum Erfassen und Verstärken des Signalpotentials der zugehörigen Spaltenleitung, so daß alternierende zweite Leseverstärkereinrichtungen der Mehrzahl zweiter Leseverstärkereinrichtungen zwischen benachbarten Zeilenblöcken geteilt werden.
20. Halbleiterspeichereinrichtung nach Anspruch 18, gekennzeichnet durch eine Mehrzahl von zweiten Leseverstärkereinrichtungen (PSA), die für jede entsprechende Spaltenleitung im jeweiligen Zeilenblock gebildet sind.
21. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß
jede Spaltenleitung eine Mehrzahl von Subspaltenleitungen (BLa, /BLa, BLb, /BLb, BLc, /BLc), die jeweils einen Teil der Speicherzellen der entsprechenden Spalte koppeln, und eine Hauptspaltenleitung (MBL), die mit dem Erfassungsknoten einer zugehörigen ersten Leseverstärkereinrichtung verbunden ist, aufweist, und daß
die Halbleiterspeichereinrichtung eine Mehrzahl von Verbindungseinrichtungen (BSGa, BSGb, BSGc) aufweist, die von einem Subspaltengruppen-Bestimmungssignal (ΦBS1, ΦBS2, ΦBS3) abhängig sind, zum Verbinden einer festgelegten Subspaltenleitung mit der zugehörigen Hauptspaltenleitung.
22. Halbleiterspeichereinrichtung, aufweisend
ein Speicherzellenfeld (3; 3R, 3L; MA) mit einer Mehrzahl von Speicherzellen (MC), die in Zeilen und Spalten angeordnet sind, eine Mehrzahl von Bitleitungspaaren (BL, /BL), die entsprechend den Spalten des Feldes gebildet sind und mit denen die Speicherzellen einer entsprechenden Spalte gekoppelt sind,
einen Datenübertragungsbus (IO, /IO; IO1, /IO1, IO2, /IO2; IOa, IOb, IOc) zum Übertragen von Daten,
eine geteilte Schaltkreiseinrichtung (1; 121a, 121b, 121c; 191a, 191b, 191c) zwischen jeweiligen Bitleitungspaaren und dem Datenübertragungsbus zum Erfassen und Verstärken der Potentialdifferenz zwischen einem zugehörigen Paar von Bitleitungen; eine Mehrzahl von Spaltenauswahlgattern (7, 8, 13, 14; CSG; 47, 48, 62, 63; 129, 130; 161, 162), die von einem Spaltenauswahlsignal abhängig sind, zum Verbinden des Ausgangs der geteilten Schaltkreiseinrichtung, die entsprechend einem ausgewählten Bitleitungspaar gebildet ist, das vom Spaltenauswahlsignal festgelegt ist, mit dem Datenübertragungsbus, und
eine Steuereinrichtung (11, 12, 17, 18; 60, 61, 66, 67; 133, 134; 165, 166) zum selektiven Steuern der geteilten Schaltkreiseinrichtung für einen Verstärkungs- und Lesebetrieb, wobei im Verstärkungsbetrieb die Potentialdifferenz zwischen dem zugehörigen Paar von Bitleitungen mit einem Signal am Ausgang, das auf die Bitleitungen rückgekoppelt wird, verstärkt wird, und im Lesebetrieb das Signal auf dem zugehörigen Paar von Bitleitungen, das im Verstärkungsbetrieb dem Ausgang zugeführt wird, gesperrt wird.
23. Halbleiterspeichereinrichtung, aufweisend
ein Speicherzellenfeld (3; 3R, 3L; MA) mit einer Mehrzahl von Speicherzellen (MC), die in Zeilen und Spalten angeordnet sind, eine Mehrzahl von Bitleitungspaaren (BL, /BL), die entsprechend den Spalten des Feldes gebildet sind und mit denen die Speicherzellen einer entsprechenden Spalte gekoppelt sind,
eine Mehrzahl von ersten Leseverstärkereinrichtungen (PSA), die entsprechend der Mehrzahl von Bitleitungspaaren gebildet sind, zum Lesen und Verstärken der Potentialdifferenz auf dem zugehörigen Bitleitungspaar,
eine Mehrzahl von zweiten Leseverstärkereinrichtungen (NSA, 131, 132; 163, 164), die entsprechend den Bitleitungspaaren gebildet sind, zum Lesen und Verstärken der Potentialdifferenz auf dem zugehörigen Bitleitungspaar und zum Abgeben eines Ausgangssignals, das die so erfaßte Potentialdifferenz angibt,
einen Datenübertragungsbus (IO, /IO; IO1, /IO1, IO2, /IO2; IOa, IOb, IOc) zum Übertragen von Daten,
eine Mehrzahl von Spaltenauswahlgattern (7, 8, 13, 14; CSG; 47, 48, 62, 63; 133, 134; 163, 164), die von einem Spaltenauswahlsignal abhängig sind, zum Verbinden eines Ausgabeknotens einer zweiten Leseverstärkereinrichtung, die entsprechend einem ausgewählten Bitleitungspaar gebildet ist, das vom Spaltenauswahlsignal festgelegt ist, mit dem Datenübertragungsbus, und
eine Schaltkreiseinrichtung (11, 12, 17, 18; 60, 61, 66, 67; 133, 134; 163, 164), die von einem Steuersignal abhängig ist, zur Neukonfigurierung der jeweiligen zweiten Leseverstärkereinrichtung, um ihren Verstärkungsbetrieb zu deaktivieren und ihren Lesebetrieb zu aktivieren.
24. Halbleiterspeichereinrichtung, aufweisend
eine Mehrzahl von Speicherzellen (MC), die in Zeilen und Spalten angeordnet sind,
eine Mehrzahl von Bitleitungspaaren (BL, /BL), die in Spalten angeordnet sind, wobei jedes Bitleitungspaar mit den Speicherzellen verbunden ist, die in der entsprechenden Spalte angeordnet sind, eine Mehrzahl von Datenübertragungseinrichtungen (NSA), die in Spalten angeordnet sind, wobei jede Datenübertragungseinrichtung einen ersten Verbindungsknoten, einen zweiten Verbindungsknoten, einen Potentialknoten, einen ersten Steuerknoten, der mit der ersten Bitleitung eines entsprechenden Bitleitungspaars verbunden ist, und
einen zweiten Steuerknoten, der mit der zweiten Bitleitung des entsprechenden Bitleitungspaars verbunden ist, aufweist, wobei jede Datenübertragungseinrichtung (a) einen ersten Transistor (11, 17; 60, 66; 133; 163), der zwischen den ersten Verbindungsknoten und den ersten Steuerknoten geschaltet ist und eine Steuerelektrode aufweist, die ein Steuersignal empfängt, (b) einen zweiten Transistor (12, 18; 61, 67; 134; 164), der zwischen den zweiten Verbindungsknoten und den zweiten Steuerknoten geschaltet ist und eine Steuerelektrode aufweist, die das Steuersignal empfängt, (c) einen dritten Transistor (9, 15; 49, 64; 131; 163), der zwischen den ersten Verbindungsknoten und den Potentialknoten geschaltet ist und eine Steuerelektrode aufweist, die mit dem zweiten Steuerknoten verbunden ist, und (d) einen vierten Transistor (10, 16; 50, 65; 132; 164), der zwischen den zweiten Verbindungsknoten und den Potentialknoten geschaltet ist und eine Steuerelektrode aufweist, die mit dem ersten Steuerknoten verbunden ist, aufweist,
ein Paar von Datenübertragungsleitungen (SO, /IO; IO1, /IO1, IO2, /IO2; IOa, IOb, IOc) zum Übertragen von Daten,
eine Mehrzahl von Spaltenauswahlgattereinrichtungen (7, 8, 13, 14; CSG; 47, 48, 62, 63; 129, 130; 161, 162), die in Spalten angeordnet sind, wobei jede Spaltenauswahlgattereinrichtung (a) einen ersten Übertragungstransistor (7; 47; 62; 129, 161), der zwischen eine Datenübertragungsleitung des Datenübertragungsleitungspaars und den ersten Verbindungsknoten der zugehörigen Datenübertragungseinrichtung geschaltet ist und dessen Steuerelektrode ein Spaltenauswahlsignal empfängt, und (b) einen zweiten Übertragungstransistor (8, 14; 48; 63; 130, 162), der zwischen die andere Datenübertragungsleitung des Datenübertragungsleitungspaars und den zweiten Verbindungsknoten der zugehörigen Datenübertragungseinrichtung geschaltet ist und dessen Steuerelektrode das Spaltenauswahlsignal empfängt, aufweist.
25. Halbleiterspeichereinrichtung nach Anspruch 24, dadurch gekennzeichnet, daß der dritte und vierte Transistor jeweils einen n-Kanal Feldeffekttransistor mit isoliertem Gate aufweist und der Potentialknoten ein Massepotential empfängt.
26. Halbleiterspeichereinrichtung nach Anspruch 24, dadurch gekennzeichnet, daß der dritte und vierte Transistor jeweils einen n-Kanal Feldeffekttransistor mit isoliertem Gate aufweist und der Potentialknoten ein Leseverstärker-Aktivierungssignal (ΦN) empfängt, dessen Abfallrate so gesteuert wird, daß sie gleich einer ersten Rate ist, um die Empfindlichkeit des Leseverstärkers zu erhöhen, der durch den dritten und vierten Transistor gebildet wird, wenn das Steuersignal den ersten und zweiten Transistor durchschaltet.
27. Halbleiterspeichereinrichtung nach einem der Ansprüche 24 bis 26, gekennzeichnet durch eine Einrichtung (404) zum Erzeugen des Steuersignals mit einem ersten Pegel, um im Datenlesebetrieb den ersten und zweiten Transistor zu sperren, wenn das Spaltenauswahlsignal erzeugt wird.
28. Halbleiterspeichereinrichtung nach einem der Ansprüche 24 bis 27, gekennzeichnet durch
eine Schreibeinrichtung (4, 6; 4, 922) zum Übertragen und Halten eines Erwartungswerts auf dem Datenübertragungsleitungspaar in Abhängigkeit von einem Testdatenschreib-Bestimmungssignal (/WDE, /TWDE), wobei die Erwartungsdaten Daten angeben, die beim Auslesen der ausgewählten Speicherzellen erwartet werden,
eine Einrichtung (402) zum Erzeugen von Spaltenauswahlsignalen zum Durchschalten aller Datenübertragungsgattereinrichtungen, um den ersten und zweiten Verbindungsknoten des Datenübertragungsleitungspaars zu koppeln,
eine Erfassungseinrichtung (5) zum Erfassen der Übereinstimmung und Nicht-Übereinstimmung zwischen den Logikpegeln der Potentiale auf dem Datennübertragungsleitungspaar in Abhängigkeit von einem Testmodus-Bestimmungssignal (/LTD), und
eine Einrichtung (5; 46; 98, 99, 100), die von der Erfassungseinrichtung abhängig ist, zum Erzeugen eines Signals, das angibt, ob unter den ausgewählten Speicherzellen eine defekte Speicherzelle vorhanden ist.
29. Testverfahren für eine Halbleiterspeichereinrichtung mit einer Mehrzahl von Speicherzellen, die in Zeilen und Spalten angeordnet sind, aufweisend die Schritte:
Einstellen eines Datenübertragungsbus auf einen Potentialpegel entsprechend Daten, die beim Auslesen einer ausgewählten Speicherzelle erwartet werden,
Auswählen einer Zeile von Speicherzellen der Mehrzahl von Speicherzellen,
gleichzeitiges Auslesen der Daten der Speicherzellen der so ausgewählten Zeile auf den Datenübertragungsbus, und
Erfassen, ob unter den Speicherzellen der so ausgewählten Zeile eine defekte Speicherzelle vorhanden ist, in Abhängigkeit vom Signalpotential auf dem Datenübertragungsbus.
30. Verfahren nach Anspruch 29, gekennzeichnet durch die Schritte Übertragen von Testdaten auf den Datenübertragungsbus, Auswählen einer Zeile von Speicherzellen aus der Mehrzahl von Speicherzellen, und gleichzeitiges Schreiben der Testdaten in die Speicherzellen der so ausgewählten Zeile.
31. Verfahren nach Anspruch 30, wobei die Halbleiterspeichereinrichtung eine Mehrzahl von Bitleitungspaaren entsprechend der jeweiligen Spalte und eine Mehrzahl von Leseverstärkern, die für die Mehrzahl von Bitleitungen gebildet sind und jeweils Transistorelemente aufweisen, deren jeweilige Gates und deren jeweilige ersten Leitungsanschlüsse kreuzgekoppelt sind, umfaßt, dadurch gekennzeichnet, daß der Schritt des Auslesens den Schritt des Verbindens der zweiten Leitungsanschlüsse der Transistorelemente mit einem ersten Versorgungspotential, während der erste Leitungsanschluß vom Gate getrennt wird, in jedem Transistorelement und des Verbindens des ersten Leitungsanschlusses des jeweiligen Transistorelements mit dem Datenübertragungsbus aufweist.
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