DE4140846C2 - Halbleiterspeichereinrichtung und Betriebsverfahren - Google Patents

Description

Die Erfindung betrifft eine Halbleiterspeichereinrichtung und ein Betriebsverfahren für eine Halbleiterspeichereinrichtung.

Halbleiterspeichereinrichtungen umfassen einen Direktzugriffsspeicher, der Daten in beliebiger Reihenfolge schreiben und lesen kann. Der Direktzugriffsspeicher wird in verschiedenen Bereichen als Hauptspeicher oder als Bildverarbei­ tungsspeicher in einem Computer benutzt. Die Direktzugriffsspeicher werden entsprechend den Forderungen nach einer Auffrischung der gespeicherten Daten in statische Direktzugriffsspeicher, die keine Auffrischung benötigen, und dynamische Direktzugriffsspeicher, die eine Auffrischung verlangen, unterteilt. Obwohl die vorliegende Erfindung sowohl auf statische als auch dynamische Direktzugriffs­ speicher anwendbar ist, wird im folgenden die Anwendung in einem dynamischen Direktzugriffsspeicher beschrieben.

Fig. 1 zeigt ein Diagramm, das ein Beispiel für die Gesamtkonstruktion eines dynamischen Direktzugriffsspeichers 100 darstellt. Wie in Fig. 1 gezeigt ist, weist der dynamische Direktzu­ griffsspeicher 100 ein Speicherzellenfeld, in dem dynamische Speicherzellen MC in einer Matrix aus Zeilen und Spalten angeordnet sind, einen Adreßpuffer 5, der eine externe, dem Adreßeingangsan­ schluß 15 zugeführte Adresse A0-An empfängt, zum Erzeugen einer internen Adresse, einen Zeilendekoder 2, der von der internen Zeilenadresse vom Adreßpuffer 5 abhängig ist, zum Auswählen einer Zeile des Speicherzellenfeldes 1, und einen Spaltendekoder 4, der von der internen Spaltenadresse vom Adreßpuffer 5 anhängig ist, zum Auswählen einer Spalte des Speicherzellenfeldes 1.

Der dynamische Direktzugriffsspeicher 100 weist ferner Leseverstärker zum Erfassen und Verstärken von Daten der Speicherzellen in einer Zeile des Speicherzellenfeldes 1, die vom Zeilendekoder 2 ausgewählt worden ist, und I/O-Gatter, die einen vom Spaltendekoder 4 ausgewählte Spalte mit dem internen Datenbus 50 verbinden, auf. In Fig. 1 sind die Leseverstärker und die I/O-Gatter als ein einzelner Block 3 dargestellt.

Der dynamische Direktzugriffsspeicher 100 weist ferner Pufferschalt­ kreise 6, 7 und 8 zum Erzeugen verschiedener interner Steuersignale, einen Ausgabepuffer 9a zum Erzeugen externer Lesedaten IOi aus internen Lesedaten auf einem gemeinsamen Datenbus 50 und zum Ausgeben von ihnen an einen Datenein-/-ausgabeanschluß 19, und einen Eingabepuffer 9b zum Erzeugen interner Schreibdaten aus den Daten IOi, die dem Datenein-/-ausgabeanschluß 19 zugeführt werden, und zum Übertragen der internen Daten auf den gemeinsamen Datenbus 50.

Der Pufferschaltkreis 6 erzeugt interne Steuersignale zum jeweiligen Aktivieren des Adreßpuffers 5 und der Leseverstärker im Block 3 in Abhängigkeit von einem Zeilenadreß-Abtastsignals /RAS, das ein erstes Betriebstakt-Definitionssignal darstellt und einem Taktsignal-Eingangsanschluß 16a zugeführt wird, und einem Spaltenadreß-Abtastsignals /CAS, das ein zweites Betriebstakt- Definitionssignal darstellt und einem Taktsignal-Eingangsanschluß 16b zugeführt wird. Der Pufferschaltkreis 6 wird im weiteren als interner Taktsignal-Erzeugungspufferschaltkreis bezeichnet.

Der Pufferschaltkreis 7 erzeugt ein internes Schreibbestimmungssignal ΦWE in Abhängigkeit von einem Schreibakti­ vierungssignal /WE, das ein externes Schreibbestimmungssignal darstellt und an einen externen Taktsignal-Eingangsanschluß 17 angelegt wird, und einem internen Steuersignal /ΦW vom internen Taktsignal-Erzeugungspufferschaltkreis 6 und führt das erzeugte Signal dem Eingabepuffer 9b zu. Der Pufferschaltkreis 7 wird im weiteren als Schreibaktivierungs-Pufferschaltkreis bezeichnet.

Der Pufferschaltkreis 8 erzeugt ein internes Lesebestimmungssignal ΦOE in Abhängigkeit von einem Ausgabeaktivierungs-Bestimmungssignal ΦOE in Abhängigkeit von einem Ausgabeaktivierungssignal /OE, das ein externes Ausgabebestimmungssignal darstellt und dem externen Taktsignal-Eingangsanschluß 18 zugeführt wird, und einem internen Steuersignal /ΦO vom Pufferschaltkreis 6 zum Erzeugen eines internen Taktsignals, und legt das erzeugte Signal an den Ausgabepuffer 9a an. Das interne Lesebestimmungssignal ΦOE und das interne Schreibbe­ stimmungssignal ΦWE versetzen den Ausgabepuffer 9a bzw. den Eingabe­ puffer 9b in einen aktiven Zustand.

In Fig. 1 ist ein Datenein-/-ausgabeanschluß 19 dargestellt, der Daten zu Einheiten von 1 Bit ein- und ausgibt. Er kann aber auch so gebildet werden, daß Daten aus einer Mehrzahl von Bits parallel vom Datenein-/-ausgabeanschluß eingegeben oder ausgegeben werden. In der folgenden Beschreibung wird angenommen, daß der Datenein-/-ausgabe­ anschluß 19 Daten bitweise ein- und ausgibt. Nun wird der Betrieb des dynamischen Direktzugriffsspeichers beschrieben, der in Fig. 1 dargestellt ist.

Ein Zeilenadreß-Abtastsignal /RAS, das ein erstes Betriebstakt- Definitionssignal darstellt und an den externen Taktsignal-Eingangs­ anschluß 16a angelegt wird, fällt auf den Pegel "L" des aktiven Zustands ab, und der dynamische Direktzugriffsspeicher 100 tritt von einem Vorladezustand (oder Wartezustand) in einen Speicherbe­ triebszyklus ein. Der Pufferschaltkreis 6 zur internen Taktsignaler­ zeugung erzeugt ein internes Steuersignal zum Aktivieren des Adreß­ puffers 5 in Abhängigkeit von einem extern angelegten Zeilenadreß- Abtastsignal/RAS. Zu diesem Zeitpunkt erzeugt auch der interne Taktsignal-Erzeugungspufferschaltkreis 6 ein internes Steuersignal zum Aktivieren des Zeilendekoders 2, obwohl das in Fig. 1 nicht dargestellt ist.

Der Adreßpuffer 5 nimmt die dem Eingangsanschluß 15 zugeführte Adresse A0-An in Abhängigkeit von einem internen Steuersignal vom internen Taktsignal-Erzeugungspufferschaltkreis 6 als Zeilenadresse auf, um eine interne Zeilenadresse zu erzeugen und dem Zeilendekoder 2 zuzuführen. Der Zeilendekoder 2 dekodiert die interne Zeilenadresse, um eine entsprechende einzelne Zeile im Speicherzellenfeld 1 auszuwählen. Anschließend wird ein Leseverstärker im Block 3 in Abhängigkeit von einem internen Steuersignal vom Pufferschaltkreis 6 zur internen Taktsignalerzeugung aktiviert, und die Daten in den Speicherzellen der einzelnen Zeile, die vom Zeilendekoder 2 ausgewählt worden ist, werden erfaßt und verstärkt.

Anschließend fällt ein Spaltenadreß-Abtastsignal /CAS, das ein zweites Betriebstakt-Definitionssignal darstellt und dem externen Taktsignal-Eingangsanschluß 16b zugeführt wird, auf den Pegel "L" des aktiven Zustands ab. Der Pufferschaltkreis 6 zur internen Takt­ signalerzeugung erzeugt ein internes Steuersignal zum Einlesen einer Spaltenadresse in Abhängigkeit vom Spaltenadreß-Abtastsignal /CAS im aktiven Zustand. Der Pufferschaltkreis 6 zur internen Taktsignaler­ zeugung erzeugt dann auch ein internes Steuersignal zum Aktivieren des Spaltendekoders 4. Der Adreßpuffer 5 liest in Abhängigkeit vom neuen internen Steuersignal vom Pufferschaltkreis 6 zur internen Taktsignalerzeugung die Adresse A0-An, die dem Adreßeingangsanschluß 15 zugeführt wird, als Spaltenadresse ein, um eine interne Spaltenadresse zu erzeugen, und legt sie an den Spaltendekoder 4 an. Der Spaltendekoder 4 erzeugt ein Signal zum Auswählen einer einzelnen Spalte im Speicherzellenfeld 1 in Abhängigkeit von der internen Spaltenadresse. Eines der I/O-Gatter im Block 3 nimmt in Abhängigkeit vom Spaltenauswahlsignal, das vom Spaltendekoder 4 ausgegeben wird, einen leitenden Zustand an, und die vom Spaltende­ koder 4 bestimmte Spalte im Speicherzellenfeld 1 wird mit dem gemeinsamen Datenbus 50 verbunden. Durch die oben beschriebene Folge von Prozessen ist die Auswahloperation einer Speicherzelle im Speicherzellenfeld 1 abgeschlossen.

Beim Datenlesen wird der Ausgabepuffer 9a in Abhängigkeit von einem internen Lesebestimmungssignal ΦOE aktiviert, und es werden externe Lesedaten aus den Daten einer ausgewählten Speicherzelle, die zum gemeinsamen Datenbus 50 übertragen worden sind, erzeugt und dem Datenein-/-ausgabeanschluß 19 zugeführt. Die Datenausgabeoperation wird entsprechend dem Lesebestimmungssignal /OE, das dem externen Taktsignaleingang 18 zugeführt wird, eingestellt. Der Ausgabeaktivierungs-Pufferschaltkreis 8 erzeugt ein internes Lesebe­ stimmungssignal ΦOE in Abhängigkeit von einem internen Steuersignal /ΦO vom internen Taktsignal-Erzeugungspufferschaltkreis 6 und einem Lesebestimmungssignal /OE, das dem externen Taktsignal-Eingangsan­ schluß 18 zugeführt wird. Das interne Steuersignal /ΦO wird vom in­ ternen Taktsignal-Erzeugungspufferschaltkreis 6 erzeugt, wenn sowohl das Zeilenadreß-Abtastsignal /RAS als auch das Spaltenadreß-Abtast­ signal /CAS, die den externen Taktsignal-Eingangsanschlüssen 16a und 16b zugeführt werden, einen aktiven Zustand annehmen.

Beim Datenschreiben wird der Eingabepuffer 9b in Abhängigkeit von einem internen Schreibbestimmungssignal ΦWE vom Schreibaktivierungs- Pufferschaltkreis 7 aktiviert, und es werden interne Schreibdaten aus den Daten erzeugt, die dem Datenein-/-ausgabeanschluß 19 zugeführt werden, und auf den gemeinsamen Datenbus 50 übertragen. Die Daten auf dem gemeinsamen Datenbus 50 werden über ein I/O-Gatter des Blocks 3 auf eine Spalte im Speicherzellenfeld 1 übertragen, die vom Spaltendekoder 4 ausgewählt worden ist. Damit werden Daten in eine Speicherzelle geschrieben, die vom Zeilendekoder 2 und Spalten­ dekoder 4 ausgewählt worden ist.

Das interne Schreibbestimmungssignal ΦWE wird in Abhängigkeit von einem externen Schreibbestimmungssignal /WE, das dem externen Takt­ signaleingang 17 zugeführt wird, und einem internen Steuersignal /ΦW vom Pufferschaltkreis 6 für die interne Taktsignalerzeugung erzeugt. Das interne Steuersignal /ΦW wird erzeugt, wenn die beiden Abtastsignale /RAS und /CAS, die den externen Taktsignal-Eingangsan­ schlüssen 16a und 16b zugeführt werden, einen aktiven Zustand mit Pegel "L" annehmen. Der Zeitpunkt, zu dem das interne Schreibbestimmungssignal ΦWE einen Übergang in den aktiven Zustand ausführt, wird entsprechend dem späteren der Zeitpunkte bestimmt, zu denen das Spaltenadreßsignal /CAS, das dem externen Taktsignal- Eingangsanschluß 16b zugeführt wird, und das Schreibbestimmungssignal /WE, das dem externen Taktsignal-Eingangs­ anschluß 17 zugeführt wird, in einen aktiven Zustand übergehen. Ein Betriebsmodus, indem das Signal /WE einen aktiven Zustand vor dem Signal /CAS annimmt, wird als Early-Write-Zyklus bezeichnet.

Wie oben beschrieben worden ist, kann in einer Struktur, bei der Da­ ten über einen gemeinsamen Anschluß 19 ein- und ausgegeben werden, durch Verwendung eines externen Schreibbestimmungssignals /WE und Lesebestimmungssignals /OE eine Kollision von Daten, die aus dem dynamischen Direktzugriffsspeicher 100 gelesen worden sind, und einzuschreibenden Daten, die dem Ein-/Ausgabeanschluß 19 zugeführt worden sind, verhindert werden. Um die Kollision von Schreib- und Lesedaten zuverlässiger zu verhindern, legt der Schreibaktivierungs- Pufferschaltkreis 7 ein internes Schreibbestimmungssignal ΦWE an den Ausgabeaktivierungs-Pufferschaltkreis 8 an, um den Ausgabeaktivierungs-Pufferschaltkreis 8 beim Datenschreiben in einen Ausgabedeaktivierungszustand (einen inaktiven Zustand) zu versetzen. Unter Bezugnahme auf die Fig. 2 werden nun Aufbau und Betrieb des Schreibaktivierungs-Pufferschaltkreises 7 und des Ausgabeaktivierungs-Pufferschaltkreises 8 beschrieben.

Fig. 2 zeigt ein Blockdiagramm des Aufbaus von Pufferschaltkreis 7 zur Schreibaktivierung und Pufferschaltkreis 8 zur Ausgabeaktivierung. In Fig. 2 weist der Schreibaktivierungs-Puffer­ schaltkreis 7 einen Gatterschaltkreis 71, der ein dem externen Taktsignal-Eingangsanschluß 17 zugeführtes Schreibbestimmungssignal /WE und ein internes Steuersignal /ΦW vom Pufferschaltkreis 6 zur internen Taktsignalerzeugung empfängt und ein erstes internes Schreibbestimmungssignal ΦWE′ erzeugt, und einen ΦWE-Erzeugungs­ schaltkreis 72, der ein zweites internes Schreibbestimmungssignal ΦWE erzeugt, das in Abhängigkeit von einem aktiven Zustand des ersten internen Schreibbestimmungssignals ΦWE′ einen aktiven Zustand für eine vorbestimmte Zeitspanne annimmt, auf.

Der Ausgabeaktivierungs-Pufferschaltkreis 8 weist einen Gatterschaltkreis 81, der von einem dem externen Taktsignal- Eingangsanschluß 18 zugeführten Ausgabebestimmungssignal /OE und einem internen Steuersignal /ΦO vom Pufferschaltkreis 6 zur internen Taktsignalerzeugung abhängig ist, um ein erstes internes Ausgabebe­ stimmungssignal ΦOE′ zu erzeugen, und einen ΦOE-Erzeugungsschalt­ kreis 82, der von einem ersten internen Ausgabebestimmungssignal ΦOE′ abhängig ist, um ein zweites internes Ausgabebestimmungssignal ΦOE zu erzeugen, auf. Der ΦOE-Erzeugungsschaltkreis 82 erzeugt ein Impulssignal, das für eine vorbestimmte Zeitspanne in Abhängigkeit vom Anstieg des ersten internen Ausgabebestimmungssignals ΦOE′ einen aktiven Zustand annimmt. Ferner wird der ΦOE-Erzeugungsschaltkreis 82 in Abhängigkeit vom zweiten internen Schreibbestimmungssignal ΦWE vom ΦWE-Erzeugungsschaltkreis 72 in einen Ausgabedeaktivierungszustand gebracht. Der Ausgabedeaktivierungszustand bedeutet eine Bedingung, in der das zweite interne Lesebestimmungssignal ΦOE auf den Pegel "L" einge­ stellt ist, der einen inaktiven Zustand kennzeichnet. Nun wird der Betrieb des Schreibaktivierungs-Pufferschaltkreises 7 und des Ausga­ beaktivierungs-Pufferschaltkreises 8 beschrieben.

Fig. 3 zeigt ein Signaldiagramm, das den Betrieb der Pufferschalt­ kreise 7 und 8 beim Datenlesen darstellt. Unter Bezugnahme auf die Fig. 2 und 3 wird im folgenden der Betrieb beim Datenlesen beschrie­ ben. Mit dem Übergang des extern angelegten Zeilenadreß- Abtastsignals/RAS in einen aktiven Zustand "L" wird ein Speicherzyklus des dynamischen Direktzugriffsspeichers gestartet. In Fig. 3 wird ein Signal, das bezüglich des dynamischen Direktzugriffsspeichers extern ist, durch "ext" vor der Signalbe­ zeichnung angegeben. Die Auswahl einer Zeile von Speicherzellen im Speicherzellenfeld 1 (siehe Fig. 1) und die Erfassung und Verstärkung von Daten der Zeile von Speicherzellen wird in Abhängigkeit vom externen Zeilenadreß-Abtastsignal ext/RAS ausgeführt. Anschließend nimmt das äußere Spaltenadreß-Abtastsignal ext/CAS einen aktiven Zustand an.

Mit dem Abfall des externen Spaltenadreß-Abtastsignals ext/CAS auf "L" fällt auch das interne Steuersignal /ΦO auf einen Pegel "L" des aktiven Zustands. Normalerweise werden die Daten nach Abschluß der Auswahloperation einer Speicherzelle im Speicherzellenfeld 1 gelesen, so daß ein internes Steuersignal /ΦO üblicherweise nicht in einen aktiven Zustand ("L"-Pegel) gebracht wird, bis die beiden externen Signale /RAS und /CAS einen aktiven Zustand mit "L"-Pegel annehmen. Wenn das interne Steuersignal /ΦO und das Ausgabebestimmungssignal /OE, das dem externen Taktsignal-Eingangs­ anschluß 18 zugeführt wird, beide einen "L"-Pegel annehmen, steigt das erste interne Ausgabebestimmungssignal ΦOE′ vom Gatterschalt­ kreis 81 auf "H" an. Im Datenlesemodus befindet sich das Schreibbe­ stimmungssignal /WE, das dem externen Taktsignal-Eingangsanschluß 17 zugeführt wird, auf einem inaktiven "H"-Pegel. Entsprechend befinden sich das erste und zweite interne Schreibbestimmungssignal ΦWE′ und ΦWE beide auf dem "L"-Pegel.

Der ΦOE-Erzeugungsschaltkreis 82 wird in Abhängigkeit vom Pegel "L" des zweiten internen Schreibbestimmungssignals ΦWE und dem "H"-Pegel des ersten internen Ausgabebestimmungssignals ΦOE′ in einen Betriebszustand gebracht. Der ΦOE-Erzeugungsschaltkreis 82 verstärkt (oder puffert) das erste Ausgabebestimmungssignal ΦOE′, um ein zweites internes Ausgabebestimmungssignal ΦOE auszugeben. Der Ausgabepuffer 9a wird in Abhängigkeit vom zweiten internen Ausgabe­ bestimmungssignal ΦOE aktiviert und erzeugt externe Ausgabedaten aus den Daten, die dem gemeinsamen Datenbus 50 zugeführt worden sind, und legt die Ausgabedaten an den Datenein-/-ausgabeanschluß 19 an. Vom Datenein-/-ausgabeanschluß 19 werden gültige Ausgabedaten extIOi ausgegeben. Wenn ein Speicherzyklus abgeschlossen ist und das Spaltenadreß-Abtastsignal /CAS auf "H" ansteigt, steigt auch das interne Steuersignal /ΦO auf "H" an und das erste und zweite interne Ausgabebestimmungssignal ΦOE′ und ΦOE fallen beide auf einen "L"- Pegel des inaktiven Zustands. Damit nimmt der Ausgabepuffer 9a einen inaktiven Zustand ein und setzt seinen Ausgang auf einen Zustand hoher Impedanz.

Nun wird der Betrieb der Pufferschaltkreise 7 und 8 beim Daten­ schreiben unter Bezugnahme auf die Fig. 4, die ein Betriebssignal­ diagramm der Pufferschaltkreise 7 und 8 darstellt, beschrieben. Der Speicherzyklus wird mit dem Abfall des externen Zeilenadreß-Abtast­ signals ext/RAS gestartet. Es werden nun dieselben Operationen wie beim Datenlesen ausgeführt, bis eine Speicherzelle im Speicherzel­ lenfeld 1 ausgewählt ist. Wenn das externe Spaltenadreß-Abtastsignal ext/CAS auf "L" abfällt, wird vom Pufferschaltkreis 6 zur Erzeugung eines internen Taktsignals ein internes Steuersignal /ΦW zum Schreiben erzeugt. Der Gatterschaltkreis 71 hebt das erste interne Schreibbestimmungssignal ΦWE′ auf den Pegel "H" des aktiven Zustands an, wenn das Schreibbestimmungssignal ext/WE, das dem externen Taktsignal-Eingangsanschluß 17 zugeführt wird, und das interne Steuersignal /ΦW beide den Pegel "L" annehmen. In Fig. 4 ist ein Fall dargestellt, in dem das externe Schreibbestimmungssignal ext/WE vor dem Abfall des externen Spaltenadreß-Abtastsignals ext/CAS fällt. Das Schreiben von Daten wird durch einen späteren Abfall der externen Signale ext/CAS und ext/WE bestimmt, wie oben beschrieben ist. Allgemein wird die Zeitabstimmung so eingestellt, daß das externe Schreibbestimmungssignal ext/WE vor dem Abfall des externen Spaltenadreß-Abtastsignals ext/CAS absinkt, wenn ein Datenein-/- ausgabeanschluß gemeinsam für die Dateneingabe und Datenausgabe benutzt wird.

Der ΦWE-Erzeugungsschaltkreis 72 erzeugt einen Schreibimpuls für eine vorbestimmte Zeitspanne, d. h. ein zweites internes Schreibbe­ stimmungssignal ΦWE in Abhängigkeit vom Anstieg des ersten internen Schreibbestimmungssignals ΦWE′. Damit wird der Eingabepuffer 9b aktiviert, liest die Daten IOi ein, die dem Datenein-/- ausgabeanschluß 19 zugeführt werden, und erzeugt interne Schreibdaten auf dem gemeinsamen Datenbus 50.

Ferner wird das zweite interne Schreibbestimmungssignal ΦWE einem Steuereingang des ΦOE-Erzeugungsschaltkreises 82 zugeführt, um den ΦOE-Erzeugungsschaltkreis 82 in einen Ausgabedeaktivierungszustand zu bringen und die Erzeugung des zweiten internen Ausgabebestimmungssignals ΦOE zu verhindern. Damit wird der Ausgabe­ puffer 9a in einen Zustand hoher Ausgangsimpedanz versetzt, so daß Schreibdaten am Datenein-/-ausgabeanschluß 19 keinen nachteiligen Einflüssen durch das Ausgangssignal vom Ausgabepuffer 9a unterliegen.

Interne Schreibdaten auf dem gemeinsamen Datenbus 50 werden über eine ausgewählte Spalte in eine ausgewählte Speicherzelle im Speicherzellenfeld 1 eingeschrieben. Anschließend steigen die Signale /RAS und /CAS auf "H" an, um den Datenschreibzyklus abzuschließen.

Anstelle einer Struktur, bei der die Erzeugung eines internen Ausgabebestimmungssignals mit einem internen Schreibbestimmungssignal verhindert wird, wie das oben beschrieben ist, kann eine Konstruktion benutzt werden, bei der ein internes Schreibbestimmungssignal an einen Ausgabepuffer angelegt und die Datenausgabe des Datenausgabepuffers mit einem internen Schreibbe­ stimmungssignal verhindert wird.

Fig. 5 zeigt ein Diagramm einer weiteren Konstruktion eines herkömmlichen Datenausgabepuffers. Wie in Fig. 5 gezeigt ist, weist der Datenausgabepuffer 90 in der ersten Stufe Gatterschaltkreise G1 und G2 und in der Ausgangsstufe Ausgabetransistoren OT1 und OT2 auf. Der Gatterschaltkreis G1 empfängt interne Lesedaten Φ, ein erstes internes Lesebestimmungssignal ΦWE′ und ein Ausgangssignal eines Inverters IV6. Der Inverter IV6 invertiert das zweite interne Ausga­ bebestimmungsignal ΦOE. Der Gatterschaltkreis G1 gibt nur dann ein Signal mit Pegel "H" aus, wenn alle seine Eingänge auf "L" liegen. Der Gatterschaltkreis G2 empfängt ein Ausgangssignal des Inverters IV3, ein Ausgangssignal des Inverters IV6 und das erste interne Schreibbestimmungssignal ΦWE′. Der Inverter IV3 invertiert die internen Lesedaten Φ. Der Gatterschaltkreis G2 gibt nur dann ein Signal mit Pegel "H" aus, wenn alle seine Eingänge auf "L" liegen. Die internen Lesedaten Φ stellen Daten, die aus einer vom Zeilende­ koder 2 und Spaltendekoder 4 im Speicherzellenfeld 1 ausgewählten Speicherzelle ausgelesen und auf den gemeinsamen Datenbus 50 übertragen worden sind, dar.

Ein Ausgangssignal des Gatterschaltkreises G1 wird über Inverter IV1 und IV2 dem Gate des Ausgabetransistors OT1 zugeführt. Ein Ausgangs­ signal des Gatterschaltkreises G2 wird über Inverter IV4 und IV5 dem Gate des Ausgabetransistors OT2 zugeführt. Die Inverter IV1 und IV2 und die Inverter IV4 und IV5 bilden jeweils Puffer.

Ein Leitungsanschluß des Ausgabetransistors OT1 ist mit einem Betriebsversorgungspotential Vcc und der andere Leitungsanschluß mit dem Datenein-/-ausgabeanschluß 19 verbunden. Ein Leitungsanschluß des Ausgabetransistors OT2 ist mit dem Datenein-/-ausgabeanschluß 19 und der andere Leitungsanschluß mit einem anderen Betriebsversor­ gungspotential Vss, das z. B. das Massepotential darstellt, verbunden. Nun wird der Betrieb beschrieben.

Beim Datenlesen befindet sich das erste interne Schreibbestimmungs­ signal ΦWE′ auf "L" und das zweite interne Lesebestimmungssignal ΦOE auf "H". Entsprechend liegt der Ausgang des Inverters IV6 auf "L". Die Gatterschaltkreise G1 und G2 werden damit in einen aktiven Zustand gebracht und arbeiten als Inverter. Sind die internen Lesedaten Φ gleich "0" ist das Ausgangssignal des Gatterschaltkreises G1 gleich "1" ("H") und das Ausgangssignal des Gatterschaltkreises G2 gleich "0" ("L"). Die Inverter IV1 und IV2 sind kaskadenförmig verbunden und das Ausgangssignal des Gatterschaltkreises G1 wird gepuffert und dem Gate des Ausgabetran­ sistors OT1 zugeführt. Das Ausgangssignal des Gatterschaltkreises G1 liegt nun auf "H", so daß der Ausgabetransistor OT1 durchschaltet. Andererseits liegt das Ausgangssignal des Gatterschaltkreises G2 auf "L" und der Ausgabetransistor OT2, der das Ausgangssignal des Gatterschaltkreises G2 über die Inverter IV4 und IV5 an seinem Gate empfängt, ist gesperrt. Damit wird ein "H"-Signal vom Betriebsver­ sorgungspotential Vcc über den Ausgabetransistor OT1 zum Datenein-/- ausgabeanschluß 19 übertragen.

Sind die internen Lesedaten Φ gleich "1" sperrt der Ausgabetransistor OT1 und der Ausgabetransistor OT2 schaltet durch. Der Datenein-/-ausgabeanschluß 19 wird über den Ausgabetransistor OT2 auf den anderen Versorgungspotentialpegel Vss entladen und das Signalpotential des Datenein-/-ausgabeanschlusses 19 nimmt entsprechend den "L"-Pegel an.

Die internen Lesedaten Φ und die zum Datenein-/-ausgabeanschluß 19 übertragenen externen Lesedaten IOi weisen zueinander invertierte Logikwerte auf. Der Grund dafür ist, daß in einem dynamischen Direktzugriffsspeicher die Bitleitungen komplementäre Bitleitungs­ paare bilden und auch der gemeinsame Datenbus 50 aus einem komplementären Signalleitungspaar besteht, und der Ausgabepuffer 90 Daten auf einer Signalleitung negativer Logik empfängt (einer Signalleitung, auf der ein Signal den gegenüber den Lesedaten invertierten Logikwert aufweist).

Beim Datenschreiben befindet sich das erste interne Schreibbestimmungssignal ΦWE′ auf "H" und das zweite interne Bestimmungssignal ΦOE auf "L". Die beiden Gatterschaltkreise G1 und G2 werden in Ausgabedeaktivierungszustände gebracht und ihre Ausga­ besignalpegel unabhängig vom Logikwert der internen Lesedaten Φ auf "L" gesetzt. Die beiden Ausgabetransistoren OT1 und OT2 nehmen einen gesperrten Zustand ein und der Ausgabeknoten des Datenausgabepuffers 90 wird in einen Zustand hohen Impedanz gebracht. Damit wird eine Kollision zwischen Daten, die auf den gemeinsamen Datenbus 50 übertragen werden, und Daten, die zum Datenein-/-ausgabeanschluß 19 übertragen werden, verhindert, um ein zuverlässiges Datenschreiben zu ermöglichen.

Fig. 6 zeigt ein schematisches Diagramm der Struktur des Ausgabeab­ schnitts des Datenausgabepuffers 9a (90). Obwohl die spezielle Konfiguration der Gesamtheit des Datenausgabepuffers 9a der Fig. 1 nicht detailliert dargestellt ist, wird die Schaltkreisstruktur des Datenausgabepuffers 9a durch Weglassen eines Signalpfads erhalten, der das interne Schreibbestimmungssignal ΦWE′ in Fig. 5 überträgt.

Dynamische Direktzugriffsspeicher werden in der Praxis z. B. als Hauptspeichereinrichtungen in Computern verwendet. Der Datenein-/- ausgabeanschluß 19 ist mit einer externen Vorrichtung, wie z. B. einem Computer, durch eine Signalverbindung 150 verbunden. In der Signalverbindung tritt unweigerlich eine parasitäre Kapazität 200 auf, wie z. B. eine Verbindungskapazität. Die Übertragung der Lesedaten zum Datenein-/-ausgabeanschluß 19 durch den Ausgabepuffer 9a (90) ist einer Aufladung/Entladung der parasitären Kapazität 200 äquivalent, die zur Signalverbindung 150 gehört. Wenn Daten "H" aus dem Ausgabepuffer 9a (90) gelesen werden, wird die parasitäre Kapazität 200 vom Betriebsversorgungspotential Vcc über den Ausgabe­ transistor OT1 geladen. Wenn der Ausgabepuffer 9a (90) Daten "L" ausgibt, werden die elektrischen Ladungen, mit denen die parasitäre Kapazität 200 aufgeladen ist, über den Ausgabetransistor OT2 zum anderen Versorgungspotential Vss entladen, das z. B. das Massepotential ist. Um Daten in einem dynamischen Direktzugriffs­ speicher mit hoher Geschwindigkeit zu lesen, muß das Aufladen/Entladen der parasitären Kapazität 200 mit hoher Geschwindigkeit ausgeführt werden. Die Entladung der elektrischen Ladungen der parasitären Kapazität 200 wird zum zweiten Versorgungs­ potential Vss hin durchgeführt. Das zweite Versorgungspotential (im weiteren zur Vereinfachung als Massepotential bezeichnet) Vss wird für alle Schaltkreise im dynamischen Direktzugriffsspeicher 100 gemeinsam verwendet, wie in Fig. 1 dargestellt ist. Das bedeutet, daß die Masseleitung von außen über den Anschluß 155 auf das Masse­ potential Vss gesetzt wird. Die Masseleitung 160 weist einen Verbin­ dungswiderstand auf. Die Ladungen der parasitären Kapazität 200 werden auf die Masseleitung 160 entladen. Entsprechend steigt das Potential der Masseleitung 160 durch die Ladungen von der parasitären Kapazität 200 unvorteilhaft an, und bildet ein Störsignal bei der Entladung der parasitären Kapazität, wodurch Fehlfunktionen, wie z. B. ein Datenschreiben, wenn ein Datenlesen ausgeführt werden sollte, verursacht werden.

Durch den Potentialanstieg der Masseleitung 160 wird das Ausmaß der Aufladungen/Entladungen mit der Anzahl der von einer Einrichtung eingegebenen/ausgegebenen Bits gegenüber der *1Bit-Struktur, bei der ein dynamischer Direktzugriffsspeicher eine Datenein-/-ausgabe mit Einheiten zu 1Bit ausführt, beim Übergang zu einer *4Bit-Struktur, bei der eine Datenein-/-ausgabe mit Einheiten zu 4Bit ausgeführt wird, einer *8Bit-Struktur und einer *16Bit-Struktur größer. Entsprechend wird auch der Umfang des Potentialanstiegs bedeutender. Im folgenden wird die Fehlfunktionen aufgrund von Störsignalen (einem nachteiligen Anstieg des Potentials der Masseleitung) detaillierter beschrieben.

Wie in Fig. 7 dargestellt ist, teilen sich die Pufferschaltkreise, wie z. B. der interne Taktsignal-Erzeugungspufferschaltkreis 6, der Schreibaktivierungs-Pufferschaltkreis 7 und der Datenausgabepuffer 9a, die Masseleitung 160. Über die Masseleitung 160 fließt der Entladungsstrom I vom Datenausgabepuffer 9a. Der externe Taktsignal- Erzeugungspufferschaltkreis 6 empfängt das Zeilenadreß-Abtastsignal /RAS und das Spaltenadreß-Abtastsignal /CAS, die den externen Taktsignal-Eingangsanschlüssen 16a und 16b zugeführt werden, wie in Fig. 1 gezeigt ist. Wie in Fig. 2 dargestellt ist, empfängt der Schreibaktivierungs-Pufferschaltkreis 7 von außen ein Schreibbestimmungssignal /WE, das an den externen Taktsignal-Ein­ gangsanschluß 17 angelegt wird. Üblicherweise ist der Signaleingangs-/-ausgangspegel eines dynamischen Direktzugriffsspeichers auf den TTL-Pegel eingestellt, um eine Übereinstimmung mit externen Vorrichtungen (CPU, Controller etc.) zu schaffen, die auf TTL-Basis (Transistor-Transistor-Logik) konfiguriert sind. Bei TTL-Pegel entspricht "H" etwa 2,5V oder höher und "L" 0,5V oder niedriger.

Wie in Fig. 2 gezeigt ist, empfängt der Gatterschaltkreis 71 des Schreibaktivierungs-Pufferschaltkreises 7 ein Schreibbestimmungssignal /WE (ext/WE), das extern angelegt wird, und ein internes Steuersignal /ΦW. Das Schreibbestimmungssignal /WE von außen ist ein Signal mit dem oben angegebenen TTL-Pegel. Die Eingangslogik-Schwellenspannung des Gatterschaltkreises 71 ist auf einen TTL-Pegel eingestellt. Die Eingangslogik-Schwellenspannung weist die Differenz zwischen dem Betriebsversorgungspotential Vcc und dem zweiten Versorgungspotential Vss als bestimmenden Faktor auf. Im Normalbetrieb, d. h. wenn das zweite Versorgungspotential Vss gleich 0V ist, wie in Fig. 8 dargestellt, werden die Eingangslogik­ werte des Gatterschaltkreises 71 so eingestellt, daß ein Pegel von 2,5V oder höher als "H" und ein Pegel von 0,5V oder weniger als "L" bestimmt wird.

Wie in Fig. 8 gezeigt ist, wird nun angenommen, daß das zweite Versorgungspotential Vss mit der Entladung des Datenausgabepuffers 9a um ΔV1 ansteigt und Vss1 erreicht. In diesem Fall verschiebt sich die Eingangslogik-Schwellenspannung des Gatterschaltkreises 71 entsprechend und das Referenzsignalpotential H′, das den "H"-Pegel angibt, und das Referenzsignalpotential L′, das den "L"-Pegel angibt, verschieben sich ebenfalls in Richtung des hohen Potentials. In diesem Fall steigt das Signalpotential L′ auf einen Pegel zwischen "H" und "L" des TTL-Pegels im Normalbetrieb an. Gleichzeitig besteht die Möglichkeit, daß der Datenschaltkreis 71 beim Datenlesen ein Signal /WE auf "H" als "L" bestimmt und ein erstes internes Schreibbestimmungssignal ΦWE′, das sein Ausgabesignal darstellt, sofort auf den "H"-Pegel bringt.

Wird der Potentialanstieg der Masseleitung 160 gleich ΔV2 und das Potential Vss gleich Vss2, wie in Fig. 8 dargestellt ist, befindet sich der Potentialpegel des Signalpotentials L′′ auf einem Pegel, der höher als der "H"-TTL-Pegel im Normalbetrieb ist, wenn ein Signalpotential, das "H" und "L" des Gatterschaltkreises 71 festlegt, die Werte H′′ und L′′ annimmt. In diesem Fall bestimmt der Gatterschaltkreis 71 die beiden Eingangssignale /WE und /ΦW als "L" und hebt das erste interne Schreibbestimmungssignal ΦWE′ auf "H" an. Im folgenden wird eine Datenausgabeoperation beschrieben, bei der eine Störung (Störimpuls) in einem ersten internen Schreibbestimmungssignal ΦWE′ verursacht wird.

Fig. 9 zeigt ein Signaldiagramm, das eine Datenleseoperation darstellt, bei der im ersten internen Schreibbestimmungssignal ΦWE′ ein Störimpuls auftritt. In Fig. 9 wird ein internes Steuersignal ΦO erzeugt, wenn ein Spaltenadreß-Abtastsignal /CAS (ext/CAS) auf "L" abfällt. Wenn sowohl das interne Steuersignal /ΦO als auch das Ausgabebestimmungssignal /OE (ext/OE) von außen "L" annehmen, erzeugt der Gatterschaltkreis 81 ein erstes Ausgabebestimmungssignal ΦOE′. Der ΦOE-Erzeugungsschaltkreis 82 erzeugt ein zweites internes Ausgabebestimmungssignal ΦOE in Abhängigkeit vom ersten Ausgabebe­ stimmungssignal ΦOE′. Der Ausgabepuffer 9a wird durch das zweite interne Ausgabebestimmungssignal ΦOE aktiviert, und die Ausgabedaten IOi (ext/IOi) werden an den Datenein-/-ausgabeanschluß 19 ausgegeben. Die parasitäre Kapazität 200 wird entladen, um das Potential der Masseleitung 160 anzuheben, wie in Fig. 6 dargestellt ist, wenn durch den Betrieb des Ausgabepuffers 9a "L"-Daten ausgegeben werden. Mit dem Anstieg des Potentials der Masseleitung 160 wird im ersten internen Schreibbestimmungssignal ΦWE′ ein Störimpuls A erzeugt, wie oben beschrieben worden ist.

Der ΦWE-Erzeugungsschaltkreis 72 erzeugt in Abhängigkeit von der Anstiegsflanke des ersten internen Schreibbestimmungssignals ΦWE′ ein zweites internes Schreibbestimmungssignal ΦWE mit vorbestimmter Breite t1. Selbst wenn der Pegel des Störimpulses A des ersten Schreibbestimmungssignals ΦWE′ sehr klein ist, erzeugt der ΦWE- Erzeugungsschaltkreis 72 entsprechend ein zweites internes Schreibbestimmungssignal ΦWE mit vorbestimmter Breite t1 als Reaktion auf den Störimpuls A.

Weist der Ausgabeaktivierungs-Pufferschaltkreis 8 die in Fig. 2 dargestellte Struktur auf, wird der ΦOE-Erzeugungsschaltkreis 82 in Abhängigkeit vom zweiten internen Schreibbestimmungssignal ΦWE zurückgesetzt und das zweite interne Ausgabebestimmungssignal ΦOE fällt auf den "L"-Pegel ab. Damit arbeitet der Eingabepuffer 9b. Andererseits nimmt der Ausgang des Ausgabepuffers 9a einen Zustand hoher Impedanz an. In diesem Fall werden die Lesedaten, die am Datenein-/-ausgabeanschluß 19 erscheinen, nicht für eine ausreichende Zeitspanne (z. B. die Datenhaltezeit der Spezifikation), sondern nur für kurze Zeit gehalten, so daß die Schwierigkeit auftaucht, daß kein präzises Datenlesen ausgeführt werden kann.

Ohne Rückstellung des ΦOE-Erzeugungsschaltkreises 82 durch die Konstruktion des Ausgabepuffers 90, wie sie in Fig. 5 gezeigt ist, bleiben die Gatterschaltkreise G1 und G2 in einem Ausgabedeaktivierungszustand für eine bestimmte Zeit aufgrund des Störimpulses A des ersten internen Schreibbestimmungssignals ΦWE′, selbst wenn ein zweites internes Ausgabebestimmungssignal ΦOE erzeugt wird, wie in Fig. 2 dargestellt ist, mit dem Ergebnis, daß der Ausgang des Datenausgabepuffers 90 einen Zustand hoher Impedanz annimmt. Selbst wenn die Zeitspanne des Störimpulses A des ersten internen Schreibbestimmungssignals ΦWE′ sehr kurz ist, bleibt der Datenausgabepuffer 90 der Fig. 5 auch für diese kurze Zeitspanne in einem Zustand hoher Impedanz, so daß das Datenlesen nicht präzise ausgeführt werden kann.

Ferner können gespeicherte Daten zerfallen, weil die Datenschreibschaltung entsprechend dem Störimpuls A arbeitet, um instabile Daten am Datenein-/-ausgabeanschluß 19 in eine ausgewählte Speicherzelle 19 zu schreiben.

Um eine Fehlfunktion durch den Störimpuls A des ersten internen Schreibbestimmungssignals ΦWE′, wie sie oben beschrieben sind, zu verhindern, kann ein Schreibaktivierungs-Pufferschaltkreis wie in Fig. 10 dargestellt verwendet werden. Der in Fig. 10 gezeigte Schreibaktiverungs-Pufferschaltkreis 170 wird allgemein in einem statischen Direktzugriffsspeicher verwendet.

In Fig. 10 sind Komponenten des Schreibaktiverungs- Pufferschaltkreises dieselben Bezugszeichen zugeordnet, die entsprechende Komponenten des Schreibaktiverungs-Pufferschaltkreises der Fig. 2 bezeichnen. In Fig. 10 weist der Schreibaktiverungs- Pufferschaltkreis 170 einen Verzögerungsschaltkreis 175 zum Verzögern des Ausgangssignals des Gatterschaltkreises 71 für eine vorbestimmte Zeitspanne, einen Gatterschaltkreis 73 zum Empfangen des Ausgangssignals vom Gatterschaltkreis 71 und des Ausgangssignals des Verzögerungsschaltkreises 175 und einen Inverter 74 zum Empfangen des Ausgangssignals des Gatterschaltkreises 73 auf. Ein erstes internes Schreibbestimmungssignal ΦWE′ wird vom Inverter 74 erzeugt. Der Gatterschaltkreis 73 gibt ein Signal mit Pegel "L" nur dann aus, wenn beide Eingänge auf "H" liegen. Unter Bezugnahme auf die Fig. 11, die ein Signaldiagramm des Betriebs darstellt, wird nun der Betrieb des Schreibaktivierungs-Pufferschaltkreises 170 beschrieben, der in Fig. 10 gezeigt ist.

Wenn Daten geschrieben werden, wird ein externes Schreibbestimmungssignal /WE (ext/WE), das an einen externen Taktsignal-Eingangsanschluß 17 angelegt wird, auf "L" gesetzt. Nach der Vervollständigung der Auswahloperation der Speicherzellen im Speicherzellenfeld fällt das externe Spaltenadreß-Abtastsignal /CAS (ext/CAS) auf "L". Als Reaktion auf den Abfall des externen Spaltenadreß-Abtastsignals /CAS auf "L" fällt das interne Steuersignal /ΦW auf "L". Damit steigt das Ausgangssignal des Gatterschaltkreises 71 auf "H" an. Das Ausgangssignal des Verzöge­ rungsschaltkreises 175 steigt auf "H" an, nachdem seit dem Anstieg des Ausgangssignals vom Gatterschaltkreis 71 die Zeitspanne T verstrichen ist. Der Gatterschaltkreis 73 gibt ein "L"-Signal aus, wenn die beiden Eingänge auf "H" liegen. Der Inverterschaltkreis 74 invertiert das Ausgangssignal des Gatterschaltkreises 73. Entsprechend steigt das erste interne Schreibbestimmungssignal ΦWE′ auf "H" an, nachdem eine Zeitspanne t2 seit dem Abfall des Signals /CAS auf "L" vergangen ist. In Fig. 11 ist die Zeitspanne T gleich t2 oder kürzer. In Fig. 11 ist die Zeitspanne t2 erheblich länger als T dargestellt, weil die Verzögerungszeit im Gatterschaltkreis 73 und Inverter 74 übertrieben dargestellt ist.

Bei der in Fig. 10 gezeigten Schaltkreiskonstruktion befindet sich das externe Schreibbestimmungssignal /WE, das dem Taktsignal- Eingangsanschluß 17 zugeführt wird, beim Datenlesen auf "H" und das Ausgangssignal des Gatterschaltkreises 71 auf "L". Nun wird eine Operation, bei der ein Störimpuls durch die Datenleseoperation im Ausgangssignal des Gatterschaltkreises verursacht wird, unter Bezugnahme auf die Fig. 12, die ein Signaldiagramm des Betriebs darstellt, beschrieben.

In Fig. 12 wird ein Fall betrachtet, bei dem der Störimpuls A zum Zeitpunkt Ta im Ausgangssignal des Gatterschaltkreises auftritt. Der Störimpuls A wird im Verzögerungsschaltkreis 175 um die Zeitspanne T verzögert. Entsprechend tritt der Störimpuls A′ am Ausgang des Verzögerungsschaltkreises 175 zum Zeitpunkt Tb auf. Das Ausgangssignal des Gatterschaltkreises 73 erreicht den Pegel "L" nur dann, wenn der Ausgang des Gatterschaltkreises 71 und der Ausgang des Verzögerungsschaltkreises 175 beide auf "H" liegen.

Selbst wenn der Störimpuls im Ausgangssignal des Gatterschaltkreises 71 auftritt, ist der Pegel des Ausgangssignals des Gatterschaltkreises entsprechend gleich "H" und das erste interne Schreibbestimmungssignal ΦWE′ bleibt auf "L".

Die Bildung des Verzögerungsschaltkreises 175 wie oben beschrieben kann Fehlfunktionen durch Störimpulse verhindern. Im Fall der in Fig. 10 gezeigten Schaltkreiskonstruktion wird jedoch das erste interne Schreibbestimmungssignal ΦWE′ erzeugt, wenn seit dem Abfall des externen Spaltenadreßsignals /CAS (ext/CAS) auf "L" beim Datenschreiben eine Zeitspanne t2 vergangen ist. Ein zweites internes Schreibbestimmungssignal ΦWE wird für eine vorbestimmte Zeitspanne als Reaktion auf das erste interne Schreibbestimmungssignal erzeugt. Entsprechend tritt das Problem auf, daß das Datenschreiben eine lange Zeit dauert. Besonders in einem dynamischen Hochgeschwindigkeits-Direktzugriffsspeicher ist die Zeitspanne, während der das Schreibbestimmungssignal /WE von außen auf "L" liegt, kurz, weil die Zykluszeit kurz ist. In diesem Fall ist die Einstellung der Taktung zum Erzeugen eines zweiten internen Schreibbestimmungssignals ΦWE mit ausreichender Impulsbreite extrem schwierig. Wird die Schreibimpulsbreite klein gemacht, kann kein präzises Datenschreiben ausgeführt werden.

In der JP 61-68796 ist eine Struktur beschrieben, um den nachteiligen Einfluß bei einer Leseoperation durch Störungen von Schreibdaten beim Datenlesen zu verhindern. Die Einrichtung entsprechend dem Stand der Technik weist einen Schreibsteuerschalt­ kreis auf, der die Übertragung des Ausgangssignals eines Datenschreib-Pufferschaltkreises auf ein Speicherelement beim Datenlesen verhindert. Ein Schreibsteuersignal, das dem Schreibsteuerschaltkreis zugeführt wird, bringt den Schreibsteuer­ schaltkreis nur beim Datenlesen in einen Betriebszustand, und bringt ihn beim Datenschreiben in einen nicht-betriebmäßigen Zustand. In der genannten Druckschrift ist aber keine Struktur gezeigt, um einen Datenausgabepuffer daran zu hindern, beim Datenlesen aufgrund eines internen Schreibbestimmungssignals in einen Zustand hoher Ausgangsimpedanz zu fallen. Ferner betrachtet die genannte Druck­ schrift keine Störimpulse, die durch die Datenleseoperation im Schreibsteuersignal auftreten.

Aus IEEE Journal of Solid-State Circuits, Vol. SC-15, Nr. 4, Aug. 1980, S. 656-660 ist eine Halbleiterspeichereinrichtung bekannt, bei der eine Ausgabepuffer-Steuerung sowohl von einem - als auch einem -Signal abhängig ist.

Aufgabe der Erfindung ist es, eine Halbleiterspeichereinrichtung zu schaffen, die Daten mit großer Geschwindigkeit und hoher Zuverlässigkeit lesen kann. Ferner ist ein entsprechendes Betriebsverfahren für eine Halbleiterspeichereinrichtung zu schaffen.

Die Aufgabe wird durch die Halbleiterspeichereinrichtung nach dem Patentanspruch 1, sowie das Verfahren nach dem Patentanspruch 8 gelöst. Vorteilhafte Weiterbildungen sind in den Unteransprüchen beschrieben.

Beim Datenlesen wird ein internes Lesesignal erzeugt. In der Erzeugungsschaltung für das interne Schreibbestimmungssignal wird die Erzeugung des internen Schreibbestimmungssignals in Abhängigkeit vom erzeugten internen Lesebestimmungssignal unterbunden. Selbst wenn durch die Datenausgabe beim Datenlesen ein Störimpuls erzeugt wird, wird damit das interne Schreibbestimmungssignal sicher in einem inaktiven Zustand gehalten, um Fehlfunktionen eines Datenein-/ -ausgabepuffers sicher zu verhindern.

Es folgt die Beschreibung eines Ausführungsbeispiels anhand der Figuren. Von den Figuren zeigt

Fig. 1 ein Diagramm, das die Gesamtkonstruktion einer herkömmlichen Halbleiterspeichereinrichtung darstellt;

Fig. 2 ein Diagramm, das die Konstruktion eines herkömmlichen Pufferschaltkreises zur Schreibaktivierung und eines Pufferschaltkreises zur Ausgabeaktivierung darstellt;

Fig. 3 ein Signaldiagramm zur Darstellung des Betriebs des Pufferschaltkreises von Fig. 2 beim Datenlesen;

Fig. 4 ein Signaldiagramm zur Darstellung des Betriebs des Pufferschaltkreises von Fig. 2 beim Datenschreiben;

Fig. 5 ein Diagramm eines Beispiels für die Konstruktion eines herkömmlichen Datenausgabepuffers;

Fig. 6 ein Diagramm zur Darstellung des Betriebs eines herkömmlichen Datenausgabepuffers für die Datenausgabe des Werts "L";

Fig. 7 ein Diagramm zur Erläuterung der Probleme in einer herkömmlichen Halbleiterspeichereinrichtung;

Fig. 8 ein Diagramm zur Erläuterung der Ursachen von Problemen in einer herkömmlichen Halbleiterspeichereinrichtung;

Fig. 9 ein Signaldiagramm zur Darstellung des Betriebs einer herkömmlichen Halbleiterspeichereinrichtung bei einer Fehlfunktion;

Fig. 10 ein Diagramm, das ein weiteres Beispiel für die Konstruktion eines Pufferschaltkreises zur Schreib­ aktivierung in einer herkömmlichen Halbleiterspeicher­ einrichtung darstellt;

Fig. 11 ein Signaldiagramm zur Darstellung des Betriebs des herkömmlichen Pufferschaltkreises zur Schreibaktivierung von Fig. 10;

Fig. 12 ein Signaldiagramm, das den Betrieb des Schreib­ aktivierungspuffers von Fig. 10 beim Auftreten von Störimpulsen darstellt;

Fig. 13 ein Blockdiagramm, das die Konstruktion eines Pufferschaltkreises zur Schreibaktivierung und eines Pufferschaltkreises zur Ausgabeaktivierung in einer Halbleiterspeichereinrichtung nach einer ersten Ausführungsform der Erfindung darstellt; und

Fig. 14 ein Blockdiagramm, das die Konstruktion eines Dateneingabepuffers einer Halbleiterspeichereinrichtung nach einer zweiten Ausführungsform der Erfindung darstellt.

Fig. 13 zeigt ein Blockdiagramm, das die Konstruktionen eines Pufferschaltkreises 7 zur Schreibaktivierung und eines Pufferschalt­ kreises 8 zur Ausgabeaktivierung darstellt, und eine erste Ausführungsform der Erfindung ist. In Fig. 13 sind den Komponenten entsprechend den Komponenten im herkömmlichen Pufferschaltkreis der Fig. 2 dieselben Bezugszeichen zugeordnet. In Fig. 13 weist der Schreibaktivierungs-Pufferschaltkreis 7 einen Gatterschaltkreis 700 in einer ersten Stufe, der ein externes Schreibbestimmungssignal ext/WE, das einem externen Taktsignal-Eingangsanschluß 17 zugeführt wird, ein erstes internes Ausgabebestimmungssignal ΦOE′ vom Ausgabeaktivierungs-Pufferschaltkreis 8 und ein internes Steuersignal /ΦW vom Pufferschaltkreis 6 zur internen Taktsignaler­ zeugung empfängt, und einen ΦWE-Erzeugungsschaltkreis 72 zum Erzeugen eines zweiten internen Schreibbestimmungssignals ΦWE mit einer Impulsform, die eine vorbestimmte Zeit andauert, in Abhängigkeit vom ersten internen Schreibbestimmungssignal ΦWE vom Gatterschaltkreis der ersten Stufe auf. Der Pufferschaltkreis 8 zur Ausgabeaktivierung weist denselben Aufbau wie der herkömmliche Pufferschaltkreis 8 zur Ausgabeaktivierung, der in Fig. 2 gezeigt ist, auf, und enthält einen Gatterschaltkreis 81 und einen ΦOE- Aktivierungsschaltkreis 82. Der Betrieb des Schaltkreises von Fig. 13 ist derselbe wie er durch die Betriebssignaldiagramme der Fig. 3 und 4 dargestellt ist, wobei aber im folgenden die Operationen beim Datenlesen und Datenschreiben kurz erläutert werden.

Zuerst wird der Betrieb beim Datenlesen beschrieben. Wenn die Abtastsignale /RAS und /CAS, die extern angelegte Betriebstakt- Definitionssignale darstellen, einen aktiven Zustand mit Pegel "L" annehmen, fällt ein internes Steuersignal ΦO auf "L". Der Gatter­ schaltkreis 81 setzt ein erstes internes Ausgabebestimmungssignal ΦOE auf einen aktiven Zustand mit Pegel "H", wenn das Ausgabebestimmungssignal ext/OE, das dem Taktsignal-Eingangsanschluß 18 zugeführt wird und das interne Steuersignal /ΦO beide einen aktiven Zustand mit Pegel "L" annehmen. Der ΦOE-Erzeugungsschalt­ kreis 82 erzeugt ein zweites internes Ausgabebestimmungssignal ΦOE in Abhängigkeit vom ersten internen Ausgabebestimmungssignal ΦOE′ und legt das zweite interne Ausgabebestimmungssignal an den Ausgabepuffer 9a an. Der Ausgabepuffer 9a erzeugt aus den Daten, die auf dem gemeinsamen Datenbus 50 liegen, Ausgabedaten als Reaktion auf das zweite interne Ausgabebestimmungssignal ΦOE im aktiven Zustand und gibt die erzeugten Ausgabedaten über den Datenein-/- ausgabeanschluß nach außen ab.

Das erste interne Ausgabebestimmungssignal ΦOE′ wird auch an den Gatterschaltkreis 700 angelegt, der in der ersten Stufe des Schreibaktivierungs-Pufferschaltkreises 7 gebildet ist. Der Gatter­ schaltkreis nimmt als Reaktion auf das erste interne Ausgabebestimmungssignal ΦOE′ einen Ausgabedeaktivierungszustand ein. Das bedeutet, daß der Gatterschaltkreis 700 das erste interne Schreibbestimmungssignal ΦWE′ auf einen "L"-Pegel setzt und die Erzeugung der ersten und zweiten internen Schreibbestimmungssignale ΦWE′ und ΦWE verhindert. Selbst wenn zu diesem Zeitpunkt eine Störung (ein nachteiliger Anstieg des Masseleitungspotentials) durch die Datenausgabeoperation des Ausgabepuffers 9a auftritt und ein externes Steuersignal ext/WE aufgrund der Störung als Signal mit "L"-Pegel bestimmt wird, weil das erste interne Ausgabebestimmungs­ signal ΦOE′, das dem Gatterschaltkreis 700 zugeführt wird, auf einem ausreichenden "H"-Pegel liegt, wird im ersten internen Schreibbe­ stimmungssignal ΦWE′ kein Störimpuls erzeugt. Daher sind die internen Schreibbestimmungssignale ΦWE′ und ΦWE sicher auf einem inaktiven Zustand mit "L"-Pegel fixiert.

Selbst wenn das Potential einer Masseleitung ansteigt (siehe 160 in Fig. 4), um den "L"-Pegel des ersten internen Schreibbestimmungssignals ΦWE′ anzuheben, wird das zweite interne und auf "L" fixierte Schreibbestimmungssignal ΦWE vom ΦWE- Erzeugungsschaltkreis 72 ausgegeben, weil der "L"-Bestimmungspegel des ΦWE- und ΦWE′-Erzeugungsschaltkreises 72 ebenfalls angehoben wird. Selbst wenn beim Datenlesen Störungen auftreten, können damit die ersten und zweiten internen Schreibbestimmungssignale ΦWE und ΦWE′ auf einen "L"-Pegel gesetzt werden, der einen inaktiven Zustand angibt, um ihre Erzeugung zu verhindern und die Rückstellung des ΦOE-Erzeugungsschaltkreises 82 beim Datenlesen zu verhindern.

Wenn das erste interne Lesebestimmungssignal ΦOE′ an den Gatter­ schaltkreis 700 der ersten Stufe des Schreibaktivierungs-Puffer­ schaltkreises 7 als Sperrsignal angelegt wird, wird der Gatter­ schaltkreis 700 vor der Erzeugung von Störungen durch die Datenleseoperation durch den Ausgabepuffer 9a in einen Ausgabedeak­ tivierungszustand gebracht, so daß die Erzeugung des ersten und zweiten internen Schreibbestimmungssignals und ΦWE′ sicherer verhindert wird.

Bei einer Datenschreiboperation befindet sich ein Ausgabebestimmungssignal ext/OE, das dem externen Taktsignal- Eingangsanschluß 18 zugeführt wird, auf "H", und das erste interne Ausgabebestimmungssignal ΦOE′ vom Gatterschaltkreis 81 ist in einem inaktiven Zustand "L". Entsprechend erzeugt der Gatterschaltkreis 700 ein erstes internes Schreibbestimmungssignal ΦWE′ in Abhängig­ keit vom externen Schreibbestimmungssignal ext/WE und ein internes Steuersignal /ΦWE. Der ΦWE-Erzeugungsschaltkreis 72 erzeugt in Abhängigkeit vom ersten internen Schreibbestimmungssignal ΦWE′ ein zweites Schreibbestimmungssignal ΦWE mit einer Impulsform, die eine vorbestimmte Zeit andauert, und führt das zweite Schreibbestimmungs­ signal dem Eingabepuffer 9b zu. Der Eingabepuffer 9b erzeugt aus den Daten, die dem Datenein-/-ausgabeanschluß 19 zugeführt werden, in Abhängigkeit vom zweiten internen Bestimmungssignal ΦWE interne Schreibdaten auf dem gemeinsamen Datenbus 50.

Durch die oben beschriebene Konstruktion ist kein Verzögerungs­ schaltkreis zur Verhinderung einer Störimpulserzeugung im ersten internen Schreibbestimmungssignal, wie in Fig. 10 dargestellt, notwendig. Es kann ein Schreibaktivierungs-Pufferschaltkreis erzielt werden, der die nachteiligen Einflüsse von Störungen eliminiert, die auftreten, wenn Daten ausgegeben werden, ohne die Datenschreibge­ schwindigkeit nachteilig zu beeinflussen.

Bei der in Fig. 13 dargestellten Struktur wird die Erzeugung des internen Schreibbestimmungssignals ΦWE durch Verwendung des ersten internen Ausgabebestimmungssignals ΦOE′ verhindert, das einen stabilen Zustand annimmt, bevor der Datenausgabepuffer 9a in einen aktiven Zustand gebracht wird, um eine Datenausgabeoperation auszuführen. Anstelle des vom Gatterschaltkreis 81 der ersten Stufe erzeugten internen Ausgabebestimmungssignals kann auch ein internes Ausgabebestimmungssignal als Sperrsignal benutzt werden, das von einer anderen Stufe erzeugt wird, wenn es ein Signal darstellt, das einen stabilen Zustand erreicht, bevor Daten vom Datenausgabepuffer 9a an den Datenein-/-ausgabeanschluß 19 ausgegeben werden. Beispielsweise ist das zweite interne Ausgabebestimmungssignal ΦOE vom ΦOE-Erzeugungsschaltkreis 82, der die letzte Stufe des Ausga­ beaktivierungs-Pufferschaltkreises 8 darstellt, ein Signal, das einen stabilen Zustand vor der Datenausgabeoperation des Datenausga­ bepuffers 9a erreicht. Das zweite interne Ausgabebestimmungssignal ΦOE kann an den Gatterschaltkreis 700 der ersten Stufe des Schreibaktivierungspuffers 7 als Sperrsignal angelegt werden.

Ferner kann der in Fig. 5 gezeigte Ausgabepuffer 90 als Ausgabepuffer benutzt werden.

Fig. 14 zeigt ein Diagramm, das die Konstruktion eines Dateneingabe­ puffers einer Halbleiterspeichereinrichtung nach einer zweiten Ausführungsform der Erfindung darstellt. Ein herkömmlicher Datenein­ gabepuffer 9b weist einen Gatterschaltkreis G20, der in der ersten Stufe gebildet ist, und einen Inverterschaltkreis G21, der das Ausgangssignal des Gatterschaltkreises G20 empfängt, auf. Der Gatterschaltkreis G20 empfängt Schreibdaten IOi, die an den Datenein-/-ausgabeanschluß 19 angelegt werden, und ein zweites internes Schreibbestimmungssignal ΦWE. Interne Schreibdaten mit positiver Logik werden am Ausgang des Gatterschaltkreises G20 und interne Schreibdaten mit negativer Logik vom Inverterschaltkreis G21 erzeugt. Bei der herkömmlichen Struktur eines Datenschreibpuffers sind bei einer Datenausgabe das interne Schreibbestimmungssignal ΦWE und das Ausgangssignal des Gatterschaltkreises auf "L" fixiert. In diesem Fall werden interne Schreibdaten mit den Pegeln "H" und "L" vom Dateneingabepuffer 9b erzeugt. Obwohl nicht einzeln dargestellt, wird in diesem Fall ein Vorverstärker, der im gemeinsamen Datenbus 50 zum Schreiben gebildet ist, in einen inaktiven Zustand gebracht und ein Ausgangszustand hoher Impedanz implementiert. Da komplementäre interne Daten erzeugt werden, besteht damit die Möglichkeit, daß die Schreibdaten aufgrund mancherlei Gründe zu einer ausgewählten Speicherzelle übertragen werden.

Entsprechend ist bei der in Fig. 14 dargestellten Konstruktion weiter ein Schreibsteuerschaltkreis 99 am Ausgang des Dateneingabe­ puffers 9b gebildet. Der Schreibsteuerschaltkreis 99 weist einen Gatterschaltkreis G30, der das Ausgangssignal des Gatterschaltkreises G20 und ein zweites internes Schreibbestimmungssignal ΦWE empfängt, und einen Gatterschaltkreis G31, der das Ausgangssignal des Inverterschaltkreises G21 und das zweite interne Schreibbestimmungssignal ΦWE empfängt, auf. Beide Gatterschaltkreise G30 und G31 arbeiten als Inverterschaltkreise, wenn das zweite Schreibbestimmungssignal ΦWE auf "H" liegt. Beim Datenschreiben werden entsprechend interne Eingabedaten /Din mit invertierter Logik gegenüber den Schreibdaten IOi, die dem Datenein- /-ausgabeanschluß 19 zugeführt werden, vom Gatterschaltkreis G30 ausgegeben. Vom Gatterschaltkreis G31 werden Schreibdaten Din mit derselben Logik wie die Schreibdaten IOi erzeugt.

Bei der Datenausgabe wird das interne Schreibbestimmungssignal ΦWE fest auf "L" fixiert. Entsprechend ist das Ausgangssignal des Gatterschaltkreises G20 auf "L" fixiert. Zu diesem Zeitpunkt sind die beiden Ausgangssignale /Din und Din der Gatterschaltkreise G30 und G31 auf demselben "H"-Pegel fixiert. Selbst wenn Daten vom Datenausgabepuffer 9a (oder 90) zum Datenein-/-ausgabeanschluß 19 übertragen und Störungen in den Daten erzeugt werden, werden mit dieser Struktur die instabilen Daten mit den Störungen nicht noch einmal über den Dateneingabepuffer 9b in die Einrichtung übertragen, so daß eine stabile Halbleiterspeichereinrichtung erzielt werden kann. Besonders die in Fig. 14 dargestellte Schaltkreiskonstruktion arbeitet in einer Einrichtung wie z. B. einem Bipolar-RAM effektiv, bei der die internen Schreibdaten Din und /Din zum Datenschreib­ schaltkreis übertragen werden, während Daten durch die Differenz zwischen den Schreibdaten und einem Referenzpotential in eine Speicherzelle geschrieben werden.

Obwohl ein NAND-Gatterschaltkreis als Schreibsteuerschaltkreis 99 beim in Fig. 14 dargestellten Schaltkreis verwendet wird, kann auch ein Gatterschaltkreis, bei dem der Ausgang auf "L" fixiert ist, wenn das zweite interne Schreibbestimmungssignal ΦWE auf "L" liegt, oder ein NOR-Gatterschaltkreis benutzt werden.

Obwohl bei den oben beschriebenen Ausführungsformen als Beispiel für eine Halbleiterspeichereinrichtung ein dynamischer Direktzugriffs­ speicher betrachtet worden ist, ist die vorliegende Erfindung auch auf einen statischen Direktzugriffsspeicher anwendbar. Es kann jede Halbleiterspeichereinrichtung verwendet werden, die ein Lesen und Schreiben von Daten in beliebiger Reihenfolge ausführen kann.

Selbst für eine Halbleiterspeichereinrichtung, bei der das Datenschreiben und Datenlesen nur in sequentieller Reihenfolge aus­ geführt wird, können dieselben Effekte wie bei den oben beschriebenen Ausführungsformen erzielt werden, wenn sie eine Konstruktion aufweist, bei der ein Dateneingabepuffer und ein Datenausgabepuffer in Abhängigkeit von einem internen Schreibbestimmungssignal bzw. einem internen Ausgabebestimmungssignal aktiviert werden.

Selbst wenn eine Struktur, bei der die Dateneingabe und die Daten­ ausgabe über getrennte Anschlüsse erfolgt, können dieselben Effekte wie bei den oben beschriebenen Ausführungsformen erzielt werden, wenn ein Datenausgabepuffer und ein Dateneingabepuffer mit einem internen Ausgabebestimmungssignal bzw. einem internen Schreibbestimmungssignal aktiviert werden. Das bedeutet, daß die vorliegende Erfindung auf beliebige Halbleiterspeichereinrichtungen mit einem Schreibaktivierungs-Pufferschaltkreis und einem Ausgabe­ pufferschaltkreis anwendbar ist.

Claims (10)

1. Halbleiterspeichereinrichtung mit einer Mehrzahl von Speicherzellen mit
einer ersten Steuersignal-Erzeugungseinrichtung (8), die von einem zugeführten Datenlese-Bestimmungssignal (/OE) abhängig ist, zum Erzeugen eines ersten und eines zweiten internen Datenlese-Bestimmungssignals (ΦOE′, ΦOE), das ein Lesen von Daten einer ausgewählten Speicherzelle der Mehrzahl von Speicherzellen anweist,
wobei das erste Datenlese-Bestimmungssignal (ΦOE′) vor einer Aktivierung des zweiten Datenlese-Bestimmungssignals (ΦOE) aktiv wird,
einer Ausgabepuffereinrichtung (9a), die auf das zweite Datenlese-Bestimmungssignal (ΦOE) reagiert, zum Erzeugen von Lesedaten entsprechend den Daten einer ausgewählten Speicherzelle, und
einer zweiten Steuersignal-Erzeugungseinrichtung (7), die von einem Datenschreib-Bestimmungssignal (/WE) abhängig ist, zum Erzeugen eines internen Datenschreib-Bestimmungssignals (ΦWE′, ΦWE), das ein Schreiben von Daten in die ausgewählte Speicherzelle anweist, wobei die zweite Steuersignal-Erzeugungseinrichtung eine Sperreinrichtung (700) aufweist, die vom ersten internen Datenlese-Bestimmungssignal (ΦOE′) abhängig ist, zum Verhindern der Erzeugung des internen Datenschreib-Bestimmungssignals (ΦWE′, ΦWE).

2. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Sperreinrichtung eine Gattereinrichtung (700) aufweist, die das Datenschreib-Bestimmungssignal (/WE, ext/WE) und das erste interne Datenlese-Bestimmungssignal (ΦOE′) empfängt, zum Verhindern der Erzeugung des internen Datenschreib-Bestimmungssignals (ΦWE′, ΦWE) in Abhängigkeit vom ersten internen Datenlese-Bestimmungssignal (ΦOE′).

3. Halbleiterspeichereinrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die erste Steuersignal-Erzeugungseinrichtung (8) eine erste Gatter­ einrichtung (81), die das zugeführte Datenlese-Bestimmungssignal empfängt, zum Erzeugen des ersten internen Datenlese-Bestimmungssignals (ΦOE′) in Abhängigkeit davon, und eine erste Signalerzeugungseinrichtung (82), die vom ersten internen Datenlese-Bestimmungssignal (ΦOE′) abhängig ist, zum Erzeugen des zweiten internen Datenlese- Bestimmungssignals für eine vorbestimmte Zeitspanne, aufweist, wobei das erste interne Datenlese-Bestimmungssignal an die Sperreinrichtung (700) angelegt wird.

4. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 3, gekennzeichnet durch
einen Dateneingabeknoten (19) zum Empfangen von Daten,
eine Eingabepuffereinrichtung (9b), die vom internen Datenschreib- Bestimmungsignal (ΦWE) abhängig ist, zum Erzeugen von Daten entsprechend den vom Dateneingabeknoten (19) empfangenen Daten, die zueinander komplementär sind, und
eine Schreibsteuereinrichtung (99), die vom internen Datenschreib- Bestimmungssignal (ΦWE) abhängig ist, zum Übertragen der zueinander komplementären Daten, die von der Eingabepuffereinrichtung (9b) empfangen werden, auf einen Datenbus (50) zur Übertragung von Daten zur ausgewählten Speicherzelle, wobei
die Schreibsteuereinrichtung (99) eine Einrichtung (G30, G31) zum Einstellen der zueinander komplementären Daten auf einen identischen Logikpegel, wenn das interne Datenschreib-Bestimmungssignal ( ΦWE) in einem inaktiven Zustand ist, aufweist.

5. Halbleiterspeichereinrichtung nach einem des Ansprüche 1 bis 4, gekennzeichnet durch
ein Speicherzellenfeld (1) mit einer Mehrzahl von Speicherzellen (MC), die in einer Matrix aus Zeilen und Spalten angeordnet sind,
eine interne Taktsignal-Erzeugungseinrichtung (6), die von externen Betriebstaktsignal-Bestimmungssignalen (/RAS, /CAS, ext/RAS, ext/CAS) abhängig ist, zum Erzeugen einer Mehrzahl von internen Taktsignalen,
eine Auswahleinrichtung (2, 3, 4, 5), die von einem externen Adreßsignal (A0-An) und einem ersten internen Taktsignal, das von der internen Taktsignal-Erzeugungseinrichtung (6) erzeugt wird, abhängig ist, zum Auswählen einer Speicherzelle entsprechend dem externen Adreßsignal im Speicherzellenfeld, wobei die erste Steuersignal- Erzeugungseinrichtung als interne Ausgabebestimmungssignal-Erzeugungseinrichtung (8, 81, 82) ausgebildet ist, die von einem zweiten internen Taktsignal (/ΦO) von der internen Taktsignal-Erzeugungseinrichtung (6) und einem externen Ausgabebestimmungssignal (/OE) abhängig ist, zum Erzeugen des ersten und des zweiten Datenlese-Bestimmungssignals als internes erstes und zweites Ausgabebestimmungssignal (ΦOE′, ΦOE), die Ausgabepuffereinrichtung als Ausgabeeinrichtung ausgebildet ist (9a, 90), die in Abhängigkeit vom zweiten internen Ausgabebestimmungssignal (ΦOE) aktiviert wird, zum Ausgeben von Daten nach außen, die aus einer durch die Auswahleinrichtung (2, 3, 4, 5) ausgewählten Speicherzelle gelesen worden sind, wobei die zweite Steuersignal-Erzeugungseinrichtung als interne Schreibbestimmungssignal-Erzeugungseinrichtung (7, 700, 72) ausgebildet ist, die von einem dritten Taktsignal (/ΦW), das von der internen Taktsignal-Erzeugungseinrichtung (6) erzeugt wird, und einem externen Schreibbestimmungssignal abhängig ist, zum Erzeugen eines internen Schreibbestimmungssignals (/ΦWE′, /ΦWE), wobei die interne Schreibbestimmungssignal-Erzeugungseinrichtung eine Sperreinrichtung aufweist (700), die vom ersten internen Ausgabebestimmungssignal (ΦOE′, ΦOE) abhängig ist, zum Verhindern der Aktivierung des internen Schreibbestimmungssignals, und
eine Eingabeeinrichtung (9b), die vom internen Schreibbestimmungssignal abhängig ist, zum Erzeugen von internen Schreibdaten entsprechend externen Schreibdaten, die in die von der Auswahleinrichtung ausgewählte Speicherzelle geschrieben werden sollen.

6. Halbleiterspeichereinrichtung nach Anspruch 5, dadurch gekennzeichnet, daß die interne Schreibbestimmungssignal-Erzeugungseinrichtung (7) eine Gattereinrichtung (700) als Sperreinrichtung, die vom ersten internen Ausgabebestimmungssignal (/ΦOE′) abhängig ist, zum selektiven Übertragen des externen Schreibbestimmungssignals, um ein erstes internes Schreibbestimmungssignal (ΦWE′) zu erzeugen, und eine Einrichtung (72), die vom ersten internen Schreibsignal abhängig ist, zum Erzeugen eines zweiten internen Schreibbestimmungssignals (ΦWE) für die Eingabeeinrichtung (9b), aufweist.

7. Halbleiterspeichereinrichtung nach Anspruch 5 oder 6, dadurch gekennzeichnet, daß die interne Ausgabebestimmungssignal-Erzeugungseinrichtung eine Gattereinrichtung (81), die vom externen Ausgabebestimmungssignal (ext/OE) und dem zweiten internen Taktsignal (/ΦO) abhängig ist, zum Erzeugen des ersten internen Ausgabebestimmungssignals (ΦOE′), und eine Einrichtung (82), die vom ersten internen Ausgabebestimmungssignal abhängig ist, zum Erzeugen des zweiten internen Ausgabebestimmungssignals (ΦOE) für die Ausgabeeinrichtung (9a, 90) aufweist, wobei das erste interne Ausgabebestimmungssignal an die Sperreinrichtung (700) angelegt wird.

8. Betriebsverfahren für eine Halbleiterspeichereinrichtung mit einer Eingabepuffereinrichtung (9b) zum Erzeugen interner Daten, die in eine ausgewählte Speicherzelle eingeschrieben werden sollen, aus extern zugeführten Daten, und einer Ausgabepuffereinrichtung (9a, 90) zum Erzeugen externer Daten zum Ausgeben aus Daten, die aus einer ausgewählten Speicherzelle ausgelesen worden sind, mit den Schritten:
Erzeugen eines ersten und danach Erzeugen eines zweiten internen Lesebestimmungssignals (ΦOE′, ΦOE) zur Aktivierung der Ausgabepuffereinrichtung in Abhängigkeit von einem externen Lesebestimmungssignal (/OE),
Erzeugen eines internen Schreibbestimmungssignals (ΦWE′, ΦWE) zur Aktivierung der Eingabepuffereinrichtung in Abhängigkeit von einem extern zugeführten Schreibbestimmungssignal (/WE, ext/WE), und Verhindern, daß das interne Schreibbestimmungssignal erzeugt wird, bevor die Ausgabepuffereinrichtung aktiviert wird, wenn das erste interne Lesebestimmungssignal erzeugt wird.

9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß der Schritt des Verhinderns den Schritt:
Einstellen einer Gattereinrichtung (700), die das extern angelegte Schreibbestimmungssignal empfängt, in Abhängigkeit vom ersten internen Lesebestimmungssignal in einen Ausgabedeaktivierungszustand, in dem die Gattereinrichtung (700) unabhängig vom Zustand des extern angelegten Schreibbestimmungssignals (/WE, ext/WE) ein Inaktivzustandssignal ausgibt, aufweist.

10. Verfahren nach Anspruch 8 oder 9, gekennzeichnet durch den Schritt:
Empfangen von Daten von der Eingabepuffereinrichtung und Erzeugen interner Signale mit einem identischen Logikpegel auf einem Datenbus (50), der zur Übertragung von Daten zur ausgewählten Speicherzelle gebildet ist, wenn das erste interne Schreibbestimmungssignal in einem inaktiven Zustand ist.