DE4322994C2

DE4322994C2 - Halbleiterspeichervorrichtung und Verfahren zum Setzen des Test-Modus einer Halbleiterspeichervorrichtung

Info

Publication number: DE4322994C2
Application number: DE4322994A
Authority: DE
Inventors: Seiji Sawada
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1992-07-14
Filing date: 1993-07-09
Publication date: 1996-01-11
Anticipated expiration: 2013-07-10
Also published as: US5365481A; IT1265147B1; ITMI931529A1; JPH0636593A; KR970006221B1; ITMI931529A0; DE4322994A1; KR940003039A

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleiterspeichervorrichtung nach dem Oberbegriff des Anspruchs 1 und ein Verfahren zum Setzen eines Test-Modus einer Halbleiterspeichervorrichtung nach dem Oberbegriff des Anspruchs 6.

Eine Halbleiterspeichervorrichtung nach dem Oberbegriff des Anspruchs 1 bzw. ein Verfahren nach dem Oberbegriff des Anspruchs 6 ist aus der DE 41 26 474 A1 bekannt.

Mit der Vergrößerung der Speicherkapazität von Halbleiterspeichervorrichtungen in den vergangenen Jahren wurde ein Funktionstest für ein Speicherzellenfeld der Halbleiterspeichervorrichtung nach der Produktion wichtiger. Jedoch wird mit dem Anstieg der Anzahl von Speicherzellen, die in einem solchen Speicherzellenfeld enthalten sind, das heißt mit dem Anstieg der Speicherkapazität der Halbleiterspeichervorrichtung, die für einen solchen Funktionstest benötigte Zeit länger. Darum wurde der Anstieg der für einen solchen Funktionstest bei einer Halbleiterspeichervorrichtung mit großer Speicherkapazität benötigten Zeit in den vergangenen Jahren ein Problem.

Um die für einen solchen Funktionstest benötigte Zeit zu verkürzen, wird ein sogenanntes ON-Chip-Testschaltungssystem in vielen Fällen, in denen eine Schaltungseinheit für einen solchen Funktionstest (im folgenden als Testschaltung bezeichnet) zusammen mit den die Halbleiterspeichervorrichtung bildenden Schaltungen auf demselben Chip vorgesehen ist, verwendet. Zum Beispiel wird ein solches ON-Chip-Testschaltungssystem in einem DRAM (Dynamic Random Access Memory = dynamischer Speicher mit wahlfreiem Zu griff) in vielen Fällen verwendet.

Fig. 7 ist eine Blockdarstellung, die die gesamte Konfiguration eines DRAM, in dem das ON-Chip-Testschaltungssystem verwendet wird, zeigt. Wie in Fig. 7 gezeigt, weist ein Speicherzellenfeld 1 Speicherzellen (nicht gezeigt), die in Zeilen und Spalten nach Art einer Matrix angeordnet sind, Wortleitungen (nicht gezeigt), wobei eine für jede Zeile vorgesehen ist, und Bitleitungspaare (nicht gezeigt), wobei ein Paar für jede Spalte vorgesehen ist, auf. Jede der Speicherzellen ist mit einer Wortleitung einer ent sprechenden Zeile und einem Bitleitungspaar einer entsprechenden Spalte verbunden.

Die Auswahl einer Wortleitung wird durch einen Zeilendekoder 2 ausgeführt, und die Auswahl eines Bitleitungspaares wird durch einen Spaltendekoder 3 ausgeführt. Die Wortleitungsauswahl durch den Zeilendekoder 2 und die Bitleitungspaarauswahl durch den Spaltendekoder 3 wird in Antwort auf ein Zeilenadreßsignal RA0 bis RA9 bzw. ein Spaltenadreßsignal CA0 bis CA9, die von einem Adreßpuffer 4 geliefert werden, ausgeführt.

Der Adreßpuffer 4 nimmt entweder ein internes Adreßsignal Q0 bis Q9, das von einem Auffrischzähler 8 geliefert wird, oder ein ex ternes Adreßsignal A0 bis A10, abhängig von einem internen Zei lenadreßtaktsignal int, das von einer -Eingabeschaltung 10 geliefert wird, und einem internen Spaltenadreßtaktsignal int, das von einer -Eingabeschaltung 12 geliefert wird, auf.

Weiter liefert der Adreßpuffer 4 das Zeilenadreßsignal RA0 bis RA10 und das Spaltenadreßsignal CA0 bis CA10 entsprechend dem aufgenommenen Adreßsignal. Bei dem normalen Datenlesebetrieb und dem normalen Schreibbetrieb nimmt der Adreßpuffer 4 das externe Adreßsignal A0 bis A10 auf. Im Auffrischbetrieb, in dem Daten in die Speicherzellen rückgeschrieben werden, bevor die Speicherda ten in den Speicherzellen des Speicherzellenfeldes 1 verschwin den, nimmt der Adreßpuffer 4 das interne Adreßsignal Q0 bis Q9 von dem Auffrischzähler 8 auf.

Eine Auffrischsteuerung 9 weist den Auffrischzähler 8 zur Ausgabe des internen Adreßsignals mit einem vorbestimmten Zeitablauf ba sierend auf dem internen Zeilenadreßtaktsignal int der RAS- Eingabeschaltung 10 an. Der Auffrischzähler 8 erzeugt das interne Adreßsignal Q0 bis Q9, das die Adresse der Speicherzelle mit auf zufrischenden Speicherdaten anzeigt, in Antwort auf die Anweisung der Auffrischsteuerung 9.

Der Zeilendekoder 2 führt die Wortleitungsauswahl basierend auf dem Zeilenadreßsignal RA0 bis RA9 des Adreßpuffers 4 mit einem Zeitablauf, der auf dem internen Zeilenadreßtaktsignal int der -Eingabeschaltung 10 basiert, aus. Der Spaltendekoder 3 führt die Bitleitungspaarauswahl basierend auf dem Spaltenadreßsignal CA0 bis CA9 des Adreßpuffers 4 mit einem Zeitablauf, der auf dem internen Spaltenadreßtaktsignal int der -Eingabeschaltung 12 basiert, aus.

Genauer gesagt steuert der Spaltendekoder 3 ein I/O-Gatter 5, um nur ein Bitleitungspaar der Bitleitungspaare in dem Speicherzel lenfeld 1 entsprechend dem Spaltenadreßsignal CA0 bis CA10 elek trisch mit einem Eingabepuffer 6 oder einem Ausgabepuffer 7 mit einem Zeitablauf entsprechend dem internen Spaltenadreßtaktsignal int zu verbinden.

Das I/O-Gatter 5 weist Übertragungsgatter (nicht gezeigt) auf, die entsprechend den entsprechenden Bitleitungspaaren vorgesehen sind, um die Bitleitungspaare im Speicherzellenfeld 1 mit dem Eingabepuffer 6 und dem Ausgabepuffer 7 zu verbinden. Der Spal tendekoder 3 führt die Bitleitungspaarauswahl durch, indem er nur ein Übertragungsgatter der in dem I/O-Gatter 5 enthaltenen Trans fergatter entsprechend einem Bitleitungspaar mit einer Spalten adresse, die durch das Spaltenadreßsignal CA0 bis CA9 angezeigt wird, in einen AN-Zustand bringt.

Ein Leseverstärker 15 verstärkt Daten (ausgelesene Daten), die in jedem der Bitleitungspaare im Speicherzellenfeld 1 beim Daten lesebetrieb erscheinen. Durch den Bitleitungspaarauswahlbetrieb des Spaltendekoders 3 wird nur ein Bitleitungspaar der Bitlei tungspaare in dem Speicherzellenfeld 1 entsprechend dem Adreßsi gnal durch das I/O-Gatter 5 mit dem Ausgabepuffer 7 verbunden. Daher werden nur ausgelesene Daten, die auf dem entsprechenden Bitleitungspaar der Bitleitungspaare in dem Speicherzellenfeld 1 erscheinen, über den Ausgabepuffer 7 an einen Datenausgabean schluß Dout angelegt, nachdem sie durch den Leserverstärker 15 verstärkt sind.

Beim Datenschreibbetrieb werden an einen Dateneingabeanschluß Din angelegte Daten durch den Eingabepuffer 6 an das I/O-Gatter 5 angelegt. Als ein Ergebnis werden extern angelegte Daten über ein Bitleitungspaar, das durch den Spaltendekoder 3 aus den Bitlei tungspaaren des Speicherzellenfeldes 1 ausgewählt wird, in eine ausgewählte Speicherzelle geschrieben.

Empfang und Übertragung von Daten über das I/O-Gatter 5, den Ein gabepuffer 6 und den Ausgabepuffer 7 werden maximal auf der 8- Bit-Basis ausgeführt. Beim normalen Datenschreibbetrieb und dem normalen Datenlesebetrieb jedoch steuert eine I/O-Steuerung 11 den Eingabepuffer 6 und den Ausgabepuffer 7 so, daß Empfang und Übertragung von Daten über das I/O-Gatter 5, den Eingabepuffer 6 und den Ausgabepuffer 7 auf der 4-Bit-Basis ausgeführt werden.

Die I/O-Steuerung 11 steuert den Eingabepuffer 6 und den Ausgabe puffer 7 basierend auf den kleinsten signifikanten Bits RA10 und CA10 des Zeilenadreßsignals RA0 bis RA10 bzw. des Spaltenadreßsi gnals CA0 bis CA10, die von dem Adreßpuffer 4 geliefert werden, und dem internen Schreibfreigabesignal int , das von einer - Eingabeschaltung 13 geliefert wird.

Genauer gesagt, steuert die I/O-Steuerung 11 beim Datenlesebe trieb, bei dem das interne Schreibfreigabesignal int auf einem logischen Hoch- oder "H"-Niveau ist, den Betrieb des Ausgabepuf fers 7 basierend auf dem Zeilenadreßsignalbit RA10 und dem Spal tenadreßsignalbit CA10, so daß der Ausgabepuffer 7 nur 1-Bit-Da ten entsprechend der Adresse, die durch das Reihenadreßsignalbit RA10 und das Spaltenadreßsignalbit CA10 aus den vom I/O-Gatter 5 aufgenommenen 4-Bit-Daten bestimmt ist, liefert.

Ähnlich steuert die I/O-Steuerung 11 beim Datenschreibbetrieb, in dem das interne Schreibfreigabesignal int auf einem logischen Tief- oder ′L"-Niveau ist, den Betrieb des Eingabepuffers 6 ba sierend auf dem Zeilenadreßsignalbit RA10 und dem Spaltenadreßsi gnalbit CA10, so daß der Eingabepuffer 6 von dem Dateneingabean schluß Din angelegte Daten aufnimmt, um dieselben an ein Übertra gungsgatter der Übertragungsgatter des I/O-Gatters 5 entsprechend einem Bitleitungspaar mit einer Adresse, die durch das Zeilen adreßsignalbit RA10 und das Spaltenadreßsignalbit CA10 bestimmt ist, anzulegen.

Beim Auffrischbetrieb werden in den Ausgabepuffer 7 ausgelesene Daten erneut an das I/O-Gatter 5 als Schreibdaten angelegt. Da der Adreßpuffer 4 die internen Adreßsignale Q0 bis Q9 des Auf frischzählers 8 beim Auffrischbetrieb aufnimmt, werden die Spei cherdaten der Speicherzelle mit der Adresse, die durch das inter ne Adreßsignal Q0 bis Q9 angewiesen wird, aufgefrischt.

Beim Test-Modus (Testbetrieb) in dem ein Funktionstest der Spei cherzellen in dem Speicherzellenfeld 1 ausgeführt wird, wird der Empfang und die Übertragung von Daten über das I/O-Gatter 5, den Eingabepuffer 6 und den Ausgabepuffer 7 auf der 8-Bit-Basis aus geführt. Genauer gesagt wird beim Test-Mode der Spaltendekoder 3, der Eingabepuffer 6 und der Ausgabepuffer 7 in Antwort auf Test freigabesignal TE auf einem "L"-Niveau von einer Test-Mode-Steue rung 14 betrieben.

Genauer gesagt, ignoriert der Spaltendekoder 3 das kleinste si gnifikante Bit CA10 des Spaltenadreßsignals und dekodiert, wäh rend eines Zeitraums, indem er von der Test-Mode-Steuerung 14 das Testfreigabesignal TE auf einem "L"-Niveau erhält, zur Durchfüh rung der Bitleitungsauswahl nur die höheren Bits CA0 bis CA9 des Spaltenadreßsignals. Als ein Ergebnis wird die Zahl der Bitlei tungspaare, die auf einmal durch den Spaltendekoder 3 ausgewählt werden, gegenüber dem normalen Datenlesebetrieb und dem normalen Datenschreibbetrieb verdoppelt.

Andererseits werden während einer Periode, in der der Eingabepuf fer 6 von der Test-Mode-Steuerung 14 das Testfreigabesignal TE auf einem "L"-Niveau erhält, durch Steuerung der I/O-Steuerung 11 an das I/O-Gatter 5 8-Bit-Daten, die von dem Dateneingabeanschluß Din geliefert werden, parallel angelegt.

Ähnlich detektiert der Ausgabepuffer 7, während eines Zeitraums, in dem der Ausgabepuffer 7 von der Test-Mode-Steuerung 14 das Testfreigabesignal TE auf "L"-Niveau erhält, gesteuert durch die I/O-Steuerung 11, das Übereinstimmen bzw. Nichtübereinstimmen der vom I/O-Gatter 5 parallel angelegten 8-Bit-Daten mit den ge schriebenen Daten, um das Ergebnis an den Datenausgabeanschluß Dout zu liefern.

Darum wird das Ergebnis der Bestimmung ob, oder ob nicht, die aus den acht Paaren der durch den Spaltendekoder 3 ausgewählten Bit leitungspaare im Test-Mode ausgelesenen Daten mit den Schreibda ten übereinstimmen über den Ausgabepuffer 7 nach außen geliefert. Die extern angelegten 8-Bit-Schreibdaten werden an die acht Paare der Bitleitungspaare durch den Eingabepuffer 6 parallel angelegt.

Ein Funktionstest eines Speicherzellenfeldes wird ausgeführt, indem nach dem Schreiben von vorbestimmten Daten in alle oder einen Teil der Speicherzellen, die in dem Speicherzellenfeld ent halten sind, die Daten aus den Speicherzellen, in die Daten ge schrieben wurden, ausgelesen werden, um zu bestimmen, ob die aus gelesenen Daten mit den im voraus eingeschriebenen Daten überein stimmen oder nicht. Daher werden bei dem oben beschriebenen Be trieb des Spaltendekoders 3, des Eingabepuffers 6 und des Ausga bepuffers 7 im Test-Mode, die Tests für acht Speicherzellen auto matisch gleichzeitig durchgeführt. Genauer gesagt werden in dem Test-Modus die Speicherzellen des Speicherzellenfeldes 1 automa tisch für jeweils acht Speicherzellen getestet. Es ist zu bemerken, daß ein Muster oder ähnliches der Daten, die in das Speicherzel lenfeld zum Testen geschrieben werden, von der Art des Tests ab hängen.

Die Test-Modus-Steuerung 14 ist eine Schaltung zum Setzen des DRAM in den Test-Modus, basierend auf dem internen Zeilenadreßtaktsi gnal int der RAS-Eingabeschaltung 10, des internen Spalten adreßtaktsignals int der -Eingabeschaltung 12, und des in ternen Schreibfreigabesignals int der -Eingabeschaltung 13.

Die -Eingabeschaltung 10, die -Eingabeschaltung 12 und die -Eingabeschaltung 13 puffern das externe Zeilenadreßtaktsignal , das externe Spaltenadreßtaktsignal und das externe Schreibfreigabesignal , die externe Steuersignale sind, um die gepufferten Signale als das interne Zeilenadreßtaktsignal int , das interne Spaltenadreßtaktsignal int bzw. das interne Schreibfreigabesignal int auszugeben. Daher haben die internen Steuersignale int , int und int im wesentlichen dieselben Wellenformen wie die der externen Steuersignale , bzw. .

Im folgenden wird unter Bezugnahme auf Fig. 8 eine Beschreibung des spezifischen Betriebs der Test-Modus-Steuerung 14 gegeben. Fig. 8 ist ein Wellenformdiagramm, das die Wellenformen des ex ternen Zeilenadreßtaktsignals (a), des internen Reihenadreß taktsignals int (b), des externen Spaltenadreßtaktsignals (c), des internen Zeilenadreßtaktsignals int (d), des externen Schreibfreigabesignals (e), des internen Schreibfreigabesi gnals int (f) und des Testfreigabesignals (g) zeigt, wenn die Test-Mode-Steuerung 14 den DRAM in den Test-Mode setzt.

Wie Fig. 8 zeigt, wird die Test-Modus-Steuerung 14 zum Zeitpunkt t₁ auf den Abfall des internen Signals int (Fig. 8 (b)) akti viert, wenn die internen Signale int (Fig. 8 (d)) und int (Fig. 8 (f)) beide bereits auf einem "L"-Niveau sind. Die akti vierte Test-Mode-Steuerung 14 verursacht den Fall des Testfreiga besignals (Fig. 8 (g)) auf ein "L"-Niveau. Als ein Ergebnis führen der Spaltendekoder 3, der Eingabepuffer 6 und der Ausgabe puffer 7 aus Fig. 7 wie oben beschrieben den Betrieb für einen Test aus.

Da die Test-Modus-Steuerung 14 wie oben beschrieben arbeitet, kann ein Benutzer Zeitabläufe der entsprechenden Signale setzen, so daß das externe Steuersignal während eines Zeitraums, in dem die externen Steuersignale und beide auf einem "L"-Niveau sind, zum Abfall auf ein "L"-Niveau gebracht wird, um den DRAM in den Test-Modus zu bringen. Ein Verfahren des Setzens eines Test- Mode ist international durch das Joint Electron Device Enginee ring Councel (JEDEC) bestimmt.

Wie erneut Fig. 7 zeigt, empfängt eine Leistung-AN-Rücksetz- Schaltung 16 eine Spannung Vcc, die von einer externen Leistungs versorgungsquelle (nicht gezeigt) geliefert wird. Die Leistung- AN-Rücksetz-Schaltung 16 liefert einen Einmalpuls auf einem "H"- Niveau an vorbestimmte Schaltungseinheiten in dem DRAM in Antwort auf den Anstieg der Stromversorgungsspannung Vcc, das heißt Strom-AN bei dem DRAM. Der Einmalpuls wird Leistung-AN-Rücksetz- Signal POR genannt.

Die Potentiale von vorbestimmten Knoten in den vorbestimmten Schaltungseinheiten werden auf entsprechende Niveaus gezwungen, um durch das Leistung-AN-Rücksetz-Signal POR in den Ausgangszu stand gebracht zu werden. Als ein Ergebnis werden die vorbestimm ten Schaltungseinheiten beim Beginn des Betriebes in Rücksetz- Zustände gebracht. Das Leistung-AN-Rücksetz-Signal POR wird zum Beispiel an die -Eingabeschaltung 10 genauso wie an die Test- Mode-Steuerung 14 angelegt. Eine Halbleiterspeichervorrichtung, die wie oben beschrieben ein Rücksetz-Signal zum Zeitpunkt des Anschaltens des Stroms (Strom-AN) erzeugt, ist zum Beispiel in der japanischen Patentoffenlegungsschrift Nr. 2-29118 und der japanischen Patenoffenlegungsschrift Nr. 63-98213 offenbart.

Obwohl in Fig. 7 gezeigt ist, daß die Ausgabe POR der Leistung- AN-Rücksetz-Schaltung 16 nur an die -Eingabeschaltung 10 und die Test-Mode-Steuerung 14 angelegt wird, wird die Ausgabe POR tatsächlich an die anderen Schaltungseinheiten wie nötig ange legt.

In Antwort auf das angelegte Leistung-AN-Rücksetz-Signal POR hält die Test-Modus-Steuerung 14 das Testfreigabesignal zwangsweise auf einem "H"-Niveau während des Zeitraums, in dem das Leistung- AN-Rücksetz-Signal POR auf einem "H"-Niveau ist, und hält den Rücksetz-Zustand, so daß der DRAM nicht in den Test-Modus ein tritt.

Die Fig. 9 und 10 sind Wellenformdiagramme, die den Rücksetzbe trieb der Test-Mode-Schaltung durch das oben beschriebene Lei stung-AN-Rücksetz-Signal POR zeigen. Fig. 9 zeigt den Betrieb in dem Zustand, in dem das externe Reihenadreßtaktsignal (c), das externe Spaltenadreßtaktsignal (e) und das externe Schreibfreigabesignal (g) zum Zeitpunkt von Strom-AN (Zeit punkt t₂) des DRAM alle bereits auf einem "H"-Niveau sind.

In dem Fall aus Fig. 9 steigen, wenn die Stromversorgungsspannung Vcc (a) nach Strom-AN zum Zeitpunkt t₂ ansteigt, das Leistung-AN- Rücksetz-Signal POR (b), das interne Reihenadreßtaktsignal int (d), das interne Spaltenadreßtaktsignal int (f), das interne Schreibfreigabesignal int (h) und das Testfreigabesignal (i) gleichzeitig auf ein "H"-Niveau, um die entsprechenden Ausgangs zustände zu erreichen. Wie oben beschrieben, bleibt das Leistung- AN-Rücksetz-Signal POR während eines vorbestimmten Rücksetzzeit raums nach seinem Anstieg auf einem "H"-Niveau und fällt zum Zeitpunkt t₃ auf ein "L"-Niveau.

Das Leistung-AN-Rücksetz-Signal POR wird jeder Einheit in dem DRAM zugeführt, wie der -Eingabeschaltung 10 und der Test-Mo dus-Steuerung 14, wie in Fig. 7 gezeigt. Darum bleiben während des Rücksetzzeitraums die Signale in den entsprechenden Einheiten in dem DRAM, wie in Fig. 9 gezeigt, in den entsprechenden Ausgangs zuständen. Speziell, wenn der Test-Modus betrachtet wird, das Testfreigabesignal wird während des Rücksetzzeitraums, wie in Fig. 9 gezeigt (i), auf einem "H"-Niveau gehalten, und der DRAM wird während dieses Zeitraums am Eintreten in den Test-Modus ge hindert.

Andererseits zeigt Fig. 10 einen Betrieb in dem Zustand, in dem das externe Zeilenadreßtaktsignal , das externe Spaltenadreß taktsignal und das externe Schreibfreigabesignal nach Strom-AN beim DRAM und nach einem Fehler des oben erwähnten Rück setzzeitraums gleichzeitig ansteigen. In dem Fall aus Fig. 10 steigen die oben beschriebenen drei externen Steuersignale von einem gewissen Zeitpunkt nach dem Zeitpunkt t₃ beginnend zum Er reichen eines "H"-Niveaus an. Dementsprechend steigen die ent sprechenden drei internen Steuersignale, das heißt das interne Zeilenadreßtaktsignal int , das interne Spaltenadreßtaktsignal int bzw. das interne Schreibfreigabesignal int , zu dem Zeit punkt, wenn die entsprechenden externen Steuersignale die ent sprechenden Schwellwerte zur Erkennung eines "H"-Niveaus errei chen, schnell auf ein "H"-Niveau an.

Das Testfreigabesignal wird während des Rücksetzzeitraums auf ein "H"-Niveau initialisiert, wodurch der DRAM während des Rück setzzeitraums vom Eintritt in den Test-Modus abgehalten wird.

Bei dem in Fig. 10 gezeigten Betrieb gibt es einen Fall, bei dem der Anstieg der drei internen Steuersignale manchmal zu vonein ander leicht verschiedenen Zeitpunkten auftritt, wie oben be schrieben. Zum Beispiel kann, wie in Fig. 10 gezeigt, der Fall auftreten, daß das interne Zeilenadreßtaktsignal int zum Zeit punkt t₄ schnell ansteigt, während das interne Spaltenadreßtakt signal int und das interne Schreibfreigabesignal mit einer kleinen Verzögerung zum Zeitpunkt t₅ schnell ansteigen. In einem solchen Fall, zwischen den Zeitpunkten t₄ und t₅, erreicht das in terne Zeilenadreßtaktsignal int zufälligerweise ein "H"- Niveau, und das interne Spaltenadreßtaktsignal int und das interne Schreibfreigabesignal erreichen zufälligerweise ein "L"-Niveau. Die Test-Modus-Steuerung 14 kommt in fehlerhafter Er kennung zu dem Ergebnis, daß die Vorbedingungen zum Setzen des Test-Mode nach dem oben beschriebenen JEDEC-Standard erfüllt sind.

Darum erzeugt in einem solchen Fall, falls das interne Zeilen adreßtaktsignal int zeitweise von einem "H"-Niveau auf ein "L"-Niveau (ein Bereich, der in Fig. 10 (d) und Fig. 11 durch eine gestrichelte Linie angezeigt ist) durch Veränderungen, die durch ein Rauschen oder ähnliches in der Umgebung des Schwell werts von zum Beispiel dem externen Zeilenadreßtaktsignal verursacht werden, fällt, die Test-Modus-Steuerung 14 irrtüm licherweise das Testfreigabesignal , das entsprechend den Test- Modus bestimmt (ein Bereich, der in Fig. 10 (i) durch eine gestri chelte Linie gezeigt ist). Als ein Ergebnis tritt der DRAM unnö tigerweise entgegen der Absicht des Benutzers direkt nach dem Einschalten (Strom-AN) in den Test-Modus ein, wodurch eine Fehl funktion des DRAM verursacht wird.

Aufgabe der vorliegenden Erfindung ist es, eine Halbleiterspei chervorrichtung, die ein irrtümliches Setzen des Test- Modus, das durch ein Rauschen oder ähnliches verursacht wird, verhindert, und ein solches Verfahren zum Setzen des Test-Modus einer Halbleiterspeichervorrichtung zu ermöglichen.

Diese Aufgabe wird gelöst durch eine Halbleiterspeichervorrichtung nach Anspruch 1 oder ein Verfahren nach Anspruch 6.

Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben. Insbesondere wird eine Halbleiterspeichervorrich tung, die am irrtümlichen Eintreten in den Test-Modus nach dem Einschalten unter Mißachtung der Tatsache, daß der Test-Modus nicht durch ein externes Steuersignal angewiesen wurde, gehindert wird, und ein solches Verfahren zum Setzen des Test-Modus ermöglicht.

Daher ist der Hauptvorteil, daß die Halbleiterspeichervorrichtung am irrtümlichen Eintreten in den Test-Mode nach dem Einschalten gehindert wird, in dem der Rücksetzzeitraum der Test-Mode-Steue rung variabel auf dem Zeitablauf des Wechsels eines logischen Niveaus eines Steuersignals basiert, wodurch der Zeitablauf des Setzens des Test-Modes bestimmt wird.

Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figu ren.

Von den Figuren zeigt

Fig. 1 ein Blockdiagramm, das einen DRAM entspre chend einer Ausführungsform zeigt;

Fig. 2 einen Schaltplan, der im Detail eine -Lei stung-AN-Rücksetzschaltung 18 und eine Lei stung-AN-Rücksetzschaltung 19, die in Fig. 1 gezeigt sind, zeigt;

Fig. 3 ein Zeitablaufdiagramm zur Erklärung des Be triebs der in Fig. 1 gezeigten Ausführungs form;

Fig. 4 ein Zeitablaufdiagramm zur Erklärung des Be triebs der in Fig. 1 gezeigten Ausführungs form;

Fig. 5 ein Blockdiagramm, das einen DRAM entspre chend einer anderen Ausführungsform zeigt;

Fig. 6 ein Blockdiagramm, das einen DRAM entspre chend einer weiteren Ausführungsform zeigt;

Fig. 7 ein Blockdiagramm, das ein Beispiel eines konventionellen DRAM zeigt;

Fig. 8 ein Zeitablaufdiagramm, das den Betrieb des in Fig. 7 gezeigten DRAM zeigt;

Fig. 9 ein Zeitablaufdiagramm, das den Betrieb des in Fig. 7 gezeigten DRAM zeigt;

Fig. 10 ein Zeitablaufdiagramm, das den Betrieb des in Fig. 7 gezeigten DRAM zeigt; und

Fig. 11 eine vergrößerte Ansicht eines Hauptbereiches einer Wellenform des internen Zeilenadreß taktsignals aus dem Zeitablaufdiagramm aus Fig. 10.

Fig. 1 ist ein Blockdiagramm, das die gesamte Konfiguration des DRAM entsprechend einer Ausführungsform zeigt. Fig. 1 zeigt, daß der DRAM Teile aufweist, die nicht ähnlich zu denen des DRAM aus Fig. 7 sind: eine Versorgungsleistung-AN-Rücksetzschaltung 17, die eine Stromversorgungsspannung Vcc, die von einer externen Leistungsquelle (nicht gezeigt) zugeführt wird, empfängt, und in Antwort auf den Anstieg der Stromversorgungsspannung Vcc auf das Einschalten des DRAM (Strom-AN), ein erstes Leistung-AN-Rücksetz- Signal POR1 erzeugt, das während eines vorbestimmten Zeitraums ein "H"-Niveau hat; eine -Leistung-AN-Rücksetzschaltung 18, die ein externes Zeilenadreßtaktsignal empfängt und in Ant wort auf den Wechsel des Niveaus des empfangenen Signals ein zweites Leistung-AN-Rücksetz-Signal POR2 erzeugt, das ein "H"- Niveau während eines variablen Zeitraums hat; und eine Leistungs- AN-Rücksetz-Signalschaltung 19, die das erste und das zweite Lei stung-AN-Rücksetz-Signal POR1 und POR2 empfängt zur Erzeugung ei nes Leistung-An-Rücksetz-Signals zum zwangsweisen Halten von vor bestimmten Schalteinheiten des DRAMs in einen Rücksetzzustand.

Da die Versorgungsleistung-An-Rücksetz-Schaltung 17 aus Fig. 1 identisch mit der Leistungs-AN-Rücksetz-Schaltung 16 des DRAMs aus Fig. 7 ist, wird die detaillierte Beschreibung nicht wieder holt. Unter Bezugnahme auf die Fig. 2 bis 4 wird nun im Detail eine Beschreibung der -Leistung-AN-Rücksetz-Schaltung 18 und der Leistung-AN-Rücksetz-Schaltung 19 gegeben.

Das externe Zeilenadreßtaktsignal wird zuerst an die -Lei stung-AN-Rücksetz-Schaltung 18 angelegt. Dieses Signal wird an das Gate eines n-Kanal-Transistors 18a, der zwischen das Massepo tential und den Eingang einer Verzögerungsschaltung 18d und das Stromversorgungspotential Vcc geschaltet ist, angelegt. Reihenge schaltete Zwei-Stufen-Inverter 18b und 18c sind parallel zwischen den Transistor 18a und die Verzögerungsschaltung 18d geschaltet. Die Ausgabe der Verzögerungsschaltung 18d wird von der -Lei stung-AN-Rücksetz-Schaltung 18 als zweites Leistung-AN-Rücksetz- Signal POR2 geliefert, um an die Leistung-AN-Rücksetz-Schaltung 19 angelegt zu werden.

Die Leistung-AN-Rücksetz-Schaltung 19 besteht aus einem NOR-Gat ter 19a und einem Inverter 19b, die in Reihe geschaltet sind. Das erste Leistungs-AN-Rücksetz-Signal POR1 ist an einen Eingang des NOR-Gatters 19a von der Versorgungsleistung-AN-Rücksetz-Schaltung 17 aus Fig. 1 angelegt. Andererseits ist das oben beschriebene zweite Leistung-AN-Rücksetz-Signal POR2 an den anderen Eingang des NOR-Gatters 19a angelegt. Nachdem sie von dem Inverter 19b invertiert ist, wird die Ausgabe des NOR-Gatters 19a von der Lei stung-AN-Rücksetz-Schaltung 19 als Leistung-AN-Rücksetz-Signal POR geliefert.

Unter Bezugnahme auf die Fig. 3 und 4 wird der Betrieb der Aus führungsform aus Fig. 1 beschrieben. Ähnlich zu dem Beispiel aus Fig. 9 zeigt Fig. 3 den Betrieb in einem Zustand, in dem zum Zeitpunkt des Einschaltens (Strom-AN) des DRAMs das externe Zei lenadreßtaktsignal (c), das externe Spaltenadreßtaktsignal (g) und das externe Schreibfreigabesignal (i) alle bereits auf einem "H"-Niveau sind.

Im Fall von Fig. 3, wenn die Stromversorgungsspannung Vcc (a) nach dem Einschalten zum Zeitpunkt t₂ ansteigt, steigen das in terne Zeilenadreßtaktsignal int (f), das interne Spaltenadreß taktsignal int (h), das interne Schreibfreigabesignal int (j) und das Testfreigabesignal (h) gleichzeitig auf ein "H"- Niveau an, um die entsprechenden Ausgangs- bzw. Ursprungszustände (Initialzustände) zu erreichen. Wie oben beschrieben bleibt das Leistung-AN-Rücksetz-Signal POR1 während eines vorbestimmten Rücksetzzeitraums nach seinem Anstieg auf einem "H"-Niveau und fällt zum Zeitpunkt t₃ auf ein "L"-Niveau.

Da das externe Zeilenadreßtaktsignal auf einem "H"-Niveau zum Zeitpunkt des Einschaltens (Zeitpunkt t₂) in der -Leistung-AN- Rücksetz-Schaltung 18 ist, wird der n-Kanal Transistor 18a ange schaltet und die Eingabe der Verzögerungsschaltung 18d wird auf einem "L"-Niveau gehalten. Daher bleibt das zweite Leistungs-AN- Rücksetz-Signal POR2, das die Ausgabe der -Leistung-AN-Rück setz-Schaltung 18 ist, auf einem "L"-Niveau (Fig. 3 (d)).

Nach dem Empfang des ersten und des zweiten Leistungs-AN-Rücksetz- Signals POR1 und POR2 mit den oben beschriebenen Wellenformen, liefert die Leistung-AN-Rücksetz-Schaltung 19 ein Leistungs-AN- Rücksetz-Signal POR entsprechend zu ihrem logischen OR (Fig. 3 (e)) zum Liefern desselben an die entsprechenden Einheiten in dem DRAM inklusive der Test-Modus-Steuerung 14. Genauer gesagt bleibt das Leistung-AN-Rücksetz-Signal POR auf einem "H"-Niveau bis das erste und das zweite Leistung-AN-Rücksetz-Signal POR1 und POR2 beide eine "L"-Niveau erreichen. Während dieses Zeitraums ist die Test-Modus-Steuerung 14 zwangsweise rückgesetzt, um das Setzen des Test-Modus zu verhindern. In dem Fall aus Fig. 3 ist der Rücksetz zeitraum im wesentlichen durch den Rücksetzzeitraum des ersten Leistung-AN-Rücksetz-Signals POR1 bestimmt.

Ähnlich dem Beispiel aus Fig. 10 zeigt Fig. 4 den Betrieb in dem Zustand, in dem das externe Zeilenadreßtaktsignal , das exter ne Spaltenadreßsignal und das externe Schreibfreigabesignal gleichzeitig nach dem Einschalten des DRAM ansteigen. In dem Fall aus Fig. 4 steigen die drei externen Steuersignale von einem gewissen Zeitpunkt nach dem Zeitpunkt t₃ zum Erreichen eines "H"- Niveaus langsam an. Dementsprechend steigen die drei entsprechen den internen Steuersignale, das heißt das interne Zeilenadreß taktsignal int , das interne Spaltenadreßtaktsignal int bzw. das interne Schreibfreigabesignal int , auch auf ein "H"-Niveau an.

Da das externe Zeilenadreßtaktsignal zum Zeitpunkt des Ein schaltens (Zeitpunkt t₃) in der -Leistung-AN-Rücksetz-Schal tung 18 auf einem "L"-Niveau ist, ist der n-Kanal Transistor 18a ausgeschaltet. In diesem Fall ist ein Schwanken der Eingabe der Verzögerungsschaltung 18d zu dem Zeitpunkt des Einschaltens auf grund des Stromversorgungspotentials Vcc und eines Kondensators 18e vermieden, und es ist möglich, das zweite Leistung-AN-Rück setz-Signal POR2 nach dem Einschalten auf ein "H"-Niveau zu brin gen (Fig. 4 (e)).

Wenn das externe Zeilenadreßtaktsignal von einem "L"-Niveau auf ein "H"-Niveau ansteigt, wird der n-Kanal Transistor 18a ein geschaltet. Das zweite Leistung-AN-Rücksetz-Signal POR2 fällt mit einer vorbestimmten Verzögerungszeit, die durch die Verzögerungs schaltung 18d (Zeitpunkt t₆) verursacht wird, von einem "H"-Ni veau auf ein "L"-Niveau. Selbst wenn das externe Zeilenadreßtakt signal auf ein "L"-Niveau fällt, wird danach der n-Kanal Transistor 18a ausgeschaltet, was im Halten eines "L"-Niveaus des zweiten Leistung-AN-Rücksetz-Signals POR2 resultiert.

Nach dem Empfang des ersten und des zweiten Leistung-AN-Rücksetz- Signals POR1 und POR2 mit den oben beschriebenen Wellenformen, erzeugt die Leistung-AN-Rücksetz-Schaltung 19 ein Leistung-AN- Rücksetz-Signal POR entsprechend zu deren logischem OR (Fig. 4 (e)), um dasselbe an die entsprechenden Einheiten in dem DRAM incl. der Test-Modus-Steuerung 14 zu liefern. Genauer gesagt ist in dem Fall aus Fig. 4 der Rücksetzzeitraum des Leistung-AN-Rück setz-Signals POR im wesentlichen durch das zweite Leistung-AN- Rücksetz-Signal POR2 bestimmt. Während dieses Rücksetzzeitraums ist die Test-Modus-Steuerung 14 zwangsweise zurückgesetzt, um das Setzen des Test-Modus zu verhindern.

Daher wird in dem Fall aus Fig. 4, selbst wenn die drei internen Steuersignale ähnlich wie in dem Beispiel aus Fig. 10 zufälliger weise zwischen den Zeitpunkten t₄ und t₅ die Bedingungen nach JE DEC für das Setzen des Test-Modus erfüllen, der Test-Modus nicht gesetzt, da die Test-Modus-Steuerung 14 durch das Leistung-AN- Rücksetz-Signal POR zurückgesetzt ist.

Bei der Ausführungsform wird wie oben beschrieben, wenn das ex terne Zeilenadreßtaktsignal zum Zeitpunkt des Einschaltens (Strom-AN) des DRAMs nicht auf einem "H"-Niveau ist, die Test- Modus-Steuerung 14 in der Rücksetzbedingung gehalten, bis das ex terne Zeilenadreßtaktsignal vollständig ein "H"-Niveau er reicht. Als ein Ergebnis verhindert dies die Fehlfunktion des irrtümlichen Setzens des DRAM in den Test-Modus, wenn das externe Zeilenadreßtaktsignal nach dem Einschalten ansteigt.

Fig. 5 ist eine Blockdarstellung, die die gesamte Konfiguration des DRAM nach einer anderen Ausführungsform zeigt. Da die in Fig. 5 gezeigte Ausführungsform mit Ausnahme der folgenden Punkte ähn lich der in Fig. 1 gezeigten Ausführungsform ist, wird die Be schreibung der gemeinsamen Bereiche nicht wiederholt.

Genauer gesagt werden bei der Ausführungsform aus Fig. 1 die - Eingabeschaltung 10 und die Test-Modus-Steuerung 14 durch das von der Leistung-AN-Rücksetz-Schaltung 19 gelieferte Leistung-AN- Rücksetz-Signal POR gesteuert. Wie in Fig. 5 gezeigt, können die -Eingabeschaltung 10 und die Test-Modus-Steuerung 14 jedoch durch das erste Leistung-AN-Rücksetz-Signal POR1, das von der Versorgungs-Leistung-AN-Rücksetz-Schaltung 17 geliefert wird, bzw. das Leistung-AN-Rücksetz-Signal POR, das von der Leistung- AN-Rücksetz-Schaltung 19 geliefert wird, gesteuert werden.

Fig. 6 ist ein Blockdiagramm, das die gesamte Konfiguration des DRAM entsprechend einer weiteren Ausführungsform zeigt. Da die in Fig. 6 gezeigte Ausführungsform mit Ausnahme der folgenden Punkte ähnlich der in Fig. 5 gezeigten Ausführungsform ist, wird die Beschreibung der gemeinsamen Bereiche nicht wiederholt.

Genauer gesagt erzeugt bei der in Fig. 5 gezeigten Ausführungs form die -Leistung-AN-Rücksetz-Schaltung 18 das zweite Lei stung-AN-Rücksetz-Signal POR2 in Antwort auf das externe Zeilen adreßtaktsignal . Wie in Fig. 6 gezeigt kann jedoch die - Leistung-AN-Rücksetz-Schaltung 18 das interne Zeilenadreßtaktsi gnal int , das von der -Eingabeschaltung 10 geliefert wird, empfangen und das zweite Leistung-AN-Rücksetz-Signal POR2 erzeu gen. In diesem Fall ist der Betrieb im wesentlichen identisch mit dem in den Zeitablaufdiagrammen aus Fig. 3 und Fig. 4 gezeigt.

Bei den oben beschriebenen Ausführungsformen wird, um den DRAM in den Test-Modus zu setzen, wenn die internen Steuersignale und beide in einem "L"-Niveau sind, das interne Steuersignal zum Abfall auf ein "L"-Niveau gezwungen, entsprechend dem oben beschriebenen durch JEDEC bestimmten internationalen Standard. Jedoch ist die vorliegende Erfindung nicht auf einen solchen Standard begrenzt, sondern kann genauso auf andere Standards, wie zum Beispiel einen Standard, bei dem ein Test-Modus nach Erkennung eines Wechsels des internen Steuersignals , ausgeführt wird.

Claims

1. Halbleiterspeichervorrichtung mit einem Speicherzellenfeld (1);
internen Schaltungsvorrichtungen (2-13) zum Ausführen des Ausle sens von Daten aus dem Speicherzellenfeld und des Einschreibens von Daten in das Speicherzellenfeld in Antwort auf eine Mehrzahl von Steuersignalen;
einer Vorrichtung (14) zum Setzen eines Test-Modus in dem Spei cherzellenfeld in Antwort auf ein vorbestimmtes Muster im Wechsel der logischen Niveaus von mindestens einigen Steuersignalen aus der Mehrzahl von Steuersignalen; und
einer Rücksetzpuls-Erzeugungsvorrichtung (17-19) zum Erzeugen eines Rücksetzpulses (POR), als Reaktion auf das Einschalten, dadurch gekennzeichnet, daß der Rücksetzpuls (POR) mindestens die Vorrichtung (14) zum Setzen des Test-Modus für einen variablen Zeitraum in einen Anfangszustand setzt, wobei die Rücksetzpuls-Erzeugungsvorrichtung (17-19) abhängig von einem Zeitpunkt eines Wechsels eines logi schen Niveaus eines Steuersignals aus den mindestens einigen Steuersignalen die Dauer des variablen Zeitraums bestimmt.

2. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeich net, daß die Rücksetzpuls-Erzeugungsvorrichtung (17 bis 19) eine Vorrich tung zum Definieren des variablen Zeitraums aufweist, so daß der variable Zeitraum immer einen Zeitraum enthält, in dem das vor bestimmte Muster des Wechsels der logischen Niveaus der einige Steuersignale, das zum Setzen des Test-Modus benötigt wird, ab laufen kann.

3. Halbleiterspeichervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die internen Schaltungsvorrichtungen (2-13) eine erste interne Schaltungsvorrichtung (10, 12, 13) zum Erzeugen einer Mehrzahl von internen Steuersignalen in Antwort auf eine Mehrzahl von externen Steuersignalen; und
eine zweite interne Schaltungsvorrichtung (2-9, 11) zum Ausführen des Auslesens von Daten aus dem Speicherzellenfeld und zum Einschrei ben von Daten in das Speicherzellenfeld in Antwort auf die Mehr zahl von internen Steuersignalen umfassen, und daß die Rücksetzpuls-Erzeugungsvorrichtung
eine erste Pulserzeugungsvorrichtung (17) zum Erzeugen eines ersten Pulses mit einer konstanten Dauer in Antwort auf das Ein schalten;
eine zweite Pulserzeugungsvorrichtung (18) zum Erzeugen eines zweiten Pulses mit einer variablen Dauer in Antwort auf das Ein schalten, wobei die variable Dauer auf der Basis des Zeitpunkts des Wechsels des logischen Niveaus eines internen Steuersignals der mindestens einigen Steuersignale oder eines dementsprechenden externen Steuersignals zur Bestimmung des Zeitablaufs des Setzens des Test-Modus definiert ist; und
eine dritte Pulserzeugungsvorrichtung (19) zum Erzeugen des Rücksetzpulses entsprechend zu einem logischen ODER des ersten und des zweiten Pulses aufweist.

4. Halbleiterspeichervorrichtung nach Anspruch 3, dadurch ge kennzeichnet, daß die zweite Pulserzeugungsvorrichtung die Vorrichtung zum Defi nieren des variablen Zeitraums in Form der variablen Dauer des zweiten Pulses aufweist, so daß die variable Dauer immer den Zeitraum umfaßt, während dem das vorbestimmte Muster des Wechsels des logischen Niveaus der eini gen internen Steuersignale, das zum Setzen des Test-Modus benö tigt wird, ablaufen kann, wenn ein solches vorbestimmtes Muster des Wechsels innerhalb der konstanten Dauer des ersten Pulses nicht ablaufen kann.

5. Halbleiterspeichervorrichtung nach einem der Ansprüche 1-4, dadurch gekennzeichnet, daß die erste interne Schaltungsvorrichtung eine Eingabeschaltungsvorrichtung (10, 12, 13) zum Erzeugen ei nes internen Zeilenadreßtaktsignals, eines internen Spaltenadreß taktsignals und eines internen Schreibfreigabesignals in Antwort auf ein externes Zeilenadreßtaktsignal, ein externes Spalten adreßtaktsignal und ein externes Schreibfreigabesignal aufweist,
daß die zweite interne Schaltungsvorrichtung (2-9, 11) das Auslesen von Daten aus dem Speicherzellenfeld und das Einschrei bens von Daten in das Speicherzellenfeld in Antwort auf das in terne Zeilenadreßtaktsignal, das interne Spaltenadreßtaktsignal und das interne Schreibfreigabesignal ausführt,
daß die Vorrichtung (14) zum Setzen eines Test-Modus in dem Speicherzellenfeld den Test-Modus in Antwort auf ein vorbestimmtes Muster des Wechsels der logischen Niveaus des internen Zeilenadreßtakt signals, des internen Spaltenadreßtaktsignals und des internen Schreibfreigabesignals setzt, und
daß die zweite Pulserzeugungsvorrichtung (18) den zweiten Puls mit einer variablen Dauer, die auf der Basis des Zeitpunkts des Wechsels des logischen Niveaus des externen Zeilenadreßtaktsignals definiert wird, in Antwort auf das Ein schalten erzeugt.

6. Verfahren zum Setzen des Test-Modus einer Halbleiterspeicher vorrichtung mit den Schritten:
Versorgen der Halbleiterspeichervorrichtung mit einer Mehrzahl von externen Steuersignalen zum Steuern des Betriebes der Halb leiterspeichervorrichtung;
Einschalten der Halbleiterspeichervorrichtung;
Erzeugen eines ersten Pulses mit einer konstanten Dauer in Antwort auf das Einschalten;
Umwandeln der Mehrzahl von externen Steuersignalen in eine Mehr zahl von internen Steuersignalen zur Versorgung von internen Schaltungen der Halbleiterspeichervorrichtung mit denselben in Antwort auf das Einschalten; und
Setzen des Test-Modus der Halbleiterspeichervorrichtung nach Erkennung eines vorbestimmten Musters des Wechsel von logischen Niveaus von mindestens einigen internen Steuersignalen aus der Mehrzahl der internen Steuersignale;
gekennzeichnet durch die Schritte:
Erzeugen eines zweiten Pulses mit einer variablen Dauer, die durch den Zeitpunkt eines Wechsels eines logischen Niveaus eines internen Steuersignals der mindestens einigen Steuersignale oder eines dementsprechenden externen Steuersignals bestimmt wird, in Antwort auf das Einschalten und
Erzeugen eines Rücksetzpulses entsprechend einem logischen ODER des ersten und des zweiten Pulses zur Verhinderung des Setzens des Test-Modus während der Dauer des Rücksetzpulses.