DE4011935C2 - - Google Patents
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
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- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/30—Accessing single arrays
- G11C29/34—Accessing multiple bits simultaneously
Description
Die Erfindung bezieht sich auf einen Testsignalgenerator
für eine integrierte Halbleiterspeicherschaltung nach dem Oberbegriff des Patentanspruches
1 und auf
ein Testverfahren
zum Testen einer Spalte von Speicherzellen einer integrierten Halbleiterspeicherschaltung. Insbesondere wird
ein derartiger Testsignalgenerator für dynamische RAMs ein
gesetzt, die Schaltungen für Leitungstests zum Reduzieren
der Zeit zum Testen der Speicherzellen bei Speichern großer
Kapazität enthalten.
Fig. 13 ist ein schematisches Diagramm der gesamten Anordnung
eines dynamischen RAMs. Wie in Fig. 13 gezeigt ist, ist ein
Adreßsignal A an einen Adreßpuffer 31 angelegt. Der Adreß
puffer 31 speichert das Adreßsignal Ai, legt ein Zeilenadreß
signal an Zeilendecoder 36a und 36b an, legt ein Spalten
adreßsignal an einen Spaltendecoder 40 an und legt einen
Teil des Zeilenadreßsignales an eine Zeitgeberschaltung 32
an. Der Zeilendecoder 36a bezeichnet eine Zeilenadresse eines
Speicherzellenfeldes 35a, der Zeilendecoder 36b bezeichnet
eine Zeilenadresse eines Speicherzellenfeldes 35b, und der
Spaltendecoder 40 bezeichnet eine Spaltenadresse der Spei
cherzellenfelder 35a und 35b. Ein RAS-Signal, ein R/W-Signal
und ein TE-Signal sind an die Zeitgeberschaltung 32 angelegt.
Die Zeitgeberschaltung 32 legt ein Schaltsignal an Lesever
stärker 37a und 37b zum Steuern des Schaltens des Daten
schreibens in die Speicherzellenfelder 35a oder 35b oder
des Lesens der geschriebenen Daten von den Feldern 35a oder
35b als Reaktion auf ein Signal eines Teiles des Zeilenadreß
signales.
Eine Leitungsteststeuerung 33 legt ein Testmustersignal an
Register 39a und 39b zum Steuern eines Leitungstestes an.
Koinzidenznachweisschaltungen 38a und 38b bestimmen, ob die
in den Registern 39a und 39b gespeicherten Testmuster und
die in jeder Spalte von Speicherzellen in den Speicherzellen
feldern 35a und 35b übereinstimmen oder nicht, und wenn sie
nicht übereinstimmen, geben sie eine Fehlermarke durch einen
I/O-Puffer 34 aus.
Fig. 14 ist ein Diagramm eines Teiles einer Feldanordnung
eines dynamischen RAMs, der in sich selber eine Leitungs
testschaltung enthält. Das in Fig. 14 gezeigte Beispiel ist
in "ISSCC89 Digest of Technical Papers, FAM16.4", Seite 244 und 245" beschrieben.
Wie in Fig. 14 gezeigt ist, sind gepaarte Bitleitungen 1
und 2 mit einem Leseverstärker 5 verbunden, und Speicher
zellen 22 sind an Schnittpunkten der Bitleitung 1 und einer
Wortleitung 13 angeschlossen. Zusätzlich ist der Lesever
stärker 5 mit einer Koinzidenznachweisschaltung 8 verbunden,
die zum Beispiel eine EXOR-Schaltung aufweist, und weiterhin
ist er mit einem Ende der Knoten 3 und 4 über Übertragungs
transistoren 6 und 7 verbunden.
Die Koinzidenznachweisschaltung 8 und ein Register 10 sind
mit den Knoten 3 und 4 verbunden. Das Register 10 weist zwei
Inverter mit Eingängen und Ausgängen auf, die miteinander
zum Vorsehen eines Verriegelungseinganges verbunden sind.
Die Koinzidenznachweisschaltung 8 ist vorgesehen zum Nach
weisen, ob der in dem Register 10 verriegelte Erwartungswert
und die in einer Speicherzelle 22 gespeicherten Daten über
einstimmen oder nicht. Ein Paar von Haupt-I/O-Leitungen 11
und 12 sind mit den anderen Enden der Knoten 3 und 4 über
Übertragungstransistoren 20 und 21 verbunden. Eine Koinzi
denzleitung 9 zum Ausgeben eines Leitungstestresultates ist
mit der Koinzidenznachweisschaltung 8 verbunden. Die Über
tragungstransistoren 6 und 7 sind durch ein Taktsignal Φ3
gesteuert, und die Übertragungstransistoren 20 und 21 sind
durch ein Spaltendecoderausgangssignal Yn gesteuert.
Fig. 15 ist ein Ablaufdiagramm zum Erläutern des Betriebes
zum Durchführen eines Leitungstestes in dem in Fig. 14 ge
zeigten dynamischen RAM, Fig. 16 ist ein Diagramm eines
Speicherzellenfeldes, das eine Matrix von m-Zeilen und
n-Spalten aufweist, und Fig. 17 ist ein Diagramm eines Bei
spieles eines Testmusters zum Testen einer Leitung in einem
dynamischen RAM.
Unter Bezugnahme auf die Fig. 13 bis 17 wird die Beschrei
bung einer Tätigkeit zum Testen einer Leitung in einem dyna
mischen RAM gegeben. Zuerst wird das Spaltendecoderausgangs
signal Yn an die Übertragungstransistoren 20 und 21 angelegt,
so daß die Übertragungstransistoren 20 und 21 leitend werden,
dadurch werden die Knoten 3 und 4 mit dem Paar von Haupt-
I/O-Leitungen 11 und 12 verbunden. Dann wird ein Zufallstest
muster eingegeben und in das Register 10 durch das Paar von
Haupt-I/O-Leitungen 11 und 12, die Übertragungstransistoren
20 und 21 und die Knoten 3 und 4 eingeschrieben.
Dann werden die Übertragungstransistoren 6 und 7 durch das
Taktsignal Φ3 leitend gemacht, und die Wortleitung 13 wird
aktiviert, wodurch die in das Register 10 geschriebenen Daten
auf das Bitleitungspaar 1 und 2 durch die Übertragungstran
sistoren 6 und 7 übertragen werden und in eine Spalte von
Speicherzellen 22 eingegeben werden, die durch die ausge
wählte Wortleitung 13 bezeichnet sind. Wenn das Speicherfeld
durch eine Matrix von m-Zeilen und n Spalten gebildet ist,
wie in Fig. 16 gezeigt ist, werden n-Bitdaten zu einem Zeit
punkt auf eine Spalte von Speicherzellen übertragen. Durch
das Durchführen einer solchen Übertragungstätigkeit m-mal,
d.h. für alle Wortleitungen, werden Daten in das gesamte
Speicherfeld geschrieben.
Der Lesebetrieb wird wie folgt durchgeführt. Daten in einer
Spalte von Speicherzellen 22, die durch eine Wortleitung
13 ausgewählt sind, weisen eine kleine Potentialdifferenz
so auf, daß diese durch den Leseverstärker 5 verstärkt wird,
um sie auf das Bitleitungspaar 1 und 2 auszulesen. Anderer
seits werden die erwarteten Daten in einer Spalte des Re
gisters 10 gehalten. Jetzt werden die Übertragungstransisto
ren 6 und 7 geschlossen, d.h. nicht-leitend gemacht. Die
Koinzidenznachweisschaltung 8 weist nach, ob die von der
Speicherzelle 22 auf das Bitleitungspaar 1 und 2 ausgelesenen
Daten und die erwarteten Daten, die in dem Register 10 ver
riegelt sind, miteinander übereinstimmen oder nicht. Das
nachgewiesene Resultat der Koinzidenz wird auf die Koinzi
denzleitung 9 ausgegeben. D.h., die Koinzidenzleitung 9 wird
auf einen hohen Pegel vorgeladen, und ein Ausgang der Koinzi
denznachweisschaltung 8 ist als OR-Ausgang verdrahtet, so
daß der Pegel auf der Koinzidenzleitung 9 auf einen niedrigen
Pegel entladen wird und eine die entsprechende Koinzidenz
anzeigende Marke ausgegeben wird, wenn irgendeiner der Werte
in der Spalte von Speicherzellen 22 und der Werte in der
Spalte des Registers 10 nicht übereinstimmen. Durch das
Durchführen des Lesebetriebes zum Nachweisen der Koinzidenz
(Leitungslesebetrieb) m-mal für alle Wortleitungen wird der
Lesevergleich des gesamten Speicherfeldes beendet.
Eine einzelne Betriebszykluszeit sei durch tc gegeben, dann
wird die für einen Test notwendige Testzeit t wie folgt dar
gestellt:
t = n × tc + m × tc + m × tc = tc (2m + n).
Dies ist der Gesamtbetrag der Zeit des Schreibens in das
Register, der Zeit des Kopierschreibens und der Zeit des
Leitungslesens. Bei einem Test werden verschiedene Testmuster
bei einem DRAM großer Kapazität eingesetzt, damit die Nach
weisempfindlichkeit der Wechselwirkung zwischen benachbarten
Speicherzellen und ähnliches verbessert wird. Folglich wird
ein Testverfahren benötigt, bei dem ein Testmuster mit so
zufällig wie möglich verteilten Daten eingesetzt werden kann.
Obwohl, wie oben beschrieben, bei einem dynamischen RAM,
der eine Leitungstestschaltung selbst enthält, das Testmuster
in die Richtung der Wortleitung 13 zufällig verteilt sein
kann, ist das Muster in die Richtung der Bitleitung immer
nur das gleiche. Obwohl, wie in Fig. 17 gezeigt, ein zufäl
liges Testmuster in die Spaltenrichtung erzeugt werden kann,
kann nur immer das gleiche Muster in eine Zeilenrichtung
erzeugt werden.
Es ist daher Aufgabe der Erfindung, einen Testsignalgenerator
für eine integrierte Halbleiterspeicherschaltung zu schaffen,
der ein zufälliges Testmuster nicht nur in die Wortleitungs
richtung, sondern auch in die Bitleitungsrichtung erzeugen
kann, weiterhin ist es Aufgabe der Erfindung, ein Testverfah
ren dafür zu schaffen, dabei soll es möglich sein, ein Zu
fallsmuster in eine Bitleitungsrichtung zu benutzen.
Erfindungsgemäß ist ein Testsignalgenerator vorgesehen für
eine integrierte Halbleiterspeichereinrichtung,
der durch die Merkmale des Patentanspruches gekennzeichnet ist.
Folglich ist es gemäß der vorliegenden Erfindung möglich,
die Werte der ersten bzw. zweiten Spannung zu schreiben oder
zu lesen, die dem ersten und dem zweiten logischen Pegel
entsprechen, oder die Werte der Inversion der ersten und
der zweiten Spannung zu schreiben und zu lesen, oder die
Werte einer Kombination davon zu schreiben oder zu lesen,
so daß ein Leitungsmodustest erzielt wird, der ein Zufalls
muster auch in die Bitleitungsrichtung ermöglicht. Als Re
sultat kann vorteilhafterweise die Testzeit kurz gehalten werden, wodurch
signifikant die Empfindlichkeit zum Nachweis eines Fehlers
bei einem Leitungsmodustest verbessert wird.
Bevorzugte Weiterbildungen des Testsignalgenerators sind in
den Unteransprüchen 2 bis 5 gekennzeichnet.
Weiterhin ist erfindungsgemäß ein Verfahren zum Testen einer
Spalte von Speicherzellen in einer integrierten Halbleiter
speicherschaltung durch eine darin enthaltene Vergleichseinrichtung
vorgesehen, das durch die Merkmale des Patentanspruches 6 gekennzeichnet ist.
Bevorzugt wird das Resultat des Vergleiches zeitweilig
gespeichert.
Es folgt die Beschreibung von Ausführungsbeispielen anhand
der Figuren. Von den Figuren zeigt:
Fig. 1 ein schematisches Diagramm einer Ausführungsform
des Testsignalgenerators;
Fig. 2 ein Ablaufdiagramm zum Erläutern eines Betriebes
der Ausführungsform nach Fig. 1;
Fig. 3 ein Diagramm eines Beispieles von Testmustern
nach der in Fig. 1 gezeigten Ausführungsform;
Fig. 4 ein elektrisches Schaltungsdiagramm für einen
Testmustererzeugungsabschnitt nach einer anderen
Ausführungsform;
Fig. 5 ein Diagramm eines Beispieles eines Testmusters
der in Fig. 4 gezeigten Ausführungsform;
Fig. 6 ein Ablaufdiagramm zum Erläutern des Betriebes
zum Speichern von invertierten Testdaten in einer
Speicherzellenspalte der gleichen Wortleitung,
wobei die Daten in einem Register belassen werden;
Fig. 7 ein eine Änderung der Daten zeigendes Diagramm;
Fig. 8 ein Ablaufdiagramm zum Erläutern eines Betriebes
zum Invertieren und Speichern von Daten, die aus
einer Speicherzellenspalte der gleichen Wortlei
tung gelesen sind und Schreiben der invertierten
Daten in eine Speicherzellenspalte der gleichen
Wortleitung, wobei keine Daten in einem Register
belassen sind;
Fig. 9 ein eine Änderung der Daten zeigendes Diagramm;
Fig. 10 ein Ablaufdiagramm zum Erläutern eines Betriebes
zum Invertieren und Speichern von Daten, die von
einer Speicherzellenspalte, die einer Wortleitung
entsprechen, gelesen sind, und Schreiben der
invertierten Daten in eine Speicherzellenspalte,
die einer anderen Wortleitung entspricht, wobei
keine Daten in einem Register belassen sind;
Fig. 11 ein Ablaufdiagramm zum Erläutern eines Betriebes
zum Speichern von Daten in einer Speicherzellen
spalte, die einer anderen Wortleitung entspricht,
wobei Daten in einem Register belassen werden;
Fig. 12 ein eine weitere Ausführungsform
zeigendes Diagramm;
Fig. 13 ein schematisches Diagramm der gesamten Anordnung
eines dynamischen RAMs;
Fig. 14 ein Diagramm eines Teiles einer Feldanordnung
eines dynamischen RAMs, der selbst eine Leitungs
testschaltung enthält;
Fig. 15 ein Ablaufdiagramm zum Erläutern eines Betriebes
zum Ausführen eines Leitungstestes in dem in Fig.
14 gezeigten dynamischen RAM;
Fig. 16 ein Diagramm eines Speicherfeldes mit einer Matrix
von m-Zeilen mal n-Spalten; und
Fig. 17 ein Diagramm eines Beispieles von Testmustern
in einem Leitungstest in einem dynamischen RAM.
Fig. 1 entspricht der oben beschriebenen Fig. 14 mit
den folgenden Ausnahmen. Das Register 10 ist über Übertra
gungstransistoren 14 und 15 verbunden, und ein invertierter
Ausgang des Registers 10 ist über Übertragungstransistoren
16 und 17 mit den Knoten 3 und 4 verbunden. Die Übertragungs
transistoren 14 und 15 werden durch ein von einem Taktgene
rator 18 ausgegebenes Taktsignal Φ1 gesteuert, und die Über
tragungstransistoren 16 und 17 werden durch ein von einem
Taktgenerator 19 ausgegebenes Taktsignal Φ2 gesteuert.
Unter Bezugnahme auf die Fig. 1 bis 3 wird im folgenden
die Beschreibung eines Leitungstestes bzw. Leitungsmodus
testes bei einer Ausführungsform der Erfindung gegeben.
Zuerst wird das Spaltendecoderausgangssignal Yn an die Über
tragungstransistoren 20 und 21 angelegt, so daß die Über
tragungstransistoren 20 und 21 leitend werden. Gleichzeitig
wird das auf dem "H"-Pegel liegende Taktsignal Φ1 von dem
Taktgenerator 18 an die Übertragungstransistoren 14 und 15
angelegt, so daß die Übertragungstransistoren 14 und 15 lei
tend werden. Zu diesem Zeitpunkt ist das von dem Taktgenera
tor 19 ausgegebene Taktsignal Φ2 auf dem "L"-Pegel, und die
Übertragungstransistoren 16 und 17 sind nicht-leitend. Eine
Zufallstestmusterspalte D wird an eine Spalte des Registers
10 von dem I/O-Leitungspaar 11 und 12 durch die Übertragungs
transistoren 20 und 21 sowie 14 und 15 so angelegt, daß die
Zufallstestmusterspalte D in die Spalte des Registers 10
geschrieben wird.
Dann wird das Taktsignal Φ3 an die Übertragungstransistoren
6 und 7 so angelegt, daß die Übertragungstransistoren 6 und
7 leitend werden. Daher wird die in die Spalte des Registers
10 geschriebene Testmusterspalte D von den Übertragungstran
sistoren 14 und 15 über die Knoten 3 und 4 und die Übertra
gungstransistoren 6 und 7 an das Bitleitungspaar 1 und 2
ausgegeben, und die Wortleitung 13 wird aktiviert, wodurch
die Zufallstestmusterspalte D in eine Spalte der Speicher
zellen 22 geschrieben wird. Durch die Kopierschreibtätigkeit
wird die Zufallstestmusterspalte D in die durch die Wortlei
tung 13 ausgewählte Spalte von Speicherzellen 22 geschrieben.
Wenn die oben beschriebenen Übertragungstransistoren 14 und
15 nicht-leitend werden und die Übertragungstransistoren
16 und 17 als Reaktion auf das Taktsignal Φ2 leitend werden,
wird ein invertiertes Datenmuster der Testmusterspalte D
auf eine zu beschreibende Spalte von Speicherzellen über
tragen. Wenn das Speicherzellenfeld durch eine Matrix von
m-Zeilen und n-Spalten dargestellt wird, werden jedesmal
n Bitdaten übertragen, und indem diese Tätigkeit m-mal durch
geführt wird, d.h. für alle Wortleitungen, können die Daten
der Testmusterspalte in das gesamte Speicherfeld auf die
gleiche Weise wie zuvor beschrieben geschrieben werden. Nun
können während eines m-fachen Übertragens durch abwechselndes
Leitendmachen der Übertragungstransistoren 14 und 15 und
der Übertragungstransistoren 16 und 17 durch die Taktsignale
Φ1 bzw. Φ2 die Testmusterspalte D und die Testmusterspalte
kombiniert werden, so daß eine Zufallstestmusterspalte
in eine Bitleitungsrichtung geschrieben werden kann, was
zuvor nicht möglich war.
Im folgenden wird die Lesetätigkeit beschrieben. Die Daten
in der durch die Wortleitung 13 ausgewählten Spalte von Spei
cherzellen 22 werden durch den Leseverstärker 5 verstärkt
und auf das Bitleitungspaar 1 und 2 ausgelesen. Zu diesem
Zeitpunkt wird eine Spalte von zu erwartenden Daten in einer
Spalte des Registers 10 gehalten, und die Übertragungstran
sistoren 6 und 7 sind nicht-leitend. Dann wird nachgewiesen,
ob die aus der Speicherzelle 22 auf das Bitleitungspaar 1
und 2 ausgelesenen Daten und die in dem Register 10 verrie
gelten Daten übereinstimmen oder nicht. Zu diesem Zeitpunkt
werden die Übertragungstransistoren 14 und 15 leitend ge
steuert, oder die Übertragungstransistoren 16 und 17 werden
leitend gesteuert in Abhängigkeit von der gleichen Wortlei
tungsadresse, wie sie bei der Kopierschreibtätigkeit vorlag.
Das Resultat wird auf die Koinzidenzleitung 9 ausgegeben,
und wenn irgendeiner der Werte in der Spalte der Speicher
zellen 22 und ein Wert in der Spalte des Registers 10 nicht
übereinstimmen, wird der Pegel der Koinzidenzleitung 9 auf
einen niedrigen Pegel entladen, so daß eine Fehlermarke als
Testresultat ausgegeben wird.
Die zum Durchführen eines Testes notwendige Zeit ist die
gleiche wie die oben beschriebene, die durch t=tc (2m+n)
dargestellt wird.
Unter Bezugnahme auf das Ablaufdiagramm von Fig. 2 wird jetzt
der Testbetrieb durch ein in Fig. 3 gezeigtes Prüfmuster
beschrieben, wie er zuvor bei einem Leitungstest nicht durch
geführt werden konnte. Zuerst werden die Werte "0" und "1"
abwechselnd in eine Spalte des Registers 10 geschrieben.
Dann, wenn das am wenigsten signifikante Bit des Adreßsi
gnales zum Auswählen der Wortleitung 13 "0" ist, wird das
Taktsignal Φ1 aktiviert, so daß die Transistoren 14 und 15
leitend gemacht werden, wodurch die Testmusterspalte D zu
einer Spalte von Speicherzellen 22 übertragen wird. Wenn
dagegen das am wenigsten signifikante Bit des Adreßsignales
"1" ist, wird das Taktsignal Φ2 aktiviert, so daß die Über
tragungstransistoren 16 und 17 leitend gemacht werden, wo
durch eine invertierte Testmusterspalte von dem Register
10 zu den Speicherzellen 22 übertragen wird, wodurch ein
Prüfmuster in das Speicherzellenfeld geschrieben wird.
Während der Lesetätigkeit dagegen wird das Taktsignal Φ1
aktiviert, wenn das am wenigsten signifikante Bit des Adreß
signales zum Auswählen der Wortleitung 13 "0" ist, so daß
die Übertragungstransistoren 14 und 15 leitend gemacht wer
den und die Übertragungstransistoren 6 und 7 nicht-leitend
gemacht werden. Die Koinzidenznachweisschaltung 8 weist nach,
ob die Spalte D der zu erwartenden Daten und die Speicher
zellenspalte übereinstimmen oder nicht. Wenn zusätzlich das
am wenigsten signifikante Bit des Adreßsignales "1" ist,
wird das Taktsignal Φ2 aktiviert, so daß die Übertragungs
transistoren 16 und 17 leitend gemacht werden, die dadurch
nachweisen, ob eine invertierte Spalte D der zu erwartenden
Daten und die Speicherzellenspalte übereinstimmen oder nicht.
Wenn ein Fehler vorliegt, wird eine entsprechende Marke aus
gegeben.
Bei dem in Fig. 4 gezeigten Beispiel wird ein wie in Fig. 5
gezeigtes Testmuster in einer einfachen Anordnung erzeugt,
bei der eine Datenerzeugungseinrichtung 10a vorgesehen ist
und eine Versorgungsspannung Vcc und ein Massepotential Vss
an die Knoten 3 und 4 ohne das Vorsehen des in Fig. 1 gezeig
ten Registers 10 angelegt werden. Die Versorgungsspannung
+Vcc ist an die entsprechenden Drains der Übertragungstran
sistoren 14 und 17 angelegt, während die Drains der Über
tragungstransistoren 15 und 16 auf Masse gelegt sind und
mit dem Massepotential Vss versorgt werden. Entsprechende
Drains von Übertragungstransistoren 24, 27 in den benachbar
ten Spalten werden auf Masse gelegt, und die Versorgungs
spannung +Vcc wird an die entsprechenden Drains von Über
tragungstransistoren 25 und 26 gelegt. Indem somit die Ver
sorgungsspannung Vcc und das Massepotential Vss an die Knoten
3 und 4 angelegt wird, kann ein Streifenmuster in die Zeilen
richtung wie in Fig. 5 gezeigt und ein Zufallsmuster wie
in Fig. 3 gezeigt erzielt werden.
In den vergangenen Jahren ist eine Anordnung eines Selbst
testes vorgeschlagen, bei dem der Speicherchip selbst eine
Funktion zum Erzeugen eines Testmusters ohne Benutzung eines
Testers aufweist, wie in "ISSCC87 Digest of Technical
Papers", Seite 286 und 287 von T. Osawa u.a. berichtet worden ist.
Bei dem durch die vorliegende Erfindung eingeführten Lei
tungstest kann ein derartiges Selbsttesten ebenfallls durch
geführt werden, wodurch ein Zufallstestmuster erreicht werden
kann. Im Falle eines Prüfmusters zum Beispiel können Muster
von "0" und "1" leicht in eine Spalte des Registers als Funk
tion einer Spaltenadresse eingegeben werden. Andererseits
können die Muster von "0" und "1" in die Bitleitungsrichtung
mit einer Funktion der niedrigen Adresse erreicht werden.
Diese Muster können mit dem Zähler und der Adresse eingeführt
werden, so daß sie leicht bekannt sind.
Solch eine Ausführungsform wird im folgenden unter der Bezug
nahme auf die Fig. 6 und 7 beschrieben.
Es sei angenommen, daß in einer Spalte des in Fig. 1 gezeigten
Registers 10 zum Beispiel solche Testdaten "01001" wie in
Fig. 7(a) belassen sind, und daß solche Anfangsdaten "01001"
wie in Fig. 7(b) in einer Spalte der Speicherzellen 22 ge
speichert sind, mit der die Wortleitung 13 verbunden ist.
Wenn die Übertragungstransistoren 16 und 17 als Reaktion
auf das Taktsignal Φ2 leitend gemacht werden, werden die
in der Spalte des Registers 10 gespeicherten Daten "01001"
wie in Fig. 7(c) gezeigt invertiert, und die invertierten
Daten "10110" werden zu der Spalte der Speicherzellen 22
wie in Fig. 7(e) gezeigt übertragen. Dabei werden die Daten
"10110" in die Spalte der Speicherzellen 22 geschrieben,
wenn die Wortleitung 13 angehoben ist, wie in Fig. 7(f) ge
zeigt ist.
Es folgt die Beschreibung gemäß der Ausführungsform nach
den Fig. 8 und 9. Wenn zuerst die Wortleitung 13 angehoben
wird, werden die in der Spalte der Speicherzellen 22 gespei
cherten Daten "01001" wie in Fig. 9(b) gezeigt auf das Bit
leitungspaar 1 und 2 ausgelesen und durch den Leseverstärker
5 verstärkt. Dann werden die Übertragungstransistoren 14
und 15 leitend als Reaktion auf das Taktsignal Φ1 gemacht,
so daß die durch den Leseverstärker 5 verstärkten Daten
"01001" in dem Register 10 durch die Übertragungstransistoren
14 und 15 wie in Fig. 9(a) gezeigt gespeichert werden. Wenn
die Übertragungstransistoren 16 und 17 als Reaktion auf das
Taktsignal Φ2 leitend gemacht sind, werden die in der Spalte
des Registers 10 gespeicherten Daten "01001" invertiert,
und dann werden die invertierten Daten "10110" wie in Fig.
9(g) gezeigt auf das Bitleitungspaar 1 und 2 durch die Über
tragungstransistoren 6 und 7 ausgegeben. Wenn hierbei die
Wortleitung 13 angehoben ist, werden die invertierten Daten
"10110" wie in Fig. 9(j) gezeigt in die Spalte der Speicher
zellen 22 geschrieben.
Bei der Ausführungsform nach Fig. 10 wird die m-te Adreßwort
leitung angehoben, so daß die in den entsprechenden Speicher
zellen gespeicherten Daten auf das Bitleitungspaar 1 und
2 ausgelesen werden und durch den Leseverstärker 5 verstärkt
werden. Wenn die Übertragungstransistoren 14 und 15 leitend
gemacht sind, werden die durch den Leseverstärker 5 verstärk
ten Daten in der Spalte des Registers 10 gespeichert. Wenn
dann die Transistoren 16 und 17 leitend gemacht sind, wird
ein invertierter Ausgang der in die Spalte des Registers
10 geschriebenen Daten auf das Bitleitungspaar 1 und 2 über
tragen. Wenn die n-te Adreßwortleitung angehoben wird, werden
die invertierten Daten in die entsprechende Speicherzellen
spalte geschrieben.
In Fig. 11 ist ein Ablaufdiagramm gezeigt zum Erläutern einer
Testtätigkeit zum Invertieren von Daten in einer Speicherzel
lenspalte, die einer Wortleitung entspricht, und zum Schrei
ben der invertierten Daten in eine Speicherzellenspalte,
die einer anderen Wortleitung entspricht, wobei jedoch die
Daten in dem Register belassen werden. Da bei dieser Aus
führungsform die Daten in dem Register 10 belassen werden,
wenn die Transistoren 16 und 17 leitend gemacht werden, wird
eine invertierte Ausgabe der Daten in der einen Spalte der
m-ten Adreßwortleitung, die in dem Register 10 gespeichert
ist, auf das Bitleitungspaar 1 und 2 übertragen. Wenn dann
die n-te Wortleitung angehoben wird, werden die invertierten
Daten in der entsprechenden Speicherzellenspalte gespeichert.
Da bei der in bezug auf Fig. 1 oben beschriebenen Ausfüh
rungsform ein Koinzidenznachweisausgang der Koinzidenznach
weisschaltung 8 für jede Wortleitung ausgegeben wird, ist
es notwendig, extern Daten in und von jeder Speicherzelle
so zu schreiben und zu lesen, daß die ausgelesenen Daten
mit einem erwarteten Wert durch eine Testeinrichtung ver
glichen werden, die extern mit einem Speicher verbunden ist,
so daß eine Spaltenadresse einer fehlerhaften Speicherzelle
nachgewiesen werden kann.
Daher ist die in Fig. 12 gezeigte Ausführungsform so ange
ordnet, daß eine Spaltenadresse einer fehlerhaften Speicher
zelle erfaßt werden kann. Es ist insbesondere eine Verrie
gelungsschaltung 30 zum Verriegeln des Ausganges der Koinzi
denznachweisschaltung 8 vorgesehen, und ein Ausgang der Ver
riegelungsschaltung 30 ist mit einem I/O-Leitungspaar 11
und 12 durch Übertragungstransistoren 131 und 132 verbunden.
Die Gates der Übertragungstransistoren 131 und 132 sind mit
einander verbunden, und ein Spaltendecoderausgangssignal
Ym ist daran angelegt.
Die Koinzidenznachweisschaltung 8 weist nach, ob die in dem
Register 10 gespeicherten Testdaten und die von der Spei
cherzelle 22 ausgelesenen Daten übereinstimmen oder nicht
und bewirkt, daß die Verriegelungsschaltung 30 den Koinzi
denzausgang oder den Nicht-Koinzidenzausgang verriegelt.
Wenn die Übertragungstransistoren 131 und 132 durch das Spal
tendecoderausgangssignal Ym leitend gemacht sind, wird der
Ausgang der Verriegelungsschaltung 30 dem I/O-Leitungspaar
11 und 12 zugeführt. Folglich kann die der fehlerhaften Spei
cherzelle entsprechende Spaltenadresse leicht auf das I/O-
Leitungspaar 11 und 12 ausgegeben werden.
Claims (7)
1. Testsignalgenerator für eine integrierte Halbleiterspei
cherschaltung mit
einem eine erste Bitleitung (1) und eine zweite Bitleitung (2) aufweisenden Bitleitungspaar,
einer Mehrzahl von mit den Bitleitungspaar verbundenen Speicherzellen (22),
einer mit dem Bitleitungspaar verbundenen Vergleichseinrichtung (8) und
mit einer mit dem Bitleitungspaar verbundenen Signalquelle (10) zum Ausgeben einer einem ersten und zweiten Pegel entsprechenden ersten bzw. zweiten Spannung, die als Testdaten, gekennzeichnet durch
eine zwischen der Signalquelle (10) und den Bitleitungspaar geschaltete erste Schalteinrichtung (14, 15) zum Anlegen der ersten und zweiten von der Signalquelle (10) ausgegebenen Spannung an die erste und zweite Bitleitung (1, 2) und
eine zwischen der Signalquelle (10) und dem Bitleitungspaar geschaltete zweite Schalteinrichtung (16, 17) zum Invertieren der ersten und zweiten von der Signalquelle (10) ausgegebenen Spannung und Anlegen der invertierten ersten und zweiten von der Signalquelle (10) ausgegebenen Spannung an die erste und zweite Bitleitung (1, 2).
einem eine erste Bitleitung (1) und eine zweite Bitleitung (2) aufweisenden Bitleitungspaar,
einer Mehrzahl von mit den Bitleitungspaar verbundenen Speicherzellen (22),
einer mit dem Bitleitungspaar verbundenen Vergleichseinrichtung (8) und
mit einer mit dem Bitleitungspaar verbundenen Signalquelle (10) zum Ausgeben einer einem ersten und zweiten Pegel entsprechenden ersten bzw. zweiten Spannung, die als Testdaten, gekennzeichnet durch
eine zwischen der Signalquelle (10) und den Bitleitungspaar geschaltete erste Schalteinrichtung (14, 15) zum Anlegen der ersten und zweiten von der Signalquelle (10) ausgegebenen Spannung an die erste und zweite Bitleitung (1, 2) und
eine zwischen der Signalquelle (10) und dem Bitleitungspaar geschaltete zweite Schalteinrichtung (16, 17) zum Invertieren der ersten und zweiten von der Signalquelle (10) ausgegebenen Spannung und Anlegen der invertierten ersten und zweiten von der Signalquelle (10) ausgegebenen Spannung an die erste und zweite Bitleitung (1, 2).
2. Testsignalgenerator nach Anspruch 1,
gekennzeichnet durch ein Übertragungsgatter (6, 7) zum Unter
teilen jeder Bitleitung (1, 2) des Bitleitungs
paares in erste Knoten (3, 4) und in mit den Speicherzellen (22) verbundene zweite Knoten
und zum Verbinden der Speicherzellen (22) der integrierten Halbleiter
speichereinrichtung mit den ersten Knoten (3, 4),
wobei die Signalquelle (10) eine Registereinrichtung zum
Speichern von nicht-invertierten und invertierten Logikpegel
signalen auf den ersten Knoten (3, 4) des Bitleitungspaares aufweist,
die erste Schalteinrichtung (14, 15) so geschaltet ist, daß sie nicht-invertierte, in der Registereinrichtung (10) gespeicherte Logikpegelsignale auf die ersten Knoten (3, 4) des Bitlei tungspaares ausgibt, und
die zweite Schalteinrichtung (16, 17) so geschaltet ist, daß sie die invertierten, in der Register einrichtung (10) gespeicherten Logikpegelsignale auf die ersten Knoten (3, 4) des Bitleitungspaares ausgibt.
die erste Schalteinrichtung (14, 15) so geschaltet ist, daß sie nicht-invertierte, in der Registereinrichtung (10) gespeicherte Logikpegelsignale auf die ersten Knoten (3, 4) des Bitlei tungspaares ausgibt, und
die zweite Schalteinrichtung (16, 17) so geschaltet ist, daß sie die invertierten, in der Register einrichtung (10) gespeicherten Logikpegelsignale auf die ersten Knoten (3, 4) des Bitleitungspaares ausgibt.
3. Testsignalgenerator nach Anspruch 2,
dadurch gekennzeichnet,
daß die Vergleichseinrichtung (8) zum Ver gleichen der auf den ersten Knoten (3, 4) des Bitleitungspaares erscheinenden nicht-invertierten und invertierten Logikpegel signale mit auf den zweiten Knoten des Bitleitungspaares erscheinenden Logikpegelsignalen ausgebildet ist und,
daß die erste und die zweite Schalteinrichtung (16, 17) zwischen die Vergleichseinrichtung (8) und die ersten Knoten (3, 4) geschaltet sind.
daß die Vergleichseinrichtung (8) zum Ver gleichen der auf den ersten Knoten (3, 4) des Bitleitungspaares erscheinenden nicht-invertierten und invertierten Logikpegel signale mit auf den zweiten Knoten des Bitleitungspaares erscheinenden Logikpegelsignalen ausgebildet ist und,
daß die erste und die zweite Schalteinrichtung (16, 17) zwischen die Vergleichseinrichtung (8) und die ersten Knoten (3, 4) geschaltet sind.
4. Testsignalgenerator nach Anspruch 3,
gekennzeichnet durch
eine Speichereinrichtung (30) zum zeit weiligen Speichern einer Vergleichsausgabe der Vergleichs einrichtung (8) und
eine dritte Schalteinrichtung (131, 132) zum Ausgeben der zeitweilig in der Speichereinrichtung (30) gespeicherten Vergleichsausgabe.
eine Speichereinrichtung (30) zum zeit weiligen Speichern einer Vergleichsausgabe der Vergleichs einrichtung (8) und
eine dritte Schalteinrichtung (131, 132) zum Ausgeben der zeitweilig in der Speichereinrichtung (30) gespeicherten Vergleichsausgabe.
5. Testsignalgenerator nach einem der Ansprüche 1 bis 4,
gekennzeichnet durch eine Mehrzahl von Bitleitungspaaren
und durch mit dem Bitleitungspaaren verbundene Leseverstärker (5).
6. Testverfahren zum Testen einer Spalte von Speicherzellen
(22) einer integrierten Halbleiterspeicherschaltung durch
eine darin enthaltene Vergleichseinrichtung (8), mit den
Schritten:
- - Erzeugen von entweder nicht-invertierten oder invertierten Logikpegelsignalen in einer Signalquelle (10) für die Spalte der Halbleiterspeicherschaltung,
- - Übertragen der nicht-invertierten oder invertierten Logikpegelsignale zu einer Speicherzelle (22) und Speichern der nicht-invertierten oder invertierten Logikpegelsignale in der Speicherzelle (22),
- - Wiederholen des ersten und zweiten Schrittes, bis Logikpegelsignale in einer Mehrzahl von Speicherzellen (22) gespeichert sind,
- - Erzeugen von entweder nicht-invertierten oder invertierten Logikpegelsignalen in der Signalquelle (10) entsprechend den in einer Speicherzelle (22) gespeicherten Logikpegelsignalen,
- - Auslesen der in dieser Speicherzelle (22) gespeicherten Logikpegelsignale und
- - Vergleichen der zuletzt erzeugten nicht-invertierten oder invertierten Logikpegelsignale und der ausgelesenen Logikpegelsignale in der Vergleichseinrichtung (8).
7. Testverfahren nach Anspruch 6,
dadurch gekennzeichnet, daß das Resultat des Vergleiches
zeitweilig gespeichert wird.
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