JP3987674B2 - 半導体集積回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、パワーオンリセット回路を有する半導体集積回路に関する。
【０００２】
【従来の技術】
一般に、半導体集積回路は、パワーオンリセット回路を内蔵している。電源の立ち上げ時にこのパワーオンリセット回路を動作させ、内部回路を初期化することで、半導体集積回路の誤動作が防止される。
図６は、この種のパワーオンリセット回路が生成するパワーオンリセット信号PORの波形を示している。以後、パワーオンリセット信号PORを、単にリセット信号PORとも称する。
【０００３】
半導体集積回路に外部電源電圧VCCの供給が開始されると、リセット信号PORのレベルは、所定の期間、外部電源電圧VCCに追従して上昇し、その後低レベルに変化する（非活性化）。半導体集積回路のうち初期化が必要な内部回路は、電源電圧VCCが所定の値になった後、リセット信号PORが非活性化されるまでの期間T1に初期化される。そして、リセット信号PORが非活性化（低レベル）されることで、リセット動作が終了し、内部回路が通常の動作を開始する。
【０００４】
一般に、この種のパワーオンリセット回路は、トランジスタの閾値を利用して、電源電圧VCCが所定の値まで上昇したことを検出し、リセット信号PORを非活性化する。
【０００５】
【発明が解決しようとする課題】
近時、半導体集積回路の動作電圧が低くなってきており、外部から供給される電源電圧VCCも低くなっている。トランジスタの閾値は、電源電圧VCCにほとんど依存しないため、電源電圧VCCに対するトランジスタの閾値の比率は大きくなる。この結果、パワーオンリセット回路の電源電圧VCCの検出レベルは、閾値の変動により大きく変化し、動作電圧が高いときに比べ、閾値の変動に対するリセット信号PORの非活性化タイミングのずれ量（図６のT2）の影響が大きくなる。トランジスタの閾値は、半導体集積回路の製造条件の変動の他、ウエハ上でのチップの位置、製造ロット内でのウエハの位置に依存して変動する。
【０００６】
例えば、リセット信号PORの非活性化タイミングが早い側にずれた場合、リセット期間T1が短くなる。このため、内部回路が正常に初期化されないおそれがある。最悪の場合、内部回路の初期化に必要なリセット信号PORの高レベル期間は、なくなってしまう。また、リセット信号PORの非活性化タイミングが遅い側にずれた場合、リセット信号PORが非活性化されない（常に高レベル）おそれがある。さらに、リセット信号PORの非活性化タイミングが適正でない場合、電源電圧VCCあるいは接地電圧の一時的な変動により、パワーオンリセット回路が誤動作し、リセット信号PORが一時的に活性化することも考えられる。
【０００７】
また、リセット信号PORの非活性化タイミングを直接測定する場合、テスタのプローブの接触により非活性化タイミングが大きく変わってしまう。これを避けるために、出力用の素子（試験回路）を追加する場合、新たにレイアウト領域が必要になる。また、試験回路による評価は、一般に半導体集積回路を試験モードに移行して行われる。ところが、試験回路の信号の経路に、リセット信号PORによって初期化されるべき回路が存在すると、試験モードに移行できず、評価自体ができなくなる。
【０００８】
本発明の目的は、パワーオンリセット回路が生成するリセット信号の非活性化タイミングのばらつきを低減することにある。
本発明の別の目的は、外部電源電圧が低いときにも、パワーオンリセット回路を確実に動作させ、内部回路を初期化することにある。
【０００９】
【課題を解決するための手段】
本発明の半導体集積回路は、内部回路を初期化するリセット信号を、電源の立ち上げから所定の期間活性化し、その後非活性化するパワーオンリセット回路を備えている。リセット信号の非活性化タイミングは、タイミング調整回路により調整される。このため、半導体集積回路の製造条件の変動等によりずれた非活性化タイミングを、正常な値に調整できる。この結果、内部回路を確実に初期化できる。
【００１０】
例えば、非活性化タイミングは、内蔵するトランジスタの閾値に基づいて調整される。一般に、パワーオンリセット回路は、トランジスタの閾値を利用してリセット信号を生成する。このとき、非活性化タイミングは、トランジスタの閾値に依存して変動する。このため、閾値に基づいて最適な非活性化タイミングに調整できる。
【００１１】
本発明の半導体集積回路は、外部から供給される外部電源電圧に基づいて、外部電源電圧と異なる内部電源電圧を発生する電圧発生回路を備えている。例えば、リセット信号の非活性化タイミングは、内蔵するトランジスタの閾値に応じて変化する内部電源電圧を利用して容易に調整される。
本発明の半導体集積回路は、ヒューズを有するプログラム回路を備えている。リセット信号の非活性化タイミングは、内部電源電圧に基いてヒューズをプログラムすることにより調整される。一度設定した非活性化タイミングは変わらないため、半導体集積回路の製造工程で、非活性化タイミングを確実に調整できる。
【００１２】
例えば、まず、半導体集積回路の試験工程でチップ（半導体集積回路）毎に試験回路を動作させ、最適な非活性化タイミングが確認される。この後、対応するヒューズをプログラムすることで、チップ毎に最適な非活性化タイミングを設定できる。
【００１３】
本発明の半導体集積回路では、ヒューズのプログラムにより、リセット信号の非活性化タイミングの調整と同時に、内部電源電圧が所定の値に調整される。非活性化タイミングと内部電源電圧とが、ともに閾値に依存して変動する場合、非活性化タイミングと内部電源電圧とを設定するためのヒューズを共用できる。レーザ光の照射で溶断するヒューズの場合、大きな面積を必要とする。このため、ヒューズの共用は、チップサイズの削減に有効である。
【００１４】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。図１は、本発明の半導体集積回路の一実施形態を示している。この半導体集積回路は、シリコン基板上にCMOSプロセス技術を使用してSDRAM（Synchronous DRAM）として形成されている。
【００１５】
SDRAMは、タイミング調整回路１０、パワーオンリセット回路１２、基準電圧発生回路１４、およびレギュレータ１６を有している。SDRAMは、図示した以外にも、入出力回路、メモリコア、およびメモリコアを制御する制御回路等を有している。パワーオンリセット回路１２は、内部電源電圧VDDを電源電圧として受けている。タイミング調整回路１０、基準電圧発生回路１４およびレギュレータ１６は、外部から供給される外部電源電圧VCCを電源電圧として受けている。以降の説明では、内部電源電圧VDDを供給する電源線を内部電源線VDDと称し、外部電源電圧VCCを供給する電源線を外部電源線VCCと称する。
【００１６】
タイミング調整回路１０は、ヒューズ回路１８およびデコーダ２０、２２を有している。ヒューズ回路１８は、試験活性化信号TESTXおよび試験信号TEST0、TEST1を受け、これ等の信号と内蔵するヒューズの状態とに応じて、調整信号RS0、RS1および調整信号VG0、VG1を、それぞれデコーダ２０、２２に出力している。デコーダ２０は、調整信号RS0、RS1を受け、受けた信号に応じてデコード信号DRS0、DRS1、DRS2、DRS3のいずれかを活性化する。デコーダ２１は、調整信号VG0、VG1を受け、受けた信号に応じてデコード信号DVG0、DVG1、DVG2、DVG3のいずれかを活性化する。
【００１７】
パワーオンリセット回路１２は、パワーオンリセット信号PORを生成している。リセット信号PORの非活性化タイミングは、デコード信号DRS0、DRS1、DRS2に応じて変更可能にされている。基準電圧発生回路１４は、基準電圧VREFを生成している。基準電圧REFVの値は、デコード信号DVG0、DVG1、DVG2、DVG3に応じて変更可能にされている。レギュレータ１６は、基準電圧VREFを受け、所定の駆動能力を有する内部電源電圧VDDを生成している。内部電源電圧VDDは、メモリコアおよびメモリコアを制御する制御回路等に供給される。
【００１８】
図２は、タイミング調整回路１０のヒューズ回路１８およびデコーダ２０、２２の詳細を示している。
ヒューズ回路１８は、下位ビットに相当する調整信号RS0、VG0を発生するプログラム回路２４と、上位ビットに相当する調整信号RS1、VG1を発生するプログラム回路２６とを有している。プログラム回路２４は、ヒューズ２４ａ、ヒューズ２４ｂ、nMOSトランジスタ２４ｃ、インバータ２４ｄ、NANDゲート２４ｅ、２４ｆ、および２つのインバータを縦続接続したインバータ列２４ｇ、２４ｈとを有している。以下の説明では、nMOSトランジスタ、pMOSトランジスタを単にnMOS、pMOSと称する。
【００１９】
ヒューズ２４ａ、ヒューズ２４ｂ、およびnMOS２４ｃは、電源線VCCと接地線VSSとの間に直列に接続されている。nMOS２４ｃは、ゲートを電源線VCCに接続しており、抵抗として作用する。インバータ２４ｄは、ヒューズ２４ａ、２４ｂの接続ノードのレベルを受け、ヒューズ２４ａ、２４ｂの状態（溶断または未溶断）に対応する論理レベル（ヒューズ情報）を出力する。インバータ列２４ｇは、インバータ２４ｄの出力を受け、調整信号RS0を出力する。
【００２０】
NANDゲート２４ｅ、２４ｆ、およびインバータ列２４ｈは、直列に接続されている。NANDゲート２４ｅは、インバータ２４ｄの出力および試験活性化信号TESTXを受けている。NANDゲート２４ｅは、試験活性化信号TESTXの非活性化（高レベル）を受けたとき活性化され、インバータ２４ｄの出力（ヒューズ情報）をNANDゲート２４ｆに伝達する。NANDゲート２４ｅは、試験活性化信号TESTXの活性化（低レベル）を受けたとき非活性化され、高レベルを出力する。このとき、ヒューズ情報は伝達されない。試験活性化信号TESTXは、試験モード時において、ヒューズ情報をマスクして内部電源電圧VDDを評価するときに活性化される。NANDゲート２４ｆは、NANDゲート２４ｅの出力および試験信号TEST0を受けている。試験信号TEST0は、試験モード時において、図の下側のヒューズ２４ｂが溶断された状態にするときに高レベルにされ、図の上側のヒューズ２４ａが溶断された状態にするときに低レベルにされる。また、試験信号TEST0は、通常の動作モード時に、高レベルにされる。すなわち、NANDゲート２４ｆは、試験モード時に試験信号TEST0の情報をインバータ列２４ｈに伝達し、通常の通常の動作モード時にヒューズ情報をインバータ列２４ｈに伝達する。インバータ列は２４ｈは、受けた情報を調整信号VG0として出力する。インバータ列２４ｇは、調整信号RS0を出力している。
【００２１】
プログラム回路２６は、プログラム回路２４と同一の構成である。すなわち、NANDゲート２６ｅは、試験活性化信号TESTXおよびインバータ２６ｄの出力を受け、NANDゲート２６ｆは、試験信号TEST1を受けている。試験信号TEST1は、試験モード時において、図の下側のヒューズ２６ｂが溶断された状態にするときに高レベルにされ、図の上側のヒューズ２６ａが溶断された状態にするときに低レベルにされる。また、試験信号TEST1は、通常の動作モード時に、高レベルにされる。インバータ列２６ｈは、調整信号VG1を出力する。インバータ列２６ｇは、調整信号RS1を出力している。
【００２２】
このように、ヒューズ回路１８は、ヒューズ２４ａ、２４ｂ、２６ａ、２６ｂを溶断する前に、調整信号 VG0 、 VG1を様々なレベルにし、内部電源電圧VDDを調整する試験回路としての機能も有する。デコーダ２０は、NANDゲートおよびインバータからなる４つのAND回路とNANDゲートに調整信号RS0、RS1の反転信号を供給するための２つのインバータとを有している。AND回路は、調整信号RS0、RS1およびその反転信号を受け、調整信号RS0、RS1の値に応じてデコード信号DRS0、DRS1、DRS2、DRS3のいずれかを活性化（高レベル）する。例えば、調整信号RS0、RS1がともに高レベルのとき、デコード信号DRS0が活性化され、調整信号RS0、RS1がともに低レベルのとき、デコード信号DRS3が活性化される。
【００２３】
デコーダ２２は、デコーダ２０とほぼ同一の回路である。デコーダ２２のAND回路は、調整信号VG0、VG1およびその反転信号を受け、調整信号VG0、VG1の値に応じてデコード信号DVG0、DVG1、DVG2、DVG3のいずれかを活性化（高レベル）し、デコード信号/DVG0、/DVG1、/DVG2、/DVG3のいずれかを活性化（低レベル）する。デコード信号の頭に付した“/”は、負論理を示している。例えば、調整信号VG0、VG1がともに高レベルのとき、デコード信号DVG0、/DVG0が活性化され、調整信号VG0、VG1がともに低レベルのとき、デコード信号DVG3、/DVG3が活性化される。
【００２４】
試験モード時に試験活性化信号TESTXが低レベルにされると、プログラム回路２４のNANDゲート２４ｅ、２４ｆは、それぞれ非活性化、活性化され、プログラム回路２６のNANDゲート２６ｅ、２６ｆは、それぞれ非活性化、活性化される。ヒューズ２４ａ、２４ｂ、２６ａ、２６ｂが溶断されていないとき、プログラム回路２４のインバータ２４ｄおよびプログラム回路２６のインバータ２６ｄは、低レベルを出力する。このため、調整信号RS0、RS1はともに低レベルになり、デコード信号DRS3が活性化される。換言すれば、パワーオンリセット回路１２に供給されるデコード信号DRS0〜DRS2はいずれも低レベルになる。
【００２５】
図３は、パワーオンリセット回路１２の詳細を示している。
パワーオンリセット回路１２は、nMOS１２ａ、１２ｂ、１２ｃ、１２ｄ、１２ｅ、１２ｆ、１２ｇ、１２ｈ、１２ｉと、抵抗R1、R2、R3と、２つのインバータを縦続接続したインバータ列１２ｊとを有している。
抵抗R1、nMOS１２ａ、１２ｂ、１２ｃ、１２ｄ、１２ｅは、電源線VDDと接地線VSSとの間に、ノードND1、ND2、ND3、ND4、ND5を介してそれぞれ直列に接続されている。nMOS１２ｆ、１２ｇ、１２ｈは、ノードND5とノードND2、ND3、ND4との間をそれぞれ接続している。nMOS１２ｆ、１２ｇ、１２ｈのゲートは、それぞれデコード信号DRS0、DRS1、DRS2を受けている。nMOS１２ｆ、１２ｇ、１２ｈの閾値は、nMOS１２ａ、１２ｂ、１２ｃ、１２ｄ、１２ｅの閾値に比べ十分に低くされている。
【００２６】
nMOS１２ｉは、ゲートおよびドレインをnMOS１２ａ、１２ｂ、１２ｃ、１２ｄ、１２ｅのゲート（ノードND6）に接続し、ソースを電源線VDDに接続している。インバータ列１２ｊは、ノードND1のレベルを受け、パワーオンリセット信号PORを出力している。抵抗R2、R3は、電源線VDDと接地線VSSとの間に、ノードND6を介して直列に接続されている。
【００２７】
リセット信号PORの非活性化タイミングは、電源のオン後、ノードND1が低レベルになるまでの時間で決まる。このため、非活性化タイミングは、nMOSの閾値が低いときに早くなり、nMOSの閾値が高いときに遅くなる。図２に示したヒューズ２４ａ、２４ｂ、２６ａ、２６ｂが溶断され、nMOS１２ｆ、１２ｇ、１２ｈのいずれかがオンすることで、ノードND2と接地線VSSの間の抵抗が下がり、後述するように、リセット信号PORの非活性化タイミングが早くなる。このため、この実施形態では、予め、非活性化タイミングの遅いリセット信号PORが生成されるようにSDRAMが製造され、nMOS１２ｆ、１２ｇ、１２ｈのいずれかをオンすることで、リセット信号PORの非活性化タイミングが最適に調整される。
【００２８】
図４は、基準電圧発生回路１４の詳細を示している。
基準電圧発生回路１４は、カレントミラー回路を有し基準電圧VREF0を発生する電圧発生部２８と、カレントミラー回路を有し基準電圧VREFを発生する差動増幅器３０と、pMOS３２と、抵抗R4、R5、R6、R7、R8、R9と、容量C1と、CMOS伝達ゲート３４ａ、３４ｂ、３４ｃ、３４ｄとを有している。
【００２９】
電圧発生部２８は、電源線VCCと接地線VSSとの間に、直列に接続されたpMOS２８ａ、nMOS２８ｂ、抵抗R4を有している。さらに、電圧発生部２８は、電源線VCCと接地線VSSとの間に、基準電圧VREF0の発生ノードであるノードND5を介して直列に接続されたpMOS２８ｃおよびnMOS２８ｄを有している。カレントミラー回路は、ドレインとゲートとを接続したpMOS２８ａと、pMOS２８ｃとにより構成されている。nMOS２８ｂのゲートは、ノードND5に接続されている。nMOS２８ｄのゲートは、nMOS２８ｂのソースに接続されている。基準電圧VREF0は、nMOS２８ｂ、２８ｄの閾値が低いときに低く、閾値が高いときに高くなる。
【００３０】
差動増幅器３０は、直列に接続されたpMOS３０ａおよびnMOS３０ｂと、直列に接続されたpMOS３０ｃおよびnMOS３０ｄと、nMOS３０ｂ、３０ｄのソースを接地線VSSに接続するnMOS３０ｅを有している。カレントミラー回路は、ドレインとゲートとを接続したpMOS３０ｃ、pMOS３０ａとにより構成されている。差動増幅器３０の出力ノードND6であるpMOS３０ａ、nMOS３０ｂのドレインは、pMOS３２のゲートに接続されている。nMOS３０ｄのゲートに接続されたノードND7は、容量C1を介して基準電圧VREFの出力ノードND8に接続されている。差動増幅器３０の出力電圧（ノードND6）は、ノードND7が基準電圧VREF0に比べて低いときに低く、ノードND7が基準電圧VREF0に比べて高いときに高くなる。
【００３１】
また、リセット信号PORの非活性化タイミングは、測定はできないが、nMOSの閾値が高くなるにしたがい遅くなる。
pMOS３２および抵抗R5、R6、R7、R8、R9は、電源線VCCと接地線VSSとの間に、ノードND8、ND9、ND10、ND11、ND12を介してそれぞれ直列に接続されている。CMOS伝達ゲート３４ａ、３４ｂ、３４ｃ、３４ｄは、ノードND7とノードND9、ND10、ND11、ND12をそれぞれ接続している。内部電源電圧VDDは、基準電圧VREFが高いときに高くなり、基準電圧VREFが低いときに低くなる。このため、内部電源電圧VDDは、電圧発生部２８のnMOS２８ｂ、２８ｄの閾値が高いときに高くなり、nMOS２８ｂ、２８ｄの閾値が低いときに低くなる。
【００３２】
このように、内部電源電圧VDDおよびリセット信号PORの非活性化タイミングは、ともにnMOSの閾値に依存して変動する。パワーオンリセット回路１２および基準電圧発生回路１４のnMOSは、同一の工程で作り込まれるため、閾値の変動は、ほぼ同一になる。
CMOS伝達ゲート３４ａは、デコード信号DVG0、/DVG0の活性化（それぞれ高レベル、低レベル）を受けたときにオンする。CMOS伝達ゲート３４ｂは、デコード信号DVG1、/DVG1の活性化（それぞれ高レベル、低レベル）を受けたときにオンする。CMOS伝達ゲート３４ｃは、デコード信号DVG2、/DVG2の活性化（それぞれ高レベル、低レベル）を受けたときにオンする。CMOS伝達ゲート３４ｄは、デコード信号DVG3、/DVG3の活性化（それぞれ高レベル、低レベル）を受けたときにオンする。
【００３３】
そして、CMOS伝達ゲート３４ａ、３４ｂ、３４ｃ、３４ｄのいずれかがオンされ、抵抗R5、R6、R7、R8、R9とノードND7とによる抵抗分割比が変わることで、発生する基準電圧VREFの値が変更される。
次に、リセット信号PORの非活性化タイミングを調整する例を説明する。
図５は、電源のオン後の外部電源電圧VCC、内部電源電圧VDD、およびリセット信号PORの波形を示している。図５（ａ）は、nMOSの閾値が、標準値に比べかなり高めに製造された例、図５（ｂ）は、nMOSの閾値が、標準値より若干高めに製造された例を示している。
【００３４】
まず、SDRAMの製造後、図２に示したヒューズ回路１８は、上述したように低レベルの調整信号RS0、RS1、VG0、VG1を出力する。そのため、デコーダ２０、２２は、それぞれデコード信号DRS3、DVG3を活性化する。
この後、ウエハ状態でのプローブ試験（試験工程）において、各チップの内部電源電圧VDDが評価され、nMOSの閾値が間接的に確認される。このとき、動作モードは試験モードに移行され、試験活性化信号TESTXは低レベルにされている。
【００３５】
そして、内部電源電圧VDDの標準値に対するずれ量により、nMOSの閾値の標準値に対するずれ量が明らかにされる。すなわち、基準電圧発生回路１４は、閾値のモニタ回路としての機能を兼ねている。図５の実線は測定値を示し、破線は標準値を示している。次に、試験信号TEST0、TEST1のレベルを変えて、デコード信号DVG0〜DVG3が順次に活性化される。それぞれの条件で内部電源電圧VDDが測定され、内部電源電圧VDDを破線で示した標準値にするための試験信号TEST0、TEST1のレベルが確認される。
【００３６】
例えば、図５（ａ）において、試験信号TEST0、TEST1が高レベル、低レベル（２進数の“１”）のときに、内部電源電圧VDDが標準値になることが確認される。このとき、プログラム回路２４、２６は、それぞれ低レベルの調整信号VG0と、高レベルの調整信号VG1とを出力する。図５（ｂ）において、試験信号TEST0、TEST1が低レベル、高レベル（２進数の“２”）のときに、内部電源電圧VDDが標準値になることが確認される。このとき、プログラム回路２４、２６は、それぞれ高レベルの調整信号VG0と、低レベルの調整信号VG1とを出力する。
【００３７】
内部電源電圧VDDの測定により、リセット信号PORの非活性化タイミングは、図の太い実線の特性を示すことが間接的に確認される。なお、試験工程では、ヒューズ２４ａ、２４ｂ、２６ａ、２６ｂは、まだ溶断されていないため、上述したように、プログラム回路２４、２６は、それぞれ低レベルの調整信号RS0、RS1を出力する。
【００３８】
この後、例えば、nMOSの閾値が高い場合、ヒューズ工程において、高レベルの試験信号TEST0と低レベルの試験信号TEST1に対応するヒューズ２４ｂ、２６ａが溶断される（図５（ａ）に対応する）。ヒューズ２４ｂ、２６ａの溶断により、プログラム回路２４、２６は、通常動作時（試験活性化信号TESTXが高レベル）において、低レベルの調整信号VG0、RS0および高レベルの調整信号VG1、RS1を出力する。すなわち、ヒューズ２４ｂ、２６ａの溶断により、内部電源電圧VDDの値およびリセット信号PORの非活性化タイミングが、同時に調整される。
【００３９】
同様に、nMOSの閾値が低い場合、ヒューズ工程において、低レベルの試験信号TEST0と高レベルの試験信号TEST1に対応するヒューズ２４ａ、２６ｂが溶断される（図５（ｂ）に対応する）。プログラム回路２４、２６は、通常動作時において、高レベルの調整信号VG0、RS0および低レベルの調整信号VG1、RS1を出力する。
この結果、電源のオン時に、図５に破線で示した内部電源電圧VDDおよびリセット信号PORが生成される。すなわち、リセット信号PORのリセット期間は、標準の期間T1になる。
【００４０】
以上、本実施形態の半導体集積回路では、リセット信号PORの非活性化タイミングを、タイミング調整回路１０により調整した。このため、SDRAMの製造条件の変動等によりずれた非活性化タイミングを、正常な値に調整できる。この結果、内部回路を確実に初期化できる。
リセット信号PORの生成にnMOSの閾値を利用した。このため、リセット信号PORの非活性化タイミングを、nMOSの閾値に基づいて正確に調整できる。
【００４１】
ヒューズ２４ａ、２４ｂ、２６ａ、２６ｂを溶断することにより、リセット信号PORの非活性化タイミングを調整できる。
nMOSの閾値を利用して内部電源電圧VDDを発生し、リセット信号PORの非活性化タイミングを、nMOSの閾値に応じて変化する内部電源電圧VDDに基づいて調整した。このため、非活性化タイミングを直接測定することなく調整できる。
【００４２】
最適な非活性化タイミングのリセット信号PORを生成するために溶断すべきヒューズ２４ａ、２４ｂ、２６ａ、２６ｂを、内部電源電圧VDDを調整する試験回路の動作に基づいて決定した。このため、チップ毎に最適な非活性化タイミングを設定できる。
ヒューズ２４ａ、２４ｂ、２６ａ、２６ｂの溶断により、リセット信号PORの非活性化タイミングの調整と同時に、内部電源電圧VDDを所定の値に調整した。このため、ヒューズ回路１８を共用でき、チップサイズを低減できる。
【００４３】
なお、上述した実施形態では、パワーオンリセット回路１２および基準電圧発生回路１４に対応してそれぞれデコーダ２０、２２を形成した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、内部電源電圧VDDの評価時にパワーオンリセット信号PORの非活性化タイミングが変動しても良い場合、デコーダ２０、２２を共用できる。この結果、回路規模を低減できる。
【００４４】
上述した実施形態では、基準電圧発生回路１４を閾値のモニタ回路として使用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、スクライブライン上のTEG（Test Element Group）に形成される評価用のnMOSを流れる電流を測定することで、閾値を求めてもよい。あるいは、nMOSで構成されたリングオシレータの発振周期から、閾値を求めてもよい。
【００４５】
上述した実施形態では、本発明をSDRAMに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明をFCRAMに適用してもよい。あるいは、本発明をマイクロコンピュータ、ロジックLSI、システムLSIに適用してもよい。
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【００４６】
【発明の効果】
本発明の半導体集積回路では、半導体集積回路の製造条件の変動等によりずれたリセット信号の非活性化タイミングを、正常な値に調整できる。この結果、内部回路を確実に初期化できる。本発明の半導体集積回路では、リセット信号の非活性化タイミングを、例えば、閾値に基づいて最適な非活性化タイミングに調整できる。
【００４７】
本発明の半導体集積回路では、リセット信号の非活性化タイミングを、例えば、内蔵するトランジスタの閾値に応じて変化する内部電源電圧を利用して容易に調整できる。本発明の半導体集積回路では、半導体集積回路の製造工程でヒューズのプログラムすることで、非活性化タイミングを確実に調整できる。
【００４８】
本発明の半導体集積回路では、チップ毎に最適な非活性化タイミングを確認した後、対応するヒューズをプログラムすることで、チップ毎に最適な非活性化タイミングを設定できる。本発明の半導体集積回路では、非活性化タイミングと内部電源電圧とを設定するためのヒューズを共用できる。この結果、チップサイズを低減できる。
【図面の簡単な説明】
【図１】本発明の半導体集積回路の一実施形態を示すブロック図である。
【図２】図１のタイミング調整回路を示す回路図である。
【図３】図１のパワーオンリセット回路を示す回路図である。
【図４】図１の基準電圧発生回路を示す回路図である。
【図５】リセット信号の非活性化タイミングを調整する例を示す説明図である。
【図６】従来におけるリセット信号の非活性化タイミングの変動を示す説明図である。
【符号の説明】
１０ タイミング調整回路
１２ パワーオンリセット回路
１２ｊ インバータ列
１４ 基準電圧発生回路
１６ レギュレータ
１８ ヒューズ回路
２０、２２ デコーダ
２４、２６ プログラム回路
２４ａ、２４ｂ、２６ａ、２６ｂ ヒューズ
２４ｇ、２４ｈ、２６ｇ、２６ｈ インバータ列
２８ 電圧発生部
３０ 差動増幅器
DRS0、DRS1、DRS2、DRS3 デコード信号
DVG0、DVG1、DVG2、DVG3 デコード信号
POR パワーオンリセット信号
RS0、RS1、 調整信号
TEST0、TEST1 試験信号
TESTX 試験活性化信号
VG0、VG1 調整信号
VCC 外部電源電圧
VDD 内部電源電圧
VREF 基準電圧
VSS 接地線
【発明の属する技術分野】
本発明は、パワーオンリセット回路を有する半導体集積回路に関する。
【０００２】
【従来の技術】
一般に、半導体集積回路は、パワーオンリセット回路を内蔵している。電源の立ち上げ時にこのパワーオンリセット回路を動作させ、内部回路を初期化することで、半導体集積回路の誤動作が防止される。
図６は、この種のパワーオンリセット回路が生成するパワーオンリセット信号PORの波形を示している。以後、パワーオンリセット信号PORを、単にリセット信号PORとも称する。
【０００３】
半導体集積回路に外部電源電圧VCCの供給が開始されると、リセット信号PORのレベルは、所定の期間、外部電源電圧VCCに追従して上昇し、その後低レベルに変化する（非活性化）。半導体集積回路のうち初期化が必要な内部回路は、電源電圧VCCが所定の値になった後、リセット信号PORが非活性化されるまでの期間T1に初期化される。そして、リセット信号PORが非活性化（低レベル）されることで、リセット動作が終了し、内部回路が通常の動作を開始する。
【０００４】
一般に、この種のパワーオンリセット回路は、トランジスタの閾値を利用して、電源電圧VCCが所定の値まで上昇したことを検出し、リセット信号PORを非活性化する。
【０００５】
【発明が解決しようとする課題】
近時、半導体集積回路の動作電圧が低くなってきており、外部から供給される電源電圧VCCも低くなっている。トランジスタの閾値は、電源電圧VCCにほとんど依存しないため、電源電圧VCCに対するトランジスタの閾値の比率は大きくなる。この結果、パワーオンリセット回路の電源電圧VCCの検出レベルは、閾値の変動により大きく変化し、動作電圧が高いときに比べ、閾値の変動に対するリセット信号PORの非活性化タイミングのずれ量（図６のT2）の影響が大きくなる。トランジスタの閾値は、半導体集積回路の製造条件の変動の他、ウエハ上でのチップの位置、製造ロット内でのウエハの位置に依存して変動する。
【０００６】
例えば、リセット信号PORの非活性化タイミングが早い側にずれた場合、リセット期間T1が短くなる。このため、内部回路が正常に初期化されないおそれがある。最悪の場合、内部回路の初期化に必要なリセット信号PORの高レベル期間は、なくなってしまう。また、リセット信号PORの非活性化タイミングが遅い側にずれた場合、リセット信号PORが非活性化されない（常に高レベル）おそれがある。さらに、リセット信号PORの非活性化タイミングが適正でない場合、電源電圧VCCあるいは接地電圧の一時的な変動により、パワーオンリセット回路が誤動作し、リセット信号PORが一時的に活性化することも考えられる。
【０００７】
また、リセット信号PORの非活性化タイミングを直接測定する場合、テスタのプローブの接触により非活性化タイミングが大きく変わってしまう。これを避けるために、出力用の素子（試験回路）を追加する場合、新たにレイアウト領域が必要になる。また、試験回路による評価は、一般に半導体集積回路を試験モードに移行して行われる。ところが、試験回路の信号の経路に、リセット信号PORによって初期化されるべき回路が存在すると、試験モードに移行できず、評価自体ができなくなる。
【０００８】
本発明の目的は、パワーオンリセット回路が生成するリセット信号の非活性化タイミングのばらつきを低減することにある。
本発明の別の目的は、外部電源電圧が低いときにも、パワーオンリセット回路を確実に動作させ、内部回路を初期化することにある。
【０００９】
【課題を解決するための手段】
本発明の半導体集積回路は、内部回路を初期化するリセット信号を、電源の立ち上げから所定の期間活性化し、その後非活性化するパワーオンリセット回路を備えている。リセット信号の非活性化タイミングは、タイミング調整回路により調整される。このため、半導体集積回路の製造条件の変動等によりずれた非活性化タイミングを、正常な値に調整できる。この結果、内部回路を確実に初期化できる。
【００１０】
例えば、非活性化タイミングは、内蔵するトランジスタの閾値に基づいて調整される。一般に、パワーオンリセット回路は、トランジスタの閾値を利用してリセット信号を生成する。このとき、非活性化タイミングは、トランジスタの閾値に依存して変動する。このため、閾値に基づいて最適な非活性化タイミングに調整できる。
【００１１】
本発明の半導体集積回路は、外部から供給される外部電源電圧に基づいて、外部電源電圧と異なる内部電源電圧を発生する電圧発生回路を備えている。例えば、リセット信号の非活性化タイミングは、内蔵するトランジスタの閾値に応じて変化する内部電源電圧を利用して容易に調整される。
本発明の半導体集積回路は、ヒューズを有するプログラム回路を備えている。リセット信号の非活性化タイミングは、内部電源電圧に基いてヒューズをプログラムすることにより調整される。一度設定した非活性化タイミングは変わらないため、半導体集積回路の製造工程で、非活性化タイミングを確実に調整できる。
【００１２】
例えば、まず、半導体集積回路の試験工程でチップ（半導体集積回路）毎に試験回路を動作させ、最適な非活性化タイミングが確認される。この後、対応するヒューズをプログラムすることで、チップ毎に最適な非活性化タイミングを設定できる。
【００１３】
本発明の半導体集積回路では、ヒューズのプログラムにより、リセット信号の非活性化タイミングの調整と同時に、内部電源電圧が所定の値に調整される。非活性化タイミングと内部電源電圧とが、ともに閾値に依存して変動する場合、非活性化タイミングと内部電源電圧とを設定するためのヒューズを共用できる。レーザ光の照射で溶断するヒューズの場合、大きな面積を必要とする。このため、ヒューズの共用は、チップサイズの削減に有効である。
【００１４】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。図１は、本発明の半導体集積回路の一実施形態を示している。この半導体集積回路は、シリコン基板上にCMOSプロセス技術を使用してSDRAM（Synchronous DRAM）として形成されている。
【００１５】
SDRAMは、タイミング調整回路１０、パワーオンリセット回路１２、基準電圧発生回路１４、およびレギュレータ１６を有している。SDRAMは、図示した以外にも、入出力回路、メモリコア、およびメモリコアを制御する制御回路等を有している。パワーオンリセット回路１２は、内部電源電圧VDDを電源電圧として受けている。タイミング調整回路１０、基準電圧発生回路１４およびレギュレータ１６は、外部から供給される外部電源電圧VCCを電源電圧として受けている。以降の説明では、内部電源電圧VDDを供給する電源線を内部電源線VDDと称し、外部電源電圧VCCを供給する電源線を外部電源線VCCと称する。
【００１６】
タイミング調整回路１０は、ヒューズ回路１８およびデコーダ２０、２２を有している。ヒューズ回路１８は、試験活性化信号TESTXおよび試験信号TEST0、TEST1を受け、これ等の信号と内蔵するヒューズの状態とに応じて、調整信号RS0、RS1および調整信号VG0、VG1を、それぞれデコーダ２０、２２に出力している。デコーダ２０は、調整信号RS0、RS1を受け、受けた信号に応じてデコード信号DRS0、DRS1、DRS2、DRS3のいずれかを活性化する。デコーダ２１は、調整信号VG0、VG1を受け、受けた信号に応じてデコード信号DVG0、DVG1、DVG2、DVG3のいずれかを活性化する。
【００１７】
パワーオンリセット回路１２は、パワーオンリセット信号PORを生成している。リセット信号PORの非活性化タイミングは、デコード信号DRS0、DRS1、DRS2に応じて変更可能にされている。基準電圧発生回路１４は、基準電圧VREFを生成している。基準電圧REFVの値は、デコード信号DVG0、DVG1、DVG2、DVG3に応じて変更可能にされている。レギュレータ１６は、基準電圧VREFを受け、所定の駆動能力を有する内部電源電圧VDDを生成している。内部電源電圧VDDは、メモリコアおよびメモリコアを制御する制御回路等に供給される。
【００１８】
図２は、タイミング調整回路１０のヒューズ回路１８およびデコーダ２０、２２の詳細を示している。
ヒューズ回路１８は、下位ビットに相当する調整信号RS0、VG0を発生するプログラム回路２４と、上位ビットに相当する調整信号RS1、VG1を発生するプログラム回路２６とを有している。プログラム回路２４は、ヒューズ２４ａ、ヒューズ２４ｂ、nMOSトランジスタ２４ｃ、インバータ２４ｄ、NANDゲート２４ｅ、２４ｆ、および２つのインバータを縦続接続したインバータ列２４ｇ、２４ｈとを有している。以下の説明では、nMOSトランジスタ、pMOSトランジスタを単にnMOS、pMOSと称する。
【００１９】
ヒューズ２４ａ、ヒューズ２４ｂ、およびnMOS２４ｃは、電源線VCCと接地線VSSとの間に直列に接続されている。nMOS２４ｃは、ゲートを電源線VCCに接続しており、抵抗として作用する。インバータ２４ｄは、ヒューズ２４ａ、２４ｂの接続ノードのレベルを受け、ヒューズ２４ａ、２４ｂの状態（溶断または未溶断）に対応する論理レベル（ヒューズ情報）を出力する。インバータ列２４ｇは、インバータ２４ｄの出力を受け、調整信号RS0を出力する。
【００２０】
NANDゲート２４ｅ、２４ｆ、およびインバータ列２４ｈは、直列に接続されている。NANDゲート２４ｅは、インバータ２４ｄの出力および試験活性化信号TESTXを受けている。NANDゲート２４ｅは、試験活性化信号TESTXの非活性化（高レベル）を受けたとき活性化され、インバータ２４ｄの出力（ヒューズ情報）をNANDゲート２４ｆに伝達する。NANDゲート２４ｅは、試験活性化信号TESTXの活性化（低レベル）を受けたとき非活性化され、高レベルを出力する。このとき、ヒューズ情報は伝達されない。試験活性化信号TESTXは、試験モード時において、ヒューズ情報をマスクして内部電源電圧VDDを評価するときに活性化される。NANDゲート２４ｆは、NANDゲート２４ｅの出力および試験信号TEST0を受けている。試験信号TEST0は、試験モード時において、図の下側のヒューズ２４ｂが溶断された状態にするときに高レベルにされ、図の上側のヒューズ２４ａが溶断された状態にするときに低レベルにされる。また、試験信号TEST0は、通常の動作モード時に、高レベルにされる。すなわち、NANDゲート２４ｆは、試験モード時に試験信号TEST0の情報をインバータ列２４ｈに伝達し、通常の通常の動作モード時にヒューズ情報をインバータ列２４ｈに伝達する。インバータ列は２４ｈは、受けた情報を調整信号VG0として出力する。インバータ列２４ｇは、調整信号RS0を出力している。
【００２１】
プログラム回路２６は、プログラム回路２４と同一の構成である。すなわち、NANDゲート２６ｅは、試験活性化信号TESTXおよびインバータ２６ｄの出力を受け、NANDゲート２６ｆは、試験信号TEST1を受けている。試験信号TEST1は、試験モード時において、図の下側のヒューズ２６ｂが溶断された状態にするときに高レベルにされ、図の上側のヒューズ２６ａが溶断された状態にするときに低レベルにされる。また、試験信号TEST1は、通常の動作モード時に、高レベルにされる。インバータ列２６ｈは、調整信号VG1を出力する。インバータ列２６ｇは、調整信号RS1を出力している。
【００２２】
このように、ヒューズ回路１８は、ヒューズ２４ａ、２４ｂ、２６ａ、２６ｂを溶断する前に、調整信号 VG0 、 VG1を様々なレベルにし、内部電源電圧VDDを調整する試験回路としての機能も有する。デコーダ２０は、NANDゲートおよびインバータからなる４つのAND回路とNANDゲートに調整信号RS0、RS1の反転信号を供給するための２つのインバータとを有している。AND回路は、調整信号RS0、RS1およびその反転信号を受け、調整信号RS0、RS1の値に応じてデコード信号DRS0、DRS1、DRS2、DRS3のいずれかを活性化（高レベル）する。例えば、調整信号RS0、RS1がともに高レベルのとき、デコード信号DRS0が活性化され、調整信号RS0、RS1がともに低レベルのとき、デコード信号DRS3が活性化される。
【００２３】
デコーダ２２は、デコーダ２０とほぼ同一の回路である。デコーダ２２のAND回路は、調整信号VG0、VG1およびその反転信号を受け、調整信号VG0、VG1の値に応じてデコード信号DVG0、DVG1、DVG2、DVG3のいずれかを活性化（高レベル）し、デコード信号/DVG0、/DVG1、/DVG2、/DVG3のいずれかを活性化（低レベル）する。デコード信号の頭に付した“/”は、負論理を示している。例えば、調整信号VG0、VG1がともに高レベルのとき、デコード信号DVG0、/DVG0が活性化され、調整信号VG0、VG1がともに低レベルのとき、デコード信号DVG3、/DVG3が活性化される。
【００２４】
試験モード時に試験活性化信号TESTXが低レベルにされると、プログラム回路２４のNANDゲート２４ｅ、２４ｆは、それぞれ非活性化、活性化され、プログラム回路２６のNANDゲート２６ｅ、２６ｆは、それぞれ非活性化、活性化される。ヒューズ２４ａ、２４ｂ、２６ａ、２６ｂが溶断されていないとき、プログラム回路２４のインバータ２４ｄおよびプログラム回路２６のインバータ２６ｄは、低レベルを出力する。このため、調整信号RS0、RS1はともに低レベルになり、デコード信号DRS3が活性化される。換言すれば、パワーオンリセット回路１２に供給されるデコード信号DRS0〜DRS2はいずれも低レベルになる。
【００２５】
図３は、パワーオンリセット回路１２の詳細を示している。
パワーオンリセット回路１２は、nMOS１２ａ、１２ｂ、１２ｃ、１２ｄ、１２ｅ、１２ｆ、１２ｇ、１２ｈ、１２ｉと、抵抗R1、R2、R3と、２つのインバータを縦続接続したインバータ列１２ｊとを有している。
抵抗R1、nMOS１２ａ、１２ｂ、１２ｃ、１２ｄ、１２ｅは、電源線VDDと接地線VSSとの間に、ノードND1、ND2、ND3、ND4、ND5を介してそれぞれ直列に接続されている。nMOS１２ｆ、１２ｇ、１２ｈは、ノードND5とノードND2、ND3、ND4との間をそれぞれ接続している。nMOS１２ｆ、１２ｇ、１２ｈのゲートは、それぞれデコード信号DRS0、DRS1、DRS2を受けている。nMOS１２ｆ、１２ｇ、１２ｈの閾値は、nMOS１２ａ、１２ｂ、１２ｃ、１２ｄ、１２ｅの閾値に比べ十分に低くされている。
【００２６】
nMOS１２ｉは、ゲートおよびドレインをnMOS１２ａ、１２ｂ、１２ｃ、１２ｄ、１２ｅのゲート（ノードND6）に接続し、ソースを電源線VDDに接続している。インバータ列１２ｊは、ノードND1のレベルを受け、パワーオンリセット信号PORを出力している。抵抗R2、R3は、電源線VDDと接地線VSSとの間に、ノードND6を介して直列に接続されている。
【００２７】
リセット信号PORの非活性化タイミングは、電源のオン後、ノードND1が低レベルになるまでの時間で決まる。このため、非活性化タイミングは、nMOSの閾値が低いときに早くなり、nMOSの閾値が高いときに遅くなる。図２に示したヒューズ２４ａ、２４ｂ、２６ａ、２６ｂが溶断され、nMOS１２ｆ、１２ｇ、１２ｈのいずれかがオンすることで、ノードND2と接地線VSSの間の抵抗が下がり、後述するように、リセット信号PORの非活性化タイミングが早くなる。このため、この実施形態では、予め、非活性化タイミングの遅いリセット信号PORが生成されるようにSDRAMが製造され、nMOS１２ｆ、１２ｇ、１２ｈのいずれかをオンすることで、リセット信号PORの非活性化タイミングが最適に調整される。
【００２８】
図４は、基準電圧発生回路１４の詳細を示している。
基準電圧発生回路１４は、カレントミラー回路を有し基準電圧VREF0を発生する電圧発生部２８と、カレントミラー回路を有し基準電圧VREFを発生する差動増幅器３０と、pMOS３２と、抵抗R4、R5、R6、R7、R8、R9と、容量C1と、CMOS伝達ゲート３４ａ、３４ｂ、３４ｃ、３４ｄとを有している。
【００２９】
電圧発生部２８は、電源線VCCと接地線VSSとの間に、直列に接続されたpMOS２８ａ、nMOS２８ｂ、抵抗R4を有している。さらに、電圧発生部２８は、電源線VCCと接地線VSSとの間に、基準電圧VREF0の発生ノードであるノードND5を介して直列に接続されたpMOS２８ｃおよびnMOS２８ｄを有している。カレントミラー回路は、ドレインとゲートとを接続したpMOS２８ａと、pMOS２８ｃとにより構成されている。nMOS２８ｂのゲートは、ノードND5に接続されている。nMOS２８ｄのゲートは、nMOS２８ｂのソースに接続されている。基準電圧VREF0は、nMOS２８ｂ、２８ｄの閾値が低いときに低く、閾値が高いときに高くなる。
【００３０】
差動増幅器３０は、直列に接続されたpMOS３０ａおよびnMOS３０ｂと、直列に接続されたpMOS３０ｃおよびnMOS３０ｄと、nMOS３０ｂ、３０ｄのソースを接地線VSSに接続するnMOS３０ｅを有している。カレントミラー回路は、ドレインとゲートとを接続したpMOS３０ｃ、pMOS３０ａとにより構成されている。差動増幅器３０の出力ノードND6であるpMOS３０ａ、nMOS３０ｂのドレインは、pMOS３２のゲートに接続されている。nMOS３０ｄのゲートに接続されたノードND7は、容量C1を介して基準電圧VREFの出力ノードND8に接続されている。差動増幅器３０の出力電圧（ノードND6）は、ノードND7が基準電圧VREF0に比べて低いときに低く、ノードND7が基準電圧VREF0に比べて高いときに高くなる。
【００３１】
また、リセット信号PORの非活性化タイミングは、測定はできないが、nMOSの閾値が高くなるにしたがい遅くなる。
pMOS３２および抵抗R5、R6、R7、R8、R9は、電源線VCCと接地線VSSとの間に、ノードND8、ND9、ND10、ND11、ND12を介してそれぞれ直列に接続されている。CMOS伝達ゲート３４ａ、３４ｂ、３４ｃ、３４ｄは、ノードND7とノードND9、ND10、ND11、ND12をそれぞれ接続している。内部電源電圧VDDは、基準電圧VREFが高いときに高くなり、基準電圧VREFが低いときに低くなる。このため、内部電源電圧VDDは、電圧発生部２８のnMOS２８ｂ、２８ｄの閾値が高いときに高くなり、nMOS２８ｂ、２８ｄの閾値が低いときに低くなる。
【００３２】
このように、内部電源電圧VDDおよびリセット信号PORの非活性化タイミングは、ともにnMOSの閾値に依存して変動する。パワーオンリセット回路１２および基準電圧発生回路１４のnMOSは、同一の工程で作り込まれるため、閾値の変動は、ほぼ同一になる。
CMOS伝達ゲート３４ａは、デコード信号DVG0、/DVG0の活性化（それぞれ高レベル、低レベル）を受けたときにオンする。CMOS伝達ゲート３４ｂは、デコード信号DVG1、/DVG1の活性化（それぞれ高レベル、低レベル）を受けたときにオンする。CMOS伝達ゲート３４ｃは、デコード信号DVG2、/DVG2の活性化（それぞれ高レベル、低レベル）を受けたときにオンする。CMOS伝達ゲート３４ｄは、デコード信号DVG3、/DVG3の活性化（それぞれ高レベル、低レベル）を受けたときにオンする。
【００３３】
そして、CMOS伝達ゲート３４ａ、３４ｂ、３４ｃ、３４ｄのいずれかがオンされ、抵抗R5、R6、R7、R8、R9とノードND7とによる抵抗分割比が変わることで、発生する基準電圧VREFの値が変更される。
次に、リセット信号PORの非活性化タイミングを調整する例を説明する。
図５は、電源のオン後の外部電源電圧VCC、内部電源電圧VDD、およびリセット信号PORの波形を示している。図５（ａ）は、nMOSの閾値が、標準値に比べかなり高めに製造された例、図５（ｂ）は、nMOSの閾値が、標準値より若干高めに製造された例を示している。
【００３４】
まず、SDRAMの製造後、図２に示したヒューズ回路１８は、上述したように低レベルの調整信号RS0、RS1、VG0、VG1を出力する。そのため、デコーダ２０、２２は、それぞれデコード信号DRS3、DVG3を活性化する。
この後、ウエハ状態でのプローブ試験（試験工程）において、各チップの内部電源電圧VDDが評価され、nMOSの閾値が間接的に確認される。このとき、動作モードは試験モードに移行され、試験活性化信号TESTXは低レベルにされている。
【００３５】
そして、内部電源電圧VDDの標準値に対するずれ量により、nMOSの閾値の標準値に対するずれ量が明らかにされる。すなわち、基準電圧発生回路１４は、閾値のモニタ回路としての機能を兼ねている。図５の実線は測定値を示し、破線は標準値を示している。次に、試験信号TEST0、TEST1のレベルを変えて、デコード信号DVG0〜DVG3が順次に活性化される。それぞれの条件で内部電源電圧VDDが測定され、内部電源電圧VDDを破線で示した標準値にするための試験信号TEST0、TEST1のレベルが確認される。
【００３６】
例えば、図５（ａ）において、試験信号TEST0、TEST1が高レベル、低レベル（２進数の“１”）のときに、内部電源電圧VDDが標準値になることが確認される。このとき、プログラム回路２４、２６は、それぞれ低レベルの調整信号VG0と、高レベルの調整信号VG1とを出力する。図５（ｂ）において、試験信号TEST0、TEST1が低レベル、高レベル（２進数の“２”）のときに、内部電源電圧VDDが標準値になることが確認される。このとき、プログラム回路２４、２６は、それぞれ高レベルの調整信号VG0と、低レベルの調整信号VG1とを出力する。
【００３７】
内部電源電圧VDDの測定により、リセット信号PORの非活性化タイミングは、図の太い実線の特性を示すことが間接的に確認される。なお、試験工程では、ヒューズ２４ａ、２４ｂ、２６ａ、２６ｂは、まだ溶断されていないため、上述したように、プログラム回路２４、２６は、それぞれ低レベルの調整信号RS0、RS1を出力する。
【００３８】
この後、例えば、nMOSの閾値が高い場合、ヒューズ工程において、高レベルの試験信号TEST0と低レベルの試験信号TEST1に対応するヒューズ２４ｂ、２６ａが溶断される（図５（ａ）に対応する）。ヒューズ２４ｂ、２６ａの溶断により、プログラム回路２４、２６は、通常動作時（試験活性化信号TESTXが高レベル）において、低レベルの調整信号VG0、RS0および高レベルの調整信号VG1、RS1を出力する。すなわち、ヒューズ２４ｂ、２６ａの溶断により、内部電源電圧VDDの値およびリセット信号PORの非活性化タイミングが、同時に調整される。
【００３９】
同様に、nMOSの閾値が低い場合、ヒューズ工程において、低レベルの試験信号TEST0と高レベルの試験信号TEST1に対応するヒューズ２４ａ、２６ｂが溶断される（図５（ｂ）に対応する）。プログラム回路２４、２６は、通常動作時において、高レベルの調整信号VG0、RS0および低レベルの調整信号VG1、RS1を出力する。
この結果、電源のオン時に、図５に破線で示した内部電源電圧VDDおよびリセット信号PORが生成される。すなわち、リセット信号PORのリセット期間は、標準の期間T1になる。
【００４０】
以上、本実施形態の半導体集積回路では、リセット信号PORの非活性化タイミングを、タイミング調整回路１０により調整した。このため、SDRAMの製造条件の変動等によりずれた非活性化タイミングを、正常な値に調整できる。この結果、内部回路を確実に初期化できる。
リセット信号PORの生成にnMOSの閾値を利用した。このため、リセット信号PORの非活性化タイミングを、nMOSの閾値に基づいて正確に調整できる。
【００４１】
ヒューズ２４ａ、２４ｂ、２６ａ、２６ｂを溶断することにより、リセット信号PORの非活性化タイミングを調整できる。
nMOSの閾値を利用して内部電源電圧VDDを発生し、リセット信号PORの非活性化タイミングを、nMOSの閾値に応じて変化する内部電源電圧VDDに基づいて調整した。このため、非活性化タイミングを直接測定することなく調整できる。
【００４２】
最適な非活性化タイミングのリセット信号PORを生成するために溶断すべきヒューズ２４ａ、２４ｂ、２６ａ、２６ｂを、内部電源電圧VDDを調整する試験回路の動作に基づいて決定した。このため、チップ毎に最適な非活性化タイミングを設定できる。
ヒューズ２４ａ、２４ｂ、２６ａ、２６ｂの溶断により、リセット信号PORの非活性化タイミングの調整と同時に、内部電源電圧VDDを所定の値に調整した。このため、ヒューズ回路１８を共用でき、チップサイズを低減できる。
【００４３】
なお、上述した実施形態では、パワーオンリセット回路１２および基準電圧発生回路１４に対応してそれぞれデコーダ２０、２２を形成した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、内部電源電圧VDDの評価時にパワーオンリセット信号PORの非活性化タイミングが変動しても良い場合、デコーダ２０、２２を共用できる。この結果、回路規模を低減できる。
【００４４】
上述した実施形態では、基準電圧発生回路１４を閾値のモニタ回路として使用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、スクライブライン上のTEG（Test Element Group）に形成される評価用のnMOSを流れる電流を測定することで、閾値を求めてもよい。あるいは、nMOSで構成されたリングオシレータの発振周期から、閾値を求めてもよい。
【００４５】
上述した実施形態では、本発明をSDRAMに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明をFCRAMに適用してもよい。あるいは、本発明をマイクロコンピュータ、ロジックLSI、システムLSIに適用してもよい。
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【００４６】
【発明の効果】
本発明の半導体集積回路では、半導体集積回路の製造条件の変動等によりずれたリセット信号の非活性化タイミングを、正常な値に調整できる。この結果、内部回路を確実に初期化できる。本発明の半導体集積回路では、リセット信号の非活性化タイミングを、例えば、閾値に基づいて最適な非活性化タイミングに調整できる。
【００４７】
本発明の半導体集積回路では、リセット信号の非活性化タイミングを、例えば、内蔵するトランジスタの閾値に応じて変化する内部電源電圧を利用して容易に調整できる。本発明の半導体集積回路では、半導体集積回路の製造工程でヒューズのプログラムすることで、非活性化タイミングを確実に調整できる。
【００４８】
本発明の半導体集積回路では、チップ毎に最適な非活性化タイミングを確認した後、対応するヒューズをプログラムすることで、チップ毎に最適な非活性化タイミングを設定できる。本発明の半導体集積回路では、非活性化タイミングと内部電源電圧とを設定するためのヒューズを共用できる。この結果、チップサイズを低減できる。
【図面の簡単な説明】
【図１】本発明の半導体集積回路の一実施形態を示すブロック図である。
【図２】図１のタイミング調整回路を示す回路図である。
【図３】図１のパワーオンリセット回路を示す回路図である。
【図４】図１の基準電圧発生回路を示す回路図である。
【図５】リセット信号の非活性化タイミングを調整する例を示す説明図である。
【図６】従来におけるリセット信号の非活性化タイミングの変動を示す説明図である。
【符号の説明】
１０ タイミング調整回路
１２ パワーオンリセット回路
１２ｊ インバータ列
１４ 基準電圧発生回路
１６ レギュレータ
１８ ヒューズ回路
２０、２２ デコーダ
２４、２６ プログラム回路
２４ａ、２４ｂ、２６ａ、２６ｂ ヒューズ
２４ｇ、２４ｈ、２６ｇ、２６ｈ インバータ列
２８ 電圧発生部
３０ 差動増幅器
DRS0、DRS1、DRS2、DRS3 デコード信号
DVG0、DVG1、DVG2、DVG3 デコード信号
POR パワーオンリセット信号
RS0、RS1、 調整信号
TEST0、TEST1 試験信号
TESTX 試験活性化信号
VG0、VG1 調整信号
VCC 外部電源電圧
VDD 内部電源電圧
VREF 基準電圧
VSS 接地線
Claims (6)
- 内部回路を初期化するために、電源の立ち上げに応答してリセット信号を活性化し、パワーオンから所定の期間後に前記内部回路の初期化を終了するために前記リセット信号を非活性化し、前記所定の期間を第１調整信号に応じて変更可能なパワーオンリセット回路と、
外部電源電圧に応じて内部電源電圧を生成し、前記内部電源電圧の値を第２調整信号に応じて変更可能な電圧生成回路と、
プログラム状態に応じた論理を有する内部信号を出力するプログラム回路を有し、前記内部信号を前記第１および第２調整信号として出力するタイミング調整回路とを備えていることを特徴とする半導体集積回路。 - 請求項１記載の半導体集積回路において、
前記タイミング調整回路は、外部信号と前記プログラム回路からの前記内部信号とを受け、試験活性化信号に応答して前記外部信号を前記電圧生成回路に第２調整信号として出力する信号選択回路とを備えていることを特徴とする半導体集積回路。 - 請求項２記載の半導体集積回路において、
前記信号選択回路は、試験モード中に活性化される前記試験活性化信号に応答して、前記プログラム回路の出力をマスクし、前記外部信号を前記第２調整信号として出力するマスク回路を含むことを特徴とする半導体集積回路。 - 請求項１記載の半導体集積回路において、
前記プログラム回路は、前記内部信号の論理値がプログラムされるヒューズを有することを特徴とする半導体集積回路。 - 請求項１記載の半導体集積回路において、
前記パワーオンリセット回路と前記電圧生成回路は、同じ製造工程で形成されたトランジスタを有することを特徴とする半導体集積回路。 - 請求項５記載の半導体集積回路において、
前記トランジスタは、同じ閾値電圧を有する nMOS トランジスタであることを特徴とする半導体集積回路。
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