KR101027689B1 - 데이터 드라이빙 임피던스 자동 조정 회로 및 이를 이용한 반도체 집적회로 - Google Patents

데이터 드라이빙 임피던스 자동 조정 회로 및 이를 이용한 반도체 집적회로 Download PDF

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Abstract

소자의 동작 특성 변화를 검출하여 생성한 특성 전압을 코드 신호에 따라 조정하여 조정 특성 전압을 생성하도록 구성된 검출 블록, 기준 전압과 상기 조정 특성 전압을 비교하여 비교 결과 신호를 출력하도록 구성된 비교 블록, 및 상기 비교 결과 신호에 따라 상기 코드 신호를 조정하도록 구성된 코드 조정 블록을 구비한다.
반도체 메모리, PVT, 임피던스

Description

데이터 드라이빙 임피던스 자동 조정 회로 및 이를 이용한 반도체 집적회로{DATA DRIVING IMPEDANCE AUTO CALIBRATION CIRCUIT AND SEMICONDUCTOR INTEGRATED CIRCUIT USING THE SAME}
본 발명은 반도체 회로 기술에 관한 것으로서, 특히 데이터 드라이빙 임피던스 자동 조정 회로 및 이를 이용한 반도체 집적회로에 관한 것이다.
반도체 집적회로의 한 예로서, 반도체 메모리 장치는 데이터를 드라이빙하기 위한 데이터 드라이버를 구비하고 있다.
데이터 드라이버의 구동력은 데이터 드라이버의 드라이빙 임피던스에 따라 정해지는데, 드라이빙 임피던스는 PVT(Process/Voltage/Temperature) 변동에 따라 목표값과는 다른 값으로 변할 수 있다.
데이터 드라이버의 드라이빙 임피던스가 목표값과 다르게 변할 경우, 데이터 출력 특성 즉, 데이터 아이(Data eye)가 불안정해질 수 있다.
따라서 PVT 변동에 대응하여 데이터 드라이버의 드라이빙 임피던스를 일정하게 유지시킬 수 있는 기술 개발이 요구되고 있다.
본 발명은 PVT 변동에 대응하여 데이터 드라이버의 드라이빙 임피던스를 일정하게 유지시킬 수 있는 데이터 드라이빙 임피던스 자동 조정 회로 및 이를 이용한 반도체 집적회로를 제공함에 그 목적이 있다.
본 발명의 실시예에 따른 데이터 드라이빙 임피던스 자동 조정 회로는 소자의 동작 특성 변화를 검출하여 생성한 특성 전압을 코드 신호에 따라 조정하여 조정 특성 전압을 생성하도록 구성된 검출 블록, 기준 전압과 상기 조정 특성 전압을 비교하여 비교 결과 신호를 출력하도록 구성된 비교 블록, 및 상기 비교 결과 신호에 따라 상기 코드 신호를 조정하도록 구성된 코드 조정 블록을 구비함을 특징으로 한다.
본 발명의 실시예에 따른 반도체 집적회로는 메모리 영역과 상기 메모리 영역의 데이터 기입 및 독출과 관련된 회로 구성을 구비하는 코어 블록, 상기 코어 블록에서 출력된 데이터를 코드 신호에 따라 설정된 임피던스로 드라이빙하도록 구성된 데이터 드라이버 블록, 및 내부의 샘플러(Sampler)를 통해 소자의 동작 특성 변화를 검출하여 생성한 특성 전압과 목표값의 차이에 따라 상기 코드 신호의 코드 값을 조정하도록 구성된 데이터 드라이빙 임피던스 조정 블록을 구비함을 특징으로 한다.
본 발명의 실시예에 따른 데이터 드라이빙 임피던스 자동 조정 회로는 내부적으로 PVT 변동을 체크하고 그에 맞도록 데이터 드라이빙 임피던스를 조정하여 일정하게 유지시킬 수 있다.
본 발명의 실시예에 따른 반도체 집적회로는 회로 내부적인 PVT 변동 체크를 통해 데이터 드라이빙 임피던스를 조정하여 일정하게 유지시킬 수 있으므로 데이터 출력 특성을 향상시킬 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 집적회로(100)는 코어 블록(Core Block)(200), 데이터 드라이버 블록(Data Driver Block)(300) 및 데이터 드라이빙 임피던스 조정 블록(Data Driving Impedance Calibration Block)(400)을 구비한다.
코어 블록(200)은 데이터 저장을 위한 기본 단위로 사용되는 복수개의 메모리 셀로 이루어진 메모리 영역과 데이터 기입 및 독출을 위한 관련 회로들을 구비한다.
데이터 드라이버 블록(300)은 코어 블록(200)에서 독출된 데이터를 코드 신호(CODE<0:3>)에 따라 설정된 드라이빙 임피던스로 드라이빙하여 데이터 입/출력 단자(DQ)를 통해 출력하도록 구성된다. 이때 데이터 드라이버 블록(300)은 복수개의 데이터 드라이버를 구비한다.
데이터 드라이빙 임피던스 조정 블록(400)은 반도체 집적회로 내부에 구비되며, 반도체 집적회로를 구성하는 기본 소자의 동작 특성 변화를 검출하도록 구성된 샘플러(Sampler)의 출력에 따라 코드 신호(CODE<0:3>)의 코드 값을 조정하도록 구성된다. 이때 반도체 집적회로를 구성하는 기본 소자는 트랜지스터가 될 수 있다.
데이터 드라이빙 임피던스 조정 블록(400)은 검출 블록(500), 제어 신호 발생 블록(600), 비교 블록(700), 기준 전압 발생 블록(800) 및 코드 조정 블록(900)을 구비한다.
검출 블록(500)은 조정 구간신호(CAL_EN, CAL_ENB)에 응답하여 활성화되고, 반도체 집적회로를 구성하는 기본 소자의 동작 특성 변화를 검출하여 생성한 특성 전압(VCHR)을 코드 신호(CODE<0:3>)에 따라 조정하여 조정 특성 전압(VCHR_CAL)을 출력하도록 구성된다. 검출 블록(500)은 데이터 드라이버 블록(300)에 구비된 데이터 드라이버를 모델링(Modeling)한 것이다.
제어신호 발생 블록(600)은 커맨드(Command: CMD)에 응답하여 데이터 드라이빙 임피던스 조정 블록(400)의 동작 타이밍을 제어하기 위한 신호들로서, 조정 구간 신호(CAL_EN, CAL_ENB), 트리거(Trigger) 신호(S2_EN ~ S16_EN) 및 코드 초기화 신호(LAT_ON)를 생성하도록 구성된다.
이때 커맨드(CMD)로서, 파워 업 신호(Power up signal), 리프레시 신호(Refresh signal), 모드 레지스터 셋 신호(Mode Register Set signal) 등이 사용될 수 있다.
비교 블록(700)은 기준 전압(VREFQ)과 조정 특성 전압(VCHR_CAL)을 비교하여 비교 결과 신호(DIFF_OUT)를 출력하도록 구성된다.
기준 전압 발생 블록(800)은 조정 구간 신호(CAL_EN, CAL_ENB)에 응답하여 활성화되고, 전원 전압(VDDQ)을 분배하여 기설정된 레벨 예를 들어, 전원 전압(VDDQ)의 절반에 해당하는 레벨을 갖는 기준 전압(VREFQ)을 생성하도록 구성된다.
코드 조정 블록(900)은 코드 초기화 신호(LAT_ON)에 응답하여 코드 신호(CODE<0:3>)를 초기화시키고, 트리거 신호(S2_EN ~ S16_EN)에 따라 코드 조정 동작이 활성화되어 비교 결과 신호(DIFF_OUT)에 따라 코드 신호(CODE<0:3>)를 조정하도록 구성된다.
도 2에 도시된 바와 같이, 검출 블록(500)은 샘플러(510) 및 전류 조정부(520)를 구비한다.
샘플러(510)는 반도체 집적회로를 구성하는 기본 소자 즉, 트랜지스터의 동작 특성 변화를 검출한 결과로서, 특성 전압(VCHR)을 출력하도록 구성된다.
반도체 집적회로는 데이터 드라이버는 물론이고 거의 모든 회로 구성이 트랜지스터의 조합으로 이루어진다. PVT 변동이 발생하면 트랜지스터의 동작 특성이 변하게 되고, 반도체 집적회로의 동작 특성에 영향을 끼치게 된다. 결국, 트랜지스터의 동작 특성 변화 검출을 통해 데이터 드라이버의 드라이빙 임피던스 변동을 파악할 수 있다.
따라서 본 발명의 실시예는 PMOS 트랜지스터(MP0)와 NMOS 트랜지스터(MN0)를 이용하여 샘플러(510)를 구성한다. 이때 샘플러(510) 설계시, PMOS 트랜지스 터(MP0)와 NMOS 트랜지스터(MN0)의 전류량 비율이 기설정된 비율 예를 들어, 1:1이 되도록 PMOS 트랜지스터(MP0)와 NMOS 트랜지스터(MN0)의 사이즈(Size)를 조절한다.
PMOS 트랜지스터(MP0)는 게이트에 조정 구간 신호(CAL_ENB)를 입력 받고, 소오스에 전원 전압(VDDQ)을 입력 받는다.
NMOS 트랜지스터(MN0)는 게이트에 조정 구간 신호(CAL_EN)를 입력 받고, 소오스에 접지 전압(VSSQ)을 입력 받으며, 드레인이 PMOS 트랜지스터(MP0)의 드레인과 연결된다.
PMOS 트랜지스터(MP0)와 NMOS 트랜지스터(MN0)는 사이즈 조절을 통해 전류량 비율이 1:1이 되도록 설계되었으므로 PVT 변동이 없다는 전제하에, 조정 구간 신호(CAL_EN, CAL_ENB)가 활성화되면 서로의 드레인이 연결된 노드(Node)의 전압 레벨 즉, 특성 전압(VCHR)은 VDDQ/2 즉, 기준 전압(VREFQ)과 동일한 레벨이 되어야 한다.
그러나 PVT 변동이 발생하게 되면, PMOS 트랜지스터(MP0)와 NMOS 트랜지스터(MN0)의 동작 특성을 나타내는 특성 전압(VCHR)은 VDDQ/2와는 다른 레벨이 될 것이다. 따라서 특성 전압(VCHR)의 레벨을 통해 PMOS 트랜지스터(MP0)와 NMOS 트랜지스터(MN0)의 동작 특성 변동을 검출할 수 있다.
이때 검출 블록(500)의 복수개의 트랜지스터(MN1 ~ MN4)의 사이즈를 다르게 설계함으로써 조정 특성 전압(VCHR_CAL)의 해상도 조정이 가능하다. 예를 들어, 트랜지스터(MN1 ~ MN4) 중에서 트랜지스터(MN1, MN2)가 턴 온 됨에 따른 전류량이 트랜지스터(MN3, MN4)가 턴 온 됨에 따른 전류량에 비해 많아지도록 할 수 있다.
전류 조정부(520)는 코드 신호(CODE<0:3>)에 응답하여 샘플러(510)의 전류 구동력을 가변시킴으로써 특성 전압(VCHR)의 레벨을 조정하여 조정 특성 전압(VCHR_CAL)을 출력하도록 구성된다.
이때 샘플러(510)의 전류 구동력 가변은 PMOS 트랜지스터(MP0) 또는 NMOS 트랜지스터(MN0)의 전류 구동 능력을 가변시켜 가능하며, 본 발명의 실시예는 NMOS 트랜지스터(MN0)의 전류 구동 능력을 가변시키도록 전류 조정부(520)를 구성한 예를 든 것이다.
전류 조정부(520)는 복수개 즉, 코드 신호(CODE<0:3>)의 비트 수 만큼의 NMOS 트랜지스터(MN1 ~ MN4)로 구성할 수 있다.
복수개의 트랜지스터(MN1 ~ MN4)는 드레인이 샘플러(510)의 NMOS 트랜지스터(MN0)의 드레인과 연결되고, 소오스에 접지 전압(VSS)을 인가 받으며, 게이트에 코드 신호(CODE<0:3>)를 입력 받는다.
본 발명의 실시예는 데이터 드라이버 블록(300)에 구비된 데이터 드라이버의 드라이빙 임피던스 변동을 검출 블록(500)을 통해 검출하고 그에 맞도록 코드 신호(CODE<0:3>)를 조정하여 데이터 드라이버의 드라이빙 임피던스를 일정하게 유지시키는 것을 목적으로 한다. 따라서 검출 블록(500)은 데이터 드라이버의 임피던스 상태를 정확히 검출할 수 있도록 데이터 드라이버를 모델링(Modeling)하여 설계가 이루어진다.
도 3에 도시된 바와 같이, 제어신호 발생 블록(600)은 조정 구간 신호 발생부(610), 트리거 신호 발생부(620) 및 코드 초기화 신호 발생부(630)를 구비한다.
조정 구간 신호 발생부(610)는 제 1 지연부(611) 및 인버터(IV1)를 구비한다. 제 1 지연부(611)가 커맨드(CMD)의 폴링 엣지(Falling Edge)를 제 1 지연시간 만큼 지연시켜 조정 구간 신호(CAL_EN)를 생성하고, 인버터(IV1)가 조정 구간 신호(CAL_EN)를 반전시켜 조정 구간 신호(CAL_ENB)를 생성한다.
트리거 신호 발생부(620)는 발진기(621), 복수개의 카운터(622 ~ 626) 및 복수개의 낸드 게이트(ND1 ~ ND4)를 구비한다.
발진기(621)는 조정 구간 신호(CAL_EN)에 응답하여 발진 신호(S0)를 생성한다.
복수개의 카운터(622 ~ 626)는 커맨드(CMD)에 의해 초기화되며, 발진 신호(S0)를 순차적으로 카운트하여 분주 신호(S1 ~ S16)를 생성한다.
복수개의 낸드 게이트(ND1 ~ ND4)는 조정 구간 신호(CAL_EN)와 분주 신호(S2 ~ S16)를 조합하여 트리거 신호(S2_EN ~ S16_EN)를 생성한다. 즉, 트리거 신호(S2_EN ~ S16_EN)는 조정 구간 신호(CAL_EN, CAL_ENB)의 활성화 구간에 해당하는 분주 신호(S1 ~ S16)를 반전시킨 신호이다.
코드 초기화 신호 발생부(630)는 제 2 지연부(631)를 구비한다.
제 2 지연부(631)는 커맨드(CMD)의 폴링 엣지를 제 2 지연시간 만큼 지연시켜 코드 초기화 신호(LAT_ON)를 생성한다.
이때 제 2 지연부(631)의 제 2 지연시간에 비해 제 1 지연부(611)의 제 1 지연시간이 길다.
도 4에 도시된 바와 같이, 제 1 지연부(611)는 복수개의 인버터(IV11 ~ IV15), 지연기(DLY) 및 노아 게이트(NR11)로 구성할 수 있다.
제 2 지연부(631)는 지연기(DLY)의 지연시간만 다를 뿐, 제 1 지연부(611)와 동일하게 구성할 수 있다.
도 5에 도시된 바와 같이, 코드 조정 블록(900)은 제 1 내지 제 4 코드 조정 유닛(910 ~ 940)을 구비한다.
제 1 코드 조정 유닛(910)은 코드 초기화 신호(LAT_ON)에 응답하여 코드 신호(CODE<0>)를 초기화시키고, 트리거 신호(S2_EN)에 응답하여 비교 결과 신호(DIFF_OUT)에 맞도록 코드 신호(CODE<0>)를 조정하도록 구성된다.
제 2 코드 조정 유닛(920)은 코드 초기화 신호(LAT_ON)에 응답하여 코드 신호(CODE<1>)를 초기화시키고, 트리거 신호(S4_EN)에 응답하여 비교 결과 신호(DIFF_OUT)에 맞도록 코드 신호(CODE<1>)를 조정하도록 구성된다.
제 3 코드 조정 유닛(930)은 코드 초기화 신호(LAT_ON)에 응답하여 코드 신호(CODE<2>)를 초기화시키고, 트리거 신호(S8_EN)에 응답하여 비교 결과 신호(DIFF_OUT)에 맞도록 코드 신호(CODE<2>)를 조정하도록 구성된다.
제 4 코드 조정 유닛(940)은 코드 초기화 신호(LAT_ON)에 응답하여 코드 신호(CODE<3>)를 초기화시키고, 트리거 신호(S16_EN)에 응답하여 비교 결과 신호(DIFF_OUT)에 맞도록 코드 신호(CODE<3>)를 조정하도록 구성된다.
도 6에 도시된 바와 같이, 제 1 코드 조정 유닛(910)은 복수개의 인버터(IV21 ~ IV24), 낸드 게이트(ND21) 및 복수개의 트랜지스터(M21, M22)로 구성할 수 있다.
제 1 코드 조정 유닛(910)은 코드 초기화 신호(LAT_ON)가 활성화됨에 따라 코드 신호(CODE<0>)를 초기 레벨(회로 설계에 따라 다를 수 있지만, 현재 본 발명의 실시예에 따르면 로우 레벨)로 출력한다. 그리고 트리거 신호(S2_EN)가 로우 레벨일 때, 비교 결과 신호(DIFF_OUT)가 로우 레벨이면 코드 신호(CODE<0>)를 로우 레벨로 유지시키고, 비교 결과 신호(DIFF_OUT)가 하이 레벨이면 코드 신호(CODE<0>)를 하이 레벨로 천이시킨다.
제 2 코드 조정 유닛(920)은 제 1 코드 조정 유닛(910)과 동일하게 구성된다.
도 7에 도시된 바와 같이, 제 3 코드 조정 유닛(930)은 복수개의 인버터(IV31 ~ IV34), 노아 게이트(NR31) 및 복수개의 트랜지스터(M31, M32)로 구성할 수 있다.
제 3 코드 조정 유닛(930)은 코드 초기화 신호(LAT_ON)가 활성화됨에 따라 코드 신호(CODE<2>)를 초기 레벨(회로 설계에 따라 다를 수 있지만, 현재 본 발명의 실시예에 따르면 하이 레벨)로 출력한다. 그리고 트리거 신호(S8_EN)가 로우 레벨일 때, 비교 결과 신호(DIFF_OUT)가 로우 레벨이면 코드 신호(CODE<2>)를 로우 레벨로 천이시키고, 비교 결과 신호(DIFF_OUT)가 로우 레벨이면 코드 신호(CODE<0>)를 하이 레벨로 유지시킨다.
제 4 코드 조정 유닛(940)은 제 3 코드 조정 유닛(930)과 동일하게 구성된다.
이와 같이 구성된 본 발명의 실시예의 동작을 설명하면 다음과 같다.
파워 업 신호, 리프레시 신호 또는 모드 레지스터 셋 신호와 같은 커맨드(CMD)가 입력되면, 제어 신호 발생 블록(600)에서 도 8과 같이, 조정 구간 신호(CAL_EN, CAL_ENB), 트리거 신호(S2_EN ~ S16_EN) 및 코드 초기화 신호(LAT_ON)를 생성한다.
코드 조정 블록(900)이 코드 초기화 신호(LAT_ON)에 응답하여 코드 신호(CODE<0:3>)를 본 발명 실시예의 회로 설계에 따른 초기 값(0011)으로 초기화시켜 검출 블록(500)에 제공한다.
검출 블록(500)이 조정 구간 신호(CAL_EN, CAL_ENB)의 활성화에 응답하여 활성화되고 코드 신호(CODE<0:3>)의 초기 값에 상응하는 조정 특성 전압(VCHR_CAL)을 출력한다.
비교 블록(700)이 조정 구간 신호(CAL_EN, CAL_ENB)의 활성화에 응답하여 활성화되고, 기준 전압(VREFQ)과 조정 특성 전압(VCHR_CAL)을 비교하여 비교 결과 신호(DIFF_OUT)를 출력한다.
이때 비교 결과 신호(DIFF_OUT)는 조정 특성 전압(VCHR_CAL)이 기준 전압(VREFQ)에 비해 낮은 경우 하이 레벨, 조정 특성 전압(VCHR_CAL)이 기준 전압(VREFQ)에 비해 높은 경우 로우 레벨이 될 수 있다.
도 6 및 도 7을 참조하여 설명한 바와 같이, 제 1 코드 조정 유닛(910)과 제 2 코드 조정 유닛(920)은 트리거 신호(S2_EN, S4_EN)가 로우 레벨인 상태에서 비교 결과 신호(DIFF_OUT)가 하이 레벨이면 즉, 조정 특성 전압(VCHR_CAL)이 기준 전압(VREFQ)에 비해 낮은 경우 코드 신호(CODE<0:1>)를 하이 레벨로 변화시킨다.
코드 신호(CODE<0:1>)가 하이 레벨로 변함에 따라 도 2의 전류 조정부(520)의 트랜지스터(MN1, MN2)가 턴 온 된다. 이때 전류 조정부(520)의 트랜지스터(MN3, MN4)는 턴 온 되어있는 상태이다.
즉, 조정 특성 전압(VCHR_CAL)이 기준 전압(VREFQ)에 비해 낮은 경우, 도 2의 전류 조정부(520)의 트랜지스터(MN1, MN2)를 추가적으로 턴 온 시킴으로써 싱크(Sink) 전류를 증가시켜 조정 특성 전압(VCHR_CAL)이 높아지도록 한다.
한편, 제 3 코드 조정 유닛(930)과 제 4 코드 조정 유닛(940)은 트리거 신호(S8_EN, S16_EN)가 로우 레벨인 경우 비교 결과 신호(DIFF_OUT)가 로우 레벨이면 코드 신호(CODE<3:4>)를 로우 레벨로 변화시킨다.
코드 신호(CODE<3:4>)가 로우 레벨로 변함에 따라 도 2의 전류 조정부(520)의 트랜지스터(MN3, MN4)가 턴 오프 된다. 이때 전류 조정부(520)의 트랜지스터(MN1, MN2)는 턴 오프 되어있는 상태이다.
즉, 조정 특성 전압(VCHR_CAL)이 기준 전압(VREFQ)에 비해 높은 경우, 도 2의 전류 조정부(520)의 트랜지스터(MN3, MN4)를 턴 오프 시킴으로써 싱크(Sink) 전류를 감소시켜 조정 특성 전압(VCHR_CAL)이 낮아지도록 한다.
비교 블록(700)은 변화된 조정 특성 전압(VCHR_CAL)과 기준 전압(VREFQ)을 비교하여 비교 결과 신호(DIFF_OUT)를 출력한다.
조정 구간 신호(CAL_EN, CAL_ENB)의 활성화 구간 동안 트리거 신호(S2_EN ~ S16_EN)는 주기적으로 변하게 된다.
트리거 신호(S2_EN ~ S16_EN)가 로우 레벨로 천이할 때 마다 상술한 조정 특 성 전압(VCHR_CAL) 변동과 그에 따른 비교 결과 신호(DIFF_OUT) 출력 및 코드 신호(CODE<0:3>) 조정이 이루어진다.
조정 구간 신호(CAL_EN, CAL_ENB)가 비활성화됨에 따라 코드 신호(CODE<0:3>)는 최종 조정값으로 유지되고, 데이터 드라이버 블록(300)에 제공된다.
데이터 드라이버 블록(300)에 구비된 데이터 드라이버들은 코드 신호(CODE<0:3>)에 따라 드라이빙 임피던스가 정해지고, 정해진 드라이빙 임피던스에 따라 코어 블록(200)에서 출력된 데이터(DATA)를 드라이빙하여 출력한다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 실시예에 따른 반도체 집적회로의 블록도,
도 2는 도 1의 검출 블록(500)의 회로도,
도 3은 도 1의 제어 신호 발생 블록(600)의 내부 구성을 나타낸 블록도,
도 4는 도 3의 제 1 지연부(611)의 회로도,
도 5는 도 1의 코드 조정 블록(900)의 내부 구성을 나타낸 블록도,
도 6은 도 5의 제 1 코드 조정 유닛(910)의 회로도,
도 7은 도 5의 제 3 코드 조정 유닛(930)의 회로도,
도 8은 본 발명의 실시예의 동작을 설명하기 위한 타이밍도이다.
<도면의 주요 부분에 대한 부호 설명>
200: 코어 블록 300: 데이터 드라이버 블록
400: 데이터 드라이빙 임피던스 조정 블록 500: 검출 블록
600: 제어 신호 발생 블록 700: 비교 블록
800: 기준 전압 발생 블록 900: 코드 조정 블록

Claims (22)

  1. 소자의 동작 특성 변화를 검출하여 생성한 특성 전압을 코드 신호에 따라 조정하여 조정 특성 전압을 생성하도록 구성된 검출 블록;
    기준 전압과 상기 조정 특성 전압을 비교하여 비교 결과 신호를 출력하도록 구성된 비교 블록; 및
    상기 비교 결과 신호에 따라 상기 코드 신호를 조정하도록 구성된 코드 조정 블록을 구비하는 데이터 드라이빙 임피던스 자동 조정 회로.
  2. 제 1 항에 있어서,
    상기 검출 블록은
    기설정된 전류량 비율을 갖도록 설계된 P 타입 트랜지스터와 N 타입 트랜지스터를 이용하여 상기 특성 전압을 생성하도록 구성된 샘플러, 및
    상기 P 타입 트랜지스터 또는 상기 N 타입 트랜지스터와 연결되고, 상기 코드 신호에 따라 동작하는 복수개의 트랜지스터를 이용하여 상기 P 타입 트랜지스터 또는 상기 N 타입 트랜지스터의 전류량을 조정함으로써 상기 조정 특성 전압을 생성하도록 구성된 전류 조정부를 구비하는 데이터 드라이빙 임피던스 자동 조정 회로.
  3. 제 2 항에 있어서,
    상기 복수개의 트랜지스터 중에서 하나 또는 그 이상의 전류량 비율이 나머지 트랜지스터와 다른 값을 갖는 데이터 드라이빙 임피던스 자동 조정 회로.
  4. 제 2 항에 있어서,
    상기 P 타입 트랜지스터와 상기 N 타입 트랜지스터의 전류량 비율은 1:1로 설계되고,
    상기 P 타입 트랜지스터의 소오스에 전원 전압이 인가되며, 상기 N 타입 트랜지스터의 소오스에 접지 전압이 인가되고,
    상기 P 타입 트랜지스터와 상기 N 타입 트랜지스터의 드레인이 연결되며, 연결된 상기 드레인을 통해 상기 특성 전압이 생성되도록 구성되는 데이터 드라이빙 임피던스 자동 조정 회로.
  5. 제 2 항에 있어서,
    복수개의 트랜지스터는 상기 코드 신호의 초기화에 따라 그 중에서 일부가 턴 온 되도록 구성되는 데이터 드라이빙 임피던스 자동 조정 회로.
  6. 제 1 항에 있어서,
    상기 코드 조정 블록은
    상기 코드 신호의 각 비트(bit)를 조정하는 복수개의 코드 조정 유닛을 구비하며,
    상기 복수개의 코드 조정 유닛은 상기 비교 결과 신호에 따라 자신에 해당하는 코드 신호의 비트를 초기값으로 유지시키거나, 초기값과는 다른 값으로 천이시키도록 구성되는 데이터 드라이빙 임피던스 자동 조정 회로.
  7. 제 1 항에 있어서,
    커맨드(Command)에 응답하여 상기 검출 블록의 활성화 구간을 정하기 위한 조정 구간 신호를 생성하도록 구성된 제어신호 발생 블록을 더 구비하는 데이터 드라이빙 임피던스 자동 조정 회로.
  8. 제 7 항에 있어서,
    상기 커맨드는 파워 업 신호, 리프레시 신호 및 모드 레지스터 셋 신호를 포함하는 데이터 드라이빙 임피던스 자동 조정 회로.
  9. 제 7 항에 있어서,
    상기 제어신호 발생 블록은
    상기 코드 신호를 초기화시키기 위한 코드 초기화 신호 및 상기 코드 조정 블록의 코드 조정 동작을 활성화시키기 위한 트리거(Trigger) 신호를 더 생성하도록 구성되는 데이터 드라이빙 임피던스 자동 조정 회로.
  10. 제 9 항에 있어서,
    상기 제어신호 발생 블록은
    상기 커맨드를 제 1 지연 시간만큼 지연시켜 상기 조정 구간 신호를 생성하도록 구성된 조정 구간 신호 발생부,
    분주 신호를 상기 조정 구간 신호와 조합하여 상기 트리거 신호를 발생하도록 구성된 트리거 신호 발생부, 및
    상기 커맨드를 제 2 지연 시간만큼 지연시켜 상기 코드 초기화 신호를 발생하도록 구성된 코드 초기화 신호 발생부를 구비하는 데이터 드라이빙 임피던스 자동 조정 회로.
  11. 제 10 항에 있어서,
    상기 트리거 신호 발생부는
    상기 조정 구간 신호에 응답하여 발진 신호를 생성하도록 구성된 발진부,
    상기 발진 신호를 순차적으로 카운트하여 상기 분주 신호를 생성하도록 구성된 복수개의 카운터, 및
    상기 분주 신호와 상기 조정 구간 신호를 조합하여 상기 트리거 신호를 출력하도록 구성된 논리 회로부를 구비하는 데이터 드라이빙 임피던스 자동 조정 회로.
  12. 제 11 항에 있어서,
    상기 복수개의 카운터는 상기 커맨드에 응답하여 자신의 출력이 초기화되도록 구성되는 데이터 드라이빙 임피던스 자동 조정 회로.
  13. 메모리 영역과 상기 메모리 영역의 데이터 기입 및 독출과 관련된 회로 구성을 구비하는 코어 블록;
    상기 코어 블록에서 출력된 데이터를 코드 신호에 따라 설정된 임피던스로 드라이빙하도록 구성된 데이터 드라이버 블록; 및
    내부의 샘플러(Sampler)를 통해 소자의 동작 특성 변화를 검출하여 생성한 특성 전압과 목표값의 차이에 따라 상기 코드 신호의 코드 값을 조정하도록 구성된 데이터 드라이빙 임피던스 조정 블록을 구비하는 반도체 집적회로.
  14. 제 13 항에 있어서,
    상기 드라이빙 임피던스 조정 블록은
    상기 샘플러를 통해 상기 반도체 집적회로를 구성하는 기본 소자의 동작 특성 변화를 검출하여 생성한 특성 전압을 코드 신호에 따라 조정하여 조정 특성 전압을 생성하도록 구성된 검출 블록,
    기준 전압과 상기 조정 특성 전압을 비교하여 비교 결과 신호를 출력하도록 구성된 비교 블록, 및
    상기 비교 결과 신호에 따라 상기 코드 신호를 조정하도록 구성된 코드 조정 블록을 구비하는 반도체 집적회로.
  15. 제 14 항에 있어서,
    상기 샘플러는
    기설정된 전류량 비율을 갖도록 설계된 P 타입 트랜지스터와 N 타입 트랜지스터가 연결된 노드(node)를 통해 상기 특성 전압을 생성하고, 상기 코드 신호에 따라 상기 P 타입 트랜지스터 또는 상기 N 타입 트랜지스터의 전류량을 조정함으로써 상기 조정 특성 전압을 생성하도록 구성되는 반도체 집적회로.
  16. 제 14 항에 있어서,
    상기 샘플러는
    기설정된 전류량 비율을 갖도록 설계된 P 타입 트랜지스터와 N 타입 트랜지스터가 연결된 노드(node)를 통해 상기 특성 전압을 생성하고,
    상기 코드 신호에 따라 상기 P 타입 트랜지스터 또는 상기 N 타입 트랜지스터와 연결된 복수개의 트랜지스터 중에서 턴 온 되는 트랜지스터의 수를 조정하여 상기 조정 특성 전압을 생성하도록 구성되는 반도체 집적회로.
  17. 제 16 항에 있어서,
    상기 복수개의 트랜지스터 중에서 하나 또는 그 이상의 전류량 비율이 나머지 트랜지스터와 다른 값을 갖는 반도체 집적회로.
  18. 제 14 항에 있어서,
    상기 코드 조정 블록은
    상기 코드 신호의 각 비트(bit)를 조정하는 복수개의 코드 조정 유닛을 구비하며,
    상기 복수개의 코드 조정 유닛은 상기 비교 결과 신호에 따라 자신에 해당하는 코드 신호의 비트를 초기값으로 유지시키거나, 초기값과는 다른 값으로 천이시키도록 구성되는 반도체 집적회로.
  19. 제 14 항에 있어서,
    커맨드(Command)에 응답하여 상기 검출 블록의 활성화 구간을 정하기 위한 조정 구간 신호, 상기 코드 신호를 초기화시키기 위한 코드 초기화 신호 및 상기 코드 조정 블록의 코드 조정 동작을 활성화시키기 위한 트리거(Trigger) 신호를 생성하도록 구성된 제어신호 발생 블록을 더 구비하는 반도체 집적회로.
  20. 제 19 항에 있어서,
    상기 커맨드는 파워 업 신호, 리프레시 신호 및 모드 레지스터 셋 신호를 포함하는 반도체 집적회로.
  21. 제 19 항에 있어서,
    상기 제어신호 발생 블록은
    상기 커맨드를 제 1 지연 시간만큼 지연시켜 상기 조정 구간 신호를 생성하도록 구성된 조정 구간 신호 발생부,
    분주 신호를 상기 조정 구간 신호와 조합하여 상기 트리거 신호를 발생하도록 구성된 트리거 신호 발생부, 및
    상기 커맨드를 제 2 지연 시간만큼 지연시켜 상기 코드 초기화 신호를 발생하도록 구성된 코드 초기화 신호 발생부를 구비하는 반도체 집적회로.
  22. 제 21 항에 있어서,
    상기 트리거 신호 발생부는
    상기 조정 구간 신호에 응답하여 발진 신호를 생성하도록 구성된 발진부,
    상기 발진 신호를 순차적으로 카운트하여 상기 분주 신호를 생성하도록 구성된 복수개의 카운터, 및
    상기 분주 신호와 상기 조정 구간 신호를 조합하여 상기 트리거 신호를 출력하도록 구성된 논리 회로부를 구비하는 반도체 집적회로.
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