KR20220005813A - 캘리브레이션 제어 회로 및 이를 포함하는 메모리 장치 - Google Patents

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Abstract

본 개시의 메모리 장치는 캘리브레이션 지시 신호 및 캘리브레이션 전원 전압에 응답하여 ZQ 캘리브레이션 동작을 수행하는 캘리브레이션 회로, 및 상기 캘리브레이션 전원 전압과 적어도 하나의 기준 전압의 비교 결과에 기초하여 상기 캘리브레이션 지시 신호를 결정하는 캘리브레이션 제어 회로를 포함할 수 있다.

Description

캘리브레이션 제어 회로 및 이를 포함하는 메모리 장치{CALIBRATION CONTROL CIRCUIT AND STROAGE DEVICE COMPRISING THE CALIBRATION CONTROL CIRCUIT}
본 개시의 기술적 사상은 캘리브레이션 제어 회로에 관한 것으로, 더욱 상세하게는, 캘리브레이션 지시 신호를 출력하는 캘리브레이션 제어 회로 및 이를 포함하는 메모리 장치에 관한 것이다.
고성능 전자 시스템에 널리 사용되고 있는 반도체 메모리 장치(semiconductor memory device)는 그 용량 및 속도가 증가하고 있다. 메모리 장치의 일 예로서 DRAM(Dynamic Random Access Memory)은 휘발성 메모리(volatile-memory)로서, 커패시터에 저장되어 있는 전하(charge)에 의해 데이터를 판정하는 메모리이다.
메모리 컨트롤러와 메모리 장치 사이에 전송되는 신호의 왜곡을 방지하기 위하여 ODT(On Die Termination) 회로 및/또는 OCD(Off Chip Driver) 회로가 메모리 장치에 구비될 수 있다. ODT/OCD 회로의 저항(또는, 임피던스)은 캘리브레이션 회로에서 생성된 제어 코드에 의해 제어된다. 캘리브레이션 회로는 PVT(Process, Voltage, Temperature: 프로세스, 전압, 온도) 등의 조건에 따라 변화하는 풀 업 및 풀 다운 코드를 상기한 제어 코드로서 생성하는 ZQ 캘리브레이션(ZQ calibration) 동작을 수행한다. 이 때, 데이터 수신 시에 제공되는 온 다이 터미네이션 저항 값과 데이터 출력 시의 출력 세기를 결정하는 OCD 회로의 저항 값은 신호 특성 향상을 위해 최적화될 필요가 있다. ZQ 캘리브레이션 동작을 수행할 때, 메모리 컨트롤러로부터 캘리브레이션 지시 신호 및 캘리브레이션을 수행하기 위한 전원 전압이 인가될 수 있다.
본 발명의 기술적 사상이 해결하려는 과제는, 캘리브레이션 회로에 입력되는 전원 전압 레벨에 기초하여 캘리브레이션 지시 신호를 출력하는 캘리브레이션 제어 회로, 이를 포함하는 메모리 장치 및 그 동작 방법을 제공하는 데에 있다.
본 개시의 일실시예에 따른 메모리 장치는 상기 과제를 해결하기 위해 캘리브레이션 지시 신호 및 캘리브레이션 전원 전압에 응답하여 ZQ 캘리브레이션 동작을 수행하는 캘리브레이션 회로; 및 상기 캘리브레이션 전원 전압 레벨과 적어도 하나의 기준 전압 레벨의 비교 결과에 기초하여 상기 캘리브레이션 지시 신호를 결정하는 캘리브레이션 제어 회로를 포함할 수 있다.
또한, 본 개시의 일실시예에 따른 캘리브레이션 제어 회로는 ZQ 캘리브레이션 동작을 수행하는 캘리브레이션 회로에 입력되는 캘리브레이션 전원 전압과 적어도 하나의 기준 전압을 비교하는 비교기 및 상기 비교기의 비교 결과에 기초하여 상기 캘리브레이션 회로가 ZQ 캘리브레이션 동작을 수행할지 여부를 판단하는 캘리브레이션 지시 신호를 출력하는 지시 신호 출력부를 포함할 수 있다.
본 개시의 일실시예에 따른 메모리 장치의 동작 방법은 ZQ 캘리브레이션 동작을 수행하는 캘리브레이션 회로에 입력되는 캘리브레이션 전원 전압 및 적어도 하나의 기준 전압을 비교하는 단계 및 상기 캘리브레이션 전원 전압 및 상기 기준 전압의 비교 결과에 기초하여 상기 캘리브레이션 회로가 ZQ 캘리브레이션 동작을 수행할지 여부를 판단하는 캘리브레이션 지시 신호의 로직 상태를 결정하는 단계를 포함할 수 있다.
본 발명의 기술적 사상의 캘리브레이션 제어 회로 및 이를 포함하는 메모리 장치에 따르면, 기준 전압 레벨과 외부에서 입력되는 캘리브레이션 회로 전원 전압 레벨과의 비교 결과에 기초하여 캘리브레이션 지시 신호를 출력함으로써 ZQ 캘리브레이션 차단 커맨드가 발생하지 않더라도 ZQ 캘리브레이션 동작 수행을 차단할 수 있다.
또한, 캘리브레이션 제어 회로 및 이를 포함하는 메모리 장치는 연속하는 일정 횟수 이상의 카운팅 타이밍 마다 기준 전압 레벨과 캘리브레이션 전원 전압 레벨과의 비교 결과를 수신하고, 이에 기초하여 캘리브레이션 지시 신호를 출력함으로써 순간적인 전원 전압의 드롭이 아닌 구조적인 DVFSQ_LOW 진입을 감지하는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 2는 도 1에 도시된 메모리 장치의 일 구현 예를 나타내는 블록도이다.
도 3은 종래 캘리브레이션 지시 신호를 출력하기 위한 일 실시예를 나타내는 블록도이다.
도 4는 종래 캘리브레이션 지시 신호를 출력하기 위한 다른 일 실시예를 나타내는 블록도이다.
도 5A 및 도 5B는 도 3 및 도 4에 따른 메모리 장치에 입력되는 신호의 타이밍도를 도시한 것이다.
도 6은 본 발명의 카운터를 포함하는 캘리브레이션 제어 회로의 실시예를 도시한 것이다.
도 7은 도 6의 실시예에 입력되는 신호들의 타이밍도를 도시한 것이다.
도 8 및 도 9는 카운터를 포함하는 캘리브레이션 제어 회로의 다른 실시예들을 도시한 것이다.
도 10은 본 발명의 메모리 장치의 동작 방법을 단계별로 도시한 흐름도이다.
도 11은 도 6 내지 도 9의 카운터를 포함하는 캘리브레이션 제어 회로의 실시예들에 따른 동작 방법을 단계별로 도시한 흐름도이다.
도 12는 본 발명의 히스테리시스 비교기를 포함하는 캘리브레이션 제어 회로의 실시예를 도시한 것이다.
도 13은 도 12의 실시예에 입력되는 신호들의 타이밍도를 도시한 것이다.
도 14 및 도 15는 히스테리시스 비교기를 포함하는 캘리브레이션 제어 회로의 다른 실시예들을 도시한 것이다.
도 16은 도 12 내지 도 15의 히스테리시스 비교기를 포함하는 캘리브레이션 제어 회로의 실시예들에 따른 동작 방법을 단계별로 도시한 흐름도이다.
도 17은 카운터 및 히스테리시스 비교기를 포함하는 캘리브레이션 제어 회로의 일 실시예를 도시한 것이다.
도 18은 도 17의 일실시예에 입력되는 신호들의 타이밍도를 도시한 것이다.
이하, 첨부한 도면을 참조하여 본 개시의 실시 예에 대해 상세히 설명한다.
도 1은 본 발명의 일실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템은 메모리 컨트롤러(100) 및 메모리 장치(200)를 포함할 수 있다. 메모리 컨트롤러(100)는 각종 신호를 메모리 장치(200)로 제공하여 기록 및 독출 등의 메모리 동작을 제어한다. 예컨대, 메모리 컨트롤러(100)는 메모리 인터페이스(110)를 포함하고, 커맨드(CMD) 및 어드레스(ADDR)를 메모리 장치(200)로 제공하여 메모리 셀 어레이(210)의 데이터(DATA)를 억세스 할 수 있다.
커맨드(CMD)는 데이터 기록 및 독출 등 노멀 메모리 동작을 위한 커맨드를 포함할 수 있다. 이와 함께, 메모리 컨트롤러(100)는 메모리 장치(200) 내의 각종 제어 동작을 위한 커맨드(CMD)를 제공할 수 있으며, 일 예로서 캘리브레이션 커맨드(CMD_ZQ)를 메모리 장치(200)로 제공할 수 있다. 메모리 장치(200)는 초기 구동 시 캘리브레이션 동작을 수행하거나, 또는 캘리브레이션 커맨드(CMD_ZQ)에 응답하여 캘리브레이션 동작을 수행함으로써, 메모리 장치(200) 내의 온 다이 터미네이션(On-Die Termination(ODT)) 회로의 터미네이션 저항 값을 설정하거나, 출력 드라이버(또는, 오프 칩 드라이버(Off Chip Driver, OCD)) 회로의 저항 값을 설정할 수 있다.
메모리 컨트롤러(100)는 호스트(HOST)로부터의 요청에 따라 메모리 장치(200)를 억세스할 수 있다. 메모리 컨트롤러(100)는 다양한 프로토콜을 사용하여 호스트와 통신할 수 있으며, 예컨대 메모리 컨트롤러(100)는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA) 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 호스트와 통신할 수 있다. 이외에도, USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface) 또는 IDE(Integrated Drive Electronics) 등과 같은 다른 다양한 인터페이스 프로토콜들이 호스트와 메모리 콘트롤러(100) 사이의 프로토콜에 적용될 수 있다.
메모리 장치(200)는 다양한 종류의 메모리를 포함할 수 있으며, 일 예로서 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR(Low Power Double Data Rate) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, RDRAM(Rambus Dynamic Random Access Memory) 등과 같은 동적 랜덤 억세스 메모리(Dynamic Random Access Memory, DRAM)를 포함할 수 있다. 그러나, 본 발명의 실시예들은 이에 국한될 필요가 없으며, 일 예로서 메모리 장치(200)는 플래시(flash) 메모리, MRAM(Magnetic RAM), FeRAM(Ferroelectric RAM), PRAM(Phase change RAM) 및 ReRAM(Resistive RAM) 등의 불휘발성 메모리를 포함하여도 무방하다.
메모리 장치(200)는 다양한 표준에 따른 인터페이스를 통해 메모리 컨트롤러(100)와 통신할 수 있다. 일 예로서, 메모리 컨트롤러(100)와 메모리 장치(200)는 LPDDR4(Low Power Double Data Rate 4), LPDDR4X, LPDDR5 및 다른 다양한 종류의 표준에 따른 인터페이스를 수행할 수 있다.
한편, 메모리 장치(200)는 메모리 셀 어레이(210), OCD/ODT 회로(220), 캘리브레이션 회로(230), 및 캘리브레이션 제어 회로(240)를 포함할 수 있다. 일 실시예에 따라, 메모리 장치(200)는 OCD 회로 및 ODT 회로를 포함할 수 있으나, 이에 국한되지 않고 메모리 장치(200)에서 OCD 회로와 ODT 회로는 서로 별개로 구현될 수 있다. 또는, 일 실시예에 따라, OCD 회로는 풀 업 회로와 풀 다운 회로를 포함하고, 상기 풀 업 회로와 풀 다운 회로 중 어느 하나가 상기 ODT 회로로 이용될 수 있다. 일 예로서, 데이터(DATA)의 출력 동작에서 OCD 회로는 풀 업 회로와 풀 다운 회로를 이용한 신호 출력 동작을 수행하고, 데이터(DATA)의 수신 동작에서 OCD 회로의 풀 업 회로는 데이터(DATA)가 입력되는 라인에 터미네이션 저항을 제공하기 위한 ODT 회로로 이용될 수 있다. OCD/ODT 회로(220)는 메모리 컨트롤러(100)와 메모리 장치(200) 사이에 전송되는 신호의 왜곡을 방지하기 위해 OCD/ODT 회로(220)의 저항(또는, 임피던스)을 조정할 수 있다.
캘리브레이션 회로(230)는 OCD/ODT 회로(220)의 저항을 조정하기 위해 풀 업 코드 또는 풀 다운 코드를 생성하는 ZQ 캘리브레이션 동작을 수행할 수 있다. 캘리브레이션 회로(230)는 OCD/ODT 회로(220)의 저항 값을 조절하기 위한 각종 제어 코드들을 생성할 수 있다. 캘리브레이션 회로(230)는 메모리 장치(200)의 동작 초기, 또는 주기적으로 ZQ 캘리브레이션 모드로 진입함에 따라 캘리브레이션 동작을 수행한다. 상기 ZQ 캘리브레이션 동작에서, 피드백 동작에 기반하여 상기 각종 제어 코드들이 생성될 수 있다. 일 예로서, 캘리브레이션 회로(230)는 OCD/ODT 회로(220)에 구비되는 풀 업 저항 및/또는 풀 다운 저항과 동일한 특성을 갖는 저항 회로를 포함할 수 있다. 캘리브레이션 회로(230)는 OCD/ODT 회로(220)의 풀 업 회로의 저항 값을 조절하기 위한 풀 업 코드를 생성하고, 또는 OCD/ODT 회로(220)의 풀 다운 회로의 저항 값을 조절하기 위한 풀 다운 코드를 생성할 수 있다. 생성된 풀 업 코드 및/또는 풀 다운 코드는 메모리 장치(200) 내부에 설정 또는 저장되며, 이후 데이터(DATA) 기록 및 독출 동작에서 온 다이 터미네이션 저항을 제공하거나, OCD 회로(또는, 출력 드라이버 회로)의 저항 값(또는, 출력 세기)를 조절하기 위한 용도로 이용될 수 있다.
캘리브레이션 제어 회로(240)는 캘리브레이션 회로(230)에 입력되는 캘리브레이션 전원 전압 레벨과 기준 전압 레벨의 비교 결과에 기초하여 캘리브레이션 지시 신호를 결정할 수 있다. 예시적으로, 캘리브레이션 전원 전압이 기준 전압보다 큰 경우 캘리브레이션 제어 회로(240)는 캘리브레이션 회로(230)에 로직 하이의 캘리브레이션 지시 신호를 제공할 수 있다. 로직 하이의 캘리브레이션 지시 신호는 캘리브레이션 회로(230)로 ZQ 캘리브레이션 동작을 수행하는 것을 지시하는 신호로 캘리브레이션 회로(230)는 ZQ 캘리브레이션 동작을 수행하기 위해 각종 제어 코드를 생성할 수 있다.
도 2는 도 1에 도시된 메모리 장치(200)의 일 구현 예를 나타내는 블록도이다.
메모리 장치(200)는 메모리 셀 어레이(210), OCD/ODT 회로(220), 캘리브레이션 회로(230), 캘리브레이션 제어 회로(240), 커맨드 디코더(250), 및 어드레스 버퍼(260)를 포함할 수 있다. 이와 함께 메모리 장치(200)는 어드레스에 대응되는 메모리 셀 어레이(210)의 메모리 셀에 데이터를 기입하거나 독출하기 위해 다양한 구성들을 더 포함할 수 있다. 예컨대, 메모리 장치(200)는 메모리 셀 어레이(210)의 로우를 선택하기 위한 로우 디코더(211)와 컬럼을 선택하기 위한 컬럼 디코더(214), 입출력 센스 앰프(212) 및 입출력 데이터의 게이팅을 수행하는 입출력 게이팅부(213)를 더 포함할 수 있다.
커맨드 디코더(250)는 메모리 컨트롤러(100) 또는 호스트 장치로부터 커맨드(CMD)를 수신하여 메모리 동작에 관련된 제어 신호들로 디코딩할 수 있으며, 또한 메모리 장치(200) 내부의 구성 요소들로 다양한 제어 신호들을 제공할 수 있다. 예시적인 실시예에 따라, 커맨드 디코더(250)는 데이터 기입/소거/독출을 지시하는 커맨드 신호(CMD)를 입력받을 수 있고, 입력된 커맨드 신호(CMD)에 기초하여 동작을 수행할 수 있다. 어드레스 버퍼(260)는 메모리 컨트롤러(100)로부터 제공되는 어드레스(ADDR)를 수신할 수 있다. 어드레스(ADDR)는 메모리 셀 어레이(210)의 로우를 지시하기 위한 로우 어드레스(ROW_ADDR)와 컬럼을 지시하기 위한 컬럼 어드레스(COL_ADDR)를 포함할 수 있다. 예시적으로, 커맨드 디코더(250)는 메모리 컨트롤러(100)로부터 데이터 기입을 지시하는 커맨드 신호(CMD)를 입력받을 수 있고, 어드레스 버퍼(260)는 메모리 셀 어레이(210) 중 어느 위치의 메모리 셀에 데이터를 기입할지 여부를 지시하는 어드레스(ADDR)를 수신할 수 있다. 메모리 장치(200)는 입력된 커맨드 신호(CMD) 및 어드레스(ADDR)에 대응하여 어느 위치의 메모리 셀에 어떤 동작을 수행할지 여부를 결정할 수 있다.
입출력 게이팅부(213)는 메모리 셀 어레이(210)로부터의 독출 데이터를 OCD/ODT 회로(220)를 통해 외부로 제공할 수 있다. 또한, OCD/ODT 회로(220)의 내부 또는 외부에는 입력 버퍼가 배치될 수 있으며, 데이터 기입 동작 시 데이터가 입력 버퍼 및 입출력 게이팅부(213)를 통해 메모리 셀 어레이(210)로 제공될 수 있다.
커맨드 디코더(250)는 메모리 컨트롤러(100) 또는 호스트로부터 캘리브레이션 커맨드(CMD_ZQ)를 수신할 수 있고, 이에 기초하여 캘리브레이션과 관련된 동작을 지시할 수 있다. 일실시예에 따른 커맨드 디코더(250)는 데이터의 기입/소거/독출과 관련된 커맨드(CMD)와 캘리브레이션 커맨드(CMD_ZQ)를 일련의 비트들로 구성된 코드로 수신할 수 있지만, 이에 국한되지 않고, 커맨드(CMD)와 캘리브레이션 커맨드(CMD_ZQ)를 별개의 코드로 수신할 수도 있다. 캘리브레이션 커맨드(CMD_ZQ)는 캘리브레이션 시작 신호(ZQ_Start), 캘리브레이션 차단 신호, 캘리브레이션 래치 신호(ZQ_Latch)와 관련된 신호들을 포함할 수 있고, 커맨드 디코더(250)는 상기 신호들을 디코딩함으로써 지시 신호들을 캘리브레이션 제어 회로(240) 및 캘리브레이션 회로(230) 중 적어도 하나에 제공할 수 있다. 캘리브레이션 제어 회로(240)는 커맨드 디코더(250)로부터 적어도 하나의 신호를 입력받고, 이에 기초하여 캘리브레이션 회로(230)에 공급하는 캘리브레이션 지시 신호(ZQ_CTR)의 로직 상태를 결정할 수 있다. 캘리브레이션 제어 회로(240)가 캘리브레이션 지시 신호를 결정하는 것은 도 6 내지 도 18에서 상세히 후술한다.
캘리브레이션 회로(230)는 복수의 전압 레벨에 연관된 전원 전압을 입력받을 수 있고, 각 전원 전압은 캘리브레이션 동작의 종류와 연관된 전원 전압일 수 있다. 예시적으로, 0.5V의 하이 전원 전압 레벨(VDDQ_HIGH)은 캘리브레이션 동작을 수행하는 것과 관련된 전원 전압일 수 있으나, 0.3V의 로우 전원 전압 레벨(VDDQ_LOW)은 캘리브레이션 동작을 수행하지 않는 것과 관련된 전원 전압일 수 있다.
도 3은 캘리브레이션 지시 신호(ZQ_CTR)를 출력하기 위한 일 실시예를 나타내는 블록도이다.
도 3을 참고하면, 메모리 장치의 커맨드 디코더(350)는 메모리 컨트롤러 또는 호스트 장치로부터 캘리브레이션 커맨드(CMD_ZQ)을 수신할 수 있다. 커맨드 디코더(350)는 캘리브레이션 커맨드(CMD_ZQ)를 디코딩함으로써 캘리브레이션 시작 신호(ZQ_Start_CMD) 및 캘리브레이션 래치 신호(ZQ_Latch)를 생성할 수 있다.
커맨드 디코더(350)는 ZQ 캘리브레이션 동작을 수행하기 위해 캘리브레이션 시작 신호(ZQ_Start_CMD)를 출력할 수 있고, 메모리 컨트롤러 또는 호스트 장치로부터 수신한 캘리브레이션 인에이블 신호(ZQ_EN)와 캘리브레이션 시작 신호(ZQ_Start_CMD)를 비교함으로써 캘리브레이션 지시 신호(ZQ_CTR)의 로직 상태를 결정할 수 있다. 예시적으로, 캘리브레이션 인에이블 신호(ZQ_EN)와 캘리브레이션 시작 신호(ZQ_Start_CMD) 모두 로직 하이로 ZQ 캘리브레이션 동작을 수행하는 것을 지시하는 경우 메모리 장치는 로직 하이의 캘리브레이션 지시 신호(ZQ_CTR)를 출력할 수 있다. 이에 반해, 캘리브레이션 인에이블 신호(ZQ_EN) 및 캘리브레이션 시작 신호(ZQ_Start_CMD) 중 적어도 하나가 로직 로우인 경우, 메모리 장치는 ZQ 캘리브레이션 동작이 불필요하다고 판단함으로써 로직 로우의 캘리브레이션 지시 신호(ZQ_CTR)를 출력할 수 있다.
메모리 장치가 ZQ 캘리브레이션 동작을 수행하기 시작한 후 소정의 시간이 경과한 후, 커맨드 디코더(350)는 캘리브레이션 회로(330)로 캘리브레이션 래치 신호(ZQ_Latch)를 송신할 수 있다. 캘리브레이션 회로(330)는 캘리브레이션 래치 신호(ZQ_Latch)를 수신하는 경우, 캘리브레이션 회로(330)는 ZQ 코드를 로드할 수 있다. ZQ 코드는 메모리 장치가 ZQ 캘리브레이션 동작을 수행하기 위해 캘리브레이션 회로(330)가 OCD/ODT 회로로 제공하는 코드일 수 있고, 캘리브레이션 회로(330)는 캘리브레이션 래치 신호(ZQ_Latch)에 응답하여 ZQ 코드를 로드함으로써 메모리 장치는 ZQ 캘리브레이션 동작을 계속하여 진행할지 여부를 결정할 수 있다.
도 4는 캘리브레이션 지시 신호(ZQ_CTR)를 출력하기 위한 다른 일 실시예를 나타내는 블록도이다.
도 3에 따른 일실시예는 메모리 컨트롤러 또는 호스트 장치로부터 ZQ 캘리브레이션 동작을 수행하기 위한 커맨드를 수신한 경우에 응답하여 캘리브레이션 지시 신호(ZQ_CTR)를 생성하는 일실시예를 도시한 것이고, 도 4에 따른 일실시예는 메모리 컨트롤러 및/또는 호스트 장치로부터 캘리브레이션 인에이블 신호(ZQ_EN)가 입력되는 경우, 타이머를 포함한 피드백 회로(440)로부터 백그라운드 캘리브레이션 시작 신호(ZQ_Start_BG)가 주기적으로 생성되는 것을 도시한 실시예이다.
일실시예에 따른 메모리 장치는 메모리 컨트롤러 또는 호스트 장치로부터 캘리브레이션 인에이블 신호(ZQ_EN)를 수신한 경우, 캘리브레이션 인에이블 신호(ZQ_EN)와 캘리브레이션 시작 신호(ZQ_Start_BG)의 로직 상태에 기초하여 캘리브레이션 지시 신호(ZQ_CTR)를 출력할 수 있다. 피드백 회로(440)의 타이머는 소정의 시간이 경과한 후 캘리브레이션 지시 신호(ZQ_CTR)와 동일한 로직 상태의 캘리브레이션 시작 신호(ZQ_Start_BG)를 출력할 수 있고, 메모리 장치는 캘리브레이션 시작 신호(ZQ_Start_BG)와 캘리브레이션 인에이블 신호(ZQ_EN)의 로직 상태에 기초하여 캘리브레이션 지시 신호(ZQ_CTR)를 출력할 수 있다.
예시적으로, 로직 하이의 캘리브레이션 지시 신호(ZQ_CTR)가 출력된 경우에 응답하여 피드백 회로(440)는 로직 하이의 캘리브레이션 시작 신호(ZQ_Start_BG)를 출력할 수 있고, 로직 하이의 캘리브레이션 인에이블 신호(ZQ_EN)가 입력된 경우 메모리 장치는 다시 로직 하이의 캘리브레이션 지시 신호(ZQ_CTR)를 출력할 수 있다. 그러나, 로직 하이의 캘리브레이션 시작 신호(ZQ_Start_BG)가 출력되더라도 ZQ 캘리브레이션 동작이 불필요하다고 판단되어 로직 로우의 캘리브레이션 인에이블 신호(ZQ_EN)가 입력된 경우, 메모리 장치는 로직 로우의 캘리브레이션 지시 신호(ZQ_CTR)를 출력할 수 있다.
커맨드 디코더(450)가 캘리브레이션 래치 신호(ZQ_Latch)를 출력함으로써 캘리브레이션 회로(430)의 ZQ 코드를 로드하는 것은 도 3에서 선술하였으므로 자세한 설명은 생략한다.
도 5A 및 도5B는 도 3 및 도 4에 따른 메모리 장치에 입력되는 신호의 타이밍도를 도시한 것이다.
도 5A는 메모리 컨트롤러 또는 호스트 장치로부터 커맨드 및 ZQ 캘리브레이션 동작을 위한 전원 전압을 제공 받는 이상적인 상황 - 예시적으로 메모리 장치가 JEDEC Spec에 부합하는 동작을 수행하는 상황 - 에서, 캘리브레이션 회로는 전원 전압(VDDQ)의 상태에 대응되는 캘리브레이션 시작 신호(ZQ_Start) 및/또는 캘리브레이션 인에이블 신호(ZQ_EN)를 입력 받는 것을 나타낸다. 예시적으로, 하이 전원 전압 레벨(VDDQ_HIGH)은 로직 하이의 캘리브레이션 시작 신호(ZQ_Start) 및 캘리브레이션 인에이블 신호(ZQ_EN)에 대응되고, 로우 전원 전압 레벨(VDDQ_LOW)은 로직 로우의 캘리브레이션 시작 신호(ZQ_Start) 또는 캘리브레이션 인에이블 신호(ZQ_EN)에 대응된다. 하이 전원 전압 레벨(VDDQ_HIGH)은 전원 전압(VDDQ)의 평균 전압 레벨보다 높은 레벨을 갖고, 로우 전원 전압 레벨(VDDQ_LOW)은 전원 전압(VDDQ)의 평균 전압 레벨보다 낮은 레벨을 갖는 것으로 설정한다. 예시적으로, 하이 전원 전압 레벨(VDDQ_HIGH)은 0.5V 정도이고, 로우 전원 전압 레벨(VDDQ_LOW)은 0.3V 정도일 수 있다. 이에 따라, 메모리 장치는 이상적인 상황에서 전원 전압(VDDQ)에 대응하는 캘리브레이션 지시 신호(ZQ_CTR)를 생성할 수 있다.
이에 반해, 도 5B는 메모리 장치가 JEDEC Spec을 위반하거나 전원 전압(VDDQ)과 캘리브레이션 지시 신호(ZQ_CTR)의 타이밍이 동기화되지 않은 경우의 타이밍도를 나타낸다. 로우 전원 전압 레벨(VDDQ_LOW)이 인가되는 경우 메모리 장치는 도 5A처럼 로직 로우의 캘리브레이션 지시 신호(ZQ_CTR)를 생성함으로써 ZQ 캘리브레이션 동작을 수행하지 않도록 제어되어야하나, 여전히 로직 하이의 캘리브레이션 시작 신호(ZQ_Start) 및 캘리브레이션 인에이블 신호(ZQ_EN)가 인가되고, 로직 하이의 캘리브레이션 지시 신호(ZQ_CTR)를 생성함으로써 캘리브레이션 회로는 ZQ 캘리브레이션 동작을 수행하여 불필요한 전력을 소모하는 경우가 발생할 수 있었다.
도 6 내지 도 8은 본 발명의 카운터를 포함하는 캘리브레이션 제어 회로의 실시예들을 도시한 것이다.
앞서 도 3 내지 도 5A 및 도 5B의 실시예들에서 불필요하게 ZQ 캘리브레이션 동작이 수행됨으로써 불필요한 전력을 소모하는 것을 방지하기 위해 본 발명의 실시예는 전원 전압(VDDQ) 레벨과 기준 전압(VREF) 레벨을 비교하는 캘리브레이션 제어 회로(640)를 포함할 수 있다. 메모리 장치가 ZQ 캘리브레이션 동작을 수행하기 시작한 후 소정의 시간이 경과한 후, 커맨드 디코더(650)는 캘리브레이션 회로(630)로 캘리브레이션 래치 신호(ZQ_Latch)를 송신할 수 있다. 캘리브레이션 회로(630)는 캘리브레이션 래치 신호(ZQ_Latch)를 수신하는 경우, 캘리브레이션 회로(630)는 ZQ 코드를 로드할 수 있다. ZQ 코드는 메모리 장치가 ZQ 캘리브레이션 동작을 수행하기 위해 캘리브레이션 회로(630)가 OCD/ODT 회로로 제공하는 코드일 수 있고, 캘리브레이션 회로(630)는 캘리브레이션 래치 신호(ZQ_Latch)에 응답하여 ZQ 코드를 로드함으로써 메모리 장치는 ZQ 캘리브레이션 동작을 계속하여 진행할지 여부를 결정할 수 있다.
도 6의 일실시예에 따른 메모리 장치의 캘리브레이션 제어 회로(640)는 캘리브레이션 시작 신호(ZQ_Start_CMD) 및 캘리브레이션 인에이블 신호(ZQ_EN)에 기초하여 캘리브레이션 시작 인에이블 신호(ZQ_Start_EN)를 출력할 수 있다. 캘리브레이션 시작 신호(ZQ_Start_CMD) 및 캘리브레이션 인에이블 신호(ZQ_EN)의 로직 레벨에 기초하여 캘리브레이션 제어 회로(640)는 캘리브레이션 시작 인에이블 신호(ZQ_Start_EN)의 로직 상태를 결정할 수 있다. 예시적으로 캘리브레이션 제어 회로(640)는 AND 게이트를 통해 캘리브레이션 시작 신호(ZQ_Start_CMD) 및 캘리브레이션 인에이블 신호(ZQ_EN) 모두 로직 하이인 경우 로직 하이의 캘리브레이션 시작 인에이블 신호(ZQ_Start_EN)를 출력할 수 있다.
전원 전압(VDDQ)은 전압 레벨에 따라 하이 레벨 및 로우 레벨로 구분될 수 있고, 각 레벨의 전압은 캘리브레이션 회로(630)의 서로 다른 동작 모드에 대응되는 전압 레벨일 수 있다. 예시적으로, 하이 전원 전압 레벨(VDDQ_HIGH)은 ZQ 캘리브레이션 동작을 수행하는 동안 캘리브레이션 회로(630)에 입력되는 전원 전압(VDDQ) 레벨일 수 있고, 로우 전원 전압 레벨(VDDQ_LOW)은 ZQ 캘리브레이션 동작을 수행하지 않는 동안 캘리브레이션 회로(630)에 입력되는 전원 전압(VDDQ) 레벨일 수 있다.
일실시예에 따른 캘리브레이션 제어 회로(640)의 비교기(642)는 전원 전압(VDDQ)과 기준 전압(VREF)을 비교함으로써 비교 신호(COMP)를 생성할 수 있다. 예시적으로, 기준 전압(VREF)의 전압 레벨은 하이 전원 전압 레벨(VDDQ_HIGH)과 로우 전원 전압 레벨(VDDQ_LOW) 사이의 중간 전압 레벨일 수 있고, 하이 전원 전압 레벨(VDDQ_HIGH)과 로우 전원 전압 레벨(VDDQ_LOW)의 평균값일 수 있다. 일실시예에 따르면, 메모리 장치는 ZQ 캘리브레이션 동작을 수행하는데 소모되는 전력 소모량에 기초하여 기준 전압(VREF)의 전압 레벨을 조정할 수 있다. 예시적으로, 메모리 장치는 ZQ 캘리브레이션 동작을 수행하는데 소모되는 전력 소모량을 측정할 수 있고, 측정된 전력 소모량이 임계 전력 소모량보다 크다고 판단된 경우 ZQ 캘리브레이션 동작을 더 빨리 차단하기 위해 기준 전압(VREF) 레벨을 로우 전원 전압 레벨(VDDQ_LOW) 보다 높게 하이 전원 전압 레벨(VDDQ_HIGH) 쪽으로 쉬프트시킬 수 있다.
캘리브레이션 제어 회로(640)의 비교기(642)는 기준 전압(VREF) 래밸과 전원 전압(VDDQ) 레벨을 비교함으로써 전원 전압(VDDQ)이 하이 레벨인지 아니면 로우 레벨인지를 판단하고, 판단 결과에 따른 비교 신호(COMP)를 카운터(641)에 제공할 수 있다. 예시적으로, 비교기(642)가 기준 전압(VREF) 레벨보다 전원 전압(VDDQ) 레벨이 낮다고 판단한 경우, 로직 하이의 비교 신호(COMP)를 카운터(641)로 제공할 수 있다. 기준 전압(VREF)은 특정 전압 레벨로 고정된 전압 레벨일 수 있으나, 이에 국한되지 않고 호스트 장치 및/또는 사용자의 요청에 따라 변경 가능한 전압 레벨일 수 있다.
일실시예에 따른 카운터(641)는 캘리브레이션 시작 인에이블 신호(ZQ_Start_EN) 및 비교 신호(COMP)에 기초하여 카운팅 출력 신호(CT_OUT)를 생성할 수 있다. 캘리브레이션 시작 인에이블 신호(ZQ_Start_EN)는 메모리 컨트롤러 또는 호스트 장치로부터 ZQ 캘리브레이션 동작을 지시하는 커맨드에 연관된 신호로, 카운터(641)를 활성화 시키는 인에이블 신호일 수 있다.
카운터(641)는 일정 시간 이상 특정 로직 상태의 캘리브레이션 시작 인에이블 신호(ZQ_Start_EN) 및 비교 신호(COMP)를 수신한 경우에 응답하여 카운팅 출력 신호(CT_OUT)를 생성할 수 있다. 특정 로직 상태의 비교 신호(COMP)는 로직 하이의 로직 상태일 수 있지만, 이에 국한되지 않는다. 예시적으로, 카운터(641)는 특정 로직 상태의 캘리브레이션 시작 인에이블 신호(ZQ_Start_EN) 및 비교 신호(COMP)를 수신한 경우에 응답하여 카운팅 횟수를 하나씩 증가시킬 수 있고, 카운팅 횟수가 기준 카운팅 횟수 이상인 경우 로직 로우의 카운팅 출력 신호(CT_OUT)를 출력할 수 있다.
일실시예에 따른 캘리브레이션 제어 회로(640)는 카운팅 출력 신호(CT_OUT)와 캘리브레이션 시작 인에이블 신호(ZQ_Start_EN)가 로직 하이인 경우에 응답하여 캘리브레이션 지시 신호(ZQ_CTR)를 로직 하이로 결정할 수 있으며, 카운팅 출력 신호(CT_OUT)와 캘리브레이션 시작 인에이블 신호(ZQ_Start_EN) 중 어느 하나라도 로직 로우인 경우 로직 로우의 캘리브레이션 지시 신호(ZQ_CTR)를 출력할 수 있다.
즉, 메모리 컨트롤러 또는 호스트 장치가 ZQ 캘리브레이션 동작을 수행하지 않겠다고 판단함으로써 메모리 장치에 캘리브레이션 시작 신호(ZQ_Start_CMD) 및 캘리브레이션 인에이블 신호(ZQ_EN)가 입력되지 않는 경우 캘리브레이션 제어 회로(640)는 캘리브레이션 지시 신호(ZQ_CTR)의 생성을 차단할 수 있다. 아울러, 로우 전원 전압 레벨이 캘리브레이션 회로에 인가됨으로써 ZQ 캘리브레이션 동작이 수행되지 않아야 함에도 메모리 컨트롤러 또는 호스트 장치로부터 ZQ 캘리브레이션 동작을 수행하라는 캘리브레이션 커맨드(CMD_ZQ)를 수신한 경우 비교기(642)가 전원 전압(VDDQ)이 기준 전압(VREF)보다 낮다고 판단한 경우, 캘리브레이션 제어 회로(640)는 로직 로우의 캘리브레이션 지시 신호(ZQ_CTR)를 출력함으로써 ZQ 캘리브레이션 동작을 비활성화 시킬 수 있다.
도 7은 도 6의 실시예에 입력되는 신호들의 타이밍도를 도시한 것이다.
도 7을 참조하면, 도 5B의 타이밍도와 같이 전원 전압(VDDQ)은 복수의 레벨을 갖으나, 캘리브레이션 시작 신호(ZQ_Start) 및 캘리브레이션 인에이블 신호(ZQ_EN)는 로직 하이의 신호만 입력됨으로써 메모리 장치는 JEDEC Spec을 위반하여 ZQ 캘리브레이션 동작이 수행할 수도 있다.
일실시예에 따른 캘리브레이션 제어 회로는 제1 구간(T1) 동안 기준 전압(VREF) 레벨보다 높은 하이 전원 전압 레벨(VDDQ_HIGH)이 인가됨으로써 로직 하이의 캘리브레이션 지시 신호(ZQ_CTR)을 출력할 수 있다. 이에 따라, 제1 구간(T1)에서 캘리브레이션 회로는 ZQ 캘리브레이션 동작을 수행할 수 있다.
그 후, 제2 구간(T2) 동안 전원 전압(VDDQ)이 로우 레벨로 하강하는 이상적인 상황에서는 캘리브레이션 시작 신호(ZQ_Start) 또는 캘리브레이션 인에이블 신호(ZQ_EN)가 로직 로우 상태로 천이되어야 하나 제1 구간(T1)과 같이 로직 하이 상태가 유지될 수 있다.
제2 구간(T2)에서 비교기는 전원 전압(VDDQ) 레벨과 기준 전압(VREF) 레벨을 비교하고, 전원 전압(VDDQ) 레벨이 기준 전압(VREF) 레벨보다 낮다고 판단하는 경우 로직 하이의 비교 신호(COMP)를 출력할 수 있다. 카운터는 로직 하이의 비교 신호(COMP)와 로직 하이의 캘리브레이션 시작 인에이블 신호(ZQ_Start_EN)를 수신함으로써 카운팅 동작을 시작할 수 있다. 카운터는 카운팅 펄스(CP)를 생성할 때마다 카운팅 횟수를 1회씩 증가시켜 카운팅 횟수를 기준 카운팅 횟수와 비교할 수 있다. 예시적으로, 기준 카운팅 횟수는 3회 일 수 있고, 카운터가 연속하여 2회 카운팅 하기까지 캘리브레이션 제어 회로는 로직 하이의 캘리브레이션 지시 신호(ZQ_CTR)를 출력할 수 있다. 즉, 본 발명의 일실시예에 따른 제어 회로는 전원 전압(VDDQ) 레벨이 기준 전압(VREF) 레벨보다 낮은 경우 바로 ZQ 캘리브레이션 동작을 차단하는 것이 아니라, 전원 전압(VDDQ)이 로우 전원 전압 레벨(VDDQ_LOW)로 인가되고 일정 시간이 도과할 때까지전원 전압(VDDQ)의 상태를 판단한 후 캘리브레이션 동작을 차단할 지 여부를 결정할 수 있다. 따라서, 본 실시예에 따른 메모리 장치는 전원 전압(VDDQ)의 순간적인 드롭으로 인해 ZQ 캘리브레이션 동작이 수행되어야 함에도 ZQ 캘리브레이션 동작이 차단되는 경우를 방지할 수 있다.
도 7의 일실시예에 따르면, 제2 구간(T2)은 카운팅 펄스(CP)가 3회 생성되는 구간까지로 기준 카운팅 횟수는 3회로 도시하였지만, 기준 카운팅 횟수는 이에 한정되지 않는다. 아울러, 메모리 장치는 메모리 컨트롤러 또는 호스트 장치의 요청에 따라 기준 카운팅 횟수를 조정할 수 있다. 예시적으로, 메모리 장치는 ZQ 캘리브레이션 동작에 따른 전력 소모량을 측정할 수 있고, 전력 소모량에 기초하여 기준 카운팅 횟수를 조정할 수 있다. 전력 소모량이 기준 전력량보다 많은 경우, 메모리 컨트롤러 또는 호스트 장치는 불필요한 ZQ 캘리브레이션 동작 수행을 더 빨리 차단하는 것으로 판단할 수 있고, 기준 카운팅 횟수를 종전 기준 카운팅 횟수보다 더 줄임으로써 메모리 장치는 더 빨리 ZQ 캘리브레이션 동작 수행을 차단할 수 있다. 즉, 메모리 장치는 연속하는 기준 카운팅 횟수 이상의 카운팅 타이밍에 캘리브레이션 전원 전압(VDDQ)이 기준 전압(VREF) 미만이라는 비교 결과를 수신한 경우에 응답하여 로직 로우의 캘리브레이션 지시 신호(ZQ_CTR)를 출력할 수 있는데, ZQ 캘리브레이션 동작 수행에 따른 전력 소모량에 따라 기준 카운팅 횟수를 조정할 수 있다.
제3 구간(T3) 동안 기준 카운팅 횟수 이상으로 연속하여 카운팅 펄스(CP)가 생성됨에 따라 카운터는 로직 로우의 카운팅 출력 신호(CT_OUT)를 생성할 수 있다. 로직 로우의 카운팅 출력 신호(CT_OUT)가 생성된 경우 카운팅 출력 신호(CT_OUT)와 캘리브레이션 시작 인에이블 신호(ZQ_Start_EN)는 AND 게이트로 입력되어 로직 로우의 캘리브레이션 지시 신호(ZQ_CTR)를 출력할 수 있다.
로우 전원 전압 레벨(VDDQ_LOW)이 하이 전원 전압 레벨(VDDQ_HIGH)으로 상승하면서 전원 전압(VDDQ)이 기준 전압(VREF)보다 높아지는 경우 메모리 장치는 제4 구간(T4)으로 진입할 수 있다. 제4 구간(T4) 동안 비교기는 로직 로우의 비교 신호(COMP)를 출력할 수 있고, 카운터는 카운팅 펄스(CP) 생성을 중단할 수 있다. 이에 따라, 메모리 장치는 로직 하이의 캘리브레이션 지시 신호(ZQ_CTR)를 생성함으로써, 캘리브레이션 회로는 ZQ 캘리브레이션 동작을 재개할 수 있다.
도 8의 일실시예에 따른 메모리 장치의 캘리브레이션 제어 회로(840)는 백그라운드 캘리브레이션 시작 신호(ZQ_Strat(BG)) 및 캘리브레이션 인에이블 신호(ZQ_EN)에 기초하여 캘리브레이션 시작 인에이블 신호(ZQ_Start_EN)를 출력할 수 있고, 타이머는 캘리브레이션 시작 인에이블 신호(ZQ_Start_EN)를 피드백 받아 캘리브레이션 시작 신호(ZQ_Strat(BG))를 출력할지 여부를 결정할 수 있다.
캘리브레이션 제어 회로(840)에 구비된 AND 게이트를 통해 캘리브레이션 시작 신호(ZQ_Strat(BG)) 및 캘리브레이션 인에이블 신호(ZQ_EN) 모두 로직 하이인 경우 로직 하이의 캘리브레이션 시작 인에이블 신호(ZQ_Start_EN)를 출력할 수 있고, 비교기(842)는 전원 전압(VDDQ)과 기준 전압(VREF)을 비교함으로써 비교 신호(COMP)를 생성할 수 있으며, 카운터(841)는 캘리브레이션 시작 인에이블 신호(ZQ_Start_EN) 및 비교 신호(COMP)에 기초하여 카운팅 출력 신호(CT_OUT)를 생성할 수 있다. 비교기(842)가 비교 신호(COMP)를 생성하고, 카운터(841)가 카운팅 출력 신호(CT_OUT)를 생성하는 것은 도 6을 통해 선술하였으므로, 상세한 설명은 생략한다. 캘리브레이션 제어 회로(840)는 캘리브레이션 시작 인에이블 신호(ZQ_Start_EN) 및 카운팅 출력 신호(CT_OUT) 중 어느 하나라도 로직 로우인 경우에 응답하여 로직 로우의 캘리브레이션 지시 신호(ZQ_CTR)를 출력할 수 있다.
즉, 메모리 컨트롤러 또는 호스트 장치가 ZQ 캘리브레이션 동작을 수행하지 않겠다고 판단함으로써 메모리 장치에 캘리브레이션 시작 신호(ZQ_Start_BG) 및 캘리브레이션 인에이블 신호(ZQ_EN)가 입력되지 않는 경우 캘리브레이션 제어 회로(840)는 캘리브레이션 지시 신호(ZQ_CTR)의 생성을 차단할 수 있다. 아울러, 로우 전원 전압 레벨이 캘리브레이션 회로에 인가됨으로써 ZQ 캘리브레이션 동작이 수행되지 않아야 함에도 메모리 컨트롤러 또는 호스트 장치로부터 ZQ 캘리브레이션 동작을 수행하라는 캘리브레이션 커맨드(CMD_ZQ)를 수신한 경우 비교기(842)가 전원 전압(VDDQ)이 기준 전압(VREF)보다 낮다고 판단한 경우, 캘리브레이션 제어 회로(840)는 로직 로우의 캘리브레이션 지시 신호(ZQ_CTR)를 출력함으로써 ZQ 캘리브레이션 동작을 비활성화 시킬 수 있다.
도 9의 메모리 장치는 도 6의 캘리브레이션 제어 회로(640) 일부와 도 8의 캘리브레이션 제어 회로(840) 일부가 연결된 캘리브레이션 제어 회로(940)를 포함할 수 있다. 즉, 도 9의 메모리 장치는 커맨드 디코더(950)로부터 캘리브레이션 시작 신호(ZQ_Start_CMD)를 수신하는 경우 또는 캘리브레이션 시작 인에이블 신호(ZQ_Start_EN)가 피드백되는 피드백 회로에 의해 캘리브레이션 시작 신호(ZQ_Start_BG)를 수신하는 경우, 캘리브레이션 지시 신호(ZQ_CTR)를 출력할 수 있다.
메모리 장치는 메모리 컨트롤러 또는 호스트 장치로부터 캘리브레이션 인에이블 신호(ZQ_EN)를 입력 받는 경우, 커맨드 인에이블 신호(ZQ_EN(CMD)) 또는 백그라운드 인에이블 신호(ZQ_EN(BG))를 입력 받을 수 있다. 커맨드 인에이블 신호(ZQ_EN(CMD))는 메모리 컨트롤러 또는 호스트 장치의 커맨드에 의해 ZQ 캘리브레이션 동작을 수행하는 것을 활성화시키는 신호이고, 백그라운드 인에이블 신호(ZQ_EN(BG))는 메모리 장치의 내부 피드백에 의해 ZQ 캘리브레이션 동작을 수행하는 것을 활성화시키는 신호이다. 즉, 메모리 컨트롤러 또는 호스트 장치가 ZQ 캘리브레이션 동작이 필요하다고 판단한 경우, 백그라운드 인에이블 신호(ZQ_EN(BG)) 또는 커맨드 인에이블 신호(ZQ_EN(CMD)) 중 어느 하나의 캘리브레이션 인에이블 신호(ZQ_EN)를 메모리 장치에 제공할 수 있다.
일실시예에 따르면, 백그라운드 인에이블 신호(ZQ_EN(BG)) 및 커맨드 인에이블 신호(ZQ_EN(CMD))는 동시에 메모리 장치에 인가될 수 없고, 메모리 컨트롤러 또는 호스트 장치가 직접 커맨드를 전달함으로써 ZQ 캘리브레이션 동작을 수행하는 것으로 판단하는 경우 커맨드 인에이블 신호(ZQ_EN(CMD))만 메모리 장치에 제공할 수 있다. 이에 반해, 메모리 컨트롤러 또는 호스트 장치가 메모리 장치 내부적으로 ZQ 캘리브레이션 동작을 수행하는 것으로 판단한 경우 백그라운드 인에이블 신호(ZQ_EN(BG))만 메모리 장치에 제공할 수 있다. 메모리 컨트롤러 또는 호스트 장치가 ZQ 캘리브레이션 동작이 필요 없다고 판단한 경우 커맨드 인에이블 신호(ZQ_EN(CMD)) 및 백그라운드 인에이블 신호(ZQ_EN(BG)) 모두 메모리 장치에 제공하지 않을 수 있다.
비교기(942)는 전원 전압(VDDQ)과 기준 전압(VREF)을 비교함으로써 비교 신호(COMP)를 생성할 수 있고, 카운터(941)는 캘리브레이션 시작 인에이블 신호(ZQ_Start_EN) 및 비교 신호(COMP)에 기초하여 카운팅 출력 신호(CT_OUT)를 생성할 수 있다. 캘리브레이션 제어 회로(940)는 카운팅 출력 신호(CT_OUT)와 캘리브레이션 시작 인에이블 신호(ZQ_Start_EN)가 로직 하이인 경우에 응답하여 캘리브레이션 지시 신호(ZQ_CTR)를 로직 하이로 결정할 수 있으며, 카운팅 출력 신호(CT_OUT)와 캘리브레이션 시작 인에이블 신호(ZQ_Start_EN) 중 어느 하나라도 로직 로우인 경우, 로직 로우의 캘리브레이션 지시 신호(ZQ_CTR)를 출력할 수 있다.
즉, 메모리 컨트롤러 또는 호스트 장치가 ZQ 캘리브레이션 동작을 수행하지 않겠다고 판단함으로써 메모리 장치에 캘리브레이션 시작 신호(ZQ_Start) 및 캘리브레이션 인에이블 신호(ZQ_EN)가 입력되지 않는 경우 캘리브레이션 제어 회로(940)는 캘리브레이션 지시 신호(ZQ_CTR)의 생성을 차단할 수 있다. 아울러, 로우 전원 전압 레벨이 캘리브레이션 회로에 인가됨으로써 ZQ 캘리브레이션 동작이 수행되지 않아야 함에도 메모리 컨트롤러 또는 호스트 장치로부터 ZQ 캘리브레이션 동작을 수행하라는 캘리브레이션 커맨드(CMD_ZQ)를 수신한 경우 비교기(942)가 전원 전압(VDDQ)이 기준 전압(VREF)보다 낮다고 판단한 경우, 캘리브레이션 제어 회로(940)는 로직 로우의 캘리브레이션 지시 신호(ZQ_CTR)를 출력함으로써 ZQ 캘리브레이션 동작을 비활성화 시킬 수 있다.
도 10은 본 발명의 메모리 장치의 동작 방법을 단계별로 도시한 흐름도이다.
단계(S100)에서, 일실시예에 따른 메모리 장치는 캘리브레이션 시작 신호(ZQ_Start)가 인가되었는지 여부를 판단할 수 있다. 캘리브레이션 시작 신호(ZQ_Start)는 메모리 컨트롤러 또는 호스트 장치로부터 수신한 커맨드에 포함된 신호일 수 있고, 내부 피드백 회로를 통해 주기적으로 생성되는 백그라운드 신호일 수 있다. 캘리브레이션 시작 신호(ZQ_Start)가 인가된 경우 메모리 장치는 단계(S200)로 진행할 수 있고, 캘리브레이션 지시 신호(ZQ_CTR)가 인가되지 않은 경우 메모리 장치는 동작을 종료할 수 있다.
단계(S200)에서, 일실시예에 따른 메모리 장치는 전원 전압(VDDQ)과 기준 전압(VREF)을 비교할 수 있다. 메모리 장치는 전원 전압(VDDQ)이 기준 전압(VREF)보다 큰 경우 전원 전압(VDDQ)은 하이 전원 전압 레벨(VDDQ_HIGH)이라고 판단할 수 있고, 전원 전압(VDDQ)이 기준 전압(VREF)보다 작은 경우 전원 전압(VDDQ)은 로우 전원 전압 레벨(VDDQ_LOW)이라고 판단할 수 있다.
단계(S300)에서, 메모리 장치는 전원 전압(VDDQ)이 하이 전원 전압 레벨(VDDQ_HIGH)이라고 판단한 경우, 로직 하이의 캘리브레이션 지시 신호(ZQ_CTR)를 출력할 수 있다. 로직 하이의 캘리브레이션 지시 신호(ZQ_CTR)가 캘리브레이션 회로에 입력된 경우, 캘리브레이션 회로는 ZQ 캘리브레이션 동작을 수행할 수 있다.
단계(S400)에서, 메모리 장치는 전원 전압(VDDQ)이 로우 전원 전압 레벨(VDDQ_LOW)이라고 판단한 경우, 로직 로우의 캘리브레이션 지시 신호(ZQ_CTR)를 출력할 수 있다. 로직 로우의 캘리브레이션 지시 신호(ZQ_CTR)가 캘리브레이션 회로에 입력된 경우, 캘리브레이션 회로는 ZQ 캘리브레이션 동작을 수행하지 않고, 단계(S100)에서 다시 메모리 장치에 캘리브레이션 시작 신호(ZQ_Start)가 입력되는지 여부를 판단함으로써 상기 일련의 과정들을 반복할 수 있다.
도 11은 도 6 내지 도 9의 카운터를 포함하는 캘리브레이션 제어 회로의 실시예들에 따른 동작 방법을 단계별로 도시한 흐름도이다.
일실시예에 따르면, 메모리 장치는 전원 전압(VDDQ)이 기준 전압(VREF)보다 작다고 판단한 경우 카운팅 타이밍마다 카운팅 횟수를 1씩 증가시킬 수 있다. 단계(S210)에서, 메모리 장치는 전원 전압(VDDQ)이 기준 전압(VREF)보다 작다고 판단한 경우, 카운터에 적어도 일시적으로 저장된 카운팅 횟수가 0 인지 또는 1 이상 인지 여부를 판단할 수 있고, 저장된 카운팅 횟수가 0인 경우 카운터는 생성된 카운팅 펄스에 대응되는 카운팅 타이밍이 최초 카운팅 타이밍이라고 판단할 수 있다. 최초 카운팅 타이밍이라고 판단된 경우, 메모리 장치는 단계(S220)으로 진행할 수 있고, 최초 타이밍이 아니라고 판단한 경우, 메모리 장치는 단계(S230)으로 진행할 수 있다.
단계(S220)에서, 메모리 장치는 카운팅 횟수를 적어도 일시적으로 저장하기 시작함으로써 카운팅 동작을 시작할 수 있다. 단계(S230)에서, 메모리 장치는 카운팅 타이밍에 대응하여 생성된 카운팅 펄스에 기초하여 카운팅 횟수를 1 증가시킬 수 있다.
단계(S240)에서, 메모리 장치는 카운터의 누적된 카운팅 횟수가 기준 카운팅 횟수보다 큰지 여부를 판단할 수 있다. 기준 카운팅 횟수는 기 설정된 횟수일 수 있지만, 이에 국한되지 않고 전력 소모량에 의해 조정 가능한 횟수일 수 있다. 누적된 카운팅 횟수가 기준 카운팅 횟수보다 큰 경우 메모리 장치는 단계(S400)으로 진행함으로써 로직 로우의 캘리브레이션 지시 신호(ZQ_CTR)를 생성할 수 있고, 누적된 카운팅 횟수가 기준 카운팅 횟수보다 작은 경우 메모리 장치는 단계(S100)으로 진행할 수 있다.
도 12 내지 도 14는 본 발명의 히스테리시스 비교기(1241)를 포함하는 캘리브레이션 제어 회로의 실시예들을 도시한 것이다.
도 12의 일실시예에 따른 메모리 장치의 캘리브레이션 제어 회로(1240)는 캘리브레이션 시작 신호(ZQ_Start_CMD) 및 캘리브레이션 인에이블 신호(ZQ_EN)에 기초하여 캘리브레이션 시작 인에이블 신호(ZQ_Start_EN)를 출력할 수 있다. 캘리브레이션 제어 회로(1240)는 캘리브레이션 시작 신호(ZQ_Start_CMD) 및 캘리브레이션 인에이블 신호(ZQ_EN)의 로직 상태에 기초하여 캘리브레이션 시작 인에이블 신호(ZQ_Start_EN)의 로직 상태를 결정할 수 있다. 예시적으로 캘리브레이션 제어 회로(1240)는 AND 게이트를 통해 캘리브레이션 시작 신호(ZQ_Start_CMD) 및 캘리브레이션 인에이블 신호(ZQ_EN) 모두 로직 하이인 경우 로직 하이의 캘리브레이션 시작 인에이블 신호(ZQ_Start_EN)를 출력할 수 있다.
일실시예에 따른 메모리 장치는 히스테리시스 모드로 작동하는 슈미트 트리거(Schmitt Trigger) 비교기(1241)에 기초하여 전원 전압(VDDQ)을 하이 레벨 및 로우 레벨로 구분할 수 있다. 히스테리시스 모드는 적어도 두 개의 기준 전압과 전원 전압(VDDQ)을 비교하는 것으로, 전원 전압(VDDQ)이 제1 기준 전압(VREF1) 이상이면 하이 레벨로 판단하고, 전원 전압(VDDQ)이 제2 기준 전압(VREF2) 이하이면 로우 레벨로 판단할 수 있다. 이 때, 제1 기준 전압(VREF1)은 제2 기준 전압(VREF2)보다 큰 전압 레벨을 갖는다.
히스테리시스 모드로 동작하는 경우, 비교기(1241)는 제1 기준 전압(VREF1)과 제2 기준 전압(VREF2) 사이의 전압을 갖는 전원 전압(VDDQ)에 대해 직전 전원 전압(VDDQ) 레벨에 기초하여 전원 전압(VDDQ)이 하이 레벨인지 및 로우 레벨인지 여부를 판단할 수 있다. 예시적으로, 비교기(1241)에 입력된 전원 전압(VDDQ)이 제1 기준 전압(VREF1)보다 작은 전압 레벨을 갖고 직전 전원 전압(VDDQ) 레벨이 제1 기준 전압(VREF1)보다 컸던 경우, 비교기(1241)는 전원 전압(VDDQ)을 하이 전원 전압 레벨(VDDQ_HIGH)이라 판단할 수 있다. 이에 반해, 비교기(1241)에 입력된 전원 전압(VDDQ)이 제1 기준 전압(VREF1)보다 작은 전압 레벨이나 직전 전원 전압(VDDQ) 레벨이 제1 기준 전압(VREF1)보다 작았던 경우, 비교기(1241)는 전원 전압(VDDQ)을 로우 전원 전압 레벨(VDDQ_LOW)이라 판단할 수 있다.
즉, 비교기(1241)는 직전 캘리브레이션 지시 신호(ZQ_CTR)의 로직 상태에 따라 제1 기준 전압(VREF1) 및 제2 기준 전압(VREF2) 중 어느 기준 전압과 전원 전압(VDDQ)을 비교할지 여부를 결정할 수 있다. 직전 캘리브레이션 지시 신호(ZQ_CTR)가 로직 하이인 경우 비교기(1241)는 제1 기준 전압(VREF1)과 전원 전압(VDDQ)을 비교할 수 있고, 직전 캘리브레이션 지시 신호(ZQ_CTR)가 로직 로우인 경우 비교기는 제2 기준 전압(VREF2)과 전원 전압(VDDQ)을 비교할 수 있다.
일실시예에 따른 비교기(1241)는 전원 전압(VDDQ)이 하이 전원 전압 레벨(VDDQ_HIGH)이라 판단한 경우 로직 하이의 비교 신호(COMP)를 출력하고, 로우 레벨을 갖는 전원 전압(VDDQ)이라 판단한 경우 로직 로우의 비교 신호(COMP)를 출력할 수 있다.
메모리 장치의 캘리브레이션 제어 회로(1240)는 캘리브레이션 시작 인에이블 신호(ZQ_Start_EN)와 비교 신호(COMP)에 기초하여 캘리브레이션 지시 신호(ZQ_CTR)를 캘리브레이션 회로(1230)에 제공할 수 있다. 캘리브레이션 시작 인에이블 신호(ZQ_Start_EN)와 비교 신호(COMP) 모두 로직 하이인 경우에 응답하여 캘리브레이션 지시 신호(ZQ_CTR)를 로직 하이로 결정할 수 있으며, 캘리브레이션 시작 인에이블 신호(ZQ_Start_EN) 및 비교 신호(COMP) 중 어느 하나라도 로직 로우인 경우 캘리브레이션 제어 회로(1240)는 로직 로우의 캘리브레이션 지시 신호(ZQ_CTR)를 출력할 수 있다.
즉, 메모리 컨트롤러 또는 호스트 장치가 ZQ 캘리브레이션 동작을 수행하지 않겠다고 판단함으로써 메모리 장치에 캘리브레이션 시작 신호(ZQ_Start_CMD) 및 캘리브레이션 인에이블 신호(ZQ_EN)가 입력되지 않는 경우 캘리브레이션 제어 회로(1240)는 캘리브레이션 지시 신호의 생성을 차단할 수 있다. 아울러, 비교기(1241)가 전원 전압(VDDQ)이 로우 레벨이라고 판단한 경우, 캘리브레이션 제어 회로(1240)는 로직 로우의 캘리브레이션 지시 신호(ZQ_CTR)를 출력함으로써 ZQ 캘리브레이션 동작을 비활성화 시킬 수 있다.
도 13는 도 12의 실시예에 입력되는 신호들의 타이밍도를 도시한 것이다.
일실시예에 따른 캘리브레이션 제어 회로는 제5 구간(T5) 동안 제2 기준 전압(VREF2) 보다 높은 하이 전원 전압 레벨(VDDQ_HIGH)이 인가됨으로써 로직 하이의 캘리브레이션 지시 전압을 출력할 수 있다. 제5 구간(T5) 중 제1 기준 전압(VREF1)과 전원 전압(VDDQ)이 동일해지는 지점에서 메모리 장치는 직전 전원 전압(VDDQ)의 레벨을 판단할 수 있고, 도 13에 따르면 직전 전원 전압(VDDQ)은 하이 레벨이므로, 캘리브레이션 제어 회로는 계속하여 전원 전압(VDDQ)을 하이 레벨이라고 판단할 수 있다. 이에 따라, 전원 전압(VDDQ)이 제1 기준 전압(VREF1) 및 제2 기준 전압(VREF2) 사이에 위치하여도 캘리브레이션 제어 회로는 로직 하이의 캘리브레이션 지시 신호(ZQ_CTR)를 출력할 수 있다.
그 후, 제6 구간(T6) 동안 전원 전압(VDDQ)은 로우 레벨도 드랍됨으로써 이상적인 상황에서는 캘리브레이션 시작 신호(ZQ_Start) 또는 캘리브레이션 인에이블 신호(ZQ_EN)가 로직 로우 상태로 천이되어야 하나 제5 구간(T5)과 같이 로직 하이 상태가 유지될 수 있다.
제6 구간(T6)에서 캘리브레이션 제어 회로는 전원 전압(VDDQ)이 제2 기준 전압(VREF2)보다 낮아지므로 전원 전압(VDDQ)을 로우 레벨이라 판단하고, 로직 로우의 비교 신호(COMP)를 출력할 수 있다. 캘리브레이션 제어 회로는 예시적으로 AND 게이트를 통해 캘리브레이션 시작 인에이블 신호(ZQ_Start_EN)와 비교 신호(COMP)의 로직 상태를 비교할 수 있고, 비교 신호(COMP)가 로직 로우이므로, 로직 로우의 캘리브레이션 지시 신호(ZQ_CTR)를 출력할 수 있다.
제6 구간(T6) 중 제2 기준 전압(VREF2)과 전원 전압(VDDQ)이 동일해지는 지점에서 메모리 장치는 직전 전원 전압(VDDQ)의 레벨을 판단할 수 있고, 도 13에 따르면 직전 전원 전압(VDDQ)은 로우 레벨이므로, 캘리브레이션 제어 회로는 계속하여 전원 전압(VDDQ)을 로우 레벨이라고 판단할 수 있다. 이에 따라, 전원 전압(VDDQ)이 제1 기준 전압(VREF1) 및 제2 기준 전압(VREF2) 사이에 위치하여도 캘리브레이션 제어 회로는 계속하여 로직 로우의 캘리브레이션 지시 신호(ZQ_CTR)를 출력할 수 있다.
즉, 캘리브레이션 제어 회로는 캘리브레이션 지시 신호(ZQ_CTR)의 로직 상태에 따라 전원 전압(VDDQ)의 비교 대상이 되는 비교 전압(VREF)을 결정할 수 있다. 캘리브레이션 제어 회로는 제5 구간(T5)에서 캘리브레이션 지시 신호(ZQ_CTR)가 로직 하이이므로 전원 전압(VDDQ)을 제2 비교 전압(VREF2)과 비교 할 수 있고, 제6 구간(T6)에서 캘리브레이션 지시 신호(ZQ_CTR)가 로직 로우이므로 전원 전압(VDDQ)을 제1 비교 전압(VREF1)과 비교할 수 있다.
제7 구간(T7)에서 캘리브레이션 제어 회로는 전원 전압(VDDQ)이 제1 기준 전압(VREF1)보다 높아지므로 전원 전압(VDDQ)을 하이 레벨이라 판단하고, 로직 하이의 비교 신호(COMP)를 출력할 수 있다. 캘리브레이션 제어 회로는 예시적으로 AND 게이트를 통해 캘리브레이션 시작 인에이블 신호(ZQ_Start_EN)와 비교 신호(COMP)의 로직 상태를 비교할 수 있고, 캘리브레이션 시작 인에이블 신호(ZQ_Start_EN) 및 비교 신호(COMP) 모두 로직 하이인 경우이므로 로직 하이의 캘리브레이션 지시 신호(ZQ_CTR)를 출력할 수 있다. 이에 따라, 캘리브레이션 제어 회로는 다시 로직 하이의 캘리브레이션 지시 신호(ZQ_CTR)를 캘리브레이션 회로에 제공함으로써 ZQ 캘리브레이션 동작을 재개할 수 있다.
도 14의 일실시예에 따른 메모리 장치의 캘리브레이션 제어 회로(1440)는 백그라운드 캘리브레이션 시작 신호(ZQ_Strat(BG)) 및 캘리브레이션 인에이블 신호(ZQ_EN)에 기초하여 캘리브레이션 시작 인에이블 신호(ZQ_Start_EN)를 출력할 수 있고, 비교기(1441)는 히스테리시스 모드로 작동하는 슈미트 트리거 비교기(1441)에 기초하여 전원 전압(VDDQ)이 하이 레벨인지 및 로우 레벨인지를 판단할 수 있다. 비교기(1441)는 전원 전압(VDDQ)이 하이 레벨인지 및 로우 레벨인지를 판단함으로써 비교 신호(COMP)를 출력할 수 있다. 비교 신호(COMP)를 출력하는 것은 도 12를 통해 선술하였으므로, 상세한 설명은 생략한다.
캘리브레이션 제어 회로는 캘리브레이션 시작 인에이블 신호(ZQ_Start_EN)와 비교 신호(COMP) 모두 로직 하이인 경우에 응답하여 캘리브레이션 지시 신호(ZQ_CTR)를 로직 하이로 결정할 수 있으며, 캘리브레이션 시작 인에이블 신호(ZQ_Start_EN) 및 비교 신호(COMP) 중 어느 하나라도 로직 로우인 경우 캘리브레이션 제어 회로(1440)는 로직 로우의 캘리브레이션 지시 신호(ZQ_CTR)를 출력할 수 있다.
즉, 메모리 컨트롤러 또는 호스트 장치가 ZQ 캘리브레이션 동작을 수행하지 않겠다고 판단함으로써 메모리 장치에 캘리브레이션 시작 신호(ZQ_Start_BG) 및 캘리브레이션 인에이블 신호(ZQ_EN)가 입력되지 않는 경우 캘리브레이션 제어 회로(1440)는 캘리브레이션 지시 신호의 생성을 차단할 수 있다. 아울러, 비교기(1441)가 전원 전압(VDDQ)이 로우 레벨이라고 판단한 경우, 캘리브레이션 제어 회로(1440)는 로직 로우의 캘리브레이션 지시 신호(ZQ_CTR)를 출력함으로써 ZQ 캘리브레이션 동작을 비활성화 시킬 수 있다.
도 15의 일실시예에 따른 메모리 장치는 도 12의 캘리브레이션 제어 회로(1540) 일부와 도 14의 캘리브레이션 제어 회로(1440) 일부가 연결된 캘리브레이션 제어 회로(1540)를 포함할 수 있다. 즉, 도 15의 메모리 장치는 커맨드 디코더(1550)로부터 캘리브레이션 시작 신호(ZQ_Start_CMD)를 수신하는 경우 또는 캘리브레이션 시작 인에이블 신호(ZQ_Start_EN)가 피드백되는 피드백 회로에 의해 캘리브레이션 시작 신호(ZQ_Start_BG)를 수신하는 경우, 캘리브레이션 지시 신호(ZQ_CTR)를 출력할 수 있다.
메모리 컨트롤러 또는 호스트 장치가 ZQ 캘리브레이션 동작이 필요하다고 판단한 경우, 백그라운드 인에이블 신호(ZQ_EN(BG)) 또는 커맨드 인에이블 신호(ZQ_EN(CMD)) 중 어느 하나의 캘리브레이션 인에이블 신호(ZQ_EN)를 메모리 장치에 제공할 수 있다. 백그라운드 인에이블 신호(ZQ_EN(BG)) 및 커맨드 인에이블 신호(ZQ_EN(CMD))는 동시에 메모리 장치에 인가될 수 없고, 메모리 컨트롤러 또는 호스트 장치가 직접 커맨드를 전달함으로써 ZQ 캘리브레이션 동작을 수행하는 것을 판단하는 경우 커맨드 인에이블 신호(ZQ_EN(CMD))만 메모리 장치에 제공할 수 있다.
캘리브레이션 제어 회로(1540)가 캘리브레이션 시작 신호(ZQ_Start) 및 캘리브레이션 인에이블 신호(ZQ_EN)를 수신함으로써 캘리브레이션 시작 인에이블 신호(ZQ_Start_EN)를 생성할 수 있고, 히스테리시스 모드로 작동하는 비교기(1541)에 기초하여 비교 신호(COMP)를 생성할 수 있다. 캘리브레이션 시작 인에이블 신호(ZQ_Start_EN) 및 비교 신호(COMP)를 생성하는 것은 도 12 및 도 13을 통해 선술하였으므로, 자세한 설명은 생략한다.
캘리브레이션 제어 회로(1540)는 캘리브레이션 시작 인에이블 신호(ZQ_Start_EN)와 비교 신호(COMP) 모두 로직 하이인 경우에 응답하여 캘리브레이션 지시 신호(ZQ_CTR)를 로직 하이로 결정할 수 있으며, 캘리브레이션 시작 인에이블 신호(ZQ_Start_EN) 및 비교 신호(COMP) 중 어느 하나라도 로직 로우인 경우 캘리브레이션 제어 회로(1540)는 로직 로우의 캘리브레이션 지시 신호(ZQ_CTR)를 출력할 수 있다.
즉, 메모리 컨트롤러 또는 호스트 장치가 ZQ 캘리브레이션 동작을 수행하지 않겠다고 판단함으로써 메모리 장치에 캘리브레이션 시작 신호(ZQ_Start) 및 캘리브레이션 인에이블 신호(ZQ_EN)가 입력되지 않는 경우 캘리브레이션 제어 회로(1540)는 캘리브레이션 지시 신호의 생성을 차단할 수 있다. 아울러, 비교기(1541)가 전원 전압(VDDQ)이 로우 레벨이라고 판단한 경우, 캘리브레이션 제어 회로(1540)는 로직 로우의 캘리브레이션 지시 신호(ZQ_CTR)를 출력함으로써 ZQ 캘리브레이션 동작을 비활성화 시킬 수 있다.
도 12 내지 도 15의 실시예들에 따르면, 캘리브레이션 제어 회로는 전원 전압(VDDQ)이 제1 비교 전압 및 제2 비교 전압 사이의 전압을 갖는 경우, 전원 전압(VDDQ)의 레벨 판단을 보류하고 종전 전압 레벨을 유지할 수 있다. 이에 따라, 캘리브레이션 제어 회로는 전원 전압(VDDQ)의 노이즈로 인해 원치 않게 캘리브레이션 지시 신호(ZQ_CTR)의 로직 상태를 스위칭하는 것을 방지할 수 있다. 예시적으로, 도 13를 참고하면, 전원 전압(VDDQ)이 하이 레벨인 경우 노이즈로 인해 제1 기준 전압(VREF1) 이하로 드롭되는 경우가 발생할 수 있고, 히스테리시스 모드로 작동하는 비교기는 전원 전압(VDDQ)이 제2 기준 전압(VREF2) 이하로 드롭되지 않는다면, 계속하여 캘리브레이션 지시 신호(ZQ_CTR)의 로직 상태를 하이 레벨로 유지시킬 수 있다.
도 16은 도 12 내지 도 15의 히스테리시스 비교기를 포함하는 캘리브레이션 제어 회로의 실시예들에 따른 동작 방법을 단계별로 도시한 흐름도이다.
단계(S110)에서, 캘리브레이션 제어 회로는 캘리브레이션 시작 신호(ZQ_Start)를 수신한 경우 현재 캘리브레이션 지시 신호(ZQ_CTR)의 로직 상태를 판단할 수 있다. 캘리브레이션 지시 신호(ZQ_CTR)가 로직 하이인 경우 캘리브레이션 제어 회로는 단계(S120)로 진행할 수 있고, 로직 로우인 경우 캘리브레이션 제어 회로는 단계(S130)로 진행할 수 있다.
단계(S120)에서, 캘리브레이션 제어 회로는 현재 캘리브레이션 지시 신호(ZQ_CTR)가 로직 하이라고 판단한 경우 전원 전압(VDDQ)과 비교 대상이 되는 기준 전압을 제2 기준 전압(VREF2)으로 설정할 수 있다. 단계(S130)에서, 캘리브레이션 제어 회로는 현재 캘리브레이션 지시 신호(ZQ_CTR)가 로직 로우라고 판단한 경우 전원 전압(VDDQ)과 비교 대상이 되는 기준 전압을 제1 기준 전압(VREF1)으로 설정할 수 있다. 따라서, 캘리브레이션 지시 신호(ZQ_CTR)가 로직 하이인 경우 전원 전압(VDDQ)과 제1 기준 전압(VREF1)의 비교 결과에 무관하게 캘리브레이션 제어 회로는 계속하여 로직 하이의 캘리브레이션 지시 신호(ZQ_CTR)를 출력할 수 있다. 캘리브레이션 지시 신호(ZQ_CTR)가 로직 로우인 경우 전원 전압(VDDQ)과 제2 기준 전압(VREF2)의 비교 결과에 무관하게 캘리브레이션 제어 회로는 계속하여 로직 로우의 캘리브레이션 지시 신호(ZQ_CTR)를 출력할 수 있다.
도 17은 카운터 및 히스테리시스 비교기를 포함하는 캘리브레이션 제어 회로의 일 실시예를 도시한 것이고, 도 18은 도 17의 일실시예에 입력되는 신호들의 타이밍도를 도시한 것이다.
도 17의 캘리브레이션 제어 회로(1740)는 도 8의 캘리브레이션 제어 회로의 비교기(842)로부터 히스테리시스 모드로 동작하는 비교기(1742)로 대체한 것일 수 있다. 즉, 비교기(1742)로부터 출력된 비교 신호(COMP)는 캘리브레이션 지시 신호(ZQ_CTR)의 로직 상태에 따라 전원 전압(VDDQ)을 제1 기준 전압(VREF1) 및 제2 기준 전압(VREF2) 중 하나와 비교함에 따라 생성된 비교 신호일 수 있다.
제8 구간(T8)에서 캘리브레이션 지시 신호(ZQ_CTR)는 로직 하이이므로, 캘리브레이션 제어 회로(1740)는 전원 전압(VDDQ)을 제2 기준 전압(VREF2)과 비교함으로써 비교 신호(COMP)를 생성할 수 있다. 이 때, 비교기(1742)는 로직 로우의 비교 신호(COMP)를 카운터(1741)로 제공할 수 있고, 카운터(1741)는 카운팅 동작을 수행하지 않고, 로직 하이의 카운팅 출력 신호(CT_OUT)를 출력함으로써 로직 하이의 캘리브레이션 지시 신호(ZQ_CTR)를 캘리브레이션 회로(1730)에 제공할 수 있다.
제9 구간(T9)에서는, 전원 전압(VDDQ)이 제2 기준 전압(VREF2) 이하로 떨어지므로, 비교기(1742)는 비교 신호(COMP)의 로직 상태를 변경할 수 있다. 비교기(1742)는 종전 제8 구간(T8)에서는 로직 로우인 비교 신호(COMP)를 로직 하이로 천이시킬 수 있고, 로직 하이의 캘리브레이션 시작 인에이블 신호(ZQ_Start_EN) 및 비교 신호(COMP)를 수신한 카운터(1741)는 카운팅 펄스(CP)를 생성함으로써 카운팅 동작을 수행할 수 있다. 카운터(1741)는 아직 기준 카운팅 횟수 이하의 카운팅 펄스(CP)를 생성하였으므로 제8 구간(T8)과 동일한 카운팅 출력 신호(CT_OUT)를 출력하고, 계속하여 로직 하이의 캘리브레이션 지시 신호(ZQ_CTR)를 캘리브레이션 회로(1730)에 제공할 수 있다.
제10 구간(T10) 에서 카운터(1741)는 기준 카운팅 횟수 이상으로 연속하여 카운팅 펄스(CP)를 생성함으로써 카운터(1741)는 로직 로우의 카운팅 출력 신호(CT_OUT)를 생성할 수 있다. 로직 로우의 카운팅 출력 신호(CT_OUT)가 생성된 경우 카운팅 출력 신호(CT_OUT)와 캘리브레이션 시작 인에이블 신호(ZQ_Start_EN)는 AND 게이트로 연결되어 로직 로우의 캘리브레이션 지시 신호(ZQ_CTR)를 출력할 수 있다.
로우 전원 전압 레벨(VDDQ_LOW)이 하이 전원 전압 레벨(VDDQ_HIGH)으로 상승하면서 전원 전압(VDDQ)이 제1 기준 전압(VREF1)보다 높아지는 경우 메모리 장치는 제11 구간(T11)으로 진입할 수 있다. 제11 구간(T11)동안 비교기(1742)는 로직 로우의 비교 신호(COMP)를 출력할 수 있고, 카운터(1741)는 카운팅 펄스 생성을 중단할 수 있다. 이에 따라, 캘리브레이션 제어 회로(1740)는 로직 하이의 캘리브레이션 지시 신호(ZQ_CTR)를 캘리브레이션 회로(1730)로 전달함으로써, 캘리브레이션 회로(1730)는 ZQ 캘리브레이션 동작을 재개할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (10)

  1. 캘리브레이션 지시 신호 및 캘리브레이션 전원 전압에 응답하여 ZQ 캘리브레이션 동작을 수행하는 캘리브레이션 회로; 및
    상기 캘리브레이션 전원 전압 레벨과 적어도 하나의 기준 전압 레벨의 비교 결과에 기초하여 상기 캘리브레이션 지시 신호를 결정하는 캘리브레이션 제어 회로
    를 포함하는 메모리 장치.
  2. 제1항에 있어서,
    상기 캘리브레이션 제어 회로는,
    일정 시간동안의 상기 캘리브레이션 전원 전압 레벨과 상기 기준 전압 레벨의 비교 결과에 기초하여 상기 캘리브레이션 지시 신호의 로직 상태를 결정하는,
    메모리 장치.
  3. 제2항에 있어서,
    상기 캘리브레이션 제어 회로는,
    카운팅 타이밍마다 상기 비교 결과를 수신함으로써 상기 캘리브레이션 지시 신호의 로직 상태를 결정하는 카운터
    를 더 포함하는 메모리 장치.
  4. 제3항에 있어서,
    상기 카운터는,
    적어도 하나의 카운팅 타이밍에 상기 캘리브레이션 전원 전압 레벨이 상기 기준 전압 레벨 이상이라는 비교 결과를 수신한 경우에 응답하여 로직 하이의 캘리브레이션 지시 신호를 출력하는,
    메모리 장치.
  5. 제3항에 있어서,
    상기 카운터는,
    연속하는 일정 횟수 이상의 카운팅 타이밍에 상기 캘리브레이션 전원 전압 래벨이 상기 기준 전압 레벨 미만이라는 비교 결과를 수신한 경우에 응답하여 로직 로우의 캘리브레이션 지시 신호를 출력하는,
    메모리 장치.
  6. 제1항에 있어서,
    상기 캘리브레이션 제어 회로는,
    상기 캘리브레이션 지시 신호의 로직 상태에 따라 서로 다른 기준 전압 레벨들과 상기 캘리브레이션 전원 전압 레벨을 비교하는,
    메모리 장치.
  7. 제6항에 있어서,
    상기 캘리브레이션 제어 회로는,
    상기 캘리브레이션 지시 신호가 로직 하이인 경우 상기 캘리브레이션 전원 전압 레벨과 제1 기준 전압 레벨을 비교하고, 상기 캘리브레이션 전원 전압 레벨이 상기 제1 기준 전압 레벨 미만인 경우 상기 캘리브레이션 지시 신호를 로직 로우로 천이시키는,
    메모리 장치.
  8. 제6항에 있어서,
    상기 캘리브레이션 제어 회로는,
    상기 캘리브레이션 지시 신호가 로직 로우인 경우 상기 캘리브레이션 전원 전압 레벨과 제2 기준 전압 레벨을 비교하고, 상기 캘리브레이션 전원 전압이 상기 제2 기준 전압 이상인 경우 상기 캘리브레이션 지시 신호를 로직 하이로 천이시키는,
    메모리 장치.
  9. ZQ 캘리브레이션 동작을 수행하는 캘리브레이션 회로에 입력되는 캘리브레이션 전원 전압과 적어도 하나의 기준 전압을 비교하는 비교기; 및
    상기 비교기의 비교 결과에 기초하여 상기 캘리브레이션 회로가 ZQ 캘리브레이션 동작을 수행할지 여부를 판단하는 캘리브레이션 지시 신호를 출력하는 지시 신호 출력부
    를 포함하는 캘리브레이션 제어 회로.
  10. ZQ 캘리브레이션 동작을 수행하는 캘리브레이션 회로에 입력되는 캘리브레이션 전원 전압 및 적어도 하나의 기준 전압을 비교하는 단계; 및
    상기 캘리브레이션 전원 전압 및 상기 기준 전압의 비교 결과에 기초하여 상기 캘리브레이션 회로가 ZQ 캘리브레이션 동작을 수행할지 여부를 판단하는 캘리브레이션 지시 신호의 로직 상태를 결정하는 단계;
    를 포함하는 메모리 장치의 동작 방법.
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