KR102126716B1 - 비휘발성 메모리 장치의 구동 방법 및 이를 이용하는 비휘발성 메모리 장치 - Google Patents

비휘발성 메모리 장치의 구동 방법 및 이를 이용하는 비휘발성 메모리 장치 Download PDF

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Abstract

비휘발성 메모리 장치의 구동 방법에서, 데이터 독출 커맨드에 기초하여 비휘발성 메모리 장치의 데이터 입출력 단자에 대한 임피던스 조정 동작이 정상적으로 수행되었는지 여부를 검증하는 임피던스 조정 검증 동작을 수행한다. 임피던스 조정 검증 동작의 결과를 나타내는 검출 값을 저장부에 저장한다. 데이터 독출 커맨드가 수신된 이후에 수신되는 제1 커맨드에 기초하여 검출 값을 출력한다. 검출 값에 기초하여 데이터 독출 동작 또는 임피던스 조정 동작을 선택적으로 수행한다.

Description

비휘발성 메모리 장치의 구동 방법 및 이를 이용하는 비휘발성 메모리 장치{METHOD OF OPERATING NONVOLATILE MEMORY DEVICE AND NONVOLATILE MEMORY DEVICE USING THE SAME}
본 발명은 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 비휘발성 메모리 장치의 구동 방법 및 상기 구동 방법을 이용하는 비휘발성 메모리 장치에 관한 것이다.
반도체 메모리 장치의 동작 속도가 증가함에 따라, 반도체 메모리 장치와 메모리 컨트롤러 사이에서 송수신되는 신호의 스윙 폭이 감소하고, 임피던스 부정합(impedance mismatch)에 따른 신호의 왜곡이 더욱 문제되고 있다. 이러한 신호 왜곡 문제를 해결하기 위해, 공정, 전압 및 온도(Process, Voltage and Temperature; PVT)의 변동에 무관하도록 반도체 메모리 장치의 출력 및/또는 종단 임피던스를 외부 저항을 이용하여 일정하게 조정하는 임피던스 조정 동작이 연구되고 있다. 상기와 같은 임피던스 조정 동작은 입출력 오프셋 제거 동작 또는 ZQ 캘리브레이션 동작으로 불릴 수 있다.
본 발명의 일 목적은 임피던스 조정 동작이 정상적으로 수행되었는지 여부를 효율적으로 검증할 수 있는 비휘발성 메모리 장치의 구동 방법을 제공하는 것이다.
본 발명의 다른 목적은 상기 구동 방법에 기초하여 동작하는 비휘발성 메모리 장치를 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 구동 방법에서는, 데이터 독출 커맨드에 기초하여 비휘발성 메모리 장치의 데이터 입출력 단자에 대한 임피던스 조정 동작이 정상적으로 수행되었는지 여부를 검증하는 임피던스 조정 검증 동작을 수행한다. 상기 임피던스 조정 검증 동작의 결과를 나타내는 검출 값을 저장부에 저장한다. 상기 데이터 독출 커맨드가 수신된 이후에 수신되는 제1 커맨드에 기초하여 상기 검출 값을 출력한다. 상기 검출 값에 기초하여 데이터 독출 동작 또는 상기 임피던스 조정 동작을 선택적으로 수행한다.
상기 데이터 독출 동작 또는 상기 임피던스 조정 동작을 선택적으로 수행하는데 있어서, 상기 임피던스 조정 동작이 정상적으로 수행되었음을 나타내는 제1 값과 상기 검출 값이 동일한 경우에, 상기 데이터 독출 커맨드에 기초하여 상기 데이터 독출 동작을 수행할 수 있다. 상기 임피던스 조정 동작이 비정상적으로 수행되었음을 나타내는 제2 값과 상기 검출 값이 동일한 경우에, 임피던스 조정 커맨드에 기초하여 상기 임피던스 조정 동작을 수행할 수 있다.
상기 검출 값이 상기 제2 값과 동일하여 상기 임피던스 조정 동작이 수행된 이후에, 상기 임피던스 조정 검증 동작을 수행하는 단계, 상기 검출 값을 상기 저장부에 저장하는 단계, 상기 검출 값을 출력하는 단계 및 상기 데이터 독출 동작 또는 상기 임피던스 조정 동작을 선택적으로 수행하는 단계가 다시 수행될 수 있다.
상기 비휘발성 메모리 장치의 데이터 입출력 단자를 통하여 상기 검출 값이 출력될 수 있다.
일 실시예에서, 상기 데이터 독출 커맨드를 수신한 이후 및 상기 비휘발성 메모리 장치가 비지(busy) 상태를 가지는 동안에 상기 임피던스 조정 검증 동작이 수행될 수 있다.
일 실시예에서, 상기 데이터 독출 커맨드를 수신한 이후, 상기 비휘발성 메모리 장치가 비지(busy) 상태에서 레디(ready) 상태로 돌아온 이후 및 상기 제1 커맨드를 수신하기 이전에 상기 임피던스 조정 검증 동작이 수행될 수 있다.
상기 임피던스 조정 동작은 풀-업 임피던스 조정 동작 및 풀-다운 임피던스 조정 동작을 포함하고, 상기 임피던스 조정 검증 동작은 상기 풀-업 임피던스 조정 동작에 대한 제1 검증 동작 및 상기 풀-다운 임피던스 조정 동작에 대한 제2 검증 동작을 포함할 수 있다.
상기 임피던스 조정 검증 동작을 수행하는데 있어서, 상기 비휘발성 메모리 장치에 포함되는 임피던스 조정 회로에서 출력되는 풀-업 전압에 기초하여 제1 검증 동작을 수행할 수 있다. 상기 임피던스 조정 회로에서 출력되는 풀-다운 전압에 기초하여 제2 검증 동작을 수행할 수 있다. 상기 제1 검증 동작의 결과 및 상기 제2 검증 동작의 결과에 기초하여 상기 검출 값을 발생할 수 있다.
상기 제1 검증 동작을 수행하는데 있어서, 상기 풀-업 전압과 제1 기준 전압을 비교하여 제1 비교 신호를 발생할 수 있다. 상기 풀-업 전압과 제2 기준 전압을 비교하여 제2 비교 신호를 발생할 수 있다. 상기 제1 비교 신호 및 상기 제2 비교 신호에 기초하여 제1 검출 신호를 발생할 수 있다.
상기 제2 검증 동작을 수행하는데 있어서, 상기 풀-다운 전압과 상기 제1 기준 전압을 비교하여 제3 비교 신호를 발생할 수 있다. 상기 풀-다운 전압과 상기 제2 기준 전압을 비교하여 제4 비교 신호를 발생할 수 있다. 상기 제3 비교 신호 및 상기 제4 비교 신호에 기초하여 제2 검출 신호를 발생할 수 있다.
상기 비휘발성 메모리 장치는 임피던스 조정 회로 및 패스/페일(pass/fail) 검출 회로를 포함할 수 있다. 상기 임피던스 조정 회로는 상기 임피던스 조정 동작을 수행할 수 있다. 상기 패스/페일 검출 회로는 상기 임피던스 조정 검증 동작을 수행할 수 있다.
상기 패스/페일 검출 회로는 제1 검증부 및 제2 검증부를 포함할 수 있다. 상기 제1 검증부는 제1 기준 전압, 제2 기준 전압 및 상기 임피던스 조정 회로에서 출력되는 풀-업 전압에 기초하여 제1 검출 신호를 발생할 수 있다. 상기 제2 검증부는 상기 제1 기준 전압, 상기 제2 기준 전압 및 상기 임피던스 조정 회로에서 출력되는 풀-다운 전압에 기초하여 제2 검출 신호를 발생할 수 있다. 상기 제1 검출 신호 및 상기 제2 검출 신호에 기초하여 상기 검출 값이 상기 저장부에 저장될 수 있다.
상기 제1 검증부는 제1 비교부, 제2 비교부 및 제1 검출 신호 발생부를 포함할 수 있다. 상기 제1 비교부는 검증 인에이블 신호를 기초로 상기 풀-업 전압과 상기 제1 기준 전압을 비교하여 제1 비교 신호를 발생할 수 있다. 상기 제2 비교부는 상기 검증 인에이블 신호를 기초로 상기 풀-업 전압과 상기 제2 기준 전압을 비교하여 제2 비교 신호를 발생할 수 있다. 상기 제1 검출 신호 발생부는 상기 검증 인에이블 신호, 상기 제1 비교 신호 및 상기 제2 비교 신호에 기초하여 상기 제1 검출 신호를 발생할 수 있다.
상기 제2 검증부는 제3 비교부, 제4 비교부 및 제2 검출 신호 발생부를 포함할 수 있다. 상기 제3 비교부는 상기 검증 인에이블 신호를 기초로 상기 풀-다운 전압과 상기 제1 기준 전압을 비교하여 제3 비교 신호를 발생할 수 있다. 상기 제4 비교부는 상기 검증 인에이블 신호를 기초로 상기 풀-다운 전압과 상기 제2 기준 전압을 비교하여 제4 비교 신호를 발생할 수 있다. 상기 제2 검출 신호 발생부는 상기 검증 인에이블 신호, 상기 제3 비교 신호 및 상기 제4 비교 신호에 기초하여 상기 제2 검출 신호를 발생할 수 있다.
일 실시예에서, 상기 패스/페일 검출 회로는 기준 전압 발생부를 더 포함할 수 있다. 상기 기준 전압 발생부는 전원 전압, 접지 전압 및 상기 검증 인에이블 신호에 기초하여 상기 제1 기준 전압 및 상기 제2 기준 전압을 발생할 수 있다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 구동 방법에서는, 임피던스 조정 커맨드에 기초하여 비휘발성 메모리 장치의 데이터 입출력 단자에 대한 임피던스 조정 동작을 수행한다. 상기 임피던스 조정 동작이 정상적으로 수행되었는지 여부를 검증하는 임피던스 조정 검증 동작을 수행한다. 상기 임피던스 조정 검증 동작의 결과를 나타내는 검출 값을 저장부에 저장한다. 상기 임피던스 조정 커맨드가 수신된 이후에 수신되는 제1 커맨드에 기초하여 상기 검출 값을 출력한다. 상기 검출 값에 기초하여 상기 임피던스 조정 동작을 선택적으로 다시 수행한다.
상기 임피던스 조정 동작을 선택적으로 다시 수행하는데 있어서, 상기 임피던스 조정 동작이 정상적으로 수행되었음을 나타내는 제1 값과 상기 검출 값이 동일한 경우에, 상기 임피던스 조정 동작과 관련된 상기 비휘발성 메모리 장치의 동작이 종료될 수 있다. 상기 임피던스 조정 동작이 비정상적으로 수행되었음을 나타내는 제2 값과 상기 검출 값이 동일한 경우에, 상기 임피던스 조정 커맨드에 기초하여 상기 임피던스 조정 동작을 다시 수행할 수 있다.
상기 다른 목적을 달성하기 위해, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 임피던스 조정 회로, 패스/페일 검출 회로 및 저장부를 포함한다. 상기 임피던스 조정 회로는 임피던스 조정 커맨드에 기초하여 비휘발성 메모리 장치의 데이터 입출력 단자에 대한 임피던스 조정 동작을 수행한다. 상기 패스/페일 검출 회로는 데이터 독출 커맨드 또는 상기 임피던스 조정 커맨드에 기초하여 상기 임피던스 조정 동작이 정상적으로 수행되었는지 여부를 검증하는 임피던스 조정 검증 동작을 수행한다. 상기 저장부는 상기 임피던스 조정 검증 동작의 결과를 나타내는 검출 값을 저장하고, 상기 데이터 독출 커맨드 또는 상기 임피던스 조정 커맨드가 수신된 이후에 수신되는 제1 커맨드에 기초하여 상기 검출 값을 출력한다. 상기 비휘발성 메모리 장치는 상기 검출 값에 기초하여 상기 임피던스 조정 동작을 선택적으로 수행한다.
일 실시예에서, 상기 비휘발성 메모리 장치는 데이터를 저장하는 메모리 코어를 더 포함할 수 있다. 상기 데이터 독출 커맨드를 기초로 상기 임피던스 조정 검증 동작이 수행되어 상기 검출 값이 발생된 경우에, 상기 검출 값에 기초하여 상기 메모리 코어에 대한 데이터 독출 동작 또는 상기 임피던스 조정 동작이 선택적으로 수행될 수 있다.
일 실시예에서, 상기 임피던스 조정 커맨드를 기초로 상기 임피던스 조정 동작을 수행한 이후에 상기 임피던스 조정 검증 동작이 수행되어 상기 검출 값이 발생된 경우에, 상기 검출 값에 기초하여 상기 임피던스 조정 동작이 선택적으로 다시 수행될 수 있다.
상기와 같은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 구동 방법에서는, 데이터 입출력 단자에 대한 임피던스 조정 동작이 정상적으로 수행되었는지 여부를 검증하는 임피던스 조정 검증 동작을 수행할 수 있다. 구체적으로, 데이터 독출 동작을 수행하기 이전에 임피던스 조정 검증 동작을 먼저 수행하고 상기 검증 동작의 결과에 기초하여 데이터 독출 동작 또는 임피던스 조정 동작을 선택적으로 수행할 수 있으며, 임피던스 조정 동작을 수행한 이후에 임피던스 조정 검증 동작을 수행하고 상기 검증 동작의 결과에 기초하여 임피던스 조정 동작을 선택적으로 다시 수행할 수 있다. 따라서, 상기 구동 방법에 따라 동작하는 비휘발성 메모리 장치는 커맨드 오버헤드가 감소되고 데이터 처리량이 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 구동 방법을 나타내는 순서도이다.
도 2는 본 발명의 실시예들에 따른 구동 방법에 따라 동작하는 비휘발성 메모리 장치를 나타내는 블록도이다.
도 3은 도 2의 비휘발성 메모리 장치에 포함되는 임피던스 조정 회로의 일 예를 나타내는 도면이다.
도 4는 도 2의 비휘발성 메모리 장치의 포함되는 패스/페일 검출 회로의 일 예를 나타내는 도면이다.
도 5는 도 3의 임피던스 조정 회로 및 도 4의 패스/페일 검출 회로의 동작을 설명하기 위한 도면이다.
도 6은 도 1의 임피던스 조정 검증 동작을 수행하는 단계의 일 예를 나타내는 순서도이다.
도 7은 도 6의 제1 검증 동작을 수행하는 단계의 일 예를 나타내는 순서도이다.
도 8은 도 6의 제2 검증 동작을 수행하는 단계의 일 예를 나타내는 순서도이다.
도 9a 및 9b는 도 4의 패스/페일 검출 회로의 동작 및 도 6의 검출 값을 발생하는 단계를 설명하기 위한 도면들이다.
도 10은 도 1의 데이터 독출 동작 또는 임피던스 조정 동작을 선택적으로 수행하는 단계의 일 예를 나타내는 순서도이다.
도 11은 도 1의 비휘발성 메모리 장치의 구동 방법을 설명하기 위한 도면이다.
도 12는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 구동 방법을 나타내는 순서도이다.
도 13은 도 12의 비휘발성 메모리 장치의 구동 방법을 설명하기 위한 도면이다.
도 14는 도 12의 임피던스 조정 동작을 선택적으로 다시 수행하는 단계의 일 예를 나타내는 순서도이다.
도 15는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 16a, 16b 및 16c는 도 15의 비휘발성 메모리 장치에 포함되는 메모리 셀 어레이의 예들을 나타내는 도면들이다.
도 17은 본 발명의 실시예들에 따른 메모리 시스템이 메모리 카드에 응용된 예를 나타내는 도면이다.
도 18은 본 발명의 실시예들에 따른 메모리 시스템이 솔리드 스테이트 드라이브에 응용된 예를 나타내는 도면이다.
도 19는 본 발명의 실시예들에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 구동 방법을 나타내는 순서도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 구동 방법에서는, 데이터 독출 커맨드에 기초하여 임피던스 조정 검증 동작을 수행한다(단계 S100). 상기 임피던스 조정 검증 동작은, 상기 비휘발성 메모리 장치의 데이터 입출력 단자에 대한 임피던스 조정 동작이 정상적으로 수행되었는지 여부를 검증하는 동작을 나타낸다. 상기 임피던스 조정 동작은, 공정, 전압 및 온도(Process, Voltage and Temperature; PVT)의 변동에 무관하도록 상기 비휘발성 메모리 장치의 데이터 입출력 단자에 대한 출력 및/또는 종단 임피던스를 외부 저항을 이용하여 일정하게 조정하는 동작을 나타낸다. 단계 S100의 구체적인 예에 대해서는 도 4, 6, 7 및 8을 참조하여 보다 상세하게 설명하도록 한다.
상기 임피던스 조정 검증 동작의 결과를 나타내는 검출 값을 저장부에 저장한다(단계 S200). 상기 검출 값을 저장한 이후에, 제1 커맨드에 기초하여 상기 저장부에 저장된 상기 검출 값을 출력한다(단계 S300). 상기 제1 커맨드는 상기 데이터 독출 커맨드가 수신된 이후에 수신된다.
상기 검출 값에 기초하여 데이터 독출 동작 또는 상기 임피던스 조정 동작을 선택적으로 수행한다(단계 S400). 예를 들어, 상기 검출 값에 기초하여 상기 임피던스 조정 동작이 정상적으로 수행된 것으로 판단된 경우에는 상기 데이터 독출 동작을 수행하고, 상기 검출 값에 기초하여 상기 임피던스 조정 동작이 비정상적으로 수행된 것으로 판단된 경우에는 상기 임피던스 조정 동작을 수행할 수 있다. 단계 S400의 구체적인 예에 대해서는 도 10을 참조하여 보다 상세하게 설명하도록 한다.
본 발명의 실시예들에 따른 비휘발성 메모리 장치의 구동 방법에서는 임피던스 조정 검증 동작을 수행할 수 있다. 구체적으로, 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 구동 방법에서는 데이터 독출 동작을 수행하기 이전에 임피던스 조정 동작을 항상 수행하지 않으며, 데이터 독출 동작을 수행하기 이전에 임피던스 조정 검증 동작을 먼저 수행하고 상기 검증 동작의 결과에 기초하여 데이터 독출 동작 또는 임피던스 조정 동작을 선택적으로 수행할 수 있다. 따라서, 상기 구동 방법에 따라 동작하는 비휘발성 메모리 장치는 임피던스 조정 동작이 필요한 경우에만 임피던스 조정 커맨드를 수신함으로써, 상기 비휘발성 메모리 장치의 커맨드 오버헤드(overhead)가 감소되고 데이터 처리량(throughput)이 향상될 수 있다.
도 2는 본 발명의 실시예들에 따른 구동 방법에 따라 동작하는 비휘발성 메모리 장치를 나타내는 블록도이다.
도 2를 참조하면, 비휘발성 메모리 장치(10)는 제어 회로(100), 메모리 코어(200), 임피던스 조정 회로(300), 패스/페일 검출 회로(400), 저장부(500) 및 데이터 입출력 버퍼(600)를 포함한다. 일 실시예에서, 비휘발성 메모리 장치(10)는 플래시 메모리 장치일 수 있다. 다른 실시예에서, 비휘발성 메모리 장치(10)는 PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric random access memory) 등과 같은 임의의 비휘발성 메모리 장치일 수 있다.
제어 회로(100)는 비휘발성 메모리 장치(10)의 전반적인 동작을 제어할 수 있다. 제어 회로(100)는 외부의 메모리 컨트롤러(도 15의 810)로부터 커맨드 단자(101)를 통해 수신되는 커맨드들(RCMD, CMD1, CCMD)에 기초하여 비휘발성 메모리 장치(10)가 데이터 독출 동작, 데이터 기입 동작, 데이터 소거 동작, 임피던스 조정 동작 또는 임피던스 조정 검증 동작 등을 수행하도록 제어 신호들을 발생할 수 있다. 예를 들어, 제어 회로(100)는 데이터 독출 커맨드(RCMD)에 기초하여 독출 제어 신호(RCON)를 발생하고, 임피던스 조정 커맨드(CCMD)에 기초하여 임피던스 조정 인에이블 신호(ZQEN)를 발생하고, 데이터 독출 커맨드(RCMD) 또는 임피던스 조정 커맨드(CCMD)에 기초하여 검증 인에이블 신호(EDEN)를 발생하며, 제1 커맨드(CMD1)에 기초하여 출력 인에이블 신호(OEN)를 발생할 수 있다. 도시하지는 않았지만, 제어 회로(100)는 데이터 기입 커맨드 및 데이터 소거 커맨드에 기초하여 기입 제어 신호 및 소거 제어 신호를 발생할 수도 있다.
제어 회로(100)는 커맨드들(RCMD, CMD1, CCMD)을 저장하는 커맨드 레지스터(110)를 포함할 수 있다. 도 2에서는 커맨드 레지스터(110)가 제어 회로(100)의 내부에 배치되는 것으로 도시하였으나, 실시예에 따라서 상기 커맨드 레지스터는 상기 제어 회로의 외부에 배치될 수도 있다.
일 실시예에서, 데이터 독출 커맨드(RCMD)는 '00h'의 값을 가지는 커맨드일 수 있고, 제1 커맨드(CMD1)는 '70h'의 값을 가지는 커맨드일 수 있다. 임피던스 조정 커맨드(CCMD)는 'F9h'의 값을 가지는 ZQCL(ZQ Calibration Long) 커맨드 또는 'D9h'의 값을 가지는 ZQCS(ZQ Calibration Short) 커맨드일 수 있다.
메모리 코어(200)는 상기 기입 제어 신호에 기초하여 상기 메모리 컨트롤러로부터 제공되는 기입 데이터를 저장할 수 있다. 메모리 코어(200)는 독출 제어 신호(RCON)를 기초로 독출 데이터를 출력하여 상기 메모리 컨트롤러에 제공할 수 있다. 또한, 메모리 코어(200)는 상기 소거 제어 신호에 기초하여 저장된 데이터를 소거할 수도 있다. 도 15를 참조하여 후술하는 것처럼, 메모리 코어(200)는 메모리 셀 어레이, 로우 디코더 및 페이지 버퍼 등을 포함하여 구현될 수 있다.
임피던스 조정 회로(300)는 임피던스 조정 인에이블 신호(ZQEN)에 기초하여 상기 임피던스 조정 동작을 수행할 수 있다. 예를 들어, 상기 임피던스 조정 동작은 풀-업 임피던스 조정 동작 및 풀-다운 임피던스 조정 동작을 포함할 수 있다. 임피던스 조정 회로(300)는 상기 임피던스 조정 동작의 결과로서 풀-업 조정 코드(PUZQCD), 풀-다운 조정 코드(PDZQCD), 풀-업 전압(VPUZQ) 및 풀-다운 전압(VPDZQ)을 발생할 수 있다.
임피던스 조정 회로(300)는 ZQ 단자(301)를 통해 외부 저항(RZQ)과 연결될 수 있다. 외부 저항(RZQ)의 일단은 ZQ 단자(301)와 연결되고 타단은 접지 전압(VSS)과 연결될 수 있다.
패스/페일 검출 회로(400)는 검증 인에이블 신호(EDEN), 풀-업 전압(VPUZQ) 및 풀-다운 전압(VPDZQ)에 기초하여 상기 임피던스 조정 검증 동작을 수행할 수 있다. 예를 들어, 상기 임피던스 조정 검증 동작은 상기 풀-업 임피던스 조정 동작에 대한 제1 검증 동작 및 상기 풀-다운 임피던스 조정 동작에 대한 제2 검증 동작을 포함할 수 있다. 패스/페일 검출 회로(400)는 상기 임피던스 조정 검증 동작의 결과로서 제1 검출 신호(EDPU) 및 제2 검출 신호(EDPD)를 발생할 수 있다.
저장부(500)는 제1 검출 신호(EDPU) 및 제2 검출 신호(EDPD)에 기초하여 상기 임피던스 조정 검증 동작의 결과를 나타내는 검출 값(DV)을 저장하고, 출력 인에이블 신호(OEN)에 기초하여 검출 값(DV)을 출력할 수 있다. 예를 들어, 검출 값(DV)은 데이터 입출력 버퍼(600) 및 데이터 입출력 단자(601)를 통해 출력될 수 있다.
일 실시예에서, 저장부(500)는 비휘발성 메모리 장치(10)의 상태 레지스터(status register)일 수 있다. 이 경우, 검출 값(DV)은 상기 상태 레지스터의 상태 리드(status read) 값에 상응할 수 있다. 도 2에서는 저장부(500)가 비휘발성 메모리 장치(10)에 포함되는 별도의 구성요소인 것으로 도시하였으나, 실시예에 따라서, 저장부(500)는 제어 회로(100)의 내부에 배치되거나 비휘발성 메모리 장치(10)의 외부에 배치될 수도 있다.
데이터 입출력 버퍼(600)는 상기 메모리 컨트롤러로부터 데이터 입출력 단자(601)를 통해 제공되는 상기 기입 데이터를 메모리 코어(200)에 제공하고, 메모리 코어(200)로부터 출력되는 상기 독출 데이터를 데이터 입출력 단자(601)를 통해 상기 메모리 컨트롤러에 제공할 수 있다. 또한, 데이터 입출력 버퍼(600)는 풀-업 조정 코드(PUZQCD) 및 풀-다운 조정 코드(PDZQCD)에 기초하여 비휘발성 메모리 장치(10)의 데이터 입출력 단자(601)에 대한 출력 및/또는 종단 임피던스를 일정하게 유지할 수 있다. 데이터 입출력 버퍼(600)는 풀-업 조정 코드(PUZQCD) 및 풀-다운 조정 코드(PDZQCD)에 기초하여 상기 출력 및/또는 종단 임피던스를 조절하기 위한 풀-업 구동부(미도시) 및 풀-다운 구동부(미도시)를 포함할 수 있다.
도 2에서는 비휘발성 메모리 장치(10)가 하나의 데이터 입출력 버퍼(600) 및 하나의 데이터 입출력 단자(601)를 포함하는 것으로 도시하였지만, 실시예에 따라서, 비휘발성 메모리 장치(10)는 복수의 데이터 입출력 버퍼들 및 복수의 데이터 입출력 단자들을 포함할 수 있다. 또한 도시하지는 않았지만, 비휘발성 메모리 장치(10)는 전압 발생기, 어드레스 버퍼 등을 더 포함할 수 있다.
도 3은 도 2의 비휘발성 메모리 장치에 포함되는 임피던스 조정 회로의 일 예를 나타내는 도면이다.
도 3을 참조하면, 임피던스 조정 회로(300)는 제1 비교부(310), 풀-업 제어부(320), 제1 풀-업부(330), 제2 풀-업부(340), 제2 비교부(350), 풀-다운 제어부(360) 및 풀-다운부(370)를 포함할 수 있다.
제1 풀-업부(330)는 전원 전압(VCCQ)과 ZQ 단자(301) 사이에 연결되고, 외부 저항(RZQ)은 ZQ 단자(301)와 접지 전압(VSS) 사이에 연결될 수 있다. 제2 풀-업부(340)는 전원 전압(VCCQ)과 제1 노드(N1) 사이에 연결되고, 풀-다운부(370)는 제1 노드(N1)와 접지 전압(VSS) 사이에 연결될 수 있다. 다시 말하면, 제1 풀-업부(330) 및 외부 저항(RZQ)은 전원 전압(VCCQ)과 접지 전압(VSS) 사이에 직렬로 연결되고, 제2 풀-업부(340) 및 풀-다운부(370)는 전원 전압(VCCQ)과 접지 전압(VSS) 사이에 직렬로 연결될 수 있다.
제1 비교부(310)는 임피던스 조정 인에이블 신호(ZQEN)에 기초하여 ZQ 단자(301)의 전압과 기준 전압(VREF)을 비교할 수 있다. 예를 들어, 기준 전압(VREF)은 전원 전압(VCCQ)의 레벨의 절반(즉, VCCQ/2)에 상응할 수 있다.
풀-업 제어부(320) 및 제1 풀-업부(330)는 제1 비교부(310)의 출력에 기초하여 상기 풀-업 임피던스 조정 동작을 수행할 수 있다. 예를 들어, 풀-업 제어부(320)는 상기 제1 비교부(310)의 출력에 기초하여 풀-업 조정 코드(PUZQCD)를 제어하고, 풀-업 조정 코드(PUZQCD)에 기초하여 제1 풀-업부(330)의 임피던스가 조절될 수 있다. 이 때, 상기 ZQ 단자(301)의 전압과 기준 전압(VREF)이 같아질 때까지 풀-업 조정 코드(PUZQCD)의 값이 변경될 수 있다. 상기 ZQ 단자(301)의 전압과 기준 전압(VREF)이 같아지는 경우에, 풀-업 제어부(320)는 상기 풀-업 임피던스 조정 동작이 완료된 것으로 판단하고, 상기 ZQ 단자(301)의 전압과 기준 전압(VREF)이 같아지는 시점의 풀-업 조정 코드(PUZQCD)의 값을 최종 풀-업 조정 코드로서 출력하여 제2 풀-업부(340) 및 데이터 입출력 버퍼(도 2의 600)에 제공할 수 있다.
제2 풀-업부(340)는 제1 풀-업부(330)와 실질적으로 동일한 구성을 가질 수 있다. 풀-업 조정 코드(PUZQCD)에 기초하여 제2 풀-업부(340)의 임피던스가 조절될 수 있으며, 따라서 상기 제2 풀-업부(340)의 임피던스는 상기 제1 풀-업부(330)의 임피던스와 실질적으로 동일할 수 있다.
제2 비교부(350)는 임피던스 조정 인에이블 신호(ZQEN)에 기초하여 제1 노드(N1)의 전압과 기준 전압(VREF)을 비교할 수 있다.
풀-다운 제어부(360) 및 풀-다운부(370)는 제2 비교부(350)의 출력에 기초하여 상기 풀-다운 임피던스 조정 동작을 수행할 수 있다. 예를 들어, 풀-다운 제어부(360)는 상기 제2 비교부(350)의 출력에 기초하여 풀-다운 조정 코드(PDZQCD)를 제어하고, 풀-다운 조정 코드(PDZQCD)에 기초하여 풀-다운부(370)의 임피던스가 조절될 수 있다. 이 때, 상기 제1 노드(N1)의 전압과 기준 전압(VREF)이 같아질 때까지 풀-다운 조정 코드(PDZQCD)의 값이 변경될 수 있다. 상기 제1 노드(N1)의 전압과 기준 전압(VREF)이 같아지는 경우에, 풀-다운 제어부(360)는 상기 풀-다운 임피던스 조정 동작이 완료된 것으로 판단하고, 상기 제1 노드(N1)의 전압과 기준 전압(VREF)이 같아지는 시점의 풀-다운 조정 코드(PDZQCD)의 값을 최종 풀-다운 조정 코드로서 출력하여 데이터 입출력 버퍼(도 2의 600)에 제공할 수 있다.
상술한 바와 같이 풀-업 임피던스 조정 동작 및 풀-다운 임피던스 조정 동작을 포함하는 임피던스 조정 동작이 모두 완료된 경우에, 풀-업 조정 코드(PUZQCD), 풀-다운 조정 코드(PDZQCD), 풀-업 전압(VPUZQ) 및 풀-다운 전압(VPDZQ)이 출력될 수 있다. 풀-업 전압(VPUZQ)은 상기 ZQ 단자(301)의 전압에 상응하며, 풀-다운 전압(VPDZQ)은 상기 제1 노드(N1)의 전압에 상응할 수 있다.
도시하지는 않았지만, 제1 풀-업부(330), 제2 풀-업부(340) 및 풀-다운부(370)는 풀-업 조정 코드(PUZQCD) 또는 풀-다운 조정 코드(PDZQCD)에 기초하여 선택적으로 턴온되고 병렬 연결되는 복수의 트랜지스터들을 각각 포함하여 구현될 수도 있다. 실시예에 따라서, 제1 풀-업부(330), 제2 풀-업부(340) 및 풀-다운부(370)는 상기 복수의 트랜지스터들과 각각 연결되는 복수의 저항들을 더 포함하여 구현될 수도 있다. 또한 도시하지는 않았지만, 임피던스 조정 회로(300)는 기준 전압(VREF)을 발생하는 기준 전압 발생부를 더 포함할 수도 있다.
도 4는 도 2의 비휘발성 메모리 장치의 포함되는 패스/페일 검출 회로의 일 예를 나타내는 도면이다.
도 4를 참조하면, 패스/페일 검출 회로(400)는 제1 검증부(410) 및 제2 검증부(430)를 포함할 수 있다. 패스/페일 검출 회로(400)는 기준 전압 발생부(450)를 더 포함할 수 있다.
기준 전압 발생부(450)는 전원 전압(VCCQ), 접지 전압(VSS) 및 검증 인에이블 신호(EDEN)에 기초하여 제1 기준 전압(VREFH) 및 제2 기준 전압(VREFL)을 발생할 수 있다. 기준 전압 발생부(450)는 복수의 저항들(R11, R12, ..., R1n, R21, R22, ..., R2n) 및 트랜지스터(TR)를 포함할 수 있다. 복수의 저항들(R11, ..., R2n) 및 트랜지스터(TR)는 전원 전압(VCCQ)과 접지 전압(VSS) 사이에 직렬 연결될 수 있다. 트랜지스터(TR)는 검증 인에이블 신호(EDEN)에 기초하여 선택적으로 턴온될 수 있다.
일 실시예에서, 제1 기준 전압(VREFH) 및 제2 기준 전압(VREFL)은 상기 임피던스 조정 검증 동작의 정확도(accuracy)에 상응하는 값들을 가질 수 있다. 예를 들어, 상기 임피던스 조정 검증 동작의 정확도를 ㅁ 5%로 설정하고자 하는 경우에, 제1 기준 전압(VREFH)은 기준 전압(도 3의 VREF)(예를 들어, VCCQ/2)보다 5% 높은 레벨을 가지고 제2 기준 전압(VREFL)은 상기 기준 전압(예를 들어, VCCQ/2)보다 5% 낮은 레벨을 가지도록 설정될 수 있다. 제1 기준 전압(VREFH) 및 제2 기준 전압(VREFL)의 레벨들은 복수의 저항들(R11, ..., R2n)의 크기 및 개수에 기초하여 결정될 수 있다.
제1 검증부(410)는 풀-업 전압(VPUZQ)에 기초하여 상기 풀-업 임피던스 조정 동작에 대한 상기 제1 검증 동작을 수행할 수 있다. 예를 들어, 제1 검증부(410)는 제1 기준 전압(VREFH), 제2 기준 전압(VREFL), 풀-업 전압(VPUZQ) 및 검증 인에이블 신호(EDEN)에 기초하여 제1 검출 신호(EDPU)를 발생할 수 있다. 제1 검증부(410)는 제1 비교부(412), 제2 비교부(414) 및 제1 검출 신호 발생부(420)를 포함할 수 있다.
제1 비교부(412)는 검증 인에이블 신호(EDEN)를 기초로 풀-업 전압(VPUZQ)과 제1 기준 전압(VREFH)을 비교하여 제1 비교 신호(CS1)를 발생할 수 있다. 제2 비교부(414)는 검증 인에이블 신호(EDEN)를 기초로 풀-업 전압(VPUZQ)과 제2 기준 전압(VREFL)을 비교하여 제2 비교 신호(CS2)를 발생할 수 있다. 제1 검출 신호 발생부(420)는 검증 인에이블 신호(EDEN), 제1 비교 신호(CS1) 및 제2 비교 신호(CS2)에 기초하여 제1 검출 신호(EDPU)를 발생할 수 있다.
제1 검출 신호 발생부(420)는 제1 AND 게이트(422) 및 제1 플립플롭(424)을 포함할 수 있다. 제1 AND 게이트(422)는 제1 비교 신호(CS1) 및 제2 비교 신호(CS2)에 대한 AND 연산을 수행할 수 있다. 제1 플립플롭(424)은 제1 AND 게이트(422)의 출력 및 검증 인에이블 신호(EDEN)의 반전 신호(EDENB)에 기초하여 제1 검출 신호(EDPU)를 발생할 수 있다.
제2 검증부(430)는 풀-다운 전압(VPDZQ)에 기초하여 상기 풀-다운 임피던스 조정 동작에 대한 상기 제2 검증 동작을 수행할 수 있다. 예를 들어, 제2 검증부(430)는 제1 기준 전압(VREFH), 제2 기준 전압(VREFL), 풀-다운 전압(VPDZQ) 및 검증 인에이블 신호(EDEN)에 기초하여 제2 검출 신호(EDPD)를 발생할 수 있다. 제2 검증부(430)는 제3 비교부(432), 제4 비교부(434) 및 제2 검출 신호 발생부(440)를 포함할 수 있다.
제3 비교부(432)는 검증 인에이블 신호(EDEN)를 기초로 풀-다운 전압(VPDZQ)과 제1 기준 전압(VREFH)을 비교하여 제3 비교 신호(CS3)를 발생할 수 있다. 제4 비교부(434)는 검증 인에이블 신호(EDEN)를 기초로 풀-다운 전압(VPDZQ)과 제2 기준 전압(VREFL)을 비교하여 제4 비교 신호(CS4)를 발생할 수 있다. 제2 검출 신호 발생부(440)는 검증 인에이블 신호(EDEN), 제3 비교 신호(CS3) 및 제4 비교 신호(CS4)에 기초하여 제2 검출 신호(EDPD)를 발생할 수 있다.
제2 검출 신호 발생부(440)는 제2 AND 게이트(442) 및 제2 플립플롭(444)을 포함할 수 있다. 제2 AND 게이트(442)는 제3 비교 신호(CS3) 및 제4 비교 신호(CS4)에 대한 AND 연산을 수행할 수 있다. 제2 플립플롭(444)은 제2 AND 게이트(442)의 출력 및 검증 인에이블 신호(EDEN)의 반전 신호(EDENB)에 기초하여 제2 검출 신호(EDPD)를 발생할 수 있다.
도 5는 도 3의 임피던스 조정 회로 및 도 4의 패스/페일 검출 회로의 동작을 설명하기 위한 도면이다.
도 3, 4 및 5를 참조하면, 임피던스 조정 회로(300)는 임피던스 조정 구간(TCAL)에서 상기 임피던스 조정 동작을 수행할 수 있다. 예를 들어, 임피던스 조정 커맨드(CCMD)가 수신되어 임피던스 조정 인에이블 신호(ZQEN)가 활성화되는 경우에 임피던스 조정 구간(TCAL)이 시작되며, 이에 따라 상기 풀-업 임피던스 조정 동작 및 상기 풀-다운 임피던스 조정 동작이 수행될 수 있다. 상기 풀-업 임피던스 조정 동작 및 상기 풀-다운 임피던스 조정 동작이 정상적으로 완료되는 경우에, 풀-업 전압(VPUZQ) 및 풀-다운 전압(VPDZQ)은 기준 전압(VREF)에 인접하는 레벨들을 가질 수 있다.
패스/페일 검출 회로(400)는 검증 구간(TVR)에서 상기 임피던스 조정 검증 동작을 수행할 수 있다. 예를 들어, 데이터 독출 커맨드(RCMD)가 수신되어 검증 인에이블 신호(EDEN)가 활성화되는 경우에(도 1의 실시예) 또는 임피던스 조정 커맨드(CCMD)가 수신되어 임피던스 조정 인에이블 신호(ZQEN)가 활성화되고 그 후에 검증 인에이블 신호(EDEN)가 활성화되는 경우에(도 12의 실시예) 검증 구간(TVR)이 시작되며, 이에 따라 상기 제1 검증 동작 및 상기 제2 검증 동작이 수행될 수 있다. 도 5에 도시된 것처럼 풀-업 전압(VPUZQ) 및 풀-다운 전압(VPDZQ)이 모두 제1 기준 전압(VREFH)과 제2 기준 전압(VREFL) 사이의 레벨들을 가지는 경우에, 상기 풀-업 임피던스 조정 동작 및 상기 풀-다운 임피던스 조정 동작이 정상적으로 수행된 것으로 판단될 수 있다.
도시하지는 않았지만, 풀-업 전압(VPUZQ) 및 풀-다운 전압(VPDZQ) 중 적어도 하나가 제1 기준 전압(VREFH)보다 크거나 제2 기준 전압(VREFL)보다 작은 레벨을 가지는 경우에, 상기 풀-업 임피던스 조정 동작 및 상기 풀-다운 임피던스 조정 동작 중 적어도 하나가 비정상적으로 수행된 것으로 판단될 수 있다.
도 6은 도 1의 임피던스 조정 검증 동작을 수행하는 단계의 일 예를 나타내는 순서도이다.
도 1, 2 및 6을 참조하면, 상기 임피던스 조정 검증 동작을 수행하는데 있어서(단계 S100), 풀-업 전압(VPUZQ)에 기초하여 상기 제1 검증 동작을 수행하고(단계 S110), 풀-다운 전압(VPDZQ)에 기초하여 상기 제2 검증 동작을 수행하며(단계 S130), 상기 제1 검증 동작의 결과 및 상기 제2 검증 동작의 결과에 기초하여 검출 값(DV)을 발생할 수 있다(단계 S150).
예를 들어, 비휘발성 메모리 장치(10)가 데이터 독출 커맨드(RCMD)를 수신하는 경우에, 제어 회로(100)는 데이터 독출 커맨드(RCMD)에 기초하여 검증 인에이블 신호(EDEN)를 활성화시킬 수 있다. 패스/페일 검출 회로(400)는 활성화된 검증 인에이블 신호(EDEN)에 기초하여 상기 제1 검증 동작 및 상기 제2 검증 동작을 수행하고, 상기 제1 검증 동작의 결과 및 상기 제2 검증 동작의 결과로서 제1 검출 신호(EDPU) 및 제2 검출 신호(EDPD)를 발생할 수 있다. 제1 검출 신호(EDPU) 및 제2 검출 신호(EDPD)에 기초하여 상기 임피던스 조정 검증 동작의 결과를 나타내는 검출 값(DV)이 발생되며, 저장부(500)는 검출 값(DV)을 저장할 수 있다.
한편, 도 2를 참조하여 상술한 것처럼, 비휘발성 메모리 장치(10)가 데이터 독출 커맨드(RCMD)를 수신하고 그 후에 제1 커맨드(CMD1)를 수신하는 경우에, 제어 회로(100)는 제1 커맨드(CMD1)에 기초하여 출력 인에이블 신호(OEN)를 활성화시킬 수 있으며, 저장부(500)는 활성화된 출력 인에이블 신호(OEN)에 기초하여 검출 값(DV)을 출력할 수 있다. 예를 들어, 검출 값(DV)은 데이터 입출력 버퍼(600) 및 데이터 입출력 단자(601)를 통해 출력될 수 있다.
도 7은 도 6의 제1 검증 동작을 수행하는 단계의 일 예를 나타내는 순서도이다. 도 8은 도 6의 제2 검증 동작을 수행하는 단계의 일 예를 나타내는 순서도이다.
도 4, 6 및 7을 참조하면, 상기 제1 검증 동작을 수행하는데 있어서(S110), 제1 비교부(412)는 활성화된 검증 인에이블 신호(EDEN)를 기초로 풀-업 전압(VPUZQ)과 제1 기준 전압(VREFH)을 비교하여 제1 비교 신호(CS1)를 발생할 수 있다(단계 S112). 제2 비교부(414)는 활성화된 검증 인에이블 신호(EDEN)를 기초로 풀-업 전압(VPUZQ)과 제2 기준 전압(VREFL)을 비교하여 제2 비교 신호(CS2)를 발생할 수 있다(단계 S114). 제1 검출 신호 발생부(420)는 검증 인에이블 신호(EDEN), 제1 비교 신호(CS1) 및 제2 비교 신호(CS2)에 기초하여 제1 검출 신호(EDPU)를 발생할 수 있다(단계 S116).
도 4, 6 및 8을 참조하면, 상기 제2 검증 동작을 수행하는데 있어서(단계 S130), 제3 비교부(432)는 활성화된 검증 인에이블 신호(EDEN)를 기초로 풀-다운 전압(VPDZQ)과 제1 기준 전압(VREFH)을 비교하여 제3 비교 신호(CS3)를 발생할 수 있다(단계 S132). 제4 비교부(434)는 활성화된 검증 인에이블 신호(EDEN)를 기초로 풀-다운 전압(VPDZQ)과 제2 기준 전압(VREFL)을 비교하여 제4 비교 신호(CS4)를 발생할 수 있다(단계 S134). 제2 검출 신호 발생부(440)는 검증 인에이블 신호(EDEN), 제3 비교 신호(CS3) 및 제4 비교 신호(CS4)에 기초하여 제2 검출 신호(EDPD)를 발생할 수 있다(단계 S136).
도 9a 및 9b는 도 4의 패스/페일 검출 회로의 동작 및 도 6의 검출 값을 발생하는 단계를 설명하기 위한 도면들이다. 도 9a는 상기 임피던스 조정 동작이 정상적으로 수행된 경우를 나타내고, 도 9b는 상기 임피던스 조정 동작이 비정상적으로 수행된 경우를 나타낸다.
도 4, 6, 9a 및 9b를 참조하면, 검증 인에이블 신호(EDEN)가 활성화되는 검증 구간(TVR)에서 상기 임피던스 조정 검증 동작이 수행될 수 있다. 상기 임피던스 조정 검증 동작이 수행된 이후에 검증 인에이블 신호(EDEN)가 비활성화되면 검증 인에이블 신호(EDEN)의 반전 신호(EDENB)가 활성화되며, 검증 인에이블 신호(EDEN)의 반전 신호(EDENB)의 상승 에지에 응답하여 제1 검출 신호(EDPU) 및 제2 검출 신호(EDPD)의 논리 레벨이 결정될 수 있다.
도 9a의 실시예에서는, 상기 임피던스 조정 동작이 정상적으로 수행됨에 따라, 풀-업 전압(VPUZQ) 및 풀-다운 전압(VPDZQ)이 모두 제1 기준 전압(VREFH)과 제2 기준 전압(VREFL) 사이의 레벨들을 가질 수 있다. 이 경우, 제1 내지 제4 비교 신호들(CS1, CS2, CS3, CS4)이 모두 논리 하이 레벨을 가지고, 상기 제1 및 제2 AND 게이트들(422, 442)의 출력들 또한 모두 논리 하이 레벨을 가질 수 있다. 결과적으로, 검증 인에이블 신호(EDEN)의 반전 신호(EDENB)가 활성화되는 경우에, 제1 및 제2 검출 신호들(EDPU, EDPD)은 모두 논리 하이 레벨을 가질 수 있다. 따라서, 상기 임피던스 조정 동작이 정상적으로 수행되었음을 나타내는 제1 값(예를 들어, '0')과 동일한 검출 값(DV)이 발생될 수 있다.
도 9b의 실시예에서는, 상기 임피던스 조정 동작 중 상기 풀-다운 임피던스 조정 동작이 비정상적으로 수행됨에 따라, 풀-업 전압(VPUZQ)은 제1 기준 전압(VREFH)과 제2 기준 전압(VREFL) 사이의 레벨을 가지지만 풀-다운 전압(VPDZQ)이 제1 기준 전압(VREFH)보다 크거나 제2 기준 전압(VREFL)보다 작은 레벨을 가질 수 있다. 이 경우, 제1 및 제2 비교 신호들(CS1, CS2)은 논리 하이 레벨을 가지며 상기 제1 AND 게이트(422)의 출력은 논리 하이 레벨을 가지지만, 제3 및 제4 비교 신호들(CS3, CS4) 중 하나는 논리 로우 레벨을 가지며 상기 제2 AND 게이트(442)의 출력은 논리 로우 레벨을 가질 수 있다. 결과적으로, 검증 인에이블 신호(EDEN)의 반전 신호(EDENB)가 활성화되는 경우에, 제1 검출 신호(EDPU)는 논리 하이 레벨을 가지고 제2 검출 신호(EDPD)는 논리 로우 레벨을 가질 수 있다. 따라서, 상기 임피던스 조정 동작이 비정상적으로 수행되었음을 나타내는 제2 값(예를 들어, '1')과 동일한 검출 값(DV)이 발생될 수 있다.
도시하지는 않았지만, 풀-다운 전압(VPDZQ)은 제1 기준 전압(VREFH)과 제2 기준 전압(VREFL) 사이의 레벨을 가지지만 풀-업 전압(VPUZQ)이 제1 기준 전압(VREFH)보다 크거나 제2 기준 전압(VREFL)보다 작은 레벨을 가지는 경우에(즉, 상기 임피던스 조정 동작 중 상기 풀-업 임피던스 조정 동작이 비정상적으로 수행된 경우에), 또는 풀-업 전압(VPUZQ) 및 풀-다운 전압(VPDZQ)이 모두 제1 기준 전압(VREFH)보다 크거나 제2 기준 전압(VREFL)보다 작은 레벨들을 가지는 경우에 즉, 상기 풀-업 및 풀-다운 임피던스 조정 동작들이 모두 비정상적으로 수행된 경우에), 상기 임피던스 조정 동작이 비정상적으로 수행되었음을 나타내는 상기 제2 값과 동일한 검출 값(DV)이 발생될 수 있다.
도 10은 도 1의 데이터 독출 동작 또는 임피던스 조정 동작을 선택적으로 수행하는 단계의 일 예를 나타내는 순서도이다.
도 1, 2 및 10을 참조하면, 상기 데이터 독출 동작 또는 상기 임피던스 조정 동작을 선택적으로 수행하는데 있어서(단계 S400), 검출 값(DV)이 상기 제1 값(예를 들어, '0')과 동일한지 또는 상기 제2 값(예를 들어, '1')과 동일한지 여부를 판단할 수 있다(단계 S410). 예를 들어, 검출 값(DV)은 데이터 입출력 단자(601)를 통해 출력되며, 외부의 메모리 컨트롤러(도 15의 810)는 검출 값(DV)이 상기 제1 값 또는 상기 제2 값에 상응하는지 여부를 판단할 수 있다. 상기 제1 값은 상기 임피던스 조정 동작이 정상적으로 수행되었음을 나타낼 수 있고, 상기 제2 값은 상기 임피던스 조정 동작이 비정상적으로 수행되었음을 나타낼 수 있다.
검출 값(DV)이 상기 제1 값과 동일한 경우에(단계 S410: 예), 데이터 독출 커맨드(RCMD)에 기초하여 상기 데이터 독출 동작을 수행할 수 있다(단계 S430). 예를 들어, 비휘발성 메모리 장치(10)는 상기 메모리 컨트롤러로부터 데이터 독출 커맨드(RCMD)를 수신하고, 제어 회로(100)는 데이터 독출 커맨드(RCMD)에 기초하여 독출 제어 신호(RCON)를 활성화시키며, 메모리 코어(200)는 활성화된 독출 제어 신호(RCON)를 기초로 독출 데이터를 출력하여 상기 메모리 컨트롤러에 제공할 수 있다.
검출 값(DV)이 상기 제2 값과 동일한 경우에(단계 S410: 아니오), 임피던스 조정 커맨드(CCMD)에 기초하여 상기 임피던스 조정 동작을 수행할 수 있다(단계 S450). 예를 들어, 비휘발성 메모리 장치(10)는 상기 메모리 컨트롤러로부터 임피던스 조정 커맨드(CCMD)를 수신하고, 제어 회로(100)는 임피던스 조정 커맨드(CCMD)에 기초하여 임피던스 조정 인에이블 신호(ZQEN)를 활성화시키며, 임피던스 조정 회로(300)는 활성화된 임피던스 조정 인에이블 신호(ZQEN)에 기초하여 상기 임피던스 조정 동작을 수행할 수 있다.
일 실시예에서, 검출 값(DV)이 상기 제2 값과 동일하여 상기 임피던스 조정 동작이 수행된 이후에, 상기 임피던스 조정 검증 동작을 수행하는 단계(S100), 상기 검출 값을 상기 저장부에 저장하는 단계(S200), 상기 검출 값을 출력하는 단계(S300) 및 상기 데이터 독출 동작 또는 상기 임피던스 조정 동작을 선택적으로 수행하는 단계(S400)가 다시 수행될 수 있다. 이 경우, 상기 임피던스 조정 검증 동작을 다시 수행하는데 있어서, 즉 단계 S100을 다시 수행하는데 있어서, 데이터 독출 커맨드(RCMD)의 수신은 생략될 수 있다.
도 11은 도 1의 비휘발성 메모리 장치의 구동 방법을 설명하기 위한 도면이다. 도 11에서, DQ는 커맨드의 입력에 따른 어드레스 및/또는 데이터의 입출력을 나타내고, R/nB는 비휘발성 메모리 장치(10)의 상태(예를 들어, 레디(ready) 상태 또는 비지(busy) 상태)를 나타내는 신호, 즉 레디/비지 신호일 수 있다.
도 1, 2 및 11을 참조하면, 비휘발성 메모리 장치(10)가 데이터 독출 커맨드(RCMD)(예를 들어, '00h')를 수신하면, 먼저 데이터 독출 동작을 위한 어드레스(ADDR)를 메모리 코어(200)에 제공할 수 있다. 이후에 비휘발성 메모리 장치(10)가 커맨드(CMD0)(예를 들어, '20h', '30h', '40h' 또는 '50h')를 수신하면, 어드레스(ADDR)에 상응하는 독출 데이터(RDATA)가 메모리 코어(200)의 메모리 셀 어레이에서 주변 영역(예를 들어, 페이지 버퍼)으로 전달(transfer)될 수 있다. 이후에 비휘발성 메모리 장치(10)가 제1 커맨드(CMD1)(예를 들어, '70h')를 수신하면, 저장부(500)(예를 들어, 상태 레지스터)에 저장된 상태 리드 값(SR)(예를 들어, 검출 값(DV))이 출력될 수 있다. 이후에 비휘발성 메모리 장치(10)가 데이터 독출 커맨드(RCMD)(예를 들어, '00h')를 다시 수신하면, 독출 데이터(RDATA)가 출력될 수 있다.
본 발명의 실시예들에 따른 비휘발성 메모리 장치의 구동 방법에서는, 데이터 독출 커맨드(RCMD)가 최초에 수신된 이후부터 제1 커맨드(CMD1)가 수신되기 이전까지의 임의의 시간 동안에 상기 임피던스 조정 검증 동작이 수행되며, 제1 커맨드(CMD1)가 수신된 이후에 출력되는 상태 리드 값(SR)이 상기 임피던스 조정 검증 동작의 결과를 나타내는 검출 값(DV)에 상응할 수 있다.
일 실시예에서, 상기 임피던스 조정 검증 동작은 어드레스(ADDR)에 상응하는 독출 데이터(RDATA)가 상기 메모리 셀 어레이에서 상기 주변 영역으로 전달되는 구간을 나타내는 제1 구간(tR) 동안에 수행될 수 있다. 다시 말하면, 상기 임피던스 조정 검증 동작은 비휘발성 메모리 장치(10)가 데이터 독출 커맨드(RCMD)를 수신한 이후 및 레디/비지 신호(R/nB)가 논리 로우 레벨을 가짐으로써 비휘발성 메모리 장치(10)가 비지 상태를 가지는 동안에 수행될 수 있다.
다른 실시예에서, 상기 임피던스 조정 검증 동작은 제1 구간(tR)이 종료되고 비휘발성 메모리 장치(10)가 제1 커맨드(CMD1)를 수신하기 이전까지의 구간을 나타내는 제2 구간(tRR) 동안에 수행될 수 있다. 다시 말하면, 상기 임피던스 조정 검증 동작은 비휘발성 메모리 장치(10)가 데이터 독출 커맨드(RCMD)를 수신한 이후, 비휘발성 메모리 장치(10)가 비지 상태에서 레디 상태로 돌아온 이후 및 비휘발성 메모리 장치(10)가 제1 커맨드(CMD1)를 수신하기 이전에 수행될 수 있다.
또 다른 실시예에서, 상기 임피던스 조정 검증 동작은 비휘발성 메모리 장치(10)가 데이터 독출 커맨드(RCMD)를 수신한 이후 및 비휘발성 메모리 장치(10)가 비지 상태를 가지기 이전의 임의의 구간 동안에 수행될 수도 있다.
한편 도 11에서, tWB는 커맨드(CMD0)가 수신된 후에 비휘발성 메모리 장치(10)가 비지 상태를 가질 때까지 소요되는 시간을 나타내며, tWHR은 커맨드(CMD1, RCMD)가 수신된 후에 데이터 입출력 단자(601)를 통해 데이터(SR, RDATA)가 출력될 때까지 소요되는 시간을 나타낼 수 있다.
도 12는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 구동 방법을 나타내는 순서도이다.
도 12를 참조하면, 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 구동 방법에서는, 임피던스 조정 커맨드에 기초하여 임피던스 조정 동작을 수행한다(단계 S1100). 상기 임피던스 조정 동작은, PVT의 변동에 무관하도록 상기 비휘발성 메모리 장치의 데이터 입출력 단자에 대한 출력 및/또는 종단 임피던스를 외부 저항을 이용하여 일정하게 조정하는 동작을 나타낸다.
상기 임피던스 조정 동작을 수행한 이후에, 임피던스 조정 검증 동작을 수행한다(단계 S1200). 상기 임피던스 조정 검증 동작은, 상기 비휘발성 메모리 장치의 데이터 입출력 단자에 대한 상기 임피던스 조정 동작이 정상적으로 수행되었는지 여부를 검증하는 동작을 나타낸다.
상기 임피던스 조정 검증 동작의 결과를 나타내는 검출 값을 저장부에 저장한다(단계 S1300). 상기 검출 값을 저장한 이후에, 제1 커맨드에 기초하여 상기 저장부에 저장된 상기 검출 값을 출력한다(단계 S1400). 상기 제1 커맨드는 상기 임피던스 조정 커맨드가 수신된 이후에 수신된다. 단계 S1300 및 S1400은 도 1의 단계 S200 및 S300과 각각 실질적으로 동일할 수 있다.
상기 검출 값에 기초하여 상기 임피던스 조정 동작을 선택적으로 다시 수행한다(단계 S1500). 예를 들어, 상기 임피던스 조정 동작이 정상적으로 수행된 것으로 판단된 경우에는 상기 임피던스 조정 동작과 관련된 상기 비휘발성 메모리 장치의 동작이 종료되고, 상기 임피던스 조정 동작이 비정상적으로 수행된 것으로 판단된 경우에는 상기 임피던스 조정 동작을 다시 수행할 수 있다. 단계 S1500의 구체적인 예에 대해서는 도 14를 참조하여 보다 상세하게 설명하도록 한다.
본 발명의 실시예들에 따른 비휘발성 메모리 장치의 구동 방법에서는 임피던스 조정 검증 동작을 수행할 수 있다. 구체적으로, 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 구동 방법에서는 임피던스 조정 동작을 수행한 이후에 임피던스 조정 검증 동작을 수행하고 상기 검증 동작의 결과에 기초하여 임피던스 조정 동작을 선택적으로 다시 수행할 수 있다. 따라서 상기 구동 방법에 따라 동작하는 비휘발성 메모리 장치는 커맨드 오버헤드가 감소되고 데이터 처리량이 향상될 수 있다.
도 13은 도 12의 비휘발성 메모리 장치의 구동 방법을 설명하기 위한 도면이다.
도 2, 12 및 13을 참조하면, 상기 임피던스 조정 동작을 수행하는데 있어서(단계 S1100), 임피던스 조정 회로(300)는 임피던스 조정 구간(TCAL)에서 상기 임피던스 조정 동작을 수행할 수 있다. 예를 들어, 비휘발성 메모리 장치(10)가 임피던스 조정 커맨드(CCMD)(예를 들어, 'F9h' 또는 'D9h')를 수신하는 경우에, 제어 회로(100)는 임피던스 조정 인에이블 신호(ZQEN)를 활성화시키고 이에 따라 임피던스 조정 구간(TCAL)이 시작되며, 임피던스 조정 회로(300)는 도 3을 참조하여 상술한 상기 풀-업 임피던스 조정 동작 및 상기 풀-다운 임피던스 조정 동작을 수행할 수 있다.
상기 임피던스 조정 검증 동작을 수행하는데 있어서(단계 S1200), 패스/페일 검출 회로(400)는 검증 구간(TVR)에서 상기 임피던스 조정 검증 동작을 수행할 수 있다. 예를 들어, 상기 임피던스 조정 동작이 수행된 이후에 제어 회로(100)는 검증 인에이블 신호(EDEN)를 활성화시키고 이에 따라 검증 구간(TVR)이 시작되며, 패스/페일 검출 회로(400)는 도 4, 6, 7 및 8을 참조하여 상술한 상기 제1 검증 동작 및 상기 제2 검증 동작을 수행할 수 있다.
상기 임피던스 조정 검증 동작이 수행된 이후에 검증 인에이블 신호(EDEN)가 비활성화되면 검증 인에이블 신호(EDEN)의 반전 신호(EDENB)가 활성화되며, 검증 인에이블 신호(EDEN)의 반전 신호(EDENB)의 상승 에지에 응답하여 제1 검출 신호(EDPU) 및 제2 검출 신호(EDPD)의 논리 레벨이 결정될 수 있다. 도 13의 실시예에서는, 상기 임피던스 조정 동작이 정상적으로 수행됨에 따라, 풀-업 전압(VPUZQ) 및 풀-다운 전압(VPDZQ)이 모두 제1 기준 전압(VREFH)과 제2 기준 전압(VREFL) 사이의 레벨들을 가지며, 제1 및 제2 검출 신호들(EDPU, EDPD)은 모두 논리 하이 레벨을 가질 수 있다. 따라서, 상기 임피던스 조정 동작이 정상적으로 수행되었음을 나타내는 상기 제1 값(예를 들어, '0')과 동일한 검출 값(DV)이 발생될 수 있다. 검출 값(DV)은 저장부(500)에 저장되며, 이후에 비휘발성 메모리 장치(10)가 제1 커맨드(CMD1)(예를 들어, '70h')를 수신하면, 저장부(500)에 저장된 검출 값(DV)이 출력될 수 있다.
도시하지는 않았지만, 상기 임피던스 조정 동작이 비정상적으로 수행된 경우에, 풀-업 전압(VPUZQ) 및 풀-다운 전압(VPDZQ) 중 적어도 하나가 제1 기준 전압(VREFH)보다 크거나 제2 기준 전압(VREFL)보다 작은 레벨을 가지고, 제1 및 제2 검출 신호들(EDPU, EDPD) 중 적어도 하나가 논리 로우 레벨을 가지며, 따라서 상기 임피던스 조정 동작이 비정상적으로 수행되었음을 나타내는 상기 제2 값(예를 들어, '1')과 동일한 검출 값(DV)이 발생될 수 있다.
도 14는 도 12의 임피던스 조정 동작을 선택적으로 다시 수행하는 단계의 일 예를 나타내는 순서도이다.
도 2, 12 및 14를 참조하면, 상기 임피던스 조정 동작을 선택적으로 다시 수행하는데 있어서(단계 S1500), 검출 값(DV)이 상기 제1 값(예를 들어, '0')과 동일한지 또는 상기 제2 값(예를 들어, '1')과 동일한지 여부를 판단할 수 있다(단계 S1510). 예를 들어, 검출 값(DV)은 데이터 입출력 단자(601)를 통해 출력되며, 외부의 메모리 컨트롤러(도 15의 810)는 검출 값(DV)이 상기 제1 값 또는 상기 제2 값에 상응하는지 여부를 판단할 수 있다. 상기 제1 값은 상기 임피던스 조정 동작이 정상적으로 수행되었음을 나타낼 수 있고, 상기 제2 값은 상기 임피던스 조정 동작이 비정상적으로 수행되었음을 나타낼 수 있다.
검출 값(DV)이 상기 제1 값과 동일한 경우에(단계 S1510: 예), 상기 임피던스 조정 동작이 더 이상 필요하지 않으므로, 상기 임피던스 조정 동작과 관련된 비휘발성 메모리 장치(10)의 동작이 종료될 수 있다.
검출 값(DV)이 상기 제2 값과 동일한 경우에(단계 S1510: 아니오), 임피던스 조정 커맨드(CCMD)에 기초하여 상기 임피던스 조정 동작을 다시 수행할 수 있다(단계 S1530). 예를 들어, 비휘발성 메모리 장치(10)는 상기 메모리 컨트롤러로부터 임피던스 조정 커맨드(CCMD)를 다시 수신하고, 제어 회로(100)는 임피던스 조정 커맨드(CCMD)에 기초하여 임피던스 조정 인에이블 신호(ZQEN)를 다시 활성화시키며, 임피던스 조정 회로(300)는 활성화된 임피던스 조정 인에이블 신호(ZQEN)에 기초하여 상기 임피던스 조정 동작을 다시 수행할 수 있다.
일 실시예에서, 검출 값(DV)이 상기 제2 값과 동일하여 상기 임피던스 조정 동작이 다시 수행된 이후에, 상기 임피던스 조정 검증 동작을 수행하는 단계(S1200), 상기 검출 값을 상기 저장부에 저장하는 단계(S1300), 상기 검출 값을 출력하는 단계(S1400) 및 상기 임피던스 조정 동작을 선택적으로 다시 수행하는 단계(S1500)가 다시 수행될 수 있다.
도 15는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 15를 참조하면, 메모리 시스템(800)은 메모리 컨트롤러(810) 및 비휘발성 메모리 장치(820)를 포함한다.
비휘발성 메모리 장치(820)는 제어 회로(821), 메모리 코어(822), 임피던스 조정 회로(831), 패스/페일 검출 회로(832), 저장부(833) 및 데이터 입출력 버퍼(834)를 포함할 수 있다.
도 15의 제어 회로(821), 메모리 코어(822), 임피던스 조정 회로(831), 패스/페일 검출 회로(832), 저장부(833) 및 데이터 입출력 버퍼(834)는 도 2의 제어 회로(100), 메모리 코어(200), 임피던스 조정 회로(300), 패스/페일 검출 회로(400), 저장부(500) 및 데이터 입출력 버퍼(600)와 각각 실질적으로 동일할 수 있다.
메모리 코어(822)는 데이터 독출 동작, 데이터 기입 동작, 데이터 소거 동작 등을 수행할 수 있다. 메모리 코어(822)는 메모리 셀 어레이(823), 로우 디코더(828) 및 페이지 버퍼(829)를 포함할 수 있다.
메모리 셀 어레이(823)는 복수의 워드 라인들 및 복수의 비트 라인들에 각각 연결되는 복수의 메모리 셀들을 포함한다. 도 16a, 16b 및 16c를 참조하여 후술하는 바와 같이, 상기 복수의 메모리 셀들은 각각 NAND 또는 NOR 플래시 메모리 셀들일 수 있으며, 2차원 어레이(array) 구조 또는 3차원 수직 어레이 구조로 배열될 수 있다.
일 실시예에서, 상기 복수의 메모리 셀들은 복수의 데이터 비트들을 저장하는 멀티 레벨 메모리 셀(Multi Level memory Cell; MLC)들 또는 하나의 데이터 비트를 저장하는 싱글 레벨 메모리 셀(single level memory cell; SLC)들일 수 있다. 상기 복수의 메모리 셀들이 상기 멀티 레벨 메모리 셀들인 경우에, 상기 데이터 기입 동작을 수행하는데 있어서 쉐도우 프로그램 방식, 리프로그램 방식 또는 온칩 버퍼드 프로그램 방식과 같은 다양한 프로그램 방식이 적용될 수 있다.
로우 디코더(828)는 상기 복수의 워드 라인들에 연결되고, 로우 어드레스에 응답하여 상기 복수의 워드 라인들 중 적어도 하나를 선택할 수 있다.
페이지 버퍼 회로(829)는 상기 복수의 비트 라인들에 연결되고, 메모리 셀 어레이(823)에 프로그램 될 기입 데이터를 저장하거나 혹은 메모리 셀 어레이(823)로부터 감지된 독출 데이터를 저장한다. 즉, 페이지 버퍼 회로(829)는 비휘발성 메모리 장치(820)의 동작 모드에 따라 기입 드라이버로서 또는 감지 증폭기로서 동작할 수 있다. 예를 들어, 페이지 버퍼 회로(829)는 데이터 기입 모드에서 기입 드라이버로서 동작하고, 데이터 독출 모드에서 감지 증폭기로서 동작할 수 있다.
임피던스 조정 회로(831)는 임피던스 조정 동작을 수행할 수 있다. 패스/페일 검출 회로(832)는 임피던스 조정 검증 동작을 수행할 수 있다. 저장부(833)는 상기 임피던스 조정 검증 동작의 결과를 나타내는 검출 값을 저장할 수 있다. 데이터 입출력 버퍼(834)는 메모리 셀 어레이(822)에 기입될 데이터를 메모리 컨트롤러(810)부터 수신하고, 메모리 셀 어레이(822)로부터 독출된 데이터를 메모리 컨트롤러(810)로 전송할 수 있다. 또한 데이터 입출력 버퍼(834)는 상기 검출 값을 출력할 수 있다.
제어 회로(821)는 상기와 같은 데이터 기입, 소거 및 독출 동작을 수행하도록 메모리 코어(822) 및 데이터 입출력 버퍼(834)를 제어할 수 있다. 또한, 제어 회로(821)는 상기 임피던스 조정 동작 및 상기 임피던스 조정 검증 동작을 수행하도록 임피던스 조정 회로(831), 패스/페일 검출 회로(832) 및 저장부(833)를 제어할 수 있다.
비휘발성 메모리 장치(820)는 데이터 입출력 단자에 대한 임피던스 조정 동작이 정상적으로 수행되었는지 여부를 검증하는 임피던스 조정 검증 동작을 수행하도록 구현될 수 있다. 구체적으로, 비휘발성 메모리 장치(820)는 데이터 독출 동작을 수행하기 이전에 임피던스 조정 검증 동작을 먼저 수행하고 상기 검증 동작의 결과에 기초하여 데이터 독출 동작 또는 임피던스 조정 동작을 선택적으로 수행할 수도 있고, 임피던스 조정 동작을 수행한 이후에 임피던스 조정 검증 동작을 수행하고 상기 검증 동작의 결과에 기초하여 임피던스 조정 동작을 선택적으로 다시 수행할 수도 있다. 따라서, 비휘발성 메모리 장치(820)의 커맨드 오버헤드가 감소되고 데이터 처리량이 향상될 수 있다.
메모리 컨트롤러(810)는 비휘발성 메모리 장치(820)를 제어할 수 있다. 메모리 컨트롤러(810)는 외부의 호스트(미도시)와 비휘발성 메모리 장치(820) 사이의 데이터 교환을 제어할 수 있다. 메모리 컨트롤러(810)는 중앙 처리 장치(Central Processing Unit; CPU)와 같은 프로세서(811), 버퍼 메모리(812), 호스트 인터페이스(813), 메모리 인터페이스(814), ECC(Error Checking & Correction) 블록(815)을 포함할 수 있다.
프로세서(811)는 상기 데이터 교환을 위한 동작을 수행할 수 있다. 일 실시예에서, 버퍼 메모리(812)는 SRAM(Static Random Access Memory)으로 구현될 수 있다. 다른 실시예에서, 버퍼 메모리(812)는 DRAM(Dynamic Random Access Memory), PRAM, FRAM, RRAM, MRAM 등으로 구현될 수 있다. 실시예에 따라서, 버퍼 메모리(812)는 메모리 컨트롤러(810)의 내부 또는 외부에 위치할 수 있다.
호스트 인터페이스(813)는 상기 호스트와 연결되고, 메모리 인터페이스(814)는 비휘발성 메모리 장치(820)와 연결된다. 프로세서(811)는 호스트 인터페이스(813)를 통하여 상기 호스트와 통신할 수 있다. 예를 들어, 호스트 인터페이스(813)는 USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신하도록 구성될 수 있다. 또한, 프로세서(811)는 메모리 인터페이스(814)를 통하여 비휘발성 메모리 장치(820)와 통신할 수 있다.
ECC 블록(815)은 상기 호스트로부터 제공된 데이터를 ECC 인코딩하여 비휘발성 메모리 장치(820)에 제공하고, 비휘발성 메모리 장치(820)로부터 독출된 데이터를 ECC 디코딩하여 상기 호스트에 제공할 수 있다. 일 실시예에서, ECC 블록(815)은 BCH(Bose-Chaudhuri-Hocquenghem) 코드를 이용하여 ECC 인코딩 및 ECC 디코딩을 수행할 수 있다. 다른 실시예에서, ECC 블록(815)은 LDPC(Low Density Parity Check) 코드를 이용하여 ECC 인코딩 및 ECC 디코딩을 수행할 수 있다. 또 다른 실시예에서, ECC 블록(815)은 터보 코드(Turbo Code), 리드-솔로몬 코드(Reed-Solomon Code), 컨벌류션 코드(Convolution Code), RSC(Recursive Systematic Code), TCM(Trellis-Coded Modulation), BCM(Block Coded Modulation) 등의 부호화된 변조(Coded Modulation), 또는 다른 에러 정정 코드를 이용하여 ECC 인코딩 및 ECC 디코딩을 수행할 수 있다.
실시예에 따라서, 메모리 컨트롤러(810)가 비휘발성 메모리 장치(820)에 빌트-인(built-in)되어 구현되거나, 메모리 컨트롤러(810) 및 비휘발성 메모리 장치(820)가 각각 별도의 칩으로 구현될 수 있다.
메모리 시스템(800)은 메모리 카드(memory card), 솔리드 스테이트 드라이브(solid state drive) 등과 같은 형태로 구현될 수 있다. 비휘발성 메모리 장치(820), 메모리 컨트롤러(810), 및/또는 메모리 시스템(800)은 다양한 형태들의 패키지를 이용하여 구현될 수 있는데, 예를 들어, PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지를 이용하여 구현될 수 있다.
도 16a, 16b 및 16c는 도 15의 비휘발성 메모리 장치에 포함되는 메모리 셀 어레이의 예들을 나타내는 도면들이다.
도 16a는 NOR형 플래시 메모리 장치에 포함되는 메모리 셀 어레이의 일 예를 나타내는 회로도이고, 도 16b는 NAND형 플래시 메모리 장치에 포함되는 메모리 셀 어레이의 일 예를 나타내는 회로도이며, 도 16c는 수직형 플래시 메모리 장치에 포함되는 메모리 셀 어레이의 일 예를 나타내는 회로도이다.
도 16a를 참조하면, 메모리 셀 어레이(823a)는 복수의 메모리 셀(MC1)들을 포함할 수 있다. 동일한 열에 배열된 메모리 셀(MC1)들은 비트 라인들(BL(1), ..., BL(m)) 중 하나와 공통 소스 라인(CSL) 사이에 병렬로 배치될 수 있으며, 동일한 행에 배열된 메모리 셀(MC1)들은 워드 라인들(WL(1), WL(2), ..., WL(n)) 중 하나에 공통으로 연결될 수 있다. 예를 들어, 제1 열에 배열된 메모리 셀들은 제1 비트 라인(WL(1))과 공통 소스 라인(CSL) 사이에 병렬로 배치될 수 있다. 제1 행에 배열된 메모리 셀들의 게이트 전극들은 제1 워드 라인(WL(1))에 공통으로 연결될 수 있다. 메모리 셀(MC1)들은 워드 라인들(WL(1), ..., WL(n))에 인가되는 전압의 레벨에 따라 제어될 수 있다. 메모리 셀 어레이(823a)를 포함하는 NOR형 플래시 메모리 장치는 바이트(byte) 단위 또는 워드(word) 단위로 기입 동작 및 독출 동작을 수행하며, 블록(block, 824) 단위로 소거 동작을 수행할 수 있다.
도 16b를 참조하면, 메모리 셀 어레이(823b)는 스트링 선택 트랜지스터(SST)들, 접지 선택 트랜지스터(GST)들 및 메모리 셀(MC2)들을 포함할 수 있다. 스트링 선택 트랜지스터(SST)들은 비트 라인들(BL(1), ..., BL(m))에 연결되고, 접지 선택 트랜지스터(GST)들은 공통 소스 라인(CSL)에 연결될 수 있다. 동일한 열에 배열된 메모리 셀(MC2)들은 비트 라인들(BL(1), ..., BL(m)) 중 하나와 공통 소스 라인(CSL) 사이에 직렬로 배치될 수 있으며, 동일한 행에 배열된 메모리 셀(MC2)들은 워드 라인들(WL(1), WL(2), WL(3), ..., WL(n-1), WL(n)) 중 하나에 공통으로 연결될 수 있다. 즉, 스트링 선택 트랜지스터(SST)들과 접지 선택 트랜지스터(GST)들 사이에 메모리 셀(MC2)들이 직렬로 연결될 수 있으며, 스트링 선택 라인(SSL)과 접지 선택 라인(GSL) 사이에는 16개, 32개 또는 64개의 복수의 워드 라인들이 배열될 수 있다.
스트링 선택 트랜지스터(SST)들은 스트링 선택 라인(SSL)에 연결되어, 스트링 선택 라인(SSL)으로부터 인가되는 전압의 레벨에 따라 제어될 수 있고, 접지 선택 트랜지스터(GST)들은 접지 선택 라인(GSL)에 연결되어, 접지 선택 라인(GSL)으로부터 인가되는 전압의 레벨에 따라 제어될 수 있다. 메모리 셀(MC2)들은 워드 라인들(WL(1), ..., WL(n))에 인가되는 전압의 레벨에 따라 제어될 수 있다.
메모리 셀 어레이(823b)를 포함하는 NAND형 플래시 메모리 장치는 페이지(page, 825) 단위로 기입 동작 및 독출 동작을 수행하며, 블록(826) 단위로 소거 동작을 수행할 수 있다. 한편, 실시예에 따라서, 페이지 버퍼들은 각각 짝수 비트 라인과 홀수 비트 라인이 하나씩 연결될 수 있다. 이 경우, 짝수 비트 라인들은 짝수 페이지를 형성하고, 홀수 비트 라인들은 홀수 페이지를 형성하며, 메모리 셀(MC2)들에 대한 기입 동작은 짝수 페이지와 홀수 페이지가 번갈아 가며 순차적으로 수행될 수 있다.
도 16c를 참조하면, 메모리 셀 어레이(823c)는 수직 구조를 가지는 복수의 스트링(827)들을 포함할 수 있다. 스트링(827)은 제2 방향(D2)을 따라 복수 개로 형성되어 스트링 열을 형성할 수 있으며, 상기 스트링 열은 제3 방향(D3)을 따라 복수 개로 형성되어 스트링 어레이를 형성할 수 있다. 복수의 스트링(827)들은 비트 라인들(BL(1), ..., BL(m))과 공통 소스 라인(CSL) 사이에 제1 방향(D1)을 따라 직렬로 배치되는 접지 선택 트랜지스터(GSTV)들, 메모리 셀(MC3)들 및 스트링 선택 트랜지스터(SSTV)들을 각각 포함할 수 있다.
접지 선택 트랜지스터(GSTV)들은 접지 선택 라인들(GSL11, GSL12, ..., GSLi1, GSLi2)에 각각 연결되고, 스트링 선택 트랜지스터(SSTV)들은 스트링 선택 라인들(SSL11, SSL12, ..., SSLi1, SSLi2)에 각각 연결될 수 있다. 동일한 층에 배열되는 메모리 셀(MC3)들은 워드 라인들(WL(1), WL(2), ..., WL(n-1), WL(n)) 중 하나에 공통으로 연결될 수 있다. 접지 선택 라인들(GSL11, ..., GSLi2) 및 스트링 선택 라인들(SSL11, ..., SSLi2)은 제2 방향(D2)으로 연장되며 제3 방향(D3)을 따라 복수 개로 형성될 수 있다. 워드 라인들(WL(1), ..., WL(n))은 제2 방향(D2)으로 연장되며 제1 방향(D1) 및 제3 방향(D3)을 따라 복수 개로 형성될 수 있다. 비트 라인들(BL(1), ..., BL(m))은 제3 방향(D3)으로 연장되며 제2 방향(D2)을 따라 복수 개로 형성될 수 있다. 메모리 셀(MC3)들은 워드 라인들(WL(1), ..., WL(n))에 인가되는 전압의 레벨에 따라 제어될 수 있다.
메모리 셀 어레이(823c)를 포함하는 수직형 플래시 메모리 장치는 NAND 플래시 메모리 셀들을 포함하므로, NAND형 플래시 메모리 장치와 마찬가지로 페이지 단위로 기입 동작 및 독출 동작을 수행하며, 블록 단위로 소거 동작을 수행한다.
실시예에 따라서, 하나의 스트링(827)에 포함되는 두 개의 스트링 선택 트랜지스터들은 하나의 스트링 선택 라인에 연결되고 하나의 스트링에 포함되는 두 개의 접지 선택 트랜지스터들은 하나의 접지 선택 라인에 연결되도록 구현될 수도 있다. 또한, 실시예에 따라서, 하나의 스트링은 하나의 스트링 선택 트랜지스터 및 하나의 접지 선택 트랜지스터를 포함하여 구현될 수도 있다.
도 17은 본 발명의 실시예들에 따른 메모리 시스템이 메모리 카드에 응용된 예를 나타내는 도면이다.
도 17을 참조하면, 메모리 카드(900)는 복수의 접속 핀들(910), 메모리 컨트롤러(920) 및 비휘발성 메모리 장치(930)를 포함한다.
호스트(미도시)와 메모리 카드(900) 사이의 신호들이 송수신되도록 복수의 접속 핀들(910)은 상기 호스트에 연결될 수 있다. 복수의 접속 핀들(910)은 클록 핀, 커맨드 핀, 데이터 핀 및/또는 리셋 핀을 포함할 수 있다.
메모리 컨트롤러(920)는, 상기 호스트로부터 데이터를 수신하고, 상기 수신된 데이터를 비휘발성 메모리 장치(930)에 저장할 수 있다. 한편, 도시하지는 않았지만, 메모리 카드(900)는 상기 데이터를 임시 저장하는 적어도 하나의 휘발성 메모리 장치를 더 포함할 수도 있다.
비휘발성 메모리 장치(930)는 데이터 입출력 단자에 대한 임피던스 조정 동작이 정상적으로 수행되었는지 여부를 검증하는 임피던스 조정 검증 동작을 수행하도록 구현될 수 있다. 구체적으로, 비휘발성 메모리 장치(930)는 데이터 독출 동작을 수행하기 이전에 임피던스 조정 검증 동작을 먼저 수행하고 상기 검증 동작의 결과에 기초하여 데이터 독출 동작 또는 임피던스 조정 동작을 선택적으로 수행할 수도 있고, 임피던스 조정 동작을 수행한 이후에 임피던스 조정 검증 동작을 수행하고 상기 검증 동작의 결과에 기초하여 임피던스 조정 동작을 선택적으로 다시 수행할 수도 있다. 따라서, 비휘발성 메모리 장치(930)의 커맨드 오버헤드가 감소되고 데이터 처리량이 향상될 수 있다.
예를 들어, 메모리 카드(900)는 멀티미디어 카드(MultiMedia Card; MMC), 임베디드 멀티미디어 카드(embedded MultiMedia Card; eMMC), 하이브리드 임베디드 멀티미디어 카드(hybrid embedded MultiMedia Card; hybrid eMMC), SD(Secure Digital) 카드, 마이크로 SD 카드, 메모리 스틱(Memory Stick), ID 카드, PCMCIA(Personal Computer Memory Card International Association) 카드, 칩 카드(Chip Card), USB 카드, 스마트 카드(Smart Card), CF 카드(Compact Flash Card)등과 같은 메모리 카드일 수 있다.
실시예에 따라서, 메모리 카드(900)는 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular), 스마트 폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console) 등과 같은 호스트에 장착될 수 있다.
도 18은 본 발명의 실시예들에 따른 메모리 시스템이 솔리드 스테이트 드라이브에 응용된 예를 나타내는 도면이다.
도 18을 참조하면, 솔리드 스테이트 드라이브(Solid State Drive; SSD, 1000)는 메모리 컨트롤러(1010) 및 복수의 비휘발성 메모리 장치들(1020)을 포함한다.
메모리 컨트롤러(1010)는, 호스트(미도시)로부터 데이터를 수신하고, 상기 수신된 데이터를 복수의 비휘발성 메모리 장치들(1020)에 저장할 수 있다. 한편, 도시하지는 않았지만, 솔리드 스테이트 드라이브(1000)는 상기 데이터를 임시 저장하는 적어도 하나의 휘발성 메모리 장치를 더 포함할 수도 있다.
복수의 비휘발성 메모리 장치들(1020) 각각은 데이터 입출력 단자에 대한 임피던스 조정 동작이 정상적으로 수행되었는지 여부를 검증하는 임피던스 조정 검증 동작을 수행하도록 구현될 수 있다. 구체적으로, 비휘발성 메모리 장치들(1020) 각각은 데이터 독출 동작을 수행하기 이전에 임피던스 조정 검증 동작을 먼저 수행하고 상기 검증 동작의 결과에 기초하여 데이터 독출 동작 또는 임피던스 조정 동작을 선택적으로 수행할 수도 있고, 임피던스 조정 동작을 수행한 이후에 임피던스 조정 검증 동작을 수행하고 상기 검증 동작의 결과에 기초하여 임피던스 조정 동작을 선택적으로 다시 수행할 수도 있다. 따라서, 비휘발성 메모리 장치들(1020)의 커맨드 오버헤드가 감소되고 데이터 처리량이 향상될 수 있다.
실시예에 따라서, SSD(1000)는 컴퓨터, 노트북, 핸드폰, 스마트 폰, MP3 플레이어, 피디에이, 피엠피, 디지털 TV, 디지털 카메라, 포터블 게임 콘솔 등과 같은 호스트에 장착될 수 있다.
도 19는 본 발명의 실시예들에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 19를 참조하면, 컴퓨팅 시스템(1100)은 프로세서(1110), 메모리 장치(1120), 사용자 인터페이스(1130), 버스(1150) 및 메모리 시스템(1160)을 포함한다. 실시예에 따라서, 컴퓨팅 시스템(1100)은 베이스밴드 칩 셋(baseband chipset)과 같은 모뎀(1140)을 더 포함할 수 있다.
프로세서(1110)는 특정 계산들 또는 태스크들을 실행할 수 있다. 예를 들어, 프로세서(1110)는 마이크로프로세서 또는 중앙 처리 장치(CPU)일 수 있다. 프로세서(1110)는 어드레스 버스, 제어 버스 및/또는 데이터 버스와 같은 버스(1150)를 통하여 메모리 장치(1120)에 연결될 수 있다. 예를 들어, 메모리 장치(1120)는 DRAM, 모바일 DRAM, SRAM, PRAM, FRAM, RRAM 및/또는 MRAM으로 구현될 수 있다. 또한, 프로세서(1110)는 주변 구성요소 상호연결(peripheral component interconnect, PCI) 버스와 같은 확장 버스에 연결될 수 있다. 이에 따라, 프로세서(1110)는 키보드 또는 마우스와 같은 하나 이상의 입력 장치, 프린터 또는 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함하는 사용자 인터페이스(1130)를 제어할 수 있다. 모뎀(1140)은 외부 장치와 무선으로 데이터를 송수신할 수 있다.
메모리 시스템(1160)의 비휘발성 메모리 장치들(1180)에는 프로세서(1110)에 의해 처리된 데이터 또는 모뎀(1140)을 통하여 수신된 데이터 등이 메모리 컨트롤러(1170)를 통해 저장될 수 있다. 비휘발성 메모리 장치들(1180)은 본 발명의 실시예들에 따른 구동 방법에 따라 동작함으로써, 커맨드 오버헤드가 감소되고 데이터 처리량이 향상될 수 있다.
실시예에 따라서, 컴퓨팅 시스템(1100)은 동작 전압을 공급하기 위한 파워 서플라이를 더 포함할 수 있다. 또한, 실시예에 따라서, 컴퓨팅 시스템(1100)은 응용 칩셋(application chipset), 카메라 이미지 프로세서(camera image processor, CIS) 등을 더 포함할 수 있다.
본 발명은 플래시 메모리 장치와 같은 비휘발성 메모리 장치, 및 이를 포함하는 다양한 장치 및 시스템에 적용될 수 있다. 따라서, 본 발명은 비휘발성 메모리 장치를 구비하는 메모리 카드, 솔리드 스테이트 드라이브, 컴퓨터, 노트북, 핸드폰, 스마트 폰, MP3 플레이어, 피디에이, 피엠피, 디지털 TV, 디지털 카메라, 포터블 게임 콘솔 등과 같은 전자 기기에 확대 적용될 수 있을 것이다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (20)

  1. 데이터 독출 커맨드에 기초하여, 비휘발성 메모리 장치의 데이터 입출력 단자에 대한 임피던스 조정 동작이 정상적으로 수행되었는지 여부를 검증하는 임피던스 조정 검증 동작을 수행하는 단계;
    상기 임피던스 조정 검증 동작의 결과를 나타내는 검출 값을 저장부에 저장하는 단계;
    상기 데이터 독출 커맨드가 수신된 이후에 수신되는 제1 커맨드에 기초하여, 상기 검출 값을 출력하는 단계; 및
    상기 검출 값에 기초하여, 데이터 독출 동작 또는 상기 임피던스 조정 동작을 선택적으로 수행하는 단계를 포함하는 비휘발성 메모리 장치의 구동 방법.
  2. 제 1 항에 있어서, 상기 데이터 독출 동작 또는 상기 임피던스 조정 동작을 선택적으로 수행하는 단계는,
    상기 임피던스 조정 동작이 정상적으로 수행되었음을 나타내는 제1 값과 상기 검출 값이 동일한 경우에, 상기 데이터 독출 커맨드에 기초하여 상기 데이터 독출 동작을 수행하는 단계; 및
    상기 임피던스 조정 동작이 비정상적으로 수행되었음을 나타내는 제2 값과 상기 검출 값이 동일한 경우에, 임피던스 조정 커맨드에 기초하여 상기 임피던스 조정 동작을 수행하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 구동 방법.
  3. 제 2 항에 있어서,
    상기 검출 값이 상기 제2 값과 동일하여 상기 임피던스 조정 동작이 수행된 이후에, 상기 임피던스 조정 검증 동작을 수행하는 단계, 상기 검출 값을 상기 저장부에 저장하는 단계, 상기 검출 값을 출력하는 단계 및 상기 데이터 독출 동작 또는 상기 임피던스 조정 동작을 선택적으로 수행하는 단계가 다시 수행되는 것을 특징으로 하는 비휘발성 메모리 장치의 구동 방법.
  4. 제 1 항에 있어서,
    상기 비휘발성 메모리 장치의 데이터 입출력 단자를 통하여 상기 검출 값이 출력되는 것을 특징으로 하는 비휘발성 메모리 장치의 구동 방법.
  5. 제 1 항에 있어서,
    상기 데이터 독출 커맨드를 수신한 이후 및 상기 비휘발성 메모리 장치가 비지(busy) 상태를 가지는 동안에 상기 임피던스 조정 검증 동작이 수행되는 것을 특징으로 하는 비휘발성 메모리 장치의 구동 방법.
  6. 제 1 항에 있어서,
    상기 데이터 독출 커맨드를 수신한 이후, 상기 비휘발성 메모리 장치가 비지(busy) 상태에서 레디(ready) 상태로 돌아온 이후 및 상기 제1 커맨드를 수신하기 이전에 상기 임피던스 조정 검증 동작이 수행되는 것을 특징으로 하는 비휘발성 메모리 장치의 구동 방법.
  7. 제 1 항에 있어서,
    상기 임피던스 조정 동작은 풀-업 임피던스 조정 동작 및 풀-다운 임피던스 조정 동작을 포함하고, 상기 임피던스 조정 검증 동작은 상기 풀-업 임피던스 조정 동작에 대한 제1 검증 동작 및 상기 풀-다운 임피던스 조정 동작에 대한 제2 검증 동작을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 구동 방법.
  8. 제 1 항에 있어서, 상기 임피던스 조정 검증 동작을 수행하는 단계는,
    상기 비휘발성 메모리 장치에 포함되는 임피던스 조정 회로에서 출력되는 풀-업 전압에 기초하여 제1 검증 동작을 수행하는 단계;
    상기 임피던스 조정 회로에서 출력되는 풀-다운 전압에 기초하여 제2 검증 동작을 수행하는 단계; 및
    상기 제1 검증 동작의 결과 및 상기 제2 검증 동작의 결과에 기초하여 상기 검출 값을 발생하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 구동 방법.
  9. 제 8 항에 있어서, 상기 제1 검증 동작을 수행하는 단계는,
    상기 풀-업 전압과 제1 기준 전압을 비교하여 제1 비교 신호를 발생하는 단계;
    상기 풀-업 전압과 제2 기준 전압을 비교하여 제2 비교 신호를 발생하는 단계; 및
    상기 제1 비교 신호 및 상기 제2 비교 신호에 기초하여 제1 검출 신호를 발생하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 구동 방법.
  10. 제 9 항에 있어서, 상기 제2 검증 동작을 수행하는 단계는,
    상기 풀-다운 전압과 상기 제1 기준 전압을 비교하여 제3 비교 신호를 발생하는 단계;
    상기 풀-다운 전압과 상기 제2 기준 전압을 비교하여 제4 비교 신호를 발생하는 단계; 및
    상기 제3 비교 신호 및 상기 제4 비교 신호에 기초하여 제2 검출 신호를 발생하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 구동 방법.
  11. 제 1 항에 있어서, 상기 비휘발성 메모리 장치는,
    상기 임피던스 조정 동작을 수행하는 임피던스 조정 회로; 및
    상기 임피던스 조정 검증 동작을 수행하는 패스/페일(pass/fail) 검출 회로를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 구동 방법.
  12. 제 11 항에 있어서, 상기 패스/페일 검출 회로는,
    제1 기준 전압, 제2 기준 전압 및 상기 임피던스 조정 회로에서 출력되는 풀-업 전압에 기초하여 제1 검출 신호를 발생하는 제1 검증부; 및
    상기 제1 기준 전압, 상기 제2 기준 전압 및 상기 임피던스 조정 회로에서 출력되는 풀-다운 전압에 기초하여 제2 검출 신호를 발생하는 제2 검증부를 포함하고,
    상기 제1 검출 신호 및 상기 제2 검출 신호에 기초하여 상기 검출 값이 상기 저장부에 저장되는 것을 특징으로 하는 비휘발성 메모리 장치의 구동 방법.
  13. 제 12 항에 있어서, 상기 제1 검증부는,
    검증 인에이블 신호를 기초로 상기 풀-업 전압과 상기 제1 기준 전압을 비교하여 제1 비교 신호를 발생하는 제1 비교부;
    상기 검증 인에이블 신호를 기초로 상기 풀-업 전압과 상기 제2 기준 전압을 비교하여 제2 비교 신호를 발생하는 제2 비교부; 및
    상기 검증 인에이블 신호, 상기 제1 비교 신호 및 상기 제2 비교 신호에 기초하여 상기 제1 검출 신호를 발생하는 제1 검출 신호 발생부를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 구동 방법.
  14. 제 13 항에 있어서, 상기 제2 검증부는,
    상기 검증 인에이블 신호를 기초로 상기 풀-다운 전압과 상기 제1 기준 전압을 비교하여 제3 비교 신호를 발생하는 제3 비교부;
    상기 검증 인에이블 신호를 기초로 상기 풀-다운 전압과 상기 제2 기준 전압을 비교하여 제4 비교 신호를 발생하는 제4 비교부; 및
    상기 검증 인에이블 신호, 상기 제3 비교 신호 및 상기 제4 비교 신호에 기초하여 상기 제2 검출 신호를 발생하는 제2 검출 신호 발생부를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 구동 방법.
  15. 제 13 항에 있어서, 상기 패스/페일 검출 회로는,
    전원 전압, 접지 전압 및 상기 검증 인에이블 신호에 기초하여 상기 제1 기준 전압 및 상기 제2 기준 전압을 발생하는 기준 전압 발생부를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 구동 방법.
  16. 임피던스 조정 커맨드에 기초하여, 비휘발성 메모리 장치의 데이터 입출력 단자에 대한 임피던스 조정 동작을 수행하는 단계;
    상기 임피던스 조정 동작이 정상적으로 수행되었는지 여부를 검증하는 임피던스 조정 검증 동작을 수행하는 단계;
    상기 임피던스 조정 검증 동작의 결과를 나타내는 검출 값을 저장부에 저장하는 단계;
    상기 임피던스 조정 커맨드가 수신된 이후에 수신되는 제1 커맨드에 기초하여, 상기 검출 값을 출력하는 단계; 및
    상기 검출 값에 기초하여, 상기 임피던스 조정 동작을 선택적으로 다시 수행하는 단계를 포함하는 비휘발성 메모리 장치의 구동 방법.
  17. 제 16 항에 있어서, 상기 임피던스 조정 동작을 선택적으로 다시 수행하는 단계는,
    상기 임피던스 조정 동작이 정상적으로 수행되었음을 나타내는 제1 값과 상기 검출 값이 동일한 경우에, 상기 임피던스 조정 동작과 관련된 상기 비휘발성 메모리 장치의 동작이 종료되는 단계; 및
    상기 임피던스 조정 동작이 비정상적으로 수행되었음을 나타내는 제2 값과 상기 검출 값이 동일한 경우에, 상기 임피던스 조정 커맨드에 기초하여 상기 임피던스 조정 동작을 다시 수행하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 구동 방법.
  18. 임피던스 조정 커맨드에 기초하여 비휘발성 메모리 장치의 데이터 입출력 단자에 대한 임피던스 조정 동작을 수행하는 임피던스 조정 회로;
    데이터 독출 커맨드 또는 상기 임피던스 조정 커맨드에 기초하여 상기 임피던스 조정 동작이 정상적으로 수행되었는지 여부를 검증하는 임피던스 조정 검증 동작을 수행하는 패스/페일 검출 회로; 및
    상기 임피던스 조정 검증 동작의 결과를 나타내는 검출 값을 저장하고, 상기 데이터 독출 커맨드 또는 상기 임피던스 조정 커맨드가 수신된 이후에 수신되는 제1 커맨드에 기초하여 상기 검출 값을 출력하는 저장부를 포함하고,
    상기 검출 값에 기초하여 상기 임피던스 조정 동작을 선택적으로 수행하는 비휘발성 메모리 장치.
  19. 제 18 항에 있어서,
    데이터를 저장하는 메모리 코어를 더 포함하고,
    상기 데이터 독출 커맨드를 기초로 상기 임피던스 조정 검증 동작이 수행되어 상기 검출 값이 발생된 경우에, 상기 검출 값에 기초하여 상기 메모리 코어에 대한 데이터 독출 동작 또는 상기 임피던스 조정 동작이 선택적으로 수행되는 것을 특징으로 하는 비휘발성 메모리 장치.
  20. 제 18 항에 있어서,
    상기 임피던스 조정 커맨드를 기초로 상기 임피던스 조정 동작을 수행한 이후에 상기 임피던스 조정 검증 동작이 수행되어 상기 검출 값이 발생된 경우에, 상기 검출 값에 기초하여 상기 임피던스 조정 동작이 선택적으로 다시 수행되는 것을 특징으로 하는 비휘발성 메모리 장치.
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101678933B1 (ko) * 2014-11-18 2016-12-07 삼성전자주식회사 스토리지 장치 및 스토리지 장치의 동작 방법
US9766831B2 (en) 2015-10-14 2017-09-19 Micron Technology, Inc. Apparatuses and methods for arbitrating a shared terminal for calibration of an impedance termination
KR102451996B1 (ko) 2016-03-31 2022-10-07 삼성전자주식회사 기준 전압의 셀프 트레이닝을 수행하는 수신 인터페이스 회로 및 이를 포함하는 메모리 시스템
US10003335B2 (en) * 2016-08-25 2018-06-19 SK Hynix Inc. Data transmission device, and semiconductor device and system including the same
JP2018045743A (ja) * 2016-09-13 2018-03-22 東芝メモリ株式会社 半導体装置及びメモリシステム
US10348270B2 (en) * 2016-12-09 2019-07-09 Micron Technology, Inc. Apparatuses and methods for calibrating adjustable impedances of a semiconductor device
JP2018163719A (ja) 2017-03-24 2018-10-18 東芝メモリ株式会社 半導体デバイス
US10193711B2 (en) 2017-06-22 2019-01-29 Micron Technology, Inc. Timing based arbitration methods and apparatuses for calibrating impedances of a semiconductor device
US10530617B2 (en) 2017-08-07 2020-01-07 Micron Technology, Inc. Programmable channel equalization for multi-level signaling
US10425260B2 (en) 2017-08-07 2019-09-24 Micron Technology, Inc. Multi-level signaling in memory with wide system interface
US10277435B2 (en) 2017-08-07 2019-04-30 Micron Technology, Inc. Method to vertically align multi-level cells
US10447512B2 (en) 2017-08-07 2019-10-15 Micron Technology, Inc. Channel equalization for multi-level signaling
US10277441B2 (en) * 2017-08-07 2019-04-30 Micron Technology, Inc. Uniformity between levels of a multi-level signal
US10615798B2 (en) 2017-10-30 2020-04-07 Micron Technology, Inc. Apparatuses and methods for identifying memory devices of a semiconductor device sharing an external resistance
US10205451B1 (en) 2018-01-29 2019-02-12 Micron Technology, Inc. Methods and apparatuses for dynamic step size for impedance calibration of a semiconductor device
KR102649322B1 (ko) * 2018-05-25 2024-03-20 삼성전자주식회사 메모리 장치, 메모리 시스템, 및 메모리 장치의 동작 방법
US10747245B1 (en) 2019-11-19 2020-08-18 Micron Technology, Inc. Apparatuses and methods for ZQ calibration
US11398289B2 (en) 2020-01-27 2022-07-26 Stmicroelectronics International N.V. Memory calibration device, system and method
US11024353B1 (en) * 2020-04-24 2021-06-01 Western Digital Technologies, Inc. Mechanism to improve driver capability with fine tuned calibration resistor
KR20220005813A (ko) * 2020-07-07 2022-01-14 삼성전자주식회사 캘리브레이션 제어 회로 및 이를 포함하는 메모리 장치
CN111933205B (zh) * 2020-08-04 2023-02-24 西安紫光国芯半导体有限公司 Zq校准器、zq校准方法以及多通道存储器

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110102073A1 (en) 2009-11-05 2011-05-05 Elpida Memory, Inc. Semiconductor device, system with semiconductor device, and calibration method
US20110115509A1 (en) 2009-11-18 2011-05-19 Samsung Electronics Co., Ltd. Semiconductor Devices Including Design for Test Capabilities and Semiconductor Modules and Test Systems Including Such Devices
US20110193590A1 (en) 2010-02-05 2011-08-11 Elpida Memory, Inc. Semiconductor device and circuit board having the semiconductor device mounted thereon

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3640800B2 (ja) 1998-05-25 2005-04-20 株式会社東芝 半導体装置
JP3448231B2 (ja) 1998-12-10 2003-09-22 株式会社東芝 半導体装置
JP5069507B2 (ja) 2006-06-30 2012-11-07 エスケーハイニックス株式会社 データ入出力ドライバのインピーダンスを調整可能な半導体装置
JP5578820B2 (ja) 2009-09-11 2014-08-27 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
JP2011081893A (ja) 2009-09-11 2011-04-21 Elpida Memory Inc 半導体装置及びこれを備えるデータ処理システム
KR101020299B1 (ko) 2009-09-28 2011-03-07 주식회사 하이닉스반도체 임피던스 매칭장치
JP5635924B2 (ja) 2011-02-22 2014-12-03 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及びその試験方法
KR20120098091A (ko) * 2011-02-28 2012-09-05 에스케이하이닉스 주식회사 온 다이 터미네이션 장치 및 코드 생성 방법
KR20120099908A (ko) 2011-03-02 2012-09-12 에스케이하이닉스 주식회사 임피던스 조절회로
JP2013029448A (ja) 2011-07-29 2013-02-07 Elpida Memory Inc 半導体装置及び半導体装置の試験方法
KR20130050818A (ko) 2011-11-08 2013-05-16 에스케이하이닉스 주식회사 임피던스 조절 회로 및 이를 포함하는 반도체 장치

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110102073A1 (en) 2009-11-05 2011-05-05 Elpida Memory, Inc. Semiconductor device, system with semiconductor device, and calibration method
US20110115509A1 (en) 2009-11-18 2011-05-19 Samsung Electronics Co., Ltd. Semiconductor Devices Including Design for Test Capabilities and Semiconductor Modules and Test Systems Including Such Devices
US20110193590A1 (en) 2010-02-05 2011-08-11 Elpida Memory, Inc. Semiconductor device and circuit board having the semiconductor device mounted thereon

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