KR102451996B1 - 기준 전압의 셀프 트레이닝을 수행하는 수신 인터페이스 회로 및 이를 포함하는 메모리 시스템 - Google Patents

기준 전압의 셀프 트레이닝을 수행하는 수신 인터페이스 회로 및 이를 포함하는 메모리 시스템 Download PDF

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Abstract

수신 인터페이스 회로는, 수신 버퍼, 기준 전압 발생기 및 셀프 트레이닝 회로를 포함한다. 상기 수신 버퍼는 입력 신호를 기준 전압과 비교하여 버퍼 신호를 발생한다. 상기 기준 전압 발생기는 컨트롤 코드에 응답하여 상기 기준 전압을 발생한다. 상기 셀프 트레이닝 회로는 트레이닝 모드에서 상기 기준 전압의 최적 전압 레벨에 상응하는 최적 코드를 탐색하기 위하여 순차적으로 변화하는 스캔 코드를 상기 컨트롤 코드로서 출력하고, 노말 모드에서 상기 최적 코드를 상기 컨트롤 코드로서 출력한다. 수신 인터페이스 회로 내부의 셀프 트레이닝 회로를 이용하여 기준 전압을 탐색함으로써 트레이닝 시간을 감소할 수 있다. 또한 실제로 전송되는 입력 신호에 기초하여 기준 전압을 탐색함으로써 시스템의 구성 및 동작 조건에 관계없이 최적의 기준 전압을 제공할 수 있다.

Description

기준 전압의 셀프 트레이닝을 수행하는 수신 인터페이스 회로 및 이를 포함하는 메모리 시스템{Reception interface circuit for self-training of a reference voltage and memory system including the same}
본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 기준 전압의 셀프 트레이닝을 수행하는 수신 인터페이스 회로 및 이를 포함하는 메모리 시스템에 관한 것이다.
차동 신호를 수신하는 반도체 장치와는 달리, 싱글-엔디드(single-ended) 신호를 수신하는 반도체 장치는 수신된 데이터 신호의 논리 레벨을 판별하기 위한 기준 전압을 필요로 한다. 기준 전압은 수신되는 데이터 신호의 로우 전압 레벨과 하이 전압 레벨의 중간값을 유지하는 것이 바람직하다.
싱글-엔디드 시그널링 또는 슈도-디퍼렌셜 시그널링(pseudo-differential signaling)이 적용된 반도체 장치는, 비교기로 구성된 수신 버퍼에서 데이터 신호의 전압과 기준 전압을 비교한다. 상기 수신 버퍼는 수신된 데이터 신호의 전압이 기준 전압보다 큰 경우에는 논리 하이 레벨의 내부 신호를 발생하여 내부 로직으로 전달하고, 수신된 데이터 신호의 전압이 기준 전압보다 작은 경우에는 논리 로우 레벨의 내부 신호를 발생하여 내부 로직으로 전달한다.
부정확한 기준 전압에 의하여 데이터 신호들의 논리 레벨 판별에 관한 에러율이 증가하고 전체 시스템의 성능을 저하시킨다. 일반적으로 데이터의 송수신 레이트(rate)가 증가하게 될수록, 데이터 신호를 기준 전압과 비교하여 래치하여야 하는 셋업 타임 및 홀드 타임이 짧아지므로 더욱 정밀한 기준 전압이 요구된다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 기준 전압을 효율적으로 제공할 수 있는 수신 인터페이스 회로를 제공하는 것이다.
또한 본 발명의 일 목적은 기준 전압을 효율적으로 제공할 수 있는 수신 인터페이스 회로를 포함하는 메모리 시스템을 제공하는 것이다.
또한 본 발명의 일 목적은 기준 전압을 효율적으로 제공할 수 있는 수신 인터페이스 회로를 포함하는 메모리 패키지를 제공하는 것이다.
또한 본 발명의 일 목적은 기준 전압을 효율적으로 제공할 수 있는 기준 전압의 셀프 트레이닝 방법을 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 수신 인터페이스 회로는, 수신 버퍼, 기준 전압 발생기 및 셀프 트레이닝 회로를 포함한다. 상기 수신 버퍼는 입력 신호를 기준 전압과 비교하여 버퍼 신호를 발생한다. 상기 기준 전압 발생기는 컨트롤 코드에 응답하여 상기 기준 전압을 발생한다. 상기 셀프 트레이닝 회로는 트레이닝 모드에서 상기 기준 전압의 최적 전압 레벨에 상응하는 최적 코드를 탐색하기 위하여 순차적으로 변화하는 스캔 코드를 상기 컨트롤 코드로서 출력하고, 노말 모드에서 상기 최적 코드를 상기 컨트롤 코드로서 출력한다.
일 실시예에 있어서, 상기 수신 인터페이스 회로는 상기 트레이닝 모드에서 하이 전압 레벨 또는 로우 전압 레벨을 갖는 상기 입력 신호를 수신하여 상기 최적 코드를 탐색할 수 있다.
일 실시예에 있어서, 상기 수신 인터페이스 회로는 상기 트레이닝 모드에서 하이 전압 레벨 및 로우 전압 레벨 사이에서 토글링하는 상기 입력 신호를 수신하여 상기 최적 코드를 탐색할 수 있다.
일 실시예에 있어서, 상기 셀프 트레이닝 회로는, 순차적으로 변화하는 상기 스캔 코드를 발생하고, 상기 수신 버퍼로부터의 상기 버퍼 신호에 기초하여 상기 입력 신호의 전압 레벨과 상기 기준 전압의 차가 최소가 되는 상기 스캔 코드의 코드 값을 탐색하는 탐색 로직, 상기 탐색된 코드 값을 저장하는 레지스터, 상기 레지스터에 저장된 코드 값에 기초하여 상기 최적 코드를 계산하는 계산부 및 모드 신호에 응답하여 상기 탐색 로직으로부터의 상기 스캔 코드 및 상기 계산부로부터의 상기 최적 코드 중 하나를 선택하여 상기 컨트롤 코드로서 출력하는 선택부를 포함할 수 있다.
일 실시예에 있어서, 상기 트레이닝 모드에서 상기 수신 버퍼, 상기 탐색 로직, 상기 선택부 및 상기 기준 전압 발생기는 트레이닝 루프(training loop)를 형성할 수 있다.
일 실시예에 있어서, 상기 레지스터는 상기 입력 신호의 하이 전압 레벨에 상응하는 하이 코드 값 및 상기 입력 신호의 로우 전압 레벨에 상응하는 로우 코드 값을 저장하고, 상기 계산부는 상기 하이 코드 값 및 상기 로우 코드 값에 기초하여 상기 하이 전압 레벨과 상기 로우 전압 레벨의 평균 값과 상기 기준 전압의 차가 최소가 되도록 상기 최적 코드를 계산할 수 있다.
일 실시예에 있어서, 상기 입력 신호를 수신하는 입출력 패드가 센터-탭 터미네이션(CTT: center-tapped termination)되거나 터미네이션되지 않은 경우, 상기 탐색 로직은 상기 하이 코드 값 및 상기 로우 코드 값을 순차적으로 탐색하여 상기 레지스터에 저장할 수 있다.
일 실시예에 있어서, 상기 입력 신호를 수신하는 입출력 패드가 슈도-오픈 드레인(POS: pseudo-open) 터미네이션된 경우, 상기 탐색 로직은 상기 하이 코드 값 및 상기 로우 코드 값 중 하나만을 탐색하여 상기 레지스터에 저장하고 다른 하나는 디폴트 값으로서 상기 레지스터에 저장될 수 있다.
일 실시예에 있어서, 상기 셀프 트레이닝 회로는, 상기 입력 신호를 상기 기준 전압과 비교하여 트레이닝 버퍼 신호를 발생하는 트레이닝 버퍼, 순차적으로 변화하는 상기 스캔 코드를 발생하고, 상기 트레이닝 버퍼로부터의 상기 트레이닝 버퍼 신호에 기초하여 상기 입력 신호의 전압 레벨과 상기 기준 전압의 차가 최소가 되는 상기 스캔 코드의 코드 값을 탐색하는 탐색 로직, 상기 탐색된 코드 값을 저장하는 레지스터, 상기 레지스터에 저장된 코드 값에 기초하여 상기 최적 코드를 계산하는 계산부 및 모드 신호에 응답하여 상기 탐색 로직으로부터의 상기 스캔 코드 및 상기 계산부로부터의 상기 최적 코드 중 하나를 선택하여 상기 컨트롤 코드로서 출력하는 선택부를 포함할 수 있다.
일 실시예에 있어서, 상기 트레이닝 모드에서 상기 트레이닝 버퍼, 상기 탐색 로직, 상기 선택부 및 상기 기준 전압 발생기는 트레이닝 루프를 형성할 수 있다.
일 실시예에 있어서, 상기 트레이닝 버퍼는 상기 수신 버퍼와 동일한 구성을 가질 수 있다.
일 실시예에 있어서, 상기 셀프 트레이닝 회로는, 상기 수신 버퍼로부터의 상기 버퍼 신호의 듀티비를 기준 듀티비와 비교하여 비교 신호를 발생하는 듀티 검출부, 순차적으로 변화하는 상기 스캔 코드를 발생하고, 상기 듀티 검출부로부터의 상기 비교 신호에 기초하여 상기 버퍼 신호의 듀티비와 상기 기준 듀티비와의 차가 최소가 되는 상기 스캔 코드의 코드 값을 탐색하는 탐색 로직, 상기 탐색된 코드 값을 상기 최적 코드로서 저장하는 레지스터 및 모드 신호에 응답하여 상기 탐색 로직으로부터의 상기 스캔 코드 및 상기 레지스터로부터의 상기 최적 코드 중 하나를 선택하여 상기 컨트롤 코드로서 출력하는 선택부를 포함할 수 있다.
일 실시예에 있어서, 상기 트레이닝 모드에서 상기 수신 버퍼, 상기 듀티 검출부, 상기 탐색 로직, 상기 선택부 및 상기 기준 전압 발생기는 트레이닝 루프를 형성할 수 있다.
일 실시예에 있어서, 상기 기준 듀티비는 50%일 수 있다.
일 실시예에 있어서, 상기 셀프 트레이닝 회로는, 상기 입력 신호를 상기 기준 전압과 비교하여 트레이닝 버퍼 신호를 발생하는 트레이닝 버퍼, 상기 트레이닝 버퍼로부터의 상기 트레이닝 버퍼 신호의 듀티비를 기준 듀티비와 비교하여 비교 신호를 발생하는 듀티 검출부, 순차적으로 변화하는 상기 스캔 코드를 발생하고, 상기 듀티 검출부로부터의 상기 비교 신호에 기초하여 상기 버퍼 신호의 듀티비와 상기 기준 듀티비와의 차가 최소가 되는 상기 스캔 코드의 코드 값을 탐색하는 탐색 로직, 상기 탐색된 코드 값을 상기 최적 코드로서 저장하는 레지스터 및 모드 신호에 응답하여 상기 탐색 로직으로부터의 상기 스캔 코드 및 상기 레지스터로부터의 상기 최적 코드 중 하나를 선택하여 상기 컨트롤 코드로서 출력하는 선택부를 포함할 수 있다.
일 실시예에 있어서, 상기 트레이닝 모드에서 상기 트레이닝 버퍼, 상기 듀티 검출부, 상기 탐색 로직, 상기 선택부 및 상기 기준 전압 발생기는 트레이닝 루프를 형성할 수 있다.
일 실시예에 있어서, 상기 트레이닝 버퍼는 상기 수신 버퍼와 동일한 구성을 가질 수 있다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 메모리 시스템은 메모리 장치 및 상기 메모리 장치를 제어하는 메모리 컨트롤러를 포함한다. 상기 메모리 장치는, 상기 메모리 컨트롤러와 연결되는 복수의 입출력 패드들, 상기 입출력 패드들에 각각 연결되고, 입력 신호들을 기준 전압과 비교하여 버퍼 신호들을 각각 발생하는 복수의 수신 유닛들, 컨트롤 코드에 응답하여 상기 기준 전압을 발생하는 기준 전압 발생기 및 트레이닝 모드에서 상기 기준 전압의 최적 전압 레벨에 상응하는 최적 코드를 탐색하기 위하여 순차적으로 변화하는 스캔 코드를 상기 컨트롤 코드로서 출력하고, 노말 모드에서 상기 최적 코드를 상기 컨트롤 코드로서 출력하는 셀프 트레이닝 회로를 포함한다.
일 실시예에 있어서, 상기 메모리 장치는, 선택 제어 신호에 응답하여 상기 수신 유닛들 중 하나를 선택하고 상기 선택된 수신 유닛의 상기 버퍼 신호를 선택 버퍼 신호로서 상기 셀프 트레이닝 회로에 제공하는 경로 선택부를 더 포함할 수 있다.
일 실시예에 있어서, 상기 수신 유닛들의 각각은 터미네이션 회로들을 각각 포함하고, 상기 선택된 수신 유닛에 포함된 터미네이션 회로만이 인에이블되고 나머지 수신 유닛들에 포함된 터미네이션 회로들은 디스에이블될 수 있다.
일 실시예에 있어서, 상기 트레이닝 모드 동안에 상기 선택 제어 신호의 값은 고정되어 상기 셀프 트레이닝 회로는 상기 선택 제어 신호에 기초하여 선택된 하나의 상기 수신 유닛에 상응하는 상기 최적 코드의 하나의 코드 값만을 탐색하고, 상기 기준 전압 발생기는 상기 노말 모드에서 상기 최적 코드의 하나의 코드 값에 상응하는 상기 기준 전압을 상기 수신 유닛들에 공통으로 제공할 수 있다.
일 실시예에 있어서, 상기 트레이닝 모드 동안에 상기 선택 제어 신호의 값은 순차적으로 변화되어 상기 경로 선택부는 상기 수신 유닛들을 순차적으로 선택하고 상기 버퍼 신호들을 순차적으로 상기 선택 버퍼 신호로서 상기 셀프 트레이닝 회로에 제공할 수 있다.
일 실시예에 있어서, 상기 셀프 트레이닝 회로는 상기 트레이닝 모드에서 상기 선택 버퍼 신호에 기초하여 상기 수신 유닛들에 각각 상응하는 상기 최적 코드의 코드 값들을 순차적으로 탐색하고, 상기 기준 전압 발생기는 상기 노말 모드에서 상기 최적 코드의 코드 값들의 각각에 상응하는 상기 기준 전압을 상기 수신 유닛들의 각각에 제공할 수 있다.
일 실시예에 있어서, 상기 메모리 장치는 상기 메모리 컨트롤러로부터의 코맨드에 응답하여 상기 트레이닝 모드를 시작할 수 있다.
일 실시예에 있어서, 상기 메모리 장치는 상기 트레이닝 모드의 종료를 나타내는 신호를 상기 메모리 컨트롤러로 제공할 수 있다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 멀티-칩 패키지는 메모리 컨트롤러와 연결되는 복수의 패키지 입출력 패드들 및 상기 패키지 입출력 패드들에 공통으로 연결된 복수의 메모리 칩들을 포함한다. 상기 메모리 칩들의 각각은, 상기 패키지 입출력 패드들과 각각 연결되는 복수의 칩 입출력 패드들, 상기 칩 입출력 패드들에 각각 연결되고, 입력 신호들을 기준 전압과 비교하여 버퍼 신호들을 각각 발생하는 복수의 수신 유닛들, 컨트롤 코드에 응답하여 상기 기준 전압을 발생하는 기준 전압 발생기 및 트레이닝 모드에서 상기 기준 전압의 최적 전압 레벨에 상응하는 최적 코드를 탐색하기 위하여 순차적으로 변화하는 스캔 코드를 상기 컨트롤 코드로서 출력하고, 노말 모드에서 상기 최적 코드를 상기 컨트롤 코드로서 출력하는 셀프 트레이닝 회로를 포함한다.
일 실시예에 있어서, 상기 트레이닝 모드에서 서로 다른 메모리 칩의 수신 유닛들이 상기 패키지 입출력 패드마다 하나씩 인에이블되어 상기 최적 코드의 탐색이 상기 메모리 칩들의 모두에 대하여 동시에 수행될 수 있다.
일 실시예에 있어서, 상기 메모리 칩들의 각각은, 선택 제어 신호에 응답하여 상기 수신 유닛들 중 하나를 선택하고 상기 선택된 수신 유닛의 상기 버퍼 신호를 선택 버퍼 신호로서 상기 셀프 트레이닝 회로에 제공하는 경로 선택부를 더 포함할 수 있다.
일 실시예에 있어서, 상기 메모리 칩들의 상기 선택 제어 신호들은 서로 다른 값들을 가질 수 있다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 기준 전압의 셀프 트레이닝 방법은 컨트롤 코드에 응답하여 입력 신호의 수신을 위한 기준 전압을 발생하는 단계, 트레이닝 모드에서 상기 기준 전압의 최적 전압 레벨에 상응하는 최적 코드를 탐색하기 위하여 순차적으로 변화하는 스캔 코드를 상기 컨트롤 코드로서 제공하는 단계 및 노말 모드에서 상기 최적 코드를 상기 컨트롤 코드로서 제공하는 단계를 포함한다.
본 발명의 실시예들에 따른 수신 인터페이스 회로는, 수신 인터페이스 회로 내부의 셀프 트레이닝 회로를 이용하여 기준 전압을 탐색함으로써 트레이닝 시간을 감소할 수 있다. 특히 본 발명의 실시예들에 따른 수신 인터페이스 회로를 포함하는 멀티-칩 패키지에서, 서로 다른 입출력 패드들을 통하여 복수의 반도체 칩들에 대한 각각의 기준 전압들을 동시에 탐색함으로써 트레이닝 시간을 현저히 감소할 수 있다.
본 발명의 실시예들에 따른 수신 인터페이스 회로는, 실제로 전송되는 입력 신호에 기초하여 기준 전압을 탐색함으로써 시스템의 구성 및 동작 조건에 관계없이 최적의 기준 전압을 제공하고 수신 인터페이스 회로를 포함하는 장치 및 시스템의 성능을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 수신 인터페이스 회로를 포함하는 시스템을 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 기준 전압의 셀프 트레이닝 방법을 나타내는 순서도이다.
도 3은 본 발명의 일 실시예에 따른 수신 인터페이스 회로를 나타내는 도면이다.
도 4는 도 3의 수신 인터페이스 회로에 포함되는 기준 전압 발생기의 일 실시예를 나타내는 도면이다.
도 5, 도 6 및 도 7은 도 3의 수신 인터페이스 회로의 트레이닝 모드에서의 코드 탐색의 실시예들을 설명하기 위한 도면들이다.
도 8은 본 발명의 일 실시예에 따른 수신 인터페이스 회로를 나타내는 도면이다.
도 9a 및 도 9b는 센터-탭 터미네이션(CTT: center-tapped termination)을 설명하기 위한 도면이다.
도 10a 및 도 10b는 언터미네이션(untermination)을 설명하기 위한 도면이다.
도 11a 및 도 11b는 제1 슈도-오픈 드레인(POD: pseudo-open drain) 터미네이션을 설명하기 위한 도면이다.
도 12a 및 도 12b는 제2 슈도-오픈 드레인 터미네이션을 설명하기 위한 도면이다.
도 13은 본 발명의 일 실시예에 따른 수신 인터페이스 회로를 나타내는 도면이다.
도 14는 도 13의 수신 인터페이스 회로의 트레이닝 모드에서의 최적 코드 탐색의 일 실시예를 설명하기 위한 도면이다.
도 15는 본 발명의 일 실시예에 따른 수신 인터페이스 회로를 나타내는 도면이다.
도 16은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 17a, 도 17b, 도 18a, 도 18b, 도 19a, 도 19b, 도 20a 및 도 20b는 도 16의 메모리 시스템에서의 트레이닝 모드의 실시예들을 나타내는 타이밍도들이다.
도 21은 도 16의 메모리 시스템에 포함되는 메모리 장치의 일 실시예를 나타내는 도면이다.
도 22는 도 21의 메모리 장치에 포함되는 수신 유닛들의 선택적인 인에이블을 설명하기 위한 도면이다.
도 23은 도 16의 메모리 시스템에 포함되는 메모리 장치의 일 실시예를 나타내는 도면이다.
도 24는 도 23의 메모리 장치의 트레이닝 모드의 일 실시예를 나타내는 타이밍도이다.
도 25는 본 발명의 일 실시예에 따른 메모리 시스템을 나타내는 도면이다.
도 26은 도 25의 메모리 시스템에서의 트레이닝 모드의 일 실시예를 나타내는 타이밍도이다.
도 27은 본 발명의 실시예들에 따른 메모리 장치를 나타내는 블록도이다.
도 28a, 도 28b 및 28c는 도 27의 메모리 장치에 포함되는 메모리 셀 어레이의 예들을 나타내는 도면들이다.
도 29는 본 발명의 실시예들에 따른 에스에스디(SSD: solid state disk or solid state drive)를 나타내는 블록도이다.
도 30은 본 발명의 실시예들에 따른 임베디드 멀티미디어 카드(eMMC: embedded multimedia card)를 나타내는 블록도이다.
도 31은 본 발명의 실시예들에 따른 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 32는 본 발명의 실시예들에 따른 메모리 장치를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되지 않는다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설명된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 수신 인터페이스 회로를 포함하는 시스템을 나타내는 블록도이고, 도 2는 본 발명의 실시예들에 따른 기준 전압의 셀프 트레이닝 방법을 나타내는 순서도이다.
도 1을 참조하면, 시스템(10)은 제1 장치(DEVH)(20), 제2 장치(DEVS)(40) 및 제1 장치(20)와 제2 장치(40)를 연결하는 전송 라인(TL)을 포함한다. 예를 들어, 제1 장치(20)는 메모리 컨트롤러이고 제2 장치(40)는 메모리 장치일 수 있다. 도 1에는 편의상 제1 장치(20)가 송신 장치로서 동작하고 제2 장치(40)가 수신 장치로서 동작하는 단방향 통신을 설명하기 위한 구성만을 도시하였으나, 제1 장치(20) 및 제2 장치(40)는 각각 송신 동작 및 수신 동작을 수행하여 시스템(10)은 양방향 통신을 수행할 수도 있다. 또한, 도 1에는 편의상 한 쌍의 입출력 패드들(PADH, PADS) 및 이를 연결하는 하나의 전송 라인(TL)만을 도시하였으나, 제1 장치(20) 및 제2 장치(40)는 복수의 전송 라인들을 통하여 연결되는 복수의 입출력 패드들을 각각 포함할 수 있다.
제1 장치(20)의 송신 드라이버(DR)는 내부 회로(INTH)로부터의 송신 신호(ST)에 기초하여 입출력 패드(PADH)로 출력 신호(SO)를 출력할 수 있다. 제2 장치(40)의 수신 인터페이스 회로(50)는 입출력 패드(PADS)를 통하여 입력되는 입력 신호(SI)를 기준 전압(VREF)과 비교하여 버퍼 신호(SB)를 내부 회로(INTS)로 제공할 수 있다.
도 1에 도시된 바와 같이 제2 장치(40)의 수신 인터페이스 회로(RIC, reception interface circuit)(50)는 싱글-엔디드 시그널링(single-ended signaling) 또는 슈도-디퍼렌셜 시그널링(pseudo-differential signaling)을 위한 구성을 가질 수 있다. 풀리-디퍼렌셜 시그널링(fully-differential signaling)은 송신부에서 송신 신호와 그 반전 신호를 전송하고 수신부에서는 이러한 2개의 신호를 비교하여 송신 신호의 논리 하이 레벨 또는 논리 로우 레벨을 판별하는 신호 전송 방식이다. 반면에, 싱글-엔디드 시그널링 또는 슈도-디퍼렌셜 시그널링은 송신부에서 송신 신호만을 전송하고 수신부에서는 상기 송신 신호와 기준 전압을 비교하여 송신 신호의 논리 하이 레벨 또는 논리 로우 레벨을 판별하는 신호 전송 방식이다.
도 1 및 도 2를 참조하면, 수신 인터페이스 회로(50)는 수신 버퍼(BF), 기준 전압 발생기(RVG) 및 셀프 트레이닝 회로(STC)를 포함할 수 있다. 수신 버퍼(SB)는 입력 신호(SI)를 기준 전압(VREF)과 비교하여 버퍼 신호(SB)를 발생할 수 있다. 기준 전압 발생기(RVG)는 컨트롤 코드(CCD)에 응답하여 기준 전압(VREF)을 발생할 수 있다(S100). 기준 전압의 발생은 다양하게 구현될 수 있으며, 도 4를 참조하여 그 일 예를 설명한다. 셀프 트레이닝 회로(STC)는 트레이닝 모드에서 기준 전압(VREF)의 최적 전압 레벨에 상응하는 최적 코드를 탐색하기 위하여 순차적으로 변화하는 스캔 코드를 컨트롤 코드(CCD)로서 출력할 수 있다(S200). 스캔 코드의 순차적인 변화에 관한 실시예들은 도 5, 도 6 및 도 7을 참조하여 후술한다. 또한, 셀프 트레이닝 회로(STC)는 노말 모드에서 상기 최적 코드를 컨트롤 코드(CCD)로서 출력할 수 있다(S300).
종래의 메모리 시스템의 외부 트레이닝(external training)에서는, 메모리 컨트롤러에 의해 메모리 장치의 트레이닝이 수행된다. 메모리 컨트롤러는 메모리 장치에 기준 전압을 특정한 값으로 설정하는 명령을 전달한 후, 메모리 장치의 쓰기 동작 및 읽기 동작을 통해 메모리 장치의 수신 동작을 검증한다. 메모리 컨트롤러는 검증 과정을 기준 전압을 변화시키면서 반복적으로 수행한 후 가장 최적의 기준 전압을 결정한다. 이러한 방식의 외부 트레이닝은 메모리 칩 당 약 1 ms(millisecond) 이상이 소요되어 메모리 시스템의 성능을 저하시킨다. 예를 들어, 고용량의 낸드 플래시 메모리 장치는 하나의 패키지에 복수의 메모리 칩을 포함한다. 이 경우 메모리 칩들의 개수에 비례하여 트레이닝 시간이 증가하므로 외부 트레이닝 방식은 고용량의 메모리 장치에 적합하지 않다.
본 발명의 실시예들에 따른 수신 인터페이스 회로(50)는, 수신 인터페이스 회로 내부의 셀프 트레이닝 회로를 이용하여 기준 전압을 탐색함으로써 트레이닝 시간을 감소할 수 있다. 특히 본 발명의 실시예들에 따른 수신 인터페이스 회로를 포함하는 멀티-칩 패키지에서, 서로 다른 입출력 패드들을 통하여 복수의 반도체 칩들에 대한 각각의 기준 전압들을 동시에 탐색함으로써 트레이닝 시간을 현저히 감소할 수 있다.
일 실시예에서, 도 3 내지 도 8을 참조하여 후술하는 바와 같이, 수신 인터페이스 회로(50)는 상기 트레이닝 모드에서 하이 전압 레벨 또는 로우 전압 레벨을 갖는 입력 신호(SI)를 수신하여 상기 최적 코드를 탐색할 수 있다. 다른 실시예에서, 도 13, 도 14 및 도 15를 참조하여 후술하는 바와 같이, 수신 인터페이스 회로(50)는 상기 트레이닝 모드에서 하이 전압 레벨 및 로우 전압 레벨 사이에서 토글링하는 입력 신호(SI)를 수신하여 상기 최적 코드를 탐색할 수 있다. 이와 같이, 본 발명의 실시예들에 따른 수신 인터페이스 회로(50)는, 실제로 전송되는 입력 신호에 기초하여 기준 전압을 탐색함으로써 시스템의 구성 및 동작 조건에 관계없이 최적의 기준 전압을 제공하고 수신 인터페이스 회로를 포함하는 장치 및 시스템의 성능을 향상시킬 수 있다.
도 3은 본 발명의 일 실시예에 따른 수신 인터페이스 회로를 나타내는 도면이다.
도 3을 참조하면, 수신 인터페이스 회로(51)는 수신 버퍼(BF), 기준 전압 발생기(RVG) 및 셀프 트레이닝 회로(61)를 포함할 수 있다. 수신 버퍼(SB)는 입력 신호(SI)를 기준 전압(VREF)과 비교하여 버퍼 신호(SB)를 발생할 수 있다. 기준 전압 발생기(RVG)는 컨트롤 코드(CCD)에 응답하여 기준 전압(VREF)을 발생할 수 있다.
전술한 바와 같이, 셀프 트레이닝 회로(61)는 트레이닝 모드에서 기준 전압(VREF)의 최적 전압 레벨에 상응하는 최적 코드를 탐색하기 위하여 순차적으로 변화하는 스캔 코드를 컨트롤 코드(CCD)로서 출력하고, 노말 모드에서 상기 최적 코드를 컨트롤 코드(CCD)로서 출력할 수 있다. 이러한 컨트롤 코드(CCD)의 제공을 위하여, 셀프 트레이닝 회로(61)는 탐색 로직(SRL), 레지스터(REG), 계산부(CAL) 및 선택부(MUX)를 포함할 수 있다.
탐색 로직(SRL)은 순차적으로 변화하는 스캔 코드(SCD)를 발생하고, 수신 버퍼(BF)로부터의 버퍼 신호(SB)에 기초하여 입력 신호(SI)의 전압 레벨과 기준 전압(VREF)의 차가 최소가 되는 스캔 코드(SCD)의 코드 값을 탐색한다. 입력 신호(SI)가 하이 전압 레벨(VIH)을 갖는 경우, 탐색 로직(SRL)은 하이 전압 레벨(VIH)과 기준 전압(VREF)의 차가 최소가 되는 하이 코드 값(CVH)을 탐색할 수 있다. 한편, 입력 신호(SI)가 로우 전압 레벨(VIL)을 갖는 경우, 탐색 로직(SRL)은 로우 전압 레벨(VIL)과 기준 전압(VREF)의 차가 최소가 되는 로우 코드 값(CVL)을 탐색할 수 있다. 탐색 로직(SRL)의 동작에 대해서는 도 5, 도 6 및 도 7을 참조하여 후술한다.
레지스터(REG)는 탐색 로직(SRL)에 의해 탐색된 코드 값을 저장한다. 계산부(CAL)는 레지스터(REG)에 저장된 코드 값에 기초하여 최적 코드(OCD)를 계산한다. 레지스터(REG)는 입력 신호(SI)의 하이 전압 레벨(VIH)에 상응하는 하이 코드 값(CVH) 및 입력 신호(SI)의 로우 전압 레벨(VIL)에 상응하는 로우 코드 값(CVL)을 저장할 수 있다. 일 실시예에서, 탐색 로직(SRL)은 하이 코드 값(CVH) 및 로우 코드 값(CVL)을 순차적으로 탐색하여 레지스터(REG)에 저장할 수 있다. 다른 실시예에서, 탐색 로직(SRL)은 하이 코드 값(CVH) 및 로우 코드 값(CVL) 중 하나만을 탐색하여 레지스터(REG)에 저장하고 다른 하나는 디폴트 값, 즉 미리 결정된 값으로서 레지스터(REG)에 저장될 수 있다.
계산부(CAL)는 하이 코드 값(CVH) 및 로우 코드 값(CVL)에 기초하여 하이 전압 레벨(VIH)과 로우 전압 레벨(VIL)의 평균 값과 기준 전압(VREF)의 차가 최소가 되도록 최적 코드(OCD)를 계산할 수 있다. 계산부의 계산 동작에 대해서는 도 9a 내지 도 12b를 참조하여 후술한다.
선택부(MUX)는 모드 신호(MD)에 응답하여 탐색 로직(SRL)으로부터의 스캔 코드(SCD) 및 계산부(CAL)로부터의 최적 코드(OCD) 중 하나를 선택하여 컨트롤 코드(CCD)로서 출력할 수 있다. 선택부(MUX)는 트레이닝 모드에서는 스캔 코드(SCD)를 출력하고 노말 모드에서는 최적 코드(OCD)를 출력할 수 있다.
도 3에 도시하지는 않았지만, 탐색 로직(SRL)은 모드 신호(MD)에 응답하여 트레이닝 모드에서만 인에이블 되고 노말 모드에서는 디스에이블될 수 있다. 모드 신호(MD)는 도 1의 내부 회로(INTS)로부터 제공될 수 있으며, 모드 신호(MD)의 논리 레벨에 따라서 트레이닝 모드 또는 노말 모드를 나타낼 수 있다. 한편, 트레이닝 모드에서 선택부(MUX)는 탐색 로직(SRL)의 출력인 스캔 코드(SCD)를 선택하여 출력한다. 결과적으로 트레이닝 모드에서는 수신 버퍼(BF), 탐색 로직(SRL), 선택부(MUX) 및 기준 전압 발생기(RVG)는 트레이닝 루프(training loop)를 형성할 수 있다. 상기 트레이닝 루프를 이용하여 최적의 기준 전압(VREF)에 상응하는 최적 코드(OCD)를 신속하게 탐색할 수 있다.
도 4는 도 3의 수신 인터페이스 회로에 포함되는 기준 전압 발생기의 일 실시예를 나타내는 도면이다.
도 4에는 저항 분배 방식의 기준 전압 발생기(RVG)가 도시되어 있다. 도 4의 구성은 컨트롤 코드(CCD)와 기준 전압(VREF)의 관계를 설명하기 위한 예시일 뿐이며, 기준 전압 발생기(RVG)는 다양한 구성의 디지털-아날로그 컨버터(DAC, digital-to-analog converter)로 구현될 수 있다.
도 4를 참조하면, 기준 전압 발생기(RVG)는 복수의 분배 저항들(R) 및 복수의 스위치들(SW1~SWk)을 포함할 수 있다. 분배 저항들(R)은 제1 분배 노드(N1) 및 제k 분배 노드(Nk) 사이에 직렬로 연결될 수 있다. 제1 분배 노드(N1)에는 제1 전압(VR1)이 인가되고 제k 분배 노드(Nk)에는 제1 전압(VR1)보다 낮은 제2 전압(VR2)이 인가될 수 있다. 예를 들어, 제1 전압(VR1)은 전원 전압이고 제2 전압(VR2)은 접지 전압일 수 있다. 스위치들(SW1~SWk)은 분배 저항들(R)의 분배 노드들(N1~Nk) 및 출력 노드(NO) 사이에 병렬로 연결될 수 있다. 스위치들(SW1~SWk)은 컨트롤 코드(CCD)의 코드 비트들(C[1]~[Ck])에 각각 응답하여 분배 노드들(N1~Nk)과 출력 노드(NO) 사이의 전기적 연결을 각각 제어할 수 있다. 예를 들어, 코드 비트들(C[1]~[Ck])은 온도계 코드와 같이 한번에 하나만이 활성화될 수 있고, 활성화된 코드 비트에 의해 상응하는 스위치가 턴온되어 상응하는 분배 노드의 전압이 기준 전압(VREF)으로서 제공될 수 있다. 예를 들어, 전술한 스캔 코드(SCD)의 순차적인 변경은 코드 비트들(C[1]~[Ck])의 선택적인 활성화에 의해 수행될 수 있다. 제k 코드 비트([Ck])부터 제1 코드 비트(C1))의 방향으로 코드 비트들(C[1]~[Ck])이 하나씩 순차적으로 활성화됨으로써 도 5에 도시된 바와 같이 순차적으로 증가하는 기준 전압(VREF)이 제공될 수 있다. 한편, 제1 코드 비트(C1))부터 제k 코드 비트([Ck])의 방향으로 코드 비트들(C[1]~[Ck])이 하나씩 순차적으로 활성화됨으로써 도 6에 도시된 바와 같이 순차적으로 감소하는 기준 전압(VREF)이 제공될 수 있다.
도 5, 도 6 및 도 7은 도 3의 수신 인터페이스 회로의 트레이닝 모드에서의 코드 탐색의 실시예들을 설명하기 위한 도면들이다. 도 5 및 도 6에는 선형 방식(linear scheme)의 코드 탐색이 도시되어 있고, 도 7에는 연속 근사 방식(successive approximation scheme)의 코드 탐색이 도시되어 있다.
도 3 및 5를 참조하면, 트레이닝 모드에서 탐색 로직(SRL)은 시점들(T1~T6)마다 스캔 코드(SCD)의 코드 값을 순차적으로 변경할 수 있고 기준 전압 발생기(RVG)는 스캔 코드(SCD)를 컨트롤 코드(CCD)로서 수신할 수 있다. 도 4를 참조하여 설명한 바와 같이, 탐색 로직(SRL)은 기준 전압(VREF)이 순차적으로 증가하도록 스캔 코드(SCD)의 코드 값들(CV1~CV5)을 제공할 수 있다. 수신 버퍼(BF)에서 출력되는 버퍼 신호(SB)는 입력 신호의 전압 레벨(VIH or VIL)이 기준 전압(VREF)보다 작은 경우에는 논리 로우 레벨을 갖고 입력 신호의 전압 레벨(VIH or VIL)이 기준 전압(VREF)보다 큰 경우에는 논리 하이 레벨을 갖는다. 탐색 로직(SRL)은 이러한 버퍼 신호(SB)의 레벨 천이에 기초하여 입력 신호(SI)의 전압 레벨(VIH or VIL)과 기준 전압(VREF)의 차가 최소가 되는 스캔 코드(SCD)의 코드 값을 탐색할 수 있다. 기준 전압 발생기(RVG)가 발생할 수 있는 기준 전압(VREF)의 최소 간격(dV)이 존재하므로 입력 신호(SI)의 전압 레벨(VIH or VIL)과 기준 전압(VREF)의 차가 0이 되는 코드 값은 불가능할 수 있다. 이 경우, 탐색 로직(SRL)은 버퍼 신호(SB)의 레벨 천이가 발생하는 시점(T5) 전후의 2개의 코드 값들(CV4, CV5) 중 하나를 입력 신호(SI)의 전압 레벨(VIH or VIL)에 상응하는 코드 값으로 결정할 수 있다.
도 3 및 6을 참조하면, 트레이닝 모드에서 탐색 로직(SRL)은 시점들(T1~T6)마다 스캔 코드(SCD)의 코드 값을 순차적으로 변경할 수 있고 기준 전압 발생기(RVG)는 스캔 코드(SCD)를 컨트롤 코드(CCD)로서 수신할 수 있다. 도 4를 참조하여 설명한 바와 같이, 탐색 로직(SRL)은 기준 전압(VREF)이 순차적으로 감소하도록 스캔 코드(SCD)의 코드 값들(CV1~CV5)을 제공할 수 있다. 수신 버퍼(BF)에서 출력되는 버퍼 신호(SB)는 입력 신호의 전압 레벨(VIH or VIL)이 기준 전압(VREF)보다 작은 경우에는 논리 로우 레벨을 갖고 입력 신호의 전압 레벨(VIH or VIL)이 기준 전압(VREF)보다 큰 경우에는 논리 하이 레벨을 갖는다. 탐색 로직(SRL)은 이러한 버퍼 신호(SB)의 레벨 천이에 기초하여 입력 신호(SI)의 전압 레벨(VIH or VIL)과 기준 전압(VREF)의 차가 최소가 되는 스캔 코드(SCD)의 코드 값을 탐색할 수 있다. 기준 전압 발생기(RVG)가 발생할 수 있는 기준 전압(VREF)의 최소 간격(dV)이 존재하므로 입력 신호(SI)의 전압 레벨(VIH or VIL)과 기준 전압(VREF)의 차가 0이 되는 코드 값은 불가능할 수 있다. 이 경우, 탐색 로직(SRL)은 버퍼 신호(SB)의 레벨 천이가 발생하는 시점(T5) 전후의 2개의 코드 값들(CV2, CV1) 중 하나를 입력 신호(SI)의 전압 레벨(VIH or VIL)에 상응하는 코드 값으로 결정할 수 있다.
도 3 및 7을 참조하면, 트레이닝 모드에서 탐색 로직(SRL)은 시점들(T1~T6)마다 스캔 코드(SCD)의 코드 값을 순차적으로 변경할 수 있고 기준 전압 발생기(RVG)는 스캔 코드(SCD)를 컨트롤 코드(CCD)로서 수신할 수 있다. 도 7에는 제1 내지 제5 코드 값들(CVa~CVe)에 상응하는 기준 전압(VREF)의 제1 내지 제5 전압 레벨들(VLa~VLe)이 도시되어 있다. 수신 버퍼(BF)에서 출력되는 버퍼 신호(SB)는 입력 신호의 전압 레벨(VIH or VIL)이 기준 전압(VREF)보다 작은 경우에는 논리 로우 레벨을 갖고 입력 신호의 전압 레벨(VIH or VIL)이 기준 전압(VREF)보다 큰 경우에는 논리 하이 레벨을 갖는다. 탐색 로직(SRL)은 이러한 버퍼 신호(SB)의 레벨 천이에 기초하여 입력 신호(SI)의 전압 레벨(VIH or VIL)과 기준 전압(VREF)의 차가 최소가 되는 스캔 코드(SCD)의 코드 값을 탐색할 수 있다.
탐색 로직(SRL)은 제2 시점에서 기준 전압(VREF)이 제1 전압 레벨(VLa)에서 제2 전압 레벨(VLb)로 증가하도록 스캔 코드(SCD)를 제1 코드 값(CVa)에서 제2 코드 값(CVb)로 변경한다. 제2 시점(T2)에서는 버퍼 신호(SB)의 레벨 천이가 발생하였으므로 입력 신호(SI)의 전압 레벨(VIH or VIL)은 제1 전압 레벨(VLa)과 제2 전압 레벨(VLb) 사이임을 알 수 있으므로, 탐색 로직(SRL)은 제3 시점(T3)에서 기준 전압(VREF)이 제3 전압 레벨(VLc)로 감소하도록 제3 코드 값(CVc)을 제공한다. 반면에, 제3 시점(T3)에서는 버퍼 신호(SB)의 레벨 천이가 발생하지 않았으므로 입력 신호(SI)의 전압 레벨(VIH or VIL)은 제1 전압 레벨(VLa)과 제3 전압 레벨(VLc) 사이임을 알 수 있으므로, 탐색 로직(SRL)은 제4 시점(T4)에서 기준 전압(VREF)이 제4 전압 레벨(VLd)로 감소하도록 제4 코드 값(CVd)을 제공한다.
이와 같은 방식으로, 탐색 로직(SRL)은 기준 전압(VREF)의 전압 레벨이 입력 신호(SI)의 전압 레벨(VIH or VIL)에 점차 근접하도록 스캔 코드(SCD)의 코드 값을 변경할 수 있다. 탐색 로직(SRL)은 마지막까지 근사된 2개의 코드 값들(CVd, CVe) 중 하나를 입력 신호(SI)의 전압 레벨(VIH or VIL)에 상응하는 코드 값으로 결정할 수 있다.
도 8은 본 발명의 일 실시예에 따른 수신 인터페이스 회로를 나타내는 도면이다.
도 8을 참조하면, 수신 인터페이스 회로(52)는 수신 버퍼(BF), 기준 전압 발생기(RVG) 및 셀프 트레이닝 회로(62)를 포함할 수 있다. 수신 버퍼(SB)는 입력 신호(SI)를 기준 전압(VREF)과 비교하여 버퍼 신호(SB)를 발생할 수 있다. 기준 전압 발생기(RVG)는 컨트롤 코드(CCD)에 응답하여 기준 전압(VREF)을 발생할 수 있다.
전술한 바와 같이, 셀프 트레이닝 회로(62)는 트레이닝 모드에서 기준 전압(VREF)의 최적 전압 레벨에 상응하는 최적 코드를 탐색하기 위하여 순차적으로 변화하는 스캔 코드를 컨트롤 코드(CCD)로서 출력하고, 노말 모드에서 상기 최적 코드를 컨트롤 코드(CCD)로서 출력할 수 있다. 이러한 컨트롤 코드(CCD)의 제공을 위하여, 셀프 트레이닝 회로(62)는 트레이닝 버퍼(TB), 탐색 로직(SRL), 레지스터(REG), 계산부(CAL) 및 선택부(MUX)를 포함할 수 있다.
트레이닝 버퍼(TB)는 입력 신호(SI)를 기준 전압(VREF)과 비교하여 트레이닝 버퍼 신호(STB)를 발생한다. 탐색 로직(SRL)은 순차적으로 변화하는 스캔 코드(SCD)를 발생하고, 트레이닝 버퍼(TB)로부터의 트레이닝 버퍼 신호(STB)에 기초하여 입력 신호(SI)의 전압 레벨과 기준 전압(VREF)의 차가 최소가 되는 스캔 코드(SCD)의 코드 값을 탐색한다. 입력 신호(SI)가 하이 전압 레벨(VIH)을 갖는 경우, 탐색 로직(SRL)은 하이 전압 레벨(VIH)과 기준 전압(VREF)의 차가 최소가 되는 하이 코드 값(CVH)을 탐색할 수 있다. 한편, 입력 신호(SI)가 로우 전압 레벨(VIL)을 갖는 경우, 탐색 로직(SRL)은 로우 전압 레벨(VIL)과 기준 전압(VREF)의 차가 최소가 되는 로우 코드 값(CVL)을 탐색할 수 있다. 탐색 로직(SRL)의 동작은 도 5, 도 6 및 도 7을 참조하여 전술한 바와 같다.
레지스터(REG)는 탐색 로직(SRL)에 의해 탐색된 코드 값을 저장한다. 계산부(CAL)는 레지스터(REG)에 저장된 코드 값에 기초하여 최적 코드(OCD)를 계산한다. 레지스터(REG)는 입력 신호(SI)의 하이 전압 레벨(VIH)에 상응하는 하이 코드 값(CVH) 및 입력 신호(SI)의 로우 전압 레벨(VIL)에 상응하는 로우 코드 값(CVL)을 저장할 수 있다. 일 실시예에서, 탐색 로직(SRL)은 하이 코드 값(CVH) 및 로우 코드 값(CVL)을 순차적으로 탐색하여 레지스터(REG)에 저장할 수 있다. 다른 실시예에서, 탐색 로직(SRL)은 하이 코드 값(CVH) 및 로우 코드 값(CVL) 중 하나만을 탐색하여 레지스터(REG)에 저장하고 다른 하나는 디폴트 값, 즉 미리 결정된 값으로서 레지스터(REG)에 저장될 수 있다.
계산부(CAL)는 하이 코드 값(CVH) 및 로우 코드 값(CVL)에 기초하여 하이 전압 레벨(VIH)과 로우 전압 레벨(VIL)의 평균 값과 기준 전압(VREF)의 차가 최소가 되도록 최적 코드(OCD)를 계산할 수 있다. 계산부의 계산 동작에 대해서는 도 9a 내지 도 12b를 참조하여 후술한다.
선택부(MUX)는 모드 신호(MD)에 응답하여 탐색 로직(SRL)으로부터의 스캔 코드(SCD) 및 계산부(CAL)로부터의 최적 코드(OCD) 중 하나를 선택하여 컨트롤 코드(CCD)로서 출력할 수 있다. 선택부(MUX)는 트레이닝 모드에서는 스캔 코드(SCD)를 출력하고 노말 모드에서는 최적 코드(OCD)를 출력할 수 있다.
도 8에 도시하지는 않았지만, 트레이닝 버퍼(TB) 및 탐색 로직(SRL)은 모드 신호(MD)에 응답하여 트레이닝 모드에서만 인에이블 되고 노말 모드에서는 디스에이블될 수 있다. 모드 신호(MD)는 도 1의 내부 회로(INTS)로부터 제공될 수 있으며, 모드 신호(MD)의 논리 레벨에 따라서 트레이닝 모드 또는 노말 모드를 나타낼 수 있다. 한편, 트레이닝 모드에서 선택부(MUX)는 탐색 로직(SRL)의 출력인 스캔 코드(SCD)를 선택하여 출력한다. 결과적으로 트레이닝 모드에서는 트레이닝 버퍼(TB), 탐색 로직(SRL), 선택부(MUX) 및 기준 전압 발생기(RVG)는 트레이닝 루프(training loop)를 형성할 수 있다. 상기 트레이닝 루프를 이용하여 최적의 기준 전압(VREF)에 상응하는 최적 코드(OCD)를 신속하게 탐색할 수 있다.
도 3의 셀프 트레이닝 회로(61)와 비교하여, 도 8의 셀프 트레이닝 회로(62)는 트레이닝 버퍼(TB)를 더 포함한다. 트레이닝 버퍼(TB)는 수신 버퍼(BF)와 실질적으로 동일한 동작 특성을 갖게 하기 위하여 수신 버퍼(BF)와 동일한 구성을 갖도록 구현될 수 있다. 도 3의 경우에는 수신 버퍼(BF)의 출력인 버퍼 신호(SB)를 그대로 사용하여 탐색 동작을 수행한다. 이 경우, 수신 버퍼(BF)에 DC 입력 오프셋이 존재하더라도, 수신 버퍼(BF)가 트레이닝 루프에 포함되어 있으므로 트레이닝에 의해 결정된 기준 전압(VREF)은 상기 DC 입력 오프셋을 상쇄하는 전압 레벨을 갖는다. 도 8의 경우에는 수신 버퍼(BF)가 트레이닝 루프에서 배제되고 동일한 구성의 트레이닝 버퍼(TB)를 이용함으로써, 셀프 트레이닝 회로가 수신 버퍼(BF)의 출력 임피던스에 영향을 미치는 것을 방지할 수 있다.
도 9a 및 도 9b는 센터-탭 터미네이션(CTT: center-tapped termination)을 설명하기 위한 도면이다.
도 9a를 참조하면, 송신 장치의 송신 드라이버(70)는 내부 회로로부터의 송신 신호(ST)에 기초하여 입출력 패드(PADH)를 구동할 수 있다. 송신 장치의 입출력 패드(PADH)는 전송 라인(TL)을 통하여 수신 장치의 입출력 패드(PADS)에 연결된다. 수신 장치의 입출력 패드(PADS)에는 임피던스 매칭을 위해 CTT 방식의 터미네이션 회로(80)가 연결될 수 있다. 수신 장치의 수신 버퍼(BF)는 입출력 패드(PADS)를 통하여 입력되는 입력 신호(SI)를 기준 전압(VREF)과 비교하여 버퍼 신호(SB)를 내부 회로로 제공할 수 있다.
송신 드라이버(70)는 제1 전원 전압(VDDQ) 및 입출력 패드(PADH) 사이에 연결된 풀업부와 입출력 패드(PADH) 및 제1 전원 전압(VDDQ)보다 낮은 제2 전원 전압(VSSQ) 사이에 연결된 풀다운부를 포함할 수 있다. 풀업부는 송신 신호(ST)에 응답하여 스위칭되는 피모스(PMOS, p-channel metal oxide semiconductor) 트랜지스터(TP1) 및 턴온 저항(RON)을 포함할 수 있다. 풀다운부는 송신 신호(ST)에 응답하여 스위칭되는 엔모스(NMOS, n-channel metal oxide semiconductor) 트랜지스터(TN1) 및 턴온 저항(RON)을 포함할 수 있다. 턴온 저항(RON)은 생략될 수도 있으며 턴온 저항(RON)은 트랜지스터들(TP1, TN1)의 각각이 턴온되는 경우의 전압 노드 및 입출력 패드(PADH) 사이의 저항을 나타낼 수 있다. 도 9a에는 설명의 편의를 위하여 풀업 및 풀다운 방식의 송신 드라이버(70)를 도시하였으나, 본 발명의 실시예들은 송신 드라이버의 특정한 구성에 국한되는 것은 아니며, 송신 드라이버의 구성에 관계없이 구현될 수 있다.
CTT 방식의 터미네이션 회로(80)는 제1 전원 전압(VDDQ) 및 입출력 패드(PADS) 사이에 연결된 제1 서브 터미네이션 회로와 입출력 패드(PADS) 및 제2 전원 전압(VSSQ) 사이에 연결된 제2 서브 터미네이션 회로를 포함할 수 있다. 제1 서브 터미네이션 회로는 로우 전압에 의해 턴온되는 피모스 트랜지스터(TP2) 및 종단 저항(RTT)을 포함할 수 있다. 제2 서브 터미네이션 회로는 하이 전압에 의해 턴온되는 엔모스 트랜지스터(TN2) 및 종단 저항(RTT)을 포함할 수 있다. 종단 저항(RTT)은 생략될 수도 있으며 종단 저항(RTT)은 트랜지스터들(TP2, TN2)의 각각이 턴온되는 경우의 전압 노드 및 입출력 패드(PADS) 사이의 저항을 나타낼 수 있다.
도 9a의 CTT 방식의 터미네이션 회로(80)를 포함하는 경우, 입력 신호(SI)의 하이 전압 레벨(VIH)과 로우 전압 레벨(VIL)은 도 9b에 도시된 바와 같다. 제2 전원 전압(VSSQ)이 접지 전압(VSSQ=0)이라고 가정하고 전송 라인(TL)에서의 전압 강하 등을 무시하면, 입력 신호(SI)의 하이 전압 레벨(VIH)과 로우 전압 레벨(VIL) 및 최적의 기준 전압(VREF)은 수학식 1과 같이 계산될 수 있다.
Figure 112016031077212-pat00001
이론적으로는 최적의 기준 전압(VREF)은 수학식 1에 의해 제1 전원 전압(VDDQ)에 의해 결정될 수 있다. 그러나 반도체 공정의 산포에 의해 송신 드라이버(70)의 풀업부와 풀다운부의 턴온 저항들(RON)의 미스매치, 제1 서브 터미네이션 회로와 제2 서브 터미네이션 회로의 종단 저항들(RTT)의 미스매치가 발생할 수 있다. 따라서, 실제적인 최적의 기준 전압(VREF)은 수학식 1의 값과 차이가 발생할 수 있다.
본 발명의 실시예들에 따라서, 탐색 로직(SRL)은 입력 신호(SI)의 하이 전압 레벨(VIH)에 상응하는 하이 코드 값(CVH) 및 입력 신호(SI)의 로우 전압 레벨(VIL)에 상응하는 로우 코드 값(CVL)을 순차적으로 탐색하여 레지스터(REG)에 저장할 수 있다. 계산부(CAL)는 레지스터(REG)에 저장된 하이 코드 값(CVH) 및 로우 코드 값(CVL)에 기초하여 최적의 기준 전압(VREF)에 상응하는 최적 코드(OCD)를 계산할 수 있다.
도 10a 및 도 10b는 언터미네이션(untermination)을 설명하기 위한 도면이다.
도 10a를 참조하면, 송신 장치의 송신 드라이버(70)는 내부 회로로부터의 송신 신호(ST)에 기초하여 입출력 패드(PADH)를 구동할 수 있다. 송신 장치의 입출력 패드(PADH)는 전송 라인(TL)을 통하여 수신 장치의 입출력 패드(PADS)에 연결된다. 수신 장치의 수신 버퍼(BF)는 입출력 패드(PADS)를 통하여 입력되는 입력 신호(SI)를 기준 전압(VREF)과 비교하여 버퍼 신호(SB)를 내부 회로로 제공할 수 있다.
송신 드라이버(70)는 제1 전원 전압(VDDQ) 및 입출력 패드(PADH) 사이에 연결된 풀업부와 입출력 패드(PADH) 및 제1 전원 전압(VDDQ)보다 낮은 제2 전원 전압(VSSQ) 사이에 연결된 풀다운부를 포함할 수 있다. 풀업부는 송신 신호(ST)에 응답하여 스위칭되는 피모스 트랜지스터(TP1) 및 턴온 저항(RON)을 포함할 수 있다. 풀다운부는 송신 신호(ST)에 응답하여 스위칭되는 엔모스 트랜지스터(TN1) 및 턴온 저항(RON)을 포함할 수 있다. 턴온 저항(RON)은 생략될 수도 있으며 턴온 저항(RON)은 트랜지스터들(TP1, TN1)의 각각이 턴온되는 경우의 전압 노드 및 입출력 패드(PADH) 사이의 저항을 나타낼 수 있다.
도 10a의 언터미네이션 방식의 경우, 입력 신호(SI)의 하이 전압 레벨(VIH)과 로우 전압 레벨(VIL)은 도 10b에 도시된 바와 같다. 제2 전원 전압(VSSQ)이 접지 전압(VSSQ=0)이라고 가정하고 전송 라인(TL)에서의 전압 강하 등을 무시하면, 입력 신호(SI)의 하이 전압 레벨(VIH)과 로우 전압 레벨(VIL) 및 최적의 기준 전압(VREF)은 수학식 2와 같이 계산될 수 있다.
Figure 112016031077212-pat00002
CTT 방식의 경우와 비교하여, 언터미네이션 방식의 경우에는 턴온 저항들(RON)의 미스매치, 종단 저항들(RTT)의 미스매치가 발생하지 않을 수 있다. 그러나 이 경우에도 송신 장치와 수신 장치에서 사용되는 전원 전압들(VDDQ, VSSQ)의 미스매치, 전송 경로를 따른 전압 강하 등에 따라서, 실제적인 최적의 기준 전압(VREF)은 수학식 2의 값과 차이가 발생할 수 있다.
일 실시예에서, 탐색 로직(SRL)은 입력 신호(SI)의 하이 전압 레벨(VIH)에 상응하는 하이 코드 값(CVH) 및 입력 신호(SI)의 로우 전압 레벨(VIL)에 상응하는 로우 코드 값(CVL)을 순차적으로 탐색하여 레지스터(REG)에 저장할 수 있다. 다른 실시예에서, 탐색 로직(SRL)은 입력 신호(SI)의 하이 전압 레벨(VIH)에 상응하는 하이 코드 값(CVH) 및 입력 신호(SI)의 로우 전압 레벨(VIL)에 상응하는 로우 코드 값(CVL) 중 하나(예를 들어, CVH)만을 탐색하여 레지스터(REG)에 저장하고 다른 하나(예를 들어, CVL)는 디폴트 값으로서 레지스터(REG)에 저장할 수 있다. 예를 들어, 상기 디폴트 값은 수신 장치의 내부 회로에 포함된 모드 레지스터 세트에 저장된 정보에 기초하여 제공될 수 있다. 계산부(CAL)는 레지스터(REG)에 저장된 하이 코드 값(CVH) 및 로우 코드 값(CVL)에 기초하여 최적의 기준 전압(VREF)에 상응하는 최적 코드(OCD)를 계산할 수 있다.
도 11a 및 도 11b는 제1 슈도-오픈 드레인(POD: pseudo-open drain) 터미네이션을 설명하기 위한 도면이다.
도 11a를 참조하면, 송신 장치의 송신 드라이버(70)는 내부 회로로부터의 송신 신호(ST)에 기초하여 입출력 패드(PADH)를 구동할 수 있다. 송신 장치의 입출력 패드(PADH)는 전송 라인(TL)을 통하여 수신 장치의 입출력 패드(PADS)에 연결된다. 수신 장치의 입출력 패드(PADS)에는 임피던스 매칭을 위해 제1 POD 터미네이션 방식의 터미네이션 회로(81)가 연결될 수 있다. 수신 장치의 수신 버퍼(BF)는 입출력 패드(PADS)를 통하여 입력되는 입력 신호(SI)를 기준 전압(VREF)과 비교하여 버퍼 신호(SB)를 내부 회로로 제공할 수 있다.
송신 드라이버(70)는 제1 전원 전압(VDDQ) 및 입출력 패드(PADH) 사이에 연결된 풀업부와 입출력 패드(PADH) 및 제1 전원 전압(VDDQ)보다 낮은 제2 전원 전압(VSSQ) 사이에 연결된 풀다운부를 포함할 수 있다. 풀업부는 송신 신호(ST)에 응답하여 스위칭되는 피모스 트랜지스터(TP1) 및 턴온 저항(RON)을 포함할 수 있다. 풀다운부는 송신 신호(ST)에 응답하여 스위칭되는 엔모스 트랜지스터(TN1) 및 턴온 저항(RON)을 포함할 수 있다. 턴온 저항(RON)은 생략될 수도 있으며 턴온 저항(RON)은 트랜지스터들(TP1, TN1)의 각각이 턴온되는 경우의 전압 노드 및 입출력 패드(PADH) 사이의 저항을 나타낼 수 있다.
제1 POD 터미네이션 방식의 터미네이션 회로(81)는 하이 전압에 의해 턴온되는 엔모스 트랜지스터(TN2) 및 종단 저항(RTT)을 포함할 수 있다. 종단 저항(RTT)은 생략될 수도 있으며 종단 저항(RTT)은 트랜지스터(TN2)가 턴온되는 경우의 전압 노드 및 입출력 패드(PADS) 사이의 저항을 나타낼 수 있다.
도 11a의 제1 POD 터미네이션 방식의 터미네이션 회로(81)를 포함하는 경우, 입력 신호(SI)의 하이 전압 레벨(VIH)과 로우 전압 레벨(VIL)은 도 11b에 도시된 바와 같다. 제2 전원 전압(VSSQ)이 접지 전압(VSSQ=0)이라고 가정하고 전송 라인(TL)에서의 전압 강하 등을 무시하면, 입력 신호(SI)의 하이 전압 레벨(VIH)과 로우 전압 레벨(VIL) 및 최적의 기준 전압(VREF)은 수학식 3과 같이 계산될 수 있다.
Figure 112016031077212-pat00003
수학식 3에 의해 알 수 있듯이 최적의 기준 전압(VREF)은 턴온 저항(RON)과 종단 저항(RTT)의 저항비에 따라 결정된다. 이 경우에는, 최적의 기준 전압(VREF)이 고정적이지 않고 가변적이므로, 최적의 기준 전압(VREF)을 구하기 위한 트레이닝이 필수적이다.
일 실시예에서, 탐색 로직(SRL)은 입력 신호(SI)의 하이 전압 레벨(VIH)에 상응하는 하이 코드 값(CVH) 및 입력 신호(SI)의 로우 전압 레벨(VIL)에 상응하는 로우 코드 값(CVL)을 순차적으로 탐색하여 레지스터(REG)에 저장할 수 있다. 다른 실시예에서, 탐색 로직(SRL)은 입력 신호(SI)의 하이 전압 레벨(VIH)에 상응하는 하이 코드 값(CVH)만을 탐색하여 레지스터(REG)에 저장하고 입력 신호(SI)의 로우 전압 레벨(VIL)에 상응하는 로우 코드 값(CVL)은 디폴트 값으로서 레지스터(REG)에 저장할 수 있다. 예를 들어, 로우 코드 값(CVL)의 디폴트 값은 수신 장치의 내부 회로에 포함된 모드 레지스터 세트에 저장된 정보에 기초하여 제공될 수 있다. 계산부(CAL)는 레지스터(REG)에 저장된 하이 코드 값(CVH) 및 로우 코드 값(CVL)에 기초하여 최적의 기준 전압(VREF)에 상응하는 최적 코드(OCD)를 계산할 수 있다.
도 12a 및 도 12b는 제2 슈도-오픈 드레인 터미네이션을 설명하기 위한 도면이다.
도 12a를 참조하면, 송신 장치의 송신 드라이버(70)는 내부 회로로부터의 송신 신호(ST)에 기초하여 입출력 패드(PADH)를 구동할 수 있다. 송신 장치의 입출력 패드(PADH)는 전송 라인(TL)을 통하여 수신 장치의 입출력 패드(PADS)에 연결된다. 수신 장치의 입출력 패드(PADS)에는 임피던스 매칭을 위해 제2 POD 터미네이션 방식의 터미네이션 회로(82)가 연결될 수 있다. 수신 장치의 수신 버퍼(BF)는 입출력 패드(PADS)를 통하여 입력되는 입력 신호(SI)를 기준 전압(VREF)과 비교하여 버퍼 신호(SB)를 내부 회로로 제공할 수 있다.
송신 드라이버(70)는 제1 전원 전압(VDDQ) 및 입출력 패드(PADH) 사이에 연결된 풀업부와 입출력 패드(PADH) 및 제1 전원 전압(VDDQ)보다 낮은 제2 전원 전압(VSSQ) 사이에 연결된 풀다운부를 포함할 수 있다. 풀업부는 송신 신호(ST)에 응답하여 스위칭되는 피모스 트랜지스터(TP1) 및 턴온 저항(RON)을 포함할 수 있다. 풀다운부는 송신 신호(ST)에 응답하여 스위칭되는 엔모스 트랜지스터(TN1) 및 턴온 저항(RON)을 포함할 수 있다. 턴온 저항(RON)은 생략될 수도 있으며 턴온 저항(RON)은 트랜지스터들(TP1, TN1)의 각각이 턴온되는 경우의 전압 노드 및 입출력 패드(PADH) 사이의 저항을 나타낼 수 있다.
제2 POD 터미네이션 방식의 터미네이션 회로(82)는 로우 전압에 의해 턴온되는 피모스 트랜지스터(TP2) 및 종단 저항(RTT)을 포함할 수 있다. 종단 저항(RTT)은 생략될 수도 있으며 종단 저항(RTT)은 트랜지스터(TP2)가 턴온되는 경우의 전압 노드 및 입출력 노드(PADS) 사이의 저항을 나타낼 수 있다.
도 12a의 제2 POD 터미네이션 방식의 터미네이션 회로(82)를 포함하는 경우, 입력 신호(SI)의 하이 전압 레벨(VIH)과 로우 전압 레벨(VIL)은 도 12b에 도시된 바와 같다. 제2 전원 전압(VSSQ)이 접지 전압(VSSQ=0)이라고 가정하고 전송 라인(TL)에서의 전압 강하 등을 무시하면, 입력 신호(SI)의 하이 전압 레벨(VIH)과 로우 전압 레벨(VIL) 및 최적의 기준 전압(VREF)은 수학식 4와 같이 계산될 수 있다.
Figure 112016031077212-pat00004
수학식 4에 의해 알 수 있듯이 최적의 기준 전압(VREF)은 턴온 저항(RON)과 종단 저항(RTT)의 저항비에 따라 결정된다. 이 경우에는, 최적의 기준 전압(VREF)이 고정적이지 않고 가변적이므로, 최적의 기준 전압(VREF)을 구하기 위한 트레이닝이 필수적이다.
일 실시예에서, 탐색 로직(SRL)은 입력 신호(SI)의 하이 전압 레벨(VIH)에 상응하는 하이 코드 값(CVH) 및 입력 신호(SI)의 로우 전압 레벨(VIL)에 상응하는 로우 코드 값(CVL)을 순차적으로 탐색하여 레지스터(REG)에 저장할 수 있다. 다른 실시예에서, 탐색 로직(SRL)은 입력 신호(SI)의 로우 전압 레벨(VIL)에 상응하는 로우 코드 값(CVL)만을 탐색하여 레지스터(REG)에 저장하고 입력 신호(SI)의 하이 전압 레벨(VIH)에 상응하는 하이 코드 값(CVH)은 디폴트 값으로서 레지스터(REG)에 저장할 수 있다. 예를 들어, 하이 코드 값(CVH)의 디폴트 값은 수신 장치의 내부 회로에 포함된 모드 레지스터 세트에 저장된 정보에 기초하여 제공될 수 있다. 계산부(CAL)는 레지스터(REG)에 저장된 하이 코드 값(CVH) 및 로우 코드 값(CVL)에 기초하여 최적의 기준 전압(VREF)에 상응하는 최적 코드(OCD)를 계산할 수 있다.
도 13은 본 발명의 일 실시예에 따른 수신 인터페이스 회로를 나타내는 도면이다.
도 13을 참조하면, 수신 인터페이스 회로(53)는 수신 버퍼(BF), 기준 전압 발생기(RVG) 및 셀프 트레이닝 회로(63)를 포함할 수 있다. 수신 버퍼(SB)는 입력 신호(SI)를 기준 전압(VREF)과 비교하여 버퍼 신호(SB)를 발생할 수 있다. 기준 전압 발생기(RVG)는 컨트롤 코드(CCD)에 응답하여 기준 전압(VREF)을 발생할 수 있다.
전술한 바와 같이, 셀프 트레이닝 회로(63)는 트레이닝 모드에서 기준 전압(VREF)의 최적 전압 레벨에 상응하는 최적 코드를 탐색하기 위하여 순차적으로 변화하는 스캔 코드를 컨트롤 코드(CCD)로서 출력하고, 노말 모드에서 상기 최적 코드를 컨트롤 코드(CCD)로서 출력할 수 있다. 이러한 컨트롤 코드(CCD)의 제공을 위하여, 셀프 트레이닝 회로(63)는 듀티 검출부(90), 탐색 로직(SRL), 레지스터(REG) 및 선택부(MUX)를 포함할 수 있다.
듀티 검출부(90)는 수신 버퍼(BF)로부터의 버퍼 신호(SB)의 듀티비를 기준 듀티비와 비교하여 비교 신호(SC)를 발생한다. 듀티 검출부(90)는 로우 패스 필터(LPF, low-pass filter), 기준 신호 발생기(95) 및 비교기(COM)를 포함할 수 있다. 로우 패스 필터(LPF)는 버퍼 신호(SB)를 로우-패스 필터링하여 버퍼 신호(BS)의 듀티비에 상응하는 전압 레벨을 갖는 필터 신호(SF)를 발생할 수 있다. 기준 신호 발생기(95)는 기준 듀티비에 상응하는 전압 레벨을 갖는 기준 신호(SR)를 발생할 수 있다. 예를 들어, 기준 신호 발생기(95)는 입력과 출력이 연결된 인버터를 포함할 수 있다. 상기 인버터에 포함된 피모스 트랜지스터 및 엔모스 트랜지스터의 사이즈 비(size ratio)를 조절하여 상기 기준 듀티비를 설정할 수 있다. 비교기(COM)는 필터 신호(SF)와 기준 신호(SR)를 비교하여 논리 하이 레벨 또는 논리 로우 레벨을 갖는 비교 신호(SC)를 발생한다.
탐색 로직(SRL)은 순차적으로 변화하는 스캔 코드(SCD)를 발생하고, 듀티 검출부(90)로부터의 비교 신호(SC)에 기초하여 버퍼 신호(SB)의 듀티비와 상기 기준 듀티비와의 차가 최소가 되는 스캔 코드(SCD)의 코드 값을 탐색한다. 입력 신호(SI)가 하이 전압 레벨(VIH) 및 로우 전압 레벨(VIL) 사이에서 토글링하는 클록 신호의 형태를 갖는 경우 버퍼 신호(SB)는 기준 전압(VREF)에 따라서 변화하는 듀티비를 갖는다. 예를 들어, 상기 기준 듀티비는 50%로 설정될 수 있고, 탐색 로직(SRL)은 버퍼 신호(SB)의 듀티비가 50%에 가장 근접하는 스캔 코드(SCD)의 코드 값을 탐색할 수 있다. 탐색 로직(SRL)의 동작에 대해서는 도 14를 참조하여 후술한다.
레지스터(REG)는 탐색 로직(SRL)에 의해 탐색된 코드 값을 최적 코드(OCD)로서 저장한다.
선택부(MUX)는 모드 신호(MD)에 응답하여 탐색 로직(SRL)으로부터의 스캔 코드(SCD) 및 레지스터(REG)로부터의 최적 코드(OCD) 중 하나를 선택하여 컨트롤 코드(CCD)로서 출력할 수 있다. 선택부(MUX)는 트레이닝 모드에서는 스캔 코드(SCD)를 출력하고 노말 모드에서는 최적 코드(OCD)를 출력할 수 있다.
도 13에 도시하지는 않았지만, 듀티 검출부(90) 및 탐색 로직(SRL)은 모드 신호(MD)에 응답하여 트레이닝 모드에서만 인에이블 되고 노말 모드에서는 디스에이블될 수 있다. 모드 신호(MD)는 도 1의 내부 회로(INTS)로부터 제공될 수 있으며, 모드 신호(MD)의 논리 레벨에 따라서 트레이닝 모드 또는 노말 모드를 나타낼 수 있다. 한편, 트레이닝 모드에서 선택부(MUX)는 탐색 로직(SRL)의 출력인 스캔 코드(SCD)를 선택하여 출력한다. 결과적으로 트레이닝 모드에서는 수신 버퍼(BF), 듀티 검출부(90), 탐색 로직(SRL), 선택부(MUX) 및 기준 전압 발생기(RVG)는 트레이닝 루프(training loop)를 형성할 수 있다. 상기 트레이닝 루프를 이용하여 최적의 기준 전압(VREF)에 상응하는 최적 코드(OCD)를 신속하게 탐색할 수 있다.
도 14는 도 13의 수신 인터페이스 회로의 트레이닝 모드에서의 최적 코드 탐색의 일 실시예를 설명하기 위한 도면들이다.
도 13 및 14를 참조하면, 트레이닝 모드에서 입력 신호(SI) 하이 전압 레벨(VIH) 및 로우 전압 레벨(VIL) 사이에서 토글링하는 클록 신호의 형태를 가질 수 있다. 기준 전압(VREF)이 상대적으로 낮은 경우에는 버퍼 신호(SB)의 듀티비는 상대적으로 크고 기준 전압(VREF)이 상대적으로 높은 경우에는 버퍼 신호(SB)의 듀티비는 상대적으로 작을 수 있다.
버퍼 신호(SB)의 듀티비가 높은 경우에는 로우 패스 필터(LPF)에서 출력되는 필터 신호(SF)의 전압 레벨이 기준 신호(SR)의 전압 레벨보다 높다. 반면에 버퍼 신호(SB)의 듀티비가 낮은 경우에는 로우 패스 필터(LPF)에서 출력되는 필터 신호(SF)의 전압 레벨이 기준 신호(SR)의 전압 레벨보다 낮다. 이러한 필터 신호(SF)와 기준 신호(SR)의 전압 레벨의 비교 결과는 비교기(COM)의 출력인 비교 신호(SC)에 의해 전달된다. 탐색 로직(SRL)은 비교 신호(SC)의 논리 레벨이 필터 신호(SF)의 전압 레벨이 기준 신호(SR)의 전압 레벨보다 높음을 나타내는 경우에는 기준 전압(VREF)이 증가하는 방향으로 스캔 코드(SCD)의 코드 값을 변경할 수 있다. 반면에, 탐색 로직(SRL)은 비교 신호(SC)의 논리 레벨이 필터 신호(SF)의 전압 레벨이 기준 신호(SR)의 전압 레벨보다 낮음을 나타내는 경우에는 기준 전압(VREF)이 감소하는 방향으로 스캔 코드(SCD)의 코드 값을 변경할 수 있다.
도 5, 도 6 및 도 7을 참조하여 설명한 것과 유사하게, 탐색 로직(SRL)은 스캔 코드(SCD)의 코드 값을 변화시키면서 비교 신호(SC)의 레벨 천이에 기초하여 버퍼 신호(SB)의 듀티비와 상기 기준 듀티비와의 차가 최소가 되는 스캔 코드(SCD)의 코드 값을 탐색할 수 있다.
도 15는 본 발명의 일 실시예에 따른 수신 인터페이스 회로를 나타내는 도면이다.
도 15를 참조하면, 수신 인터페이스 회로(54)는 수신 버퍼(BF), 기준 전압 발생기(RVG) 및 셀프 트레이닝 회로(62)를 포함할 수 있다. 수신 버퍼(SB)는 입력 신호(SI)를 기준 전압(VREF)과 비교하여 버퍼 신호(SB)를 발생할 수 있다. 기준 전압 발생기(RVG)는 컨트롤 코드(CCD)에 응답하여 기준 전압(VREF)을 발생할 수 있다.
전술한 바와 같이, 셀프 트레이닝 회로(64)는 트레이닝 모드에서 기준 전압(VREF)의 최적 전압 레벨에 상응하는 최적 코드를 탐색하기 위하여 순차적으로 변화하는 스캔 코드를 컨트롤 코드(CCD)로서 출력하고, 노말 모드에서 상기 최적 코드를 컨트롤 코드(CCD)로서 출력할 수 있다. 이러한 컨트롤 코드(CCD)의 제공을 위하여, 셀프 트레이닝 회로(64)는 트레이닝 버퍼(TB), 듀티 검출부(90), 탐색 로직(SRL), 레지스터(REG) 및 선택부(MUX)를 포함할 수 있다.
트레이닝 버퍼(TB)는 입력 신호(SI)를 기준 전압(VREF)과 비교하여 트레이닝 버퍼 신호(STB)를 발생한다.
듀티 검출부(90)는 트레이닝 버퍼(TB)로부터의 트레이닝 버퍼 신호(STB)의 듀티비를 기준 듀티비와 비교하여 비교 신호(SC)를 발생한다. 듀티 검출부(90)는 로우 패스 필터(LPF, low-pass filter), 기준 신호 발생기(95) 및 비교기(COM)를 포함할 수 있다. 로우 패스 필터(LPF)는 트레이닝 버퍼 신호(STB)를 로우-패스 필터링하여 트레이닝 버퍼 신호(STB)의 듀티비에 상응하는 전압 레벨을 갖는 필터 신호(SF)를 발생할 수 있다. 기준 신호 발생기(95)는 기준 듀티비에 상응하는 전압 레벨을 갖는 기준 신호(SR)를 발생할 수 있다. 예를 들어, 기준 신호 발생기(95)는 입력과 출력이 연결된 인버터를 포함할 수 있다. 상기 인버터에 포함된 피모스 트랜지스터 및 엔모스 트랜지스터의 사이즈 비를 조절하여 상기 기준 듀티비를 설정할 수 있다. 비교기(COM)는 필터 신호(SF)와 기준 신호(SR)를 비교하여 논리 하이 레벨 또는 논리 로우 레벨을 갖는 비교 신호(SC)를 발생한다.
탐색 로직(SRL)은 순차적으로 변화하는 스캔 코드(SCD)를 발생하고, 듀티 검출부(90)로부터의 비교 신호(SC)에 기초하여 트레이닝 버퍼 신호(STB)의 듀티비와 상기 기준 듀티비와의 차가 최소가 되는 스캔 코드(SCD)의 코드 값을 탐색한다. 입력 신호(SI)가 하이 전압 레벨(VIH) 및 로우 전압 레벨(VIL) 사이에서 토글링하는 클록 신호의 형태를 갖는 경우 트레이닝 버퍼 신호(STB)는 기준 전압(VREF)에 따라서 변화하는 듀티비를 갖는다. 예를 들어, 상기 기준 듀티비는 50%로 설정될 수 있고, 탐색 로직(SRL)은 버퍼 신호(SB)의 듀티비가 50%에 가장 근접하는 스캔 코드(SCD)의 코드 값을 탐색할 수 있다. 탐색 로직(SRL)의 동작에 대해서는 도 14를 참조하여 전술한 바와 같다.
레지스터(REG)는 탐색 로직(SRL)에 의해 탐색된 코드 값을 최적 코드(OCD)로서 저장한다.
선택부(MUX)는 모드 신호(MD)에 응답하여 탐색 로직(SRL)으로부터의 스캔 코드(SCD) 및 레지스터(REG)로부터의 최적 코드(OCD) 중 하나를 선택하여 컨트롤 코드(CCD)로서 출력할 수 있다. 선택부(MUX)는 트레이닝 모드에서는 스캔 코드(SCD)를 출력하고 노말 모드에서는 최적 코드(OCD)를 출력할 수 있다.
도 15에 도시하지는 않았지만, 트레이닝 버퍼(TB), 듀티 검출부(90) 및 탐색 로직(SRL)은 모드 신호(MD)에 응답하여 트레이닝 모드에서만 인에이블 되고 노말 모드에서는 디스에이블될 수 있다. 모드 신호(MD)는 도 1의 내부 회로(INTS)로부터 제공될 수 있으며, 모드 신호(MD)의 논리 레벨에 따라서 트레이닝 모드 또는 노말 모드를 나타낼 수 있다. 한편, 트레이닝 모드에서 선택부(MUX)는 탐색 로직(SRL)의 출력인 스캔 코드(SCD)를 선택하여 출력한다. 결과적으로 트레이닝 모드에서는 트레이닝 버퍼(TB), 듀티 검출부(90), 탐색 로직(SRL), 선택부(MUX) 및 기준 전압 발생기(RVG)는 트레이닝 루프(training loop)를 형성할 수 있다. 상기 트레이닝 루프를 이용하여 최적의 기준 전압(VREF)에 상응하는 최적 코드(OCD)를 신속하게 탐색할 수 있다.
도 13의 셀프 트레이닝 회로(63)와 비교하여, 도 15의 셀프 트레이닝 회로(64)는 트레이닝 버퍼(TB)를 더 포함한다. 트레이닝 버퍼(TB)는 수신 버퍼(BF)와 실질적으로 동일한 동작 특성을 갖게 하기 위하여 수신 버퍼(BF)와 동일한 구성을 갖도록 구현될 수 있다. 도 13의 경우에는 수신 버퍼(BF)의 출력인 버퍼 신호(SB)를 그대로 사용하여 탐색 동작을 수행한다. 이 경우, 수신 버퍼(BF)에 DC 입력 오프셋이 존재하더라도, 수신 버퍼(BF)가 트레이닝 루프에 포함되어 있으므로 트레이닝에 의해 결정된 기준 전압(VREF)은 상기 DC 입력 오프셋을 상쇄하는 전압 레벨을 갖는다. 도 15의 경우에는 수신 버퍼(BF)가 트레이닝 루프에서 배제되고 동일한 구성의 트레이닝 버퍼(TB)를 이용함으로써, 셀프 트레이닝 회로가 수신 버퍼(BF)의 출력 임피던스에 영향을 미치는 것을 방지할 수 있다.
도 16은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 16을 참조하면, 메모리 시스템(11)은 메모리 컨트롤러(21) 및 메모리 장치(41)를 포함한다. 메모리 컨트롤러(21)는 외부 장치(예를 들어, 호스트, AP 등)로부터 수신된 신호들에 응답하여, 메모리 장치(41)를 제어할 수 있다. 예를 들어, 메모리 컨트롤러(21)는 외부 장치로부터 수신된 요청에 응답하여, 데이터(DATA), 어드레스(ADDR), 코맨드(CMD), 및 제어 신호(CTRL)를 메모리 장치(41)로 전송할 수 있다.
메모리 장치(41)는 메모리 컨트롤러(21)의 제어에 따라 데이터의 독출, 기입(프로그램), 소거 등의 동작들을 수행할 수 있다.
메모리 장치(41)는 도 1 내지 도 15를 참조하여 전술한 바와 같은 셀프 트레이닝을 수행하는 수신 인터페이스 회로(RIC1)를 포함할 수 있다. 또한 메모리 컨트롤러(21)도 셀프 트레이닝을 수행하는 수신 인터페이스 회로(RIC2)를 포함할 수 있다. 특히 수신 인터페이스 회로들(RIC1, RIC2)은 양방향으로 전달되는 고속의 데이터를 수신하기 위한 최적의 기준 전압을 각각 트레이닝하기 위해 메모리 컨트롤러(21) 및 메모리 장치(41)의 각각에 포함될 수 있다.
도 17a, 도 17b, 도 18a, 도 18b, 도 19a, 도 19b, 도 20a 및 도 20b는 도 16의 메모리 시스템에서의 트레이닝 모드의 실시예들을 나타내는 타이밍도들이다.
도 17a 및 도 17b는 입력 신호(SI)의 로우 전압 레벨(VIL) 및 하이 전압 레벨(VIH)을 순차적으로 모두 탐색하는 트레이닝 모드를 나타낸다. 예를 들어, 도 8a 및 도 8b를 참조하여 설명한 CTT 방식의 경우 또는 도 9a 및 도 9b를 참조하여 설명한 언터미네이션 방식의 경우에 로우 전압 레벨(VIL) 및 하이 전압 레벨(VIH)을 순차적으로 모두 탐색하는 트레이닝 모드가 수행될 수 있다.
도 17a를 참조하면, 시점 T1에서 메모리 컨트롤러(21)는 메모리 장치(41)에 인가되는 칩 인에이블 신호(CE)를 논리 로우 레벨로 활성화한다. 칩 인에이블 신호(CE)가 활성화되면 상응하는 메모리 칩이 선택되어 인에이블된다.
시점 T2에서 메모리 컨트롤러(21)는 입력 신호(SI)의 로우 전압 레벨(VIL)에 대한 트레이닝을 나타내는 로우 트레이닝 코맨드(TRL)를 메모리 장치(41)에 전송한다. 시점 T2에서 또는 약간의 지연을 두고 메모리 컨트롤러(21)는 입출력 패드를 논리 로우 레벨로 구동하고 메모리 장치(41)는 로우 전압 레벨(VIL)의 입력 신호(SI)를 수신한다.
시점 T3에서 메모리 장치(41)는 로우 전압 레벨(VIL)에 대한 트레이닝을 시작하고, 메모리 컨트롤러(21)에 전송되는 레디-비지(ready-busy) 신호(R/B)를 논리 로우 레벨로 활성화하여 메모리 장치(41)가 비지 상태(BUSY)임을 알린다. 한편 도면에 나타내지는 않았지만, 시점 T3에서 메모리 장치(41)는 전술한 모드 신호(MD)를 활성화하여 현재 모드가 트레이닝 모드임을 수신 인터페이스 회로(RIC1)에 알릴 수 있다. 수신 인터페이스 회로(RIC1)는 전술한 바와 같이 스캔 코드(SCD)의 코드 값을 순차적으로 변경시키면서 로우 전압 레벨(VIL)에 상응하는 로우 코드 값(CVL)을 탐색할 수 있다.
시점 T4에서 입력 신호(SI)의 로우 전압 레벨(VIL)에 대한 트레이닝이 완료되면, 메모리 장치(41)는 로우 전압 레벨(VIL)에 상응하는 로우 코드 값(CVL)을 탐색 결과로서 레지스터(REG)에 저장하고, 레디-비지 신호(R/B)를 논리 하이 레벨로 비활성화하여 메모리 장치(41)가 레디 상태임을 알린다.
시점 T5에서 메모리 컨트롤러(21)는 송신 드라이버를 디스에이블시키고, 입력 신호(SI)는 본래의 상태(예를 들어, 하이-임피던스 상태)로 복귀한다.
시점 T6에서 메모리 컨트롤러(21)는 입력 신호(SI)의 하이 전압 레벨(VIH)에 대한 트레이닝을 나타내는 하이 트레이닝 코맨드(TRH)를 메모리 장치(41)에 전송한다. 시점 T6에서 또는 약간의 지연을 두고 메모리 컨트롤러(21)는 입출력 패드를 논리 하이 레벨로 구동하고 메모리 장치(41)는 하이 전압 레벨(VIH)의 입력 신호(SI)를 수신한다.
시점 T7에서 메모리 장치(41)는 하이 전압 레벨(VIH)에 대한 트레이닝을 시작하고, 메모리 컨트롤러(21)에 전송되는 레디-비지(ready-busy) 신호(R/B)를 논리 로우 레벨로 활성화하여 메모리 장치(41)가 비지 상태(BUSY)임을 알린다. 한편 도면에 나타내지는 않았지만, 시점 T7에서 메모리 장치(41)는 전술한 모드 신호(MD)를 활성화하여 현재 모드가 트레이닝 모드임을 수신 인터페이스 회로(RIC1)에 알릴 수 있다. 수신 인터페이스 회로(RIC1)는 전술한 바와 같이 스캔 코드(SCD)의 코드 값을 순차적으로 변경시키면서 하이 전압 레벨(VIH)에 상응하는 하이 코드 값(CVH)을 탐색할 수 있다.
시점 T8에서 입력 신호(SI)의 하이 전압 레벨(VIH)에 대한 트레이닝이 완료되면, 메모리 장치(41)는 하이 전압 레벨(VIH)에 상응하는 하이 코드 값(CVH)을 탐색 결과로서 레지스터(REG)에 저장하고, 레디-비지 신호(R/B)를 논리 하이 레벨로 비활성화하여 메모리 장치(41)가 레디 상태임을 알린다.
시점 T9에서 메모리 컨트롤러(21)는 송신 드라이버를 디스에이블시키고, 입력 신호(SI)는 본래의 상태(예를 들어, 하이-임피던스 상태)로 복귀한다.
시점 T10에서 메모리 컨트롤러(21)는 트레이닝 모드의 종료를 나타내는 전압 설정 코맨드(VST)를 메모리 장치(41)에 전송한다. 메모리 장치(41)는 모드 신호(MD)를 비활성화하여 현재 모드가 노말 모드임을 수신 인터페이스 회로(RIC1)에 알릴 수 있다. 수신 인터페이스 회로(RIC1)는 전술한 바와 같이, 레지스터(REG)에 저장된 값에 기초하여 최적의 기준 전압(VREF)에 상응하는 최적 코드(OCD)를 계산하고, 선택부(MUX)는 노말 모드를 나타내는 모드 신호(MD)에 응답하여 계산된 최적 코드(OCD)를 컨트롤 코드(CCD)로서 기준 전압 발생기(RVG)에 제공할 수 있다.
도 17b를 참조하면, 시점 T1에서 메모리 컨트롤러(21)는 메모리 장치(41)에 인가되는 칩 인에이블 신호(CE)를 논리 로우 레벨로 활성화한다. 칩 인에이블 신호(CE)가 활성화되면 상응하는 메모리 칩이 선택되어 인에이블된다.
시점 T2에서 메모리 컨트롤러(21)는 입력 신호(SI)의 로우 전압 레벨(VIL)에 대한 트레이닝을 나타내는 로우 트레이닝 코맨드(TRL)를 메모리 장치(41)에 전송한다. 시점 T2에서 또는 약간의 지연을 두고 메모리 컨트롤러(21)는 입출력 패드를 논리 로우 레벨로 구동하고 메모리 장치(41)는 로우 전압 레벨(VIL)의 입력 신호(SI)를 수신한다. 메모리 장치(41)는 전술한 모드 신호(MD)를 활성화하여 현재 모드가 트레이닝 모드임을 수신 인터페이스 회로(RIC1)에 알릴 수 있다. 수신 인터페이스 회로(RIC1)는 전술한 바와 같이 스캔 코드(SCD)의 코드 값을 순차적으로 변경시키면서 로우 전압 레벨(VIL)에 상응하는 로우 코드 값(CVL)을 탐색할 수 있다.
시점 T3에서 메모리 컨트롤러(41)는 메모리 장치(41)의 셀프 트레이닝에 필요한 시간이 경과하였다고 판단하고 칩 인에이블 신호(CE)를 논리 하이 레벨로 비활성화한다. 메모리 컨트롤러(21)는 송신 드라이버를 디스에이블시키고, 입력 신호(SI)는 본래의 상태(예를 들어, 하이-임피던스 상태)로 복귀한다.
도 17a의 경우에는 메모리 컨트롤러(21)가 메모리 장치(41)로부터의 레디-비지 신호(R/B)에 기초하여 셀프 트레이닝의 종료 여부를 판단하지만, 도 17b의 경우에는 이러한 피드백 없이 메모리 컨트롤러(21)가 셀프 트레이닝의 종료 여부를 자체적으로 결정한다.
시점 T4에서 메모리 컨트롤러(21)는 메모리 장치(41)에 인가되는 칩 인에이블 신호(CE)를 논리 로우 레벨로 활성화하고, 메모리 장치(41)에서는 상응하는 메모리 칩이 선택되어 인에이블된다.
시점 T5에서 메모리 컨트롤러(21)는 입력 신호(SI)의 하이 전압 레벨(VIH)에 대한 트레이닝을 나타내는 하이 트레이닝 코맨드(TRH)를 메모리 장치(41)에 전송한다. 시점 T5에서 또는 약간의 지연을 두고 메모리 컨트롤러(21)는 입출력 패드를 논리 하이 레벨로 구동하고 메모리 장치(41)는 하이 전압 레벨(VIH)의 입력 신호(SI)를 수신한다. 메모리 장치(41)는 전술한 모드 신호(MD)를 활성화하여 현재 모드가 트레이닝 모드임을 수신 인터페이스 회로(RIC1)에 알릴 수 있다. 수신 인터페이스 회로(RIC1)는 전술한 바와 같이 스캔 코드(SCD)의 코드 값을 순차적으로 변경시키면서 하이 전압 레벨(VIH)에 상응하는 로우 코드 값(CVH)을 탐색할 수 있다.
시점 T6에서 메모리 컨트롤러(41)는 메모리 장치(41)의 셀프 트레이닝에 필요한 시간이 경과하였다고 판단하고 칩 인에이블 신호(CE)를 논리 하이 레벨로 비활성화한다. 메모리 컨트롤러(21)는 송신 드라이버를 디스에이블시키고, 입력 신호(SI)는 본래의 상태(예를 들어, 하이-임피던스 상태)로 복귀한다.
시점 T7에서 메모리 컨트롤러(21)는 메모리 장치(41)에 인가되는 칩 인에이블 신호(CE)를 논리 로우 레벨로 활성화하고, 메모리 장치(41)에서는 상응하는 메모리 칩이 선택되어 인에이블된다.
시점 T8에서 메모리 컨트롤러(21)는 트레이닝 모드의 종료를 나타내는 전압 설정 코맨드(VST)를 메모리 장치(41)에 전송한다. 메모리 장치(41)는 모드 신호(MD)를 비활성화하여 현재 모드가 노말 모드임을 수신 인터페이스 회로(RIC1)에 알릴 수 있다. 수신 인터페이스 회로(RIC1)는 전술한 바와 같이, 레지스터(REG)에 저장된 값에 기초하여 최적의 기준 전압(VREF)에 상응하는 최적 코드(OCD)를 계산하고 계산된 최적 코드(OCD)를 컨트롤 코드(CCD)로서 기준 전압 발생기(RVG)에 제공할 수 있다.
도 17b를 참조하여 설명한 트레이닝 모드는 유사한 방식으로 메모리 컨트롤러(21)의 수신 인터페이스 회로(RIC2)에도 적용될 수 있다. 이 경우, 메모리 컨트롤러(21)로부터 전송된 트레이닝 코맨드(TRL, TRH)에 응답하여 메모리 장치(41)의 송신 드라이버가 입출력 패드를 구동하고, 그 결과 메모리 컨트롤러(21)는 도 17b에 도시된 것과 같은 입력 신호(SI)를 수신할 수 있다.
도 17a 및 도 17b를 참조하여 설명한 바와 같이, 메모리 장치(41)는 메모리 컨트롤러(21)로부터의 코맨드(TRL, TRH)에 응답하여 트레이닝 모드를 시작할 수 있다. 또한, 메모리 장치(41)는 트레이닝 모드의 종료를 나타내는 신호, 예를 들어, 전술한 레디-비지 신호(R/B)를 메모리 컨트롤러(21)로 제공할 수 있다.
도 18a 및 도 19a에 대한 설명은 도 17a에 대한 설명과 실질적으로 동일하고 도 18b 및 도 19b에 대한 설명은 도 17b에 대한 설명과 실질적으로 동일하므로 중복되는 설명은 생략한다.
도 18a 및 도 18b는 입력 신호(SI)의 로우 전압 레벨(VIL)만을 탐색하는 트레이닝 모드를 나타낸다. 예를 들어, 도 10a 및 도 10b를 참조하여 설명한 제1 POD 터미네이션 방식의 경우에 로우 전압 레벨(VIL)만을 탐색하는 트레이닝 모드가 수행될 수 있다. 전술한 바와 같이 탐색 로직(SRL)은 로우 코드 값(CVL)만을 탐색하여 레지스터(REG)에 저장하고 하이 코드 값(CVH)은 디폴트 값, 즉 미리 결정된 값으로서 레지스터(REG)에 저장될 수 있다. 예를 들어, 하이 코드 값(CVH)의 상기 디폴트 값은 메모리 장치(41)의 내부 회로에 포함된 모드 레지스터 세트에 저장된 정보에 기초하여 제공될 수 있다.
도 19a 및 도 19b는 입력 신호(SI)의 하이 전압 레벨(VIH)만을 탐색하는 트레이닝 모드를 나타낸다. 예를 들어, 도 11a 및 도 11b를 참조하여 설명한 제2 POD 터미네이션 방식의 경우에 하이 전압 레벨(VIH)만을 탐색하는 트레이닝 모드가 수행될 수 있다. 전술한 바와 같이 탐색 로직(SRL)은 하이 코드 값(CVH)만을 탐색하여 레지스터(REG)에 저장하고 로우 코드 값(CVH)은 디폴트 값, 즉 미리 결정된 값으로서 레지스터(REG)에 저장될 수 있다. 예를 들어, 로우 코드 값(CVL)의 상기 디폴트 값은 메모리 장치(41)의 내부 회로에 포함된 모드 레지스터 세트에 저장된 정보에 기초하여 제공될 수 있다.
도 20a 및 도 20b는 하이 전압 레벨(HIV) 및 로우 전압 레벨(HIL) 사이에서 토글링하는 입력 신호(SI)에 기초하여 최적 코드(OCD)를 탐색하는 트레이닝 모드를 나타낸다. 전술한 터미네이션 방식에 관계 없이 클록 신호의 형태로 토글링하는 입력 신호(SI)에 기초하여 트레이닝 모드가 수행될 수 있다.
도 20a를 참조하면, 시점 T1에서 메모리 컨트롤러(21)는 메모리 장치(41)에 인가되는 칩 인에이블 신호(CE)를 논리 로우 레벨로 활성화한다. 칩 인에이블 신호(CE)가 활성화되면 상응하는 메모리 칩이 선택되어 인에이블된다.
시점 T2에서 메모리 컨트롤러(21)는 기준 전압(VREF)의 트레이닝을 나타내는 트레이닝 코맨드(TRD)를 메모리 장치(41)에 전송한다. 시점 T2에서 또는 약간의 지연을 두고 메모리 컨트롤러(21)는 입출력 패드를 클록 신호의 형태로 토글링하는 신호로 구동하고 메모리 장치(41)는 하이 전압 레벨(HIV) 및 로우 전압 레벨(HIL) 사이에서 토글링하는 입력 신호(SI)를 수신한다.
시점 T3에서 메모리 장치(41)는 기준 전압(VREF)에 대한 트레이닝을 시작하고, 메모리 컨트롤러(21)에 전송되는 레디-비지(ready-busy) 신호(R/B)를 논리 로우 레벨로 활성화하여 메모리 장치(41)가 비지 상태(BUSY)임을 알린다. 한편 도면에 나타내지는 않았지만, 시점 T3에서 메모리 장치(41)는 전술한 모드 신호(MD)를 활성화하여 현재 모드가 트레이닝 모드임을 수신 인터페이스 회로(RIC1)에 알릴 수 있다. 수신 인터페이스 회로(RIC1)는 전술한 바와 같이 스캔 코드(SCD)의 코드 값을 순차적으로 변경시키면서 버퍼 신호(SB) 또는 트레이닝 버퍼 신호(STB)의 듀티비에 기초하여 기준 전압(VREF)의 최적 전압 레벨에 상응하는 최적 코드(OCD)를 탐색할 수 있다.
시점 T4에서 기준 전압(VREF)에 대한 트레이닝이 완료되면, 메모리 장치(41)는 최적 코드(OCD)를 탐색 결과로서 레지스터(REG)에 저장하고, 레디-비지 신호(R/B)를 논리 하이 레벨로 비활성화하여 메모리 장치(41)가 레디 상태임을 알린다.
시점 T5에서 메모리 컨트롤러(21)는 송신 드라이버를 디스에이블시키고, 입력 신호(SI)는 본래의 상태(예를 들어, 하이-임피던스 상태)로 복귀한다.
시점 T6에서 메모리 컨트롤러(21)는 트레이닝 모드의 종료를 나타내는 전압 설정 코맨드(VST)를 메모리 장치(41)에 전송한다. 메모리 장치(41)는 모드 신호(MD)를 비활성화하여 현재 모드가 노말 모드임을 수신 인터페이스 회로(RIC1)에 알릴 수 있다. 수신 인터페이스 회로(RIC1)는 전술한 바와 같이, 레지스터(REG)에 저장된 최적의 기준 전압(VREF)에 상응하는 최적 코드(OCD)를 저장하고, 선택부(MUX)는 노말 모드를 나타내는 모드 신호(MD)에 응답하여 저장된 최적 코드(OCD)를 컨트롤 코드(CCD)로서 기준 전압 발생기(RVG)에 제공할 수 있다.
도 20b를 참조하면, 시점 T1에서 메모리 컨트롤러(21)는 메모리 장치(41)에 인가되는 칩 인에이블 신호(CE)를 논리 로우 레벨로 활성화한다. 칩 인에이블 신호(CE)가 활성화되면 상응하는 메모리 칩이 선택되어 인에이블된다.
시점 T2에서 메모리 컨트롤러(21)는 기준 전압(VREF)의 트레이닝을 나타내는 트레이닝 코맨드(TRD)를 메모리 장치(41)에 전송한다. 시점 T2에서 또는 약간의 지연을 두고 메모리 컨트롤러(21)는 입출력 패드를 클록 신호의 형태로 토글링하는 신호로 구동하고 메모리 장치(41)는 하이 전압 레벨(HIV) 및 로우 전압 레벨(HIL) 사이에서 토글링하는 입력 신호(SI)를 수신한다. 메모리 장치(41)는 전술한 모드 신호(MD)를 활성화하여 현재 모드가 트레이닝 모드임을 수신 인터페이스 회로(RIC1)에 알릴 수 있다. 수신 인터페이스 회로(RIC1)는 전술한 바와 같이 스캔 코드(SCD)의 코드 값을 순차적으로 변경시키면서 기준 전압(VREF)의 최적 전압 레벨에 상응하는 최적 코드(OVL)를 탐색할 수 있다.
시점 T3에서 메모리 컨트롤러(21)는 메모리 장치(41)의 셀프 트레이닝에 필요한 시간이 경과하였다고 판단하고 칩 인에이블 신호(CE)를 논리 하이 레벨로 비활성화한다. 메모리 컨트롤러(21)는 송신 드라이버를 디스에이블시키고, 입력 신호(SI)는 본래의 상태(예를 들어, 하이-임피던스 상태)로 복귀한다.
도 20a의 경우에는 메모리 컨트롤러(21)가 메모리 장치(41)로부터의 레디-비지 신호(R/B)에 기초하여 셀프 트레이닝의 종료 여부를 판단하지만, 도 20b의 경우에는 이러한 피드백 없이 메모리 컨트롤러(21)가 셀프 트레이닝의 종료 여부를 자체적으로 결정한다.
시점 T4에서 메모리 컨트롤러(21)는 메모리 장치(41)에 인가되는 칩 인에이블 신호(CE)를 논리 로우 레벨로 활성화하고, 메모리 장치(41)에서는 상응하는 메모리 칩이 선택되어 인에이블된다.
시점 T5에서 메모리 컨트롤러(21)는 트레이닝 모드의 종료를 나타내는 전압 설정 코맨드(VST)를 메모리 장치(41)에 전송한다. 메모리 장치(41)는 모드 신호(MD)를 비활성화하여 현재 모드가 노말 모드임을 수신 인터페이스 회로(RIC1)에 알릴 수 있다. 수신 인터페이스 회로(RIC1)는 전술한 바와 같이 레지스터(REG)에 최적의 기준 전압(VREF)에 상응하는 최적 코드(OCD)를 저장하고, 선택부(MUX)는 노말 모드를 나타내는 모드 신호(MD)에 응답하여 저장된 최적 코드(OCD)를 컨트롤 코드(CCD)로서 기준 전압 발생기(RVG)에 제공할 수 있다.
도 20a 및 도 20b를 참조하여 설명한 바와 같이, 메모리 장치(41)는 메모리 컨트롤러(21)로부터의 코맨드(TRL, TRH)에 응답하여 트레이닝 모드를 시작할 수 있다. 또한, 메모리 장치(41)는 트레이닝 모드의 종료를 나타내는 신호, 예를 들어, 전술한 레디-비지 신호(R/B)를 메모리 컨트롤러(21)로 제공할 수 있다.
도 21은 도 16의 메모리 시스템에 포함되는 메모리 장치의 일 실시예를 나타내는 도면이다.
도 21을 참조하면, 메모리 장치(42)는 복수의 입출력 패드들(PAD1~PADn), 복수의 수신 유닛들(RX1~RXn), 기준 전압 발생기(RVG), 셀프 트레이닝 회로(STC) 및 경로 선택부(MUX)를 포함할 수 있다.
입출력 패드들(PAD1~PADn)은 복수의 전송 라인들을 통하여 메모리 컨트롤러의 상응하는 입출력 패드들과 연결된다. 수신 유닛들(RX1~RXn)은 입출력 패드들(PAD1~PADn)에 각각 연결되고, 입력 신호들(SI1~Sin)을 기준 전압(VREF)과 비교하여 버퍼 신호들(SB1~SBn)을 각각 발생한다. 기준 전압 발생기(RVG)는 컨트롤 코드(CCD)에 응답하여 기준 전압(VREF)을 발생한다. 셀프 트레이닝 회로(STC)는 트레이닝 모드에서 기준 전압(VREF)의 최적 전압 레벨에 상응하는 최적 코드를 탐색하기 위하여 순차적으로 변화하는 스캔 코드를 컨트롤 코드(CCD)로서 출력하고, 노말 모드에서 상기 최적 코드를 컨트롤 코드(CCD)로서 출력한다. 셀프 트레이닝 회로(STC) 및 기준 전압 발생기(RVG)의 구성 및 동작은 도 1 내지 도 15를 참조하여 설명한 바와 같다. 경로 선택부(MUX)는 선택 제어 신호(SEL)에 응답하여 수신 유닛들(RX1~RXn) 중 하나를 선택하고 선택된 수신 유닛(RXi)의 버퍼 신호(SBi)를 선택 버퍼 신호(SSB)로서 셀프 트레이닝 회로(STC)에 제공한다.
결과적으로, 트레이닝 모드에서 선택된 하나의 수신 유닛(RXi)(i는 1이상 n이하의 자연수), 경로 선택부(MUX), 셀프 트레이닝 회로(STC) 및 기준 전압 발생기(RVG)는 트레이닝 루프를 형성한다.
일 실시예에서, 트레이닝 모드 동안에 선택 제어 신호(SEL)의 값은 고정될 수 있다. 이 경우, 셀프 트레이닝 회로(STC)는 트레이닝 모드에서 선택 제어 신호(SEL)에 기초하여 선택된 하나의 수신 유닛(RXi)에 상응하는 최적 코드(OCD)의 하나의 코드 값만을 탐색한다. 기준 전압 발생기(RVG)는 노말 모드에서 최적 코드(OCD)의 하나의 코드 값에 상응하는 기준 전압(VREF)을 수신 유닛들(RX1~RXn)에 공통으로 제공할 수 있다.
일 실시예에서, 경로 선택부(MUX)는 생략될 수 있다. 경로 선택부(MUX)가 생략되는 경우, 버퍼 신호들(SB1~SBn) 중 선택된 하나의 버퍼 신호(SBi)가 고정적으로 셀프 트레이닝 회로(STC)로 제공될 수 있도록 신호 배선들의 라우팅이 구현될 수 있다.
도 21에 도시된 바와 같이, 수신 유닛들(RX1~RXn)은 터미네이션 회로들(ODT1~ODTn) 및 수신 버퍼들(BF1~BFn)을 각각 포함할 수 있다. 도 22를 참조하여 설명하는 바와 같이 수신 유닛들(RX1~RXn)에 포함된 터미네이션 회로들(ODT1~ODTn)을 이용하여 트레이닝 모드에서 선택된 하나의 수신 유닛(RXi)만을 인에이블할 수 있다. 선택된 수신 유닛(RXi)에 포함된 터미네이션 회로만이 인에이블되고 나머지 수신 유닛들에 포함된 터미네이션 회로들은 디스에이블될 수 있다.
도 22는 도 21의 메모리 장치에 포함되는 수신 유닛들의 선택적인 인에이블을 설명하기 위한 도면이다.
도 22에는 트레이닝 모드에서 기준 전압(VREF)의 트레이닝을 위해서 선택되는 수신 유닛(RXe)에 포함되는 선택 터미네이션 회로(84) 및 나머지 선택되지 않은 수신 유닛들(RXd)에 포함되는 비선택 터미네이션 회로(83)의 동작 상태가 도시되어 있다. 예를 들어, 도 22에 도시된 바와 같이 터미네이션 회로들(83, 84)의 각각은 피모스 트랜지스터(TP)와 종단 저항(RTT)으로 이루어진 제1 서브 터미네이션 회로 및 엔모스 트랜지스터(TP)와 턴온 저항(RTT)으로 이루어진 제2 서브 터미네이션 회로를 포함할 수 있다.
선택 터미네이션 회로(84)는 피모스 트랜지스터(TP)의 게이트 전극에 논리 로우 레벨(L)의 게이트 신호(GP)가 인가되고 엔모스 트랜지스터(TN)의 게이트 전극에 논리 하이 레벨(H)의 게이트 신호(GN)가 인가된다. 따라서 선택 터미네이션 회로(84)에 상응하는 입출력 패드(PADe)가 제1 전원 전압(VDDQ) 및 제2 전원 전압(VSSQ)에 전기적으로 연결되어 CTT 방식으로 종단된다.
비선택 터미네이션 회로(83)는 피모스 트랜지스터(TP)의 게이트 전극에 논리 하이 레벨(H)의 게이트 신호(GP)가 인가되고 엔모스 트랜지스터(TN)의 게이트 전극에 논리 로우 레벨(L)의 게이트 신호(GN)가 인가된다. 따라서 비선택 터미네이션 회로(84)에 상응하는 입출력 패드(PADd)는 제1 전원 전압(VDDQ) 및 제2 전원 전압(VSSQ)과 전기적으로 단절되어 터미네이션되지 않는다.
이와 같은 터미네이션 회로들의 선택적인 인에이블은 후술하는 바와 같이 복수의 메모리 칩들을 포함하는 멀티-칩 메모리 패키지에서 각각의 패키지 입출력 패드에 대하여 서로 다른 메모리 칩들의 터미네이션 회로들이 동시에 인에이블되는 것을 방지할 수 있다.
도 23은 도 16의 메모리 시스템에 포함되는 메모리 장치의 일 실시예를 나타내는 도면이고, 도 24는 도 23의 메모리 장치의 트레이닝 모드의 일 실시예를 나타내는 타이밍도이다.
도 23을 참조하면, 메모리 장치(43)는 복수의 입출력 패드들(PAD1~PADn), 복수의 수신 유닛들(RX1~RXn), 기준 전압 발생기(RVG), 셀프 트레이닝 회로(STC) 및 경로 선택부(MUX)를 포함할 수 있다.
입출력 패드들(PAD1~PADn)은 복수의 전송 라인들을 통하여 메모리 컨트롤러의 상응하는 입출력 패드들과 연결된다. 수신 유닛들(RX1~RXn)은 입출력 패드들(PAD1~PADn)에 각각 연결되고, 입력 신호들(SI1~Sin)을 기준 전압(VREF)과 비교하여 버퍼 신호들(SB1~SBn)을 각각 발생한다. 기준 전압 발생기(RVG)는 컨트롤 코드(CCD)에 응답하여 기준 전압(VREFi)을 발생한다. 셀프 트레이닝 회로(STC)는 트레이닝 모드에서 기준 전압(VREF)의 최적 전압 레벨에 상응하는 최적 코드를 탐색하기 위하여 순차적으로 변화하는 스캔 코드를 컨트롤 코드(CCD)로서 출력하고, 노말 모드에서 상기 최적 코드를 컨트롤 코드(CCD)로서 출력한다. 셀프 트레이닝 회로(STC) 및 기준 전압 발생기(RVG)의 구성 및 동작은 도 1 내지 도 15를 참조하여 설명한 바와 같다. 경로 선택부(MUX)는 선택 제어 신호(SEL)에 응답하여 수신 유닛들(RX1~RXn) 중 하나를 선택하고 선택된 수신 유닛(RXi)의 버퍼 신호(SBi)를 선택 버퍼 신호(SSB)로서 셀프 트레이닝 회로(STC)에 제공한다.
결과적으로, 트레이닝 모드에서 선택된 하나의 수신 유닛(RXi)(i는 1이상 n이하의 자연수), 경로 선택부(MUX), 셀프 트레이닝 회로(STC) 및 기준 전압 발생기(RVG)는 트레이닝 루프를 형성한다.
도 24를 참조하면, 시점 T1에서 메모리 컨트롤러는 메모리 장치(43)에 인가되는 칩 인에이블 신호(CE)를 논리 로우 레벨로 활성화한다. 칩 인에이블 신호(CE)가 활성화되면 상응하는 메모리 칩이 선택되어 인에이블된다.
시점 T2에서 메모리 컨트롤러는 기준 전압(VREF)의 트레이닝을 나타내는 트레이닝 코맨드를 메모리 장치(43)에 전송한다. 도 24에는 입력 신호들(SI1~Sin)의 로우 전압 레벨(VIL)에 대한 트레이닝을 나타내는 로우 트레이닝 코맨드(TRL)의 예가 도시되어 있다. 이 경우, 메모리 컨트롤러는 입출력 패드들을 논리 로우 레벨로 구동하고 메모리 장치(43)는 로우 전압 레벨(VIL)의 입력 신호들(SI1~Sin)을 수신한다. 메모리 컨트롤러가 입력 신호들(SI1~Sin)의 하이 전압 레벨(VIH)에 대한 트레이닝을 나타내는 하이 트레이닝 코맨드(TRH)를 메모리 장치(43)에 전송하는 경우에는 메모리 컨트롤러는 입출력 패드들을 논리 하이 레벨로 구동하고 메모리 장치(43)는 하이 전압 레벨(VIH)의 입력 신호들(SI1~Sin)을 수신한다. 메모리 컨트롤러가 기준 전압(VREF)의 트레이닝을 나타내는 트레이닝 코맨드(TRD)를 메모리 장치(43)에 전송하는 경우에는 메모리 컨트롤러는 입출력 패드들을 클록 신호의 형태로 토글링하는 신호로 구동하고 메모리 장치(43)는 하이 전압 레벨(HIV) 및 로우 전압 레벨(HIL) 사이에서 토글링하는 입력 신호들(SI1~SIn)을 수신한다.
도 24에 도시된 바와 같이 트레이닝 모드 동안에 선택 제어 신호(SEL)의 값은 순차적으로 변화될 수 있다. 예를 들어, 선택 제어 신호(SEL)의 값은 시점 T3에서 1의 값을 갖고, 시점 T4에서 2의 값을 갖고 이와 같이 순차적으로 증가하여 시점 T5에서 n의 값을 가질 수 있다. 순차적으로 변화되는 선택 제어 신호(SEL)의 값에 따라서 경로 선택부(MUX)는 수신 유닛들(RX1~RXn)을 순차적으로 선택하고 버퍼 신호들(BS1~BSn)을 순차적으로 선택 버퍼 신호(SSB)로서 셀프 트레이닝 회로(STC)에 제공할 수 있다.
셀프 트레이닝 회로(STC)는 트레이닝 모드에서 선택 제어 신호(SEL)에 기초하여 수신 유닛들(RX1~RXn)에 각각 상응하는 최적 코드(OCD)의 코드 값들을 순차적으로 탐색할 수 있다. 기준 전압 발생기(RVG)는 노말 모드에서 최적 코드(OCD)의 코드 값들의 각각에 상응하는 기준 전압들(VREF1~VREFn)을 수신 유닛들(RX1~RXn)의 각각에 제공할 수 있다.
시점 T6에서 셀프 트레이닝이 종료되고 메모리 컨트롤러는 칩 인에이블 신호(CE)를 논리 하이 레벨로 비활성화한다. 메모리 컨트롤러는 송신 드라이버들을 디스에이블시키고, 입력 신호들(SI1~SIn)은 본래의 상태(예를 들어, 하이-임피던스 상태)로 복귀한다.
시점 T7에서 메모리 컨트롤러는 메모리 장치(43)에 인가되는 칩 인에이블 신호(CE)를 논리 로우 레벨로 활성화하고, 메모리 장치(43)에서는 상응하는 메모리 칩이 선택되어 인에이블된다.
시점 T8에서 메모리 컨트롤러는 트레이닝 모드의 종료를 나타내는 전압 설정 코맨드(VST)를 메모리 장치(43)에 전송한다. 메모리 장치(43)는 모드 신호(MD)를 비활성화하여 현재 모드가 노말 모드임을 셀프 트레이닝 회로(STC)에 알릴 수 있다. 셀프 트레이닝 회로(STC)는 전술한 바와 같이 레지스터(REG)에 최적의 기준 전압들(VREF1~VREFn)에 각각 상응하는 최적 코드(OCD)의 코드 값들을 저장하고, 기준 전압 발생기(RVG)는 노말 모드에서 저장된 최적 코드(OCD)의 코드 값들에 기초하여 최적의 기준 전압들(VREF1~VREFn)을 각각 수신 유닛들(RX1~RXn)에 제공할 수 있다.
도 25는 본 발명의 일 실시예에 따른 메모리 시스템을 나타내는 도면이고, 도 26은 도 25의 메모리 시스템에서의 트레이닝 모드의 일 실시예를 나타내는 타이밍도이다.
도 25를 참조하면, 메모리 시스템(14)은 호스트 장치(24) 및 메모리 장치(44)를 포함한다. 메모리 장치(44)는 멀티-칩 패키지의 형태로 구현될 수 있고, 호스트 장치(24)는 메모리 컨트롤러를 포함할 수 있다.
멀티-칩 패키지(44)는 메모리 컨트롤러(24)의 입출력 패드들(PDH1~PDHn)과 연결되는 복수의 패키지 입출력 패드들(PDS1~PDSn) 및 패키지 입출력 패드들에 공통으로 연결된 복수의 메모리 칩들(CHP1~CHPn)을 포함한다.
메모리 칩들(CHP1~CHPn)의 각각의 메모리 칩(CHPi)(i는 1이상 n이하의 자연수)은 복수의 칩 입출력 패드들(PDi1~PDin), 복수의 수신 유닛들(RXi1~RXin), 기준 전압 발생기(RVGi), 셀프 트레이닝 회로(STCi) 및 경로 선택부(MUXi)를 포함할 수 있다. 칩 입출력 패드들(PDi1~PDin)은 패키지 입출력 패드들(PDS1~PDSn)과 각각 연결된다. 수신 유닛들(RXi1~RXin)은 칩 입출력 패드들(PDi1~PDin)에 각각 연결되고, 입력 신호들(SI1~Sin)을 기준 전압(VREFi)과 비교하여 버퍼 신호들(SBi1~SBin)을 각각 발생한다. 기준 전압 발생기(RVGi)는 컨트롤 코드에 응답하여 기준 전압(VREFi)을 발생한다. 셀프 트레이닝 회로(STCi)는 트레이닝 모드에서 기준 전압(VREFi)의 최적 전압 레벨에 상응하는 최적 코드를 탐색하기 위하여 순차적으로 변화하는 스캔 코드를 상기 컨트롤 코드로서 출력하고, 노말 모드에서 상기 최적 코드를 상기 컨트롤 코드로서 출력한다. 셀프 트레이닝 회로(STCi) 및 기준 전압 발생기(RVGi)의 구성 및 동작은 도 1 내지 도 15를 참조하여 설명한 바와 같다. 경로 선택부(MUXi)는 선택 제어 신호(SELi)에 응답하여 수신 유닛들(RXi1~RXin) 중 하나를 선택하고 선택된 수신 유닛(RXij)(j는 1이상 n이하의 자연수)의 버퍼 신호(SBij)를 선택 버퍼 신호로서 셀프 트레이닝 회로(STCi)에 제공한다.
결과적으로, 각각의 메모리 칩(CHPi)에 대하여 트레이닝 모드에서 선택된 하나의 수신 유닛(RXij)(i는 1이상 n이하의 자연수, j는 1이상 n이하의 자연수), 경로 선택부(MUXi), 셀프 트레이닝 회로(STCi) 및 기준 전압 발생기(RVGi)는 트레이닝 루프를 형성한다.
도 26을 참조하면, 시점 T1에서 메모리 컨트롤러(24)는 메모리 장치(44)에 인가되는 칩 인에이블 신호들(CE1~CEn)을 논리 로우 레벨로 활성화한다. 칩 인에이블 신호들(CE1~CEn)이 활성화되면 상응하는 n개의 메모리 칩들(CHP1~CHPn)이 동시에 선택되어 인에이블된다.
시점 T2에서 메모리 컨트롤러(24)는 기준 전압들(VREF1~VREFn)의 트레이닝을 나타내는 트레이닝 코맨드를 메모리 장치(44)에 전송한다. 도 26에는 입력 신호들(SI1~SIn)의 논리 로우 레벨(VIL)에 대한 트레이닝을 나타내는 로우 트레이닝 코맨드(TRL)의 예가 도시되어 있다. 이 경우, 메모리 컨트롤러(24)는 입출력 패드들(PDH1~PDHn)을 논리 로우 레벨로 구동하고 메모리 장치(43)는 패키지 입출력 패드들(PDS1~PDSn)을 통하여 로우 전압 레벨(VIL)의 입력 신호들(SI1~Sin)을 수신한다. 메모리 컨트롤러(24)가 입력 신호들(SI1~Sin)의 하이 전압 레벨(VIH)에 대한 트레이닝을 나타내는 하이 트레이닝 코맨드(TRH)를 메모리 장치(44)에 전송하는 경우에는 메모리 컨트롤러(24)는 입출력 패드들(PDH1~PDHn)을 논리 하이 레벨로 구동하고 메모리 장치(44)는 패키지 입출력 패드들(PDS1~PDSn)을 통하여 하이 전압 레벨(VIH)의 입력 신호들(SI1~Sin)을 수신한다. 메모리 컨트롤러(24)가 기준 전압(VREF)의 트레이닝을 나타내는 트레이닝 코맨드(TRD)를 메모리 장치(44)에 전송하는 경우에는 메모리 컨트롤러는 입출력 패드들(PDH1~PDHn)을 클록 신호의 형태로 토글링하는 신호로 구동하고 메모리 장치(44)는 패키지 입출력 패드들(PDS1~PDSn)을 통하여 하이 전압 레벨(HIV) 및 로우 전압 레벨(HIL) 사이에서 토글링하는 입력 신호들(SI1~SIn)을 수신한다.
도 26에 도시된 바와 같이 트레이닝 모드 동안에 선택 제어 신호들(SEL1~SELn)은 서로 다른 값들을 갖는다. 예를 들어, 제1 선택 제어 신호(SEL1)는 1의 값을 갖고, 제2 선택 제어 신호(SEL2)는 2의 값을 갖고, 이와 같이 순차적으로 증가하여 제n 선택 제어 신호(SELn)는 n의 값을 가질 수 있다.
서로 다른 값들을 갖는 선택 제어 신호들(SEL1~SELn)에 각각 응답하여, 트레이닝 모드에서 서로 다른 메모리 칩의 수신 유닛들이 상기 패키지 입출력 패드마다 하나씩 인에이블될 수 있다. 예를 들어, 제1 메모리 칩(CHP1)에서는 제1 수신 유닛(RX11)이 인에이블되고, 제2 메모리 칩(CHP2)에서는 제2 수신 유닛(RX22)이 인에이블되고, 제n 메모리 칩(CHPn)에서는 제n 수신 유닛(RXnn)이 인에이블될 수 있다. 이와 같이, 서로 다른 메모리 칩의 수신 유닛들이 상기 패키지 입출력 패드마다 하나씩 인에이블됨으로써 전술한 최적 코드의 탐색이 메모리 칩들(CHP1~CHPn)의 모두에 대하여 동시에 수행될 수 있다. 이와 같은 최적 코드의 동시 탐색을 위해 패키지 입출력 패드들의 개수와 메모리 칩들의 개수가 동일할 필요는 없다. 다만, 최적 코드의 동식 탐색은 패키지 입출력 패드들의 개수가 메모리 칩들의 개수보다 많은 것을 전제로 한다.
선택 제어 신호들(SEL1~SELn)의 서로 다른 값들에 따라서 메모리 칩들(CHP1~CHPn)의 경로 선택부들(MUX1~MUXn)은 패키지 입출력 패드들(PDS1~PDSn)마다 하나씩 인에이블되도록 수신 유닛들을 선택하고 선택된 수신 유닛들의 버퍼 신호들을 셀프 트레이닝 회로들(STC1~STCn)에 제공할 수 있다.
셀프 트레이닝 회로들(STC1~STCn)은 트레이닝 모드에서 선택 제어 신호들(SEL1~SELn)에 기초하여 선택된 수신 유닛들에 각각 상응하는 최적 코드(OCD)의 코드 값들을 동시에 탐색할 수 있다. 기준 전압 발생기들(RVG1~RVGn))은 노말 모드에서 최적 코드(OCD)의 코드 값들의 각각에 상응하는 기준 전압들(VREF1~VREFn)의 각각을 메모리 칩들(CHP1~CHPn)의 각각에 포함되는 수신 유닛들에 제공할 수 있다.
시점 T3에서 셀프 트레이닝이 종료되고 메모리 컨트롤러(24)는 칩 인에이블 신호들(CE1~CEn))을 논리 하이 레벨로 비활성화한다. 메모리 컨트롤러(24)는 송신 드라이버들을 디스에이블시키고, 입력 신호들(SI1~SIn)은 본래의 상태(예를 들어, 하이-임피던스 상태)로 복귀한다.
시점 T4에서 메모리 컨트롤러(24)는 메모리 장치(44)에 인가되는 칩 인에이블 신호들(CE1~CEn)을 논리 로우 레벨로 활성화하고, 메모리 장치(44)에서는 상응하는 메모리 칩들(CHP1~CHPn)이 선택되어 인에이블된다.
시점 T5에서 메모리 컨트롤러(24)는 트레이닝 모드의 종료를 나타내는 전압 설정 코맨드(VST)를 메모리 장치(44)에 전송한다. 메모리 장치(44)는 모드 신호(MD)를 비활성화하여 현재 모드가 노말 모드임을 셀프 트레이닝 회로들(STC1~STCn)에 알릴 수 있다. 셀프 트레이닝 회로들(STC1~STCn)은 전술한 바와 같이 레지스터에 최적의 기준 전압들(VREF1~VREFn)에 각각 상응하는 최적 코드(OCD)의 코드 값들을 저장하고, 기준 전압 발생기들(RVG1~RVGn)은 노말 모드에서 저장된 최적 코드(OCD)의 코드 값들에 기초하여 최적의 기준 전압들(VREF1~VREFn)을 각각 메모리 칩들(CHP1~CHPn)에 제공할 수 있다.
도 25 및 도 26을 참조하여 설명한 바와 같이, 본 발명의 실시예들에 따른 멀티-칩 패키지에서, 복수의 칩 인에이블 신호들(CE1~Cen)을 동시에 활성화하고 복수의 입출력 패드들을 통하여 입력 신호들(SI1~SIn)을 동시에 인가함으로써 복수의 칩들(CHP1~CHPn)에 대한 셀프 트레이닝을 동시에 수행할 수 있다. 다만, 노말 모드에서는 하나의 칩만이 선택되는 것을 고려하여, 입출력 패드마다 하나의 수신 유닛만 인에이블되도록 선택 제어 신호들(SEL1~SELn)을 서로 다른 값들로 설정함으로써 트레이닝 모드에서의 수신 환경을 노말 동작의 수신 환경과 유사하게 구현할 수 있다.
도 27은 본 발명의 실시예들에 따른 메모리 장치를 나타내는 블록도이고, 도 28a, 도 28b 및 28c는 도 27의 메모리 장치에 포함되는 메모리 셀 어레이의 예들을 나타내는 도면들이다. 도 27, 도 28a, 도 28b 및 도 28c에는 설명의 편의를 위하여 비휘발성 메모리 장치의 일 예로서 플래시 메모리 장치가 도시되어 있다.
도 27을 참조하면, 플래시 메모리 장치(100)는 1-비트 데이터 정보 또는 N-비트 데이터 정보(N은 1 보다 큰 정수)를 각각 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이(110), 기입 독출 회로(120), 행 선택회로(140) 및 제어 회로(150)를 포함할 수 있다.
셀 당 1-비트 데이터 정보를 저장하는 메모리 셀을 싱글 레벨 셀(single-level cell; SLC)이라 하고 셀 당 N-비트 데이터 정보를 저장하는 메모리 셀을 멀티 레벨 셀(multi-level cell; MLC)이라 한다. 메모리 셀 어레이(110)는 일반 데이터를 저장하기 위한 메인 영역과, 메인 영역 및 일반 데이터와 관련된 부가 정보(예를 들면, 플래그 정보, 에러 정정 코드, 디바이스 코드, 메이커 코드, 페이지 정보 등)를 저장하기 위한 스페어 영역으로 구분될 수 있다. 메인 영역에는 N-비트 데이터가 저장될 수 있고, 스페어 영역에는 1-비트 데이터 또는 N-비트 데이터가 저장될 수 있다.
셀 어레이(110)는 복수의 행들(또는 워드라인들)과 복수의 열들(또는 비트 라인들)의 교차점들에 배열된 메모리 셀들을 포함할 수 있다. 셀 어레이(110)에 포함된 복수의 메모리 셀들은 복수의 메모리 블록들(Memory Blocks)을 구성할 수 있다.
제어 회로(150)는 플래시 메모리 장치(100)의 기입, 소거, 및 독출 동작과 관련된 제반 동작을 제어할 수 있다. 프로그램될 데이터는 제어 회로(150)의 제어에 따라 버퍼를 통해 기입 독출 회로(120)로 로딩될 수 있다. 프로그램이 실행되는 구간 동안 제어 회로(150)는 행 선택회로(140), 기입 독출 회로(120)를 제어하여, 선택된 워드라인으로 프로그램 전압이, 비선택된 워드라인들로 패스 전압이, 그리고 메모리 셀들이 형성된 벌크에 벌크 전압(예를 들어, 0V)이 인가되도록 할 수 있다.
프로그램 전압(Vpgm)은 증가형 스텝 펄스 프로그래밍(incremental step pulse programming: ISPP) 방식에 따라 발생될 수 있다. 프로그램 전압의 레벨은 프로그램 루프들이 반복됨에 따라 소정의 전압 증가분만큼 단계적으로 증가 또는 감소할 수 있다. 각각의 프로그램 루프에서 사용되는 프로그램 전압들의 인가 횟수, 전압 레벨, 그리고 전압 인가 시간 등은 외부(예를 들면, 메모리 컨트롤러) 또는 내부(예를 들면, 제어회로(150))의 제어에 따라 다양한 형태로 결정될 수 있다.
도 27에서, 제어 회로(150)는 동작 모드에 따라서 각각의 워드라인들로 공급될 워드라인 전압들(프로그램 전압, 패스 전압, 검증 전압, 독출 전압)과, 메모리 셀들이 형성된 벌크로 공급될 벌크 전압을 발생할 수 있다. 행 선택회로(140)는 제어 회로(150)의 제어에 응답해서 메모리 셀 어레이(110)의 메모리 블록들(또는 섹터들) 중 하나를 선택하고, 선택된 메모리 블록의 워드라인들 중 하나를 선택할 수 있다. 행 선택회로(140)는 제어 회로(150)의 제어에 응답해서 상응하는 워드라인 전압을 선택된 워드라인 및 비선택된 워드라인들로 각각 제공할 수 있다.
기입 독출 회로(120)는 제어 회로(150)에 의해서 제어되며, 동작 모드에 따라 감지 증폭기(sense amplifier)로서 또는 기입 드라이버(write driver)로서 동작할 수 있다. 예를 들면, 검증 독출 동작 및 정상 독출 동작의 경우 기입 독출 회로(120)는 메모리 셀 어레이(110)로부터 데이터를 독출하기 위한 감지 증폭기로서 동작할 수 있다. 정상 독출 동작시 기입 독출 회로(120)로부터 읽혀진 데이터는 버퍼를 통해 외부(예를 들면, 메모리 컨트롤러 또는 호스트)로 출력되는 반면, 검증 독출 동작시 읽혀진 데이터는 패스/패일 검증 회로로 제공될 수 있다.
기입 동작의 경우, 기입 독출 회로(120)는 메모리 셀 어레이(110)에 저장될 데이터에 따라 비트 라인들을 구동하는 기입 드라이버로서 동작할 수 있다. 기입 독출 회로(120)는 기입 동작시 메모리 셀 어레이(110)에 쓰일 데이터를 버퍼로부터 입력받고, 입력된 데이터에 따라 비트라인들을 구동할 수 있다. 이를 위해 기입 독출 회로(120)는 열들(또는 비트 라인들) 또는 열 쌍들(또는 비트 라인 쌍들)에 각각 대응되는 복수 개의 페이지 버퍼들로 구성될 수 있다.
선택된 워드라인에 접속된 메모리 셀들을 프로그램할 때, 선택된 워드라인으로는 프로그램 전압과 검증 전압이 교대로 제공될 수 있다. 검증 동작시 선택된 메모리 셀들 각각에 접속된 비트 라인들이 프리차지될 수 있다. 그리고 프리차지된 비트 라인의 전압 변화가 대응되는 페이지 버퍼를 통해 감지될 수 있다. 검증 독출 동작시 감지된 데이터는 패스/패일 검증 회로로 제공되어, 메모리 셀들의 프로그램 성공 여부가 판단될 수 있다.
도 28a, 도 28b 및 도 28c는 도 27의 비휘발성 메모리 장치에 포함되는 메모리 셀 어레이의 예들을 나타내는 도면들이다.
도 28a는 NOR형 플래시 메모리 장치에 포함되는 메모리 셀 어레이의 일 예를 나타내는 회로도이고, 도 28b는 NAND형 플래시 메모리 장치에 포함되는 메모리 셀 어레이의 일 예를 나타내는 회로도이며, 도 28c는 수직형 플래시 메모리 장치에 포함되는 메모리 셀 어레이의 일 예를 나타내는 회로도이다.
도 28a를 참조하면, 메모리 셀 어레이(100a)는 복수의 메모리 셀(MC1)들을 포함할 수 있다. 동일한 열에 배열된 메모리 셀(MC1)들은 비트 라인들(BL(1), ..., BL(m)) 중 하나와 공통 소스 라인(CSL) 사이에 병렬로 배치될 수 있으며, 동일한 행에 배열된 메모리 셀(MC1)들은 워드 라인들(WL(1), WL(2), ..., WL(n)) 중 하나에 공통으로 연결될 수 있다. 예를 들어, 제1열에 배열된 메모리 셀들은 제1 비트 라인(WL(1))과 공통 소스 라인(CSL) 사이에 병렬로 배치될 수 있다. 제1행에 배열된 메모리 셀들의 게이트 전극들은 제1 워드 라인(WL(1))에 공통으로 연결될 수 있다. 메모리 셀(MC1)들은 워드 라인들(WL(1), ..., WL(n))에 인가되는 전압의 레벨에 따라 제어될 수 있다.
NOR형 플래시 메모리 장치는 바이트(byte) 단위 또는 워드(word) 단위로 기입 동작 및 독출 동작을 수행하며, 블록(block, 120a) 단위로 소거 동작을 수행한다. 기입 동작이 수행되는 경우에, 상기 NOR형 플래시 메모리 장치의 벌크 기판에는 약 -0.1V 내지 약 -0.7V의 벌크 전압이 인가될 수 있다.
도 28b를 참조하면, 메모리 셀 어레이(100b)는 스트링 선택 트랜지스터(SST)들, 접지 선택 트랜지스터(GST)들 및 메모리 셀(MC2)들을 포함할 수 있다. 스트링 선택 트랜지스터(SST)들은 비트 라인들(BL(1), ..., BL(m))에 연결되고, 접지 선택 트랜지스터(GST)들은 공통 소스 라인(CSL)에 연결될 수 있다. 동일한 열에 배열된 메모리 셀(MC2)들은 비트 라인들(BL(1), ..., BL(m)) 중 하나와 공통 소스 라인(CSL) 사이에 직렬로 배치될 수 있으며, 동일한 행에 배열된 메모리 셀(MC2)들은 워드 라인들(WL(1), WL(2), WL(3), ..., WL(n-1), WL(n)) 중 하나에 공통으로 연결될 수 있다. 즉, 스트링 선택 트랜지스터(SST)들과 접지 선택 트랜지스터(GST)들 사이에 메모리 셀(MC2)들이 직렬로 연결될 수 있으며, 스트링 선택 라인(SSL)과 접지 선택 라인(GSL) 사이에는 16개, 32개 또는 64개의 복수의 워드 라인들이 배열될 수 있다.
스트링 선택 트랜지스터(SST)들은 스트링 선택 라인(SSL)에 연결되어, 스트링 선택 라인(SSL)으로부터 인가되는 전압의 레벨에 따라 제어될 수 있고, 접지 선택 트랜지스터(GST)들은 접지 선택 라인(GSL)에 연결되어, 접지 선택 라인(GSL)으로부터 인가되는 전압의 레벨에 따라 제어될 수 있다. 메모리 셀(MC2)들은 워드 라인들(WL(1), ..., WL(n))에 인가되는 전압의 레벨에 따라 제어될 수 있다.
NAND형 플래시 메모리 장치는 페이지(page, 110b) 단위로 기입 동작 및 독출 동작을 수행하며, 블록(120b) 단위로 소거 동작을 수행한다. 기입 동작이 수행되는 경우에, 상기 NAND형 플래시 메모리 장치의 벌크 기판에는 약 0V의 벌크 전압이 인가될 수 있다. 한편, 실시예에 따라서, 페이지 버퍼 회로들은 각각 짝수 비트 라인과 홀수 비트 라인이 하나씩 연결될 수 있다. 이 경우, 짝수 비트 라인들은 짝수 페이지를 형성하고, 홀수 비트 라인들은 홀수 페이지를 형성하며, 메모리 셀(MC2)들에 대한 기입 동작은 짝수 페이지와 홀수 페이지가 번갈아가며 순차적으로 수행될 수 있다.
도 28c를 참조하면, 메모리 셀 어레이(100b)는 수직 구조를 가지는 복수의 스트링(130c)들을 포함할 수 있다. 스트링(130c)은 제2 방향(D2)을 따라 복수 개로 형성되어 스트링 열을 형성할 수 있으며, 상기 스트링 열은 제3 방향(D3)을 따라 복수 개로 형성되어 스트링 어레이를 형성할 수 있다. 복수의 스트링(130c)들은 비트 라인들(BL(1), ..., BL(m))과 공통 소스 라인(CSL) 사이에 제1 방향(D1)을 따라 직렬로 배치되는 접지 선택 트랜지스터(GSTV)들, 메모리 셀(MC3)들 및 스트링 선택 트랜지스터(SSTV)들을 각각 포함할 수 있다.
접지 선택 트랜지스터(GSTV)들은 접지 선택 라인들(GSL11, GSL12, ..., GSLi1, GSLi2)에 각각 연결되고, 스트링 선택 트랜지스터(SSTV)들은 스트링 선택 라인들(SSL11, SSL12, ..., SSLi1, SSLi2)에 각각 연결될 수 있다. 동일한 층에 배열되는 메모리 셀(MC3)들은 워드 라인들(WL(1), WL(2), ..., WL(n-1), WL(n)) 중 하나에 공통으로 연결될 수 있다. 접지 선택 라인들(GSL11, ..., GSLi2) 및 스트링 선택 라인들(SSL11, ..., SSLi2)은 상기 제2 방향(D2)으로 연장되며 상기 제3 방향(D3)을 따라 복수 개로 형성될 수 있다. 워드 라인들(WL(1), ..., WL(n))은 상기 제2 방향(D2)으로 연장되며 상기 제1 방향(D1) 및 상기 제3 방향(D3)을 따라 복수 개로 형성될 수 있다. 비트 라인들(BL(1), ..., BL(m))은 상기 제3 방향으로 연장되며 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 메모리 셀(MC3)들은 워드 라인들(WL(1), ..., WL(n))에 인가되는 전압의 레벨에 따라 제어될 수 있다.
도 28c의 메모리 셀 어레이(100c)를 포함하는 수직형 플래시 메모리 장치는 NAND 플래시 메모리 셀들을 포함하므로, NAND형 플래시 메모리 장치와 마찬가지로 페이지 단위로 기입 동작 및 독출 동작을 수행하며, 블록 단위로 소거 동작을 수행한다.
실시예에 따라서, 하나의 스트링(130c)에 포함되는 두 개의 스트링 선택 트랜지스터들은 하나의 스트링 선택 라인에 연결되고 하나의 스트링에 포함되는 두 개의 접지 선택 트랜지스터들은 하나의 접지 선택 라인에 연결되도록 구현될 수도 있다. 또한, 실시예에 따라서, 하나의 스트링은 하나의 스트링 선택 트랜지스터 및 하나의 접지 선택 트랜지스터를 포함하여 구현될 수도 있다.
도 29는 본 발명의 실시예들에 따른 에스에스디(SSD: solid state disk or solid state drive)를 나타내는 블록도이다.
도 29를 참조하면, SSD(1000)는 복수의 비휘발성 메모리 장치들(1100) 및 SSD 제어기(1200)를 포함한다.
비휘발성 메모리 장치들(1100)은 옵션적으로 외부 고전압(VPP)을 제공받도록 구현될 수 있다. 비휘발성 메모리 장치들(1100)은 전술한 바와 같이 본 발명의 실시예들에 따른 수신 인터페이스 회로를 구비하고 수신 인터페이스 회로 내부의 셀프 트레이닝 회로를 이용하여 기준 전압을 효율적으로 탐색할 수 있다.
SSD 제어기(1200)는 복수의 채널들(CH1~CH4)을 통하여 비휘발성 메모리 장치들(1100)에 연결된다. SSD 제어기(1200)는 적어도 하나의 프로세서(1210), 버퍼 메모리(1220), 에러 정정 회로(1230), 호스트 인터페이스(1250) 및 비휘발성 메모리 인터페이스(1260)를 포함한다.
버퍼 메모리(1220)는 메모리 제어기(1200)의 구동에 필요한 데이터를 임시로 저장할 수 있다. 또한, 버퍼 메모리(1220)는 쓰기 요청시 파인 프로그램 동작에 이용될 데이터를 버퍼링해 놓을 수 있다. 도 29에서 버퍼 메모리(1220)는 SSD 제어기(1200) 내부에 존재하지만, 반드시 여기에 제한되지 않을 것이다. 버퍼 메모리는 SSD 제어기(1200)의 외부에 별도로 존재할 수도 있다.
에러 정정 회로(1230)는 쓰기 동작에서 프로그램될 데이터의 에러 정정 코드 값을 계산하고, 읽기 동작에서 읽혀진 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정하고, 데이터 복구 동작에서 비휘발성 메모리 장치(1100)로부터 복구된 데이터의 에러를 정정할 수 있다. 도시되지 않았지만, 메모리 제어기(1200)를 구동하는 데 필요한 코드 데이터를 저장하는 코드 메모리가 더 포함될 수 있다. 코드 메모리는 비휘발성 메모리 장치로 구현될 수 있다.
호스트 인터페이스(1250)는 외부의 장치와 인터페이스 기능을 제공할 수 있다. 비휘발성 메모리 인터페이스(1260)는 비휘발성 메모리 장치(1100)와 인터페이스 기능을 제공할 수 있다.
도 30은 본 발명의 실시예들에 따른 임베디드 멀티미디어 카드(eMMC: embedded multimedia card)를 나타내는 블록도이다.
도 30을 참조하면, eMMC(2000)는 적어도 하나의 낸드 플래시 메모리 장치(2100) 및 제어기(2200)를 포함할 수 있다.
낸드 플래시 메모리 장치(2100)는 전술한 바와 같이 본 발명의 실시예들에 따른 수신 인터페이스 회로(RIC)(2150)를 구비하고 수신 인터페이스 회로 내부의 셀프 트레이닝 회로를 이용하여 기준 전압을 효율적으로 탐색할 수 있다.
메모리 제어기(2200)는 복수의 채널들을 통하여 낸드 플래시 메모리 장치(2100)에 연결된다. 메모리 제어기(2200)는 적어도 하나의 제어기 코어(2210), 호스트 인터페이스(2250) 및 낸드 인터페이스(2260)를 포함한다. 적어도 하나의 제어기 코어(2210)는 eMMC(2000)의 전반적인 동작을 제어한다. 호스트 인터페이스(2250)는 제어기(2210)와 호스트의 인터페이싱을 수행한다. 낸드 인터페이스(2260)는 낸드 플래시 메모리 장치(2100)와 제어기(2200)의 인터페이싱을 수행한다.
일 실시예에 있어서, 호스트 인터페이스(2250)는 병렬 인터페이스(예를 들어, MMC 인터페이스)일 수 있다. 다른 실시예에 있어서, eMMC(2000)의 호스트 인터페이스(2250)는 직렬 인터페이스(예를 들어, UHS-II, UFS 인터페이스)일 수 있다.
eMMC(2000)는 호스트로부터 전원 전압들(Vcc, Vccq)을 제공받는다. 여기서, 제 1 전원 전압(Vcc, 예를 들어 3.3V)은 낸드 플래시 메모리 장치(2100) 및 낸드 인터페이스(2260)에 제공되고, 제 2 전원 전압(Vccq, 예를 들어 1.8V/3.3V)은 제어기(2200)에 제공된다. 실시예에 있어서, eMMC(2000)는 외부 고전압(Vpp)을 옵션적으로 제공받을 수 있다.
도 31은 본 발명의 실시예들에 따른 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 31을 참조하면, 모바일 시스템(3000)은 어플리케이션 프로세서(3100), 통신(Connectivity)부(3200), 메모리 장치(3300), 비휘발성 메모리 장치(3400), 사용자 인터페이스(3500) 및 파워 서플라이(3600)를 포함한다. 실시예에 따라, 모바일 시스템(3000)은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등과 같은 임의의 모바일 시스템일 수 있다.
어플리케이션 프로세서(3100)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 실시예에 따라, 어플리케이션 프로세서(3100)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 어플리케이션 프로세서(3100)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 실시예에 따라, 어플리케이션 프로세서(3100)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
통신부(3200)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 예를 들어, 통신부(3200)는 이더넷(Ethernet) 통신, 근거리 자기장 통신(Near Field Communication; NFC), 무선 식별(Radio Frequency Identification; RFID) 통신, 이동 통신(Mobile Telecommunication), 메모리 카드 통신, 범용 직렬 버스(Universal Serial Bus; USB) 통신 등을 수행할 수 있다. 예를 들어, 통신부(3200)는 베이스밴드 칩 셋(Baseband Chipset)을 포함할 수 있고, GSM, GPRS, WCDMA, HSxPA 등의 통신을 지원할 수 있다.
메모리 장치(3300)는 어플리케이션 프로세서(3100)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 예를 들어, 메모리 장치(3300)는 DDR SDRAM, LPDDR SDRAM, GDDR SDRAM, RDRAM 등과 같은 동적 랜덤 액세스 메모리일 수 있다. 메모리 장치(3300)는 전술한 바와 같이 본 발명의 실시예들에 따른 수신 인터페이스 회로(RIC)(3350)를 구비하고 수신 인터페이스 회로(3350) 내부의 셀프 트레이닝 회로를 이용하여 기준 전압을 효율적으로 탐색할 수 있다.
비휘발성 메모리 장치(3400)는 모바일 시스템(3000)을 부팅하기 위한 부트 이미지를 저장할 수 있다. 예를 들어, 비휘발성 메모리 장치(3400)는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(Flash Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 또는 이와 유사한 메모리로 구현될 수 있다. 비휘발성 메모리 장치(3400)는 전술한 바와 같이 본 발명의 실시예들에 따른 수신 인터페이스 회로(RIC)(3450)를 구비하고 수신 인터페이스 회로 내부의 셀프 트레이닝 회로를 이용하여 기준 전압을 효율적으로 탐색할 수 있다.
사용자 인터페이스(3500)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함할 수 있다. 파워 서플라이(3600)는 모바일 시스템(1200)의 동작 전압을 공급할 수 있다. 또한, 실시예에 따라, 모바일 시스템(3000)은 카메라 이미지 프로세서(Camera Image Processor; CIS)를 더 포함할 수 있고, 메모리 카드(Memory Card), 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등과 같은 저장 장치를 더 포함할 수 있다.
모바일 시스템(3000) 또는 모바일 시스템(3000)의 구성요소들은 다양한 형태들의 패키지를 이용하여 실장될 수 있는데, 예를 들어, PoP(Package on Package), BGAs(Ball grid arrays), CSPs(Chip scale packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flat-Pack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline Package), TQFP(Thin Quad Flat-Pack), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-Level Processed Stack Package) 등과 같은 패키지들을 이용하여 실장될 수 있다.
도 32는 본 발명의 실시예들에 따른 메모리 장치를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
도 32를 참조하면, 컴퓨팅 시스템(4000)은 프로세서(4100), 입출력 허브(4200), 입출력 컨트롤러 허브(4300), 적어도 하나의 메모리 모듈(4400) 및 그래픽 카드(4500)를 포함한다. 실시예에 따라, 컴퓨팅 시스템(4000)은 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(portable game console), 네비게이션(Navigation) 시스템 등과 같은 임의의 컴퓨팅 시스템일 수 있다.
프로세서(4100)는 특정 계산들 또는 태스크들과 같은 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(4100)는 마이크로프로세서 또는 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 실시예에 따라, 프로세서(4100)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 프로세서(4100)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 도 32에는 하나의 프로세서(4100)를 포함하는 컴퓨팅 시스템(4000)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(4000)은 복수의 프로세서들을 포함할 수 있다. 또한, 실시예에 따라, 프로세서(4100)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
프로세서(4100)는 메모리 모듈(1340)의 동작을 제어하는 메모리 컨트롤러(4110)를 포함할 수 있다. 프로세서(4100)에 포함된 메모리 컨트롤러(4110)는 집적 메모리 컨트롤러(Integrated Memory Controller; IMC)라 불릴 수 있다. 메모리 컨트롤러(4110)와 메모리 모듈(4400) 사이의 메모리 인터페이스는 복수의 신호선들을 포함하는 하나의 채널로 구현되거나, 복수의 채널들로 구현될 수 있다. 또한, 각 채널에는 하나 이상의 메모리 모듈(4400)이 연결될 수 있다. 실시예에 따라, 메모리 컨트롤러(4110)는 입출력 허브(4200) 내에 위치할 수 있다. 메모리 컨트롤러(4110)를 포함하는 입출력 허브(4200)는 메모리 컨트롤러 허브(Memory Controller Hub; MCH)라 불릴 수 있다.
메모리 모듈(4400)은 메모리 컨트롤러(4110)로부터 제공된 데이터를 저장하는 복수의 메모리 장치들을 포함한다. 메모리 장치들은 전술한 바와 같이 본 발명의 실시예들에 따른 수신 인터페이스 회로(RIC)(4450)를 구비하고 수신 인터페이스 회로(4450) 내부의 셀프 트레이닝 회로를 이용하여 기준 전압을 효율적으로 탐색할 수 있다.
입출력 허브(4200)는 그래픽 카드(4500)와 같은 장치들과 프로세서(4100) 사이의 데이터 전송을 관리할 수 있다. 입출력 허브(4200)는 다양한 방식의 인터페이스를 통하여 프로세서(4100)에 연결될 수 있다. 예를 들어, 입출력 허브(4200)와 프로세서(4100)는, 프론트 사이드 버스(Front Side Bus; FSB), 시스템 버스(System Bus), 하이퍼트랜스포트(HyperTransport), 라이트닝 데이터 트랜스포트(Lightning Data Transport; LDT), 퀵패스 인터커넥트(QuickPath Interconnect; QPI), 공통 시스템 인터페이스(Common System Interface; CSI) 등의 다양한 표준의 인터페이스로 연결될 수 있다. 도 32에는 하나의 입출력 허브(4200)를 포함하는 컴퓨팅 시스템(1300)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(4000)은 복수의 입출력 허브들을 포함할 수 있다.
입출력 허브(4200)는 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 허브(4200)는 가속 그래픽 포트(Accelerated Graphics Port; AGP) 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; PCIe), 통신 스트리밍 구조(Communications Streaming Architecture; CSA) 인터페이스 등을 제공할 수 있다.
그래픽 카드(4500)는 AGP 또는 PCIe를 통하여 입출력 허브(4200)와 연결될 수 있다. 그래픽 카드(4500)는 영상을 표시하기 위한 디스플레이 장치(미도시)를 제어할 수 있다. 그래픽 카드(4500)는 이미지 데이터 처리를 위한 내부 프로세서 및 내부 반도체 메모리 장치를 포함할 수 있다. 실시예에 따라, 입출력 허브(4200)는, 입출력 허브(4200)의 외부에 위치한 그래픽 카드(4500)와 함께, 또는 그래픽 카드(4500) 대신에 입출력 허브(4200)의 내부에 그래픽 장치를 포함할 수 있다. 입출력 허브(4200)에 포함된 그래픽 장치는 집적 그래픽(Integrated Graphics)이라 불릴 수 있다. 또한, 메모리 컨트롤러 및 그래픽 장치를 포함하는 입출력 허브(4200)는 그래픽 및 메모리 컨트롤러 허브(Graphics and Memory Controller Hub; GMCH)라 불릴 수 있다.
입출력 컨트롤러 허브(4300)는 다양한 시스템 인터페이스들이 효율적으로 동작하도록 데이터 버퍼링 및 인터페이스 중재를 수행할 수 있다. 입출력 컨트롤러 허브(4300)는 내부 버스를 통하여 입출력 허브(4200)와 연결될 수 있다. 예를 들어, 입출력 허브(4200)와 입출력 컨트롤러 허브(4300)는 다이렉트 미디어 인터페이스(Direct Media Interface; DMI), 허브 인터페이스, 엔터프라이즈 사우스브릿지 인터페이스(Enterprise Southbridge Interface; ESI), PCIe 등을 통하여 연결될 수 있다.
입출력 컨트롤러 허브(4300)는 주변 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 컨트롤러 허브(4300)는 범용 직렬 버스(Universal Serial Bus; USB) 포트, 직렬 ATA(Serial Advanced Technology Attachment; SATA) 포트, 범용 입출력(General Purpose Input/Output; GPIO), 로우 핀 카운트(Low Pin Count; LPC) 버스, 직렬 주변 인터페이스(Serial Peripheral Interface; SPI), PCI, PCIe 등을 제공할 수 있다.
실시예에 따라, 프로세서(4100), 입출력 허브(4200) 및 입출력 컨트롤러 허브(4300)는 각각 분리된 칩셋들 또는 집적 회로들로 구현되거나, 프로세서(4100), 입출력 허브(4200) 또는 입출력 컨트롤러 허브(4300) 중 2 이상의 구성요소들이 하나의 칩셋으로 구현될 수 있다.
이와 같이 본 발명의 실시예들에 따른 수신 인터페이스 회로는, 수신 인터페이스 회로 내부의 셀프 트레이닝 회로를 이용하여 기준 전압을 탐색함으로써 트레이닝 시간을 감소할 수 있다. 특히 본 발명의 실시예들에 따른 수신 인터페이스 회로를 포함하는 멀티-칩 패키지에서, 서로 다른 입출력 패드들을 통하여 복수의 메모리 칩들에 대한 각각의 기준 전압들을 동시에 탐색함으로써 트레이닝 시간을 현저히 감소할 수 있다.
또한, 본 발명의 실시예들에 따른 수신 인터페이스 회로는, 실제로 전송되는 입력 신호에 기초하여 기준 전압을 탐색함으로써 시스템의 구성 및 동작 조건에 관계없이 최적의 기준 전압을 제공하고 수신 인터페이스 회로를 포함하는 장치 및 시스템의 성능을 향상시킬 수 있다.
본 발명의 실시예들은 고속으로 데이터를 수신하는 장치 및 시스템에 유용하게 이용될 수 있다. 특히 본 발명의 실시예들은 메모리 카드, 솔리드 스테이트 드라이브(Solid State Drive; SSD), 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console) 등과 같은 전자 기기에 더욱 유용하게 적용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (20)

  1. 입력 신호를 기준 전압과 비교하여 버퍼 신호를 발생하는 수신 버퍼;
    컨트롤 코드에 응답하여 상기 기준 전압을 발생하는 기준 전압 발생기; 및
    트레이닝 모드에서 상기 기준 전압의 최적 전압 레벨에 상응하는 최적 코드를 탐색하기 위하여 순차적으로 변화하는 스캔 코드를 상기 컨트롤 코드로서 출력하고, 노말 모드에서 상기 최적 코드를 상기 컨트롤 코드로서 출력하는 셀프 트레이닝 회로를 포함하고,
    상기 최적 전압 레벨은 상기 입력 신호의 하이 전압 레벨 및 로우 전압 레벨의 평균 값에 해당하고,
    상기 셀프 트레이닝 회로는,
    순차적으로 변화하는 상기 스캔 코드를 발생하고, 상기 스캔 코드의 코드 값을 탐색하는 탐색 로직;
    상기 탐색된 코드 값을 저장하는 레지스터; 및
    모드 신호에 응답하여 상기 탐색 로직으로부터의 상기 스캔 코드 및 상기 최적 코드 중 하나를 선택하여 상기 컨트롤 코드로서 출력하는 선택부를 포함하는 수신 인터페이스 회로.
  2. 제1 항에 있어서,
    상기 수신 인터페이스 회로는 상기 트레이닝 모드에서 하이 전압 레벨 또는 로우 전압 레벨을 갖는 상기 입력 신호를 수신하여 상기 최적 코드를 탐색하는 것을 특징으로 하는 수신 인터페이스 회로.
  3. 제1 항에 있어서,
    상기 수신 인터페이스 회로는 상기 트레이닝 모드에서 하이 전압 레벨 및 로우 전압 레벨 사이에서 토글링하는 상기 입력 신호를 수신하여 상기 최적 코드를 탐색하는 것을 특징으로 하는 수신 인터페이스 회로.
  4. 제1 항에 있어서, 상기 셀프 트레이닝 회로는,
    상기 레지스터에 저장된 코드 값에 기초하여 상기 최적 코드를 계산하는 계산부를 더 포함하고,
    상기 탐색 로직은, 상기 수신 버퍼로부터의 상기 버퍼 신호에 기초하여 상기 입력 신호의 전압 레벨과 상기 기준 전압의 차가 최소가 되는 상기 스캔 코드의 코드 값을 탐색하는 것을 특징으로 하는 수신 인터페이스 회로.
  5. 제4 항에 있어서,
    상기 트레이닝 모드에서 상기 수신 버퍼, 상기 탐색 로직, 상기 선택부 및 상기 기준 전압 발생기는 트레이닝 루프(training loop)를 형성하는 것을 특징으로 하는 수신 인터페이스 회로.
  6. 제4 항에 있어서,
    상기 레지스터는 상기 입력 신호의 하이 전압 레벨에 상응하는 하이 코드 값 및 상기 입력 신호의 로우 전압 레벨에 상응하는 로우 코드 값을 저장하고,
    상기 계산부는 상기 하이 코드 값 및 상기 로우 코드 값에 기초하여 상기 하이 전압 레벨과 상기 로우 전압 레벨의 평균 값과 상기 기준 전압의 차가 최소가 되도록 상기 최적 코드를 계산하는 것을 특징으로 하는 수신 인터페이스 회로.
  7. 제6 항에 있어서,
    상기 입력 신호를 수신하는 입출력 패드가 센터-탭 터미네이션(CTT: center-tapped termination)되거나 터미네이션되지 않은 경우, 상기 탐색 로직은 상기 하이 코드 값 및 상기 로우 코드 값을 순차적으로 탐색하여 상기 레지스터에 저장하고,
    상기 입력 신호를 수신하는 입출력 패드가 슈도-오픈 드레인(POS: pseudo-open) 터미네이션된 경우, 상기 탐색 로직은 상기 하이 코드 값 및 상기 로우 코드 값 중 하나만을 탐색하여 상기 레지스터에 저장하고 다른 하나는 디폴트 값으로서 상기 레지스터에 저장되는 것을 특징으로 하는 수신 인터페이스 회로.
  8. 제1 항에 있어서, 상기 셀프 트레이닝 회로는,
    상기 입력 신호를 상기 기준 전압과 비교하여 트레이닝 버퍼 신호를 발생하는 트레이닝 버퍼; 및
    상기 레지스터에 저장된 코드 값에 기초하여 상기 최적 코드를 계산하는 계산부를 더 포함하고,
    상기 탐색 로직은, 상기 트레이닝 버퍼로부터의 상기 트레이닝 버퍼 신호에 기초하여 상기 입력 신호의 전압 레벨과 상기 기준 전압의 차가 최소가 되는 상기 스캔 코드의 코드 값을 탐색하는 것을 특징으로 하는 수신 인터페이스 회로.
  9. 제1 항에 있어서, 상기 셀프 트레이닝 회로는,
    상기 수신 버퍼로부터의 상기 버퍼 신호의 듀티비를 기준 듀티비와 비교하여 비교 신호를 발생하는 듀티 검출부를 더 포함하고,
    상기 탐색 로직은, 상기 듀티 검출부로부터의 상기 비교 신호에 기초하여 상기 버퍼 신호의 듀티비와 상기 기준 듀티비와의 차가 최소가 되는 상기 스캔 코드의 코드 값을 탐색하는 것을 특징으로 하는 수신 인터페이스 회로.
  10. 제1 항에 있어서, 상기 셀프 트레이닝 회로는,
    상기 입력 신호를 상기 기준 전압과 비교하여 트레이닝 버퍼 신호를 발생하는 트레이닝 버퍼; 및
    상기 트레이닝 버퍼로부터의 상기 트레이닝 버퍼 신호의 듀티비를 기준 듀티비와 비교하여 비교 신호를 발생하는 듀티 검출부를 더 포함하고,
    상기 탐색 로직은, 상기 듀티 검출부로부터의 상기 비교 신호에 기초하여 상기 버퍼 신호의 듀티비와 상기 기준 듀티비와의 차가 최소가 되는 상기 스캔 코드의 코드 값을 탐색하는 것을 특징으로 하는 수신 인터페이스 회로.
  11. 메모리 장치 및 상기 메모리 장치를 제어하는 메모리 컨트롤러를 포함하고,
    상기 메모리 장치는,
    상기 메모리 컨트롤러와 연결되는 복수의 입출력 패드들;
    상기 입출력 패드들에 각각 연결되고, 입력 신호들을 기준 전압과 비교하여 버퍼 신호들을 각각 발생하는 복수의 수신 유닛들;
    컨트롤 코드에 응답하여 상기 기준 전압을 발생하는 기준 전압 발생기; 및
    트레이닝 모드에서 상기 기준 전압의 최적 전압 레벨에 상응하는 최적 코드를 탐색하기 위하여 순차적으로 변화하는 스캔 코드를 상기 컨트롤 코드로서 출력하고, 노말 모드에서 상기 최적 코드를 상기 컨트롤 코드로서 출력하는 셀프 트레이닝 회로를 포함하고,
    상기 최적 전압 레벨은 상기 입력 신호의 하이 전압 레벨 및 로우 전압 레벨의 평균 값에 해당하고,
    상기 셀프 트레이닝 회로는,
    순차적으로 변화하는 상기 스캔 코드를 발생하고, 상기 스캔 코드의 코드 값을 탐색하는 탐색 로직;
    상기 탐색된 코드 값을 저장하는 레지스터; 및
    모드 신호에 응답하여 상기 탐색 로직으로부터의 상기 스캔 코드 및 상기 최적 코드 중 하나를 선택하여 상기 컨트롤 코드로서 출력하는 선택부를 포함하는 메모리 시스템.
  12. 제11 항에 있어서, 상기 메모리 장치는,
    선택 제어 신호에 응답하여 상기 수신 유닛들 중 하나를 선택하고 상기 선택된 수신 유닛의 상기 버퍼 신호를 선택 버퍼 신호로서 상기 셀프 트레이닝 회로에 제공하는 경로 선택부를 더 포함하는 것을 특징으로 하는 메모리 시스템.
  13. 제12 항에 있어서,
    상기 수신 유닛들의 각각은 터미네이션 회로들을 각각 포함하고,
    상기 선택된 수신 유닛에 포함된 터미네이션 회로만이 인에이블되고 나머지 수신 유닛들에 포함된 터미네이션 회로들은 디스에이블되는 것을 특징으로 하는 메모리 시스템.
  14. 제12 항에 있어서,
    상기 트레이닝 모드 동안에 상기 선택 제어 신호의 값은 고정되어 상기 셀프 트레이닝 회로는 상기 선택 제어 신호에 기초하여 선택된 하나의 상기 수신 유닛에 상응하는 상기 최적 코드의 하나의 코드 값만을 탐색하고,
    상기 기준 전압 발생기는 상기 노말 모드에서 상기 최적 코드의 하나의 코드 값에 상응하는 상기 기준 전압을 상기 수신 유닛들에 공통으로 제공하는 것을 특징으로 하는 메모리 시스템.
  15. 제12 항에 있어서,
    상기 트레이닝 모드 동안에 상기 선택 제어 신호의 값은 순차적으로 변화되어 상기 경로 선택부는 상기 수신 유닛들을 순차적으로 선택하고 상기 버퍼 신호들을 순차적으로 상기 선택 버퍼 신호로서 상기 셀프 트레이닝 회로에 제공하고,
    상기 셀프 트레이닝 회로는 상기 트레이닝 모드에서 상기 선택 버퍼 신호에 기초하여 상기 수신 유닛들에 각각 상응하는 상기 최적 코드의 코드 값들을 순차적으로 탐색하고,
    상기 기준 전압 발생기는 상기 노말 모드에서 상기 최적 코드의 코드 값들의 각각에 상응하는 상기 기준 전압을 상기 수신 유닛들의 각각에 제공하는 것을 특징으로 하는 메모리 시스템.
  16. 제11 항에 있어서,
    상기 메모리 장치는 상기 메모리 컨트롤러로부터의 코맨드에 응답하여 상기 트레이닝 모드를 시작하는 것을 특징으로 하는 메모리 시스템.
  17. 제11 항에 있어서,
    상기 메모리 장치는 상기 트레이닝 모드의 종료를 나타내는 신호를 상기 메모리 컨트롤러로 제공하는 것을 특징으로 하는 메모리 시스템.
  18. 메모리 컨트롤러와 연결되는 복수의 패키지 입출력 패드들; 및
    상기 패키지 입출력 패드들에 공통으로 연결된 복수의 메모리 칩들을 포함하고,
    상기 메모리 칩들의 각각은,
    상기 패키지 입출력 패드들과 각각 연결되는 복수의 칩 입출력 패드들;
    상기 칩 입출력 패드들에 각각 연결되고, 입력 신호들을 기준 전압과 비교하여 버퍼 신호들을 각각 발생하는 복수의 수신 유닛들;
    컨트롤 코드에 응답하여 상기 기준 전압을 발생하는 기준 전압 발생기; 및
    트레이닝 모드에서 상기 기준 전압의 최적 전압 레벨에 상응하는 최적 코드를 탐색하기 위하여 순차적으로 변화하는 스캔 코드를 상기 컨트롤 코드로서 출력하고, 노말 모드에서 상기 최적 코드를 상기 컨트롤 코드로서 출력하는 셀프 트레이닝 회로를 포함하고,
    상기 최적 전압 레벨은 상기 입력 신호의 하이 전압 레벨 및 로우 전압 레벨의 평균 값에 해당하고,
    상기 셀프 트레이닝 회로는,
    순차적으로 변화하는 상기 스캔 코드를 발생하고, 상기 스캔 코드의 코드 값을 탐색하는 탐색 로직;
    상기 탐색된 코드 값을 저장하는 레지스터; 및
    모드 신호에 응답하여 상기 탐색 로직으로부터의 상기 스캔 코드 및 상기 최적 코드 중 하나를 선택하여 상기 컨트롤 코드로서 출력하는 선택부를 포함하는 멀티-칩 패키지.
  19. 제18 항에 있어서,
    상기 트레이닝 모드에서 서로 다른 메모리 칩의 수신 유닛들이 상기 패키지 입출력 패드마다 하나씩 인에이블되어 상기 최적 코드의 탐색이 상기 메모리 칩들의 모두에 대하여 동시에 수행되는 것을 특징으로 하는 멀티-칩 패키지.
  20. 제18 항에 있어서, 상기 메모리 칩들의 각각은,
    선택 제어 신호에 응답하여 상기 수신 유닛들 중 하나를 선택하고 상기 선택된 수신 유닛의 상기 버퍼 신호를 선택 버퍼 신호로서 상기 셀프 트레이닝 회로에 제공하는 경로 선택부를 더 포함하고,
    상기 메모리 칩들의 상기 선택 제어 신호들은 서로 다른 값들을 갖는 것을 특징으로 하는 멀티-칩 패키지.
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