KR101789077B1

KR101789077B1 - 온-다이 터미네이션 회로, 데이터 출력 버퍼, 반도체 메모리 장치, 메모리 모듈, 온-다이 터미네이션 회로의 구동 방법, 데이터 출력 버퍼의 구동 방법 및 온-다이 터미네이션 트레이닝 방법

Info

Publication number: KR101789077B1
Application number: KR1020100016167A
Authority: KR
Inventors: 전영진
Original assignee: 삼성전자주식회사
Priority date: 2010-02-23
Filing date: 2010-02-23
Publication date: 2017-11-20
Also published as: CN102194515A; US20110205832A1; TW201142871A; DE102011003890A1; JP2011176816A; US8619492B2; KR20110096745A

Abstract

반도체 메모리 장치의 온-다이 터미네이션 회로는 종단 저항부 및 스위칭 제어부를 포함한다. 종단 저항부는 외부 핀에 연결되고, 외부 핀에 연결된 전송선에 종단 저항을 제공한다. 스위칭 제어부는 종단 저항부에 연결되고, 외부 클록 신호에 동기되지 않은 비동기 제어 신호에 응답하여 종단 저항의 저항 값을 조절한다. 온-다이 터미네이션 회로가 비동기적으로 제어되어 클록 동기 회로를 오프시킴으로써 전력 소모를 감소시킬 수 있다.

Description

온-다이 터미네이션 회로, 데이터 출력 버퍼, 반도체 메모리 장치, 메모리 모듈, 온-다이 터미네이션 회로의 구동 방법, 데이터 출력 버퍼의 구동 방법 및 온-다이 터미네이션 트레이닝 방법{ON-DIE TERMINATION CIRCUIT, DATA OUTPUT BUFFER, SEMICONDUCTOR MEMORY DEVICE, MEMORY MODULE, METHOD OF OPERATING AN ON-DIE TERMINATION CIRCUIT, METHOD OF OPERATING A DATA OUTPUT BUFFER AND METHOD OF TRAINING ON-DIE TERMINATION}

본 발명은 온-다이 터미네이션에 관한 것으로서, 더욱 상세하게는 온-다이 터미네이션 회로, 데이터 출력 버퍼, 반도체 메모리 장치, 메모리 모듈, 온-다이 터미네이션 회로의 구동 방법, 데이터 출력 버퍼의 구동 방법 및 온-다이 터미네이션 트레이닝 방법에 관한 것이다.

온-다이 터미네이션(on-die termination, ODT)은 메모리 컨트롤러와 반도체 메모리 장치간의 인터페이스에서 신호 반사(signal reflection)를 최소화함으로써 신호 충실도(signal integrity)를 향상시키기 위하여 도입되었다. ODT 회로는 전송선의 임피던스와 매칭된 터미네이션 저항(termination resistor, RTT)을 제공함으로써 신호 반사를 억제할 수 있다.

종래의 반도체 메모리 장치는 메모리 컨트롤러로부터 ODT 핀을 통하여 ODT를 인에이블 시키기 위한 ODT 신호를 수신하고, 상기 ODT 신호를 외부 클록 신호에 동기시켜 소정의 클록 사이클 후에 상기 ODT 회로를 턴-온시킨다. 종래의 반도체 메모리 장치에서는, 데이터 스트로브 신호를 생성하지 않더라도, 상기 ODT 신호를 상기 외부 클록 신호에 동기시키기 위하여 내부 클록 신호를 상기 외부 클록 신호에 동기시키는 클록 동기 회로가 턴-온된다. 아울러, 종래의 반도체 메모리 장치는 상기 ODT 신호가 수신된 시점으로부터 일정한 레이턴시 후 상기 ODT 회로를 턴-온시키기 위한 ODT 레이턴시 회로를 필요로 한다. 이에 따라, 종래의 반도체 메모리 장치는 ODT 회로를 구동하기 위한 전력 소모가 크고, 복잡한 레이턴시 회로를 필요로 한다.

상기와 같은 문제점을 해결하기 위하여, 본 발명의 일 목적은 비동기적으로 제어되어 전력 소모를 감소시킬 수 있는 온-다이 터미네이션 회로 및 이의 구동 방법을 제공하는 것이다.

본 발명의 다른 목적은 상기 온-다이 터미네이션 회로를 포함하는 반도체 메모리 장치 및 메모리 모듈을 제공하는 것이다.

본 발명의 또 다른 목적은 비동기적으로 제어되는 온-다이 터미네이션 기능을 가지는 데이터 출력 버퍼 및 이의 구동 방법을 제공하는 것이다.

본 발명의 또 다른 목적은 상기 데이터 출력 버퍼를 포함하는 반도체 메모리 장치 및 메모리 모듈을 제공하는 것이다.

본 발명의 또 다른 목적은 온-다이 터미네이션 트레이닝 방법을 제공하는 것이다.

상기 일 목적을 달성하기 위해, 반도체 메모리 장치의 온-다이 터미네이션 회로는 종단 저항부 및 스위칭 제어부를 포함한다. 상기 종단 저항부는 외부 핀에 연결되고, 상기 외부 핀에 연결된 전송선에 종단 저항을 제공한다. 상기 스위칭 제어부는 상기 종단 저항부에 연결되고, 외부 클록 신호에 동기되지 않은 비동기 제어 신호에 응답하여 상기 종단 저항의 저항 값을 조절한다.

일 실시예에서, 상기 비동기 제어 신호는 메모리 컨트롤러로부터 제어 핀을 통하여 입력될 수 있다. 상기 제어 핀은 ODT 핀일 수 있다.

다른 실시예에서, 상기 비동기 제어 신호는 메모리 컨트롤러로부터 수신된 기입 커맨드에 기초하여 생성될 수 있다.

일 실시예에서, 상기 스위칭 제어부는, 상기 종단 저항을 인에이블 시키기 위한 ODT 인에이블 신호의 수신 없이 상기 외부 핀에 상기 종단 저항을 제공하도록 상기 종단 저항부를 제어할 수 있다.

일 실시예에서, 상기 비동기 제어 신호는 기입 모드에서 활성화되고, 상기 스위칭 제어부는, 상기 활성화된 비동기 제어 신호에 응답하여 상기 종단 저항의 상기 저항 값을 증가시킬 수 있다.

일 실시예에서, 상기 종단 저항부는 풀-업 또는 풀-다운 터미네이션 동작을 수행할 수 있다. 상기 종단 저항부는 상기 외부 핀에 연결된 상기 전송선의 전압을 일정 레벨로 유지할 수 있다.

일 실시예에서, 상기 스위칭 제어부는, 상기 비동기 제어 신호와 무관하게 활성화되는 제1 스위칭 신호 및 상기 비동기 제어 신호에 응답하여 활성화되는 제2 스위칭 신호를 생성하고, 상기 종단 저항부는, 제1 전압에 연결되고, 상기 제1 스위칭 신호에 응답하여 턴-온되는 제1 트랜지스터, 상기 제1 트랜지스터와 상기 외부 핀 사이에 연결된 제1 저항, 상기 제1 전압에 연결되고, 상기 제2 스위칭 신호에 응답하여 턴-온되는 제2 트랜지스터, 및 상기 제2 트랜지스터와 상기 외부 핀 사이에 연결된 제2 저항을 포함할 수 있다. 상기 제1 저항 및 상기 제2 저항은 실질적으로 동일한 저항 값을 가질 수 있다. 상기 제1 저항 및 상기 제2 저항은 약 120 Ω의 저항 값을 가질 수 있다.

상기 다른 목적을 달성하기 위해, 반도체 메모리 장치는 메모리 코어, 데이터 출력 버퍼 및 온-다이 터미네이션 회로를 포함한다. 상기 메모리 코어는 데이터를 저장하고, 상기 저장된 데이터에 기초하여 독출 데이터를 생성한다. 상기 데이터 출력 버퍼는 상기 메모리 코어로부터 제공된 상기 독출 데이터를 제1 외부 핀을 통하여 메모리 컨트롤러로 출력한다. 상기 온-다이 터미네이션 회로는 상기 제1 외부 핀에 연결된 전송선에 종단 저항을 제공하고, 외부 클록 신호에 동기되지 않은 비동기 제어 신호에 응답하여 상기 종단 저항의 저항 값을 조절한다.

일 실시예에서, 상기 반도체 메모리 장치는 상기 외부 클록 신호에 동기된 내부 클록 신호를 생성하는 클록 동기 회로를 더 포함하고, 상기 클록 동기 회로는 일반 모드 및 기입 모드에서 오프될 수 있다. 상기 클록 동기 회로는 지연 고정 루프 회로를 포함할 수 있다.

일 실시예에서, 상기 반도체 메모리 장치는 상기 메모리 컨트롤러로부터 제2 외부 핀을 통하여 상기 비동기 제어 신호를 수신하는 제1 입력 버퍼를 더 포함할 수 있다.

일 실시예에서, 상기 반도체 메모리 장치는, 트레이닝 구간 동안 상기 메모리 컨트롤러로부터 제3 외부 핀을 통하여 기준 신호를 수신하는 제2 입력 버퍼, 상기 제1 입력 버퍼로부터 출력된 상기 비동기 제어 신호를 상기 제2 입력 버퍼의 구동 시간 및 상기 제1 입력 버퍼로부터 상기 온-다이 터미네이션 회로까지의 상기 비동기 제어 신호의 전송 시간에 상응하는 지연 시간만큼 지연시키는 복제(replica) 지연부, 및 상기 제2 입력 버퍼로부터 출력된 상기 기준 신호의 위상과 상기 복제 지연기에 의해 지연된 상기 비동기 제어 신호의 위상을 비교하고, 비교 결과 신호를 제4 외부 핀을 통하여 상기 메모리 컨트롤러에 제공하는 위상 검출기를 더 포함할 수 있다.

상기 비동기 제어 신호가 상기 제1 입력 버퍼에 인가되는 시점은 상기 비교 결과 신호에 기초하여 상기 메모리 컨트롤러에 의해 조절될 수 있다.

상기 반도체 메모리 장치는, 상기 제1 입력 버퍼와 상기 온-다이 터미네이션 회로 사이에 연결되고, 상기 제1 입력 버퍼로부터 출력된 상기 비동기 제어 신호의 전압 레벨을 유지하기 위한 리피터를 더 포함하고, 상기 비동기 제어 신호의 전송 시간은 상기 리피터에 의한 지연 시간에 상응할 수 있다.

상기 제1 외부 핀은 데이터 핀이고, 상기 제2 외부 핀은 ODT 핀이며, 상기 제3 외부 핀은 데이터 스트로브 핀이고, 상기 제4 외부 핀은 상기 데이터 핀일 수 있다.

다른 실시예에서, 상기 반도체 메모리 장치는, 트레이닝 구간 동안 상기 메모리 컨트롤러로부터 제3 외부 핀을 통하여 기준 신호를 수신하는 제2 입력 버퍼, 상기 제1 입력 버퍼로부터 출력된 상기 비동기 제어 신호를 지연시키는 가변 지연부, 상기 가변 지연부로부터 출력된 상기 비동기 제어 신호를 상기 제2 입력 버퍼의 구동 시간 및 상기 가변 지연부로부터 상기 온-다이 터미네이션 회로까지의 상기 비동기 제어 신호의 전송 시간에 상응하는 지연 시간만큼 지연시키는 복제 지연부, 및 상기 제2 입력 버퍼로부터 출력된 상기 기준 신호의 위상과 상기 복제 지연기에 의해 지연된 상기 비동기 제어 신호의 위상을 비교하고, 비교 결과 신호를 상기 가변 지연부에 제공하는 위상 검출기를 더 포함할 수 있다.

상기 가변 지연부는 상기 비교 결과 신호에 기초하여 상기 비동기 제어 신호의 지연 시간을 조절할 수 있다.

다른 실시예에서, 상기 반도체 메모리 장치는, 상기 메모리 컨트롤러로부터 상기 제2 외부 핀을 통하여 기입 커맨드를 수신하고, 상기 기입 커맨드에 응답하여 상기 비동기 제어 신호를 생성하는 커맨드 디코더를 더 포함할 수 있다.

상기 반도체 메모리 장치는, 트레이닝 구간 동안 상기 메모리 컨트롤러로부터 제3 외부 핀을 통하여 기준 신호를 수신하는 제2 입력 버퍼, 상기 커맨드 디코더로부터 출력된 상기 비동기 제어 신호를 지연시키는 가변 지연부, 상기 커맨드 디코더로부터 출력된 상기 비동기 제어 신호를 상기 제2 입력 버퍼의 구동 시간 및 상기 커맨드 디코더로부터 상기 온-다이 터미네이션 회로까지의 상기 비동기 제어 신호의 전송 시간에 상응하는 지연 시간만큼 지연시키는 복제 지연부, 및 상기 제2 입력 버퍼로부터 출력된 상기 기준 신호의 위상과 상기 복제 지연기에 의해 지연된 상기 비동기 제어 신호의 위상을 비교하고, 비교 결과 신호를 상기 가변 지연부에 제공하는 위상 검출기를 더 포함할 수 있다.

상기 제1 외부 핀은 데이터 핀이고, 상기 제2 외부 핀은 커맨드/어드레스 핀이며, 상기 제3 외부 핀은 데이터 스트로브 핀일 수 있다.

상기 커맨드 디코더는, 상기 비동기 제어 신호를 소정의 시간 동안 활성화시키는 펄스 생성기를 포함할 수 있다. 상기 펄스 생성기는 기입 데이터의 버스트 랭스에 따라 상기 비동기 제어 신호가 활성화되는 상기 소정의 시간을 조절할 수 있다.

상기 다른 목적을 달성하기 위해, 메모리 모듈은 제1 메모리 랭크 및 제2 메모리 랭크를 포함한다. 상기 제1 메모리 랭크는 제1 복수의 반도체 메모리 장치들을 포함한다. 상기 제2 메모리 랭크는 제2 복수의 반도체 메모리 장치들을 포함한다. 상기 제1 복수의 반도체 메모리 장치들 및 상기 제2 복수의 반도체 메모리 장치들 각각은, 데이터를 저장하고, 상기 저장된 데이터에 기초하여 독출 데이터를 생성하는 메모리 코어, 상기 메모리 코어로부터 제공된 상기 독출 데이터를 외부 핀을 통하여 메모리 컨트롤러로 출력하는 데이터 출력 버퍼, 및 상기 외부 핀에 연결된 전송선에 종단 저항을 제공하고, 외부 클록 신호에 동기되지 않은 비동기 제어 신호에 응답하여 상기 종단 저항의 저항 값을 조절하는 온-다이 터미네이션 회로를 포함한다.

일 실시예에서, 상기 제1 복수의 반도체 메모리 장치들 및 상기 제2 복수의 반도체 메모리 장치들은 상기 메모리 컨트롤러로부터 동일한 전송선을 통하여 송신된 상기 비동기 제어 신호를 수신할 수 있다.

상기 또 다른 목적을 달성하기 위해, 반도체 메모리 장치의 데이터 출력 버퍼는 구동부 및 제어부를 포함한다. 상기 구동부는 외부 핀에 연결되고, 상기 외부 핀에 연결된 전송선을 통하여 메모리 컨트롤러에 독출 데이터를 제공하는 드라이버 동작 또는 상기 외부 핀에 연결된 상기 전송선에 종단 저항을 제공하는 터미네이션 동작을 선택적으로 수행한다. 상기 제어부는 상기 구동부에 연결되고, 출력 인에이블 신호에 응답하여 상기 구동부가 상기 드라이버 동작 또는 상기 터미네이션 동작을 선택적으로 수행하도록 제어하며, 외부 클록 신호에 동기되지 않은 비동기 제어 신호에 응답하여 상기 종단 저항의 저항 값을 조절한다.

일 실시예에서, 상기 출력 인에이블 신호는 독출 모드에서 활성화되고, 상기 제어부는, 메모리 코어로부터 수신된 상기 독출 데이터를 상기 구동부에 제공하고, 상기 활성화된 출력 인에이블 신호에 응답하여 상기 구동부가 상기 드라이버 동작을 수행하도록 제어할 수 있다.

일 실시예에서, 상기 비동기 제어 신호는 기입 모드에서 활성화되고, 상기 제어부는, 상기 활성화된 비동기 제어 신호에 응답하여 상기 종단 저항의 상기 저항 값을 증가시킬 수 있다.

일 실시예에서, 상기 구동부는 독출 모드에서 약 40 Ω의 드라이버 저항을 제공하고, 기입 모드에서 약 120 Ω의 종단 저항을 제공하며, 일반 모드에서 약 60 Ω의 종단 저항을 제공할 수 있다.

일 실시예에서, 상기 제어부는 상기 비동기 제어 신호에 기초하여 풀-업 스위칭 신호 및 풀-다운 스위칭 신호를 생성하고, 상기 출력 인에이블 신호에 응답하여 상기 구동부에 상기 독출 데이터 또는 상기 풀-업 및 풀-다운 스위칭 신호들을 선택적으로 제공하며, 상기 구동부는, 전원 전압과 상기 외부 핀 사이에 연결되고, 상기 제어부로부터 상기 독출 데이터 또는 상기 풀-업 스위칭 신호를 선택적으로 수신하는 풀-업 구동기, 및 접지 전압과 상기 외부 핀 사이에 연결되고, 상기 제어부로부터 상기 독출 데이터 또는 상기 풀-다운 스위칭 신호를 선택적으로 수신하는 풀-다운 구동기를 포함할 수 있다.

일 실시예에서, 상기 풀-업 구동기는 상기 풀-업 스위칭 신호에 응답하여 저항 값이 조절되는 풀-업 종단 저항을 제공하고, 상기 풀-다운 구동기는 상기 풀-다운 스위칭 신호에 응답하여 턴-오프될 수 있다.

상기 또 다른 목적을 달성하기 위해, 반도체 메모리 장치는 메모리 코어, 및 데이터 출력 버퍼를 포함한다. 상기 메모리 코어는 데이터를 저장하고, 상기 저장된 데이터에 기초하여 독출 데이터를 생성한다. 상기 데이터 출력 버퍼는 상기 메모리 코어로부터 독출 데이터를 수신하고, 출력 인에이블 신호에 응답하여 상기 독출 데이터를 메모리 컨트롤러에 제공하는 드라이버 동작 또는 외부 클록 신호에 동기되지 않은 비동기 제어 신호에 응답하여 저항 값이 조절되는 종단 저항을 제공하는 터미네이션 동작을 선택적으로 수행한다.

상기 또 다른 목적을 달성하기 위해, 메모리 모듈은 제1 메모리 랭크 및 제2 메모리 랭크를 포함한다. 상기 제1 메모리 랭크는 제1 복수의 반도체 메모리 장치들을 포함한다. 상기 제2 메모리 랭크는 제2 복수의 반도체 메모리 장치들을 포함한다. 상기 제1 복수의 반도체 메모리 장치들 및 상기 제2 복수의 반도체 메모리 장치들 각각은, 데이터를 저장하고, 상기 저장된 데이터에 기초하여 독출 데이터를 생성하는 메모리 코어, 및 상기 메모리 코어로부터 독출 데이터를 수신하고, 출력 인에이블 신호에 응답하여 상기 독출 데이터를 메모리 컨트롤러에 제공하는 드라이버 동작 또는 외부 클록 신호에 동기되지 않은 비동기 제어 신호에 응답하여 저항 값이 조절되는 종단 저항을 제공하는 터미네이션 동작을 선택적으로 수행하는 데이터 출력 버퍼를 포함한다.

상기 일 목적을 달성하기 위해, 온-다이 터미네이션 회로 구동 방법에서, 외부 핀에 연결된 전송선에 종단 저항이 제공된다. 외부 클록 신호에 동기되지 않은 비동기 제어 신호에 응답하여 상기 종단 저항의 저항 값이 조절된다.

상기 다른 목적을 달성하기 위해, 데이터 출력 버퍼의 구동 방법에서, 출력 인에이블 신호가 활성화된 경우, 외부 핀에 연결된 전송선을 통하여 메모리 컨트롤러에 독출 데이터를 제공하는 드라이버 동작이 수행된다. 상기 출력 인에이블 신호가 비활성화된 경우, 상기 외부 핀에 연결된 상기 전송선에 종단 저항을 제공하는 터미네이션 동작이 수행된다. 상기 터미네이션 동작을 수행하는 동안, 외부 클록 신호에 동기되지 않은 비동기 제어 신호에 응답하여 상기 종단 저항의 저항 값이 조절된다.

일 실시예에서, 상기 터미네이션 동작을 수행하도록, 상기 비동기 제어 신호가 비활성화된 경우, 상기 외부 핀에 연결된 상기 전송선에 제1 저항 값을 가지는 상기 종단 저항을 제공하는 제1 터미네이션 동작이 수행되고, 상기 비동기 제어 신호가 활성화된 경우, 상기 외부 핀에 연결된 상기 전송선에 상기 제1 저항 값보다 높은 제2 저항 값을 가지는 상기 종단 저항을 제공하는 제2 터미네이션 동작이 수행된다. 상기 데이터 출력 버퍼는 상기 드라이버 동작, 상기 제2 터미네이션 동작 및 상기 제1 터미네이션 동작 순서의 우선 순위로 구동될 수 있다.

상기 또 다른 목적을 달성하기 위해, 메모리 컨트롤러로부터 반도체 메모리 장치에 비동기 제어 신호가 송신된다. 상기 메모리 컨트롤러로부터 상기 반도체 메모리 장치에 기준 신호가 송신된다. 상기 반도체 메모리 장치에서 상기 비동기 제어 신호와 상기 기준 신호를 비교하여 비교 결과 신호가 생성된다. 반도체 메모리 장치로부터 상기 메모리 컨트롤러에 상기 비교 결과 신호가 송신된다. 상기 메모리 컨트롤러에서 상기 비교 결과 신호에 기초하여 상기 비동기 제어 신호의 송신 시점이 조절된다.

일 실시예에서, 상기 비교 결과 신호를 생성하도록, 상기 비동기 제어 신호가 상기 반도체 메모리 장치의 온-다이 터미네이션 회로에 인가되는 제1 시점과 상기 기준 신호가 상기 반도체 메모리 장치에 인가되는 제2 시점을 비교되고, 상기 제1 시점과 상기 제2 시점의 비교에 기초하여 상기 비교 결과 신호가 생성된다.

상기 또 다른 목적을 달성하기 위해, 메모리 컨트롤러로부터 반도체 메모리 장치에 비동기 제어 신호가 송신된다. 상기 반도체 메모리 장치에서 상기 비동기 제어 신호가 지연된다. 상기 메모리 컨트롤러로부터 상기 반도체 메모리 장치에 기준 신호가 송신된다. 상기 반도체 메모리 장치에서 상기 지연된 비동기 제어 신호와 상기 기준 신호를 비교하여 비교 결과 신호가 생성된다. 상기 반도체 메모리 장치에서 상기 비교 결과 신호에 기초하여 상기 비동기 제어 신호의 지연 시간이 조절된다.

상기 또 다른 목적을 달성하기 위해, 메모리 컨트롤러로부터 반도체 메모리 장치에 기입 커맨드가 송신된다. 상기 반도체 메모리 장치에서 상기 기입 커맨드에 응답하여 비동기 제어 신호가 생성된다. 상기 반도체 메모리 장치에서 상기 비동기 제어 신호가 지연된다. 상기 메모리 컨트롤러로부터 상기 반도체 메모리 장치에 기준 신호가 송신된다. 상기 반도체 메모리 장치에서 상기 지연된 비동기 제어 신호와 상기 기준 신호를 비교하여 비교 결과 신호가 생성된다. 상기 반도체 메모리 장치에서 상기 비교 결과 신호에 기초하여 상기 비동기 제어 신호의 지연 시간이 조절된다.

본 발명의 실시예들에 따른 온 -다이 터미네이션 회로, 데이터 출력 버퍼, 반도체 메모리 장치, 메모리 모듈, 온-다이 터미네이션 회로의 구동 방법, 데이터 출력 버퍼의 구동 방법 및 온-다이 터미네이션 트레이닝 방법은 비동기적으로 제어되어 클록 동기 회로를 오프시킴으로써 전력 소모를 감소시킬 수 있다.

또한, 본 발명의 실시예들에 따른 온-다이 터미네이션 회로, 데이터 출력 버퍼, 반도체 메모리 장치, 메모리 모듈, 온-다이 터미네이션 회로의 구동 방법, 데이터 출력 버퍼의 구동 방법 및 온-다이 터미네이션 트레이닝 방법은 온-다이 터미네이션을 위한 레이턴시 회로 없이 구현될 수 있다.

게다가, 본 발명의 실시예들에 따른 온-다이 터미네이션 회로, 데이터 출력 버퍼, 반도체 메모리 장치, 메모리 모듈, 온-다이 터미네이션 회로의 구동 방법, 데이터 출력 버퍼의 구동 방법 및 온-다이 터미네이션 트레이닝 방법은 종단 저항을 인에이블 시키기 위한 외부 제어 신호의 수신 없이 온-다이 터미네이션 회로가 턴-온되어 전송선의 수를 감소시킬 수 있다.

도 1은 본 발명의 일 실시예에 따른 온-다이 터미네이션(on-die termination, ODT) 회로를 나타내는 블록도이다.
도 2a 및 도 2b는 도 1의 ODT 회로의 예들을 나타내는 회로도이다.
도 3은 동작 모드에 따른 도 1의 ODT 회로의 종단 저항의 저항 값을 나타내는 도면이다.
도 4는 본 발명의 일 실시예에 따른 도 1의 ODT 회로의 구동 방법을 나타내는 순서도이다.
도 5는 도 1의 ODT 회로의 동작을 설명하기 위한 타이밍도이다.
도 6은 본 발명의 일 실시예에 따른 도 1의 ODT 회로를 포함하는 반도체 메모리 장치를 나타내는 블록도이다.
도 7은 본 발명의 일 실시예에 따른 ODT 트레이닝 방법을 설명하기 위한 메모리 시스템의 블록도이다.
도 8은 본 발명의 일 실시예에 따른 ODT 트레이닝 방법을 나타내는 순서도이다.
도 9는 도 8의 ODT 트레이닝 방법을 수행하는 도 6의 반도체 메모리 장치의 일부를 나타내는 블록도이다.
도 10은 도 8의 ODT 트레이닝 방법을 설명하기 위한 타이밍도이다.
도 11은 본 발명의 다른 실시예에 따른 ODT 트레이닝 방법을 설명하기 위한 메모리 시스템의 블록도이다.
도 12는 본 발명의 다른 실시예에 따른 ODT 트레이닝 방법을 나타내는 순서도이다.
도 13은 도 12의 ODT 트레이닝 방법을 수행하는 도 6의 반도체 메모리 장치의 일부를 나타내는 블록도이다.
도 14은 도 12의 ODT 트레이닝 방법을 설명하기 위한 타이밍도이다.
도 15는 본 발명의 다른 실시예에 따른 도 1의 ODT 회로를 포함하는 반도체 메모리 장치를 나타내는 블록도이다.
도 16은 도 15의 반도체 메모리 장치에서 터미네이션 동작을 설명하기 위한 타이밍도이다.
도 17은 본 발명의 또 다른 실시예에 따른 ODT 트레이닝 방법을 설명하기 위한 메모리 시스템의 블록도이다.
도 18은 본 발명의 또 다른 실시예에 따른 ODT 트레이닝 방법을 나타내는 순서도이다.
도 19는 도 18의 ODT 트레이닝 방법을 수행하는 도 17의 반도체 메모리 장치의 일부를 나타내는 블록도이다.
도 20은 도 18의 ODT 트레이닝 방법을 설명하기 위한 타이밍도이다.
도 21은 본 발명의 일 실시예에 따른 ODT 기능을 가지는 데이터 출력 버퍼를 나타내는 블록도이다.
도 22는 도 21의 데이터 출력 버퍼의 일 예를 나타내는 블록도이다.
도 23a 및 도 23b는 도 22의 데이터 출력 버퍼의 예들을 나타내는 회로도들이다.
도 24는 동작 모드에 따른 도 21의 데이터 출력 버퍼의 저항 값을 나타내는 도면이다.
도 25는 본 발명의 일 실시예에 따른 도 21의 데이터 출력 버퍼의 구동 방법을 나타내는 순서도이다.
도 26은 도 21의 데이터 출력 버퍼의 동작을 설명하기 위한 타이밍도이다.
도 27은 본 발명의 일 실시예에 따른 도 21의 데이터 출력 버퍼를 포함하는 반도체 메모리 장치를 나타내는 블록도이다.
도 28은 도 8의 ODT 트레이닝 방법을 수행하는 도 27의 반도체 메모리 장치의 일부를 나타내는 블록도이다.
도 29는 도 12의 ODT 트레이닝 방법을 수행하는 도 27의 반도체 메모리 장치의 일부를 나타내는 블록도이다.
도 30은 본 발명의 다른 실시예에 따른 도 21의 데이터 출력 버퍼를 포함하는 반도체 메모리 장치를 나타내는 블록도이다.
도 31은 도 18의 ODT 트레이닝 방법을 수행하는 도 30의 반도체 메모리 장치의 일부를 나타내는 블록도이다.
도 32는 본 발명의 일 실시예에 따른 메모리 모듈을 나타내는 블록도이다.
도 33은 동작 모드에 따른 도 32의 메모리 모듈에 포함된 메모리 랭크의 저항 값을 나타내는 도면이다.
도 34는 본 발명의 다른 실시예에 따른 메모리 모듈을 나타내는 블록도이다.
도 35은 동작 모드에 따른 도 34의 메모리 모듈에 포함된 메모리 랭크의 저항 값을 나타내는 도면이다.
도 36a 내지 도 36f는 본 발명의 실시예들에 따른 메모리 모듈의 예들을 나타내는 도면이다.
도 37은 본 발명의 일 실시예에 따른 메모리 시스템을 나타내는 도면이다.
도 38a 내지 도 39b는 동작 모드에 따른 도 37의 메모리 시스템에 포함된 메모리 랭크의 저항 값을 나타내는 도면이다.
도 40은 본 발명의 실시예들에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 도면이다.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성 요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제 2 구성 요소도 제1 구성 요소로 명명될 수 있다.

어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들을 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성 요소에 대해서는 동일하거나 유사한 참조 부호를 사용한다.

도 1은 본 발명의 일 실시예에 따른 온-다이 터미네이션(on-die termination, ODT) 회로를 나타내는 블록도이다.

도 1을 참조하면, ODT 회로(100)는 스위칭 제어부(110) 및 종단 저항부(120)를 포함한다.

종단 저항부(120)는 외부 핀(210)에 연결된다. 종단 저항부(120)는 외부 핀(210)에 연결된 전송선에 종단 저항을 제공한다. 외부 핀(210)은 데이터 입출력(data input/output) 핀, 데이터 스트로브(data strobe) 핀, 데이터 마스크(data mask) 핀, 종단 데이터 스트로브(termination data strobe) 핀 등 일 수 있다. 여기서, “핀”이라는 용어는 집적 회로에 대한 전기적 상호접속을 폭넓게 가리키는 것으로서, 예를 들어 패드 또는 집적 회로 상의 다른 전기적 접촉점을 포함한다.

종단 저항부(120)는 전원 전압과 외부 핀(210) 사이에 연결된 종단 저항을 제공하는 풀-업 터미네이션 동작을 수행할 수 있다. 종단 저항부(120)가 상기 풀-업 터미네이션 동작을 수행하는 경우, 상기 외부 핀에 연결된 상기 전송선의 전압이 전원 전압으로 유지될 수 있다. 이에 따라, 상기 전송선에 로우 레벨을 가진 데이터가 전송될 때에만 종단 저항부(120) 및 상기 전송선에 전류가 흐르므로, 상기 풀-업 터미네이션 동작을 수행하는 종단 저항부(120)는, ODT 회로에서 전류 경로가 형성되어 DC 전류가 소모되는 종래의 센터 터미네이션 동작을 수행할 때에 비하여, 전력 소모를 감소시킬 수 있다.

도면에 도시되지는 않았지만, 종단 저항부(120)는 접지 전압과 외부 핀(210) 사이에 연결된 종단 저항을 제공하는 풀-다운 터미네이션 동작을 수행할 수 있다. 종단 저항부(120)가 상기 풀-다운 터미네이션 동작을 수행하는 경우, 상기 외부 핀에 연결된 상기 전송선의 전압이 접지 전압으로 유지될 수 있다. 이에 따라, 상기 전송선에 하이 레벨을 가진 데이터가 전송될 때에만 종단 저항부(120) 및 상기 전송선에 전류가 흐르므로, 상기 풀-다운 터미네이션 동작을 수행하는 종단 저항부(120)는, ODT 회로에서 전류 경로가 형성되어 DC 전류가 소모되는 종래의 센터 터미네이션 동작을 수행할 때에 비하여, 전력 소모를 감소시킬 수 있다.

스위칭 제어부(110)는 종단 저항부(120)에 연결된다. 스위칭 제어부(110)는 외부 클록 신호에 동기되지 않은 비동기 제어 신호(ACS)에 응답하여 상기 종단 저항의 저항 값을 조절한다. 상기 외부 클록 신호는 종단 저항부(120)를 포함하는 반도체 메모리 장치의 외부에서 제공되는 클록 신호로서, 메모리 컨트롤러 또는 외부의 클록 생성기로부터 상기 반도체 메모리 장치에 제공될 수 있다. 비동기 제어 신호(ACS)는 외부 핀(210)에 연결된 전송선을 통하여 데이터가 입력되는 기입 모드(write mode)에서 활성화될 수 있다. 스위칭 제어부(110)는 활성화된 비동기 제어 신호(ACS)에 응답하여 상기 종단 저항의 저항 값을 증가시키도록 종단 저항부(120)를 제어할 수 있다. 일 실시예에서, 비동기 제어 신호(ACS)는 메모리 컨트롤러로부터 제어 핀을 통하여 입력될 수 있다. 예를 들어, 상기 제어 핀은 ODT 핀일 수 있다. 다른 실시예에서, 비동기 제어 신호(ACS)는 상기 메모리 컨트롤러로부터 수신된 기입 커맨드에 기초하여 생성될 수 있다.

스위칭 제어부(110)가 비동기 제어 신호(ACS)에 응답하여 상기 종단 저항의 저항 값을 조절하므로, ODT 회로(100)는 종단 저항부(120)를 상기 외부 클록 신호에 동기적으로 제어하기 위한 ODT 레이턴시 회로 등의 제어 회로 없이 구현될 수 있다. 또한, ODT 회로(100)를 포함하는 반도체 메모리 장치는 종단 저항부(120)가 터미네이션 동작을 수행할 때 클록 동기 회로를 오프시킬 수 있다. 이에 따라, ODT 회로(100)를 포함하는 반도체 메모리 장치는 전력 소모를 감소시킬 수 있다.

또한, 스위칭 제어부(110)는 상기 종단 저항을 인에이블 시키기 위한 ODT 인에이블 신호의 수신 없이 상기 외부 핀에 상기 종단 저항을 제공하도록 상기 종단 저항부를 제어할 수 있다. 즉, ODT 회로(100)를 포함하는 반도체 메모리 장치는 메모리 컨트롤러로부터 상기 ODT 인에이블 신호를 수신하기 위한 ODT 인에이블 핀을 포함하지 않을 수 있다. 이에 따라, 상기 반도체 메모리 장치의 터미네이션 동작이 용이하게 제어될 수 있고, 외부 핀의 수가 감소될 수 있다.

스위칭 제어부(110)는 비동기 제어 신호(ACS) 및 출력 인에이블 신호(DOEN)에 기초하여 종단 저항부(120)를 제어하는 스위칭 신호(SWS)를 생성할 수 있다. 출력 인에이블 신호(DOEN)는 외부 핀(210)에 연결된 전송선을 통하여 데이터가 출력되는 독출 모드(read mode)에서 활성화될 수 있다. 출력 인에이블 신호(DOEN)가 활성화된 경우, 스위칭 제어부(110)는 상기 종단 저항을 제공하지 않도록 종단 저항부(120)를 제어하는 스위칭 신호(SWS)를 생성할 수 있다. 예를 들어, 스위칭 제어부(110)는 활성화된 출력 인에이블 신호(DOEN)에 응답하여 소정의 로직 레벨을 가진 스위칭 신호(SWS)를 생성하고, 종단 저항부(120)는 상기 소정의 로직 레벨을 가진 스위칭 신호(SWS)에 응답하여 상기 종단 저항과 외부 핀(210)의 연결을 끊을 수 있다.

출력 인에이블 신호(DOEN)가 비활성화된 경우, 스위칭 제어부(110)는 상기 종단 저항을 제공하도록 종단 저항부(120)를 제어하는 스위칭 신호(SWS)를 생성할 수 있다. 또한, 스위칭 제어부(110)는 비동기 제어 신호(ACS)에 응답하여 상기 종단 저항의 저항 값을 조절하도록 스위칭 신호(SWS)의 로직 레벨을 변경할 수 있다. 예를 들어, 비동기 제어 신호(ACS)는 기입 모드에서 활성화되고, 스위칭 제어부(110)는 활성화된 비동기 제어 신호(ACS)에 응답하여 스위칭 신호(SWS)의 로직 레벨을 변경할 수 있다. 상기 로직 레벨이 변경된 스위칭 신호(SWS)에 응답하여 이전에 제1 저항 값을 가진 일반 종단 저항을 제공하던 종단 저항부(120)가 제2 저항 값을 가진 기입 종단 저항을 제공하도록 제어될 수 있다. 예를 들어, 상기 일반 종단 저항의 상기 제1 저항 값은 약 60 Ω이고, 상기 기입 종단 저항의 상기 제2 저항 값은 약 120 Ω일 수 있다.

상술한 바와 같이, ODT 회로(100)가 비동기적으로 제어되므로, ODT 회로(100)는 종단 저항부(120)를 상기 외부 클록 신호에 동기적으로 제어하기 위한 ODT 레이턴시 회로 없이 구현될 수 있다. 또한, ODT 회로(100)를 포함하는 반도체 메모리 장치는 종단 저항부(120)가 터미네이션 동작을 수행할 때 클록 동기 회로를 오프시킴으로써, 전력 소모를 감소시킬 수 있다. 게다가, ODT 회로(100)를 포함하는 반도체 메모리 장치는 메모리 컨트롤러로부터 상기 종단 저항을 인에이블 시키기 위한 ODT 인에이블 신호를 수신하지 않으므로, 상기 반도체 메모리 장치의 터미네이션 동작이 용이하게 제어될 수 있고, 외부 핀의 수가 감소될 수 있다.

도 2a는 도 1의 ODT 회로의 일 예를 나타내는 회로도이다.

도 2a를 참조하면, ODT 회로(100a)는 스위칭 제어부(110a) 및 종단 저항부(120a)를 포함한다. 스위칭 제어부(110a)는 제1 선택기(111a) 및 제2 선택기(112a)를 포함할 수 있다. 제1 선택기(111a) 및 제2 선택기(112a)는 각각 멀티플렉서(multiplexer)로 구현될 수 있다. 종단 저항부(120a)는 외부 핀(210)에 연결되고, 제1 트랜지스터(P1), 제1 저항(R1), 제2 트랜지스터(P2) 및 제2 저항(R2)를 포함할 수 있다.

제1 선택기(111a)는 전원 전압(VDDQ)에 연결된 제1 입력 단자, 접지 전압(VSSQ)에 연결된 제2 입력 단자, 출력 인에이블 신호(DOEN)가 인가되는 선택 단자, 및 제1 스위칭 신호(SWS1)가 출력되는 출력 단자를 가질 수 있다. 제1 선택기(111a)는 출력 인에이블 신호(DOEN)에 응답하여 제1 스위칭 신호(SWS1)로서 전원 전압(VDDQ) 또는 접지 전압(VSSQ)을 선택적으로 출력할 수 있다.

제1 트랜지스터(P1)는 전원 전압(VDDQ)에 연결된 소스, 제1 선택기(111a)의 출력 단자에 연결된 게이트, 및 제1 저항(R1)에 연결된 드레인을 가질 수 있다. 제1 저항(R1)은 전원 전압(VDDQ)과 외부 핀(210) 사이에 연결될 수 있다. 제1 트랜지스터(P1)는 제1 스위칭 신호(SWS1)에 응답하여 온/오프될 수 있고, 제1 저항(R1)은 제1 트랜지스터(P1)의 온/오프 상태에 따라 외부 핀(210)에 전기적으로 연결 또는 차단될 수 있다.

제2 선택기(112a)는 전원 전압(VDDQ)에 연결된 제1 입력 단자, 비동기 제어 신호(ACS)가 인가되는 제2 입력 단자, 출력 인에이블 신호(DOEN)가 인가되는 선택 단자, 및 제2 스위칭 신호(SWS2)가 출력되는 출력 단자를 가질 수 있다. 제2 선택기(112a)는 출력 인에이블 신호(DOEN)에 응답하여 제2 스위칭 신호(SWS2)로서 전원 전압(VDDQ) 또는 비동기 제어 신호(ACS)를 선택적으로 출력할 수 있다.

제2 트랜지스터(P2)는 전원 전압(VDDQ)에 연결된 소스, 제2 선택기(112a)의 출력 단자에 연결된 게이트, 및 제2 저항(R2)에 연결된 드레인을 가질 수 있다. 제2 저항(R2)은 전원 전압(VDDQ)과 외부 핀(210) 사이에 연결될 수 있다. 제2 트랜지스터(P2)는 제2 스위칭 신호(SWS2)에 응답하여 온/오프될 수 있고, 제2 저항(R2)은 제2 트랜지스터(P2)의 온/오프 상태에 따라 외부 핀(210)에 전기적으로 연결 또는 차단될 수 있다.

외부 핀(210)에 연결된 전송선을 통하여 데이터가 출력되는 독출 모드(read mode)에서 출력 인에이블 신호(DOEN)가 활성화되면, 제1 선택기(111a)는 제1 스위칭 신호(SWS1)로서 전원 전압(VDDQ)을 출력하고, 제2 선택기(112a)는 제2 스위칭 신호(SWS2)로서 전원 전압(VDDQ)을 출력한다. 제1 트랜지스터(P1)는 로직 하이 레벨을 가진 제1 스위칭 신호(SWS1)에 응답하여 턴-오프되고, 제2 트랜지스터(P2)는 로직 하이 레벨을 가진 제2 스위칭 신호(SWS2)에 응답하여 턴-오프된다. 제1 저항(R1) 및 제2 저항(R2)은 턴-오프된 제1 트랜지스터(P1) 및 제2 트랜지스터(P2)에 의해 각각 외부 핀(210)으로부터 전기적으로 차단될 수 있다. 이에 따라, ODT 회로(100a)는 상기 독출 모드에서 터미네이션 동작을 수행하지 않을 수 있다.

출력 인에이블 신호(DOEN)가 비활성화되면, 제1 선택기(111a)는 제1 스위칭 신호(SWS1)로서 접지 전압(VSSQ)을 출력한다. 제1 트랜지스터(P1)는 로직 로우 레벨을 가진 제1 스위칭 신호(SWS1)에 응답하여 턴-온되고, 제1 저항(R1)은 턴-온된 제1 트랜지스터(P1)에 의해 외부 핀(210)에 전기적으로 연결될 수 있다. 이와 같이, 제1 스위칭 신호(SWS1)는, 출력 인에이블 신호(DOEN)가 활성화되지 않는 한, 비동기 제어 신호(ACS)와 무관하게 항상 활성화될 수 있다. 이에 따라, 일반 모드(normal mode) 및 기입 모드(write mode)에서 종단 저항을 인에이블 시키기 위한 ODT 인에이블 신호의 수신 없이 종단 저항으로서 제1 저항(R1)이 외부 핀(210)에 연결된 전송선에 항상 제공될 수 있다.

출력 인에이블 신호(DOEN)가 비활성화되는 동안, 제2 선택기(112a)는 제2 스위칭 신호(SWS2)로서 비동기 제어 신호(ACS)를 출력한다. 제2 트랜지스터(P2)는 비동기 제어 신호(ACS)에 응답하여 온/오프 되고, 제2 저항(R2)은 제2 트랜지스터(P2)의 온/오프 상태에 따라 외부 핀(210)으로부터 전기적으로 차단 또는 연결될 수 있다.

비동기 제어 신호(ACS)는 일반 모드에서 로직 로우 레벨로 비활성화될 수 있다. 여기서, 일반 모드(normal mode)는, 기입 또는 독출 동작을 수행하지 않는 모드로서, 예를 들어, 아이들 모드(idle mode), 프리차지 모드(precharge mode), 파워다운 모드(power down mode), 리프레쉬 모드(refresh mode), 뱅크 액티브 모드(bank active mode), 대기 모드(standby mode) 등을 포함할 수 있다. 상기 일반 모드에서, 제2 선택기(112a)는 제2 스위칭 신호(SWS2)로서 로직 로우 레벨을 가지는 비동기 제어 신호(ACS)를 출력한다. 제2 트랜지스터(P2)는 로직 로우 레벨을 가지는 비동기 제어 신호(ACS)에 응답하여 턴-온되고, 제2 저항(R2)은 턴-온된 제2 트랜지스터(P2)에 의해 외부 핀(210)에 전기적으로 연결될 수 있다. 이에 따라, 일반 모드에서, 종단 저항부(120a)는 외부 핀(210)에 연결된 전송선에 종단 저항으로서 병렬 연결된 제1 저항(R1) 및 제2 저항(R2)로 구성된 일반 종단 저항을 제공할 수 있다.

비동기 제어 신호(ACS)는 기입 모드에서 로직 하이 레벨로 활성화될 수 있다. 상기 기입 모드에서, 제2 선택기(112a)는 제2 스위칭 신호(SWS2)로서 로직 하이 레벨을 가지는 비동기 제어 신호(ACS)를 출력한다. 제2 트랜지스터(P2)는 로직 하이 레벨을 가지는 비동기 제어 신호(ACS)에 응답하여 턴-오프되고, 제2 저항(R2)은 턴-오프된 제2 트랜지스터(P2)에 의해 외부 핀(210)으로부터 전기적으로 차단될 수 있다. 이에 따라, 기입 모드에서, 종단 저항부(120a)는 외부 핀(210)에 연결된 전송선에 종단 저항으로서 제1 저항(R1)로 구성된 기입 종단 저항을 제공할 수 있다. 상기 기입 종단 저항은 병렬 연결된 제1 저항(R1) 및 제2 저항(R2)로 구성된 일반 종단 저항의 저항 값에 비하여 증가된 저항 값을 가질 수 있다. 일 실시예에서, 제1 저항(R1) 및 제2 저항(R2)은 실질적으로 동일한 저항 값을 가질 수 있다. 예를 들어, 제1 저항(R1) 및 제2 저항(R2) 각각은 약 120 Ω의 저항 값을 가질 수 있다. 이 경우, 병렬 연결된 제1 저항(R1) 및 제2 저항(R2)으로 구성된 상기 일반 종단 저항은 약 60 Ω의 저항 값을 가지고, 제1 저항(R1)으로 구성된 상기 기입 종단 저항은 약 120 Ω의 저항 값을 가질 수 있다.

도 2b는 도 1의 ODT 회로의 다른 예를 나타내는 회로도이다.

도 2b를 참조하면, ODT 회로(100b)는 스위칭 제어부(110b) 및 종단 저항부(120b)를 포함한다. 스위칭 제어부(110b)는 버퍼(111b) 및 OR 게이트(112b)를 포함할 수 있다. 종단 저항부(120b)는 외부 핀(210)에 연결되고, 제1 트랜지스터(P1), 제1 저항(R1), 제2 트랜지스터(P2) 및 제2 저항(R2)를 포함할 수 있다.

버퍼(111b)는 출력 인에이블 신호(DOEN)를 수신하고, 제1 스위칭 신호(SWS1)로서 수신된 출력 인에이블 신호(DOEN)를 그대로 출력할 수 있다. OR 게이트(112b)는 출력 인에이블 신호(DOEN)가 인가되는 제1 입력 단자, 비동기 제어 신호(ACS)가 인가되는 제2 입력 단자, 및 제2 스위칭 신호(SWS2)가 출력되는 출력 단자를 가질 수 있다. OR 게이트(112b)는 출력 인에이블 신호(DOEN) 및 비동기 제어 신호(ACS)에 OR 연산을 수행하여 제2 스위칭 신호(SWS2)를 생성할 수 있다.

독출 모드에서 출력 인에이블 신호(DOEN)가 로직 하이 레벨로 활성화되면, 버퍼(111b)는 로직 하이 레벨을 가지는 제1 스위칭 신호(SWS1)를 출력하고, OR 게이트(112b)는 로직 하이 레벨을 가지는 제2 스위칭 신호(SWS2)를 출력한다. 제1 트랜지스터(P1) 및 제2 트랜지스터(P2)는 로직 하이 레벨을 가진 제1 스위칭 신호(SWS1) 및 제2 스위칭 신호(SWS2)에 응답하여 턴-오프된다. 제1 저항(R1) 및 제2 저항(R2)은 턴-오프된 제1 트랜지스터(P1) 및 제2 트랜지스터(P2)에 의해 외부 핀(210)으로부터 전기적으로 차단될 수 있다. 이에 따라, ODT 회로(100b)는 상기 독출 모드에서 터미네이션 동작을 수행하지 않을 수 있다.

출력 인에이블 신호(DOEN)가 로직 로우 레벨로 비활성화되면, 버퍼(111b)는 로직 로우 레벨을 가지는 제1 스위칭 신호(SWS1)를 출력한다. 제1 트랜지스터(P1)는 로직 로우 레벨을 가진 제1 스위칭 신호(SWS1)에 응답하여 턴-온되고, 제1 저항(R1)은 턴-온된 제1 트랜지스터(P1)에 의해 외부 핀(210)에 전기적으로 연결될 수 있다. 이에 따라, 일반 모드 및 기입 모드에서 종단 저항으로서 제1 저항(R1)이 외부 핀(210)에 연결된 전송선에 항상 제공될 수 있다.

출력 인에이블 신호(DOEN)가 로직 로우 레벨로 비활성화되는 동안, OR 게이트(112b)는 제2 스위칭 신호(SWS2)로서 비동기 제어 신호(ACS)를 출력한다. 일반 모드에서 비동기 제어 신호(ACS)가 로직 로우 레벨로 비활성화되면. OR 게이트(112b)는 로직 로우 레벨을 가지는 제2 스위칭 신호(SWS2)를 출력한다. 제2 트랜지스터(P2)는 로직 로우 레벨을 가지는 제2 스위칭 신호(SWS2)에 응답하여 턴-온되고, 제2 저항(R2)은 턴-온된 제2 트랜지스터(P2)에 의해 외부 핀(210)에 전기적으로 연결될 수 있다. 이에 따라, 일반 모드에서, 종단 저항부(120b)는 외부 핀(210)에 연결된 전송선에 종단 저항으로서 병렬 연결된 제1 저항(R1) 및 제2 저항(R2)로 구성된 일반 종단 저항을 제공할 수 있다. 기입 모드에서 비동기 제어 신호(ACS)가 로직 하이 레벨로 활성화되면, OR 게이트(112b)는 로직 하이 레벨을 가지는 제2 스위칭 신호(SWS2)를 출력한다. 제2 트랜지스터(P2)는 로직 하이 레벨을 가지는 제2 스위칭 신호(SWS2)에 응답하여 턴-오프되고, 제2 저항(R2)은 턴-오프된 제2 트랜지스터(P2)에 의해 외부 핀(210)으로부터 전기적으로 차단될 수 있다. 이에 따라, 기입 모드에서, 종단 저항부(120b)는 외부 핀(210)에 연결된 전송선에 종단 저항으로서 제1 저항(R1)로 구성된 기입 종단 저항을 제공할 수 있다.

도 2a 및 도 2b에는 제1 저항(R1) 및 제2 저항(R2)이 각각 하나의 저항으로 도시되어 있으나, 실시예에 따라 제1 저항(R1) 및 제2 저항(R2) 각각은 병렬, 직렬 또는 직병렬 연결된 복수의 저항들 및 상기 저항들의 연결을 제어하기 위한 트랜지스터들로 구현될 수 있다.

도 3은 동작 모드에 따른 도 1의 ODT 회로의 종단 저항의 저항 값을 나타내는 도면이다.

도 1 내지 도 3을 참조하면, ODT 회로(100, 100a, 100b)는, 외부 핀(210)에 연결된 전송선을 통하여 데이터가 출력되는 독출 모드에서, 외부 핀(210)으로부터 전기적으로 차단되어 종단 저항을 제공하지 않을 수 있다. ODT 회로(100, 100a, 100b)는, 상기 전송선을 통하여 데이터가 입력되는 기입 모드에서, 약 120 Ω의 저항 값을 가지는 종단 저항을 제공할 수 있다. 예를 들어, 상기 기입 모드에서, 약 120 Ω의 저항 값을 가지는 제1 저항(R1)이 상기 종단 저항으로서 제공될 수 있다. ODT 회로(100, 100a, 100b)는, 상기 전송선을 통하여 데이터가 입력 또는 출력되지 않는 일반 모드에서, 약 60 Ω의 저항 값을 가지는 종단 저항을 제공할 수 있다. 예를 들어, 상기 일반 모드에서, 각각 약 120 Ω의 저항 값을 가지고 병렬 연결된 제1 저항(R1) 및 제2 저항(R2)이 상기 종단 저항으로서 제공될 수 있다.

도 3에는 상기 기입 모드에서 약 120 Ω의 저항 값을 가지는 종단 저항이 제공되고, 상기 일반 모드에서 약 60 Ω의 저항 값을 가지는 종단 저항이 제공되는 예가 도시되어 있으나, 실시예에 따라, 상기 기입 모드에서의 종단 저항 및 상기 일반 모드에서의 종단 저항의 저항 값들은 모드 레지스터 셋(mode register set)에 의해 조절될 수 있다.

도 4는 본 발명의 일 실시예에 따른 도 1의 ODT 회로의 구동 방법을 나타내는 순서도이다.

도 1 및 도 4를 참조하면, ODT 회로(100)는 ODT 인에이블 신호의 수신 없이 외부 핀(210)에 연결된 전송선에 종단 저항을 제공할 수 있다(단계 S310). 예를 들어, ODT 회로(100)를 포함하는 반도체 메모리 장치에 전원이 인가된 후, 또는 상기 반도체 메모리 장치에서 초기화가 수행된 후, ODT 회로(100)가 턴-온되고, ODT 회로(100)는 상기 종단 저항을 인에이블 시키기 위한 상기 ODT 인에이블 신호의 수신 없이 상기 전송선에 일반 종단 저항을 제공할 수 있다. 이에 따라, 메모리 컨트롤러는 상기 반도체 메모리 장치에 상기 ODT 인에이블 신호를 송신할 필요가 없고, 상기 반도체 메모리 장치는 상기 ODT 인에이블 신호를 수신하기 위한 ODT 인에이블 핀을 포함하지 않을 수 있다.

ODT 회로(100)는 외부 클록 신호에 동기되지 않은 비동기 제어 신호(ACS)에 응답하여 상기 종단 저항의 저항 값을 조절한다(단계 S330). 예를 들어, ODT 회로(100)는, 상기 반도체 메모리 장치의 파워-업 후 상기 전송선에 상기 일반 종단 저항을 제공하고, 비동기 제어 신호(ACS)가 로직 하이 레벨로 활성화된 동안 상기 전송선에 상기 일반 종단 저항의 저항 값보다 증가된 저항 값을 가지는 기입 종단 저항을 제공할 수 있다. ODT 회로(100)가 비동기 제어 신호(ACS)에 응답하여 상기 종단 저항의 저항 값을 조절하므로, ODT 회로(100)는 ODT 제어 신호를 상기 외부 클록 신호에 동기적으로 제어하기 위한 ODT 레이턴시 회로 등의 제어 회로 없이 구현될 수 있다. 또한, ODT 회로(100)를 포함하는 반도체 메모리 장치는 일반 모드 및 기입 모드에서 클록 동기 회로(예를 들어, 지연 고정 루프(delay locked loop) 또는 위상 고정 루프(delay locked loop))를 오프시킬 수 있다. 이에 따라, ODT 회로(100)를 포함하는 반도체 메모리 장치는 전력 소모를 감소시킬 수 있다.

도 5는 도 1의 ODT 회로의 동작을 설명하기 위한 타이밍도이다.

도 5에는 ODT 회로가 일반 모드로 동작하다가 기입 모드로 동작할 때의 예가 도시되어 있다. 도 5에서, CMD는 메모리 컨트롤러로부터 반도체 메모리 장치로 전송되는 커맨드 신호를 나타내고, ACS는 비동기 제어 신호를 나타내며, R_DQ는 데이터 전송선에 제공되는 종단 저항을 나타내고, DQ는 상기 데이터 전송선을 통하여 전송되는 데이터를 나타낸다.

도 1 및 도 5를 참조하면, 메모리 컨트롤러는 반도체 메모리 장치에 기입 커맨드(WR)를 전송하고, 기입 레이턴시(WL) 후 데이터 전송선을 통하여 기입 데이터(WRD)를 전송한다. 상기 반도체 메모리 장치에 포함된 ODT 회로(100)는, 비동기 제어 신호(ACS)가 로직 로우 레벨로 비활성화된 동안 약 60 Ω의 저항 값을 가지는 종단 저항(R_DQ)을 데이터 전송선에 제공하고, 비동기 제어 신호(ACS)가 로직 하이 레벨로 활성화된 동안 약 120 Ω의 저항 값을 가지는 종단 저항(R_DQ)을 데이터 전송선에 제공할 수 있다.

비동기 제어 신호(ACS)는, 종단 저항(R_DQ)이 기입 데이터(WRD)의 전송 시작 시점으로부터 제1 마진(M1) 전에 약 120 Ω의 저항 값을 가지고, 기입 데이터(WRD)의 전송 종료 시점으로부터 제2 마진(M2) 후에 약 60 Ω의 저항 값을 가지도록, 기입 데이터(WRD)의 전송 시점을 기준으로 일정한 시점에 활성화될 수 있다. 예를 들어, 제1 마진(M1)은 2 클록 사이클에 상응하고, 제2 마진(M2)은 1 클록 사이클에 상응할 수 있다. 한편, 비동기 제어 신호(ACS)는 외부 클록 신호에 동기되지 않은 신호이므로, 공정, 전압 및 온도(PVT) 변화에 따라 활성화 시점이 변동될 수 있다. 실시예에 따라, 비동기 제어 신호(ACS)의 활성화 시점을 조절하도록 ODT 트레이닝이 수행될 수 있다. 상기 ODT 트레이닝은 도 7 내지 도 14 또는 도 17 내지 도 20을 참조하여 후술된다.

도 6은 본 발명의 일 실시예에 따른 도 1의 ODT 회로를 포함하는 반도체 메모리 장치를 나타내는 블록도이다.

도 6을 참조하면, 반도체 메모리 장치(400)는 메모리 코어(410), 데이터 출력 버퍼(420), 데이터 입력 버퍼(430), 어드레스 버퍼(440), ODT 버퍼(450), 커맨드 디코더(460), 레이턴시 회로(465), 클록 동기 회로(470) 및 ODT 회로(100)를 포함한다.

메모리 코어(410)는 데이터 입력 버퍼(430)로부터 제공된 기입 데이터를 저장하고, 독출 데이터를 생성하여 데이터 출력 버퍼(420)에 제공한다. 메모리 코어(410)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이(411), 어드레스 버퍼(440)로부터 수신된 로우 어드레스(RA)를 디코딩하여 메모리 셀 어레이(411)의 워드 라인을 선택하기 위한 로우 디코더(412), 어드레스 버퍼(440)로부터 수신된 컬럼 어드레스(CA)를 디코딩하여 메모리 셀 어레이(411)의 적어도 하나의 비트 라인을 선택하기 위한 컬럼 디코더(413), 및 선택된 메모리 셀들에 저장된 데이터를 감지하여 상기 독출 데이터를 생성하기 위한 감지 증폭기(414)를 포함할 수 있다.

어드레스 버퍼(440)는 메모리 컨트롤러부터 어드레스 핀(240)을 통하여 수신된 어드레스 신호(ADDR)에 기초하여 로우 디코더(412)에 로우 어드레스(RA)를 제공하고, 컬럼 디코더(413)에 컬럼 어드레스(CA)를 제공할 수 있다. 커맨드 디코더(460)는 상기 메모리 컨트롤러로부터 커맨드 핀(230)을 통하여 수신된 커맨드 신호(CMD), 예를 들어, 기입 인에이블 신호, 로우 어드레스 스트로브 신호, 컬럼 어드레스 스트로브 신호, 칩 선택 신호 등을 디코딩하여 커맨드 신호(CMD)에 상응하는 제어 신호를 생성할 수 있다. 반도체 메모리 장치(400)는 모드 레지스터 셋을 위한 모드 레지스터를 더 포함할 수 있다. 클록 동기 회로(470)는 클록 핀(250)을 통하여 외부 클록 신호(CLK)를 수신하고, 외부 클록 신호(CLK)에 동기된 내부 클록 신호를 레이턴시 회로(465) 및 데이터 출력 버퍼(420)에 제공할 수 있다. 클록 동기 회로(470)는 지연 동기 루프(DLL) 또는 위상 고정 루프를 포함할 수 있다.

데이터 출력 버퍼(420) 및 데이터 입력 버퍼(430)는 외부 데이터 입/출력 핀(210)에 연결된다. 데이터 출력 버퍼(420)는 상기 메모리 컨트롤러에 데이터 입/출력 핀(210)을 통하여 상기 독출 데이터를 전송하고, 데이터 입력 버퍼(430)는 상기 메모리 컨트롤러로부터 데이터 입/출력 핀(210)을 통하여 상기 기입 데이터를 수신할 수 있다. 설명의 편의상, 도 6에는 데이터 입/출력 핀(210), 데이터 출력 버퍼(420) 및 데이터 입력 버퍼(430)가 각각 하나씩 도시되어 있지만, 반도체 메모리 장치(400)는 복수의 데이터 입/출력 핀들, 데이터 입력 버퍼들 및 데이터 출력 버퍼들을 포함한다. 또한, 반도체 메모리 장치(400)는 복수의 어드레스 핀들 및 커맨드 핀들을 포함할 수 있다.

ODT 회로(100)는 데이터 출력 버퍼(420) 및 데이터 입력 버퍼(430)와 함께 데이터 입/출력 핀(210)에 연결된다. 설명의 편의상, 도 6에는 데이터 입/출력 핀(210) 및 ODT 회로(100)가 하나씩 도시되어 있으나, 반도체 메모리 장치(400)는 복수의 데이터 입/출력 핀들 및 이에 각각 연결된 복수의 ODT 회로들을 포함하거나, 복수의 데이터 입출력 핀(210)이 하나의 ODT 회로를 공유할 수 있다. 또한, 반도체 메모리 장치(400)는 데이터 스트로브 핀, 데이터 마스크 핀, 종단 데이터 스트로브 핀 등을 더 포함할 수 있고, 이들에 각각 또는 공유하여 연결된 ODT 회로들을 더 포함할 수 있다.

ODT 회로(100)는 ODT 버퍼(450)로부터 수신된 비동기 제어 신호(ACS)에 응답하여 종단 저항의 저항 값을 조절할 수 있다. ODT 버퍼(450)는 상기 메모리 컨트롤러로부터 ODT 핀(220)을 통하여 비동기 제어 신호(ACS)를 수신하고, 비동기 제어 신호(ACS)를 버퍼링하여 ODT 회로(100)에 제공할 수 있다. 종래의 반도체 메모리 장치에서는 ODT 핀 또는 ODT 인에이블 핀을 통하여 종단 전항을 인에이블 시키기 위한 ODT 인에이블 신호를 수신하였으나, 일 실시예에 따른 반도체 메모리 장치(400)는 상기 ODT 인에이블 신호를 수신하지 않고, ODT 핀(220)을 통하여 비동기 제어 신호(ACS)를 수신할 수 있다. ODT 회로(100)는 상기 ODT 인에이블 신호의 수신 없이 반도체 메모리 장치(400)의 파워-업 또는 초기화 후 데이터 입/출력 핀(210)에 연결된 데이터 전송선에 종단 저항을 제공할 수 있다.

비동기 제어 신호(ACS)는 외부 클록 신호(CLK)에 동기되지 않은 비동기 신호이다. 종래의 반도체 메모리 장치에서는 터미네이션 동작 수행 시 상기 ODT 인에이블 신호 및 다이나믹 ODT 신호를 외부 클록 신호(CLK)에 동기 시키기 위하여 클록 동기 회로(470)를 구동하였으나, 일 실시예에 따른 반도체 메모리 장치(400)는, ODT 회로(100)가 비동기 제어 신호(ACS)에 의해 제어되므로, ODT 회로(100)를 구동 또는 제어하기 위하여 클록 동기 회로(470)를 인에이블 시킬 필요가 없다. 이에 따라, 반도체 메모리 장치(400)는 ODT 회로(100)를 외부 클록 신호(CLK)에 동기적으로 제어하기 위한 ODT 레이턴시 회로 없이 구현될 수 있다. 또한, 반도체 메모리 장치(400)는 일반 모드 및 기입 모드에서 클록 동기 회로(470)를 오프시킬 수 있다.

ODT 회로(100)는 레이턴시 회로(465)로부터 수신된 출력 인에이블 신호(DOEN)에 응답하여 데이터 입/출력 핀(210)으로부터 전기적으로 차단될 수 있다. 커맨드 디코더(460)가 상기 메모리 장치로부터 커맨드 핀(230)을 통하여 독출 커맨드를 수신하면, 커맨드 디코더(460)는 독출 모드 신호(RDMS)를 생성할 수 있다. 레이턴시 회로(465)는 커맨드 디코더(460)로부터 독출 모드 신호(RDMS)를 수신하고, 클록 동기 회로(470)로부터 외부 클록 신호(CLK)에 동기된 내부 클록 신호를 수신하여, 데이터 입/출력 핀(210)을 통하여 상기 독출 데이터가 전송되는 동안 로직 하이 레벨을 가지는 출력 인에이블 신호(DOEN)를 생성할 수 있다.

ODT 회로(100)는 데이터 입/출력 핀(210)을 통하여 상기 기입 데이터 또는 상기 독출 데이터가 수신 또는 전송되지 않는 일반 모드, 예를 들어, 아이들 모드, 프리차지 모드, 파워다운 모드, 리프레쉬 모드, 뱅크 액티브 모드, 대기 모드 등에서 데이터 입/출력 핀(210)에 연결된 데이터 전송선에 일반 종단 저항을 제공할 수 있다. ODT 회로(100)는 데이터 입/출력 핀(210)을 통하여 상기 독출 데이터가 전송되는 독출 모드에서 출력 인에이블 신호(DOEN)에 응답하여 데이터 입/출력 핀(210)으로부터 전기적으로 차단될 수 있다. ODT 회로(100)는 데이터 입/출력 핀(210)을 통하여 상기 기입 데이터가 수신되는 기입 모드에서 비동기 제어 신호(ACS)에 응답하여 상기 일반 종단 저항의 저항 값 보다 증가된 저항 값을 가지는 기입 종단 저항을 상기 데이터 전송선에 제공할 수 있다.

상술한 바와 같이, ODT 회로(100)가 비동기적으로 제어되므로, 반도체 메모리 장치(400)는 상기 일반 모드 및 상기 기입 모드에서 클록 동기 회로(470)를 오프시킴으로써 전력 소모를 감소시킬 수 있다.

도 7은 본 발명의 일 실시예에 따른 ODT 트레이닝 방법을 설명하기 위한 메모리 시스템의 블록도이고, 도 8은 본 발명의 일 실시예에 따른 ODT 트레이닝 방법을 나타내는 순서도이다.

도 7 및 도 8을 참조하면, 메모리 컨트롤러(500)는 반도체 메모리 장치(400)에 비동기 제어 신호(ACS)를 송신한다(단계 S610). 반도체 메모리 장치(400)는 도 6의 ODT 핀(220)을 통하여 비동기 제어 신호(ACS)를 수신하고, 도 6의 ODT 회로(100)에 비동기 제어 신호(ACS)를 제공할 수 있다. 반도체 메모리 장치(400)에서 수신된 비동기 제어 신호(ACS)는 도 6의 ODT 버퍼(450), 내부 신호선 및/또는 신호 레벨을 유지하기 위한 리피터(repeater)를 지남에 따라 지연되어 ODT 회로(100)에 인가될 수 있다. 이에 따라, ODT 회로(100)는 메모리 컨트롤러(500)가 비동기 제어 신호(ACS)를 송신한 시점으로부터 일정 시간만큼 지연되어 종단 저항의 저항 값을 조절하여 기입 종단 저항을 제공할 수 있다. 한편, 이러한 지연 시간은, 비동기 제어 신호(ACS)가 반도체 메모리 장치(400)에서 외부 클록 신호에 동기되지 않으므로, 공정, 전압 및 온도(PVT) 변화에 따라 변경될 수 있다.

메모리 컨트롤러(500)는 상기 기입 종단 저항이 제공되기를 원하는 시점에 반도체 메모리 장치(400)에 기준 신호(REF)를 송신한다(단계 620). 메모리 컨트롤러(500)는 반도체 메모리 장치(400)에 상기 원하는 시점에 상승 에지를 가지는 기준 신호(REF)를 송신하고, 반도체 메모리 장치(400)는 도 6의 ODT 핀(220)과 상이한 외부 입력 핀, 예를 들어 데이터 스트로브 핀을 통하여 기준 신호(REF)를 수신할 수 있다.

반도체 메모리 장치(400)는 비동기 제어 신호(ACS)와 기준 신호(REF)를 비교한다(단계 S630). 반도체 메모리 장치(400)는 비동기 제어 신호(ACS)가 ODT 회로(100)에 인가되는 시점과 기준 신호(REF)가 수신되는 시점을 비교하여 기준 신호(REF)의 수신 시점을 기준으로 비동기 제어 신호(ACS)가 ODT 회로(100)에 인가되는 시점이 앞서는지 또는 뒤쳐지는지를 나타내는 비교 결과 신호(UP/DN)를 생성할 수 있다.

메모리 컨트롤러(500)는 반도체 메모리 장치(400)로부터 비교 결과 신호(UP/DN)를 수신한다(단계 S640). 메모리 컨트롤러(500)는 비교 결과 신호(UP/DN)에 기초하여 비동기 제어 신호(ACS)의 송신 시점을 조절한다(단계 S650). 예를 들어, 비교 결과 신호(UP/DN)가 비동기 제어 신호(ACS)가 ODT 회로(100)에 인가되는 시점이 기준 신호(REF)의 수신 시점보다 앞서는 것을 나타내는 경우, 메모리 컨트롤러(500)는 반도체 메모리 장치(400)에 기입 커맨드를 전송한 시점으로부터 비동기 제어 신호(ACS)를 송신하는 시점까지의 시간 간격을 증가시킬 수 있다. 메모리 컨트롤러(500)는 상기 ODT 트레이닝 방법에 의해 상기 원하는 시점에 상기 기입 종단 저항이 제공되도록 조절된 비동기 제어 신호(ACS)의 송신 시점을 레지스터(510)에 저장할 수 있다.

실시예에 따라, 이러한 ODT 트레이닝 방법은 메모리 컨트롤러(500)가 비교 결과 신호(UP/DN)에 기초하여 비동기 제어 신호(ACS)를 송신한 후 비교 신호(REF)를 송신하는 시점을 변경하면서 반복적으로 수행될 수 있다.

이와 같이, 일 실시예에 따른 ODT 트레이닝 방법에 의해, PVT 변화에 따라 메모리 컨트롤러(500)가 비동기 제어 신호(ACS)를 송신한 시점으로부터 상기 기입 종단 저항이 제공되는 시점까지의 시간 간격이 변경되더라도, 메모리 컨트롤러(500)가 비동기 제어 신호(ACS)의 송신 시점을 조절함으로써, 원하는 시점에 반도체 메모리 장치(400)가 상기 기입 종단 저항을 제공할 수 있다.

도 9는 도 8의 ODT 트레이닝 방법을 수행하는 도 6의 반도체 메모리 장치의 일부를 나타내는 블록도이고, 도 10은 도 8의 ODT 트레이닝 방법을 설명하기 위한 타이밍도이다.

도 10에서, CMD는 메모리 컨트롤러로부터 반도체 메모리 장치로 전송되는 커맨드 신호를 나타내고, ACS＠450은 ODT 버퍼(450)에서 수신되는 비동기 제어 신호(ACS)를 나타내며, ACS＠100은 ODT 회로(100)에서 수신되는 비동기 제어 신호(ACS)를 나타내고, REF＠480은 DQS 버퍼(480)에서 수신되는 기준 신호(REF)를 나타내며, DQ는 외부 핀(210a)에 연결된 데이터 전송선을 통하여 전송되는 데이터를 나타내고, REF＠492는 위상 검출기(492)에서 수신되는 기준 신호(REF)를 나타내며, ACS＠492는 위상 검출기(492)에서 수신되는 비동기 제어 신호(ACS)를 나타내고, UP/DN은 비교 결과 신호를 나타낸다.

도 9 및 도 10을 참조하면, 반도체 메모리 장치(400a)는 ODT 버퍼(450), 비동기 지연부(455), DQS 버퍼(480), 비교부(490), 및 ODT 회로(100)를 포함한다. ODT 버퍼(450)는 메모리 컨트롤러로부터 ODT 핀(220)을 통하여 비동기 제어 신호(ACS)를 수신한다. ODT 버퍼(450)는 수신된 비동기 제어 신호(ACS)를 버퍼링하여 비동기 지연부(455) 및 비교부(490)에 제공할 수 있다.

비동기 제어 신호(ACS)는 ODT 버퍼(450)에 비동기 제어 신호(ACS)가 인가되는 시점으로부터 제1 지연 시간(TD1)만큼 지연되어 ODT 회로(100)에 인가된다. 즉, ODT 회로(100)에 인가될 때의 비동기 제어 신호(ACS)의 상승 에지(702)는 ODT 버퍼(450)에 인가될 때의 비동기 제어 신호(ACS)의 상승 에지(701)를 기준으로 제1 지연 시간(TD1)만큼 지연된다. 제1 지연 시간(TD1)는 ODT 버퍼(450)의 구동 시간 및 ODT 버퍼(450)의 출력으로부터 ODT 회로(100)의 입력까지의 전송 시간에 상응할 수 있다. 상기 전송 시간은 비동기 지연부(455)에 의해 비동기 제어 신호(ACS)가 지연되는 시간에 상응할 수 있다. 비동기 지연부(455)는 ODT 버퍼(450)와 ODT 회로(100) 사이에 연결되고, ODT 버퍼(450)로부터 출력된 비동기 제어 신호(ACS)의 전압 레벨을 유지하기 위한 리피터를 포함하고, 비동기 지연부(455)의 지연 시간은 상기 리피터에 의한 지연 시간에 상응할 수 있다.

데이터 스트로브(data strobe, DQS) 버퍼(480)는 상기 메모리 컨트롤러로부터 DQS 핀(260)을 통하여 기준 신호(REF)를 수신한다. 상기 메모리 컨트롤러는 ODT 트레이닝 구간에서 반도체 메모리 장치(400a)에 기준 신호(REF)를 송신할 수 있다. 도 9에는, 반도체 메모리 장치(400a)가 DQS 핀(260)을 통하여 기준 신호(REF)를 수신하는 예가 도시되어 있으나, 실시예에 따라 반도체 메모리 장치(400a)는 임의의 신호 입력이 가능한 외부 핀을 통하여 기준 신호(REF)를 수신할 수 있다. 예를 들어, 반도체 메모리 장치(400a)는 데이터 입출력 핀, 데이터 마스크 핀, 어드레스 핀, 클록 핀 등을 통하여 기준 신호(REF)를 수신할 수 있다.

DQS 버퍼(480)는 수신된 기준 신호(REF)를 버퍼링하여 비교부(490)에 제공할 수 있다. 기준 신호(REF)는 DQS 버퍼(480)에 기준 신호(REF)가 인가되는 시점으로부터 제2 지연 시간(TD2)만큼 지연되어 비교부(490)에 포함된 위상 검출기(492)에 인가된다. 즉, 위상 검출기(492)에 인가될 때의 기준 신호(REF)의 상승 에지(712)는 DQS 버퍼(480)에 인가될 때의 기준 신호(REF)의 상승 에지(711)를 기준으로 제2 지연 시간(TD2)만큼 지연된다. 제2 지연 시간(TD2)은 DQS 버퍼(480)의 구동 시간에 상응할 수 있다.

상기 메모리 컨트롤러는 ODT 회로(100)에 의해 기입 종단 저항이 제공되기를 원하는 시점에 기준 신호(REF)를 송신할 수 있다. 상기 원하는 시점은 기입 데이터(WRD)가 반도체 메모리 장치(400a)에 전송되는 시점으로부터 제1 마진(M1)만큼 앞선 시점일 수 있다. 예를 들어, 제1 마진(M1)은 2 클록 사이클에 상응할 수 있다. 설명의 편의상, 도 10에는 기입 커맨드(WR) 및 기입 데이터(WRD)의 타이밍이 도시되어 있으나, 상기 ODT 트레이닝 방법이 수행되는 트레이닝 구간 동안 기입 커맨드(WR) 및 기입 데이터(WRD)는 전송되지 않을 수 있다.

비교부(490)는 복제(replica) 지연부(491) 및 위상 검출기(492)를 포함한다. 복제(replica) 지연부(491)는 ODT 버퍼(450)로부터 비동기 제어 신호(ACS)를 수신한다. 복제 지연부(491)는 ODT 버퍼(450)의 출력으로부터 ODT 회로(100)의 입력까지의 전송 시간(즉, 비동기 지연부(455)에 의한 지연 시간) 및 DQS 버퍼(480)의 구동 시간(즉, 제2 지연 시간(TD2))만큼 비동기 제어 신호(ACS)를 지연시킬 수 있다. 이에 따라, 복제 지연부(491)는 비동기 제어 신호(ACS)가 ODT 회로(100)에 인가되는 시점으로부터 제2 지연 시간(TD2)만큼 지연된 비동기 제어 신호(ACS)를 위상 검출기(492)에 제공할 수 있다.

위상 검출기(492)는 ODT 버퍼(450)에 비동기 제어 신호(ACS)가 인가되는 시점으로부터 제1 지연 시간(TD1) 및 제2 지연 시간(TD2)만큼 지연된 비동기 제어 신호(ACS) 및 DQS 버퍼(480)에 기준 신호(REF)가 인가되는 시점으로부터 제2 지연 시간(TD2)만큼 지연된 기준 신호(REF)를 수신한다. 위상 검출기(492)는 수신된 비동기 제어 신호(ACS)의 위상과 수신된 기준 신호(REF)의 위상을 비교하여 비교 결과 신호(UP/DN)를 생성할 수 있다. 예를 들어, 위상 검출기(492)는 수신된 비동기 제어 신호(ACS)의 상승 에지(703)가 수신된 기준 신호(REF)의 상승 에지(712)를 기준으로 앞서는 경우, 비동기 제어 신호(ACS)의 인가 시점이 늦춰져야 됨을 나타내는 비교 결과 신호(720)를 생성할 수 있다.

위상 검출기(492)에 의해 비교되는 비동기 제어 신호(ACS) 및 기준 신호(REF)는 모두 제2 지연 시간(TD2)만큼 지연되므로, 실질적으로 ODT 버퍼(450)에 비동기 제어 신호(ACS)가 인가되는 시점으로부터 제1 지연 시간(TD1)만큼 지연된 시점과 DQS 버퍼(480)에 기준 신호(REF)가 인가되는 시점이 위상 검출기(492)에 의해 비교된다. 또한, ODT 버퍼(450)에 비동기 제어 신호(ACS)가 인가되는 시점으로부터 제1 지연 시간(TD1)만큼 지연된 시점은 ODT 회로(100)에 비동기 제어 신호(ACS)가 인가되는 시점에 상응하고, DQS 버퍼(480)에 기준 신호(REF)가 인가되는 시점은 상기 기입 종단 저항이 제공되기를 원하는 시점에 상응하므로, 비교 결과 신호(UP/DN)는 상기 원하는 시점을 기준으로 비동기 제어 신호(ACS)가 ODT 회로(100)에 인가되는 시점이 앞서는지 또는 뒤쳐지는지를 나타낼 수 있다.

비교 결과 신호(UP/DN)는 데이터 입출력 핀(210a)을 통하여 상기 메모리 컨트롤러에 송신된다. 도 9에는 비교 결과 신호(UP/DN)가 데이터 입출력 핀(210a)을 통하여 상기 메모리 컨트롤러 송신되는 예가 도시되어 있으나, 실시예에 따라 비교 결과 신호(UP/DN)는 반도체 메모리 장치(400a)에 포함된 임의의 외부 출력 핀, 예를 들어 데이터 스트로브 핀을 통하여 송신될 수 있다. 데이터 입출력 핀(210a)은 ODT 회로(100)가 연결된 외부 핀과 동일한 핀이거나 서로 다른 핀일 수 있다.

상기 메모리 컨트롤러는 비교 결과 신호(UP/DN)에 기초하여 비동기 제어 신호(ACS)의 송신 시점을 조절할 수 있다. 예를 들어, 비교 결과 신호(UP/DN)가 기준 신호(REF)의 위상보다 비동기 제어 신호(ACS)의 위상이 앞서는 것을 나타내는 경우, 상기 메모리 컨트롤러는 기입 커맨드(WR)의 송신 시점으로부터 비동기 제어 신호(ACS)의 송신 시점까지의 시간 간격(TI)을 증가시키도록 비동기 제어 신호(ACS)의 상기 송신 시점을 조절할 수 있다. 이와 같이, 상기 메모리 컨트롤러가 비동기 제어 신호(ACS)의 상기 송신 시점을 조절함으로써, 반도체 메모리 장치(400a)는, 기입 커맨드(WR)가 수신된 시점의 기입 레이턴시(WL) 후로부터(즉, 기입 데이터(WRD)의 수신 시작 시점으로부터) 제1 마진(M1) 전에 상기 기입 종단 저항을 제공할 수 있다. 이에 따라, 반도체 메모리 장치(400a)는 PVT 변화에도 불구하고 원하는 시점에 상기 기입 종단 저항을 제공할 수 있다.

도 11은 본 발명의 다른 실시예에 따른 ODT 트레이닝 방법을 설명하기 위한 메모리 시스템의 블록도이고, 도 12는 본 발명의 다른 실시예에 따른 ODT 트레이닝 방법을 나타내는 순서도이다.

도 11 및 도 12를 참조하면, 메모리 컨트롤러(500)는 반도체 메모리 장치(400)에 비동기 제어 신호(ACS)를 송신한다(단계 S810). 반도체 메모리 장치(400)는 도 6의 ODT 핀(220)을 통하여 비동기 제어 신호(ACS)를 수신할 수 있다.

반도체 메모리 장치(400)는 수신된 비동기 제어 신호(ACS)를 지연시킨다(단계 S820). 반도체 메모리 장치(400)는 도 6의 ODT 버퍼(450)에 의해 수신된 비동기 제어 신호(ACS)를 가변 지연부(495)를 통하여 지연시킬 수 있다.

메모리 컨트롤러(500)는 기입 종단 저항이 제공되기를 원하는 시점에 반도체 메모리 장치(400)에 기준 신호(REF)를 송신한다(단계 S830).

반도체 메모리 장치(400)는 지연된 비동기 제어 신호(ACS)와 기준 신호(REF)를 비교한다(단계 S840). 반도체 메모리 장치(400)는 지연된 비동기 제어 신호(ACS)가 ODT 회로(100)에 인가되는 시점과 기준 신호(REF)가 수신되는 시점을 비교하여 기준 신호(REF)의 수신 시점을 기준으로 지연된 비동기 제어 신호(ACS)가 ODT 회로(100)에 인가되는 시점이 앞서는지 또는 뒤쳐지는지를 나타내는 비교 결과 신호를 생성할 수 있다.

반도체 메모리 장치(400)는 비교 결과 신호(UP/DN)에 기초하여 지연된 비동기 제어 신호(ACS)의 지연 시간을 조절한다(단계 S850). 예를 들어, 상기 비교 결과 신호가 지연된 비동기 제어 신호(ACS)가 ODT 회로(100)에 인가되는 시점이 기준 신호(REF)의 수신 시점보다 앞서는 것을 나타내는 경우, 반도체 메모리 장치(400)는 가변 지연부(495)에 의해 비동기 제어 신호(ACS)가 지연되는 시간을 증가시킬 수 있다.

실시예에 따라, 이러한 ODT 트레이닝 방법은 메모리 컨트롤러(500)가 비동기 제어 신호(ACS) 및 비교 신호(REF)를 일정한 간격으로 송신함으로써, 반복적으로 수행될 수 있다.

이와 같이, 다른 실시예에 따른 ODT 트레이닝 방법에 의해, PVT 변화에 따라 메모리 컨트롤러(500)가 비동기 제어 신호(ACS)를 송신한 시점으로부터 상기 기입 종단 저항이 제공되는 시점까지의 시간 간격이 변경되더라도, 비동기 제어 신호(ACS)의 지연 시간을 조절함으로써, 원하는 시점에 반도체 메모리 장치(400)가 상기 기입 종단 저항을 제공할 수 있다.

도 13은 도 12의 ODT 트레이닝 방법을 수행하는 도 6의 반도체 메모리 장치의 일부를 나타내는 블록도이고, 도 14은 도 12의 ODT 트레이닝 방법을 설명하기 위한 타이밍도이다.

도 14에서, ACS＠450은 ODT 버퍼(450)에서 수신되는 비동기 제어 신호(ACS)를 나타내고, ACS＠100은 ODT 회로(100)에서 수신되는 비동기 제어 신호(ACS)를 나타내며, REF＠480은 DQS 버퍼(480)에서 수신되는 기준 신호(REF)를 나타내고, REF＠492는 위상 검출기(492)에서 수신되는 기준 신호(REF)를 나타내며, ACS＠492는 위상 검출기(492)에서 수신되는 비동기 제어 신호(ACS)를 나타내고, UP/DN은 비교 결과 신호를 나타낸다.

도 13 및 도 14를 참조하면, 반도체 메모리 장치(400b)는 ODT 버퍼(450), 비동기 지연부(455), DQS 버퍼(480), 비교부(490), 가변 지연부(495), 및 ODT 회로(100)를 포함한다. ODT 버퍼(450)는 메모리 컨트롤러로부터 ODT 핀(220)을 통하여 비동기 제어 신호(ACS)를 수신한다. ODT 버퍼(450)는 수신된 비동기 제어 신호(ACS)를 버퍼링하여 가변 지연부(495)에 제공할 수 있다.

가변 지연부(495)는 ODT 버퍼(450)로부터 수신된 비동기 제어 신호(ACS)를 일정 시간만큼 지연시킨다. 가변 지연부(495)에 의해 지연된 비동기 제어 신호(ACS)는 비동기 지연부(455)에 의해 더욱 지연되어 ODT 회로(100)에 인가된다. ODT 회로(100)에 인가될 때의 비동기 제어 신호(ACS)의 상승 에지(732)는 ODT 버퍼(450)에 인가될 때의 비동기 제어 신호(ACS)의 상승 에지(731)를 기준으로 제1 지연 시간(TD1)만큼 지연될 수 있다. 제1 지연 시간(TD1)는 ODT 버퍼(450)의 구동 시간, 가변 지연부(495)에 의한 지연 시간, 및 가변 지연부(495)의 출력으로부터 ODT 회로(100)의 입력까지의 전송 시간(즉, 비동기 지연부(455)에 의한 지연 시간)에 상응할 수 있다.

DQS 버퍼(480)는 상기 메모리 컨트롤러로부터 DQS 핀(260)을 통하여 기준 신호(REF)를 수신하고, 수신된 기준 신호(REF)를 버퍼링하여 비교부(490)에 포함된 위상 검출기(492)에 제공할 수 있다. 위상 검출기(492)에 인가될 때의 기준 신호(REF)의 상승 에지(742)는 DQS 버퍼(480)에 인가될 때의 기준 신호(REF)의 상승 에지(741)를 기준으로 제2 지연 시간(TD2)만큼 지연될 수 있다.

복제 지연부(491)는 가변 지연부(495)로부터 비동기 제어 신호(ACS)를 수신한다. 복제 지연부(491)는 가변 지연부(495)의 출력으로부터 ODT 회로(100)의 입력까지의 전송 시간(즉, 비동기 지연부(455)에 의한 지연 시간) 및 DQS 버퍼(480)의 구동 시간(즉, 제2 지연 시간(TD2))만큼 비동기 제어 신호(ACS)를 더욱 지연시킬 수 있다. 이에 따라, 복제 지연부(491)는 비동기 제어 신호(ACS)가 ODT 회로(100)에 인가되는 시점으로부터 제2 지연 시간(TD2)만큼 지연된 비동기 제어 신호(ACS)를 위상 검출기(492)에 제공할 수 있다.

위상 검출기(492)는 ODT 버퍼(450)에 비동기 제어 신호(ACS)가 인가되는 시점으로부터 제1 지연 시간(TD1) 및 제2 지연 시간(TD2)만큼 지연된 비동기 제어 신호(ACS) 및 DQS 버퍼(480)에 기준 신호(REF)가 인가되는 시점으로부터 제2 지연 시간(TD2)만큼 지연된 기준 신호(REF)를 수신한다. 위상 검출기(492)는 수신된 비동기 제어 신호(ACS)의 위상과 수신된 기준 신호(REF)의 위상을 비교하여 비교 결과 신호(UP/DN)를 생성할 수 있다. 예를 들어, 위상 검출기(492)는 수신된 비동기 제어 신호(ACS)의 상승 에지(733)가 수신된 기준 신호(REF)의 상승 에지(742)를 기준으로 앞서는 경우, 비동기 제어 신호(ACS)의 인가 시점이 늦춰져야 됨을 나타내는 비교 결과 신호(750)를 생성할 수 있다. 위상 검출기(492)는, 위상 검출기(492)에 의해 비교되는 비동기 제어 신호(ACS) 및 기준 신호(REF)는 모두 제2 지연 시간(TD2)만큼 지연되므로, 실질적으로 ODT 회로(100)에 비동기 제어 신호(ACS)가 인가되는 시점과 상기 기입 종단 저항이 제공되기를 원하는 시점을 비교하여 비교 결과 신호(UP/DN)를 생성할 수 있다.

가변 지연부(495)는 비교 결과 신호(UP/DN)를 수신하고, 비교 결과 신호(UP/DN)에 기초하여 비동기 제어 신호(ACS)의 지연 시간을 조절할 수 있다. 예를 들어, 비교 결과 신호(UP/DN)가 기준 신호(REF)의 위상보다 비동기 제어 신호(ACS)의 위상이 앞서는 것을 나타내는 경우, 가변 지연부(495)는 비동기 제어 신호(ACS)의 지연 시간을 증가시킬 수 있다. 이에 따라, ODT 회로(100)는 원하는 시점에 상기 기입 종단 저항을 제공할 수 있다.

이와 같이, 가변 지연부(495)에 의한 비동기 제어 신호(ACS)의 지연 시간이 조절됨으로써, 반도체 메모리 장치(400a)는 PVT 변화에도 불구하고 원하는 시점에 상기 기입 종단 저항을 제공할 수 있다.

도 15는 본 발명의 다른 실시예에 따른 도 1의 ODT 회로를 포함하는 반도체 메모리 장치를 나타내는 블록도이다.

도 15를 참조하면, 반도체 메모리 장치(900)는 메모리 코어(910), 데이터 출력 버퍼(920), 데이터 입력 버퍼(930), 커맨드 디코더(940), 레이턴시 회로(945), 펄스 생성기(950) 및 ODT 회로(100)를 포함한다.

메모리 코어(410)는 데이터 입력 버퍼(930)로부터 제공된 기입 데이터를 저장하고, 독출 데이터를 생성하여 데이터 출력 버퍼(920)에 제공한다. 데이터 출력 버퍼(920) 및 데이터 입력 버퍼(930)는 외부 데이터 입/출력 핀(210)에 연결된다. 데이터 출력 버퍼(920)는 메모리 컨트롤러에 데이터 입/출력 핀(210)을 통하여 상기 독출 데이터를 전송하고, 데이터 입력 버퍼(930)는 상기 메모리 컨트롤러로부터 데이터 입/출력 핀(210)을 통하여 상기 기입 데이터를 수신할 수 있다.

커맨드 디코더(940)는 상기 메모리 컨트롤러로부터 커맨드 핀(230)을 통하여 수신된 커맨드 신호(CMD)를 디코딩하여 커맨드 신호(CMD)에 상응하는 제어 신호를 생성할 수 있다. 커맨드 디코더(940)는 기입 커맨드에 응답하여 기입 모드 신호(WDMS)를 생성하고, 독출 커맨드에 응답하여 독출 모드 신호(RDMS)를 생성할 수 있다. 레이턴시 회로(945)는 커맨드 디코더(940)로부터 수신된 독출 모드 신호(RDMS)를 동기화하여 데이터 입/출력 핀(210)을 통하여 상기 독출 데이터가 전송되는 동안 로직 하이 레벨을 가지는 출력 인에이블 신호(DOEN)를 생성할 수 있다. 펄스 생성기(950)는 기입 모드 신호(WDMS)에 응답하여 외부 클록 신호에 동기되지 않은 비동기 제어 신호(ACS)를 생성할 수 있다. 펄스 생성기(950)는 소정의 시간 동안 로직 하이 레벨을 가지는 펄스 형태의 비동기 제어 신호(ACS)를 생성할 수 있다. 실시예에 따라, 펄스 생성기(950)는 상기 기입 데이터의 버스트 랭스에 따라 비동기 제어 신호(ACS)가 활성화되는 상기 소정의 시간을 조절할 수 있다. 펄스 생성기(950)는 커맨드 디코더(940)의 외부에 위치하거나, 커맨드 디코더(940)에 포함될 수 있다.

ODT 회로(100)는 펄스 생성기(950)로부터 수신된 비동기 제어 신호(ACS)에 응답하여 종단 저항의 저항 값을 조절할 수 있다. 비동기 제어 신호(ACS)가 상기 기입 커맨드에 기초하여 커맨드 디코더(940) 및 펄스 생성기(950)에 의해 생성되므로, 반도체 메모리 장치(900)는 상기 메모리 컨트롤러로부터 비동기 제어 신호(ACS)를 수신하지 않을 수 있고, ODT 핀 또는 ODT 인에이블 핀 없이 구현될 수 있다. 이에 따라, 반도체 메모리 장치(900)의 외부 핀의 수가 감소될 수 있다. 또한, 커맨드 디코더(940) 및 펄스 생성기(950)에 의해 생성된 비동기 제어 신호(ACS)는 외부 클록 신호에 동기되지 않으므로, 반도체 메모리 장치(900)는 일반 모드 및 기입 모드에서 클록 동기 회로를 오프시킬 수 있다. 이에 따라, 반도체 메모리 장치(900)는 전력 소모를 감소시킬 수 있다.

ODT 회로(100)는 일반 모드에서 데이터 입/출력 핀(210)에 연결된 데이터 전송선에 일반 종단 저항을 제공할 수 있다. ODT 회로(100)는 독출 모드에서 출력 인에이블 신호(DOEN)에 응답하여 데이터 입/출력 핀(210)으로부터 전기적으로 차단될 수 있다. ODT 회로(100)는 기입 모드에서 비동기 제어 신호(ACS)에 응답하여 상기 일반 종단 저항의 저항 값 보다 증가된 저항 값을 가지는 기입 종단 저항을 상기 데이터 전송선에 제공할 수 있다.

상술한 바와 같이, 반도체 메모리 장치(900)는 ODT 핀 또는 ODT 인에이블 핀을 포함하지 않으므로, 반도체 메모리 장치(900)의 외부 핀의 수가 감소될 수 있다. 또한, ODT 회로(100)가 비동기적으로 제어되므로, 반도체 메모리 장치(900)는 상기 일반 모드 및 상기 기입 모드에서 클록 동기 회로를 오프시킴으로써 전력 소모를 감소시킬 수 있다.

도 16은 도 15의 반도체 메모리 장치에서 터미네이션 동작을 설명하기 위한 타이밍도이다.

도 16은 반도체 메모리 장치(900)가 일반 모드로 동작하다가 기입 모드로 동작할 때의 예가 도시되어 있다. 도 15 및 도 16을 참조하면, 커맨드 디코더(940)는 메모리 컨트롤러로부터 수신된 기입 커맨드(WR)에 응답하여 기입 모드 신호(WDMS)를 생성한다. 펄스 생성기(950)는 커맨드 디코더(940)로부터 수신된 기입 모드 신호(WDMS)에 응답하여 비동기 제어 신호(ACS)를 생성한다. 비동기 제어 신호(ACS)는 일정 시간 지연되어 ODT 회로(100)에 인가된다. ODT 회로(100)는 비동기 제어 신호(ACS)에 응답하여 일반 종단 저항의 저항 값보다 증가된 저항 값을 가지는 기입 종단 저항을 제공할 수 있다. 비동기 제어 신호(ACS)가 적절한 시점에 ODT 회로(100)에 인가됨으로써, ODT 회로(100)는 기입 데이터(WRD)의 전송 시작 시점으로부터 제1 마진(M1) 전부터 기입 데이터(WRD)의 전송 종료 시점으로부터 제2 마진(M2) 후까지 상기 기입 종단 저항을 제공할 수 있다.

도 17은 본 발명의 또 다른 실시예에 따른 ODT 트레이닝 방법을 설명하기 위한 메모리 시스템의 블록도이고, 도 18은 본 발명의 또 다른 실시예에 따른 ODT 트레이닝 방법을 나타내는 순서도이다.

도 15, 도 17 및 도 18을 참조하면, 메모리 컨트롤러(500)는 반도체 메모리 장치(900)에 기입 커맨드(WR)를 송신한다(단계 S1010). 반도체 메모리 장치(900)는 수신된 기입 커맨드(WR)에 응답하여 비동기 제어 신호를 생성한다(단계 S1020). 커맨드 디코더(940)는 기입 커맨드(WR)를 디코딩하여 기입 모드 신호(WDMS)를 생성하고, 펄스 생성기(950)는 기입 모드 신호(WDMS)에 응답하여 외부 클록 신호에 동기되지 않은 상기 비동기 제어 신호를 생성할 수 있다.

반도체 메모리 장치(900)는 상기 비동기 제어 신호를 지연시킨다(단계 S1030). 반도체 메모리 장치(900)는 상기 비동기 제어 신호를 가변 지연부(980)를 통하여 지연시킬 수 있다.

메모리 컨트롤러(500)는 기입 종단 저항이 제공되기를 원하는 시점에 반도체 메모리 장치(900)에 기준 신호(REF)를 송신한다(단계 S1040).

반도체 메모리 장치(900)는 상기 지연된 비동기 제어 신호와 기준 신호(REF)를 비교한다(단계 S1050). 반도체 메모리 장치(900)는 상기 지연된 비동기 제어 신호가 ODT 회로(100)에 인가되는 시점과 기준 신호(REF)가 수신되는 시점을 비교하여 기준 신호(REF)의 수신 시점을 기준으로 상기 지연된 비동기 제어 신호가 ODT 회로(100)에 인가되는 시점이 앞서는지 또는 뒤쳐지는지를 나타내는 비교 결과 신호를 생성할 수 있다.

반도체 메모리 장치(900)는 상기 비교 결과 신호에 기초하여 상기 비동기 제어 신호의 지연 시간을 조절한다(단계 S1060).

실시예에 따라, 이러한 ODT 트레이닝 방법은 메모리 컨트롤러(500)가 기입 커맨드(WR) 및 비교 신호(REF)를 일정한 간격으로 송신함으로써, 반복적으로 수행될 수 있다.

이와 같이, 또 다른 실시예에 따른 ODT 트레이닝 방법에 의해, PVT 변화에 따라 메모리 컨트롤러(500)가 상기 비동기 제어 신호를 송신한 시점으로부터 상기 기입 종단 저항이 제공되는 시점까지의 시간 간격이 변경되더라도, 상기 비동기 제어 신호의 지연 시간을 조절함으로써, 원하는 시점에 반도체 메모리 장치(900)가 상기 기입 종단 저항을 제공할 수 있다.

도 19는 도 18의 ODT 트레이닝 방법을 수행하는 도 17의 반도체 메모리 장치의 일부를 나타내는 블록도이고, 도 20은 도 18의 ODT 트레이닝 방법을 설명하기 위한 타이밍도이다.

도 20에서, CMD는 메모리 컨트롤러로부터 반도체 메모리 장치로 전송되는 커맨드 신호를 나타내고, WDMS는 기입 모드 신호를 나타내며, ACS＠980은 가변 지연부(980)에서 수신되는 비동기 제어 신호(ACS)를 나타내고, ACS＠100은 ODT 회로(100)에서 수신되는 비동기 제어 신호(ACS)를 나타내며, REF＠960은 DQS 버퍼(960)에서 수신되는 기준 신호(REF)를 나타내고, REF＠972는 위상 검출기(972)에서 수신되는 기준 신호(REF)를 나타내며, ACS＠972는 위상 검출기(972)에서 수신되는 비동기 제어 신호(ACS)를 나타내고, UP/DN은 비교 결과 신호를 나타낸다.

도 19 및 도 20을 참조하면, 반도체 메모리 장치(900a)는 커맨드 디코더(940), 펄스 생성기(950), 비동기 지연부(955), DQS 버퍼(960), 비교부(970), 가변 지연부(980) 및 ODT 회로(100)를 포함한다. 커맨드 디코더(940)는 메모리 컨트롤러로부터 커맨드 핀(230)을 통하여 기입 커맨드(WR)를 수신하고, 기입 커맨드(WR)에 응답하여 기입 모드 신호(WDMS)를 생성할 수 있다. 펄스 생성기(950)는 기입 모드 신호(WDMS)에 응답하여 비동기 제어 신호(ACS)를 생성할 수 있다.

가변 지연부(980)는 펄스 생성기(950)로부터 수신된 비동기 제어 신호(ACS)를 일정 시간만큼 지연시킨다. 가변 지연부(980)에 의해 지연된 비동기 제어 신호(ACS)는 비동기 지연부(955)에 의해 추가적으로 지연되어 ODT 회로(100)에 인가된다. 이에 따라, ODT 회로(100)에 인가될 때의 비동기 제어 신호(ACS)의 상승 에지(762)는, 가변 지연부(980)에 인가될 때의 비동기 제어 신호(ACS)의 상승 에지(761)가 가변 지연부(980) 및 비동기 지연부(955)에 의해 지연되고, 기입 커맨드(WR)의 수신 시점에 비하여 제1 지연 시간(TD1)만큼 지연될 수 있다. 제1 지연 시간(TD1)은 커맨드 디코더(940) 및 펄스 생성기(950)의 구동 시간, 가변 지연부(980)에 의한 지연 시간, 및 가변 지연부(980)의 출력으로부터 ODT 회로(100)의 입력까지의 전송 시간(즉, 비동기 지연부(955)에 의한 지연 시간)에 상응할 수 있다.

DQS 버퍼(960)는 상기 메모리 컨트롤러로부터 DQS 핀(260)을 통하여 기준 신호(REF)를 수신하고, 수신된 기준 신호(REF)를 버퍼링하여 비교부(970)에 포함된 위상 검출기(972)에 제공할 수 있다. 위상 검출기(972)에 인가될 때의 기준 신호(REF)의 상승 에지(772)는 DQS 버퍼(480)에 인가될 때의 기준 신호(REF)의 상승 에지(771)를 기준으로 제2 지연 시간(TD2)만큼 지연될 수 있다.

복제 지연부(971)는 가변 지연부(980)로부터 비동기 제어 신호(ACS)를 수신한다. 복제 지연부(971)는 가변 지연부(980)의 출력으로부터 ODT 회로(100)의 입력까지의 전송 시간(즉, 비동기 지연부(955)에 의한 지연 시간) 및 DQS 버퍼(960)의 구동 시간(즉, 제2 지연 시간(TD2))만큼 비동기 제어 신호(ACS)를 더욱 지연시킬 수 있다. 이에 따라, 복제 지연부(971)는 비동기 제어 신호(ACS)가 ODT 회로(100)에 인가되는 시점으로부터 제2 지연 시간(TD2)만큼 지연된 비동기 제어 신호(ACS)를 위상 검출기(972)에 제공할 수 있다.

위상 검출기(972)는 기입 커맨드(WR)의 수신 시점으로부터 제1 지연 시간(TD1) 및 제2 지연 시간(TD2)만큼 지연된 비동기 제어 신호(ACS) 및 DQS 버퍼(960)에 기준 신호(REF)가 인가되는 시점으로부터 제2 지연 시간(TD2)만큼 지연된 기준 신호(REF)를 수신한다. 위상 검출기(972)는 수신된 비동기 제어 신호(ACS)의 위상과 수신된 기준 신호(REF)의 위상을 비교하여 비교 결과 신호(UP/DN)를 생성할 수 있다. 예를 들어, 위상 검출기(972)는 수신된 비동기 제어 신호(ACS)의 상승 에지(763)가 수신된 기준 신호(REF)의 상승 에지(772)를 기준으로 앞서는 경우, 비동기 제어 신호(ACS)의 인가 시점이 늦춰져야 됨을 나타내는 비교 결과 신호(780)를 생성할 수 있다. 위상 검출기(972)는, 위상 검출기(972)에 의해 비교되는 비동기 제어 신호(ACS) 및 기준 신호(REF)는 모두 제2 지연 시간(TD2)만큼 지연되므로, 실질적으로 ODT 회로(100)에 비동기 제어 신호(ACS)가 인가되는 시점과 상기 기입 종단 저항이 제공되기를 원하는 시점을 비교하여 비교 결과 신호(UP/DN)를 생성할 수 있다.

가변 지연부(980)는 비교 결과 신호(UP/DN)를 수신하고, 비교 결과 신호(UP/DN)에 기초하여 비동기 제어 신호(ACS)의 지연 시간을 조절할 수 있다. 예를 들어, 비교 결과 신호(UP/DN)가 기준 신호(REF)의 위상보다 비동기 제어 신호(ACS)의 위상이 앞서는 것을 나타내는 경우, 가변 지연부(980)는 비동기 제어 신호(ACS)의 지연 시간을 증가시킬 수 있다. 이에 따라, ODT 회로(100)는 원하는 시점에 상기 기입 종단 저항을 제공할 수 있다.

이와 같이, 가변 지연부(980)에 의한 비동기 제어 신호(ACS)의 지연 시간이 조절됨으로써, 반도체 메모리 장치(900a)는 PVT 변화에도 불구하고 원하는 시점에 상기 기입 종단 저항을 제공할 수 있다.

도 21은 본 발명의 일 실시예에 따른 ODT 기능을 가지는 데이터 출력 버퍼를 나타내는 블록도이다.

도 21을 참조하면, 데이터 출력 버퍼(1100)는 제어부(1110) 및 구동부(1120)를 포함한다.

구동부(1120)는 외부 핀(210)에 연결된다. 구동부(1120)는 외부 핀(210)에 연결된 전송선을 통하여 메모리 컨트롤러에 독출 데이터(DOUT)를 제공하는 드라이버 동작 또는 외부 핀(210)에 연결된 상기 전송선에 종단 저항을 제공하는 터미네이션 동작을 선택적으로 수행한다. 즉, 데이터 출력 버퍼(1100)는 ODT 기능을 가지는 데이터 출력 버퍼(ODT-merged data output buffer)이다. 외부 핀(210)은 입력 및 출력이 가능한 데이터 입출력 핀, 데이터 스트로브 핀 등 일 수 있다. 구동부(1120)는 상기 터미네이션 동작으로서 풀-업 또는 풀-다운 터미네이션 동작을 수행할 수 있다.

제어부(1110)는 구동부(1120)에 연결된다. 제어부(1110)는 출력 인에이블 신호(DOEN)에 응답하여 구동부(1120)가 상기 드라이버 동작 또는 상기 터미네이션 동작을 선택적으로 수행하도록 제어할 수 있다. 예를 들어, 출력 인에이블 신호(DOEN)가 로직 하이 레벨로 활성화될 때, 제어부(1110)는 메모리 코어로부터 수신된 독출 데이터(DOUT)를 반전시켜 반전 독출 데이터(DOUTB)를 구동부(1120)에 제공함으로써, 구동부(1120)가 상기 드라이버 동작을 수행하도록 제어할 수 있다. 출력 인에이블 신호(DOEN)가 로직 로우 레벨로 비활성화될 때, 제어부(1110)는 구동부(1120)에 스위칭 신호(SWS)를 제공함으로써, 구동부(1120)가 상기 터미네이션 동작을 수행하도록 제어할 수 있다.

출력 인에이블 신호(DOEN)가 로직 로우 레벨을 가지는 동안, 제어부(1110)는 외부 클록 신호에 동기되지 않은 비동기 제어 신호(ACS)에 응답하여 구동부(1120)의 상기 종단 저항의 저항 값을 조절한다. 데이터 출력 버퍼(1100)를 포함하는 반도체 메모리 장치는 구동부(1120)가 상기 터미네이션 동작을 수행할 때 클록 동기 회로를 오프시킬 수 있다. 이에 따라, 전력 소모가 감소될 수 있다.

상술한 바와 같이, 비동기 제어 신호(ACS)가 상기 외부 클록 신호에 동기되지 않으므로, 데이터 출력 버퍼(1100)는 구동부(1120)의 상기 터미네이션 동작을 상기 외부 클록 신호에 동기적으로 제어하기 위한 ODT 레이턴시 회로 없이 구현될 수 있다. 또한, 데이터 출력 버퍼(1100)를 포함하는 반도체 메모리 장치는 일반 모드 및 기입 모드에서 클록 동기 회로를 오프시킴으로써, 전력 소모를 감소시킬 수 있다. 게다가, 데이터 출력 버퍼(1100)를 포함하는 반도체 메모리 장치는 메모리 컨트롤러로부터 상기 종단 저항을 인에이블 시키기 위한 ODT 인에이블 신호를 수신하지 않으므로, 상기 반도체 메모리 장치의 터미네이션 동작이 용이하게 제어될 수 있고, 외부 핀의 수가 감소될 수 있다.

도 22는 도 21의 데이터 출력 버퍼의 일 예를 나타내는 블록도이다.

도 22를 참조하면, 데이터 출력 버퍼(1100)는 제어부(1110) 및 구동부(1120)를 포함한다. 제어부(1110)는 프리-드라이버(1111) 및 스위칭 제어부(1112)를 포함한다. 구동부(1120)는 풀-업 구동기(1121) 및 풀-다운 구동기(1122)를 포함한다.

프리-드라이버(1111)는 메모리 코어로부터 독출 데이터(DOUT)를 수신하고, 독출 데이터(DOUT)를 반전시켜 반전 독출 데이터(DOUTB)를 스위칭 제어부(1112)에 제공할 수 있다. 스위칭 제어부(1112)는 출력 인에이블 신호(DOEN)에 응답하여 반전 독출 데이터(DOUTB), 또는 풀-업 스위칭 신호(PUSWS) 및 풀-다운 스위칭 신호(PDSWS)를 출력할 수 있다. 출력 인에이블 신호(DOEN)는 독출 모드에서 활성화되고, 스위칭 제어부(1112)는 활성화된 출력 인에이블 신호(DOEN)에 응답하여 풀-업 구동기(1121) 및 풀-다운 구동기(1122)에 반전 독출 데이터(DOUTB)를 제공할 수 있다.

풀-업 구동기(1121) 및 풀-다운 구동기(1122)는 반전 독출 데이터(DOUTB)에 기초하여 드라이버 동작을 수행할 수 있다. 일 실시예에서, 메모리 컨트롤러는 풀-업 터미네이션 동작을 수행할 수 있고, 풀-업 구동기(1121)가 구동될 때는 외부 핀(210)에 연결된 전송선 및 상기 메모리 컨트롤러의 종단 저항을 통하여 전류가 흐르지 않고, 풀-다운 구동기(1122)가 구동될 때에만 상기 전송선을 통하여 전류가 흐를 수 있다. 이에 따라, 전력 소모가 감소될 수 있다.

출력 인에이블 신호(DOEN)가 비활성화된 동안, 스위칭 제어부(1112)는 풀-업 구동기(1121) 및 풀-다운 구동기(1122)에 풀-업 스위칭 신호(PUSWS) 및 풀-다운 스위칭 신호(PDSWS)를 각각 제공할 수 있다. 일 실시예에서, 구동부(1120)에 의해 풀-업 터미네이션 동작이 수행될 수 있도록, 풀-다운 스위칭 신호(PDSWS)는 풀-다운 구동기(1122)가 턴-오프되도록 제어할 수 있다.

스위칭 제어부(1112)는 비동기 제어 신호(ACS)에 응답하여 풀-업 구동기(1121)에 의해 상기 전송선에 제공되는 종단 저항의 저항 값을 조절할 수 있도록 풀-업 스위칭 신호(PUSWS)의 로직 레벨을 변경할 수 있다. 비동기 제어 신호(ACS)는 기입 모드에서 활성화되고, 스위칭 제어부(1112)는 활성화된 비동기 제어 신호(ACS)에 응답하여 풀-업 스위칭 신호(PUSWS)의 로직 레벨을 변경함으로써 풀-업 구동기(1121)가 저항 값이 조절된 종단 저항을 제공하도록 제어할 수 있다. 예를 들어, 일반 모드에서 비동기 제어 신호(ACS)가 비활성화된 동안, 스위칭 제어부(1112)는 풀-업 구동기(1121)에 의해 약 60 Ω의 저항 값을 가지는 일반 종단 저항을 제공하도록 제어하는 풀-업 스위칭 신호(PUSWS)를 생성할 수 있다. 기입 모드에서 비동기 제어 신호(ACS)가 활성화된 동안, 스위칭 제어부(1112)는 풀-업 구동기(1121)에 의해 약 120 Ω의 저항 값을 가지는 기입 종단 저항을 제공하도록 제어하는 풀-업 스위칭 신호(PUSWS)를 생성할 수 있다.

도 23a는 도 22의 데이터 출력 버퍼의 일 예를 나타내는 회로도이다.

도 23a를 참조하면, 데이터 출력 버퍼(1100a)는 프리-드라이버(1111a), 스위칭 제어부(1112a), 풀-업 구동기(1121a) 및 풀-다운 구동기(1122a)를 포함한다. 프리-드라이버(1111a)는 인버터(1131a)를 포함할 수 있다. 스위칭 제어부(1112a)는 제1 선택기(1141a), 제2 선택기(1142a), 제3 선택기(1143a) 및 제4 선택기(1144a)를 포함할 수 있다. 풀-업 구동기(1121a)는 제1 트랜지스터(P1), 제1 저항(R1), 제2 트랜지스터(P2), 제2 저항(R2), 제3 트랜지스터(P3) 및 제3 저항(R3)을 포함할 수 있다. 풀-다운 구동기(1122a)는 제4 트랜지스터(N1) 및 제4 저항(R4)을 포함할 수 있다.

인버터(1131a)는 메모리 코어로부터 수신된 독출 데이터(DOUT)를 반전시켜 반전 독출 데이터(DOUTB)를 출력할 수 있다. 제1 선택기(1141a), 제2 선택기(1142a), 제3 선택기(1143a) 및 제4 선택기(1144a) 각각은, 선택 신호로서 출력 인에이블 신호(DOEN)를 수신하고, 반전 독출 데이터(DOUTB)를 제1 입력 신호로서 수신할 수 있다. 독출 모드에서 출력 인에이블 신호(DOEN)가 활성화될 때, 제1 선택기(1141a), 제2 선택기(1142a), 제3 선택기(1143a) 및 제4 선택기(1144a)는 제1 트랜지스터(P1), 제2 트랜지스터(P2), 제3 트랜지스터(P3) 및 제4 트랜지스터(N1)에 반전 독출 데이터(DOUTB)를 각각 출력할 수 있다.

상기 독출 모드에서 풀-업 구동기(1121a) 및 풀-다운 구동기(1122a)는 반전 독출 데이터(DOUTB)에 기초하여 드라이버 동작을 수행할 수 있다. 예를 들어, 독출 데이터(DOUT)가 로직 하이 레벨을 가지는 경우, 스위칭 제어부(1112a)는 로직 로우 레벨을 가지는 반전 독출 데이터(DOUTB)를 출력하고, 제1 트랜지스터(P1), 제2 트랜지스터(P2) 및 제3 트랜지스터(P3)가 턴-온되고, 제4 트랜지스터(N1)가 턴-오프될 수 있다. 이에 따라, 풀-업 구동기(1121a)에 의해 외부 핀(210)에 연결된 전송선을 통하여 로직 하이 레벨을 가지는 데이터가 전송될 수 있다. 독출 데이터(DOUT)가 로직 로우 레벨을 가지는 경우, 스위칭 제어부(1112a)는 로직 하이 레벨을 가지는 반전 독출 데이터(DOUTB)를 출력하고, 제1 트랜지스터(P1), 제2 트랜지스터(P2) 및 제3 트랜지스터(P3)가 턴-오프되고, 제4 트랜지스터(N1)가 턴-온될 수 있다. 이에 따라, 풀-다운 구동기(1122a)에 의해 상기 전송선을 통하여 로직 로우 레벨을 가지는 데이터가 전송될 수 있다.

일반 모드에서 출력 인에이블 신호(DOEN)가 로직 로우 레벨로 비활성화되고, 비동기 제어 신호(ACS)가 로직 로우 레벨을 가지면, 제1 선택기(1141a)는 로직 로우 레벨을 가지는 접지 전압(VSSQ)을 출력하고, 제2 선택기(1142a)는 로직 로우 레벨을 가지는 비동기 제어 신호(ACS)를 출력하며, 제3 선택기(1143a)는 로직 하이 레벨을 가지는 전원 전압(VDDQ)을 출력하고, 제4 선택기(1144a)는 로직 로우 레벨을 가지는 접지 전압(VSSQ)을 출력한다. 제1 트랜지스터(P1)는 로직 로우 레벨을 가지는 접지 전압(VSSQ)에 응답하여 턴-온되고, 제2 트랜지스터(P2)는 로직 로우 레벨을 가지는 비동기 제어 신호(ACS)에 응답하여 턴-온되며, 제3 트랜지스터(P3)는 로직 하이 레벨을 가지는 전원 전압(VDDQ)에 응답하여 턴-오프되고, 제4 트랜지스터(N1)는 로직 로우 레벨을 가지는 접지 전압(VSSQ)에 응답하여 턴-오프된다. 이에 따라, 일반 모드에서, 풀-업 구동기(1121a)는 외부 핀(210)에 연결된 전송선에 종단 저항으로서 병렬 연결된 제1 저항(R1) 및 제2 저항(R2)로 구성된 일반 종단 저항을 제공할 수 있다.

기입 모드에서 출력 인에이블 신호(DOEN)가 로직 로우 레벨을 가지고, 비동기 제어 신호(ACS)가 로직 하이 레벨로 활성화되면, 제1 트랜지스터(P1), 제3 트랜지스터(P3) 및 제4 트랜지스터(N1)는 턴-온, 턴-오프 및 턴-오프 상태를 각각 유지하고, 제2 트랜지스터(P2)가 로직 하이 레벨을 가지는 비동기 제어 신호(ACS)에 응답하여 턴-오프된다. 이에 따라, 기입 모드에서, 풀-업 구동기(1121a)는 외부 핀(210)에 연결된 전송선에 종단 저항으로서 제1 저항(R1)로 구성된 기입 종단 저항을 제공할 수 있다.

일 실시예에서, 제1 저항(R1), 제2 저항(R2) 및 제3 저항(R3) 각각은 약 120 Ω의 저항 값을 가지고, 제4 저항(R4)은 약 40 Ω의 저항 값을 가질 수 있다. 이 경우, 독출 모드에서 데이터 출력 버퍼(1100a)의 드라이버 저항은 약 40 Ω의 저항 값을 가지고, 기입 모드에서 데이터 출력 버퍼(1100a)의 상기 기입 종단 저항은 약 120 Ω의 저항 값을 가지며, 일반 모드에서 데이터 출력 버퍼(1100a)의 상기 일반 종단 저항은 약 60 Ω의 저항 값을 가질 수 있다.

도 23b는 도 22의 데이터 출력 버퍼의 다른 예를 나타내는 회로도이다.

도 23b를 참조하면, 데이터 출력 버퍼(1100b)는 프리-드라이버(1111b), 스위칭 제어부(1112b), 풀-업 구동기(1121b) 및 풀-다운 구동기(1122b)를 포함한다. 프리-드라이버(1111b)는 제1 인버터(1131b)를 포함할 수 있다. 스위칭 제어부(1112b)는 제1 내지 제4 AND 게이트들(1141b, 1142b, 1143b, 1144b), 제1 및 제2 OR 게이트들(1145b, 1146b) 및 제2 인버터(1147b)를 포함할 수 있다. 풀-업 구동기(1121a)는 제1 트랜지스터(P1), 제1 저항(R1), 제2 트랜지스터(P2), 제2 저항(R2), 제3 트랜지스터(P3) 및 제3 저항(R3)을 포함할 수 있다. 풀-다운 구동기(1122a)는 제4 트랜지스터(N1) 및 제4 저항(R4)을 포함할 수 있다.

인버터(1131b)는 메모리 코어로부터 수신된 독출 데이터(DOUT)를 반전시켜 반전 독출 데이터(DOUTB)를 출력할 수 있다. 독출 모드에서 출력 인에이블 신호(DOEN)가 활성화될 때, 제1 AND 게이트(1141b), 제2 AND 게이트(1142b) 및 제4 AND 게이트(1144b)는 로직 하이 레벨을 가지는 출력 인에이블 신호(DOEN) 및 반전 독출 데이터(DOUTB)에 AND 연산을 수행하여 반전 독출 데이터(DOUTB)를 출력할 수 있다. 제3 AND 게이트(1143b)는 제2 인버터(1147b)에 의해 반전된 출력 인에이블 신호(DOEN)에 응답하여 로직 로우 레벨을 가지는 신호를 출력하고, 제1 OR 게이트(1145b)는 반전 독출 데이터(DOUTB) 및 제3 AND 게이트(1143b)로부터 출력된 로직 로우 레벨을 가지는 신호에 OR 연산을 수행하여 반전 독출 데이터(DOUTB)를 출력할 수 있다. 제2 OR 게이트(1146b)는 제2 인버터(1147b)에 의해 반전된 출력 인에이블 신호(DOEN) 및 반전 독출 데이터(DOUTB)에 OR 연산을 수행하여 반전 독출 데이터(DOUTB)를 출력할 수 있다. 이에 따라, 상기 독출 모드에서 풀-업 구동기(1121b) 및 풀-다운 구동기(1122b)는 반전 독출 데이터(DOUTB)에 기초하여 드라이버 동작을 수행할 수 있다.

일반 모드에서 출력 인에이블 신호(DOEN)가 로직 로우 레벨로 비활성화되고, 비동기 제어 신호(ACS)가 로직 로우 레벨을 가지면, 제1 AND 게이트(1141b), 제2 AND 게이트(1142b) 및 제4 AND 게이트(1144b)는 로직 로우 레벨을 가지는 출력 인에이블 신호(DOEN)에 응답하여 로직 로우 레벨을 가지는 신호를 출력할 수 있다. 제3 AND 게이트(1143b)는 제2 인버터(1147b)에 의해 반전된 출력 인에이블 신호(DOEN) 및 비동기 제어 신호(ACS)에 AND 연산을 수행하여 비동기 제어 신호(ACS)를 출력하고, 제1 OR 게이트(1145b)는 로직 로우 레벨을 가지는 제2 AND 게이트(1142b)의 출력 신호 및 비동기 제어 신호(ACS)에 OR 연산을 수행하여 로직 로우 레벨을 가지는 비동기 제어 신호(ACS)를 출력할 수 있다. 제2 OR 게이트(1146b)는 제2 인버터(1147b)에 의해 반전된 출력 인에이블 신호(DOEN)에 응답하여 로직 하이 레벨을 가지는 신호를 출력할 수 있다. 제1 트랜지스터(P1)는 로직 로우 레벨을 가지는 제1 AND 게이트(1141b)의 출력 신호에 응답하여 턴-온되고, 제2 트랜지스터(P2)는 로직 로우 레벨을 가지는 비동기 제어 신호(ACS)에 응답하여 턴-온되며, 제3 트랜지스터(P3)는 로직 하이 레벨을 가지는 제2 OR 게이트(1146b)의 출력 신호에 응답하여 턴-오프되고, 제4 트랜지스터(N1)는 로직 로우 레벨을 가지는 제4 AND 게이트(1144b)의 출력 신호에 응답하여 턴-오프된다. 이에 따라, 일반 모드에서, 풀-업 구동기(1121b)는 외부 핀(210)에 연결된 전송선에 종단 저항으로서 병렬 연결된 제1 저항(R1) 및 제2 저항(R2)로 구성된 일반 종단 저항을 제공할 수 있다.

도 23a 및 도 23b에는 제1 저항(R1), 제2 저항(R2), 제3 저항(R3) 및 제4 저항(R4)가 각각 하나의 저항으로 도시되어 있으나, 실시예에 따라 제1 저항(R1), 제2 저항(R2), 제3 저항(R3) 및 제4 저항(R4) 각각은 병렬, 직렬 또는 직병렬 연결된 복수의 저항들 및 상기 저항들의 연결을 제어하기 위한 트랜지스터들로 구현될 수 있다.

도 24는 동작 모드에 따른 도 21의 데이터 출력 버퍼의 저항 값을 나타내는 도면이다.

도 21 내지 도 24를 참조하면, 데이터 출력 버퍼(1100, 1100a, 1100b)는 독출 모드에서 드라이버 동작을 수행하고, 약 40 Ω의 저항 값을 가지는 드라이버 저항을 가질 수 있다. 데이터 출력 버퍼(1100, 1100a, 1100b)는 기입 모드에서 약 120 Ω의 저항 값을 가지는 종단 저항을 제공하는 터미네이션 동작을 수행할 수 있다. 또한, 데이터 출력 버퍼(1100, 1100a, 1100b)는 일반 모드에서 약 60 Ω의 저항 값을 가지는 종단 저항을 제공하는 터미네이션 동작을 수행할 수 있다.

도 24에는 상기 독출 모드에서 약 40 Ω의 저항 값을 가지는 드라이버 저항이 제공되고, 상기 기입 모드에서 약 120 Ω의 저항 값을 가지는 종단 저항이 제공되며, 상기 일반 모드에서 약 60 Ω의 저항 값을 가지는 종단 저항이 제공되는 예가 도시되어 있으나, 실시예에 따라, 상기 독출 모드에서의 드라이버 저항, 상기 기입 모드에서의 종단 저항 및 상기 일반 모드에서의 종단 저항의 저항 값들은 모드 레지스터 셋에 의해 조절될 수 있다.

도 25는 본 발명의 일 실시예에 따른 도 21의 데이터 출력 버퍼의 구동 방법을 나타내는 순서도이다.

도 21 및 도 25를 참조하면, 출력 인에이블 신호(DOEN)가 활성화된 경우(단계 S1210: YES), 데이터 출력 버퍼(1100)는 드라이버 동작을 수행한다(단계 S1220). 제어부(1110)는 활성화된 출력 인에이블 신호(DOEN)에 응답하여 반전 독출 데이터(DOUTB)를 출력하고, 구동부(1120)는 반전 독출 데이터(DOUTB)에 응답하여 상기 드라이버 동작을 수행할 수 있다.

출력 인에이블 신호(DOEN)가 비활성화된 경우(단계 S1210: NO), 데이터 출력 버퍼(1100)는 터미네이션 동작을 수행한다(단계 S1230). 제어부(1110)는 비활성화된 출력 인에이블 신호(DOEN)에 응답하여 스위칭 신호(SWS)를 출력하고, 구동부(1120)는 스위칭 신호(SWS)에 응답하여 상기 터미네이션 동작을 수행할 수 있다.

데이터 출력 버퍼(1100)가 터미네이션 동작을 수행할 때, 데이터 출력 버퍼(1100)는 비동기 제어 신호(ACS)에 응답하여 종단 저항의 저항 값을 조절한다(단계 S1240). 예를 들어, 일반 모드에서 비동기 제어 신호(ACS)가 비활성화된 경우, 데이터 출력 버퍼(1100)는 약 60 Ω의 저항 값을 가지는 일반 종단 저항을 제공하는 일반 터미네이션 동작을 수행할 수 있다. 기입 모드에서 비동기 제어 신호(ACS)가 활성화된 경우, 데이터 출력 버퍼(1100)는 약 120 Ω의 저항 값을 가지는 기입 종단 저항을 제공하는 기입 터미네이션 동작을 수행할 수 있다.

데이터 출력 버퍼(1100)는 출력 인에이블 신호(DOEN)의 로직 레벨에 따라 드라이버 동작 수행 여부를 우선 결정하고, 비동기 제어 신호(ACS)의 로직 레벨에 따라 상기 기입 터미네이션 동작 수행 여부를 결정할 수 있다. 이에 따라, 데이터 출력 버퍼(1100)는 상기 드라이버 동작, 상기 기입 터미네이션 동작, 및 상기 일반 터미네이션 동작의 우선 순위로 구동될 수 있다.

도 26은 도 21의 데이터 출력 버퍼의 동작을 설명하기 위한 타이밍도이다.

도 26는 데이터 출력 버퍼를 포함하는 반도체 메모리 장치가 독출 동작을 수행한 후 기입 동작을 수행할 때의 예가 도시되어 있다. 도 26에서, CMD는 메모리 컨트롤러로부터 반도체 메모리 장치로 전송되는 커맨드 신호를 나타내고, DOEN는 출력 인에이블 신호를 나타내며, ACS는 비동기 제어 신호를 나타내고, R_DQ는 데이터 전송선에 제공되는 저항을 나타내며, DQ는 상기 데이터 전송선을 통하여 전송되는 데이터를 나타낸다.

도 21 및 도 26을 참조하면, 반도체 메모리 장치가 메모리 컨트롤러로부터 독출 커맨드(RD)를 수신하면, 상기 반도체 메모리 장치는 독출 레이턴시(RL) 후 상기 메모리 컨트롤러에 데이터 전송선을 통하여 독출 데이터(RDD)를 전송할 수 있다. 상기 반도체 메모리 장치는 상기 데이터 전송선을 통하여 독출 데이터(RDD)를 전송하는 동안 출력 인에이블 신호(DOEN)를 로직 하이 레벨로 활성화할 수 있다. 데이터 출력 버퍼(1100)는 출력 인에이블 신호(DOEN)에 응답하여 약 40 Ω의 저항 값을 가지는 드라이버 저항을 가지고 드라이버 동작을 수행할 수 있다.

상기 메모리 컨트롤러는 상기 반도체 메모리 장치에 기입 커맨드(WR)를 전송하고, 기입 레이턴시(WL) 후 상기 데이터 전송선을 통하여 기입 데이터(WRD)를 전송할 수 있다. 상기 반도체 메모리 장치는, 종단 저항(R_DQ)이 기입 데이터(WRD)의 전송 시작 시점으로부터 제1 마진(M1) 전에 약 120 Ω의 저항 값을 가지고, 기입 데이터(WRD)의 전송 종료 시점으로부터 제2 마진(M2) 후에 약 60 Ω의 저항 값을 가지도록, 비동기 제어 신호(ACS)를 기입 데이터(WRD)의 전송 시점을 기준으로 일정한 시점에 활성화시킬 수 있다. 예를 들어, 제1 마진(M1)은 2 클록 사이클에 상응하고, 제2 마진(M2)은 1 클록 사이클에 상응할 수 있다. 데이터 출력 버퍼(1100)는 비동기 제어 신호(ACS)에 응답하여 상기 데이터 전송선에 약 120 Ω의 저항 값을 가지고 기입 데이터(WRD)의 전송 시점을 기준으로 일정한 마진을 가지는 기입 종단 저항을 제공할 수 있다.

도 27은 본 발명의 일 실시예에 따른 도 21의 데이터 출력 버퍼를 포함하는 반도체 메모리 장치를 나타내는 블록도이다.

도 27을 참조하면, 반도체 메모리 장치(1300)는 메모리 코어(1310), 데이터 출력 버퍼(1100), 데이터 입력 버퍼(1320), ODT 버퍼(1340), 커맨드 디코더(1350) 및 레이턴시 회로(1355)를 포함한다.

메모리 코어(1310)는 데이터 입력 버퍼(1320)로부터 제공된 기입 데이터를 저장하고, 독출 데이터를 생성하여 데이터 출력 버퍼(1100)에 제공한다. 데이터 출력 버퍼(1100) 및 데이터 입력 버퍼(1320)는 외부 데이터 입/출력 핀(210)에 연결된다. 데이터 출력 버퍼(1100)는 메모리 컨트롤러에 데이터 입/출력 핀(210)을 통하여 상기 독출 데이터를 전송하고, 데이터 입력 버퍼(1320)는 상기 메모리 컨트롤러로부터 데이터 입/출력 핀(210)을 통하여 상기 기입 데이터를 수신할 수 있다.

커맨드 디코더(1350)는 상기 메모리 컨트롤러로부터 커맨드 핀(230)을 통하여 수신된 커맨드 신호(CMD)를 디코딩하여 커맨드 신호(CMD)에 상응하는 제어 신호를 생성할 수 있다. 커맨드 디코더(1350)는 독출 커맨드에 응답하여 독출 모드 신호(RDMS)를 생성할 수 있다. 레이턴시 회로(1355)는 커맨드 디코더(1350)로부터 수신된 독출 모드 신호(RDMS)를 동기화하여 데이터 입/출력 핀(210)을 통하여 상기 독출 데이터가 전송되는 동안 로직 하이 레벨을 가지는 출력 인에이블 신호(DOEN)를 생성할 수 있다. 데이터 출력 버퍼(1100)는 레이턴시 회로(1355)로부터 수신된 출력 인에이블 신호(DOEN)에 응답하여 드라이버 동작을 수행할 수 있다.

ODT 버퍼(1340)는 상기 메모리 컨트롤러로부터 ODT 핀(220)을 통하여 비동기 제어 신호(ACS)를 수신하고, 비동기 제어 신호(ACS)를 버퍼링하여 데이터 출력 버퍼(1100)에 제공할 수 있다. 데이터 출력 버퍼(1100)는 ODT 버퍼(1340)로부터 수신된 비동기 제어 신호(ACS)에 응답하여 종단 저항의 저항 값을 조절할 수 있다.

반도체 메모리 장치(1300)는 상기 메모리 컨트롤러로부터 상기 종단 전항을 인에이블 시키기 위한 ODT 인에이블 신호를 수신하지 않고, 데이터 출력 버퍼(1100)가 상기 드라이버 동작을 수행하지 않는 한, 데이터 출력 버퍼(1100)가 터미네이션 동작을 수행하도록 제어할 수 있다. 또한, 반도체 메모리 장치(1300)는, 데이터 출력 버퍼(1100)의 터미네이션 동작이 비동기 제어 신호(ACS)에 의해 제어되므로, 상기 터미네이션 동작을 인에이블 또는 제어하기 위하여 클록 동기 회로를 인에이블 시킬 필요가 없고, 일반 모드 및 기입 모드에서 상기 클록 동기 회로를 오프시킬 수 있다.

도 28은 도 8의 ODT 트레이닝 방법을 수행하는 도 27의 반도체 메모리 장치의 일부를 나타내는 블록도이다.

도 28을 참조하면, 반도체 메모리 장치(1300a)는 ODT 버퍼(1340), 비동기 지연부(1345), DQS 버퍼(1360), 비교부(1370) 및 데이터 출력 버퍼(1100)를 포함한다.

ODT 버퍼(1340)는 메모리 컨트롤러로부터 ODT 핀(220)을 통하여 비동기 제어 신호(ACS)를 수신한다. ODT 버퍼(1340)는 수신된 비동기 제어 신호(ACS)를 버퍼링하여 비동기 지연부(1345) 및 비교부(1370)에 제공할 수 있다. 비동기 제어 신호(ACS)는 비동기 지연부(1345)에 의해 지연되어 데이터 출력 버퍼(1100)에 인가될 수 있다. 비동기 지연부(1345)는 ODT 버퍼(1340)로부터 출력된 비동기 제어 신호(ACS)의 전압 레벨을 유지하기 위한 리피터를 포함할 수 있다.

상기 메모리 컨트롤러는 기입 종단 저항이 제공되기를 원하는 시점에 기준 신호(REF)를 송신할 수 있다. DQS 버퍼(1360)는 상기 메모리 컨트롤러로부터 DQS 핀(260)을 통하여 기준 신호(REF)를 수신한다. DQS 버퍼(1360)는 수신된 기준 신호(REF)를 버퍼링하여 비교부(1370)에 제공할 수 있다.

비교부(1370)는 복제 지연부(1371) 및 위상 검출기(1372)를 포함한다. 복제 지연부(1371)는 ODT 버퍼(1340)로부터 비동기 제어 신호(ACS)를 수신한다. 복제 지연부(1371)는 비동기 지연부(1345)에 의한 지연 시간 및 DQS 버퍼(1360)의 구동 시간만큼 비동기 제어 신호(ACS)를 지연시킬 수 있다. 이에 따라, 복제 지연부(1371)는 비동기 제어 신호(ACS)가 데이터 출력 버퍼(1100)에 인가되는 시점으로부터 DQS 버퍼(1360)의 구동 시간만큼 지연된 비동기 제어 신호(ACS)를 위상 검출기(1372)에 제공할 수 있다.

위상 검출기(1372)는 데이터 출력 버퍼(1100)에 인가되는 시점으로부터 DQS 버퍼(1360)의 구동 시간만큼 지연된 비동기 제어 신호(ACS), 및 DQS 버퍼(1360)에 인가되는 시점으로부터 DQS 버퍼(1360)의 구동 시간만큼 지연된 기준 신호(REF)를 수신한다. 이에 따라, 비동기 제어 신호(ACS)가 데이터 출력 버퍼(1100)에 인가되는 시점과 및 지연된 기준 신호(REF)가 DQS 버퍼(1360)에 인가되는 시점이 비교될 수 있다. 위상 검출기(1372)는 수신된 비동기 제어 신호(ACS)의 위상과 수신된 기준 신호(REF)의 위상을 비교하여 비교 결과 신호(UP/DN)를 생성할 수 있다. 이에 따라, 비교 결과 신호(UP/DN)는 상기 원하는 시점을 기준으로 비동기 제어 신호(ACS)가 데이터 출력 버퍼(1100)에 인가되는 시점이 앞서는지 또는 뒤쳐지는지를 나타낼 수 있다. 비교 결과 신호(UP/DN)는 데이터 입출력 핀(210a)을 통하여 상기 메모리 컨트롤러에 송신된다.

상기 메모리 컨트롤러는 비교 결과 신호(UP/DN)에 기초하여 비동기 제어 신호(ACS)의 송신 시점을 조절할 수 있다. 상기 메모리 컨트롤러가 비동기 제어 신호(ACS)의 상기 송신 시점을 조절함으로써, 반도체 메모리 장치(1300a)는 기입 커맨드가 수신된 시점의 기입 레이턴시 후로부터 일정 마진 전에 상기 기입 종단 저항을 제공할 수 있다. 이에 따라, 반도체 메모리 장치(1300a)는 PVT 변화에도 불구하고 원하는 시점에 상기 기입 종단 저항을 제공할 수 있다.

도 29는 도 12의 ODT 트레이닝 방법을 수행하는 도 27의 반도체 메모리 장치의 일부를 나타내는 블록도이다.

도 29를 참조하면, 반도체 메모리 장치(1300b)는 ODT 버퍼(1340), 비동기 지연부(1345), DQS 버퍼(1360), 비교부(1370), 가변 지연부(1380) 및 ODT 회로(1100)를 포함한다. 비동기 제어 신호(ACS)는 가변 지연부(1380) 및 비동기 지연부(1345)에 의해 지연되어 데이터 출력 버퍼(1100)에 인가될 수 있다.

비교부(1370)는 복제 지연부(1371) 및 위상 검출기(1372)를 포함한다. 복제 지연부(1371)는 가변 지연부(1380)로부터 비동기 제어 신호(ACS)를 수신한다. 복제 지연부(1371)는 비동기 지연부(1345)에 의한 지연 시간 및 DQS 버퍼(1360)의 구동 시간만큼 비동기 제어 신호(ACS)를 지연시킬 수 있다. 이에 따라, 복제 지연부(1371)는 비동기 제어 신호(ACS)가 데이터 출력 버퍼(1100)에 인가되는 시점으로부터 DQS 버퍼(1360)의 구동 시간만큼 지연된 비동기 제어 신호(ACS)를 위상 검출기(1372)에 제공할 수 있다.

위상 검출기(1372)는 데이터 출력 버퍼(1100)에 인가되는 시점으로부터 DQS 버퍼(1360)의 구동 시간만큼 지연된 비동기 제어 신호(ACS), 및 DQS 버퍼(1360)에 인가되는 시점으로부터 DQS 버퍼(1360)의 구동 시간만큼 지연된 기준 신호(REF)를 수신한다. 이에 따라, 비동기 제어 신호(ACS)가 데이터 출력 버퍼(1100)에 인가되는 시점과 및 지연된 기준 신호(REF)가 DQS 버퍼(1360)에 인가되는 시점이 비교될 수 있다. 위상 검출기(1372)는 수신된 비동기 제어 신호(ACS)의 위상과 수신된 기준 신호(REF)의 위상을 비교하여 비교 결과 신호(UP/DN)를 생성할 수 있다. 이에 따라, 비교 결과 신호(UP/DN)는 상기 원하는 시점을 기준으로 비동기 제어 신호(ACS)가 데이터 출력 버퍼(1100)에 인가되는 시점이 앞서는지 또는 뒤쳐지는지를 나타낼 수 있다.

가변 지연부(1380)는 비교 결과 신호(UP/DN)를 수신하고, 비교 결과 신호(UP/DN)에 기초하여 비동기 제어 신호(ACS)의 지연 시간을 조절할 수 있다. 가변 지연부(1380)가 비동기 제어 신호(ACS)의 지연 시간을 조절함으로써, 반도체 메모리 장치(1300b)는 기입 커맨드가 수신된 시점의 기입 레이턴시 후로부터 일정 마진 전에 상기 기입 종단 저항을 제공할 수 있다. 이에 따라, 반도체 메모리 장치(1300b)는 PVT 변화에도 불구하고 원하는 시점에 상기 기입 종단 저항을 제공할 수 있다.

도 30은 본 발명의 다른 실시예에 따른 도 21의 데이터 출력 버퍼를 포함하는 반도체 메모리 장치를 나타내는 블록도이다.

도 30을 참조하면, 반도체 메모리 장치(1400)는 메모리 코어(1410), 데이터 출력 버퍼(1100), 데이터 입력 버퍼(1420), 커맨드 디코더(1440), 레이턴시 회로(1445) 및 펄스 생성기(1450)를 포함한다.

메모리 코어(1410)는 데이터 입력 버퍼(1420)로부터 제공된 기입 데이터를 저장하고, 독출 데이터를 생성하여 데이터 출력 버퍼(1100)에 제공한다. 데이터 출력 버퍼(1100) 및 데이터 입력 버퍼(1420)는 외부 데이터 입/출력 핀(210)에 연결된다. 데이터 출력 버퍼(1100)는 메모리 컨트롤러에 데이터 입/출력 핀(210)을 통하여 상기 독출 데이터를 전송하고, 데이터 입력 버퍼(1420)는 상기 메모리 컨트롤러로부터 데이터 입/출력 핀(210)을 통하여 상기 기입 데이터를 수신할 수 있다.

커맨드 디코더(1440)는 상기 메모리 컨트롤러로부터 커맨드 핀(230)을 통하여 수신된 커맨드 신호(CMD)를 디코딩하여 커맨드 신호(CMD)에 상응하는 제어 신호를 생성할 수 있다. 커맨드 디코더(1440)는 독출 커맨드에 응답하여 독출 모드 신호(RDMS)를 생성할 수 있다. 레이턴시 회로(1355)는 커맨드 디코더(1350)로부터 수신된 독출 모드 신호(RDMS)를 동기화하여 데이터 입/출력 핀(210)을 통하여 상기 독출 데이터가 전송되는 동안 로직 하이 레벨을 가지는 출력 인에이블 신호(DOEN)를 생성할 수 있다. 데이터 출력 버퍼(1100)는 레이턴시 회로(1355)로부터 수신된 출력 인에이블 신호(DOEN)에 응답하여 드라이버 동작을 수행할 수 있다.

커맨드 디코더(1440)는 기입 커맨드에 응답하여 기입 모드 신호(WDMS)를 생성할 수 있다. 펄스 생성기(1450)는 기입 모드 신호(WDMS)에 응답하여 외부 클록 신호에 동기되지 않은 비동기 제어 신호(ACS)를 생성할 수 있다. 펄스 생성기(1450)는 소정의 시간 동안 로직 하이 레벨을 가지는 펄스 형태의 비동기 제어 신호(ACS)를 생성할 수 있다. 펄스 생성기(1450)는 커맨드 디코더(1440)의 외부에 위치하거나, 커맨드 디코더(1440)에 포함될 수 있다. 데이터 출력 버퍼(1100)는 펄스 생성기(1450)로부터 수신된 비동기 제어 신호(ACS)에 응답하여 종단 저항의 저항 값을 조절할 수 있다.

비동기 제어 신호(ACS)가 상기 기입 커맨드에 기초하여 커맨드 디코더(1440) 및 펄스 생성기(1450)에 의해 생성되므로, 반도체 메모리 장치(1400)는 상기 메모리 컨트롤러로부터 비동기 제어 신호(ACS)를 수신하지 않을 수 있고, ODT 핀 또는 ODT 인에이블 핀 없이 구현될 수 있다. 이에 따라, 반도체 메모리 장치(1400)의 외부 핀의 수가 감소될 수 있다. 또한, 커맨드 디코더(1440) 및 펄스 생성기(1450)에 의해 생성된 비동기 제어 신호(ACS)는 외부 클록 신호에 동기되지 않으므로, 반도체 메모리 장치(1400)는 일반 모드 및 기입 모드에서 클록 동기 회로를 오프시킬 수 있다. 이에 따라, 반도체 메모리 장치(1400)는 전력 소모를 감소시킬 수 있다.

도 31은 도 18의 ODT 트레이닝 방법을 수행하는 도 30의 반도체 메모리 장치의 일부를 나타내는 블록도이다.

도 31을 참조하면, 반도체 메모리 장치(1400a)는 커맨드 디코더(1440), 펄스 생성기(1450), 비동기 지연부(1445), DQS 버퍼(1460), 비교부(1470), 가변 지연부(1480) 및 데이터 출력 버퍼(1100)를 포함한다. 커맨드 디코더(1440)는 메모리 컨트롤러로부터 커맨드 핀(230)을 통하여 기입 커맨드(WR)를 수신하고, 기입 커맨드(WR)에 응답하여 기입 모드 신호(WDMS)를 생성할 수 있다. 펄스 생성기(1450)는 기입 모드 신호(WDMS)에 응답하여 비동기 제어 신호(ACS)를 생성할 수 있다. 비동기 제어 신호(ACS)는 가변 지연부(1480) 및 비동기 지연부(1445)에 의해 지연되어 데이터 출력 버퍼(1100)에 인가될 수 있다.

상기 메모리 컨트롤러는 기입 종단 저항이 제공되기를 원하는 시점에 기준 신호(REF)를 송신할 수 있다. DQS 버퍼(1460)는 상기 메모리 컨트롤러로부터 DQS 핀(260)을 통하여 기준 신호(REF)를 수신한다. DQS 버퍼(1460)는 수신된 기준 신호(REF)를 버퍼링하여 비교부(1470)에 제공할 수 있다.

비교부(1470)는 복제 지연부(1471) 및 위상 검출기(1472)를 포함한다. 복제 지연부(1471)는 가변 지연부(1480)로부터 비동기 제어 신호(ACS)를 수신한다. 복제 지연부(1471)는 비동기 지연부(1445)에 의한 지연 시간 및 DQS 버퍼(1460)의 구동 시간만큼 비동기 제어 신호(ACS)를 지연시킬 수 있다. 이에 따라, 복제 지연부(1471)는 비동기 제어 신호(ACS)가 데이터 출력 버퍼(1100)에 인가되는 시점으로부터 DQS 버퍼(1460)의 구동 시간만큼 지연된 비동기 제어 신호(ACS)를 위상 검출기(1472)에 제공할 수 있다.

위상 검출기(1472)는 데이터 출력 버퍼(1100)에 인가되는 시점으로부터 DQS 버퍼(1460)의 구동 시간만큼 지연된 비동기 제어 신호(ACS), 및 DQS 버퍼(1460)에 인가되는 시점으로부터 DQS 버퍼(1460)의 구동 시간만큼 지연된 기준 신호(REF)를 수신한다. 위상 검출기(1472)는 상기 원하는 시점을 기준으로 비동기 제어 신호(ACS)가 데이터 출력 버퍼(1100)에 인가되는 시점이 앞서는지 또는 뒤쳐지는지를 나타내는 비교 결과 신호(UP/DN)를 생성할 수 있다.

가변 지연부(1480)는 비교 결과 신호(UP/DN)를 수신하고, 비교 결과 신호(UP/DN)에 기초하여 비동기 제어 신호(ACS)의 지연 시간을 조절할 수 있다. 가변 지연부(1480)가 비동기 제어 신호(ACS)의 지연 시간을 조절함으로써, 반도체 메모리 장치(1400a)는 기입 커맨드가 수신된 시점의 기입 레이턴시 후로부터 일정 마진 전에 상기 기입 종단 저항을 제공할 수 있다. 이에 따라, 반도체 메모리 장치(1400a)는 PVT 변화에도 불구하고 원하는 시점에 상기 기입 종단 저항을 제공할 수 있다.

도 32는 본 발명의 일 실시예에 따른 메모리 모듈을 나타내는 블록도이다.

도 32를 참조하면, 메모리 모듈(1500)은 제1 메모리 랭크(1510) 및 제2 메모리 랭크(1520)를 포함한다.

제1 메모리 랭크(1510) 및 제2 메모리 랭크(1520)는 제1 칩 선택 신호(CS1) 및 제2 칩 선택 신호(CS2)를 각각 수신하고, 제1 칩 선택 신호(CS1) 및 제2 칩 선택 신호(CS2)에 응답하여 선택적으로 구동될 수 있다.

여기서는 하나의 랭크에 하나의 칩 선택 신호(CS)가 인가되는 것을 그 예로 하였으나, 복수 개의 칩 선택 신호가 하나의 랭크에 인가될 수 있다. 또한, 이러한 칩 선택 신호(CS)는 메모리 컨트롤러로부터 직접 인가될 수도 있고, 버퍼를 통해 생성 또는 선택될 수도 있다.

제1 메모리 랭크(1510) 및 제2 메모리 랭크(1520)는 메모리 모듈(1500)의 동일한 면에 배치될 수 있고, 서로 다른 면에 배치될 수 있다. 도 32에는 두개의 메모리 랭크들(1510, 1520)을 포함하는 메모리 모듈(1500)이 도시되어 있으나, 메모리 모듈(1500)은 하나 이상의 메모리 랭크를 포함할 수 있다.

제1 메모리 랭크(1510) 및 제2 메모리 랭크(1520) 각각은 복수의 반도체 메모리 장치들을 포함할 수 있다. 상기 복수의 반도체 메모리 장치들은 메모리 컨트롤러로부터 ODT 핀을 통하여 비동기 제어 신호를 수신하는 도 6의 반도체 메모리 장치(400) 또는 도 27의 반도체 메모리 장치(1300)일 수 있다.

제1 메모리 랭크(1510) 및 제2 메모리 랭크(1520)는 메모리 컨트롤러로부터 전송된 비동기 제어 신호를 동일한 전송선을 통하여 수신한다. 이에 따라, 메모리 모듈(1500)을 포함하는 메모리 시스템에서, 상기 비동기 제어 신호를 위한 전송선의 수가 감소될 수 있다.

도 33은 동작 모드에 따른 도 32의 메모리 모듈에 포함된 메모리 랭크의 저항 값을 나타내는 도면이다.

도 32 및 도 33을 참조하면, 제1 메모리 랭크(1510)가 독출 동작을 수행할 때, 제1 메모리 랭크(1510)는 약 40 Ω의 저항 값을 가지는 드라이버 저항을 제공하고, 제2 메모리 랭크(1520)는 약 60 Ω의 저항 값을 가지는 일반 종단 저항을 제공할 수 있다. 제2 메모리 랭크(1520)가 독출 동작을 수행할 때, 제1 메모리 랭크(1510)는 약 60 Ω의 저항 값을 가지는 일반 종단 저항을 제공하고, 제2 메모리 랭크(1520)는 약 40 Ω의 저항 값을 가지는 드라이버 저항을 제공할 수 있다.

제1 메모리 랭크(1510) 또는 제2 메모리 랭크(1520)가 기입 동작을 수행할 때, 제1 메모리 랭크(1510) 및 제2 메모리 랭크(1520)는 동일한 전송선을 통하여 동일한 비동기 제어 신호를 수신하므로, 제1 메모리 랭크(1510) 및 제2 메모리 랭크(1520)는 약 120 Ω의 저항 값을 가지는 기입 종단 저항을 제공할 수 있다.

제1 메모리 랭크(1510) 및 제2 메모리 랭크(1520)가 독출 동작 및 기입 동작을 수행하지 않을 때, 제1 메모리 랭크(1510) 및 제2 메모리 랭크(1520)는 약 60 Ω의 저항 값을 가지는 일반 종단 저항을 제공할 수 있다.

도 34는 본 발명의 다른 실시예에 따른 메모리 모듈을 나타내는 블록도이다.

도 34를 참조하면, 메모리 모듈(1600)은 제1 메모리 랭크(1610) 및 제2 메모리 랭크(1620)를 포함한다.

제1 메모리 랭크(1610) 및 제2 메모리 랭크(1620)는 제1 칩 선택 신호(CS1) 및 제2 칩 선택 신호(CS2)를 각각 수신하고, 제1 칩 선택 신호(CS1) 및 제2 칩 선택 신호(CS2)에 응답하여 선택적으로 구동될 수 있다.

제1 메모리 랭크(1610) 및 제2 메모리 랭크(1620) 각각은 복수의 반도체 메모리 장치들을 포함할 수 있다. 상기 복수의 반도체 메모리 장치들은 메모리 컨트롤러로부터 수신된 기입 커맨드에 기초하여 비동기 제어 신호를 생성하는 도 15의 반도체 메모리 장치(900) 또는 도 30의 반도체 메모리 장치(1400)일 수 있다.

제1 메모리 랭크(1610) 및 제2 메모리 랭크(1620)는 상기 기입 커맨드에 기초하여 상기 비동기 제어 신호를 생성하므로, ODT 핀 또는 ODT 인에이블 핀을 가지지 않는다. 이에 따라, 메모리 모듈(1600)을 포함하는 메모리 시스템에서, 전송선의 수가 감소될 수 있다.

도 35은 동작 모드에 따른 도 34의 메모리 모듈에 포함된 메모리 랭크의 저항 값을 나타내는 도면이다.

도 34 및 도 35를 참조하면, 제1 메모리 랭크(1610)가 독출 동작을 수행할 때, 제1 메모리 랭크(1610)는 약 40 Ω의 저항 값을 가지는 드라이버 저항을 제공하고, 제2 메모리 랭크(1620)는 약 60 Ω의 저항 값을 가지는 일반 종단 저항을 제공할 수 있다. 제2 메모리 랭크(1620)가 독출 동작을 수행할 때, 제1 메모리 랭크(1610)는 약 60 Ω의 저항 값을 가지는 일반 종단 저항을 제공하고, 제2 메모리 랭크(1620)는 약 40 Ω의 저항 값을 가지는 드라이버 저항을 제공할 수 있다.

제1 메모리 랭크(1610)가 기입 동작을 수행할 때, 제1 메모리 랭크(1610)는 약 120 Ω의 저항 값을 가지는 기입 종단 저항을 제공하고, 제2 메모리 랭크(1620)는 약 60 Ω의 저항 값을 가지는 일반 종단 저항을 제공할 수 있다. 제2 메모리 랭크(1620)가 기입 동작을 수행할 때, 제1 메모리 랭크(1610)는 약 60 Ω의 저항 값을 가지는 일반 종단 저항을 제공하고, 제2 메모리 랭크(1620)는 약 120 Ω의 저항 값을 가지는 기입 종단 저항을 제공할 수 있다.

제1 메모리 랭크(1610) 및 제2 메모리 랭크(1620)가 독출 동작 및 기입 동작을 수행하지 않을 때, 제1 메모리 랭크(1610) 및 제2 메모리 랭크(1620)는 약 60 Ω의 저항 값을 가지는 일반 종단 저항을 제공할 수 있다.

도 36a 내지 도 36f는 본 발명의 실시예들에 따른 메모리 모듈의 예들을 나타내는 도면이다.

도 36a를 참조하면, 메모리 모듈(1700a)은 UDIMM(Unbuffered Dual In-line Memory Module)일 수 있다. 메모리 모듈(1700a)은 데이터 전송선들(DQ)에 ODT를 제공하는 복수의 반도체 메모리 장치들을 포함할 수 있다. 상기 반도체 메모리 장치들은 데이터 전송선들(DQ)에 각각 연결될 수 있다. 또한, 상기 반도체 메모리 장치들은 커맨드/어드레스 전송선들(CA)에 트리 구조로 연결될 수 있다. 일 실시예에서, 데이터 전송 및 커맨드/어드레스 전송에 있어서, 메모리 컨트롤러 또는 메모리 모듈 내의 소정의 전원 전압으로부터 기준 데이터 전압 및 기준 커맨드/어드레스 전압을 이용하는 의사-차동 시그널링(pseudo-differential signaling)이 활용될 수 있다.

도 36b를 참조하면, 메모리 모듈(1700b)은 UDIMM일 수 있다. 메모리 모듈(1700b)은 데이터 전송선들(DQ)에 ODT를 제공하는 복수의 반도체 메모리 장치들, 및 커맨드/어드레스 전송선들(CA)의 일단에 연결된 모듈 종단 저항부(1732b)를 포함할 수 있다. 커맨드/어드레스 전송선들(CA)은 상기 반도체 메모리 장치들과 플라이-바이 데이지-체인 방식(fly-by daisy-chain topology)으로 연결될 수 있다. 메모리 모듈(1700b)에서는 독출/기입 레벨링(read/write leveling)이 수행될 수 있다.

도 36c를 참조하면, 메모리 모듈(1700c)은 RDIMM(Registered Dual In-line Memory Module)일 수 있다. 메모리 모듈(1700c)은 데이터 전송선들(DQ)에 ODT를 제공하는 복수의 반도체 메모리 장치들, 커맨드/어드레스 전송선들(CA)에 연결되고 상기 반도체 메모리 장치들에 커맨드/어드레스 신호를 제공하는 커맨드/어드레스 레지스터(1731c) 및 커맨드/어드레스 전송선들(CA)의 양단에 연결된 모듈 종단 저항부들(1732c, 1733c)을 포함할 수 있다. 커맨드/어드레스 레지스터(1731c)는 상기 반도체 메모리 장치들과 데이지-체인 방식으로 연결될 수 있다.

도 36d를 참조하면, 메모리 모듈(1700d)은 RDIMM일 수 있다. 메모리 모듈(1700d)은 데이터 전송선들(DQ)에 ODT를 제공하는 복수의 반도체 메모리 장치들, 커맨드/어드레스 전송선들(CA)에 연결되고 상기 반도체 메모리 장치들에 커맨드/어드레스 신호를 제공하는 커맨드/어드레스 레지스터(1731d) 및 커맨드/어드레스 전송선들(CA)의 일단에 연결된 모듈 종단 저항부(1732d)를 포함할 수 있다. 커맨드/어드레스 레지스터(1731d)는 상기 반도체 메모리 장치들과 플라이-바이 데이지-체인 방식으로 연결될 수 있다. 메모리 모듈(1700d)에서는 독출/기입 레벨링(read/write leveling)이 수행될 수 있다.

도 36e를 참조하면, 메모리 모듈(1700e)은 FBDIMM(Fully Buffered Dual In-line Memory Module)일 수 있다. 메모리 모듈(1700e)은 데이터 전송선들에 ODT를 제공하는 복수의 반도체 메모리 장치들, 및 메모리 컨트롤러로부터 고속의 패킷을 수신하고, 상기 패킷을 커맨드/어드레스 신호 및 데이터로 변환하여 상기 반도체 메모리 장치들에 제공하는 허브(1731e)를 포함할 수 있다. 예를 들어, 허브(1731e)는 AMB(Advanced Memory Buffer)일 수 있다.

도 36f를 참조하면, 메모리 모듈(1700f)은 LRDIMM(Load Reduced Dual In-line Memory Module)일 수 있다. 메모리 모듈(1700f)은 데이터 전송선들에 ODT를 제공하는 복수의 반도체 메모리 장치들, 및 메모리 컨트롤러로부터 복수의 신호선들을 통하여 커맨드/어드레스 신호 및 데이터를 수신하고, 상기 커맨드/어드레스 신호 및 상기 데이터를 버퍼링하여 상기 반도체 메모리 장치들에 제공하는 버퍼(1731f)를 포함할 수 있다. 버퍼(1731f)와 상기 복수의 반도체 메모리 장치들 사이의 데이터 전송선들은 포인트-투-포인트 방식으로 연결될 수 있다. 또한, 버퍼(1731f)와 상기 복수의 반도체 메모리 장치들 사이의 커맨드/어드레스 전송선들은 멀티-드롭 방식, 데이지-체인 방식, 또는 플라이-바이 데이지-체인 방식으로 연결될 수 있다. 버퍼(1731f)가 상기 커맨드/어드레스 신호 및 상기 데이터를 모두 버퍼링하므로, 메모리 컨트롤러는 버퍼(1731f)의 로드만을 구동함으로써 메모리 모듈(1700f)와 인터페이스 할 수 있다. 이에 따라, 메모리 모듈(1700f)은 보다 많은 수의 메모리 장치들 및 메모리 랭크들을 포함할 수 있고, 메모리 시스템은 보다 많은 수의 메모리 모듈들을 포함할 수 있다.

도 37은 본 발명의 일 실시예에 따른 메모리 시스템을 나타내는 도면이다.

도 37을 참조하면, 메모리 시스템(1800)은 메모리 컨트롤러(1810), 및 적어도 하나의 메모리 모듈(1820, 1830)을 포함한다.

제1 메모리 모듈(1820) 및 제2 메모리 모듈(1830)은 버스(1840)를 통하여 메모리 컨트롤러(1810)에 연결된다. 제1 메모리 모듈(1820) 및 제2 메모리 모듈(1830) 각각은 도 32의 메모리 모듈(1500), 도 34의 메모리 모듈(1600), 또는 도 36a 내지 도 36d의 메모리 모듈(1700a, 1700b, 1700c, 1700d, 1700e, 1700f)일 수 있다.

제1 메모리 모듈(1820)은 적어도 하나의 메모리 랭크(R1, R2)를 포함하고, 제2 메모리 모듈(1830)은 적어도 하나의 메모리 랭크(R3, R4)를 포함한다. 일 실시예에서, 메모리 랭크들(R1, R2, R3, R4)은 동일한 전송선을 통하여 데이터 및/또는 어드레스 신호를 송수신하는 멀티-드롭 방식으로 연결될 수 있다. 메모리 랭크들(R1, R2, R3, R4) 각각(즉, 메모리 랭크에 포함된 반도체 메모리 장치들 각각)은 데이터 전송선에 종단 저항을 제공함으로써, 신호 충실도를 향상시킬 수 있다. 일 실시예에서, 메모리 컨트롤러(1810)도 ODT를 수행할 수 있고, 전원 전압(VDDQ)과 전송선 사이에 연결된 풀-업 저항(RTT)을 이용하여 풀-업 터미네이션 동작을 수행할 수 있다.

도 38a 내지 도 39b는 동작 모드에 따른 도 37의 메모리 시스템에 포함된 메모리 랭크의 저항 값을 나타내는 도면이다.

도 38a 및 도 38b에는, 제1 메모리 모듈(1820) 및 제2 메모리 모듈(1830)로서 도 32의 메모리 모듈(1500)이 활용된 경우의 메모리 랭크들의 저항 값이 도시되어 있다. 또한, 도 38a에는 제2 메모리 모듈(1830)이 두 개의 메모리 랭크들을 포함하는 경우가 도시되어 있고, 도 38b에는 제2 메모리 모듈(1830)이 하나의 메모리 랭크를 포함하는 경우가 도시되어 있다.

도 37 및 도 38a를 참조하면, 제1 내지 제4 메모리 랭크들(R1, R2, R3, R4) 중 독출 동작을 수행하는 메모리 랭크는 약 40 Ω의 저항 값을 가지는 드라이버 저항을 제공하고, 나머지 메모리 랭크들 각각은 약 60 Ω의 저항 값을 가지는 일반 종단 저항을 제공할 수 있다. 제1 메모리 랭크(R1) 또는 제2 메모리 랭크(R2)가 기입 동작을 수행하면, 제1 및 제2 메모리 랭크들(R1, R2) 각각은 약 120 Ω의 저항 값을 가지는 기입 종단 저항을 제공하고, 제3 및 제4 메모리 랭크들(R3, R4) 각각은 약 60 Ω의 저항 값을 가지는 일반 종단 저항을 제공할 수 있다. 제3 메모리 랭크(R3) 또는 제4 메모리 랭크(R4)가 기입 동작을 수행하면, 제1 및 제2 메모리 랭크들(R1, R2) 각각은 약 60 Ω의 저항 값을 가지는 일반 종단 저항을 제공하고, 제3 및 제4 메모리 랭크들(R3, R4) 각각은 약 120 Ω의 저항 값을 가지는 기입 종단 저항을 제공할 수 있다. 제1 내지 제4 메모리 랭크들(R1, R2, R3, R4)이 독출 동작 및 기입 동작을 수행하지 않을 때, 제1 내지 제4 메모리 랭크들(R1, R2, R3, R4) 각각은 약 60 Ω의 저항 값을 가지는 일반 종단 저항을 제공할 수 있다.

도 37 및 도 38b를 참조하면, 제1 내지 제3 메모리 랭크들(R1, R2, R3) 중 독출 동작을 수행하는 메모리 랭크는 약 40 Ω의 저항 값을 가지는 드라이버 저항을 제공하고, 나머지 메모리 랭크들 각각은 약 60 Ω의 저항 값을 가지는 일반 종단 저항을 제공할 수 있다. 제1 메모리 랭크(R1) 또는 제2 메모리 랭크(R2)가 기입 동작을 수행하면, 제1 및 제2 메모리 랭크들(R1, R2) 각각은 약 120 Ω의 저항 값을 가지는 기입 종단 저항을 제공하고, 제3 메모리 랭크(R3)는 약 60 Ω의 저항 값을 가지는 일반 종단 저항을 제공할 수 있다. 제3 메모리 랭크(R3)가 기입 동작을 수행하면, 제1 및 제2 메모리 랭크들(R1, R2) 각각은 약 60 Ω의 저항 값을 가지는 일반 종단 저항을 제공하고, 제3 메모리 랭크(R3)는 약 120 Ω의 저항 값을 가지는 기입 종단 저항을 제공할 수 있다. 제1 내지 제3 메모리 랭크들(R1, R2, R3)이 독출 동작 및 기입 동작을 수행하지 않을 때, 제1 내지 제3 메모리 랭크들(R1, R2, R3) 각각은 약 60 Ω의 저항 값을 가지는 일반 종단 저항을 제공할 수 있다.

도 39a 및 도 39b에는, 제1 메모리 모듈(1820) 및 제2 메모리 모듈(1830)로서 도 34의 메모리 모듈(1600)이 활용된 경우의 메모리 랭크들의 저항 값이 도시되어 있다. 또한, 도 39a에는 제2 메모리 모듈(1830)이 두 개의 메모리 랭크들을 포함하는 경우가 도시되어 있고, 도 39b에는 제2 메모리 모듈(1830)이 하나의 메모리 랭크를 포함하는 경우가 도시되어 있다.

도 37 및 도 39a를 참조하면, 제1 내지 제4 메모리 랭크들(R1, R2, R3, R4) 중 독출 동작을 수행하는 메모리 랭크는 약 40 Ω의 저항 값을 가지는 드라이버 저항을 제공하고, 나머지 메모리 랭크들 각각은 약 60 Ω의 저항 값을 가지는 일반 종단 저항을 제공할 수 있다. 제1 내지 제4 메모리 랭크들(R1, R2, R3, R4) 중 기입 동작을 수행하는 메모리 랭크는 약 120 Ω의 저항 값을 가지는 기입 종단 저항을 제공하고, 나머지 메모리 랭크들 각각은 약 60 Ω의 저항 값을 가지는 일반 종단 저항을 제공할 수 있다. 제1 내지 제4 메모리 랭크들(R1, R2, R3, R4)이 독출 동작 및 기입 동작을 수행하지 않을 때, 제1 내지 제4 메모리 랭크들(R1, R2, R3, R4) 각각은 약 60 Ω의 저항 값을 가지는 일반 종단 저항을 제공할 수 있다.

도 37 및 도 39b를 참조하면, 제1 내지 제3 메모리 랭크들(R1, R2, R3) 중 독출 동작을 수행하는 메모리 랭크는 약 40 Ω의 저항 값을 가지는 드라이버 저항을 제공하고, 나머지 메모리 랭크들 각각은 약 60 Ω의 저항 값을 가지는 일반 종단 저항을 제공할 수 있다. 제1 내지 제3 메모리 랭크들(R1, R2, R3) 중 기입 동작을 수행하는 메모리 랭크는 약 120 Ω의 저항 값을 가지는 기입 종단 저항을 제공하고, 나머지 메모리 랭크들 각각은 약 60 Ω의 저항 값을 가지는 일반 종단 저항을 제공할 수 있다. 제1 내지 제3 메모리 랭크들(R1, R2, R3)이 독출 동작 및 기입 동작을 수행하지 않을 때, 제1 내지 제3 메모리 랭크들(R1, R2, R3) 각각은 약 60 Ω의 저항 값을 가지는 일반 종단 저항을 제공할 수 있다.

도 40은 본 발명의 실시예들에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 도면이다.

도 40을 참조하면, 컴퓨팅 시스템(1900)은 프로세서(1910), 시스템 컨트롤러(1920) 및 메모리 시스템(1800)을 포함한다. 컴퓨팅 시스템(1910)은 프로세서 버스(1930), 확장 버스(1940), 입력 장치(1950), 출력 장치(1960) 및 저장 장치(1970)을 더 포함할 수 있다. 메모리 시스템(1800)은 적어도 하나의 메모리 모듈(1820) 및 메모리 모듈(1820)을 제어하기 위한 메모리 컨트롤러(1810)를 포함한다. 메모리 컨트롤러(1810)는 시스템 컨트롤러(1920)에 포함될 수 있다.

프로세서(1910)는 특정 계산들 또는 태스크들을 실행하는 특정 소프트웨어를 실행하는 것과 같이 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(1910)는 마이크로프로세서 또는 중앙 처리 장치일 수 있다. 프로세서(1910)는 어드레스 버스, 제어 버스 및/또는 데이터 버스를 포함하는 프로세서 버스(1930)를 통하여 시스템 컨트롤러(1920)에 연결될 수 있다. 시스템 컨트롤러(1920)는 주변 구성요소 상호연결(peripheral component interconnect, PCI) 버스와 같은 확장 버스(1940)에 연결된다. 이에 따라, 프로세서(1910)는 시스템 컨트롤러(1920)를 통하여 키보드 또는 마우스와 같은 하나 이상의 입력 장치(1950), 프린터 또는 디스플레이 장치와 같은 하나 이상의 출력 장치(1960), 또는 하드 디스크 드라이브, 솔리드 스테이트 드라이브 또는 CD-ROM과 같은 하나 이상의 저장 장치(1970)를 제어할 수 있다.

메모리 컨트롤러(1810)는 프로세서(1910)에 의해 제공된 명령을 수행하도록 메모리 모듈(1820)을 제어할 수 있다. 메모리 모듈(1820)은 메모리 컨트롤러(1810)로부터 제공된 데이터를 저장하고, 저장된 데이터를 메모리 컨트롤러(1810)에 제공할 수 있다. 메모리 모듈(1820)은 복수의 반도체 메모리 장치들, 예를 들어, 동적 랜덤 액세스 메모리(dynamic random access memory, DRAM), 정적 랜덤 액세스 메모리(static random access memory, SRAM), 또는 비휘발성 메모리를 포함할 수 있다.

일 실시예에 따른 컴퓨팅 시스템(1900)은 데스크 톱 컴퓨터, 노트북 컴퓨터, 워크 스테이션, 핸드헬드 디바이스 등일 수 있다.

이와 같이, 본 발명의 실시예들에 따른 온 -다이 터미네이션 회로, 데이터 출력 버퍼, 반도체 메모리 장치, 메모리 모듈, 온-다이 터미네이션 회로의 구동 방법, 데이터 출력 버퍼의 구동 방법 및 온-다이 터미네이션 트레이닝 방법은 비동기적으로 제어되어 클록 동기 회로를 오프시킴으로써 전력 소모를 감소시킬 수 있고, 온-다이 터미네이션을 위한 레이턴시 회로 없이 구현될 수 있으며, 전송선의 수를 감소시킬 수 있다.

본 발명은 임의의 반도체 메모리 장치, 메모리 모듈 및 메모리 시스템에 유용하게 이용될 수 있다.

상기에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

100, 100a, 100b: 온-다이 터미네이션 회로
110, 110a, 110b: 스위칭 제어부
120, 120a, 120b: 종단 저항부
400, 400a, 400b, 900, 900a, 1300, 1300a, 1300b, 1400, 1400a: 반도체 메모리 장치
1500, 1700a, 1700b, 1700c, 1700d, 1820, 1830: 메모리 모듈
1100, 1100a, 1100b: 데이터 출력 버퍼
1110: 제어부 1120: 구동부

Claims

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데이터를 저장하고, 상기 저장된 데이터에 기초하여 독출 데이터를 생성하는 메모리 코어;
상기 메모리 코어로부터 제공된 상기 독출 데이터를 제1 외부 핀을 통하여 메모리 컨트롤러로 출력하는 데이터 출력 버퍼;
외부 클록 신호에 동기된 내부 클록 신호를 생성하는 클록 동기 회로; 및
상기 제1 외부 핀에 연결된 전송선에 종단 저항을 제공하고, 상기 외부 클록 신호 및 상기 내부 클록 신호에 동기되지 않은 비동기 제어 신호에 응답하여 상기 종단 저항의 저항 값을 조절하는 온-다이 터미네이션 회로를 포함하고,
상기 클록 동기 회로는, 상기 온-다이 터미네이션 회로가 상기 종단 저항을 제공하는 터미네이션 동작을 수행하는 동안 오프되고,
상기 클록 동기 회로는 지연 고정 루프 회로를 포함하고, 반도체 메모리 장치의 일반 모드 및 기입 모드에서 오프되는 반도체 메모리 장치.
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제4 항에 있어서,
상기 메모리 컨트롤러로부터 제2 외부 핀을 통하여 상기 비동기 제어 신호를 수신하는 제1 입력 버퍼를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
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데이터를 저장하고, 상기 저장된 데이터에 기초하여 독출 데이터를 생성하는 메모리 코어;
상기 메모리 코어로부터 제공된 상기 독출 데이터를 제1 외부 핀을 통하여 메모리 컨트롤러로 출력하는 데이터 출력 버퍼;
외부 클록 신호에 동기된 내부 클록 신호를 생성하는 클록 동기 회로;
상기 제1 외부 핀에 연결된 전송선에 종단 저항을 제공하고, 상기 외부 클록 신호 및 상기 내부 클록 신호에 동기되지 않은 비동기 제어 신호에 응답하여 상기 종단 저항의 저항 값을 조절하는 온-다이 터미네이션 회로;
상기 메모리 컨트롤러로부터 제2 외부 핀을 통하여 상기 비동기 제어 신호를 수신하는 제1 입력 버퍼;
트레이닝 구간 동안 상기 메모리 컨트롤러로부터 제3 외부 핀을 통하여 기준 신호를 수신하는 제2 입력 버퍼;
상기 제1 입력 버퍼로부터 출력된 상기 비동기 제어 신호를 상기 제2 입력 버퍼의 구동 시간 및 상기 제1 입력 버퍼로부터 상기 온-다이 터미네이션 회로까지의 상기 비동기 제어 신호의 전송 시간에 상응하는 지연 시간만큼 지연시키는 복제(replica) 지연부; 및
상기 제2 입력 버퍼로부터 출력된 상기 기준 신호의 위상과 상기 복제 지연부에 의해 지연된 상기 비동기 제어 신호의 위상을 비교하고, 비교 결과 신호를 제4 외부 핀을 통하여 상기 메모리 컨트롤러에 제공하는 위상 검출기를 포함하고,
상기 클록 동기 회로는, 상기 온-다이 터미네이션 회로가 상기 종단 저항을 제공하는 터미네이션 동작을 수행하는 동안 오프되는 반도체 메모리 장치.
제11 항에 있어서, 상기 비동기 제어 신호가 상기 제1 입력 버퍼에 인가되는 시점은 상기 비교 결과 신호에 기초하여 상기 메모리 컨트롤러에 의해 조절되는 것을 특징으로 하는 반도체 메모리 장치.
제11 항에 있어서,
상기 제1 입력 버퍼와 상기 온-다이 터미네이션 회로 사이에 연결되고, 상기 제1 입력 버퍼로부터 출력된 상기 비동기 제어 신호의 전압 레벨을 유지하기 위한 리피터를 더 포함하고,
상기 비동기 제어 신호의 전송 시간은 상기 리피터에 의한 지연 시간에 상응하는 것을 특징으로 하는 반도체 메모리 장치.
제11 항에 있어서, 상기 제1 외부 핀은 데이터 핀이고, 상기 제2 외부 핀은 ODT 핀이며, 상기 제3 외부 핀은 데이터 스트로브 핀이고, 상기 제4 외부 핀은 상기 데이터 핀인 것을 특징으로 하는 반도체 메모리 장치.
데이터를 저장하고, 상기 저장된 데이터에 기초하여 독출 데이터를 생성하는 메모리 코어;
상기 메모리 코어로부터 제공된 상기 독출 데이터를 제1 외부 핀을 통하여 메모리 컨트롤러로 출력하는 데이터 출력 버퍼;
외부 클록 신호에 동기된 내부 클록 신호를 생성하는 클록 동기 회로;
상기 제1 외부 핀에 연결된 전송선에 종단 저항을 제공하고, 상기 외부 클록 신호 및 상기 내부 클록 신호에 동기되지 않은 비동기 제어 신호에 응답하여 상기 종단 저항의 저항 값을 조절하는 온-다이 터미네이션 회로;
상기 메모리 컨트롤러로부터 제2 외부 핀을 통하여 상기 비동기 제어 신호를 수신하는 제1 입력 버퍼;
트레이닝 구간 동안 상기 메모리 컨트롤러로부터 제3 외부 핀을 통하여 기준 신호를 수신하는 제2 입력 버퍼;
상기 제1 입력 버퍼로부터 출력된 상기 비동기 제어 신호를 지연시키는 가변 지연부;
상기 가변 지연부로부터 출력된 상기 비동기 제어 신호를 상기 제2 입력 버퍼의 구동 시간 및 상기 가변 지연부로부터 상기 온-다이 터미네이션 회로까지의 상기 비동기 제어 신호의 전송 시간에 상응하는 지연 시간만큼 지연시키는 복제 지연부; 및
상기 제2 입력 버퍼로부터 출력된 상기 기준 신호의 위상과 상기 복제 지연부에 의해 지연된 상기 비동기 제어 신호의 위상을 비교하고, 비교 결과 신호를 상기 가변 지연부에 제공하는 위상 검출기를 포함하고,
상기 클록 동기 회로는, 상기 온-다이 터미네이션 회로가 상기 종단 저항을 제공하는 터미네이션 동작을 수행하는 동안 오프되는 반도체 메모리 장치.
제15 항에 있어서, 상기 가변 지연부는 상기 비교 결과 신호에 기초하여 상기 비동기 제어 신호의 지연 시간을 조절하는 것을 특징으로 하는 반도체 메모리 장치.
데이터를 저장하고, 상기 저장된 데이터에 기초하여 독출 데이터를 생성하는 메모리 코어;
상기 메모리 코어로부터 제공된 상기 독출 데이터를 제1 외부 핀을 통하여 메모리 컨트롤러로 출력하는 데이터 출력 버퍼;
외부 클록 신호에 동기된 내부 클록 신호를 생성하는 클록 동기 회로;
상기 제1 외부 핀에 연결된 전송선에 종단 저항을 제공하고, 상기 외부 클록 신호 및 상기 내부 클록 신호에 동기되지 않은 비동기 제어 신호에 응답하여 상기 종단 저항의 저항 값을 조절하는 온-다이 터미네이션 회로; 및
상기 메모리 컨트롤러로부터 제2 외부 핀을 통하여 기입 커맨드를 수신하고, 상기 기입 커맨드에 응답하여 상기 비동기 제어 신호를 생성하는 커맨드 디코더를 포함하고,
상기 클록 동기 회로는, 상기 온-다이 터미네이션 회로가 상기 종단 저항을 제공하는 터미네이션 동작을 수행하는 동안 오프되는 반도체 메모리 장치.