JP2013073651A - 半導体装置 - Google Patents

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Abstract

【課題】１つのコントローラに共通接続された複数の半導体装置のモードレジスタに個々の設定値を書き込む。
【解決手段】例えば、モードレジスタ設定信号ＭＲＳ１を活性化させるコマンドデコーダ８２と、モードレジスタ設定信号ＭＲＳ１を遅延させることによってモードレジスタ設定信号ＭＲＳ２を生成するレイテンシシフタ８３と、データ信号Ｄ０がローレベルである場合にはモードレジスタ設定信号ＭＲＳ２に基づいてモードレジスタ設定信号ＭＲＳ３を活性化させ、データ信号Ｄ０がハイレベルである場合にはモードレジスタ設定信号ＭＲＳ３を非活性状態に保持する論理ゲート回路Ｇ２，Ｇ３と、モードレジスタ設定信号ＭＲＳ３の活性化に応答してモード信号が設定されるモードレジスタ８４を備える。これにより、１つのコントローラに共通接続された複数の半導体装置のモードレジスタに個々の設定値を書き込める。
【選択図】図４

Description

本発明は半導体装置及びこれを備える情報処理システムに関し、特に、動作モードなどを設定するためのモードレジスタを備えた半導体装置及びこれを備える情報処理システムに関する。
ＤＲＡＭ（Dynamic Random Access Memory）に代表される半導体メモリデバイスには、その動作モードを設定するためのモードレジスタが備えられていることがある（特許文献１参照）。モードレジスタに設定される動作モードとしては、アディティブレイテンシ（ＡＬ）、ＣＡＳレイテンシ（ＣＬ）、ＣＡＳライトレイテンシ（ＣＷＬ）などの値や、出力バッファのインピーダンスなどが挙げられる（特許文献２，３参照）。
近年、ＤＤＲ３（Double Data Rate 3）仕様のＤＲＡＭよりもさらに高速なＤＲＡＭとして、ＤＤＲ４（Double Data Rate 4）仕様のＤＲＡＭが提案されている。ＤＤＲ４仕様のＤＲＡＭでは「ＰＤＡ」と呼ばれる新機能がサポートされている。ＰＤＡとは、モードレジスタの書き換えにレイテンシを持たせるとともに、各ＤＲＡＭチップのモードレジスタにそれぞれ対応する異なる値を設定することができる機能である。
特開２００２−１３３８６６号公報 特開２００８−６０６４１号公報 特開２００９−２１７９２６号公報
ＰＤＡ機能を実現する回路及びその制御方法は、半導体装置の回路面積を増大させることなく、簡素な回路構成及び制御方法でなければならない。
本発明の一側面による半導体装置は、外部から供給されるアクティブコマンド、リードコマンド、ライトコマンド及びモードレジスタ設定コマンドを含む複数のコマンドを判定し、それぞれ対応するアクティブ信号、リード信号、第１のライト信号及び第１のモードレジスタ設定信号を出力するコマンドデコーダと、同期信号及び前記第１のモードレジスタ設定信号が供給され、前記第１のモードレジスタ設定信号が活性化してから前記同期信号に同期した所定のレイテンシが経過した後、第２のモードレジスタ設定信号を生成する第１のレイテンシシフタと、前記第２のモードレジスタ設定信号に応答して、外部から供給されたモード信号を取り込むモードレジスタと、を備える。
本発明の他の側面による半導体装置は、外部からモードレジスタ設定コマンドが発行されたことに応答して第１のモードレジスタ設定信号を活性化させるコマンドデコーダと、前記第１のモードレジスタ設定信号を遅延させることによって第２のモードレジスタ設定信号を生成するレイテンシシフタと、外部から供給されるデータ信号が第１の論理レベルである場合には前記第２のモードレジスタ設定信号に基づいて第３のモードレジスタ設定信号を活性化させ、前記データ信号が第２の論理レベルである場合には前記第２のモードレジスタ設定信号にかかわらず前記第３のモードレジスタ設定信号を非活性状態に保持する論理ゲート回路と、前記第３のモードレジスタ設定信号の活性化に応答してモード信号が設定されるモードレジスタと、を備える。
本発明による情報処理システムは、複数の半導体装置と、前記複数の半導体装置に対してモードレジスタ設定信号及びモード信号を共通に供給し、前記複数の半導体装置に対してデータ信号を個別に供給するコントローラと、を備え、前記半導体装置は、前記コントローラから前記モードレジスタ設定コマンドが発行されたことに応答して第１のモードレジスタ設定信号を活性化させるコマンドデコーダと、前記第１のモードレジスタ設定信号を遅延させることによって第２のモードレジスタ設定信号を生成するレイテンシシフタと、前記コントローラから供給される前記データ信号が第１の論理レベルである場合には前記第２のモードレジスタ設定信号に基づいて第３のモードレジスタ設定信号を活性化させ、前記データ信号が第２の論理レベルである場合には前記第２のモードレジスタ設定信号にかかわらず前記第３のモードレジスタ設定信号を非活性状態に保持する論理ゲート回路と、前記第３のモードレジスタ設定信号の活性化に応答して、前記コントローラから供給される前記モード信号が設定されるモードレジスタと、を備える。
本発明によれば、簡単な回路構成でＰＤＡの機能を実現することが可能となる。
本発明の原理を説明するためのブロック図である。 コマンドデコーダ８２の動作を説明するための真理値表の一例である。 複数の半導体装置１０とコントローラ５０との接続関係を説明するための模式図である。 本発明の好ましい第１の実施形態による半導体装置１０ａを示すブロック図である。 モードレジスタ８４の回路図である。 レジスタセット８４−０の回路図である。 半導体装置１０ａの動作を説明するためのタイミング図である。 本発明の好ましい第２の実施形態による半導体装置１０ｂを示すブロック図である。 本発明の好ましい第３の実施形態による半導体装置１０ｃを示すブロック図である。 ＦＩＦＯ回路２００の回路図である。 半導体装置１０ｃの動作を説明するためのタイミング図である。
本発明の課題を解決する技術思想（コンセプト）の代表的な一例は、以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。すなわち、本発明は、コントローラから発行されたモードレジスタ設定コマンドに基づいてモードレジスタ設定信号を活性化させ、レイテンシシフタを用いてモードレジスタ設定信号を所定のレイテンシだけ遅延させた後、遅延させたモードレジスタ設定信号に基づいてモードレジスタの書き換えを行うことを技術思想とする。これにより、モードレジスタの書き換えにレイテンシを持たせることが可能となる。また、当該レイテンシの経過に同期してハイレベル又はローレベルデータ信号を半導体装置に供給することによってモードレジスタ設定信号の有効又は無効を指定すれば、複数の半導体装置が１つのコントローラに共通接続されている場合であっても、各半導体装置のモードレジスタに個々の設定値を書き込むことが可能となる。
図１は、本発明の原理を説明するためのブロック図である。
図１には、１個のコントローラ５０と１個の半導体装置１０からなる情報処理システムが示されている。図１に示す半導体装置１０は、ＤＲＡＭなどの半導体メモリデバイスであり、メモリセルアレイ１１を備えている。特に限定されるものではないが、メモリセルアレイ１１は複数のバンクグループに分かれており、各バンクグループは複数のバンクに分かれている。メモリセルアレイ１１には、互いに交差する複数のワード線ＷＬと複数のビット線ＢＬが設けられており、それらの交点にメモリセルＭＣが配置されている。ワード線ＷＬの選択はロウデコーダ１２によって行われ、ビット線ＢＬの選択はカラムデコーダ１３によって行われる。ビット線ＢＬは、センス回路１４内の対応するセンスアンプＳＡにそれぞれ接続されており、カラムデコーダ１３により選択されたビット線ＢＬは、センスアンプＳＡを介してアンプ回路１５に接続される。
ロウデコーダ１２、カラムデコーダ１３、センス回路１４及びアンプ回路１５の動作は、アクセス制御回路２０によって制御される。アクセス制御回路２０には、端子２１〜２４を介してアドレス信号ＡＤＤ、コマンド信号ＣＭＤ、チップ選択信号ＣＳ及びクロック信号ＣＫなどが供給される。アクセス制御回路２０は、これらの信号に基づいてロウデコーダ１２、カラムデコーダ１３、センス回路１４、アンプ回路１５及びデータ入出力回路３０を制御する。
具体的には、コマンド信号ＣＭＤがアクティブコマンドである場合、アドレス信号ＡＤＤはロウデコーダ１２に供給される。これに応答して、ロウデコーダ１２はアドレス信号ＡＤＤが示すワード線ＷＬを選択し、これにより対応するメモリセルＭＣがそれぞれビット線ＢＬに接続される。その後、アクセス制御回路２０は、所定のタイミングでセンス回路１４を活性化させる。
一方、コマンド信号ＣＭＤがリードコマンド又はライトコマンドである場合、アドレス信号ＡＤＤはカラムデコーダ１３に供給される。これに応答して、カラムデコーダ１３はアドレス信号ＡＤＤが示すビット線ＢＬをアンプ回路１５に接続する。これにより、リード動作時においては、センスアンプＳＡを介してメモリセルアレイ１１から読み出されたリードデータＤＱがアンプ回路１５及びデータ入出力回路３０を介してデータ端子３１から外部に出力される。また、ライト動作時においては、データ端子３１及びデータ入出力回路３０を介して外部から供給されたライトデータＤＱが、アンプ回路１５及びセンスアンプＳＡを介してメモリセルＭＣに書き込まれる。
図１に示すように、アクセス制御回路２０には、アドレスラッチ回路８１、コマンドデコーダ８２、レイテンシシフタ８３及びモードレジスタ８４が含まれている。
アドレスラッチ回路８１は、アドレス端子２１を介して供給されたアドレス信号ＡＤＤをラッチする回路である。アドレスラッチ回路８１にラッチされたアドレス信号ＡＤＤは、上述の通り、コマンド信号ＣＭＤの内容に基づいてロウデコーダ１２又はカラムデコーダ１３に供給される。
コマンドデコーダ８２は、コマンド端子２２及びチップ選択端子２３を介して供給されたコマンド信号ＣＭＤ及びチップ選択信号ＣＳをデコードする回路である。特に限定されるものではないが、コマンド信号ＣＭＤは、アクティブ信号ＡＣＴ、ロウアドレスストローブ信号ＲＡＳ、カラムアドレスストローブ信号ＣＡＳ、ライトイネーブル信号ＷＥからなる複数ビットの制御信号であり、これら信号の論理レベルの組み合わせによってアクセスの種類が定義される。アクセスの種類としては、アクティブコマンドに基づくロウアクセス、リードコマンドに基づくリードアクセス、ライトアクセスに基づくライトアクセスなどの他、モードレジスタ設定コマンドに基づくモードレジスタの書き換え動作、ＮＯＰコマンドに基づく現状維持動作などが挙げられる。
図２は、コマンドデコーダ８２の動作を説明するための真理値表の一例である。図２に示す例では、チップ選択信号ＣＳ及びコマンド信号ＣＭＤの組み合わせによって生成される内部コマンドには、ＤＥＳＥＬコマンド、ＮＯＰコマンド、アクティブコマンドＩＡＣＴ、プリチャージコマンドＩＰＲＥ、第１のライトコマンドＩＷＲ１、リードコマンドＩＲＤ１、第１のモードレジスタ設定コマンドＭＲＳ１が含まれる。本明細書においては、アクティブ信号ＩＡＣＴはアクティブコマンドＩＡＣＴを示す信号であり、第１のライト信号ＩＷＲ１は第１のライトコマンドＩＷＲ１を示す信号であり、リード信号ＩＲＤ１はリードコマンドＩＲＤ１を示す信号であり、第１のモードレジスタ設定信号ＭＲＳ１は第１のモードレジスタ設定コマンドＭＲＳ１を示す信号である。
ＤＥＳＥＬコマンドは、チップ選択信号ＣＳが非活性状態である場合に生成されるコマンドである。ＤＥＳＥＬコマンドが発行されると、アクセス制御回路２０はアクセス動作を一切実行しない。ＮＯＰコマンドは、チップ選択信号ＣＳは活性状態であるものの、コマンド信号ＣＭＤを構成する各ビットが全てローレベルである場合に生成されるコマンドである。ＮＯＰコマンドが発行された場合も、アクセス制御回路２０はアクセス動作を一切実行しない。
アクティブコマンドＩＡＣＴ、第１のライトコマンドＩＷＲ１、リードコマンドＩＲＤ１が発生した場合の動作については上述の通りであり、それぞれロウアクセス、ライトアクセス、リードアクセスが行われる。プリチャージコマンドＩＰＲＥは、アクティブコマンドＩＡＣＴによって活性化されたメモリセルアレイ１１を非活性化させるためのコマンドである。また、第１のモードレジスタ設定信号ＭＲＳ１は、モードレジスタ８４の設定値を書き換えるための内部コマンドである。
第１のモードレジスタ設定コマンドＭＲＳ１は、レイテンシシフタ８３に供給される。レイテンシシフタ８３は、クロック端子２４を介して供給されるクロック信号ＣＫに同期して、第１のモードレジスタ設定信号ＭＲＳ１を所定のレイテンシだけ遅延させる回路である。レイテンシシフタ８３によって遅延された第１のモードレジスタ設定信号ＭＲＳ１は、第２のモードレジスタ設定信号ＭＲＳ２としてモードレジスタ８４に供給される。本発明においては、レイテンシシフタ８３を「第１のレイテンシシフタ」と呼ぶことがある。
モードレジスタ８４は、第２のモードレジスタ設定信号ＭＲＳ２が活性化したタイミングでアドレス端子２１から供給されるモード信号によって書き換えられる。但し、モードレジスタ８４への上書き動作は、データ信号Ｄ０の論理レベルによって許可又は禁止される。具体的には、データ信号Ｄ０がローレベルである場合にはモードレジスタ８４の書き換え動作が許可される一方、データ信号Ｄ０がハイレベルである場合にはモードレジスタ８４の書き換え動作が禁止される。上述の通り、第２のモードレジスタ設定信号ＭＲＳ２の活性化は、第１のモードレジスタ設定信号ＭＲＳ１が活性化してから所定のレイテンシが経過した後であるため、データ信号Ｄ０の入力についてもモードレジスタ設定コマンドを発行してから所定のレイテンシが経過した後に行う。ここで、データ信号Ｄ０とは、データ端子３１が複数存在する場合に、そのうちの一つの端子から入力される信号である。
これら各回路ブロックは、それぞれ所定の内部電圧を動作電源として使用する。これら内部電源は、図１に示す電源回路４０によって生成される。電源回路４０は、電源端子４１，４２を介してそれぞれ供給される外部電位ＶＤＤ及び接地電位ＶＳＳを受け、これらに基づいて内部電圧ＶＰＰ，ＶＰＥＲＩ，ＶＡＲＹなどを生成する。内部電位ＶＰＰは外部電位ＶＤＤを昇圧することによって生成され、内部電位ＶＰＥＲＩ，ＶＡＲＹは外部電位ＶＤＤを降圧することによって生成される。
内部電圧ＶＰＰは、主にロウデコーダ１２において用いられる電圧である。ロウデコーダ１２は、アドレス信号ＡＤＤに基づき選択したワード線ＷＬをＶＰＰレベルに駆動し、これによりメモリセルＭＣに含まれるセルトランジスタを導通させる。内部電圧ＶＡＲＹは、主にセンス回路１４において用いられる電圧である。センス回路１４が活性化すると、ビット線対の一方をＶＡＲＹレベル、他方をＶＳＳレベルに駆動することにより、読み出されたリードデータの増幅を行う。内部電圧ＶＰＥＲＩは、アクセス制御回路２０などの大部分の周辺回路の動作電圧として用いられる。これら周辺回路の動作電圧として外部電圧ＶＤＤよりも電圧の低い内部電圧ＶＰＥＲＩを用いることにより、半導体装置１０の低消費電力化が図られている。
一方、コントローラ５０は、出力回路６０及びデータ処理回路７０を備えている。出力回路６０は、端子６１〜６４を介してアドレス信号ＡＤＤ、コマンド信号ＣＭＤ、チップ選択信号ＣＳ及びクロック信号ＣＫを半導体装置１０に供給するための回路である。また、データ処理回路７０は、データ端子７１を介して入出力されるリードデータＤＱ及びライトデータＤＱを処理する回路である。コントローラ５０は、半導体装置１０にモードレジスタ設定コマンドを発行した後、所定のレイテンシが経過した後に、ライトデータＤＱの一部であるデータ信号Ｄ０をハイレベル又はローレベルに設定する。これにより、モードレジスタ設定コマンドとともに供給したモード信号の有効又は無効を指定することができる。
図３は、複数の半導体装置１０とコントローラ５０との接続関係を説明するための模式図である。
図３に示す例では、複数の半導体装置１０が２つのランクに分かれている。ランク０に属する複数の半導体装置１０にはチップ選択信号ＣＳ０が供給され、ランク１に属する複数の半導体装置１０にはチップ選択信号ＣＳ１が供給される。したがって、チップ選択信号ＣＳ０，ＣＳ１のいずれか一方を活性化させることにより、一方のランクを選択することができる。図３に示すように、同じランクに属する複数の半導体装置１０のデータ端子３１は、コントローラ５０に対してそれぞれ個別に接続されている。これにより、リードデータＤＱ及びライトデータＤＱの送受信は、コントローラ５０と複数の半導体装置１０との間で並列に行われる。データ端子３１は異なるランク間において共通接続されているが、リードデータＤＱ又はライトデータＤＱの送受信は異なるランクで同時に実行されることはない。
これに対し、コントローラ５０から出力されるコマンドアドレス系の信号ＣＡについては、全ての半導体装置１０に対して共通に供給される。コマンドアドレス系の信号ＣＡとは、アドレス信号ＡＤＤ、コマンド信号ＣＭＤ及びクロック信号ＣＫを含む信号群である。
かかる構成により、例えばコントローラ５０からモードレジスタ設定コマンドを発行すると、チップ選択信号ＣＳ０，ＣＳ１により選択されたランクに属する全ての半導体装置１０に対して当該コマンドは有効となる。つまり、同じランクに属する複数の半導体装置１０に対して、モードレジスタ設定コマンドを個々に発行することはできない。
しかしながら、本発明においては、データ信号Ｄ０を用いることにより、同じランクに属する複数の半導体装置１０に対してモードレジスタの設定動作を個々に許可することができる。これにより、同じランクに属する複数の半導体装置１０に対して、モードレジスタ８４を個々の値に設定することが可能となる。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図４は、本発明の好ましい第１の実施形態による半導体装置１０ａを示すブロック図であり、主に図１に示したアクセス制御回路２０に属する回路ブロックを詳細に示している。
図４に示すように、本実施形態では、アドレス信号ＡＤＤがバンクグループ信号ＢＧ０，ＢＧ１、バンクアドレス信号ＢＡ０，ＢＡ１、アドレス信号Ａ０〜Ａ１６からなる。バンクグループ信号ＢＧ０，ＢＧ１は、メモリセルアレイ１１に含まれる４つのバンクグループのいずれかを選択するための信号である。また、バンクアドレス信号ＢＡ０，ＢＡ１は、選択されたバンクグループに含まれる４つのバンクのいずれかを選択するための信号である。アドレス信号Ａ０〜Ａ１６は、ロウアクセス時においてはロウアドレスとして用いられ、カラムアクセス時においてはカラムアドレスとして用いられる。また、モードレジスタ設定時においては、モード信号として用いられる。
コマンドデコーダ８２からは、第１のライト信号ＩＷＲ１、第１のモードレジスタ設定信号ＭＲＳ１などが出力される。第１のライト信号ＩＷＲ１は、レイテンシシフタ８５によって所定のレイテンシが与えられた後、第２のライト信号ＩＷＲ２として出力される。第２のライト信号ＩＷＲ２が活性化すると、コントローラ５０からライトデータＤＱが供給され、図１に示したデータ入出力回路３０によってライトデータＤＱが取り込まれる。
レイテンシシフタ８５は、内部クロック信号ＩＣＬＫに同期して第１のライト信号ＩＷＲ１にライトレイテンシ（ＷＬ）を与える回路である。内部クロック信号ＩＣＬＫは、コントローラ５０から供給されるクロック信号ＣＫに同期した同期信号である。本発明においては、レイテンシシフタ８５を「第２のレイテンシシフタ」と呼ぶことがある。
ライトレイテンシＷＬの値は、モードレジスタ８４から供給されるアディティブレイテンシ信号ＡＬ及びＣＡＳライトレイテンシ信号ＣＷＬの和に設定される。ここで、ライトレイテンシＷＬとは、コントローラ５０からライトコマンドが発行された後、最初のライトデータＤＱが入力されるまでのレイテンシを指す。ライトコマンドの発行タイミングは、本来の発行タイミングよりもアディティブレイテンシ（ＡＬ）分だけ先行して発行されることがある。したがって、ライトコマンドの本来の発行タイミングから最初のライトデータＤＱが入力されるまでのレイテンシをＣＡＳライトレイテンシ（ＣＷＬ）とした場合、ライトレイテンシＷＬ＝ＡＬ＋ＣＷＬで定義される。
第１のモードレジスタ設定信号ＭＲＳ１は、ＡＮＤゲート回路Ｇ０，Ｇ１に共通に供給される。ＡＮＤゲート回路Ｇ０は、イネーブル信号ＰＤＡｅｎがハイレベルに活性化している場合に第１のモードレジスタ設定信号ＭＲＳ１を通過させるゲート回路であり、ＡＮＤゲート回路Ｇ１は、イネーブル信号ＰＤＡｅｎがローレベルに活性化している場合に第１のモードレジスタ設定信号ＭＲＳ１を通過させるゲート回路である。本発明においては、ＡＮＤゲート回路Ｇ０，Ｇ１を「第１の回路」と呼ぶことがある。
イネーブル信号ＰＤＡｅｎはモードレジスタ８４から出力される信号であり、当該半導体装置１０がＰＤＡモードに設定されている場合にはハイレベルに活性化し、それ以外の場合にはローレベルに非活性化する。本発明においては、ＰＤＡモードを「第１の動作モード」、それ以外を「第２の動作モード」と呼ぶことがある。
ＡＮＤゲート回路Ｇ０を通過した第１のモードレジスタ設定信号ＭＲＳ１ａは、レイテンシシフタ８３に供給される。レイテンシシフタ８３は、上述したレイテンシシフタ８５と同様の機能を有する回路であり、内部クロック信号ＩＣＬＫに同期して第１のモードレジスタ設定信号ＭＲＳ１ａにライトレイテンシＷＬを与え、第２のモードレジスタ設定信号ＭＲＳ２として出力する。ライトレイテンシＷＬの値は、モードレジスタ８４から供給されるアディティブレイテンシ信号ＡＬ及びＣＡＳライトレイテンシ信号ＣＷＬの和に設定される。
第２のモードレジスタ設定信号ＭＲＳ２は、内部クロック信号ＩＣＬＫに同期して１クロックサイクルの遅延を与える同期遅延回路８６に供給される。同期遅延回路８６から出力される第２のモードレジスタ設定信号ＭＲＳ２ａは、ＡＮＤゲート回路Ｇ３の一方の入力ノードに供給される。ＡＮＤゲート回路Ｇ３の他方の入力ノードにはデータ信号Ｄ０の反転信号が供給され、その出力はＯＲゲート回路Ｇ２の一方の入力ノードに供給される。本発明においては、ＡＮＤゲート回路Ｇ３を「第３の回路」と呼ぶことがある。
ＯＲゲート回路Ｇ２の他方の入力ノードには、ＡＮＤゲート回路Ｇ１から出力される第１のモードレジスタ設定信号ＭＲＳ１ｂが供給される。ＯＲゲート回路Ｇ２から出力される第３のモードレジスタ設定信号ＭＲＳ３はモードレジスタ８４に供給される。モードレジスタ８４は、第３のモードレジスタ設定信号ＭＲＳ３がハイレベルに活性化すると、アドレス信号ＡＤＤに基づいてその設定値が書き換えられる。本発明においては、ＯＲゲート回路Ｇ２を「第２の回路」と呼ぶことがある。
図５は、モードレジスタ８４の回路図である。
図５に示すように、モードレジスタ８４は８個のレジスタセット８４−０〜８４−７と、これらレジスタセット８４−０〜８４−７のいずれかを選択するデコーダＤＥＣとを備えている。デコーダＤＥＣは、アドレスラッチ回路８１にラッチされたバンクグループ信号ＸＡｂｇ０、バンクアドレス信号ＸＡｂａ０，ＸＡｂａ１を受け、これら３ビットの選択用ビットに基づいて８ビットの選択信号ＭＲ０ｅｎ〜ＭＲ７ｅｎのいずれか１ビットを活性化させる回路である。選択信号ＭＲ０ｅｎ〜ＭＲ７ｅｎは、それぞれ対応するＡＮＤゲート回路Ｇ１０〜Ｇ１７の一方の入力ノードに供給される。ＡＮＤゲート回路Ｇ１０〜Ｇ１７の他方の入力ノードには、第３のモードレジスタ設定信号ＭＲＳ３が共通に供給される。
ＡＮＤゲート回路Ｇ１０〜Ｇ１７から出力される選択信号ＭＲ０ｃｌｋ〜ＭＲ７ｃｌｋは、それぞれ対応するレジスタセット８４−０〜８４−７に供給される。各レジスタセット８４−０〜８４−７は、対応する選択信号ＭＲ０ｃｌｋ〜ＭＲ７ｃｌｋが活性化している場合、ロウアドレスＸＡ０〜ＸＡ１２を用いたモード信号によって上書きされる。各レジスタセット８４−０〜８４−７に設定された設定値ＭＲ０〜ＭＲ７は、それぞれ所定の回路ブロックに供給され、これにより当該半導体装置１０の動作モードが指定される。
図６は、レジスタセット８４−０の回路図である。
図６に示すように、レジスタセット８４−０は１３個のレジスタ１００〜１１２からなる。各レジスタ１００〜１１２の入力ノードＤには、モード信号ＸＡ０〜ＸＡ１２の対応するビットがそれぞれ供給される。また、各レジスタ１００〜１１２のクロックノードには、選択信号ＭＲ０ｃｌｋが共通に供給される。かかる構成により、選択信号ＭＲ０ｃｌｋがハイレベルに活性化すると、モード信号ＸＡ０〜ＸＡ１２がレジスタ１００〜１１２に設定される。レジスタ１００〜１１２の設定値であるビットＭＲ０＿０〜ＭＲ０＿１２は、設定値ＭＲ０を構成する１３ビットの信号として出力される。他のレジスタセット８４−１〜８４−７についても、選択信号ＭＲ０ｃｌｋの代わりに選択信号ＭＲ１ｃｌｋ〜ＭＲ７ｃｌｋが供給される他は、図６に示したレジスタセット８４−０と同じ回路構成を有している。
以上が本実施形態による半導体装置１０ａの回路構成である。次に、本実施形態による半導体装置１０ａの動作について説明する。
図７は、本実施形態による半導体装置１０ａの動作を説明するためのタイミング図である。
図７に示す例では、時刻ｔ１１，ｔ１２，ｔ１４においてモードレジスタ設定コマンドが発行されている。時刻ｔ１１においてモードレジスタ設定コマンドが発行された際には、バンクグループ信号ＢＧ０、バンクアドレス信号ＢＡ０〜ＢＡ１の値（十進数）は０であり、アドレス信号Ａ０〜Ａ１２の値はＡである。また、時刻ｔ１２においてモードレジスタ設定コマンドが発行された際には、バンクグループ信号ＢＧ０、バンクアドレス信号ＢＡ０〜ＢＡ１の値（十進数）は１であり、アドレス信号Ａ０〜Ａ１２の値はＢである。さらに、時刻ｔ１４においてモードレジスタ設定コマンドが発行された際には、バンクグループ信号ＢＧ０、バンクアドレス信号ＢＡ０〜ＢＡ１の値（十進数）は２であり、アドレス信号Ａ０〜Ａ１２の値はＣである。
モードレジスタ設定コマンドが発行されると、コマンドデコーダ８２によって第１のモードレジスタ設定信号ＭＲＳ１が活性化される。時刻ｔ１１においては、イネーブル信号ＰＤＡｅｎがローレベルであることから、第１のモードレジスタ設定信号ＭＲＳ１ａは活性化せず、第１のモードレジスタ設定信号ＭＲＳ１ｂが活性化する。このため、第１のモードレジスタ設定信号ＭＲＳ１ｂが活性化すると第３のモードレジスタ設定信号ＭＲＳ３が直ちに活性化し、指定されたレジスタセット８４−０にモード信号Ａが上書きされる。
これに対し、時刻ｔ１２においては、イネーブル信号ＰＤＡｅｎがハイレベルであることから、第１のモードレジスタ設定信号ＭＲＳ１ａが活性化する。第１のモードレジスタ設定信号ＭＲＳ１ａはレイテンシシフタ８３に入力され、ライトレイテンシＷＬが経過すると第２のモードレジスタ設定信号ＭＲＳ２として出力される（時刻ｔ１３）。本例では、時刻ｔ１３の１クロックサイクル後のタイミングにおいてデータ信号Ｄ０がローレベルに設定されている。その結果、第３のモードレジスタ設定信号ＭＲＳ３が活性化し、指定されたレジスタセット８４−１にモード信号Ｂが上書きされる。
さらに、時刻ｔ１４においても、イネーブル信号ＰＤＡｅｎがハイレベルであることから、第１のモードレジスタ設定信号ＭＲＳ１ａが活性化する。第１のモードレジスタ設定信号ＭＲＳ１ａはレイテンシシフタ８３に入力され、ライトレイテンシＷＬが経過すると第２のモードレジスタ設定信号ＭＲＳ２として出力される（時刻ｔ１５）。本例では、時刻ｔ１３の１クロックサイクル後のタイミングにおいてデータ信号Ｄ０がハイレベルに設定されている。その結果、第３のモードレジスタ設定信号ＭＲＳ３は非活性状態に保持されるため、指定されたレジスタセット８４−２に対するモード信号Ｃの上書きは実行されない。
このように、本実施形態によれば、ＤＤＲ４仕様のＤＲＡＭがサポートするＰＤＡ機能を簡単な回路構成で実現することが可能となる。
次に、本発明の好ましい第２の実施形態について説明する。
図８は、本発明の好ましい第２の実施形態による半導体装置１０ｂを示すブロック図であり、主に図１に示したアクセス制御回路２０に属する回路ブロックを詳細に示している。図８において、図４と同一の構成要素には同一の符号を付し、重複する説明は省略する。
図８に示すように、本実施形態においてはレイテンシシフタ８３が削除され、その機能をライト動作時に用いるレイテンシシフタ８５にて実行する。これを実現すべく、ＡＮＤゲート回路Ｇ０から出力される第１のモードレジスタ設定信号ＭＲＳ１ａと第１のライト信号ＩＷＲ１をＯＲゲート回路Ｇ４に供給し、その出力をレイテンシシフタ８５に入力している。レイテンシシフタ８５から出力される第２のモードレジスタ設定信号ＭＲＳ２及びは第２のライト信号ＩＷＲ２は、同一の信号である。第１のライト信号ＩＷＲ１は、レイテンシシフタ８５を介して第２のライト信号ＩＷＲ２として出力される。第１のモードレジスタ設定信号ＭＲＳ１ａは、レイテンシシフタ８５を介して第２のモードレジスタ設定信号ＭＲＳ２として出力される。図２で示したように、第１のライトコマンドＩＷＲ１及び第１のモードレジスタ設定コマンドＭＲＳ１は同時に発生することが無いため、レイテンシシフタ８５を第１のライトコマンドＩＷＲ１及び第１のモードレジスタ設定コマンドＭＲＳ１でシェアできる。本発明においては、ＯＲゲート回路Ｇ４を「第４の回路」と呼ぶことがある。また、レイテンシシフタ８５から出力される第２のモードレジスタ設定信号ＭＲＳ２は、ＡＮＤゲート回路Ｇ５の一方の入力ノードに供給され、ＡＮＤゲート回路Ｇ５の他方の入力ノードにはイネーブル信号ＰＤＡｅｎが供給される。ＡＮＤゲート回路Ｇ５の出力は、同期遅延回路８６に供給される。本発明においては、ＡＮＤゲート回路Ｇ５を「第５の回路」と呼ぶことがある。その他の回路構成については、図４に示した第１の実施形態による半導体装置１０ａと同じである。
本実施形態によれば、ライト動作時に用いるレイテンシシフタ８５を用いて第１のモードレジスタ設定信号ＭＲＳ１ａを遅延させていることから、専用のレイテンシシフタを追加する必要がない。このため、第１の実施形態による効果に加え、チップ面積を削減できるという効果を得ることが可能となる。
次に、本発明の好ましい第３の実施形態について説明する。
図９は、本発明の好ましい第３の実施形態による半導体装置１０ｃを示すブロック図であり、主に図１に示したアクセス制御回路２０に属する回路ブロックを詳細に示している。図９において、図８と同一の構成要素には同一の符号を付し、重複する説明は省略する。
図９に示すように、本実施形態においてはアドレス信号を遅延させるＦＩＦＯ回路２００が追加されている。ＦＩＦＯ回路２００は、インポインタ２２０及びアウトポインタ２３０を用いたポイントシフト型のＦＩＦＯ回路である。ＦＩＦＯ回路２００に入力されるアドレス信号Ａｉｎはセレクタ２４０によって選択される。セレクタ２４０には、カラムアドレス信号ＹＡと、バンクグループ信号ＸＡｂｇ０、バンクアドレス信号ＸＡｂａ０，ＸＡｂａ１（選択用ビット）及びロウアドレスＸＡ０〜ＸＡ１２（モード信号）とが供給され、イネーブル信号ＰＤＡｅｎに基づいてこれらの一方を選択する。具体的には、イネーブル信号ＰＤＡｅｎがハイレベルに活性化している場合には選択用ビット及びモード信号を選択し、イネーブル信号ＰＤＡｅｎがローレベルに非活性化している場合にはカラムアドレス信号ＹＡを選択する。本発明においては、セレクタ２４０を「第６の回路」と呼ぶことがある。
また、ＦＩＦＯ回路２００から出力されるアドレス信号Ａｏｕｔと、選択用ビット及びモード信号は、セレクタ２５０に供給される。セレクタ２５０は、イネーブル信号ＰＤＡｅｎがハイレベルに活性化している場合にはアドレス信号Ａｏｕｔを選択し、イネーブル信号ＰＤＡｅｎがローレベルに非活性化している場合には選択用ビット及びモード信号を選択する。本発明においては、セレクタ２５０を「第７の回路」と呼ぶことがある。
以上により、ＰＤＡモード時においては、ＦＩＦＯ回路２００を通過した選択用ビット及びモード信号がモードレジスタ８４に供給される。これに対し、ＰＤＡモード時以外においては、ＦＩＦＯ回路２００を通過していない選択用ビット及びモード信号がモードレジスタ８４に供給される。ＰＤＡモード時以外においては、ＦＩＦＯ回路２００はカラムアドレス信号ＹＡを遅延させるために使用される。
図１０は、ＦＩＦＯ回路２００の回路図である。
図１０に示すＦＩＦＯ回路２００は、４つのラッチ回路２１０〜２１３を備える。これら４つのラッチ回路２１０〜２１３の入力ノードＤにはアドレス信号Ａｉｎが共通に供給される。ラッチ回路２１０〜２１３にはイネーブルノードＧが設けられており、各イネーブルノードＧにはそれぞれ対応するイネーブル信号ｅｎ＿０〜ｅｎ＿３が供給される。イネーブル信号ｅｎ＿０〜ｅｎ＿３は、インポインタ２２０の出力であるポイント信号ＩＰをデコーダ２０１によってデコードした信号である。インポインタ２２０は、ＯＲゲート回路Ｇ４からコマンドが出力される度に値がインクリメントされる一種のカウンタ回路である。
ラッチ回路２１０〜２１３の出力ノードＱから出力される出力信号ｄａｔ＿０〜ｄａｔ＿３は、セレクタ２０２によって選択される。セレクタ２０２による選択は、アウトポインタ２３０の出力であるポイント信号ＯＰに基づいて行われる。アウトポインタ２３０は、レイテンシシフタ８５からコマンドＩＷＲ２又はＭＲＳ２が出力される度に値がインクリメントされる一種のカウンタ回路である。セレクタ２０２によって選択された出力信号ｄａｔ＿０〜ｄａｔ＿３のいずれかは、アドレス信号ＡｏｕｔとしてＦＩＦＯ回路２００から出力される。
図１１は、本実施形態による半導体装置１０ｃの動作を説明するためのタイミング図である。
図１１に示す例では、時刻ｔ２１，ｔ２２，ｔ２３，ｔ２４においてモードレジスタ設定コマンドが発行されている。時刻ｔ２１においてモードレジスタ設定コマンドが発行された際には、バンクグループ信号ＢＧ０、バンクアドレス信号ＢＡ０〜ＢＡ１の値（十進数）は０であり、アドレス信号Ａ０〜Ａ１２の値はＡである。また、時刻ｔ２２においてモードレジスタ設定コマンドが発行された際には、バンクグループ信号ＢＧ０、バンクアドレス信号ＢＡ０〜ＢＡ１の値（十進数）は１であり、アドレス信号Ａ０〜Ａ１２の値はＢである。時刻ｔ２３においてモードレジスタ設定コマンドが発行された際には、バンクグループ信号ＢＧ０、バンクアドレス信号ＢＡ０〜ＢＡ１の値（十進数）は２であり、アドレス信号Ａ０〜Ａ１２の値はＣである。時刻ｔ２４においてモードレジスタ設定コマンドが発行された際には、バンクグループ信号ＢＧ０、バンクアドレス信号ＢＡ０〜ＢＡ１の値（十進数）は３であり、アドレス信号Ａ０〜Ａ１２の値はＤである。
モードレジスタ設定コマンドが発行されると、コマンドデコーダ８２によって第１のモードレジスタ設定信号ＭＲＳ１が活性化される。時刻ｔ２１においては、イネーブル信号ＰＤＡｅｎがローレベルであることから、第３のモードレジスタ設定信号ＭＲＳ３が直ちに活性化し、指定されたレジスタセット８４−０にモード信号Ａが上書きされる。
これに対し、時刻ｔ２２，ｔ２３，ｔ２４においては、イネーブル信号ＰＤＡｅｎがハイレベルであることから、第１のモードレジスタ設定信号ＭＲＳ１ａが活性化する。第１のモードレジスタ設定信号ＭＲＳ１ａはレイテンシシフタ８３に入力され、ライトレイテンシＷＬが経過すると第２のモードレジスタ設定信号ＭＲＳ２として出力される（時刻ｔ２５，ｔ２６，ｔ２７）。本実施形態では、イネーブル信号ＰＤＡｅｎがハイレベルに活性化している場合であっても、実際にモードレジスタ８４にモード信号が書き込まれるまでコントローラ５０から選択用ビット及びモード信号を供給し続ける必要はない。本実施形態では、カラムコマンドの発行時と同様、モードレジスタ設定コマンドの発行と同時に選択用ビット及びモード信号を供給した後、カラムコマンドの最短投入間隔（ｔＣＣＤ）で次のモードレジスタ設定コマンドを発行することができる。これに伴い、供給する選択用ビット及びモード信号もコマンド発行時に同時に供給すれば足りる。
モードレジスタ設定コマンドに同期して供給された選択用ビット及びモード信号は、ＦＩＦＯ回路２００によってライトレイテンシＷＬと同じ遅延が与えられる。そして、レイテンシシフタ８５から第２のモードレジスタ設定信号ＭＲＳ２が出力されると、これに同期して対応する選択用ビット及びモード信号がＦＩＦＯ回路２００から出力され、モードレジスタ８４に供給される。
ここで、時刻ｔ２５，ｔ２６の１クロックサイクル後のタイミングにおいては、データ信号Ｄ０がローレベルに設定されているため、レジスタセット８４−１にはモード信号Ｂが上書きされ、レジスタセット８４−２にはモード信号Ｃが上書きされる。
これに対し、時刻ｔ２７の１クロックサイクル後のタイミングにおいては、データ信号Ｄ０がハイレベルに設定されているため、指定されたレジスタセット８４−３にはモード信号Ｄが上書きされず、モードレジスタ８４の内容は維持される。
このように、本実施形態によれば、ＦＩＦＯ回路２００を用いて選択用ビット及びモード信号にモードレジスタ設定信号と同じ遅延を与えていることから、モードレジスタ設定コマンドの発行間隔を短縮することができる。これにより、第２の実施形態による効果に加え、複数のレジスタセット８４−０〜８４−７に対するモード設定を短期間で終了することが可能となる。しかも、ＦＩＦＯ回路２００及びこれを制御するポインタ２２０，２３０は、ライト動作時に使用する回路であることから、回路規模の増大もほとんどない。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
例えば、本願のメモリセルは、揮発性、不揮発性、及びそれらの混合でも構わない。
また、本願の技術思想は、メモリセルを含む半導体装置に限らず、半導体装置が有する回路の動作条件、等を制御する制御情報を保持するレジスタを有する半導体装置に適用できる。更に、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式に限られない。
本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Product）、メモリ（Memory）等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。
また、論理ゲート等を構成するトランジスタとして電界効果トランジスタ（Field Effect Transistor; FET）を用いる場合、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ（Thin Film Transistor）等の様々なＦＥＴを用いることができる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。
更に、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタ、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。
また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
さらに、本発明による半導体装置及び情報処理システムは、以下の特徴を有している。
［付記１］
外部からモードレジスタ設定コマンドが発行されたことに応答して第１のモードレジスタ設定信号を活性化させるコマンドデコーダと、
前記第１のモードレジスタ設定信号を遅延させることによって第２のモードレジスタ設定信号を生成するレイテンシシフタと、
外部から供給されるデータ信号が第１の論理レベルである場合には前記第２のモードレジスタ設定信号に基づいて第３のモードレジスタ設定信号を活性化させ、前記データ信号が第２の論理レベルである場合には前記第２のモードレジスタ設定信号にかかわらず前記第３のモードレジスタ設定信号を非活性状態に保持する論理ゲート回路と、
前記第３のモードレジスタ設定信号の活性化に応答してモード信号が設定されるモードレジスタと、を備える半導体装置。
［付記２］
前記データ信号は、前記モードレジスタ設定コマンドが発行された後に供給される、付記１に記載の半導体装置。
［付記３］
前記モード信号は、前記モードレジスタ設定コマンドと同時に供給される、付記１又は２に記載の半導体装置。
［付記４］
前記コマンドデコーダは、外部からライトコマンドが発行されたことに応答して第１のライト信号を活性化させ、
前記レイテンシシフタは、前記第１のライト信号を遅延させることによって前記第２のモードレジスタ設定信号を生成する、付記１乃至３のいずれかに記載の半導体装置。
［付記５］
更に、前記モードレジスタ設定コマンドと同時に供給された前記モード信号を遅延させるＦＩＦＯ回路を備え、
前記ＦＩＦＯ回路は、前記第２のモードレジスタ設定信号に応答して、遅延させた前記モード信号を前記モードレジスタに供給する、付記１乃至４のいずれかに記載の半導体装置。
［付記６］
複数の半導体装置と、
前記複数の半導体装置に対してモードレジスタ設定信号及びモード信号を共通に供給し、前記複数の半導体装置に対してデータ信号を個別に供給するコントローラと、を備え、
前記半導体装置は、
前記コントローラから前記モードレジスタ設定コマンドが発行されたことに応答して第１のモードレジスタ設定信号を活性化させるコマンドデコーダと、
前記第１のモードレジスタ設定信号を遅延させることによって第２のモードレジスタ設定信号を生成するレイテンシシフタと、
前記コントローラから供給される前記データ信号が第１の論理レベルである場合には前記第２のモードレジスタ設定信号に基づいて第３のモードレジスタ設定信号を活性化させ、前記データ信号が第２の論理レベルである場合には前記第２のモードレジスタ設定信号にかかわらず前記第３のモードレジスタ設定信号を非活性状態に保持する論理ゲート回路と、
前記第３のモードレジスタ設定信号の活性化に応答して、前記コントローラから供給される前記モード信号が設定されるモードレジスタと、を備える情報処理システム。
［付記７］
前記コントローラは、前記モードレジスタ設定コマンドを発行した後に前記データ信号を供給する、付記６に記載の情報処理システム。
［付記８］
前記コントローラは、前記モードレジスタ設定コマンドと同時に前記モード信号を供給する、付記６又は７に記載の情報処理システム。
１０，１０ａ，１０ｂ，１０ｃ 半導体装置
１１ メモリセルアレイ
１２ ロウデコーダ
１３ カラムデコーダ
１４ センス回路
１５ アンプ回路
２０ アクセス制御回路
２１，６１ アドレス端子
２２，６２ コマンド端子
２３，６３ チップ選択端子
２４，６４ クロック端子
３０ データ入出力回路
３１，７１ データ端子
４０ 電源回路
４１，４２ 電源端子
５０ コントローラ
６０ 出力回路
７０ データ処理回路
８１ アドレスラッチ回路
８２ コマンドデコーダ
８３ レイテンシシフタ
８４ モードレジスタ
８４−０〜８４−７ レジスタセット
８５ レイテンシシフタ
８６ 同期遅延回路
１００〜１１２ レジスタ
２００ ＦＩＦＯ回路
２０１ デコーダ
２０２ セレクタ
２１０〜２１３ ラッチ回路
２２０ インポインタ
２３０ アウトポインタ
２４０，２５０ セレクタ
ＭＲＳ１〜ＭＲＳ３ モードレジスタ設定信号

Claims (20)

  1. 外部から供給されるアクティブコマンド、リードコマンド、ライトコマンド及びモードレジスタ設定コマンドを含む複数のコマンドを判定し、それぞれ対応するアクティブ信号、リード信号、第１のライト信号及び第１のモードレジスタ設定信号を出力するコマンドデコーダと、
    同期信号及び前記第１のモードレジスタ設定信号が供給され、前記第１のモードレジスタ設定信号が活性化してから前記同期信号に同期した所定のレイテンシが経過した後、第２のモードレジスタ設定信号を生成する第１のレイテンシシフタと、
    前記第２のモードレジスタ設定信号に応答して、外部から供給されたモード信号を取り込むモードレジスタと、を備える半導体装置。
  2. 更に、複数のアドレス端子を備え、
    前記モード信号は前記複数のアドレス端子を介して供給される、請求項１に記載の半導体装置。
  3. 更に、複数のコマンド端子を備え、
    前記複数のコマンドは、前記複数のコマンド端子を介して供給される複数ビットのコマンド信号の組み合わせによって示される、請求項１または２に記載の半導体装置。
  4. 更に、所定の周期を有する前記同期信号が外部から供給されるクロック端子を備える、請求項１乃至３のいずれか一項に記載の半導体装置。
  5. 更に、データ信号が外部から供給されるデータ端子を備え、
    前記モードレジスタは、前記データ信号及び前記第２のモードレジスタ設定信号に基づいて前記モード信号を取り込む、請求項１乃至４のいずれか一項に記載の半導体装置。
  6. 更に、
    第１の動作モードにおいては、前記第１のモードレジスタ設定信号を前記第１のレイテンシシフタに供給し、第２の動作モードにおいては前記第１のモードレジスタ設定信号を前記第１のレイテンシシフタに供給することなくバイパスさせる第１の回路と、
    前記第２のモードレジスタ設定信号及び前記第１の回路によってバイパスされた第１のモードレジスタ設定信号のいずれか一方を、前記モードレジスタへ供給する第２の回路と、を備える請求項１乃至４のいずれか一項に記載の半導体装置。
  7. 前記第１の回路は、前記コマンドデコーダと前記第１のレイテンシシフタとの間に配置され、
    前記第２の回路は、前記第１のレイテンシシフタと前記モードレジスタとの間に配置される、請求項６に記載の半導体装置。
  8. 更に、データ信号が外部から供給されるデータ端子を備え、
    前記モードレジスタは、
    前記第１の動作モードにおいては、前記データ信号及び前記第２のモードレジスタ設定信号に応答して前記モード信号を取り込み、
    前記第２の動作モードにおいては、前記第１の回路によってバイパスされた第１のモードレジスタ設定信号に応答して前記モード信号を取り込む、請求項６または７に記載の半導体装置。
  9. 更に、前記第１のレイテンシシフタと前記モードレジスタとの間に配置され、前記データ信号に基づいて前記第２のモードレジスタ設定信号を前記モードレジスタへ供給するか否かを制御する第３の回路を備える、請求項８に記載の半導体装置。
  10. 更に、前記第２のモードレジスタ設定信号を前記同期信号に同期して遅延させて前記モードレジスタに供給する同期遅延回路を備える、請求項１乃至９のいずれか一項に記載の半導体装置。
  11. 更に、前記同期信号及び前記第１のライト信号が供給され、前記第１のライト信号が活性化してから前記所定のレイテンシが経過した後、第２のライト信号を生成する第２のレイテンシシフタを備える、請求項１乃至１０のいずれか一項に記載の半導体装置。
  12. 更に、前記第２のライト信号に基づいて外部からデータを取り込むデータ入出力回路を備える、請求項１１に記載の半導体装置。
  13. 更に、前記コマンドデコーダと前記第１のレイテンシシフタとの間に配置され、前記第１のライト信号及び前記第１のモードレジスタ設定信号のいずれか一方を前記第１のレイテンシシフタに供給する第４の回路を備え、
    前記第１のレイテンシシフタは、前記第１のライト信号が活性化してから前記所定のレイテンシが経過した後、前記第２のモードレジスタ設定信号を生成する、請求項１乃至１０のいずれか一項に記載の半導体装置。
  14. 更に、前記第１のレイテンシシフタと前記モードレジスタとの間に配置され、前記第２のモードレジスタ設定信号を、前記モードレジスタへ供給するか否かを制御する第５の回路を備える、請求項１３に記載の半導体装置。
  15. 更に、前記モード信号を前記第１のモードレジスタ設定信号に応答して取り込み、取り込まれた前記モード信号を前記第２のモードレジスタ設定信号に応答して出力するＦＩＦＯ回路を備える、請求項１３または１４に記載の半導体装置。
  16. 更に、前記第１のライト信号に関連して外部から供給されるアドレス信号と前記モード信号のいずれか一方を、前記ＦＩＦＯ回路へ供給する第６の回路と、
    前記ＦＩＦＯ回路を通過した前記モード信号と前記ＦＩＦＯ回路を通過していない前記モード信号のいずれか一方を前記モードレジスタへ供給する第７の回路と、を備える請求項１５に記載の半導体装置。
  17. 前記第６の回路は、
    第１の動作モードにおいては前記モード信号を前記ＦＩＦＯ回路へ供給し、
    第２の動作モードにおいては前記アドレス信号を前記ＦＩＦＯ回路へ供給し、
    前記第７の回路は、
    前記第１の動作モードにおいては前記ＦＩＦＯ回路を通過したモード信号を前記モードレジスタへ供給し、
    前記第２の動作モードにおいては前記ＦＩＦＯ回路を通過していないモード信号を前記モードレジスタへ供給する、請求項１６に記載の半導体装置。
  18. 更に、
    前記モード信号及び前記アドレス信号が供給される複数のアドレス端子と、
    前記複数のアドレス端子を介して外部から供給される前記モード信号及び前記アドレス信号をラッチするアドレスラッチ回路と、を備え、
    前記第６の回路は、前記アドレスラッチ回路と前記ＦＩＦＯ回路との間に配置され、
    前記第７の回路は、前記ＦＩＦＯ回路と前記モードレジスタとの間に配置される、請求項１６または１７に記載の半導体装置。
  19. 前記所定のレイテンシは、前記半導体装置に前記ライトコマンドが供給されてから、前記半導体装置が備えるデータ端子にデータが供給されるまでの期間を示すライトレイテンシと一致する、請求項１乃至１８のいずれか一項に記載の半導体装置。
  20. 前記ライトレイテンシは、付加的なレイテンシを示すアディティブレイテンシを含む、請求項１９に記載の半導体装置。
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