KR100840692B1 - 기입 회복시간 제어회로를 포함하는 반도체 메모리 장치 및기입 회복시간 제어방법 - Google Patents

기입 회복시간 제어회로를 포함하는 반도체 메모리 장치 및기입 회복시간 제어방법 Download PDF

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Abstract

웨이브 파이프 라인 방식으로 제어되는 입력 회복시간 제어회로를 포함하는 반도체 메모리 장치 및 반도체 메모리 장치의 기입 회복시간 제어방법이 개시되어 있다. 반도체 메모리 장치는 클럭 버퍼, 커맨드 디코더, 및 기입 회복시간 제어회로를 포함한다. 클럭 버퍼는 외부 클럭신호에 기초하여 내부 클럭신호를 발생시킨다. 커맨드 디코더는 외부 명령신호를 디코딩하여 기입 명령신호를 발생시킨다. 기입 회복시간 제어회로는 내부 클럭신호, 기입 명령신호, 및 복수의 비트를 가지는 기입 회복시간 제어신호에 기초하여, 복수의 뱅크 프리차지 제어신호를 웨이브 파이프 라인 방식으로 게이팅하고 게이팅된 복수의 뱅크 프리차지 제어신호를 발생시킨다. 따라서, 기입 회복시간 제어회로를 구비한 반도체 메모리 장치는 기입 회복시간 제어를 위해 필요한 플립플롭들의 수를 줄일 수 있고 입력 제어신호들과 뱅크 프리차지 제어신호들 사이의 마진을 증가시킬 수 있고, 전력소모가 적고 반도체 집적회로로 구현했을 때 면적을 적게 차지한다.

Description

기입 회복시간 제어회로를 포함하는 반도체 메모리 장치 및 기입 회복시간 제어방법{SEMICONDUCTOR MEMORY DEVICE HAVING WRITE RECOVERY TIME CONTROL CIRCUIT AND METHOD OF CONTROLLING WRITE RECOVERY TIME OF THE SAME}
도 1은 본 발명의 하나의 실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 2는 도 1의 반도체 메모리 장치에 포함되어 있는 기입 회복시간 제어회로의 제 1 실시예를 나타내는 블록도이다.
도 3은 도 2에 도시된 기입 회복시간 제어회로에 포함되어 있는 마스터 회로의 하나의 예를 나타내는 블록도이다.
도 4는 도 3의 마스터 회로에 포함되어 있는 기입 회복시간 카운터의 하나의 예를 나타내는 회로도이다.
도 5는 도 3의 마스터 회로에 포함되어 있는 제 2 지연회로의 하나의 예를 나타내는 회로도이다.
도 6은 도 3의 마스터 회로에 포함되어 있는 제 3 지연회로의 하나의 예를 나타내는 회로도이다.
도 7은 도 2에 도시된 기입 회복시간 제어회로에 포함되어 있는 마스터 회로의 다른 하나의 예를 나타내는 블록도이다.
도 8은 도 2에 도시된 기입 회복시간 제어회로 내에 있는 슬레이브 회로에서 사용되는 뱅크 프리차지 제어신호를 발생시키는 프리차지 제어신호 발생회로의 하나의 예를 나타내는 회로도이다.
도 9 및 도 10은 각각 도 2에 도시된 기입 회복시간 제어회로에 있는 슬레이브 회로에 포함된 제 1 슬레이브 부 및 제 8 슬레이브 부의 하나의 예를 나타내는 회로도이다.
도 11은 도 1의 반도체 메모리 장치에 포함되어 있는 기입 회복시간 제어회로의 제 2 실시예를 나타내는 블록도이다.
도 12는 도 11에 도시된 기입 회복시간 제어회로에 포함되어 있는 마스터 회로의 하나의 예를 나타내는 블록도이다.
도 13은 도 11의 마스터 회로에 포함되어 있는 제 3 지연회로의 하나의 예를 나타내는 회로도이다.
도 14는 도 11에 도시된 기입 회복시간 제어회로에 있는 슬레이브 회로에 포함된 제 1 슬레이브 부의 하나의 예를 나타내는 회로도이다.
도 15는 기입 회복시간에 따른 프리차지 커맨드의 발생 시점을 나타내는 타이밍도이다.
도 16은 도 11에 도시된 기입 회복시간 제어회로의 동작을 나타내는 타이밍도이다.
* 도면의 주요부분에 대한 부호의 설명 *
1000 : 반도체 메모리 장치 1100 : 메모리 셀 어레이
1150 : 로우 디코더 1200 : 칼럼 디코더
1250 : 뱅크 디코더 1300 : 데이터 입력회로
1350 : 데이터 출력회로 1400 : 클럭 버퍼
1450 : 커맨드 디코더 1500 : MRS 회로
1800 : 어드레스 버퍼 1600 : 입력 레이턴시 제어회로
1700 : 기입 회복시간 제어회로
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 기입 회복시간 제어회로 및 기입 회복시간 제어방법에 관한 것이다.
동기식 반도체 메모리 장치는 외부로부터 인가되는 외부 클럭에 동기되어 데이터를 입출력한다. 최근에 DRAM(Dynamic Random Access Memory)의 동작속도가 빨라짐에 따라, 라이트(write) 동작시 기입할 데이터가 메모리 셀에 충분히 라이트 되기 전에 프리차지 커맨드에 의해 워드 라인(word line; WL)이 디스에이블 될 수 있다. 라이트 커맨드가 발생하고 나서 칼럼 선택라인(column selecting line; CSL) 인에이블 클럭이 발생한 후 프리차지 커맨드가 발생할 때까지의 시간은 기입 회복시간(write recovery time; tWR)이라 불린다.
따라서, 기입 회복시간을 제어할 수 있는 반도체 메모리 장치가 필요하다.
본 발명의 목적은 라이트 모드에서 데이터가 메모리 셀에 충분히 라이트된 후에 워드라인을 디스에이블시키는 기입 회복시간 제어회로를 구비한 반도체 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 데이터가 메모리 셀에 충분히 라이트된 후에 워드라인을 디스에이블시킬 수 있는 반도체 메모리 장치의 기입 회복시간 제어방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 반도체 메모리 장치는 클럭 버퍼, 커맨드 디코더, 및 기입 회복시간 제어회로를 포함한다.
클럭 버퍼는 외부 클럭신호에 기초하여 내부 클럭신호를 발생시킨다. 커맨드 디코더는 외부 명령신호를 디코딩하여 기입 명령신호를 발생시킨다. 기입 회복시간 제어회로는 상기 내부 클럭신호, 상기 기입 명령신호, 및 복수의 비트를 가지는 기입 회복시간 제어신호에 기초하여, 복수의 뱅크 프리차지 제어신호를 웨이브 파이프 라인 방식으로 게이팅하고 게이팅된 복수의 뱅크 프리차지 제어신호를 발생시킨다.
본 발명의 하나의 실시예에 따르면, 상기 기입 회복시간 제어회로는 마스터 회로 및 복수의 슬레이브 회로를 구비한다.
마스터 회로는 상기 내부 클럭신호, 상기 기입 명령신호, 및 상기 기입 회복시간 제어신호에 기초하여 복수 비트를 가지는 제 1 게이트 제어신호 및 복수 비트를 가지는 제 2 게이트 제어신호를 발생시킨다. 복수의 슬레이브 회로 각각은 상기 제 1 게이트 제어신호 및 상기 제 2 게이트 제어신호에 응답하여 상기 뱅크 프리차지 제어신호들 각각을 상기 웨이브 파이프 라인 방식으로 게이팅하고 상기 복수의 게이팅된 뱅크 프리차지 제어신호를 발생시킨다.
본 발명의 다른 하나의 실시예에 따르면, 상기 기입 회복시간 제어회로는 마스터 회로 및 복수의 슬레이브 회로를 구비한다.
마스터 회로는 상기 내부 클럭신호, 상기 기입 명령신호, 및 상기 기입 회복시간 제어신호에 기초하여 제 1 게이트 제어신호, 복수 비트를 가지는 제 2 게이트 제어신호, 복수 비트를 가지는 제 3 게이트 제어신호 및 제 4 게이트 제어신호를 발생시킨다. 복수의 슬레이브 회로 각각은 상기 제 1 게이트 제어신호, 상기 복수 비트를 가지는 제 2 게이트 제어신호, 상기 복수 비트를 가지는 제 3 게이트 제어신호 및 상기 제 4 게이트 제어신호에 응답하여 상기 뱅크 프리차지 제어신호들 각각을 상기 웨이브 파이프 라인 방식으로 게이팅하고 상기 복수의 게이팅된 뱅크 프리차지 제어신호를 발생시킨다.
본 발명의 하나의 실시형태에 따른 반도체 메모리 장치의 기입 회복시간 제어방법은 내부 클럭신호, 기입 명령신호 및 기입 회복시간 제어신호에 기초하여 복수 비트를 가지는 제 1 게이트 제어신호 및 복수 비트를 가지는 제 2 게이트 제어신호를 발생시키는 단계; 및 상기 제 1 게이트 제어신호 및 상기 제 2 게이트 제어신호에 응답하여 복수의 뱅크 프리차지 제어신호를 웨이브 파이프 라인 방식으로 게이팅하고 복수의 게이팅된 뱅크 프리차지 제어신호를 발생시키는 단계를 포함한다.
본 발명의 다른 하나의 실시형태에 따른 반도체 메모리 장치의 기입 회복시간 제어방법은 내부 클럭신호, 기입 명령신호 및 기입 회복시간 제어신호에 기초하여 제 1 게이트 제어신호, 복수 비트를 가지는 제 2 게이트 제어신호, 복수 비트를 가지는 제 3 게이트 제어신호 및 제 4 게이트 제어신호를 발생시키는 단계; 및 상기 제 1 게이트 제어신호, 상기 제 2 게이트 제어신호, 상기 제 3 게이트 제어신호 및 상기 제 4 게이트 제어신호에 응답하여 복수의 뱅크 프리차지 제어신호를 웨이브 파이프 라인 방식으로 게이팅하고 게이팅된 복수의 뱅크 프리차지 제어신호를 발생시키는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
도 1은 본 발명의 하나의 실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(1000)는 메모리 셀 어레이(1100), 어드레스 버퍼(1800), 로우 어드레스 버퍼(1850), 로우 디코더(1150), 칼럼 디코더(1200), 뱅크 디코더(1250), 데이터 입력 회로(1300), 데이터 출력 회로(1350), 클럭 버퍼(1400), 커맨드 디코더(1450), MRS(Mode Register Set) 회로(1500), 기입 레이턴시 제어회로(1600), 및 기입 회복시간 제어회로(1700)를 구비한다.
메모리 셀 어레이(1100)는 수많은 메모리셀들이 로우(row)방향과 칼럼(column) 방향으로 배열되어 있는 데이터 저장 장소이다. 데이터 입력 회로(1300)는 입력 데이터(DIN)를 버퍼링하고 버퍼링된 입력 데이터를 메모리 셀 어레이(1100)에 기입한다. 데이터 출력 회로(1350)는 메모리 셀 어레이(1100)로부터 독출된 데이터를 버퍼링하고 출력 데이터(DOUT)로서 외부로 출력한다. 어드레스 버퍼(1800)는 외부 어드레스 신호(XADDR)를 수신하여 버퍼링하고 내부 어드레스 신호(ADDR)를 발생시킨다. 로우 어드레스 버퍼(1850)는 프리차지 인에이블 신호(PREC_EN)에 응답하여 내부 어드레스 신호(ADDR)를 버퍼링하여 버퍼링된 로우 어드레스 신호(RA)를 발생시킨다. 로우 디코더(1150)는 버퍼링된 로우 어드레스 신호(RA)를 디코딩한다. 칼럼 디코더(1200)는 기입 레이턴시 제어회로(1600)로부터 칼럼 어드레스 신호(CA)를 수신하여 디코딩하고 디코딩된 칼럼 어드레스 신호를 발생시킨다. 뱅크 디코더(1250)는 입력 레이턴시 제어회로(1600)로부터 뱅크 어드레스 신호(CBA)를 수신하여 디코딩하고 메모리 뱅크를 지정하기 위한 디코딩된 뱅크 어드레스 신호를 발생시킨다.
클럭 버퍼(1400)는 외부 클럭 신호(ECLK)를 수신하여 버퍼링하고 내부 클럭 신호(PCLK)를 발생시킨다. 커맨드 디코더(1450)는 외부로부터 인가되는 커맨드 신호(CMD), 예컨대, /WE, /CS, /RAS, /CAS 등의 신호를 수신하여 디코딩하고 디코딩된 명령 신호(예컨대, PWA)를 출력한다. MRS 회로(1500)는 반도체 메모리 장치(1000)의 동작 모드를 지정하기 위한 MRS 커맨드(MRS_CMD) 및 내부 어드레스 신호(ADDR)에 응답하여 모드 레지스터 세트를 설정한다. 기입 레이턴시 신호(WLi) 및 기입 회복시간 제어신호(tWRi)는 MRS 커맨드(MRS_CMD)에 의해 모드 레지스터 세트에 의해 설정될 수 있다.
기입 레이턴시 제어회로(1600)는 내부 클럭신호(PCLK), 기입 명령신호(PWA), 및 기입 레이턴시 신호(WLi)에 기초하여 내부 어드레스 신호(ADDR)를 웨이브 파이프 라인 방식으로 게이팅하고 칼럼 어드레스 신호(CA)와 뱅크 어드레스 신호(CBA)를 발생시킨다. 또한, 기입 레이턴시 제어회로(1600)는 뱅크 어드레스 신호들(CBAW_A ~ CBAW_H) 및 오토 프리차지 어드레스 신호(CA8)를 발생시킨다.
기입 회복시간 제어회로(1700)는 내부 클럭신호(PCLK), 기입 명령신호(PWA), 및 기입 회복시간 제어신호(tWRi)에 기초하여 뱅크 프리차지 제어신호들(PWAPT_A ~ PWAPT_H)을 웨이브 파이프 라인 방식으로 게이팅하고 게이팅된 복수의 뱅크 프리차지 제어신호를 발생시키고, 복수의 뱅크 프리차지 제어신호에 대응하는 프리차지 인에이블 신호(PREC_EN)를 발생시킨다. 뱅크 프리차지 제어신호들(PWAPT_A ~ PWAPT_H)은 도 8에 도시된 바와 같이, 뱅크 어드레스 신호들(CBAW_A ~ CBAW_H) 및 오토 프리차지 어드레스 신호(CA8)에 기초하여 발생되는 신호들이다.
도 2는 도 1의 반도체 메모리 장치에 포함되어 있는 기입 회복시간 제어회로의 제 1 실시예를 나타내는 블록도이다. 도 2의 기입 회복시간 제어회로(1700)는 8 개의 메모리 뱅크(A, B, C, D, E, F, G, H)로 구성된 메모리 장치에 포함된 기입 회복시간 제어회로를 나타낸다.
도 2를 참조하면, 기입 회복시간 제어회로(1700)는 마스터(master) 회로(1710), 슬레이브(slave) 회로(1750), 및 프리차지(precharge) 제어회로(1755)를 포함한다.
마스터 회로(1710)는 내부 클럭신호(PCLK), 기입 명령신호(PWA) 및 기입 회복시간 제어신호(tWRi)에 기초하여 복수 비트를 가지는 제 1 게이트 제어신 호(PWA_DIS1 ~ PWA_DIS6) 및 복수 비트를 가지는 제 2 게이트 제어신호(PWAP_EN1 ~ PWAP_EN6)를 발생시킨다.
슬레이브 회로(1750)는 제 1 게이트 제어신호(PWA_DIS1 ~ PWA_DIS6) 및 제 2 게이트 제어신호(PWAP_EN1 ~ PWAP_EN6)에 응답하여 뱅크 프리차지 제어신호들(PWAPT_A ~ PWAPT_H) 각각을 웨이브 파이프 라인 방식으로 게이팅하고 복수의 게이팅된 뱅크 프리차지 제어신호를 발생시킨다.
도 8에 도시된 바와 같이, 프리차지 제어신호 발생회로(1760)는 뱅크 어드레스 신호들(CBAW_A ~ CBAW_H)과 오토 프리차지 어드레스 신호(CA8)에 대해 논리곱 연산을 수행하여 뱅크 프리차지 제어신호들(PWAPT_A ~ PWAPT_H)을 발생시킨다.
슬레이브 회로(1750)는 제 1 슬레이브 부(1750a), 제 2 슬레이브 부(1750b), 제 3 슬레이브 부(1750c), 제 4 슬레이브 부(1750d), 제 5 슬레이브 부(1750e), 제 6 슬레이브 부(1750f), 제 7 슬레이브 부(1750g) 및 제 8 슬레이브 부(1750h)를 포함한다.
도 2 및 도 8을 참조하면, 제 1 슬레이브 부(1750a)는 제 1 게이트 제어신호(PWA_DIS1 ~ PWA_DIS6) 및 상기 제 2 게이트 제어신호(PWAP_EN1 ~ PWAP_EN6)에 응답하여 A 뱅크를 위한 뱅크 프리차지 제어신호(PWAPT_A)를 웨이브 파이프 라인 방식으로 게이팅하고 A 뱅크를 위한 게이팅된 뱅크 프리차지 제어신호(PAPB_A)를 발생시킨다. 제 2 슬레이브 부(1750b)는 제 1 게이트 제어신호(PWA_DIS1 ~ PWA_DIS6) 및 상기 제 2 게이트 제어신호(PWAP_EN1 ~ PWAP_EN6)에 응답하여 B 뱅크를 위한 뱅크 프리차지 제어신호(PWAPT_B)를 웨이브 파이프 라인 방식으로 게이팅 하고 B 뱅크를 위한 게이팅된 뱅크 프리차지 제어신호(PAPB_B)를 발생시킨다. 제 3 슬레이브 부(1750c)는 제 1 게이트 제어신호(PWA_DIS1 ~ PWA_DIS6) 및 상기 제 2 게이트 제어신호(PWAP_EN1 ~ PWAP_EN6)에 응답하여 C 뱅크를 위한 뱅크 프리차지 제어신호(PWAPT_C)를 웨이브 파이프 라인 방식으로 게이팅하고 C 뱅크를 위한 게이팅된 뱅크 프리차지 제어신호(PAPB_C)를 발생시킨다. 제 4 슬레이브 부(1750d)는 제 1 게이트 제어신호(PWA_DIS1 ~ PWA_DIS6) 및 상기 제 2 게이트 제어신호(PWAP_EN1 ~ PWAP_EN6)에 응답하여 D 뱅크를 위한 뱅크 프리차지 제어신호(PWAPT_D)를 웨이브 파이프 라인 방식으로 게이팅하고 D 뱅크를 위한 게이팅된 뱅크 프리차지 제어신호(PAPB_D)를 발생시킨다. 제 5 슬레이브 부(1750e)는 제 1 게이트 제어신호(PWA_DIS1 ~ PWA_DIS6) 및 상기 제 2 게이트 제어신호(PWAP_EN1 ~ PWAP_EN6)에 응답하여 E 뱅크를 위한 뱅크 프리차지 제어신호(PWAPT_E)를 웨이브 파이프 라인 방식으로 게이팅하고 E 뱅크를 위한 게이팅된 뱅크 프리차지 제어신호(PAPB_E)를 발생시킨다. 제 6 슬레이브 부(1750f)는 제 1 게이트 제어신호(PWA_DIS1 ~ PWA_DIS6) 및 상기 제 2 게이트 제어신호(PWAP_EN1 ~ PWAP_EN6)에 응답하여 F 뱅크를 위한 뱅크 프리차지 제어신호(PWAPT_F)를 웨이브 파이프 라인 방식으로 게이팅하고 F 뱅크를 위한 게이팅된 뱅크 프리차지 제어신호(PAPB_F)를 발생시킨다. 제 7 슬레이브 부(1750g)는 제 1 게이트 제어신호(PWA_DIS1 ~ PWA_DIS6) 및 상기 제 2 게이트 제어신호(PWAP_EN1 ~ PWAP_EN6)에 응답하여 G 뱅크를 위한 뱅크 프리차지 제어신호(PWAPT_G)를 웨이브 파이프 라인 방식으로 게이팅하고 G 뱅크를 위한 게이팅된 뱅크 프리차지 제어신호(PAPB_G)를 발생시킨다. 제 8 슬레이브 부(1750h)는 제 1 게이트 제어신호(PWA_DIS1 ~ PWA_DIS6) 및 상기 제 2 게이트 제어신호(PWAP_EN1 ~ PWAP_EN6)에 응답하여 H 뱅크를 위한 뱅크 프리차지 제어신호(PWAPT_H)를 웨이브 파이프 라인 방식으로 게이팅하고 H 뱅크를 위한 게이팅된 뱅크 프리차지 제어신호(PAPB_H)를 발생시킨다.
프리차지 제어회로(1755)는 메모리 뱅크들(A ~ H) 각각에 대한 프리차지 제어부(미도시)를 포함하고, 게이팅된 뱅크 프리차지 제어신호들(PAPB_A, PAPB_B, PAPB_C, PAPB_D, PAPB_E, PAPB_F, PAPB_G, PAPB_H)에 응답하여 프리차지 인에이블 신호들(PREC_EN1 ~ PREC_EN6)을 발생시켜 로우 어드레스 버퍼(도 1의 1750)에 제공한다.
기입 회복시간 제어회로(1700)는 기입 회복시간 제어신호(tWRi, i는 자연수)에 응답하여 게이팅된 뱅크 프리차지 제어신호들(PAPB_A, PAPB_B, PAPB_C, PAPB_D, PAPB_E, PAPB_F, PAPB_G, PAPB_H)의 발생 시점을 제어한다. 즉, 기입 명령 신호(PWA)가 활성화된 시점을 기준으로 하여, 뱅크 어드레스 신호들(CBAW_A ~ CBAW_H)와 오토 프리차지 어드레스 신호(CA8)를 논리곱한 신호인 뱅크 프리차지 제어신호들(PWAPT_A ~ PWAPT_H)을 기입 회복시간 제어신호(tWRi)에 기초한 클럭 사이클만큼 지연함으로써 메모리 뱅크를 프리차지하는 게이팅된 뱅크 프리차지 제어신호들(PAPB_A, PAPB_B, PAPB_C, PAPB_D, PAPB_E, PAPB_F, PAPB_G, PAPB_H)의 활성화 시점을 조절한다.
도 3은 도 2에 도시된 기입 회복시간 제어회로(1700)에 포함되어 있는 마스터 회로(1710)의 하나의 예를 나타내는 블록도이다.
도 3을 참조하면, 마스터 회로(1710a)는 제 1 지연회로(1711), 기입 회복시간 카운터(1713), 제 2 지연회로(1715) 및 제 3 지연회로(1717)를 포함한다.
제 1 지연회로(1711)는 기입 명령신호(PWA)를 제 1 시간 지연시켜 제 1 신호(PWA_DIS)를 발생시킨다. 기입 회복시간 카운터(1713)는 내부 클럭신호(PCLK) 및 기입 회복시간 제어신호(tWR1 ~ tWR11)에 응답하여 제 1 신호(PWA_DIS)를 제 2 시간 지연시켜 제 2 신호(PWAP_EN)를 발생시킨다. 제 2 지연회로(1715)는 제 1 신호(PWA_DIS)에 응답하여 제 1 신호(PWA_DIS)의 주기에 대응하는 위상 차를 가지는 복수의 비트를 가지는 제 1 게이트 제어신호(PWA_DIS1 ~ PWA_DIS6)를 발생시킨다. 제 3 지연회로(1717)는 제 2 신호(PWAP_EN)에 응답하여 제 2 신호(PWAP_EN)의 주기에 대응하는 위상 차를 가지는 복수의 비트를 가지는 제 2 게이트 제어신호(PWAP_EN1 ~ PWAP_EN6)를 발생시킨다.
도 4는 도 3의 마스터 회로(1710a)에 포함되어 있는 기입 회복시간 카운터(1713)의 하나의 예를 나타내는 회로도이다. 기입 회복시간 카운터(1713)는 기입 회복시간 제어신호(tWR1 ~ tWR11)에 응답하여 동작하는 플립플롭들(F1~F11)을 포함한다. 플립플롭들(F1~F11)은 D형 플립플롭으로 구성할 수 있다.
도 4를 참조하면, 제 1 플립플롭(F1)은 내부 클럭신호(PCLK)에 응답하여 제 1 신호(PWA_DIS)를 래치한다. 제 2 플립플롭(F2)은 내부 클럭신호(PCLK)에 응답하여 제 1 신호(PWA_DIS)와 제 1 플립플롭(F1)의 출력신호 중에서 하나를 선택하여 래치한다. 제 3 플립플롭(F3)은 내부 클럭신호(PCLK)에 응답하여 제 1 신호(PWA_DIS)와 제 2 플립플롭(F2)의 출력신호 중에서 하나를 선택하여 래치한다. 제 4 플립플롭(F4)은 내부 클럭신호(PCLK)에 응답하여 제 1 신호(PWA_DIS)와 제 3 플립플롭(F3)의 출력신호 중에서 하나를 선택하여 래치한다. 제 5 플립플롭(F5)은 내부 클럭신호(PCLK)에 응답하여 제 1 신호(PWA_DIS)와 제 4 플립플롭(F4)의 출력신호 중에서 하나를 선택하여 래치한다. 제 6 플립플롭(F6)은 내부 클럭신호(PCLK)에 응답하여 제 1 신호(PWA_DIS)와 제 5 플립플롭(F5)의 출력신호 중에서 하나를 선택하여 래치한다. 제 7 플립플롭(F7)은 내부 클럭신호(PCLK)에 응답하여 제 1 신호(PWA_DIS)와 제 6 플립플롭(F6)의 출력신호 중에서 하나를 선택하여 래치한다. 제 8 플립플롭(F8)은 내부 클럭신호(PCLK)에 응답하여 제 1 신호(PWA_DIS)와 제 7 플립플롭(F7)의 출력신호 중에서 하나를 선택하여 래치한다. 제 9 플립플롭(F9)은 내부 클럭신호(PCLK)에 응답하여 제 1 신호(PWA_DIS)와 제 8 플립플롭(F8)의 출력신호 중에서 하나를 선택하여 래치한다. 제 10 플립플롭(F10)은 내부 클럭신호(PCLK)에 응답하여 제 1 신호(PWA_DIS)와 제 9 플립플롭(F9)의 출력신호 중에서 하나를 선택하여 래치한다. 제 11 플립플롭(F11)은 내부 클럭신호(PCLK)에 응답하여 제 1 신호(PWA_DIS)와 제 10 플립플롭(F10)의 출력신호 중에서 하나를 선택하여 래치한다. 제 11 플립플롭(F11)의 출력신호는 제 2 신호(PWAP_EN)이다.
이하, 도 4의 기입 회복시간 카운터(1713)의 동작을 설명한다.
기입 회복시간 카운터(1713)를 구성하는 플립플롭의 수는 기입 회복시간의 최대값에 의해 결정된다. 즉, 기입 회복시간 최대값이 M(M은 1이상의 자연수)이면, 기입 회복시간 카운터(1713)의 플립플롭은 M개 구비될 수 있다. 도 5의 예에서는 기입 회복시간의 최대값은 11 tCK이다.
1 tCK은 내부 클럭 신호(PCLK)의 한 클럭 싸이클(한 주기)을 의미한다.
기입 레이턴시가 11 tCK인 경우에는 제 1 신호(PWA_DIS)는 제 1 플립플롭(F1)의 입력 단자로 입력되어, 제 1 내지 제 11 플립플롭(F1~F11)을 순차적으로 거친다. 따라서, 기입 회복시간 카운터(1713)의 출력신호(PWAP_EN)는 제 1 신호(PWA_DIS)에 비하여 기입 회복시간에 해당하는 클럭 싸이클, 즉 11 tCK 만큼 지연되어 발생된다. 제 1 신호(PWA_DIS)는 기입 명령 신호(PWA)가 제 1 지연회로(도 3의 1711)에 의해 제 1 시간 지연된 신호이다.
기입 회복시간이 6 tCK인 경우에는 제 1 신호(PWA_DIS)는 제 6 플립플롭(F6)의 입력 단자로 입력되어, 제 6 내지 제 11 플립플롭(F6~F11)을 순차적으로 거친다. 따라서, 기입 회복시간 카운터(1713)의 출력신호(PWAP_EN)는 제 1 신호(PWA_DIS)에 비하여 기입 회복시간에 해당하는 클럭 싸이클, 즉 6 tCK 만큼 지연되어 발생된다.
도 5는 도 3의 마스터 회로(1710a)에 포함되어 있는 제 2 지연회로(1715)의 하나의 예를 나타내는 회로도이다.
도 5를 참조하면, 제 2 지연회로(1715)는 제 1 플립플롭(F12), 제 2 플립플롭(F13), 제 3 플립플롭(F14), 제 4 플립플롭(F15), 제 5 플립플롭(F16) 및 제 6 플립플롭(F17)을 포함한다.
제 1 플립플롭(F12)은 제 1 신호(PWA_DIS)에 응답하여 입력단자의 신호를 래치하고 제 1 게이트 제어신호의 제 1 비트(PWA_DIS1)를 발생시킨다. 제 2 플립플롭(F13)은 제 1 신호(PWA_DIS)에 응답하여 제 1 게이트 제어신호의 제 1 비 트(PWA_DIS1)를 래치하고 제 1 게이트 제어신호의 제 2 비트(PWA_DIS2)를 발생시킨다. 제 3 플립플롭(F14)은 제 1 신호(PWA_DIS)에 응답하여 제 1 게이트 제어신호의 제 2 비트(PWA_DIS2)를 래치하고 제 1 게이트 제어신호의 제 3 비트(PWA_DIS3)를 발생시킨다. 제 4 플립플롭(F15)은 제 1 신호(PWA_DIS)에 응답하여 제 1 게이트 제어신호의 제 3 비트(PWA_DIS3)를 래치하고 제 1 게이트 제어신호의 제 4 비트(PWA_DIS4)를 발생시킨다. 제 5 플립플롭(F16)은 제 1 신호(PWA_DIS)에 응답하여 제 1 게이트 제어신호의 제 4 비트(PWA_DIS4)를 래치하고 제 1 게이트 제어신호의 제 5 비트(PWA_DIS5)를 발생시킨다. 제 6 플립플롭(F17)은 제 1 신호(PWA_DIS)에 응답하여 제 1 게이트 제어신호의 제 5 비트(PWA_DIS5)를 래치하고 제 1 게이트 제어신호의 제 6 비트(PWA_DIS6)를 발생시킨다. 제 1 플립플롭(F12)의 입력단자와 제 6 플립플롭(F17)의 출력단자는 서로 전기적으로 연결되어 있다.
도 6은 도 3의 마스터 회로에 포함되어 있는 제 3 지연회로(1717)의 하나의 예를 나타내는 회로도이다.
도 6을 참조하면, 제 3 지연회로(1717)는 제 1 플립플롭(F18), 제 2 플립플롭(F19), 제 3 플립플롭(F20), 제 4 플립플롭(F21), 제 5 플립플롭(F22) 및 제 6 플립플롭(F23)을 포함한다.
제 1 플립플롭(F18)은 제 2 신호(PWAP_EN)에 응답하여 입력단자의 신호를 래치하고 제 2 게이트 제어신호의 제 1 비트(PWAP_EN1)를 발생시킨다. 제 2 플립플롭(F19)은 제 2 신호(PWAP_EN)에 응답하여 제 2 게이트 제어신호의 제 1 비트(PWAP_EN1)를 래치하고 제 2 게이트 제어신호의 제 2 비트(PWAP_EN2)를 발생시킨 다. 제 3 플립플롭(F20)은 제 2 신호(PWAP_EN)에 응답하여 제 2 게이트 제어신호의 제 2 비트(PWAP_EN2)를 래치하고 제 2 게이트 제어신호의 제 3 비트(PWAP_EN3)를 발생시킨다. 제 4 플립플롭(F21)은 제 2 신호(PWAP_EN)에 응답하여 제 2 게이트 제어신호의 제 3 비트(PWAP_EN3)를 래치하고 제 2 게이트 제어신호의 제 4 비트(PWAP_EN4)를 발생시킨다. 제 5 플립플롭(F22)은 제 2 신호(PWAP_EN)에 응답하여 제 2 게이트 제어신호의 제 4 비트(PWAP_EN4)를 래치하고 제 2 게이트 제어신호의 제 5 비트(PWAP_EN5)를 발생시킨다. 제 6 플립플롭(F23)은 제 2 신호(PWAP_EN)에 응답하여 제 2 게이트 제어신호의 제 5 비트(PWAP_EN5)를 래치하고 제 2 게이트 제어신호의 제 6 비트(PWAP_EN6)를 발생시킨다. 제 1 플립플롭(F18)의 입력단자와 제 6 플립플롭(F23)의 출력단자는 서로 전기적으로 연결되어 있다.
도 7은 도 2에 도시된 기입 회복시간 제어회로(1700)에 포함되어 있는 마스터 회로(1710)의 다른 하나의 예를 나타내는 블록도이다.
도 7을 참조하면, 마스터 회로(1710b)는 제 4 지연회로(1711), 제 5 지연회로(1714), 제 6 지연회로(1715) 및 제 7 지연회로(1717)를 포함한다.
제 4 지연회로(1711)는 기입 명령신호(PWA)를 제 1 시간 지연시켜 제 1 신호(PWA_DIS)를 발생시킨다. 제 5 지연회로(1714)는 제 1 신호(PWA_DIS)를 제 2 시간 지연시켜 제 2 신호(PWAP_EN)를 발생시킨다. 제 6 지연회로(1715)는 제 1 신호(PWA_DIS)에 응답하여 제 1 신호(PWA_DIS)의 주기에 대응하는 위상 차를 가지는 복수의 비트를 가지는 제 1 게이트 제어신호(PWA_DIS1 ~ PWA_DIS6)를 발생시킨다. 제 7 지연회로(1717)는 제 2 신호(PWAP_EN)에 응답하여 제 2 신호(PWAP_EN)의 주기 에 대응하는 위상 차를 가지는 복수의 비트를 가지는 제 2 게이트 제어신호(PWAP_EN1 ~ PWAP_EN6)를 발생시킨다.
도 7의 마스터 회로(1710b)는 도 3에 도시된 마스터 회로(1710a)에 포함된 기입 회복시간 카운터(1713) 대신에 제 5 지연회로(1714)를 포함한다. 즉, 도 7의 마스터 회로(1710b)는 기입 회복시간 제어신호(tWR1 ~ tWR11)를 사용하지 않고, 단순한 지연회로를 사용하여 제 1 신호(PWA_DIS)를 지연시켜 제 2 신호(PWAP_EN)를 발생시킨다.
도 8은 도 2에 도시된 기입 회복시간 제어회로 내에 있는 슬레이브 회로에서 사용되는 뱅크 프리차지 제어신호를 발생시키는 프리차지 제어신호 발생회로의 하나의 예를 나타내는 회로도이다.
도 8을 참조하면, 프리차지 제어신호 발생회로(1760)는 슬레이브 회로(1750) 내에 포함될 수 있으며, 뱅크 어드레스 신호들(CBAW_A ~ CBAW_H)과 오토 프리차지 어드레스 신호(CA8)에 기초하여 메모리 뱅크들을 위한 뱅크 프리차지 제어신호들(PWAPT_A ~ PWAPT_H)을 발생시킨다.
프리차지 제어신호 발생회로(1760)는 제 1 프리차지 제어신호 발생부(1760a), 제 2 프리차지 제어신호 발생부(1760b), 제 3 프리차지 제어신호 발생부(1760c), 제 4 프리차지 제어신호 발생부(1760d), 제 5 프리차지 제어신호 발생부(1760e), 제 6 프리차지 제어신호 발생부(1760f), 제 7 프리차지 제어신호 발생부(1760g) 및 제 8 프리차지 제어신호 발생부(1760h)를 포함한다.
제 1 프리차지 제어신호 발생부(1760a)는 제 1 뱅크 어드레스 신호(CBAW_A) 와 오토 프리차지 어드레스 신호(CA8)에 대해 비논리곱 연산을 수행하는 제 1 NAND 게이트(1761)와 제 1 NAND 게이트(1761)의 출력신호를 반전시키는 제 1 인버터(1769)를 포함한다. 제 2 프리차지 제어신호 발생부(1760b)는 제 2 뱅크 어드레스 신호(CBAW_B)와 오토 프리차지 어드레스 신호(CA8)에 대해 비논리곱 연산을 수행하는 제 2 NAND 게이트(1762)와 제 2 NAND 게이트(1762)의 출력신호를 반전시키는 제 2 인버터(1770)를 포함한다. 제 3 프리차지 제어신호 발생부(1760c)는 제 3 뱅크 어드레스 신호(CBAW_C)와 오토 프리차지 어드레스 신호(CA8)에 대해 비논리곱 연산을 수행하는 제 3 NAND 게이트(1763)와 제 3 NAND 게이트(1763)의 출력신호를 반전시키는 제 3 인버터(1771)를 포함한다. 제 4 프리차지 제어신호 발생부(1760d)는 제 4 뱅크 어드레스 신호(CBAW_D)와 오토 프리차지 어드레스 신호(CA8)에 대해 비논리곱 연산을 수행하는 제 4 NAND 게이트(1764)와 제 4 NAND 게이트(1764)의 출력신호를 반전시키는 제 4 인버터(1772)를 포함한다. 제 5 프리차지 제어신호 발생부(1760e)는 제 5 뱅크 어드레스 신호(CBAW_E)와 오토 프리차지 어드레스 신호(CA8)에 대해 비논리곱 연산을 수행하는 제 5 NAND 게이트(1765)와 제 5 NAND 게이트(1765)의 출력신호를 반전시키는 제 5 인버터(1773)를 포함한다. 제 6 프리차지 제어신호 발생부(1760f)는 제 6 뱅크 어드레스 신호(CBAW_F)와 오토 프리차지 어드레스 신호(CA8)에 대해 비논리곱 연산을 수행하는 제 6 NAND 게이트(1766)와 제 6 NAND 게이트(1766)의 출력신호를 반전시키는 제 6 인버터(1774)를 포함한다. 제 7 프리차지 제어신호 발생부(1760g)는 제 7 뱅크 어드레스 신호(CBAW_G)와 오토 프리차지 어드레스 신호(CA8)에 대해 비논리곱 연산을 수행하는 제 7 NAND 게이 트(1767)와 제 7 NAND 게이트(1767)의 출력신호를 반전시키는 제 7 인버터(1775)를 포함한다. 제 8 프리차지 제어신호 발생부(1760h)는 제 8 뱅크 어드레스 신호(CBAW_H)와 오토 프리차지 어드레스 신호(CA8)에 대해 비논리곱 연산을 수행하는 제 8 NAND 게이트(1768)와 제 8 NAND 게이트(1768)의 출력신호를 반전시키는 제 8 인버터(1776)를 포함한다.
뱅크 어드레스 신호들(CBAW_A ~ CBAW_H)은 메모리 셀 어레이를 구성하는 메모리 뱅크(A, B, C, D, E, F, G, H)에 대한 정보를 가지고 있는 신호들이고, 오토 프리차지 어드레스 신호(CA8)는 오토 프리차지에 대한 정보를 가지고 있는 신호이다. 따라서, 뱅크 어드레스 신호들(CBAW_A ~ CBAW_H)과 오토 프리차지 어드레스 신호(CA8)에 대해 논리곱 연산하여 발생된 뱅크 프리차지 제어신호들(PWAPT_A ~ PWAPT_H)은 오토 프리차지를 수행할 메모리 뱅크에 대한 정보를 가지고 있는 신호이다.
도 9 및 도 10은 각각 도 2에 도시된 기입 회복시간 제어회로(1700)에 포함되어 있는 슬레이브 회로를 구성하는 제 1 슬레이브 부(1750a) 및 제 8 슬레이브 부(1750h)의 하나의 예를 나타내는 회로도이다. 도 9는 A 뱅크를 위한 제 1 게이팅된 뱅크 프리차지 제어신호(PAPB_A)를 발생시키는 제 1 슬레이브 부(1750a)를 나타내고, 도 10은 H 뱅크를 위한 제 8 게이팅된 뱅크 프리차지 제어신호(PAPB_H)를 발생시키는 제 8 슬레이브 부(1750h)를 나타낸다.
도 9를 참조하면, 제 1 슬레이브 부(1750a)는 제 1 게이트 제어신호(PWA_DIS1 ~PWA_DIS6)에 응답하여 제 1 뱅크 프리차지 제어신호(PWAPT_A)를 래치 하고 복수 비트를 가지는 제 3 신호를 발생시키는 제 1 게이팅 회로, 및 제 2 게이트 제어신호(PWAP_EN1 ~ PWAP_EN6)에 응답하여 상기 제 3 신호의 각 비트를 래치하고 제 1 게이팅된 뱅크 프리차지 제어신호(PAPB_A)를 발생시키는 제 2 게이팅 회로를 포함한다.
제 1 게이팅 회로는 제 1 플립플롭(F24), 제 2 플립플롭(F25), 제 3 플립플롭(F26), 제 4 플립플롭(F27), 제 5 플립플롭(F28) 및 제 6 플립플롭(F29)을 포함한다.
제 1 플립플롭(F24)은 제 1 게이트 제어신호의 제 1 비트(PWA_DIS1)에 응답하여 제 1 뱅크 프리차지 제어신호(PWAPT_A)를 래치하고 상기 제 3 신호의 제 1 비트를 발생시킨다. 제 2 플립플롭(F25)은 제 1 게이트 제어신호의 제 2 비트(PWA_DIS2)에 응답하여 제 1 뱅크 프리차지 제어신호(PWAPT_A)를 래치하고 상기 제 3 신호의 제 2 비트를 발생시킨다. 제 3 플립플롭(F26)은 제 1 게이트 제어신호의 제 3 비트(PWA_DIS3)에 응답하여 제 1 뱅크 프리차지 제어신호(PWAPT_A)를 래치하고 상기 제 3 신호의 제 3 비트를 발생시킨다. 제 4 플립플롭(F27)은 제 1 게이트 제어신호의 제 4 비트(PWA_DIS4)에 응답하여 제 1 뱅크 프리차지 제어신호(PWAPT_A)를 래치하고 상기 제 3 신호의 제 4 비트를 발생시킨다. 제 5 플립플롭(F28)은 제 1 게이트 제어신호의 제 5 비트(PWA_DIS5)에 응답하여 제 1 뱅크 프리차지 제어신호(PWAPT_A)를 래치하고 상기 제 3 신호의 제 5 비트를 발생시킨다. 제 6 플립플롭(F29)은 제 1 게이트 제어신호의 제 6 비트(PWA_DIS6)에 응답하여 제 1 뱅크 프리차지 제어신호(PWAPT_A)를 래치하고 상기 제 3 신호의 제 6 비트를 발 생시킨다.
제 2 게이팅 회로는 제 1 래치(LA1), 제 2 래치(LA2), 제 3 래치(LA3), 제 4 래치(LA4), 제 5 래치(LA5) 및 제 6 래치(LA6)를 포함한다.
제 1 래치(LA1)는 제 2 게이트 제어신호의 제 1 비트(PWAP_EN1)에 응답하여 상기 제 3 신호의 제 1 비트를 래치하고 제 1 게이팅된 뱅크 프리차지 제어신호(PAPB_A)를 발생시킨다. 제 2 래치(LA2)는 제 2 게이트 제어신호의 제 2 비트(PWAP_EN2)에 응답하여 상기 제 3 신호의 제 2 비트를 래치하고 제 1 게이팅된 뱅크 프리차지 제어신호(PAPB_A)를 발생시킨다. 제 3 래치(LA3)는 제 2 게이트 제어신호의 제 3 비트(PWAP_EN3)에 응답하여 상기 제 3 신호의 제 3 비트를 래치하고 제 1 게이팅된 뱅크 프리차지 제어신호(PAPB_A)를 발생시킨다. 제 4 래치(LA4)는 제 2 게이트 제어신호의 제 4 비트(PWAP_EN4)에 응답하여 상기 제 3 신호의 제 4 비트를 래치하고 제 1 게이팅된 뱅크 프리차지 제어신호(PAPB_A)를 발생시킨다. 제 5 래치(LA5)는 제 2 게이트 제어신호의 제 5 비트(PWAP_EN5)에 응답하여 상기 제 3 신호의 제 5 비트를 래치하고 제 1 게이팅된 뱅크 프리차지 제어신호(PAPB_A)를 발생시킨다. 제 6 래치(LA6)는 제 2 게이트 제어신호의 제 6 비트(PWAP_EN6)에 응답하여 상기 제 3 신호의 제 6 비트를 래치하고 제 1 게이팅된 뱅크 프리차지 제어신호(PAPB_A)를 발생시킨다. 래치들(LA1 ~LA6)의 출력단자는 서로 전기적으로 연결되어 있다.
도 10을 참조하면, 제 8 슬레이브 부(1750h)는 제 1 게이트 제어신호(PWA_DIS1 ~PWA_DIS6)에 응답하여 제 8 뱅크 프리차지 제어신호(PWAPT_H)를 래치 하고 복수 비트를 가지는 제 3 신호를 발생시키는 제 3 게이팅 회로, 및 제 2 게이트 제어신호(PWAP_EN1 ~ PWAP_EN6)에 응답하여 상기 제 3 신호의 각 비트를 래치하고 제 8 게이팅된 뱅크 프리차지 제어신호(PAPB_H)를 발생시키는 제 4 게이팅 회로를 포함한다.
제 3 게이팅 회로는 제 7 플립플롭(F31), 제 8 플립플롭(F32), 제 9 플립플롭(F33), 제 10 플립플롭(F34), 제 11 플립플롭(F35) 및 제 12 플립플롭(F36)을 포함한다.
제 7 플립플롭(F31)은 제 1 게이트 제어신호의 제 1 비트(PWA_DIS1)에 응답하여 제 8 뱅크 프리차지 제어신호(PWAPT_H)를 래치하고 상기 제 3 신호의 제 1 비트를 발생시킨다. 제 8 플립플롭(F32)은 제 1 게이트 제어신호의 제 2 비트(PWA_DIS2)에 응답하여 제 8 뱅크 프리차지 제어신호(PWAPT_H)를 래치하고 상기 제 3 신호의 제 2 비트를 발생시킨다. 제 9 플립플롭(F33)은 제 1 게이트 제어신호의 제 3 비트(PWA_DIS3)에 응답하여 제 8 뱅크 프리차지 제어신호(PWAPT_H)를 래치하고 상기 제 3 신호의 제 3 비트를 발생시킨다. 제 10 플립플롭(F34)은 제 1 게이트 제어신호의 제 4 비트(PWA_DIS4)에 응답하여 제 8 뱅크 프리차지 제어신호(PWAPT_H)를 래치하고 상기 제 3 신호의 제 4 비트를 발생시킨다. 제 11 플립플롭(F35)은 제 1 게이트 제어신호의 제 5 비트(PWA_DIS5)에 응답하여 제 8 뱅크 프리차지 제어신호(PWAPT_H)를 래치하고 상기 제 3 신호의 제 5 비트를 발생시킨다. 제 12 플립플롭(F36)은 제 1 게이트 제어신호의 제 6 비트(PWA_DIS6)에 응답하여 제 8 뱅크 프리차지 제어신호(PWAPT_H)를 래치하고 상기 제 3 신호의 제 6 비트를 발생시킨다.
제 4 게이팅 회로는 제 7 래치(LA7), 제 8 래치(LA8), 제 9 래치(LA9), 제 10 래치(LA10), 제 11 래치(LA11) 및 제 12 래치(LA12)를 포함한다.
제 7 래치(LA7)는 제 2 게이트 제어신호의 제 1 비트(PWAP_EN1)에 응답하여 상기 제 3 신호의 제 1 비트를 래치하고 제 8 게이팅된 뱅크 프리차지 제어신호(PAPB_H)를 발생시킨다. 제 8 래치(LA8)는 제 2 게이트 제어신호의 제 2 비트(PWAP_EN2)에 응답하여 상기 제 3 신호의 제 2 비트를 래치하고 제 8 게이팅된 뱅크 프리차지 제어신호(PAPB_H)를 발생시킨다. 제 9 래치(LA9)는 제 2 게이트 제어신호의 제 3 비트(PWAP_EN3)에 응답하여 상기 제 3 신호의 제 3 비트를 래치하고 제 8 게이팅된 뱅크 프리차지 제어신호(PAPB_H)를 발생시킨다. 제 10 래치(LA10)는 제 2 게이트 제어신호의 제 4 비트(PWAP_EN4)에 응답하여 상기 제 3 신호의 제 4 비트를 래치하고 제 8 게이팅된 뱅크 프리차지 제어신호(PAPB_H)를 발생시킨다. 제 11 래치(LA11)는 제 2 게이트 제어신호의 제 5 비트(PWAP_EN5)에 응답하여 상기 제 3 신호의 제 5 비트를 래치하고 제 8 게이팅된 뱅크 프리차지 제어신호(PAPB_H)를 발생시킨다. 제 12 래치(LA12)는 제 2 게이트 제어신호의 제 6 비트(PWAP_EN6)에 응답하여 상기 제 3 신호의 제 6 비트를 래치하고 제 8 게이팅된 뱅크 프리차지 제어신호(PAPB_H)를 발생시킨다. 래치들(LA7 ~LA12)의 출력단자는 서로 전기적으로 연결되어 있다.
도 2에 도시된 기입 회복시간 제어회로(1700)에 포함되어 있는 슬레이브 회로를 구성하는 제 2 슬레이브 부(1750b), 제 3 슬레이브 부(1750c), 제 4 슬레이브 부(1750d), 제 5 슬레이브 부(1750e), 제 6 슬레이브 부(1750f) 및 제 7 슬레이브 부(1750g)들은 도 9에 도시된 제 1 슬레이브 부(1750a)의 회로 구성과 동일한 회로 구성을 가질 수 있다.
도 2 내지 도 10에 도시된 구조를 가지는 본 발명의 제 1 실시예에 따른 기입 회복시간 제어회로(1700)는 내부 클럭신호(PCLK), 기입 명령신호(PWA), 및 기입 회복시간 제어신호(tWRi)에 기초하여 뱅크 프리차지 제어신호들(PWAPT_A ~ PWAPT_H)을 웨이브 파이프 라인 방식으로 게이팅하고 게이팅된 복수의 뱅크 프리차지 제어신호를 발생시키고, 복수의 뱅크 프리차지 제어신호에 대응하는 프리차지 인에이블 신호(PREC_EN)를 발생시킨다. 따라서, 본 발명에 따른 기입 회복시간 제어회로를 구비한 반도체 메모리 장치는 기입 회복시간 제어를 위해 필요한 플립플롭들의 수를 줄일 수 있다.
도 11은 도 1의 반도체 메모리 장치에 포함되어 있는 기입 회복시간 제어회로의 제 2 실시예를 나타내는 블록도이다. 도 11의 기입 회복시간 제어회로(1900)는 8 개의 메모리 뱅크(A, B, C, D, E, F, G, H)로 구성된 메모리 장치에 포함된 기입 회복시간 제어회로를 나타낸다.
도 11을 참조하면, 기입 회복시간 제어회로(1900)는 마스터(master) 회로(1910), 슬레이브(slave) 회로(1950), 및 프리차지(precharge) 제어회로(1955)를 포함한다.
마스터 회로(1910)는 내부 클럭신호(PCLK), 기입 명령신호(PWA) 및 기입 회복시간 제어신호(tWRi)에 기초하여 제 1 게이트 제어신호(PWA_CSL), 복수 비트를 가지는 제 2 게이트 제어신호(PWA_D1 ~ PWA_D6), 복수 비트를 가지는 제 3 게이트 제어신호(PWA_DIS1 ~ PWA_DIS6) 및 제 4 게이트 제어신호(PWAP_EN)를 발생시킨다.
슬레이브 회로(1950)는 제 1 게이트 제어신호(PWA_CSL), 제 2 게이트 제어신호(PWA_D1 ~ PWA_D6), 제 3 게이트 제어신호(PWA_DIS1 ~ PWA_DIS6) 및 제 4 게이트 제어신호(PWAP_EN)에 응답하여 뱅크 프리차지 제어신호들(PWAPT_A ~ PWAPT_H) 각각을 웨이브 파이프 라인 방식으로 게이팅하고 복수의 게이팅된 뱅크 프리차지 제어신호를 발생시킨다.
도 8에 도시된 바와 같이, 프리차지 제어신호 발생회로(1760)는 뱅크 어드레스 신호들(CBAW_A ~ CBAW_H)과 오토 프리차지 어드레스 신호(CA8)에 대해 논리곱 연산을 수행하여 뱅크 프리차지 제어신호들(PWAPT_A ~ PWAPT_H)을 발생시킨다.
슬레이브 회로(1950)는 제 1 슬레이브 부(1950a), 제 2 슬레이브 부(1950b), 제 3 슬레이브 부(1950c), 제 4 슬레이브 부(1950d), 제 5 슬레이브 부(1950e), 제 6 슬레이브 부(1950f), 제 7 슬레이브 부(1950g) 및 제 8 슬레이브 부(1950h)를 포함한다.
도 11 및 도 8을 참조하면, 제 1 슬레이브 부(1950a)는 제 1 게이트 제어신호(PWA_CSL), 제 2 게이트 제어신호(PWA_D1 ~ PWA_D6), 제 3 게이트 제어신호(PWA_DIS1 ~ PWA_DIS6) 및 제 4 게이트 제어신호(PWAP_EN)에 응답하여 A 뱅크를 위한 뱅크 프리차지 제어신호(PWAPT_A)를 웨이브 파이프 라인 방식으로 게이팅하고 A 뱅크를 위한 게이팅된 뱅크 프리차지 제어신호(PAPB_A)를 발생시킨다. 제 2 슬레이브 부(1950b)는 제 1 게이트 제어신호(PWA_CSL), 제 2 게이트 제어신호(PWA_D1 ~ PWA_D6), 제 3 게이트 제어신호(PWA_DIS1 ~ PWA_DIS6) 및 제 4 게이트 제어신호(PWAP_EN)에 응답하여 B 뱅크를 위한 뱅크 프리차지 제어신호(PWAPT_B)를 웨이브 파이프 라인 방식으로 게이팅하고 B 뱅크를 위한 게이팅된 뱅크 프리차지 제어신호(PAPB_B)를 발생시킨다. 제 3 슬레이브 부(1950c)는 제 1 게이트 제어신호(PWA_CSL), 제 2 게이트 제어신호(PWA_D1 ~ PWA_D6), 제 3 게이트 제어신호(PWA_DIS1 ~ PWA_DIS6) 및 제 4 게이트 제어신호(PWAP_EN)에 응답하여 C 뱅크를 위한 뱅크 프리차지 제어신호(PWAPT_C)를 웨이브 파이프 라인 방식으로 게이팅하고 C 뱅크를 위한 게이팅된 뱅크 프리차지 제어신호(PAPB_C)를 발생시킨다. 제 4 슬레이브 부(1950d)는 제 1 게이트 제어신호(PWA_CSL), 제 2 게이트 제어신호(PWA_D1 ~ PWA_D6), 제 3 게이트 제어신호(PWA_DIS1 ~ PWA_DIS6) 및 제 4 게이트 제어신호(PWAP_EN)에 응답하여 D 뱅크를 위한 뱅크 프리차지 제어신호(PWAPT_D)를 웨이브 파이프 라인 방식으로 게이팅하고 D 뱅크를 위한 게이팅된 뱅크 프리차지 제어신호(PAPB_D)를 발생시킨다. 제 5 슬레이브 부(1950e)는 제 1 게이트 제어신호(PWA_CSL), 제 2 게이트 제어신호(PWA_D1 ~ PWA_D6), 제 3 게이트 제어신호(PWA_DIS1 ~ PWA_DIS6) 및 제 4 게이트 제어신호(PWAP_EN)에 응답하여 E 뱅크를 위한 뱅크 프리차지 제어신호(PWAPT_E)를 웨이브 파이프 라인 방식으로 게이팅하고 E 뱅크를 위한 게이팅된 뱅크 프리차지 제어신호(PAPB_E)를 발생시킨다. 제 6 슬레이브 부(1950f)는 제 1 게이트 제어신호(PWA_CSL), 제 2 게이트 제어신호(PWA_D1 ~ PWA_D6), 제 3 게이트 제어신호(PWA_DIS1 ~ PWA_DIS6) 및 제 4 게이트 제어신호(PWAP_EN)에 응답하여 F 뱅크를 위한 뱅크 프리차지 제어신호(PWAPT_F)를 웨이브 파이프 라인 방식으로 게이팅하고 F 뱅크를 위한 게이팅된 뱅크 프리차지 제어신호(PAPB_F)를 발생시킨다. 제 7 슬레이브 부(1950g)는 제 1 게이트 제어신호(PWA_CSL), 제 2 게이트 제어신호(PWA_D1 ~ PWA_D6), 제 3 게이트 제어신호(PWA_DIS1 ~ PWA_DIS6) 및 제 4 게이트 제어신호(PWAP_EN)에 응답하여 G 뱅크를 위한 뱅크 프리차지 제어신호(PWAPT_G)를 웨이브 파이프 라인 방식으로 게이팅하고 G 뱅크를 위한 게이팅된 뱅크 프리차지 제어신호(PAPB_G)를 발생시킨다. 제 8 슬레이브 부(1950h)는 제 1 게이트 제어신호(PWA_CSL), 제 2 게이트 제어신호(PWA_D1 ~ PWA_D6), 제 3 게이트 제어신호(PWA_DIS1 ~ PWA_DIS6) 및 제 4 게이트 제어신호(PWAP_EN)에 응답하여 H 뱅크를 위한 뱅크 프리차지 제어신호(PWAPT_H)를 웨이브 파이프 라인 방식으로 게이팅하고 H 뱅크를 위한 게이팅된 뱅크 프리차지 제어신호(PAPB_H)를 발생시킨다.
프리차지 제어회로(1955)는 메모리 뱅크들(A ~ H) 각각에 대한 프리차지 제어부(미도시)를 포함하고, 게이팅된 뱅크 프리차지 제어신호들(PAPB_A, PAPB_B, PAPB_C, PAPB_D, PAPB_E, PAPB_F, PAPB_G, PAPB_H)에 응답하여 프리차지 인에이블 신호들(PREC_EN1 ~ PREC_EN6)을 발생시켜 로우 어드레스 버퍼(도 1의 1750)에 제공한다.
기입 회복시간 제어회로(1900)는 기입 회복시간 제어신호(tWRi, i는 자연수)에 응답하여 게이팅된 뱅크 프리차지 제어신호들(PAPB_A, PAPB_B, PAPB_C, PAPB_D, PAPB_E, PAPB_F, PAPB_G, PAPB_H)의 발생 시점을 제어한다. 즉, 기입 명령 신호(PWA)가 활성화된 시점을 기준으로 하여, 뱅크 어드레스 신호들(CBAW_A ~ CBAW_H)와 오토 프리차지 어드레스 신호(CA8)를 논리곱한 신호인 뱅크 프리차지 제어신호들(PWAPT_A ~ PWAPT_H)을 기입 회복시간 제어신호(tWRi)에 기초한 클럭 사이클만큼 지연함으로써 메모리 뱅크를 프리차지하는 게이팅된 뱅크 프리차지 제어신호들(PAPB_A, PAPB_B, PAPB_C, PAPB_D, PAPB_E, PAPB_F, PAPB_G, PAPB_H)의 활성화 시점을 조절한다.
도 12는 도 11에 도시된 기입 회복시간 제어회로(1900)에 포함되어 있는 마스터 회로(1910)의 하나의 예를 나타내는 블록도이다.
도 12를 참조하면, 마스터 회로(1910)는 제 1 지연회로(1721), 제 2 지연회로(1722), 제 3 지연회로(1724), 제 4 지연회로(1723), 제 5 지연회로(1715) 및 기입 회복시간 카운터(1713)를 포함한다.
제 1 지연회로(1721)는 기입 명령신호(PWA)를 제 1 시간 지연시켜 제 1 게이트 제어신호(PWA_CSL)를 발생시킨다. 제 2 지연회로(1722)는 제 1 게이트 제어신호(PWA_CSL)를 제 2 시간 지연시켜 제 1 신호(PWA_D)를 발생시킨다. 제 3 지연회로(1724)는 제 1 신호(PWA_D)에 응답하여 제 1 신호(PWA_D)의 주기에 대응하는 위상 차를 가지는 복수의 비트를 가지는 제 2 게이트 제어신호(PWA_D1 ~ PWA_D6)를 발생시킨다. 제 4 지연회로(1723)는 제 1 신호(PWA_D)를 제 3 시간 지연시켜 제 2 신호(PWA_DIS)를 발생시킨다. 제 5 지연회로(1715)는 제 2 신호(PWA_DIS)에 응답하여 제 2 신호(PWA_DIS)의 주기에 대응하는 위상 차를 가지는 복수의 비트를 가지는 제 3 게이트 제어신호(PWA_DIS1 ~ PWA_DIS6)를 발생시킨다. 기입 회복시간 카운터(1713)는 내부 클럭신호(PCLK) 및 기입 회복시간 제어신호(tWR1 ~ tWR11)에 응답 하여 제 2 신호(PWA_DIS)를 제 4 시간 지연시켜 제 4 게이트 제어신호(PWAP_EN)를 발생시킨다.
예를 들면, 제 1 지연회로(1721)는 기입 명령신호(PWA)를 2 tCK 지연시켜 제 1 게이트 제어신호(PWA_CSL)를 발생시킬 수 있다. 제 2 지연회로(1722)는 제 1 게이트 제어신호(PWA_CSL)를 1 tCK 지연시켜 제 1 신호(PWA_D)를 발생시킬 수 있다. 제 4 지연회로(1723)는 제 1 신호(PWA_D)를 1 tCK 지연시켜 제 2 신호(PWA_DIS)를 발생시킬 수 있다.
도 12에 도시된 마스터 회로(1910)에서 제 5 지연회로(1715) 및 기입 회복시간 카운터(1713)는 각각 도 3에 도시된 제 5 지연회로(1715) 및 기입 회복시간 카운터(1713)와 동일한 구성을 가질 수 있다.
도 13은 도 11의 마스터 회로(1910)에 포함되어 있는 제 3 지연회로(1724)의 하나의 예를 나타내는 회로도이다.
제 3 지연회로는 제 1 플립플롭(F37), 제 2 플립플롭(F38), 제 3 플립플롭(F39), 제 4 플립플롭(F40), 제 5 플립플롭(F41) 및 제 6 플립플롭(F42)를 포함한다.
제 1 플립플롭(F37)은 제 1 신호(PWA_D)에 응답하여 입력단자의 신호를 래치하고 제 2 게이트 제어신호의 제 1 비트(PWA_D1)를 발생시킨다. 제 2 플립플롭(F38)은 제 1 신호(PWA_D)에 응답하여 제 2 게이트 제어신호의 제 1 비트(PWA_D1)를 래치하고 제 2 게이트 제어신호의 제 2 비트(PWA_D2)를 발생시킨다. 제 3 플립플롭(F39)은 제 1 신호(PWA_D)에 응답하여 제 2 게이트 제어신호의 제 2 비트(PWA_D2)를 래치하고 제 2 게이트 제어신호의 제 3 비트(PWA_D3)를 발생시킨다. 제 4 플립플롭(F40)은 제 1 신호(PWA_D)에 응답하여 제 2 게이트 제어신호의 제 3 비트(PWA_D3)를 래치하고 제 2 게이트 제어신호의 제 4 비트(PWA_D4)를 발생시킨다. 제 5 플립플롭(F41)은 제 1 신호(PWA_D)에 응답하여 제 2 게이트 제어신호의 제 4 비트(PWA_D4)를 래치하고 제 2 게이트 제어신호의 제 5 비트(PWA_D5)를 발생시킨다. 제 6 플립플롭(F42)은 제 1 신호(PWA_D)에 응답하여 제 2 게이트 제어신호의 제 5 비트(PWA_D5)를 래치하고 제 2 게이트 제어신호의 제 6 비트(PWA_D6)를 발생시킨다. 제 1 플립플롭(F37)의 입력단자와 제 6 플립플롭(F42)의 출력단자는 서로 전기적으로 연결되어 있다.
도 14는 도 11에 도시된 기입 회복시간 제어회로에 있는 슬레이브 회로에 포함된 제 1 슬레이브 부의 하나의 예를 나타내는 회로도이다.
도 14를 참조하면, 제 1 게이팅 회로(F43), 제 2 게이팅 회로(1952), 제 3 게이팅 회로(1953) 및 제 4 게이팅 회로(F44)를 포함한다. 제 2 게이팅 회로(1952) 및 제 3 게이팅 회로(1953)는 병렬 게이팅 회로(1951)를 구성한다.
제 1 게이팅 회로는 제 1 플립플롭(F43)을 포함하며, 제 1 게이트 제어신호(PWA_CSL)에 응답하여 제 1 뱅크 프리차지 제어신호(PWAPT_A)를 래치하고 제 3 신호를 발생시킨다.
제 2 게이팅 회로(1952)는 제 2 플립플롭(F45), 제 3 플립플롭(F46), 제 4 플립플롭(F47), 제 5 플립플롭(F48), 제 6 플립플롭(F49) 및 제 7 플립플롭(F50)을 포함하며, 복수 비트를 가지는 제 2 게이트 제어신호(PWA_D1 ~ PWA_D6)에 응답하여 상기 제 3 신호를 래치하고 복수의 비트를 가지는 제 4 신호를 발생시킨다.
제 2 플립플롭(F45)은 제 2 게이트 제어신호의 제 1 비트(PWA_D1)에 응답하여 상기 제 3 신호를 래치하고 상기 제 4 신호의 제 1 비트를 발생시킨다. 제 3 플립플롭(F46)은 제 2 게이트 제어신호의 제 2 비트(PWA_D2)에 응답하여 상기 제 3 신호를 래치하고 상기 제 4 신호의 제 2 비트를 발생시킨다. 제 4 플립플롭(F47)은 제 2 게이트 제어신호의 제 3 비트(PWA_D3)에 응답하여 상기 제 3 신호를 래치하고 상기 제 4 신호의 제 3 비트를 발생시킨다. 제 5 플립플롭(F48)은 제 2 게이트 제어신호의 제 4 비트(PWA_D4)에 응답하여 상기 제 3 신호를 래치하고 상기 제 4 신호의 제 4 비트를 발생시킨다. 제 6 플립플롭(F49)은 제 2 게이트 제어신호의 제 5 비트(PWA_D5)에 응답하여 상기 제 3 신호를 래치하고 상기 제 4 신호의 제 5 비트를 발생시킨다. 제 7 플립플롭(F50)은 제 2 게이트 제어신호의 제 6 비트(PWA_D6)에 응답하여 상기 제 3 신호를 래치하고 상기 제 4 신호의 제 6 비트를 발생시킨다.
제 3 게이팅 회로(1953)는 제 8 플립플롭(F51), 제 9 플립플롭(F52), 제 10 플립플롭(F53), 제 11 플립플롭(F54), 제 12 플립플롭(F55) 및 제 13 플립플롭(F56)을 포함하며, 복수의 비트를 가지는 제 3 게이트 제어신호(PWA_DIS1 ~ PWA_DIS6)에 응답하여 상기 제 4 신호를 래치하고 제 5 신호를 발생시킨다.
제 8 플립플롭(F51)은 제 3 게이트 제어신호의 제 1 비트(PWA_DIS1)에 응답하여 상기 제 4 신호의 제 1 비트를 래치하고 제 5 신호를 발생시킨다. 제 9 플립플롭(F52)은 제 3 게이트 제어신호의 제 2 비트(PWA_DIS2)에 응답하여 상기 제 4 신호의 제 2 비트를 래치하고 상기 제 5 신호를 발생시킨다. 제 10 플립플롭(F53)은 제 3 게이트 제어신호의 제 3 비트(PWA_DIS3)에 응답하여 상기 제 4 신호의 제 3 비트를 래치하고 상기 제 5 신호를 발생시킨다. 제 11 플립플롭(F54)은 제 3 게이트 제어신호의 제 4 비트(PWA_DIS4)에 응답하여 상기 제 4 신호의 제 4 비트를 래치하고 상기 제 5 신호를 발생시킨다. 제 12 플립플롭(F55)은 제 3 게이트 제어신호의 제 5 비트(PWA_DIS5)에 응답하여 상기 제 4 신호의 제 5 비트를 래치하고 상기 제 5 신호를 발생시킨다. 제 13 플립플롭(F56)은 제 3 게이트 제어신호의 제 6 비트(PWA_DIS6)에 응답하여 상기 제 4 신호의 제 6 비트를 래치하고 상기 제 5 신호를 발생시킨다. 플립플롭들(F51 ~ F56)의 출력단자는 서로 전기적으로 연결되어 있다.
제 4 게이팅 회로(F44)는 제 14 플립플롭(F44)을 포함하며, 제 4 게이트 제어신호(PWAP_EN)에 응답하여 상기 제 5 신호를 래치하고 제 1 게이팅된 뱅크 프리차지 제어신호(PAPB_A)를 발생시킨다.
도 11 내지 도 14에 도시된 구조를 가지는 본 발명의 제 2 실시예에 따른 기입 회복시간 제어회로(1900)는 내부 클럭신호(PCLK), 기입 명령신호(PWA), 및 기입 회복시간 제어신호(tWRi)에 기초하여 뱅크 프리차지 제어신호들(PWAPT_A ~ PWAPT_H)을 웨이브 파이프 라인 방식으로 게이팅하고 게이팅된 복수의 뱅크 프리차지 제어신호를 발생시키고, 복수의 뱅크 프리차지 제어신호에 대응하는 프리차지 인에이블 신호(PREC_EN)를 발생시킨다. 도 11에 도시된 기입 회복시간 제어회로(1900)는 제 1 게이트 제어신호(PWA_CSL), 제 2 게이트 제어신호(PWA_D1 ~ PWA_D6), 제 3 게이트 제어신호(PWA_DIS1 ~ PWA_DIS6) 및 제 4 게이트 제어신호(PWAP_EN)를 사용하여 뱅크 프리차지 제어신호들(PWAPT_A ~ PWAPT_H)을 웨이브 파이프 라인 방식으로 게이팅한다. 도 11의 기입 회복시간 제어회로에 포함된 슬레이브 부들이 한 개의 플립플롭(F43)으로 구성된 입력단과 한 개의 플립플롭(F44)으로 구성된 출력단을 구비한다. 따라서, 뱅크 프리차지 제어신호들(PWAPT_A ~ PWAPT_H)은 직렬(serial)로 입력되어 병렬(parallel)로 처리되고 직렬(serial)로 출력된다. 따라서, 도 19에 도시된 본 발명의 실시예에 따른 기입 회복시간 제어회로는 제어신호들간의 스큐에 기인하는 뱅크 프리차지 제어신호들의 셋업(setup) 시간과 홀드(hold) 시간의 불안정성을 감소시킬 수 있으며, 출력되는 게이팅된 뱅크 프리차지 제어신호들(PAPB_A ~ PAPB_H)의 스큐를 감소시킬 수 있다.
따라서, 본 발명에 따른 기입 회복시간 제어회로를 구비한 반도체 메모리 장치는 기입 회복시간 제어를 위해 필요한 플립플롭들의 수를 줄일 수 있다.
도 15는 기입 회복시간에 따른 프리차지 커맨드의 발생 시점을 나타내는 타이밍도이다.
도 15를 참조하면, 클럭신호(CLK)에 동기되어 데이터 스트로브 신호(DQS)가 발생되고, 라이트 커맨드(WR)가 발생한 후 데이터 스트로브 신호(DQS)의 상승 에지(rising edge)와 하강 에지(falling edge)에서 데이터(DATA)가 발생됨을 알 수 있다. 데이터(DATA)는 홀수 번째 데이터(F0, F1)와 짝수 번째 데이터(S0, S1)를 포함한다. 기입 회복시간(tWR)이 3 tCK인 경우, 프리차지 커맨드(PRE)는 칼럼 선택신호(CSL)가 인에이블된 후 3 tCK되는 시점에서 발생된다. 기입 회복시간(tWR)이 4 tCK인 경우, 프리차지 커맨드(PRE)는 칼럼 선택신호(CSL)가 인에이블된 후 4 tCK되는 시점에서 발생된다.
도 16은 도 11에 도시된 기입 회복시간 제어회로의 동작을 나타내는 타이밍도이다.
도 16을 참조하면, 라이트 커맨드들(AWR, BWR, CWR, DWR, EWR, FWR, GWR, HWR)은 2 개의 클럭 사이클마다 발생하고 있다. 제 1 게이트 제어신호(PWA_CSL)는 클럭신호(CLK)에 응답하여 발생되고, 제 1 신호(PWA_D)는 제 1 게이트 제어신호(PWA_CSL)보다 1 tCK 후에 발생되며, 제 2 신호(PWA_DIS)는 제 1 신호(PWA_D)보다 1 tCK 후에 발생된다. 또한, 뱅크 어드레스 신호들(CBAW_A ~ CBAW_H)과 오토 프리차지 어드레스 신호(CA8)는 각각 제 1 게이트 제어신호(PWA_CSL)와 제 2 신호(PWA_DIS)에 동기되어 발생되고 있다.
상기에서는 8 개의 메모리 뱅크로 구성된 반도체 메모리 장치에 사용되는 기입 회복시간 제어회로에 대해 기술하였다. 그러나, 본 발명은 임의의 개수의 메모리 뱅크를 가지는 반도체 메모리 장치에 포함된 기입 회복시간 제어회로에 적용할 수 있다.
상술한 바와 같이, 본 발명에 따른 기입 회복시간 제어회로를 구비한 반도체 메모리 장치는 뱅크 프리차지 제어신호들을 웨이브 파이프 라인 방식으로 게이팅하고 게이팅된 뱅크 프리차지 제어신호들을 발생시킨다. 따라서, 본 발명에 따른 기입 회복시간 제어회로를 구비한 반도체 메모리 장치는 기입 회복시간 제어를 위해 필요한 플립플롭들의 수를 줄일 수 있고 입력 제어신호들과 뱅크 프리차지 제어신호들 사이의 마진(margin)을 증가시킬 수 있다. 또한, 본 발명에 따른 기입 회복시간 제어회로를 구비한 반도체 메모리 장치는 전력소모가 적고 반도체 집적회로로 구현했을 때 면적을 적게 차지한다. 또한, 본 발명에 따른 반도체 메모리 장치는 뱅크 프리차지 제어신호들의 셋업 시간과 홀드 시간을 정확하게 제어할 수 있으며, 뱅크 프리차지 제어신호들의 스큐를 감소시킬 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (29)

  1. 외부 클럭신호에 기초하여 내부 클럭신호를 발생시키는 클럭 버퍼;
    외부 명령신호를 디코딩하여 기입 명령신호를 발생시키는 커맨드 디코더; 및
    상기 내부 클럭신호, 상기 기입 명령신호, 및 복수의 비트를 가지는 기입 회복시간 제어신호에 기초하여, 복수의 뱅크 프리차지 제어신호를 웨이브 파이프 라인 방식으로 게이팅하고 게이팅된 복수의 뱅크 프리차지 제어신호를 발생시키는 기입 회복시간 제어회로를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서, 상기 기입 회복시간 제어회로는
    상기 내부 클럭신호, 상기 기입 명령신호, 및 상기 기입 회복시간 제어신호에 기초하여 복수 비트를 가지는 제 1 게이트 제어신호 및 복수 비트를 가지는 제 2 게이트 제어신호를 발생시키는 마스터 회로; 및
    상기 제 1 게이트 제어신호 및 상기 제 2 게이트 제어신호에 응답하여 상기 뱅크 프리차지 제어신호들 각각을 상기 웨이브 파이프 라인 방식으로 게이팅하고 상기 복수의 게이팅된 뱅크 프리차지 제어신호를 발생시키는 복수의 슬레이브 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서, 상기 복수의 슬레이브 회로 각각은
    뱅크 어드레스 신호 및 오토 프리차지 어드레스 신호에 대해 논리곱 연산을 수행하고 상기 뱅크 프리차지 제어신호들을 발생시키는 프리차지 제어신호 발생회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 2 항에 있어서, 상기 마스터 회로는
    상기 기입 명령신호를 제 1 시간 지연시켜 제 1 신호를 발생시키는 제 1 지연회로;
    상기 내부 클럭신호 및 상기 기입 회복시간 제어신호에 응답하여 상기 제 1 신호를 제 2 시간 지연시켜 제 2 신호를 발생시키는 기입 회복시간 카운터;
    상기 제 1 신호에 응답하여 상기 제 1 신호의 주기에 대응하는 위상 차를 가지는 복수의 비트를 가지는 상기 제 1 게이트 제어신호를 발생시키는 제 2 지연회로; 및
    상기 제 2 신호에 응답하여 상기 제 2 신호의 주기에 대응하는 위상 차를 가지는 복수의 비트를 가지는 상기 제 2 게이트 제어신호를 발생시키는 제 3 지연회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 기입 회복시간 카운터가 상기 제 1 신호를 지연시키는 지연시간은 상기 기입 회복시간 제어신호 가운데 인에이블되는 비트에 기초하여 설정되는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항에 있어서, 상기 기입 회복시간 카운터는
    상기 기입 회복시간 제어신호에 응답하여 동작하는 복수의 플립플롭을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 4 항에 있어서, 상기 제 2 지연회로는
    상기 제 1 신호에 응답하여 입력단자의 신호를 래치하고 상기 제 1 게이트 제어신호의 제 1 비트를 발생시키는 제 1 플립플롭;
    상기 제 1 신호에 응답하여 상기 제 1 게이트 제어신호의 상기 제 1 비트를 래치하고 상기 제 1 게이트 제어신호의 제 2 비트를 발생시키는 제 2 플립플롭;
    상기 제 1 신호에 응답하여 상기 제 1 게이트 제어신호의 상기 제 2 비트를 래치하고 상기 제 1 게이트 제어신호의 제 3 비트를 발생시키는 제 3 플립플롭;
    상기 제 1 신호에 응답하여 상기 제 1 게이트 제어신호의 상기 제 3 비트를 래치하고 상기 제 1 게이트 제어신호의 제 4 비트를 발생시키는 제 4 플립플롭;
    상기 제 1 신호에 응답하여 상기 제 1 게이트 제어신호의 상기 제 4 비트를 래치하고 상기 제 1 게이트 제어신호의 제 5 비트를 발생시키는 제 5 플립플롭; 및
    상기 제 1 신호에 응답하여 상기 제 1 게이트 제어신호의 상기 제 5 비트를 래치하고 상기 제 1 게이트 제어신호의 제 6 비트를 발생시키는 제 6 플립플롭을 구비하고,
    상기 제 1 플립플롭의 입력단자와 상기 제 6 플립플롭의 출력단자는 서로 전기적으로 연결되어 있는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 4 항에 있어서, 상기 제 3 지연회로는
    상기 제 2 신호에 응답하여 입력단자의 신호를 래치하고 상기 제 2 게이트 제어신호의 제 1 비트를 발생시키는 제 1 플립플롭;
    상기 제 2 신호에 응답하여 상기 제 2 게이트 제어신호의 상기 제 1 비트를 래치하고 상기 제 2 게이트 제어신호의 제 2 비트를 발생시키는 제 2 플립플롭;
    상기 제 2 신호에 응답하여 상기 제 2 게이트 제어신호의 상기 제 2 비트를 래치하고 상기 제 2 게이트 제어신호의 제 3 비트를 발생시키는 제 3 플립플롭;
    상기 제 2 신호에 응답하여 상기 제 2 게이트 제어신호의 상기 제 3 비트를 래치하고 상기 제 2 게이트 제어신호의 제 4 비트를 발생시키는 제 4 플립플롭;
    상기 제 2 신호에 응답하여 상기 제 2 게이트 제어신호의 상기 제 4 비트를 래치하고 상기 제 2 게이트 제어신호의 제 5 비트를 발생시키는 제 5 플립플롭; 및
    상기 제 2 신호에 응답하여 상기 제 2 게이트 제어신호의 상기 제 5 비트를 래치하고 상기 제 2 게이트 제어신호의 제 6 비트를 발생시키는 제 6 플립플롭을 구비하고,
    상기 제 1 플립플롭의 입력단자와 상기 제 6 플립플롭의 출력단자는 서로 전기적으로 연결되어 있는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 2 항에 있어서, 상기 마스터 회로는
    상기 기입 명령신호를 제 1 시간 지연시켜 제 1 신호를 발생시키는 제 1 지 연회로;
    상기 제 1 신호를 제 2 시간 지연시켜 제 2 신호를 발생시키는 제 2 지연회로;
    상기 제 1 신호에 응답하여 상기 제 1 신호의 주기에 대응하는 위상 차를 가지는 복수의 비트를 가지는 상기 제 1 게이트 제어신호를 발생시키는 제 3 지연회로; 및
    상기 제 2 신호에 응답하여 상기 제 2 신호의 주기에 대응하는 위상 차를 가지는 복수의 비트를 가지는 상기 제 2 게이트 제어신호를 발생시키는 제 4 지연회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 2 항에 있어서,
    상기 슬레이브 회로의 수는 메모리 뱅크의 수에 대응하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 10 항에 있어서, 상기 복수의 슬레이브 회로들 각각은
    상기 제 1 게이트 제어신호에 응답하여 제 1 뱅크 프리차지 제어신호를 래치하고 제 3 신호를 발생시키는 제 1 게이팅 회로; 및
    상기 제 2 게이트 제어신호에 응답하여 상기 제 3 신호를 래치하고 제 1 게이팅된 뱅크 프리차지 제어신호를 발생시키는 제 2 게이팅 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 11 항에 있어서, 상기 제 1 게이팅 회로는
    상기 제 1 게이트 제어신호의 제 1 비트에 응답하여 상기 제 1 뱅크 프리차지 제어신호를 래치하고 상기 제 3 신호의 제 1 비트를 발생시키는 제 1 플립플롭;
    상기 제 1 게이트 제어신호의 제 2 비트에 응답하여 상기 제 1 뱅크 프리차지 제어신호를 래치하고 상기 제 3 신호의 제 2 비트를 발생시키는 제 2 플립플롭;
    상기 제 1 게이트 제어신호의 제 3 비트에 응답하여 상기 제 1 뱅크 프리차지 제어신호를 래치하고 상기 제 3 신호의 제 3 비트를 발생시키는 제 3 플립플롭;
    상기 제 1 게이트 제어신호의 제 4 비트에 응답하여 상기 제 1 뱅크 프리차지 제어신호를 래치하고 상기 제 3 신호의 제 4 비트를 발생시키는 제 4 플립플롭;
    상기 제 1 게이트 제어신호의 제 5 비트에 응답하여 상기 제 1 뱅크 프리차지 제어신호를 래치하고 상기 제 3 신호의 제 5 비트를 발생시키는 제 5 플립플롭; 및
    상기 제 1 게이트 제어신호의 제 6 비트에 응답하여 상기 제 1 뱅크 프리차지 제어신호를 래치하고 상기 제 3 신호의 제 6 비트를 발생시키는 제 6 플립플롭을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 12 항에 있어서, 상기 제 2 게이팅 회로는
    상기 제 2 게이트 제어신호의 제 1 비트에 응답하여 상기 제 3 신호의 상기 제 1 비트를 래치하고 상기 제 1 게이팅된 뱅크 프리차지 제어신호를 발생시키는 제 1 래치;
    상기 제 2 게이트 제어신호의 제 2 비트에 응답하여 상기 제 3 신호의 상기 제 2 비트를 래치하고 상기 제 1 게이팅된 뱅크 프리차지 제어신호를 발생시키는 제 2 래치;
    상기 제 2 게이트 제어신호의 제 3 비트에 응답하여 상기 제 3 신호의 상기 제 3 비트를 래치하고 상기 제 1 게이팅된 뱅크 프리차지 제어신호를 발생시키는 제 3 래치;
    상기 제 2 게이트 제어신호의 제 4 비트에 응답하여 상기 제 3 신호의 상기 제 4 비트를 래치하고 상기 제 1 게이팅된 뱅크 프리차지 제어신호를 발생시키는 제 4 래치;
    상기 제 2 게이트 제어신호의 제 5 비트에 응답하여 상기 제 3 신호의 상기 제 5 비트를 래치하고 상기 제 1 게이팅된 뱅크 프리차지 제어신호를 발생시키는 제 5 래치; 및
    상기 제 2 게이트 제어신호의 제 6 비트에 응답하여 상기 제 3 신호의 상기 제 6 비트를 래치하고 상기 제 1 게이팅된 뱅크 프리차지 제어신호를 발생시키는 제 6 래치를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 2 항에 있어서, 상기 기입 회복시간 제어회로는
    상기 게이팅된 뱅크 프리차지 제어신호들에 응답하여 복수의 프리차지 인에이블 신호를 발생시켜 로우 어드레스 버퍼에 제공하는 프리차지 제어회로를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제 1 항에 있어서, 상기 기입 회복시간 제어회로는
    상기 내부 클럭신호, 상기 기입 명령신호, 및 상기 기입 회복시간 제어신호에 기초하여 제 1 게이트 제어신호, 복수 비트를 가지는 제 2 게이트 제어신호, 복수 비트를 가지는 제 3 게이트 제어신호 및 제 4 게이트 제어신호를 발생시키는 마스터 회로; 및
    상기 제 1 게이트 제어신호, 상기 제 2 게이트 제어신호, 상기 제 3 게이트 제어신호 및 상기 제 4 게이트 제어신호에 응답하여 상기 뱅크 프리차지 제어신호들 각각을 상기 웨이브 파이프 라인 방식으로 게이팅하고 상기 복수의 게이팅된 뱅크 프리차지 제어신호를 발생시키는 복수의 슬레이브 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제 15 항에 있어서, 상기 마스터 회로는
    상기 기입 명령신호를 제 1 시간 지연시켜 제 1 게이트 제어신호를 발생시키는 제 1 지연회로;
    상기 제 1 게이트 제어신호를 제 2 시간 지연시켜 제 1 신호를 발생시키는 제 2 지연회로;
    상기 제 1 신호에 응답하여 상기 제 1 신호의 주기에 대응하는 위상 차를 가지는 복수의 비트를 가지는 상기 제 2 게이트 제어신호를 발생시키는 제 3 지연회 로;
    상기 제 1 신호를 제 3 시간 지연시켜 제 2 신호를 발생시키는 제 4 지연회로;
    상기 제 2 신호에 응답하여 상기 제 2 신호의 주기에 대응하는 위상 차를 가지는 복수의 비트를 가지는 상기 제 3 게이트 제어신호를 발생시키는 제 5 지연회로; 및
    상기 내부 클럭신호 및 상기 기입 회복시간 제어신호에 응답하여 상기 제 2 신호를 제 4 시간 지연시켜 상기 제 4 게이트 제어신호를 발생시키는 기입 회복시간 카운터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제 16 항에 있어서, 상기 제 1 지연회로는
    상기 기입 명령신호를 상기 내부 클럭신호의 2 사이클 지연시켜 상기 제 1 신호를 발생시키는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제 16 항에 있어서,
    상기 기입 회복시간 카운터가 상기 제 2 신호를 지연시키는 지연시간은 상기 기입 회복시간 제어신호 가운데 인에이블되는 비트에 기초하여 설정되는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제 16 항에 있어서, 상기 제 3 지연회로는
    상기 제 1 신호에 응답하여 입력단자의 신호를 래치하고 상기 제 2 게이트 제어신호의 제 1 비트를 발생시키는 제 1 플립플롭;
    상기 제 1 신호에 응답하여 상기 제 2 게이트 제어신호의 상기 제 1 비트를 래치하고 상기 제 2 게이트 제어신호의 제 2 비트를 발생시키는 제 2 플립플롭;
    상기 제 1 신호에 응답하여 상기 제 2 게이트 제어신호의 상기 제 2 비트를 래치하고 상기 제 2 게이트 제어신호의 제 3 비트를 발생시키는 제 3 플립플롭;
    상기 제 1 신호에 응답하여 상기 제 2 게이트 제어신호의 상기 제 3 비트를 래치하고 상기 제 2 게이트 제어신호의 제 4 비트를 발생시키는 제 4 플립플롭;
    상기 제 1 신호에 응답하여 상기 제 2 게이트 제어신호의 상기 제 4 비트를 래치하고 상기 제 2 게이트 제어신호의 제 5 비트를 발생시키는 제 5 플립플롭; 및
    상기 제 1 신호에 응답하여 상기 제 2 게이트 제어신호의 상기 제 5 비트를 래치하고 상기 제 2 게이트 제어신호의 제 6 비트를 발생시키는 제 6 플립플롭을 구비하고,
    상기 제 1 플립플롭의 입력단자와 상기 제 6 플립플롭의 출력단자는 서로 전기적으로 연결되어 있는 것을 특징으로 하는 반도체 메모리 장치.
  20. 제 16 항에 있어서, 상기 제 5 지연회로는
    상기 제 2 신호에 응답하여 입력단자의 신호를 래치하고 상기 제 3 게이트 제어신호의 제 1 비트를 발생시키는 제 1 플립플롭;
    상기 제 2 신호에 응답하여 상기 제 3 게이트 제어신호의 상기 제 1 비트를 래치하고 상기 제 3 게이트 제어신호의 제 2 비트를 발생시키는 제 2 플립플롭;
    상기 제 2 신호에 응답하여 상기 제 3 게이트 제어신호의 상기 제 2 비트를 래치하고 상기 제 3 게이트 제어신호의 제 3 비트를 발생시키는 제 3 플립플롭;
    상기 제 2 신호에 응답하여 상기 제 3 게이트 제어신호의 상기 제 3 비트를 래치하고 상기 제 3 게이트 제어신호의 제 4 비트를 발생시키는 제 4 플립플롭;
    상기 제 2 신호에 응답하여 상기 제 3 게이트 제어신호의 상기 제 4 비트를 래치하고 상기 제 3 게이트 제어신호의 제 5 비트를 발생시키는 제 5 플립플롭; 및
    상기 제 2 신호에 응답하여 상기 제 3 게이트 제어신호의 상기 제 5 비트를 래치하고 상기 제 3 게이트 제어신호의 제 6 비트를 발생시키는 제 6 플립플롭을 구비하고,
    상기 제 1 플립플롭의 입력단자와 상기 제 6 플립플롭의 출력단자는 서로 전기적으로 연결되어 있는 것을 특징으로 하는 반도체 메모리 장치.
  21. 제 15 항에 있어서,
    상기 슬레이브 회로의 수는 메모리 뱅크의 수에 대응하는 것을 특징으로 하는 반도체 메모리 장치.
  22. 제 21 항에 있어서, 상기 슬레이브 회로들 각각은
    상기 제 1 게이트 제어신호에 응답하여 제 1 뱅크 프리차지 제어신호를 래치하고 제 3 신호를 발생시키는 제 1 게이팅 회로;
    상기 복수 비트를 가지는 제 2 게이트 제어신호에 응답하여 상기 제 3 신호를 래치하고 복수의 비트를 가지는 제 4 신호를 발생시키는 제 2 게이팅 회로;
    상기 복수의 비트를 가지는 제 3 게이트 제어신호에 응답하여 상기 제 4 신호를 래치하고 제 5 신호를 발생시키는 제 3 게이팅 회로; 및
    상기 제 4 게이트 제어신호에 응답하여 상기 제 5 신호를 래치하고 제 1 게이팅된 뱅크 프리차지 제어신호를 발생시키는 제 4 게이팅 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  23. 제 22 항에 있어서, 상기 제 1 게이팅 회로는
    상기 제 1 게이트 제어신호의 제 1 비트에 응답하여 상기 제 1 뱅크 프리차지 제어신호를 래치하고 상기 제 3 신호를 발생시키는 플립플롭을 포함하는 것을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  24. 제 22 항에 있어서, 상기 제 2 게이팅 회로는
    상기 제 2 게이트 제어신호의 제 1 비트에 응답하여 상기 제 3 신호를 래치하고 상기 제 4 신호의 제 1 비트를 발생시키는 제 1 플립플롭;
    상기 제 2 게이트 제어신호의 제 2 비트에 응답하여 상기 제 3 신호를 래치하고 상기 제 4 신호의 제 2 비트를 발생시키는 제 2 플립플롭;
    상기 제 2 게이트 제어신호의 제 3 비트에 응답하여 상기 제 3 신호를 래치하고 상기 제 4 신호의 제 3 비트를 발생시키는 제 3 플립플롭;
    상기 제 2 게이트 제어신호의 제 4 비트에 응답하여 상기 제 3 신호를 래치하고 상기 제 4 신호의 제 4 비트를 발생시키는 제 4 플립플롭;
    상기 제 2 게이트 제어신호의 제 5 비트에 응답하여 상기 제 3 신호를 래치하고 상기 제 4 신호의 제 5 비트를 발생시키는 제 5 플립플롭; 및
    상기 제 2 게이트 제어신호의 제 6 비트에 응답하여 상기 제 3 신호를 래치하고 상기 제 4 신호의 제 6 비트를 발생시키는 제 6 플립플롭을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  25. 제 22 항에 있어서, 상기 제 3 게이팅 회로는
    상기 제 3 게이트 제어신호의 제 1 비트에 응답하여 상기 제 4 신호의 제 1 비트를 래치하고 상기 제 5 신호를 발생시키는 제 1 플립플롭;
    상기 제 3 게이트 제어신호의 제 2 비트에 응답하여 상기 제 4 신호의 제 2 비트를 래치하고 상기 제 5 신호를 발생시키는 제 2 플립플롭;
    상기 제 3 게이트 제어신호의 제 3 비트에 응답하여 상기 제 4 신호의 제 3 비트를 래치하고 상기 제 5 신호를 발생시키는 제 3 플립플롭;
    상기 제 3 게이트 제어신호의 제 4 비트에 응답하여 상기 제 4 신호의 제 4 비트를 래치하고 상기 제 5 신호를 발생시키는 제 4 플립플롭;
    상기 제 3 게이트 제어신호의 제 5 비트에 응답하여 상기 제 4 신호의 제 5 비트를 래치하고 상기 제 5 신호를 발생시키는 제 5 플립플롭; 및
    상기 제 3 게이트 제어신호의 제 6 비트에 응답하여 상기 제 4 신호의 제 6 비트를 래치하고 상기 제 5 신호를 발생시키는 제 6 플립플롭을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  26. 제 22 항에 있어서, 상기 제 4 게이팅 회로는
    상기 제 4 게이트 제어신호에 응답하여 상기 제 5 신호를 래치하고 상기 제 1 게이팅된 뱅크 프리차지 제어신호를 발생시키는 플립플롭을 포함하는 것을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  27. 제 1 항에 있어서, 상기 반도체 메모리 장치는
    상기 내부 클럭신호, 상기 기입 명령신호, 및 기입 레이턴시 신호에 기초하여, 어드레스 신호를 웨이브 파이프 라인 방식으로 게이팅하고 칼럼 어드레스 신호와 뱅크 어드레스 신호를 발생시키는 입력 레이턴시 제어회로를 포함하는 반도체 메모리 장치.
  28. 내부 클럭신호, 기입 명령신호 및 기입 회복시간 제어신호에 기초하여 복수 비트를 가지는 제 1 게이트 제어신호 및 복수 비트를 가지는 제 2 게이트 제어신호를 발생시키는 단계; 및
    상기 제 1 게이트 제어신호 및 상기 제 2 게이트 제어신호에 응답하여 복수의 뱅크 프리차지 제어신호를 웨이브 파이프 라인 방식으로 게이팅하고 복수의 게이팅된 뱅크 프리차지 제어신호를 발생시키는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 기입 회복시간 제어방법.
  29. 내부 클럭신호, 기입 명령신호 및 기입 회복시간 제어신호에 기초하여 제 1 게이트 제어신호, 복수 비트를 가지는 제 2 게이트 제어신호, 복수 비트를 가지는 제 3 게이트 제어신호 및 제 4 게이트 제어신호를 발생시키는 단계; 및
    상기 제 1 게이트 제어신호, 상기 제 2 게이트 제어신호, 상기 제 3 게이트 제어신호 및 상기 제 4 게이트 제어신호에 응답하여 복수의 뱅크 프리차지 제어신호를 웨이브 파이프 라인 방식으로 게이팅하고 게이팅된 복수의 뱅크 프리차지 제어신호를 발생시키는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 기입 회복시간 제어방법.
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