KR20210079122A - 반도체장치 - Google Patents

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KR20210079122A
KR20210079122A KR1020190171270A KR20190171270A KR20210079122A KR 20210079122 A KR20210079122 A KR 20210079122A KR 1020190171270 A KR1020190171270 A KR 1020190171270A KR 20190171270 A KR20190171270 A KR 20190171270A KR 20210079122 A KR20210079122 A KR 20210079122A
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Abstract

반도체장치는 제1 동작클럭을 토대로 생성되는 제1 플래그 및 제2 동작클럭을 토대로 생성되는 제2 플래그를 레이턴시구간만큼 시프팅하여 제1 시프팅플래그 및 제2 시프팅플래그를 생성하는 플래그시프팅회로; 및 상기 제1 동작클럭 및 상기 제2 동작클럭을 토대로 상기 제1 시프팅플래그 및 상기 제2 시프팅플래그를 리커버리구간만큼 시프팅하여 오토프리차지신호를 생성하는 오토프리차지제어회로를 포함한다.

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은 오토프리차지동작을 수행할 수 있는 반도체장치에 관한 것이다.
반도체장치가 점점 고속으로 동작하게 되면서 반도체장치는 리드동작 또는 라이트동작이 수행된 후 프리차지 커맨드를 입력받아 프리차지동작이 수행되는 방식 대신 오토프리차지동작이 수행되는 방식이 채택되고 있다. 오토프리차지동작은 반도체장치 내부에서 생성되는 커맨드로부터 리드동작 또는 라이트동작이 수행된 후 프리차지동작이 자동적으로 수행되는 방식으로 진행된다.
본 발명은 오토프리차지동작을 수행하는 반도체장치를 제공한다.
이를 위해 본 발명은 제1 동작클럭을 토대로 생성되는 제1 플래그 및 제2 동작클럭을 토대로 생성되는 제2 플래그를 레이턴시구간만큼 시프팅하여 제1 시프팅플래그 및 제2 시프팅플래그를 생성하는 플래그시프팅회로; 및 상기 제1 동작클럭 및 상기 제2 동작클럭을 토대로 상기 제1 시프팅플래그 및 상기 제2 시프팅플래그를 리커버리구간만큼 시프팅하여 오토프리차지신호를 생성하는 오토프리차지제어회로를 포함하는 반도체장치를 제공한다.
또한, 본 발명은 입력선택신호를 토대로 상기 제1 시프팅플래그를 입력오토프리차지신호로 출력하거나 상기 제2 시프팅플래그를 제1 구간만큼 시프팅하여 상기 입력오토프리차지신호로 출력하고, 상기 입력오토프리차지신호를 상기 리커버리구간에 따라 설정되는 제2 구간만큼 시프팅하여 전치프리차지신호로 출력하며, 출력선택신호를 토대로 상기 전치프리차지신호를 제3 구간만큼 시프팅하여 프리차지신호로 출력하거나 상기 전치프리차지신호를 제4 구간만큼 시프팅하여 상기 프리차지신호로 출력하는오토프리차지제어회로를 포함하는 반도체장치를 제공한다.
본 발명에 의하면 클럭을 분주하여 생성된 다수의 동작클럭을 사용하여 오토프리차지동작을 수행할 때 오토프리차지커맨드가 동작클럭 별로 다른 시점에 입력되더라도 라이트레이턴시 및 라이트리커버리타임에 따라 결정된 구간이 경과된 시점에서 오토프리차지신호를 생성할 수 있는 효과가 있다.
본 발명에 의하면 다수의 동작클럭들에 동기하여 입력된 오토프리차지커맨드를 이용하여 오토프리차지신호를 생성할 때 라이트리커버리타임을 적용하기 위해 사용되는 시프팅회로를 공유함으로써 반도체장치의 면적 및 전력소모를 절감할 수 있는 효과도 있다.
도 1은 본 발명의 일 실시예에 따른 반도체장치의 구성을 도시한 블록도이다.
도 2는 도 1에 도시된 반도체장치에 포함된 오토프리차지제어회로의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 3은 도 2에 도시된 오토프리차지제어회로에 포함된 선택신호생성회로의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 4는 도 2에 도시된 오토프리차지제어회로에 포함된 오토프리차지신호생성회로의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 5는 도 4에 도시된 오토프리차지신호생성회로에 포함된 입력프리차지신호생성회로의 일 실시예에 따른 회로도이다.
도 6은 도 4에 도시된 오토프리차지신호생성회로에 포함된 시프팅출력회로의 일 실시예에 따른 회로도이다.
도 7은 도 2에 도시된 오토프리차지제어회로에 포함된 입출력제어신호생성회로의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 8은 도 2에 도시된 오토프리차지제어회로에 포함된 오토프리차지어드레스생성회로의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 9 및 도 10은 도 1에 도시된 반도체장치의 동작을 설명하기 위한 타이밍도들이다.
도 11은 도 1에 도시된 반도체장치가 적용된 전자시스템의 일 실시예에 따른 구성을 도시한 도면이다.
"기 설정된"이라는 용어는 프로세스나 알고리즘에서 매개변수를 사용할 때 매개변수의 수치가 미리 결정되어 있음을 의미한다. 매개변수의 수치는 실시예에 따라서 프로세스나 알고리즘이 시작할 때 설정되거나 프로세스나 알고리즘이 수행되는 구간 동안 설정될 수 있다.
다양한 구성요소들을 구별하는데 사용되는 "제1" 및 "제2" 등의 용어는 구성요소들에 의해 한정되지 않는다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 반대로 제2 구성요소는 제1 구성요소로 명명될 수 있다.
하나의 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 할 때 직접적으로 연결되거나 중간에 다른 구성요소를 매개로 연결될 수도 있다고 이해되어야 한다. 반면 "직접 연결되어" 및 "직접 접속되어"라는 기재는 하나의 구성요소가 다른 구성요소에 또 다른 구성요소를 사이에 두지 않고 직접 연결된다고 이해되어야 한다.
"로직하이레벨" 및 "로직로우레벨"은 신호들의 로직레벨들을 설명하기 위해 사용된다. "로직하이레벨"을 갖는 신호는 "로직로우레벨"을 갖는 신호와 구별된다. 예를 들어, 제1 전압을 갖는 신호가 "로직하이레벨"에 대응할 때 제2 전압을 갖는 신호는 "로직로우레벨"에 대응할 수 있다. 일 실시예에 따라 "로직하이레벨"은 "로직로우레벨"보다 큰 전압으로 설정될 수 있다. 한편, 신호들의 로직레벨들은 실시예에 따라서 다른 로직레벨 또는 반대의 로직레벨로 설정될 수 있다. 예를 들어, 로직하이레벨을 갖는 신호는 실시예에 따라서 로직로우레벨을 갖도록 설정될 수 있고, 로직로우레벨을 갖는 신호는 실시예에 따라서 로직하이레벨을 갖도록 설정될 수 있다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 반도체장치(1)의 구성을 도시한 블록도이다. 도 1에 도시된 바와 같이, 본 발명의 일 실시 예에 따른 반도체장치(1)는 동작클럭생성회로(101), 제어신호입력회로(103), 칩선택신호입력회로(105), 커맨드디코더(107), 플래그생성회로(109), 플래그시프팅회로(111) 및 오토프리차지제어회로(113)를 포함할 수 있다.
동작클럭생성회로(101)는 클럭(CLK)을 분주하여 제1 동작클럭(SCLKA) 및 제2 동작클럭(SCLKB)을 생성할 수 있다. 제1 동작클럭(SCLKA) 및 제2 동작클럭(SCLKB)은 클럭(CLK)의 2 분주 신호로 생성될 수 있다. 제1 동작클럭(SCLKA) 및 제2 동작클럭(SCLKB)의 주기는 클럭(CLK)의 주기보다 2배 크게 설정될 수 있다. 제1 동작클럭(SCLKA) 및 제2 동작클럭(SCLKB)은 서로 반전된 신호로 생성될 수 있다.
제어신호입력회로(111)는 제어신호(CA)를 토대로 내부제어신호(ICA)를 생성할 수 있다. 제어신호입력회로(111)는 제어신호(CA)를 버퍼링하여 내부제어신호(ICA)를 출력하기 위한 버퍼회로(미도시)를 포함하여 구현될 수 있다.
칩선택신호입력회로(105)는 칩선택신호(CS)를 토대로 내부칩선택신호(ICS)를 생성할 수 있다. 칩선택신호입력회로(105)는 칩선택신호(CS)를 버퍼링하여 내부칩선택신호(ICS)를 출력하기 위한 버퍼회로(미도시)를 포함하여 구현될 수 있다.
커맨드디코더(107)는 제1 동작클럭(SCLKA) 및 제2 동작클럭(SCLKB), 내부제어신호(ICA) 및 내부칩선택신호(ICS)를 토대로 제1 라이트커맨드(WRA), 제2 라이트커맨드(WRB), 제1 오토프리차지커맨드(APA) 및 제2 오토프리차지커맨드(APB)를 생성할 수 있다. 커맨드디코더(107)는 내부칩선택신호(ICS)가 기 설정된 로직레벨로 입력된 상태에서 제1 동작클럭(SCLKA)에 동기하여 입력되는 내부제어신호(ICA)를 디코딩하여 제1 라이트커맨드(WRA) 및 제1 오토프리차지커맨드(APA)를 발생시킬 수 있다. 제1 라이트커맨드(WRA) 및 제1 오토프리차지커맨드(APA) 각각을 발생시키기 위해 제1 동작클럭(SCLKA)에 동기하여 입력되는 내부제어신호(ICA)의 로직레벨조합은 실시예에 따라서 다양하게 설정될 수 있다. 커맨드디코더(107)는 내부칩선택신호(ICS)가 기 설정된 로직레벨로 입력된 상태에서 제2 동작클럭(SCLKB)에 동기하여 입력되는 내부제어신호(ICA)를 디코딩하여 제2 라이트커맨드(WRB) 및 제2 오토프리차지커맨드(APB)를 발생시킬 수 있다. 제2 라이트커맨드(WRB) 및 제2 오토프리차지커맨드(APB) 각각을 발생시키기 위해 제2 동작클럭(SCLKB)에 동기하여 입력되는 내부제어신호(ICA)의 로직레벨조합은 실시예에 따라서 다양하게 설정될 수 있다.
플래그생성회로(109)는 제1 라이트커맨드(WRA), 제2 라이트커맨드(WRB), 제1 오토프리차지커맨드(APA) 및 제2 오토프리차지커맨드(APB)를 토대로 제1 플래그(APFA) 및 제2 플래그(APFB)를 생성할 수 있다. 플래그생성회로(109)는 제1 라이트커맨드(WRA) 및 제1 오토프리차지커맨드(APA)가 발생될 때 제1 플래그(APFA)를 발생시킬 수 있다. 플래그생성회로(109)는 제2 라이트커맨드(WRB) 및 제2 오토프리차지커맨드(APB)가 발생될 때 제2 플래그(APFB)를 발생시킬 수 있다.
플래그시프팅회로(111)는 라이트레이턴시코드(CWL), 제1 동작클럭(SCLKA) 및 제2 동작클럭(SCLKB)을 토대로 제1 플래그(APFA) 및 제2 플래그(APFB)를 시프팅하여 제1 시프팅플래그(SAPFA) 및 제2 시프팅플래그(SAPFB)를 생성할 수 있다. 라이트레이턴시코드(CWL)는 라이트레이턴시(WL)를 토대로 설정되는 레이턴시구간들 각각에 대응되는 로직레벨조합을 갖는 비트들을 포함할 수 있다. 본 실시예에서 레이턴시구간은 라이트레이턴시(WL)+8tCK의 구간에 대응되도록 설정될 수 있다. 예를 들어, 라이트레이턴시(WL)가 12tCK로 설정될 때 레이턴시구간은 20tCK로 설정될 수 있다. 여기서, 'tCK'는 클럭(CLK)의 한주기 구간을 의미할 수 있다.
오토프리차지제어회로(113)는 제1 시프팅플래그(SAPFA), 제2 시프팅플래그(SAPFB), 제1 동작클럭(SCLKA), 제2 동작클럭(SCLKB), 라이트리커버리코드(TWR) 및 어드레스(ADD)를 토대로 오토프리차지신호(APCG) 및 오토프리차지어드레스(ADD_AP)를 생성할 수 있다. 오토프리차지제어회로(113)는 제1 시프팅플래그(SAPFA)가 발생될 때 제1 동작클럭(SCLKA) 및 제2 동작클럭(SCLKB)에 동기하여 라이트리커버리코드(TWR)에 의해 설정되는 리커버리구간만큼 제1 시프팅플래그(SAPFA)를 시프팅하여 오토프리차지신호(APCG)를 생성할 수 있다. 오토프리차지제어회로(113)는 제2 시프팅플래그(SAPFB)가 발생될 때 제1 동작클럭(SCLKA) 및 제2 동작클럭(SCLKB)에 동기하여 라이트리커버리코드(TWR)에 의해 설정되는 리커버리구간만큼 제2 시프팅플래그(SAPFB)를 시프팅하여 오토프리차지신호(APCG)를 생성할 수 있다. 오토프리차지제어회로(113)는 제1 시프팅플래그(SAPFA) 및 제2 시프팅플래그(SAPFB)를 토대로 어드레스(ADD)를 래치하고, 라이트리커버리코드(TWR)에 의해 설정되는 리커버리구간만큼 경과된 시점에서 래치된 어드레스(ADD)를 오토프리차지어드레스(ADD_AP)로 출력할 수 있다.
도 2는 오토프리차지제어회로(113)의 일 실시예에 따른 구성을 도시한 블럭도이다. 도 2에 도시된 바와 같이, 오토프리차지제어회로(113)는 선택신호생성회로(21), 오토프리차지신호생성회로(23), 입출력제어신호생성회로(25) 및 오토프리차지어드레스생성회로(27)를 포함할 수 있다.
선택신호생성회로(21)는 제1 시프팅플래그(SAPFA), 제2 시프팅플래그(SAPFB), 입력제어신호(PIN) 및 전치출력제어신호(POUT_PRE)를 토대로 입력선택신호(ISEL) 및 출력선택신호(OSEL)를 생성할 수 있다. 선택신호생성회로(21)는 제1 시프팅플래그(SAPFA) 및 제2 시프팅플래그(SAPFB)에 따라 로직레벨이 설정되는 입력선택신호(ISEL)를 생성할 수 있다. 예를 들어, 선택신호생성회로(21)는 제1 시프팅플래그(SAPFA)가 발생될 때 입력선택신호(ISEL)를 제1 로직레벨로 설정할 수 있고, 제2 시프팅플래그(SAPFB)가 발생될 때 입력선택신호(ISEL)를 제2 로직레벨로 설정할 수 있다. 본 실시예에서 제1 로직레벨은 로직로우레벨로 설정될 수 있고, 제2 로직레벨은 로직하이레벨로 설정될 수 있다. 선택신호생성회로(21)는 입력제어신호(PIN)를 토대로 입력선택신호(ISEL)를 래치하고, 전치출력제어신호(POUT_PRE)를 토대로 래치된 입력선택신호(ISEL)를 출력선택신호(OSEL)로 출력할 수 있다.
오토프리차지신호생성회로(23)는 제1 동작클럭(SCLKA), 제2 동작클럭(SCLKB), 입력선택신호(ISEL), 출력선택신호(OSEL), 라이트리커버리코드(TWR), 제1 시프팅플래그(SAPFA) 및 제2 시프팅플래그(SAPFB)를 토대로 입력오토프리차지신호(IAP), 전치오토프리차지신호(PAP) 및 오토프리차지신호(APCG)를 생성할 수 있다. 오토프리차지신호생성회로(23)는 제1 시프팅플래그(SAPFA)가 발생될 때 제1 시프팅플래그(SAPFA)를 입력오토프리차지신호(IAP)로 출력할 수 있다. 오토프리차지신호생성회로(23)는 제2 시프팅플래그(SAPFB)가 발생될 때 제2 시프팅플래그(SAPFB)를 제1 동작클럭(SCLKA)의 0.5 주기구간(클럭(CLK)의 1 주기구간)만큼 시프팅하여 입력오토프리차지신호(IAP)로 출력할 수 있다. 오토프리차지신호생성회로(23)는 라이트리커버리코드(TWR)를 토대로 입력오토프리차지신호(IAP)를 시프팅하여 전치오토프리차지신호(PAP)를 생성할 수 있다. 오토프리차지신호생성회로(23)는 라이트리커버리코드(TWR)에 의해 설정되는 리커버리구간에서 제1 동작클럭(SCLKA)의 1 주기구간(클럭(CLK)의 2 주기구간)만큼 차감한 구간만큼 입력오토프리차지신호(IAP)를 시프팅하여 전치오토프리차지신호(PAP)를 생성할 수 있다. 오토프리차지신호생성회로(23)는 제1 시프팅플래그(SAPFA)가 발생될 때 제1 동작클럭(SCLKA)의 1 주기구간(클럭(CLK)의 2 주기구간)만큼 전치오토프리차지신호(PAP)를 시프팅하여 오토프리차지신호(APCG)로 출력할 수 있다. 오토프리차지신호생성회로(23)는 제2 시프팅플래그(SAPFB)가 발생될 때 제1 동작클럭(SCLKA)의 0.5 주기구간(클럭(CLK)의 1 주기구간)만큼 전치오토프리차지신호(PAP)를 시프팅하여 오토프리차지신호(APCG)로 출력할 수 있다.
입출력제어신호생성회로(25)는 입력오토프리차지신호(IAP), 전치오토프리차지신호(PAP) 및 오토프리차지신호(APCG)를 토대로 입력제어신호(PIN), 전치출력제어신호(POUT_PRE) 및 출력제어신호(POUT)를 생성할 수 있다. 입출력제어신호생성회로(25)는 입력오토프리차지신호(IAP)를 토대로 입력제어신호(PIN)를 생성할 수 있다. 입출력제어신호생성회로(25)는 입력오토프리차지신호(IAP)가 발생될 때마다 입력제어신호(PIN)에 포함된 비트들을 순차적으로 발생시킬 수 있다. 예를 들어, 입출력제어신호생성회로(25)는 입력오토프리차지신호(IAP)가 첫번째 발생될 때 입력제어신호의 제1 비트(PIN<1>)를 발생시킬 수 있고, 입력오토프리차지신호(IAP)가 두번째 발생될 때 입력제어신호의 제2 비트(PIN<2>)를 발생시킬 수 있다. 입출력제어신호생성회로(25)는 전치오토프리차지신호(PAP)를 토대로 전치출력제어신호(POUT_PRE)를 생성할 수 있다. 입출력제어신호생성회로(25)는 전치오토프리차지신호(PAP)가 발생될 때마다 전치출력제어신호(POUT_PRE)에 포함된 비트들을 순차적으로 발생시킬 수 있다. 예를 들어, 입출력제어신호생성회로(25)는 전치오토프리차지신호(PAP)가 첫번째 발생될 때 전치출력제어신호의 제1 비트(POUT_PRE<1>)를 발생시킬 수 있고, 전치오토프리차지신호(PAP)가 두번째 발생될 때 전치출력제어신호의 제2 비트(POUT_PRE<2>)를 발생시킬 수 있다. 입출력제어신호생성회로(25)는 오토프리차지신호(APCG)를 토대로 출력제어신호(POUT)를 생성할 수 있다. 입출력제어신호생성회로(25)는 오토프리차지신호(APCG)가 발생될 때마다 출력제어신호(POUT)에 포함된 비트들을 순차적으로 발생시킬 수 있다. 예를 들어, 입출력제어신호생성회로(25)는 오토프리차지신호(APCG)가 첫번째 발생될 때 출력제어신호의 제1 비트(POUT<1>)를 발생시킬 수 있고, 오토프리차지신호(APCG)가 두번째 발생될 때 출력제어신호의 제2 비트(POUT<2>)를 발생시킬 수 있다.
오토프리차지어드레스생성회로(27)는 입력제어신호(PIN) 및 출력제어신호(POUT)를 토대로 어드래스(ADD)로부터 오토프리차지어드레스(ADD_AP)를 생성할 수 있다. 오토프리차지어드레스생성회로(27)는 입력제어신호(PIN)에 따라 어드래스(ADD)를 래치하고, 출력제어신호(POUT)에 따라 래치된 어드래스(ADD)를 오토프리차지어드레스(ADD_AP)로 출력할 수 있다.
도 3은 선택신호생성회로(21)의 일 실시예에 따른 구성을 도시한 블럭도이다. 도 3에 도시된 바와 같이, 선택신호생성회로(21)는 입력선택신호생성회로(31) 및 출력선택신호생성회로(33)를 포함할 수 있다.
입력선택신호생성회로(31)는 제1 시프팅플래그(SAPFA) 및 제2 시프팅플래그(SAPFB)에 따라 로직레벨이 설정되는 입력선택신호(ISEL)를 생성할 수 있다. 입력선택신호생성회로(31)는 제1 시프팅플래그(SAPFA)가 발생될 때 제1 로직레벨의 입력선택신호(ISEL)를 생성할 수 있고, 제2 시프팅플래그(SAPFB)가 발생될 때 제2 로직레벨의 입력선택신호(ISEL)를 생성할 수 있다. 예를 들어, 입력선택신호생성회로(31)는 제1 시프팅플래그(SAPFA)가 발생될 때 입력선택신호(ISEL)를 로직로우레벨로 설정할 수 있고, 제2 시프팅플래그(SAPFB)가 발생될 때 입력선택신호(ISEL)를 로직하이레벨로 설정할 수 있다.
출력선택신호생성회로(33)는 입력제어신호(PIN)를 토대로 입력선택신호(ISEL)를 래치하고, 전치출력제어신호(POUT_PRE)를 토대로 래치된 입력선택신호(ISEL)를 출력선택신호(OSEL)로 출력할 수 있다. 예를 들어, 출력선택신호생성회로(33)는 입력제어신호의 제L 비트(PIN<L>)가 발생될 때 입력선택신호(ISEL)를 래치하고, 전치출력제어신호의 제L 비트(POUT_PRE<L>)가 발생될 때 앞서 입력제어신호의 제L 비트(PIN<L>)에 따라 래치된 입력선택신호(ISEL)를 출력선택신호(OSEL)로 출력할 수 있다.
도 4는 오토프리차지신호생성회로(23)의 일 실시예에 따른 구성을 도시한 블럭도이다. 도 4에 도시된 바와 같이, 오토프리차지신호생성회로(23)는 입력프리차지신호생성회로(41), 전치프리차지신호생성회로(43) 및 시프팅출력회로(45)를 포함할 수 있다.
입력프리차지신호생성회로(41)는 제1 시프팅플래그(SAPFA)가 발생될 때 제1 로직레벨로 발생되는 입력선택신호(ISEL)에 따라 제1 시프팅플래그(SAPFA)를 입력오토프리차지신호(IAP)로 출력할 수 있다. 입력프리차지신호생성회로(41)는 제2 시프팅플래그(SAPFB)가 발생될 때 제2 로직레벨로 발생되는 입력선택신호(ISEL)에 따라 제1 동작클럭(SCLKA)의 0.5 주기구간(클럭(CLK)의 1 주기구간)만큼 제2 시프팅플래그(SAPFB)를 시프팅하여 입력오토프리차지신호(IAP)로 출력할 수 있다.
전치프리차지신호생성회로(43)는 라이트리커버리코드(TWR)에 의해 설정되는 리커버리구간에서 제1 동작클럭(SCLKA)의 1 주기구간(클럭(CLK)의 2 주기구간)만큼 차감한 구간만큼 입력오토프리차지신호(IAP)를 시프팅하여 전치오토프리차지신호(PAP)를 생성할 수 있다.
시프팅출력회로(45)는 제1 시프팅플래그(SAPFA)가 발생될 때 제1 로직레벨로 발생되는 출력선택신호(OSEL)에 따라 제1 동작클럭(SCLKA)의 1 주기구간(클럭(CLK)의 2 주기구간)만큼 전치오토프리차지신호(PAP)를 시프팅하여 오토프리차지신호(APCG)로 출력할 수 있다. 입력프리차지신호생성회로(41)는 제2 시프팅플래그(SAPFB)가 발생될 때 제2 로직레벨로 발생되는 출력선택신호(OSEL)에 따라 제1 동작클럭(SCLKA)의 0.5 주기구간(클럭(CLK)의 1 주기구간)만큼 전치오토프리차지신호(PAP)를 시프팅하여 오토프리차지신호(APCG)로 출력할 수 있다.
도 5는 입력프리차지신호생성회로(41)의 일 실시예에 따른 회로도이다.
도 5에 도시된 바와 같이, 입력프리차지신호생성회로(41)는 서로 전기적으로 접속된 인버터들(IV41, IV43, IV45) 및 선택기(411)를 포함할 수 있다. 인버터(IV41)는 제1 동작클럭(SCLKA)이 로직하이레벨이고, 제2 동작클럭(SCLKB)이 로직로우레벨일 때 제1 시프팅플래그(SAPFA)를 반전버퍼링하여 노드(nd41)로 출력할 수 있다. 인버터(IV43)는 노드(nd41)의 신호를 반전버퍼링하여 노드(nd43)로 출력할 수 있다. 인버터(IV45)는 제1 동작클럭(SCLKA)이 로직로우레벨이고, 제2 동작클럭(SCLKB)이 로직하이레벨일 때 노드(nd43)의 신호를 반전버퍼링하여 노드(nd41)로 출력할 수 있다. 선택기(411)는 입력선택신호(ISEL)가 로직하이레벨일 때 노드(nd43)의 신호를 입력오토프리차지신호(IAP)로 출력할 수 있다. 선택기(411)는 입력선택신호(ISEL)가 로직로우레벨일 때 제1 시프팅플래그(SAPFA)를 입력오토프리차지신호(IAP)로 출력할 수 있다. 입력프리차지신호생성회로(41)는 입력선택신호(ISEL)가 로직로우레벨일 때 제1 시프팅플래그(SAPFA)를 입력오토프리차지신호(IAP)로 출력할 수 있다. 입력프리차지신호생성회로(41)는 입력선택신호(ISEL)가 로직하이레벨일 때 제2 시프팅플래그(SAPFB)를 제1 동작클럭(SCLKA)의 0.5 주기구간(클럭(CLK)의 1 주기구간)만큼 시프팅하여 입력오토프리차지신호(IAP)로 출력할 수 있다.
도 6은 시프팅출력회로(45)의 일 실시예에 따른 회로도이다. 도 6에 도시된 바와 같이, 시프팅출력회로(45)는 서로 전기적으로 접속된 인버터들(IV51, IV53, IV55, IV61, IV63, IV65, IV67, IV68, IV69) 및 선택기(511)를 포함할 수 있다.
인버터(IV51)는 제1 동작클럭(SCLKA)이 로직로우레벨이고, 제2 동작클럭(SCLKB)이 로직하이레벨일 때 전치오토프리차지신호(PAP)를 반전버퍼링하여 노드(nd51)로 출력할 수 있다. 인버터(IV53)는 노드(nd51)의 신호를 반전버퍼링하여 노드(nd53)로 출력할 수 있다. 인버터(IV55)는 제1 동작클럭(SCLKA)이 로직하이레벨이고, 제2 동작클럭(SCLKB)이 로직로우레벨일 때 노드(nd53)의 신호를 반전버퍼링하여 노드(nd51)로 출력할 수 있다. 인버터(IV61)는 제1 동작클럭(SCLKA)이 로직로우레벨이고, 제2 동작클럭(SCLKB)이 로직하이레벨일 때 전치오토프리차지신호(PAP)를 반전버퍼링하여 노드(nd61)로 출력할 수 있다. 인버터(IV63)는 노드(nd61)의 신호를 반전버퍼링하여 노드(nd63)로 출력할 수 있다. 인버터(IV65)는 제1 동작클럭(SCLKA)이 로직하이레벨이고, 제2 동작클럭(SCLKB)이 로직로우레벨일 때 노드(nd63)의 신호를 반전버퍼링하여 노드(nd61)로 출력할 수 있다. 인버터(IV67)는 제1 동작클럭(SCLKA)이 로직하이레벨이고, 제2 동작클럭(SCLKB)이 로직로우레벨일 때 노드(nd63)의 신호를 반전버퍼링하여 노드(nd65)로 출력할 수 있다. 인버터(IV68)는 노드(nd65)의 신호를 반전버퍼링하여 노드(nd67)로 출력할 수 있다. 인버터(IV69)는 제1 동작클럭(SCLKA)이 로직로우레벨이고, 제2 동작클럭(SCLKB)이 로직하이레벨일 때 노드(nd67)의 신호를 반전버퍼링하여 노드(nd65)로 출력할 수 있다. 선택기(511)는 출력선택신호(OSEL)가 로직하이레벨일 때 노드(nd53)의 신호를 오토프리차지신호(APCG)로 출력할 수 있다. 선택기(511)는 출력선택신호(OSEL)가 로직로우레벨일 때 노드(nd67)의 신호를 오토프리차지신호(APCG)로 출력할 수 있다. 시프팅출력회로(45)는 출력선택신호(OSEL)가 로직하이레벨일 때 제1 동작클럭(SCLKA)의 0.5 주기구간(클럭(CLK)의 1 주기구간)만큼 전치오토프리차지신호(PAP)를 시프팅하여 오토프리차지신호(APCG)로 출력할 수 있다. 시프팅출력회로(45)는 출력선택신호(OSEL)가 로직로우레벨일 때 제1 동작클럭(SCLKA)의 1 주기구간(클럭(CLK)의 2 주기구간)만큼 전치오토프리차지신호(PAP)를 시프팅하여 오토프리차지신호(APCG)로 출력할 수 있다.
도 7은 입출력제어신호생성회로(25)의 일 실시예에 따른 구성을 도시한 블럭도이다. 도 7에 도시된 바와 같이, 입출력제어신호생성회로(25)는 입력카운터(71), 전치출력카운터(73) 및 출력카운터(75)를 포함할 수 있다.
입력카운터(71)는 입력오토프리차지신호(IAP)를 토대로 입력제어신호(PIN)를 생성할 수 있다. 예를 들어, 입력카운터(71)는 입력오토프리차지신호(IAP)가 첫번째 발생할 때 입력제어신호의 제1 비트(PIN<1>)를 발생시킬 수 있고, 입력오토프리차지신호(IAP)가 두번째 발생할 때 입력제어신호의 제2 비트(PIN<2>)를 발생시킬 수 있다.
전치출력카운터(73)는 전치오토프리차지신호(PAP)를 토대로 전치출력제어신호(POUT_PRE)를 생성할 수 있다. 예를 들어, 전치출력카운터(73)는 전치오토프리차지신호(PAP)가 첫번째 발생할 때 전치출력제어신호의 제1 비트(POUT_PRE<1>)를 발생시킬 수 있고, 전치오토프리차지신호(PAP)가 두번째 발생할 때 전치출력제어신호의 제2 비트(POUT_PRE<2>)를 발생시킬 수 있다.
출력카운터(75)는 오토프리차지신호(APCG)를 토대로 출력제어신호(POUT)를 생성할 수 있다. 예를 들어, 출력카운터(75)는 오토프리차지신호(APCG)가 첫번째 발생할 때 출력제어신호의 제1 비트(POUT<1>)를 발생시킬 수 있고, 오토프리차지신호(APCG)가 두번째 발생할 때 출력제어신호의 제2 비트(POUT<2>)를 발생시킬 수 있다.
도 8은 오토프리차지어드레스생성회로(27)의 일 실시예에 따른 구성을 도시한 블럭도이다. 도 8에 도시된 바와 같이, 오토프리차지어드레스생성회로(27)는 제1 내지 제N 어드레스생성회로(8(1:N))를 포함할 수 있다.
제1 어드레스생성회로(8(1))는 입력제어신호(PIN)에 따라 어드래스의 제1 비트(ADD<1>)를 래치하고, 출력제어신호(POUT)에 따라 래치된 어드래스의 제1 비트(ADD<1>)를 오토프리차지어드레스의 제1 비트(ADD_AP<1>)로 출력할 수 있다. 어드래스의 제1 비트(ADD<1>)는 뱅크어드레스, 로우어드레스 및 컬럼어드레스 중 하나로 구현될 수 있다. 제1 어드레스생성회로(8(1))는 입력제어신호의 제J 비트(PIN<J>)가 발생할 때 어드래스의 제1 비트(ADD<1>)를 래치하고, 출력제어신호의 제J 비트(POUT<J>)가 발생할 때 입력제어신호의 제J 비트(PIN<J>)에 의해 래치된 제1 비트(ADD<1>)를 오토프리차지어드레스의 제1 비트(ADD_AP<1>)로 출력할 수 있다. 여기서, 'J'는 자연수로 설정될 수 있다.
제2 어드레스생성회로(8(2))는 입력제어신호(PIN)에 따라 어드래스의 제2 비트(ADD<2>)를 래치하고, 출력제어신호(POUT)에 따라 래치된 어드래스의 제2 비트(ADD<2>)를 오토프리차지어드레스의 제2 비트(ADD_AP<2>)로 출력할 수 있다. 어드래스의 제2 비트(ADD<2>)는 뱅크어드레스, 로우어드레스 및 컬럼어드레스 중 하나로 구현될 수 있다. 제2 어드레스생성회로(8(2))는 입력제어신호의 제K 비트(PIN<K>)가 발생할 때 어드래스의 제2 비트(ADD<2>)를 래치하고, 출력제어신호의 제K 비트(POUT<K>)가 발생할 때 입력제어신호의 제K 비트(PIN<K>)에 의해 래치된 제2 비트(ADD<2>)를 오토프리차지어드레스의 제2 비트(ADD_AP<2>)로 출력할 수 있다. 여기서, 'K'는 자연수로 설정될 수 있다.
제N 어드레스생성회로(8(N))는 입력제어신호(PIN)에 따라 어드래스의 제N 비트(ADD<N>)를 래치하고, 출력제어신호(POUT)에 따라 래치된 어드래스의 제N 비트(ADD<N>)를 오토프리차지어드레스의 제N 비트(ADD_AP<N>)로 출력할 수 있다. 어드래스의 제N 비트(ADD<N>)는 뱅크어드레스, 로우어드레스 및 컬럼어드레스 중 하나로 구현될 수 있다. 제N 어드레스생성회로(8(N))는 입력제어신호의 제S 비트(PIN<S)가 발생할 때 어드래스의 제N 비트(ADD<N>)를 래치하고, 출력제어신호의 제S 비트(POUT<S>)가 발생할 때 입력제어신호의 제S 비트(PIN<S>)에 의해 래치된 제N 비트(ADD<N>)를 오토프리차지어드레스의 제N 비트(ADD_AP<N>)로 출력할 수 있다. 여기서, 'N'은 3 이상의 자연수로 설정될 수 있고, 'S'는 자연수로 설정될 수 있다.
도 9 및 도 10은 반도체장치(10)의 동작을 설명하기 위한 타이밍도들이다.
도 9에 도시된 바와 같이, 제2 동작클럭(SCLKB)의 라이징에지에 동기하여 내부제어신호(ICA)를 통해 제2 라이트커맨드(WRB) 및 제2 오토프리차지커맨드(APB)가 입력되면 제2 플래그(APFB)가 발생되고, 제1 동작클럭(SCLKA)의 라이징에지에 동기하여 내부제어신호(ICA)를 통해 제1 라이트커맨드(WRA) 및 제1 오토프리차지커맨드(APA)가 입력되면 제1 플래그(APFA)가 발생된다. 제2 플래그(APFB)가 발생된 시점부터 제1 레이턴시구간(td1)이 경과된 시점에서 제2 시프팅플래그(SAPFB)가 발생되고, 제1 플래그(APFA)가 발생된 시점부터 제2 레이턴시구간(td2)이 경과된 시점에서 제1 시프팅플래그(SAPFA)가 발생된다. 제1 레이턴시구간(td1) 및 제2 레이턴시구간(td2) 각각은 라이트레이턴시(WL)+8tCK의 구간으로 설정될 수 있다.
도 10에 도시된 바와 같이, 제2 시프팅플래그(SAPFB)가 발생되는 시점에서 입력선택신호(ISEL)는 로직하이레벨로 설정되고, 제1 시프팅플래그(SAPFA)가 발생되는 시점에서 입력선택신호(ISEL)는 로직로우레벨로 설정된다. 입력선택신호(ISEL)가 로직하이레벨인 구간동안 제2 시프팅플래그(SAPFB)가 제1 동작클럭(SCLKA)의 0.5 주기구간(클럭(CLK)의 1 주기구간)만큼 시프팅되어 입력오토프리차지신호(IAP)로 출력된다. 입력선택신호(ISEL)가 로직로우레벨인 구간동안 제1 시프팅플래그(SAPFA)가 입력오토프리차지신호(IAP)로 출력된다.
도 10에 도시된 바와 같이, 입력오토프리차지신호(IAP)가 라이트리커버리코드(TWR)에 의해 설정되는 리커버리구간에서 제1 동작클럭(SCLKA)의 1 주기구간(클럭(CLK)의 2 주기구간)만큼 차감한 구간(td21)만큼 시프팅되어 전치오토프리차지신호(PAP)로 출력된다.
도 10에 도시된 바와 같이, 전치오토프리차지신호(PAP)가 첫번째 발생될 때 출력선택신호(OSEL)는 로직하이레벨로 설정되고, 전치오토프리차지신호(PAP)가 두번째 발생될 때 출력선택신호(OSEL)는 로직로우레벨로 설정된다. 출력선택신호(OSEL)가 로직하이레벨인 구간동안 전치오토프리차지신호(PAP)가 td23 구간만큼 시프팅되어 오토프리차지신호(APCG)로 출력된다. 여기서, td23 구간은 제1 동작클럭(SCLKA)의 0.5 주기구간(클럭(CLK)의 1 주기구간)으로 설정될 수 있다. 출력선택신호(OSEL)가 로직로우레벨인 구간동안 전치오토프리차지신호(PAP)가 td25 구간만큼 시프팅되어 오토프리차지신호(APCG)로 출력된다. 여기서, td25 구간은 제1 동작클럭(SCLKA)의 1 주기구간(클럭(CLK)의 2 주기구간)으로 설정될 수 있다.
이상 살펴본 바와 같이, 본 실시에에 따른 반도체장치(10)는 클럭(CLK)을 분주하여 생성된 제1 동작클럭(SCLKA) 및 제2 동작클럭(SCLKB)에 동기하여 오토프리차지커맨드가 다른 시점에 입력되더라도 라이트레이턴시 및 라이트리커버리타임에 따라 결정된 구간이 경과된 시점에서 오토프리차지신호(APCG)를 생성할 수 있다. 본 실시예에 따른 반도체장치(10)는 제1 동작클럭(SCLKA) 및 제2 동작클럭(SCLKB)에 동기하여 오토프리차지커맨드가 다른 시점에 입력되더라도 라이트리커버리타임을 적용하기 위해 사용되는 시프팅회로를 공유함으로써, 반도체장치(10)의 면적 및 전력소모를 절감할 수 있다.
도 11은 반도체장치(10)가 적용된 전자시스템(1000)의 일 실시예에 따른 구성을 도시한 블럭도이다. 도 11에 도시된 바와 같이, 전자시스템(1000)은 호스트(1100) 및 반도체시스템(1200)을 포함할 수 있다.
호스트(1100) 및 반도체시스템(1200)은 인터페이스 프로토콜을 사용하여 상호 신호들을 전송할 수 있다. 호스트(1100) 및 반도체시스템(1200) 사이에 사용되는 인터페이스 프로토콜에는 MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics), PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), SAS(serial attached SCSI), USB(Universal Serial Bus) 등이 있다.
반도체시스템(1200)은 컨트롤러(1300)와 반도체장치들(1400(K:1))을 포함할 수 있다. 컨트롤러(1300)는 반도체장치들(1400(K:1))이 제1 동작클럭(SCLKA) 및 제2 동작클럭(SCLKB)에 동기하여 오토프리차지커맨드가 다른 시점에 입력되더라도 라이트레이턴시 및 라이트리커버리타임에 따라 결정된 구간이 경과된 시점에서 오토프리차지신호(APCG)가 생성되도록 반도체장치들(1400(K:1))을 제어할 수 있다. 반도체장치들(1400(K:1)) 각각은 제1 동작클럭(SCLKA) 및 제2 동작클럭(SCLKB)에 동기하여 오토프리차지커맨드가 다른 시점에 입력되더라도 라이트리커버리타임을 적용하기 위해 사용되는 시프팅회로를 공유함으로써, 면적 및 전력소모를 절감의 정확도를 향상시킬 수 있다.
반도체장치들(1400(K:1)) 각각은 도 1에 도시된 반도체장치(10) 또는 도 8에 도시된 반도체장치(50)로 구현될 수 있다. 실시예에 따라서 반도체장치(10) 및 반도체장치(50) 각각은 DRAM(dynamic random access memory), PRAM(Phase change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 및 FRAM(Ferroelectric Random Access Memory) 중 하나로 구현될 수 있다.
이제까지 본 발명에 대하여 실시예들을 중심으로 살펴보았다. 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
1: 반도체장치 101: 동작클럭생성회로
103: 제어신호입력회로 105: 칩선택신호입력회로
107: 커맨드디코더 109: 플래그생성회로
111: 플래그시프팅회로 113: 오토프리차지제어회로
21: 선택신호생성회로 23: 오토프리차지신호생성회로
25: 입출력제어신호생성회로 27: 오토프리차지어드레스생성회로

Claims (27)

  1. 제1 동작클럭을 토대로 생성되는 제1 플래그 및 제2 동작클럭을 토대로 생성되는 제2 플래그를 레이턴시구간만큼 시프팅하여 제1 시프팅플래그 및 제2 시프팅플래그를 생성하는 플래그시프팅회로; 및
    상기 제1 동작클럭 및 상기 제2 동작클럭을 토대로 상기 제1 시프팅플래그 및 상기 제2 시프팅플래그를 리커버리구간만큼 시프팅하여 오토프리차지신호를 생성하는 오토프리차지제어회로를 포함하는 반도체장치.
  2. 제 1 항에 있어서, 상기 제1 동작클럭 및 상기 제2 동작클럭은 클럭을 분주하여 생성되는 반도체장치.
  3. 제 1 항에 있어서, 상기 제1 플래그는 제1 라이트커맨드 및 제1 오토프리차지커맨드로부터 생성되고, 상기 제2 플래그는 제2 라이트커맨드 및 제2 오토프리차지커맨드로부터 생성되며, 상기 제1 라이트커맨드 및 상기 제1 오토프리차지커맨드는 내부제어신호를 상기 제1 동작클럭을 토대로 디코딩하여 생성되고, 상기 제2 라이트커맨드 및 상기 제2 오토프리차지커맨드는 상기 내부제어신호를 상기 제2 동작클럭을 토대로 디코딩하여 생성되는 반도체장치.
  4. 제 1 항에 있어서, 상기 레이턴시구간은 라이트레이턴시를 토대로 설정되는 반도체장치.
  5. 제 1 항에 있어서, 상기 오토프리차지제어회로는 상기 제1 시프팅플래그가 발생될 때 상기 제1 시프팅플래그를 입력오토프리차지신호로 출력하고, 상기 입력오토프리차지신호를 상기 리커버리구간에 따라 설정되는 제1 구간만큼 시프팅하여 전치오토프리차지신호로 출력하며, 상기 전치오토프리차지신호를 제2 구간만큼 시프팅하여 상기 오토프리차지신호로 출력하는 반도체장치.
  6. 제 5 항에 있어서, 상기 제1 구간은 상기 리커버리구간에서 상기 제1 동작클럭의 1 주기 구간만큼 차감한 구간으로 설정되고, 상기 제2 구간은 상기 제1 동작클럭의 1 주기 구간으로 설정되는 반도체장치.
  7. 제 5 항에 있어서, 상기 오토프리차지제어회로는 상기 제2 시프팅플래그가 발생될 때 상기 제2 시프팅플래그를 제3 구간만큼 시프팅하여 상기 입력오토프리차지신호로 출력하고, 상기 입력오토프리차지신호를 상기 리커버리구간에 따라 설정되는 상기 제1 구간만큼 시프팅하여 상기 전치오토프리차지신호로 출력하며, 상기 전치오토프리차지신호를 제4 구간만큼 시프팅하여 상기 오토프리차지신호로 출력하는 반도체장치.
  8. 제 7 항에 있어서, 상기 제3 구간은 상기 제1 동작클럭의 0.5 주기 구간으로 설정되고, 상기 제4 구간은 상기 제1 동작클럭의 0.5 주기 구간으로 설정되는 반도체장치.
  9. 제 1 항에 있어서, 상기 오토프리차지제어회로는
    입력선택신호를 토대로 상기 제1 시프팅플래그를 입력오토프리차지신호로 출력하거나 상기 제2 시프팅플래그를 제1 구간만큼 시프팅하여 상기 입력오토프리차지신호로 출력하고, 상기 입력오토프리차지신호를 상기 리커버리구간에 따라 설정되는 제2 구간만큼 시프팅하여 전치프리차지신호로 출력하며, 출력선택신호를 토대로 상기 전치프리차지신호를 제3 구간만큼 시프팅하여 프리차지신호로 출력하거나 상기 전치프리차지신호를 제4 구간만큼 시프팅하여 상기 프리차지신호로 출력하는 반도체장치.
  10. 제 9 항에 있어서, 상기 입력선택신호는 상기 제1 시프팅플래그가 발생할 때 제1 로직레벨로 설정되고, 상기 입력선택신호는 상기 제2 시프팅플래그가 발생할 때 제2 로직레벨로 설정되는 반도체장치.
  11. 제 10 항에 있어서, 상기 오토프리차지제어회로는 상기 입력선택신호가 상기 제1 로직레벨일 때 상기 제1 시프팅플래그를 상기 입력오토프리차지신호로 출력하고, 상기 입력선택신호가 상기 제2 로직레벨일 때 상기 제2 시프팅플래그를 상기 제1 구간만큼 시프팅하여 상기 입력오토프리차지신호로 출력하는 반도체장치.
  12. 제 11 항에 있어서, 상기 제1 구간은 상기 제1 동작클럭의 0.5 주기 구간으로 설정되고, 상기 제2 구간은 상기 리커버리구간에서 상기 제1 동작클럭의 1 주기 구간을 차감한 구간으로 설정되는 반도체장치.
  13. 제 9 항에 있어서, 상기 출력선택신호는 상기 제1 시프팅플래그가 발생할 때 제1 로직레벨로 설정되고, 상기 출력선택신호는 상기 제2 시프팅플래그가 발생할 때 제2 로직레벨로 설정되는 반도체장치.
  14. 제 13 항에 있어서, 상기 오토프리차지제어회로는 상기 출력선택신호가 상기 제1 로직레벨일 때 상기 전치프리차지신호를 제3 구간만큼 시프팅하여 상기 프리차지신호로 출력하고, 상기 출력선택신호가 상기 제2 로직레벨일 때 상기 전치프리차지신호를 제4 구간만큼 시프팅하여 상기 프리차지신호로 출력하는 반도체장치.
  15. 제 14 항에 있어서, 상기 제3 구간은 상기 제1 동작클럭의 0.5 주기 구간으로 설정되고, 상기 제4 구간은 상기 제1 동작클럭의 1 주기 구간으로 설정되는 반도체장치.
  16. 제 9 항에 있어서, 상기 오토프리차지제어회로는
    상기 입력오토프리차지신호를 토대로 입력제어신호를 생성하고, 상기 전치프리차지신호를 토대로 전치출력제어신호를 생성하며, 상기 프리차지신호를 토대로 출력제어신호를 생성하는 입출력제어신호생성회로; 및
    상기 제1 시프팅플래그 및 상기 제2 시프팅플래그를 토대로 상기 입력선택신호를 생성하고, 상기 입력제어신호, 상기 전치출력제어신호 및 상기 입력선택신호를 토대로 상기 출력선택신호를 생성하는 선택신호생성회로를 포함하는 반도체장치.
  17. 제 16 항에 있어서, 상기 오토프리차지제어회로는
    상기 입력제어신호를 토대로 어드레스를 래치하고, 상기 전치출력제어신호를 토대로 상기 래치된 어드레스를 오토프리차지어드레스로 출력하는 오토프리차지어드레스생성회로를 더 포함하는 반도체장치.
  18. 입력선택신호를 토대로 상기 제1 시프팅플래그를 입력오토프리차지신호로 출력하거나 상기 제2 시프팅플래그를 제1 구간만큼 시프팅하여 상기 입력오토프리차지신호로 출력하고, 상기 입력오토프리차지신호를 상기 리커버리구간에 따라 설정되는 제2 구간만큼 시프팅하여 전치프리차지신호로 출력하며, 출력선택신호를 토대로 상기 전치프리차지신호를 제3 구간만큼 시프팅하여 프리차지신호로 출력하거나 상기 전치프리차지신호를 제4 구간만큼 시프팅하여 상기 프리차지신호로 출력하는오토프리차지제어회로를 포함하는 반도체장치.
  19. 제 19 항에 있어서, 상기 오토프리차지제어회로는 상기 제1 시프팅플래그가 발생되어 상기 입력선택신호가 상기 제1 로직레벨로 설정될 때 상기 제1 시프팅플래그를 상기 입력오토프리차지신호로 출력하고, 상기 제2 시프팅플래그가 발생되어 상기 입력선택신호가 상기 제2 로직레벨로 설정될 때 상기 제2 시프팅플래그를 상기 제1 구간만큼 시프팅하여 상기 입력오토프리차지신호로 출력하는 반도체장치.
  20. 제 19 항에 있어서, 상기 제1 구간은 상기 제1 구간은 상기 제1 동작클럭의 0.5 주기 구간으로 설정되고, 상기 제2 구간은 상기 리커버리구간에서 상기 제1 동작클럭의 1 주기 구간을 차감한 구간으로 설정되는 반도체장치.
  21. 제 19 항에 있어서, 상기 오토프리차지제어회로는 상기 제1 시프팅플래그가 발생되어 상기 출력선택신호가 상기 제1 로직레벨로 설정될 때 상기 전치프리차지신호를 제3 구간만큼 시프팅하여 상기 프리차지신호로 출력하고, 상기 제2 시프팅플래그가 발생되어 상기 출력선택신호가 상기 제2 로직레벨로 설정될 때 상기 전치프리차지신호를 제4 구간만큼 시프팅하여 상기 프리차지신호로 출력하는 반도체장치.
  22. 제 21 항에 있어서, 상기 제3 구간은 상기 제1 동작클럭의 0.5 주기 구간으로 설정되고, 상기 제4 구간은 상기 제1 동작클럭의 1 주기 구간으로 설정되는 반도체장치.
  23. 제 18 항에 있어서, 상기 오토프리차지제어회로는
    상기 입력오토프리차지신호를 토대로 입력제어신호를 생성하고, 상기 전치프리차지신호를 토대로 전치출력제어신호를 생성하며, 상기 프리차지신호를 토대로 출력제어신호를 생성하는 입출력제어신호생성회로; 및
    상기 제1 시프팅플래그 및 상기 제2 시프팅플래그를 토대로 상기 입력선택신호를 생성하고, 상기 입력제어신호, 상기 전치출력제어신호 및 상기 입력선택신호를 토대로 상기 출력선택신호를 생성하는 선택신호생성회로를 포함하는 반도체장치.
  24. 제 23 항에 있어서, 상기 오토프리차지제어회로는
    상기 입력제어신호를 토대로 어드레스를 래치하고, 상기 전치출력제어신호를 토대로 상기 래치된 어드레스를 오토프리차지어드레스로 출력하는 오토프리차지어드레스생성회로를 더 포함하는 반도체장치.
  25. 제 18 항에 있어서,
    제1 동작클럭을 토대로 생성되는 제1 플래그 및 제2 동작클럭을 토대로 생성되는 제2 플래그를 레이턴시구간만큼 시프팅하여 상기 제1 시프팅플래그 및 상기 제2 시프팅플래그를 생성하는 플래그시프팅회로를 더 포함하는 반도체장치.
  26. 제 25 항에 있어서, 상기 제1 동작클럭 및 상기 제2 동작클럭은 클럭을 분주하여 생성되는 반도체장치.
  27. 제 25 항에 있어서, 상기 제1 플래그는 제1 라이트커맨드 및 제1 오토프리차지커맨드로부터 생성되고, 상기 제2 플래그는 제2 라이트커맨드 및 제2 오토프리차지커맨드로부터 생성되며, 상기 제1 라이트커맨드 및 상기 제1 오토프리차지커맨드는 내부제어신호를 상기 제1 동작클럭을 토대로 디코딩하여 생성되고, 상기 제2 라이트커맨드 및 상기 제2 오토프리차지커맨드는 상기 내부제어신호를 상기 제2 동작클럭을 토대로 디코딩하여 생성되는 반도체장치.
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