KR20180014946A - 반도체장치 및 반도체시스템 - Google Patents

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Abstract

반도체시스템은 리셋신호, 커맨드어드레스 및 데이터를 출력하는 제1 반도체장치 및 상기 리셋신호에 응답하여 생성되는 개시신호에 의해 초기화동작을 수행하기 위한 내부커맨드, 내부어드레스 및 내부데이터를 생성하고, 상기 내부커맨드 및 상기 내부어드레스에 의해 선택되는 다수의 메모리셀에 상기 내부데이터를 저장하는 제2 반도체장치를 포함한다.

Description

반도체장치 및 반도체시스템{SEMICONDUCTOR DEVICE AND SEMICONDUCTOR SYSTEM}
본 발명은 초기화동작을 수행하는 반도체장치 및 반도체시스템에 관한 것이다.
반도체장치가 동작을 시작하기 위해서는 내부의 설정값들이 초기값으로 유지되어 있어야만 정상적인 동작이 가능해진다. 따라서, 반도체장치의 동작을 시작하기 위한 초기화동작은 매우 중요한 의미를 갖는다.
반도체장치와 같이 많은 기능을 포함하고 있는 칩들은 올바른 동작을 위해서 초기 조건이 정해져 있어야 하는 회로를 다수 구비하고 있으며, 초기화동작은 칩이 동작하기 전에 이루어져야 한다.
또한, 반도체장치는 동작 모드에 따라 데이터를 저장하고 이를 출력하기 위한 장치이다. 예를 들면, 컨트롤러 등에서 데이터를 요구하게 되면, 반도체장치는 입력된 어드레스에 대응하는 메모리셀의 데이터를 출력하는 리드 동작을 수행하거나, 어드레스에 대응하는 메모리셀에 데이터를 저장하는 라이트 동작을 수행한다.
본 발명은 초기화동작 중 내부적으로 주기신호를 생성하고 주기신호에 의해 내부커맨드, 내부어드레스 및 내부데이터를 생성하여 다수의 메모리셀에 동일한 로직레벨의 내부데이터를 저장함으로써 다수의 메모리셀을 초기화하는 반도체장치 및 반도체시스템을 제공한다.
이를 위해 본 발명은 리셋신호, 커맨드어드레스 및 데이터를 출력하는 제1 반도체장치 및 상기 리셋신호에 응답하여 생성되는 개시신호에 의해 초기화동작을 수행하기 위한 내부커맨드, 내부어드레스 및 내부데이터를 생성하고, 상기 내부커맨드 및 상기 내부어드레스에 의해 선택되는 다수의 메모리셀에 상기 내부데이터를 저장하는 제2 반도체장치를 포함하는 반도체시스템을 제공한다.
또한, 본 발명은 초기화동작 시 레벨천이하는 리셋신호에 응답하여 주기적으로 발생하는 펄스를 포함하는 주기신호를 생성하고, 상기 리셋신호의 레벨천이시점에 인에이블되는 개시신호를 생성하는 개시신호생성회로, 상기 개시신호의 인에이블 구간 동안 상기 주기신호의 펄스에 응답하여 순차적으로 카운팅되는 내부어드레스 및 내부커맨드를 생성하고, 기 설정된 로직레벨을 갖는 내부데이터를 생성하는 초기화동작제어회로를 포함하는 반도체장치를 제공한다.
본 발명에 의하면 초기화동작 중 내부적으로 주기신호를 생성하고 주기신호에 의해 내부커맨드, 내부어드레스 및 내부데이터를 생성하여 다수의 메모리셀에 내부데이터를 저장함으로써 다수의 메모리셀을 초기화할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 반도체시스템의 구성을 도시한 블럭도이다.
도 2 는 도 1에 도시된 반도체시스템에 포함된 개시신호생성회로의 일 실시예에 따른 내부 구성을 도시한 블럭도이다.
도 3 은 도 1에 도시된 반도체시스템에 포함된 개시신호생성회로의 또 다른 실시예에 따른 내부 구성을 도시한 블럭도이다.
도 4 는 도 1에 도시된 반도체시스템에 포함된 초기화동작제어회로의 일 실시예에 따른 내부 구성을 도시한 블럭도이다.
도 5 는 도 4에 도시된 내부신호생성회로에 포함된 데이터생성회로의 일 실시예에 따른 내부 구성을 도시한 회로도이다.
도 6 은 도 4에 도시된 내부신호생성회로에 포함된 데이터생성회로의 다른 실시예에 따른 내부 구성을 도시한 회로도이다.
도 7 은 도 4에 도시된 내부신호생성회로에 포함된 데이터생성회로의 또 다른 실시예에 따른 내부 구성을 도시한 회로도이다.
도 8 은 본 발명의 일 실시예에 따른 반도체시스템의 동작을 설명하기 위한 타이밍도이다.
도 9 는 본 발명의 또 다른 실시예에 따른 반도체장치의 구성을 도시한 블럭도이다.
도 10 은 도 1 내지 도 9에 도시된 반도체장치 및 반도체시스템이 적용된 전자시스템의 일 실시예에 따른 구성을 도시한 도면이다.
도 11 은 도 1 내지 도 9에 도시된 반도체장치 및 반도체시스템이 적용된 전자시스템의 다른 실시예에 따른 구성을 도시한 도면이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이 본 발명의 일 실시예에 따른 반도체시스템은 제1 반도체장치(1) 및 제2 반도체장치(2)를 포함할 수 있다. 제2 반도체장치(2)는 개시신호생성회로(10), 초기화동작제어회로(20) 및 메모리영역(30)을 포함할 수 있다.
제1 반도체장치(1)는 리셋신호(RST), 제1 내지 제N 커맨드어드레스(CA<1:N>), 데이터(DQ) 및 스트로브신호(DQS)를 출력할 수 있다. 리셋신호(RST)는 반도체장치의 초기화동작에 진입하기 위해 인에이블되는 신호로 설정될 수 있다. 리셋신호(RST)는 반도체장치에서 사용되는 전원전압이 외부 전원의 레벨을 따라 목표 레벨에 도달하는 파워업구간 이후 인에이블되는 신호로 설정될 수 있다. 제1 내지 제N 커맨드어드레스(CA<1:N>) 및 데이터(DQ)는 어드레스, 커맨드 및 데이터 중 적어도 하나가 전송되는 라인들을 통해 전송될 수 있다. 제1 내지 제N 커맨드어드레스(CA<1:N>)의 비트수 N은 자연수로 설정될 수 있다. 제1 내지 제N 커맨드어드레스(CA<1:N>) 중 일부 비트는 반도체장치의 동작을 제어하기 위한 커맨드를 포함할 수 있다. 제1 내지 제N 커맨드어드레스(CA<1:N>) 중 또 다른 일부 비트는 반도체장치의 메모리셀을 선택하기 위한 어드레스를 포함할 수 있다. 데이터(DQ)는 하나의 신호로 도시되어 있지만 실시예에 따라 다양한 비트수로 설정될 수 있다. 스트로브신호(DQS)는 데이터(DQ)를 스트로빙하기 위한 신호로 설정될 수 있다.
본 발명의 일실시예에 따른 제1 반도체장치(1)는 데이터(DQ)를 데이터버스를 통해 제2 반도체장치(2)로 전송할 수 있다. 제1 반도체장치(1)는 초기화동작 시 데이터(DQ)를 제2 반도체장치(2)로 전송하지 않을 수 있다. 제1 반도체장치(1)는 스트로브신호(DQS)를 제2 반도체장치(2)로 전송할 수 있다. 스트로브신호(DQS)는 초기화동작 시 토글링되지 않을 수 있다. 제1 반도체장치(1)는 초기화동작 시 클럭(미도시)으로부터 라이트리커버리타임(tWR)을 계산할 수 있다. 라이트리커버리타임(tWR)은 마지막 데이터(DQ)의 출력시점으로부터 프리차지동작 시점까지로 설정될 수 있다.
개시신호생성회로(10)는 리셋신호(RST)에 응답하여 주기적으로 발생하는 펄스를 포함하는 주기신호(OSC)를 생성하고, 리셋신호(RST)에 응답하여 인에이블되는 개시신호(WSTR)를 생성할 수 있다. 개시신호생성회로(10)는 초기화동작에 진입하기 위해 리셋신호(RST)가 인에이블되는 경우 주기적으로 발생하는 펄스를 포함하는 주기신호(OSC)를 생성할 수 있다. 개시신호생성회로(10)는 초기화동작에 진입하기 위해 리셋신호(RST)가 레벨천이하는 시점부터 내부어드레스(IADD<1:J>)의 모든비트가 카운팅되는 시점까지 인에이블되는 개시신호(WSTR)를 생성할 수 있다. 개시신호생성회로(10)에서 개시신호(WSTR)를 생성하는 동작은 후술하는 구성을 통해 구체적으로 설명하도록 한다.
초기화동작제어회로(20)는 개시신호(WSTR) 및 주기신호(OSC)에 응답하여 초기화동작을 위한 제1 내지 제J 내부어드레스(IADD<1:J>), 제1 내지 제K 내부커맨드(ICMD<1:K>) 및 내부데이터(ID)를 생성할 수 있다. 초기화동작제어회로(20)는 개시신호(WSTR)의 인에이블 구간 동안 주기신호(OSC)의 펄스에 응답하여 순차적으로 카운팅되는 제1 내지 제J 내부어드레스(IADD<1:J>) 및 제1 내지 제K 내부커맨드(ICMD<1:K>)를 생성할 수 있다. 초기화동작제어회로(20)는 개시신호(WSTR)의 인에이블 구간 동안 주기신호(OSC)의 펄스에 응답하여 기 설정된 로직레벨을 갖는 내부데이터(ID)를 생성할 수 있다. 초기화동작제어회로(20)는 개시신호(WSTR)의 인에이블 구간 동안 제1 내지 제N 커맨드어드레스(CA<1:N>) 및 데이터(DQ)의 입력을 차단할 수 있다. 초기화동작제어회로(20)는 초기화동작 이후 스트로브신호(DQS)에 동기되어 데이터(DQ)를 내부데이터(ID)로 전달할 수 있다. 제1 내지 제J 내부어드레스(IADD<1:J>) 및 제1 내지 제K 내부커맨드(ICMD<1:K>)의 비트 수 J, K는 자연수 N보다 작은 자연수로 설정될 수 있다. 내부데이터(ID)는 하나의 신호로 도시되어 있지만 실시예에 따라 다양한 비트수로 설정될 수 있다.
메모리영역(30)은 다수의 메모리셀을 포함하고, 제1 내지 제K 내부커맨드(ICMD<1:K>)에 응답하여 제1 내지 제J 내부어드레스(IADD<1:J>)에 의해 선택되는 다수의 메모리셀에 내부데이터(ID)를 저장할 수 있다. 메모리영역(30)은 실시예에 따라 비휘발성 메모리장치 또는 휘발성 메모리장치로 구현될 수 있다. 다수의 메모리셀에 저장되는 내부데이터(ID)는 초기화동작 중 동일한 로직레벨로 저장될 수 있다. 내부데이터(ID)의 로직레벨은 실시예에 따라 로직하이레벨 또는 로직로우레벨로 설정될 수 있다.
이와 같이 구성되는 제2 반도체장치(2)는 리셋신호(RST)에 응답하여 생성되는 개시신호(WSTR)에 의해 초기화동작을 수행하기 위한 제1 내지 제K 내부커맨드(ICMD<1:K>), 제1 내지 제J 내부어드레스(IADD<1:J>) 및 내부데이터(ID)를 생성할 수 있다. 제2 반도체장치(2)는 초기화동작 시 제1 내지 제K 내부커맨드(ICMD<1:K>) 및 제1 내지 제J 내부어드레스(IADD<1:J>)에 의해 선택되는 다수의 메모리셀에 내부데이터(ID)를 저장할 수 있다. 제2 반도체장치(2)는 초기화동작 이후 라이트동작 시 제1 내지 제N 커맨드어드레스(CA<1:N>)에 의해 선택되는 다수의 메모리셀에 데이터(DQ)를 저장할 수 있다. 제2 반도체장치(2)는 초기화동작 이후 리드동작 시 제1 내지 제N 커맨드어드레스(CA<1:N>)에 의해 선택되는 다수의 메모리셀에 저장된 데이터(DQ)를 출력할 수 있다.
본 발명의 일 실시예에 따른 제2 반도체장치(2)는 데이터(DQ)의 왜곡을 방지하기 위한 온다이터미네이션회로(On Die Termination Circuit, 미도시)를 포함할 수 있다. 온다이터미네이션회로(On Die Termination Circuit, 미도시)는 초기화동작 시 턴온되지 않을 수 있다.
도 2를 참고하면, 본 발명의 일 실시예에 따른 개시신호생성회로(10)는 오실레이터(11) 및 개시신호구동회로(12)를 포함할 수 있다. 개시신호구동회로(12)는 펄스신호생성회로(121), 개시신호출력회로(122) 및 어드레스감지회로(123)를 포함할 수 있다.
오실레이터(11)는 리셋신호(RST)에 응답하여 주기적으로 발생하는 펄스를 포함하는 주기신호(OSC)를 생성할 수 있다. 오실레이터(11)는 리셋신호(RST)가 로직로우레벨에서 로직하이레벨로 레벨천이하는 경우 주기적으로 발생하는 펄스를 포함하는 주기신호(OSC)를 생성할 수 있다. 오실레이터(11)는 실시예에 따라 일반적인 링오실레이터 또는 주기신호를 생성하는 다양한 회로로 구현될 수 있다.
펄스신호생성회로(121)는 주기신호(OSC)에 응답하여 기 설정된 구간 이후 발생하는 펄스를 포함하는 펄스신호(PUL)를 생성할 수 있다. 펄스신호생성회로(121)는 주기신호(OSC)의 펄스가 기 설정된 횟수로 입력되는 경우 발생하는 펄스를 포함하는 펄스신호(PUL)를 생성할 수 있다. 기 설정된 구간은 반도체장치의 부트업동작 구간 또는 반도체장치의 내부동작을 제어하는 정보를 설정하는 구간으로 설정될 수 있다.
개시신호출력회로(122)는 펄스신호(PUL) 및 감지신호(DET)에 응답하여 초기화동작 구간 동안 인에이블되는 개시신호(WSTR)를 생성할 수 있다. 개시신호출력회로(122)는 펄스신호(PUL)의 펄스에 응답하여 인에이블되고 감지신호(DET)에 응답하여 디스에이블되는 개시신호(WSTR)를 생성할 수 있다.
어드레스감지회로(123)는 제1 내지 제J 내부어드레스(IADD<1:J>)를 감지하고 제1 내지 제J 내부어드레스(IADD<1:J>)의 조합이 기 설정된 조합인 경우 인에이블되는 감지신호(DET)를 생성할 수 있다. 어드레스감지회로(123)는 제1 내지 제J 내부어드레스(IADD<1:J>)의 모든 비트가 카운팅되는 경우 발생하는 펄스를 포함하는 감지신호(DET)를 생성할 수 있다.
이와 같이 구성되는 개시신호구동회로(12)는 주기신호에(OSC) 응답하여 인에이블되고 제1 내지 제J 내부어드레스(IADD<1:J>)의 모든 비트가 카운팅되는 경우 디스에이블되는 개시신호(WSTR)를 생성할 수 있다.
도 3을 참고하면, 본 발명의 다른 실시예에 따른 개시신호생성회로(10a)는 오실레이터(13) 및 개시신호구동회로(14)를 포함할 수 있다. 개시신호구동회로(14)는 펄스신호생성회로(141), 개시신호출력회로(142) 및 어드레스감지회로(143)를 포함할 수 있다.
오실레이터(13)는 리셋신호(RST)에 응답하여 주기적으로 발생하는 펄스를 포함하는 주기신호(OSC)를 생성할 수 있다. 오실레이터(13)는 리셋신호(RST)라 로직로우레벨에서 로직하이레벨로 레벨천이하는 경우 주기적으로 발생하는 펄스를 포함하는 주기신호(OSC)를 생성할 수 있다. 오실레이터(13)는 실시예에 따라 일반적인 링오실레이터 또는 주기신호를 생성하는 다양한 회로로 구현될 수 있다.
펄스신호생성회로(141)는 부트업신호생성회로(1411), 테스트모드신호생성회로(1412) 및 논리회로(1413)를 포함할 수 있다.
부트업신호생성회로(1411)는 주기신호(OSC)에 응답하여 기 설정된 구간 이후 발생하는 펄스를 포함하는 부트업신호(BTE)를 생성할 수 있다. 부트업신호생성회로(1411)는 주기신호(OSC)의 펄스가 기 설정된 횟수로 입력되는 경우 발생하는 펄스를 포함하는 부트업신호(BTE)를 생성할 수 있다. 기 설정된 구간은 반도체장치에 포함되는 다수의 퓨즈데이터를 생성하는 부트업동작 구간으로 설정될 수 있다.
테스트모드신호생성회로(1412)는 모드설정신호(MRS)에 응답하여 기 설정된 구간 이후 발생하는 펄스를 포함하는 테스트모드신호(TM)를 생성할 수 있다. 기 설정된 구간은 반도체장치의 내부동작을 제어하는 모드레지스터셋(MRS: Mode Register Set)를 설정하기 위한 구간으로 설정될 수 있다.
논리회로(1413)는 오어게이트(OR11)로 구현되어 부트업신호(BTE) 또는 테스트모드신호(TM)를 펄스신호(PUL)로 출력할 수 있다. 논리회로(1413)는 부트업신호(BTE) 및 테스트모드신호(TM)를 논리합연산을 수행하여 펄스신호(PUL)를 생성할 수 있다.
개시신호출력회로(142)는 펄스신호(PUL) 및 감지신호(DET)에 응답하여 초기화동작 구간 동안 인에이블되는 개시신호(WSTR)를 생성할 수 있다. 개시신호출력회로(142)는 펄스신호(PUL)의 펄스에 응답하여 인에이블되고 감지신호(DET)에 응답하여 디스에이블되는 개시신호(WSTR)를 생성할 수 있다.
어드레스감지회로(143)는 제1 내지 제J 내부어드레스(IADD<1:J>)를 감지하고 제1 내지 제J 내부어드레스(IADD<1:J>)의 조합이 기 설정된 조합인 경우 인에이블되는 감지신호(DET)를 생성할 수 있다. 어드레스감지회로(143)는 제1 내지 제J 내부어드레스(IADD<1:J>)의 모든 비트가 카운팅되는 경우 발생하는 펄스를 포함하는 감지신호(DET)를 생성할 수 있다.
이와 같이 구성되는 개시신호구동회로(14)는 주기신호에(OSC) 또는 모드설정신호(MRS)에 응답하여 인에이블되고 제1 내지 제J 내부어드레스(IADD<1:J>)의 모든 비트가 카운팅되는 경우 디스에이블되는 개시신호(WSTR)를 생성할 수 있다.
도 4를 참고하면, 본 발명의 일 실시예에 따른 초기화동작제어회로(20)는 내부신호생성회로(21) 및 입력제어회로(22)를 포함할 수 있다.
내부신호생성회로(21)는 어드레스생성회로(211), 커맨드생성회로(212) 및 데이터생성회로(213)를 포함할 수 있다.
어드레스생성회로(211)는 개시신호(WSTR)의 인에이블 구간 동안 주기신호(OSC)의 펄스에 응답하여 순차적으로 카운팅되는 제1 내지 제J 어드레스(ADD<1:J>)를 생성할 수 있다. 어드레스생성회로(211)는 모든 비트가 로직로우레벨인 제1 내지 제J 어드레스(ADD<1:J>)를 주기신호(OSC)의 펄스가 입력될 때마다 업카운팅하여 모든 비트가 로직하이레벨로 카운팅되는 제1 내지 제J 어드레스(ADD<1:J>)를 생성할 수 있다.
커맨드생성회로(212)는 개시신호(WSTR)의 인에이블 구간 동안 주기신호(OSC)의 펄스에 응답하여 제1 내지 제K 커맨드(CMD<1:K>)를 생성할 수 있다. 커맨드생성회로(212)는 주기신호(OSC)의 펄스가 입력될 때마다 액티브동작을 위한 제1 내지 제K 커맨드(CMD<1:K>)를 생성하고 라이트동작을 위한 제1 내지 제K 커맨드(CMD<1:K>)를 순차적으로 생성할 수 있다.
데이터생성회로(213)는 개시신호(WSTR)의 인에이블 구간 동안 주기신호(OSC)의 펄스에 응답하여 기 설정된 로직레벨을 갖는 저장데이터(SD)를 생성할 수 있다. 데이터생성회로(213)는 주기신호(OSC)의 펄스가 입력될 때마다 로직로우레벨을 갖는 저장데이터(SD)를 생성할 수 있다. 데이터생성회로(213)는 실시예에 따라 주기신호(OSC)의 펄스가 입력될 때마다 로직하이레벨을 갖는 저장데이터(SD)를 생성할 수 있다.
이와 같이 구성되는 내부신호생성회로(21)는 개시신호(WSTR)의 인에이블 구간 동안 주기신호(OSC)의 펄스에 응답하여 순차적으로 카운팅되는 제1 내지 제J 어드레스(ADD<1:J>), 제1 내지 제K 커맨드(CMD<1:K>) 및 기 설정된 로직레벨을 갖는 저장데이터(SD)를 생성할 수 있다.
입력제어회로(22)는 제1 전달회로(221), 제2 전달회로(222) 및 제3 전달회로(223)를 포함할 수 있다.
제1 전달회로(221)는 개시신호(WSTR)에 응답하여 제1 내지 제J 어드레스(ADD<1:J>) 또는 제1 내지 제J 커맨드어드레스(CA<1:J>)를 제1 내지 제J 내부어드레스(IADD<1:J>)로 전달할 수 있다. 제1 전달회로(221)는 개시신호(WSTR)가 인에이블되는 구간 동안 제1 내지 제J 어드레스(ADD<1:J>)를 제1 내지 제J 내부어드레스(IADD<1:J>)로 전달할 수 있다. 제1 전달회로(221)는 개시신호(WSTR)가 디스에이블되는 구간 동안 제1 내지 제J 커맨드어드레스(CA<1:J>)를 제1 내지 제J 내부어드레스(IADD<1:J>)로 전달할 수 있다. 제1 내지 제J 커맨드어드레스(CA<1:J>)는 제1 내지 제N 커맨드어드레스(CA<1:N>) 중 일부 비트로 설정될 수 있다.
제2 전달회로(222)는 개시신호(WSTR)에 응답하여 제1 내지 제K 커맨드(CMD<1:K>) 또는 제J+1 내지 제N 커맨드어드레스(CA<J+1:N>)를 제1 내지 제K 내부커맨드(ICMD<1:K>)로 전달할 수 있다. 제2 전달회로(222)는 개시신호(WSTR)가 인에이블되는 구간 동안 제1 내지 제K 커맨드(CMD<1:K>)를 제1 내지 제K 내부커맨드(ICMD<1:K>)로 전달할 수 있다. 제2 전달회로(222)는 개시신호(WSTR)가 디스에이블되는 구간 동안 제J+1 내지 제N 커맨드어드레스(CA<J+1:N>)를 제1 내지 제K 내부커맨드(ICMD<1:K>)로 전달할 수 있다. 제J+1 내지 제N 커맨드어드레스(CA<J+1:N>)는 제1 내지 제N 커맨드어드레스(CA<1:N>) 중 앞서 설명한 제1 내지 제J 커맨드어드레스(CA<1:J>)를 제외한 또 다른 일부 비트로 설정될 수 있다. 여기서, 제1 내지 제J 내부어드레스(IADD<1:J>)의 비트수 J와 제1 내지 제K 내부커맨드(ICMD<1:K>)의 비트수 K의 합은 자연수 N으로 설정될 수 있다.
제3 전달회로(223)는 개시신호(WSTR)에 응답하여 저장데이터(SD) 또는 데이터(DQ)를 내부데이터(ID)로 전달할 수 있다. 제3 전달회로(223)는 개시신호(WSTR)가 인에이블되는 구간 동안 저장데이터(SD)를 내부데이터(ID)로 전달할 수 있다. 제3 전달회로(223)는 개시신호(WSTR)가 디스에이블되는 구간 동안 데이터(DQ)를 내부데이터(ID)로 전달할 수 있다. 제3 전달회로(223)는 개시신호(WSTR)가 디스에이블되는 구간 동안 스트로브신호(DQS)에 동기 되어 데이터(DQ)를 내부데이터(ID)로 전달할 수 있다.
이와 같이 구성되는 입력제어회로(22)는 개시신호(WSTR)에 응답하여 제1 내지 제J 어드레스(ADD<1:J>) 또는 제1 내지 제J 커맨드어드레스(CA<1:J>)를 제1 내지 제J 내부어드레스(IADD<1:J>)로 전달하고, 제1 내지 제K 커맨드(CMD<1:K>) 또는 제J+1 내지 제N 커맨드어드레스(CA<J+1:N>)를 제1 내지 제K 내부커맨드(ICMD<1:K>)로 전달하며, 저장데이터(SD) 또는 데이터(DQ)를 내부데이터(ID)로 전달할 수 있다.
도 5를 참고하면, 본 발명의 일 실시예에 따른 데이터생성회로(213a)는 버퍼회로(2131) 및 제1 래치회로(2132)를 포함할 수 있다.
버퍼회로(2131)는 인버터(IV21)로 구현되어 개시신호(WSTR)에 응답하여 접지전압(VSS) 또는 전원전압(VDD)을 반전버퍼링하여 노드(nd21)로 출력할 수 있다. 인버터(IV21)는 삼상인버터로 구현되어 개시신호(WSTR)가 로직하이레벨인 경우 접지전압(VSS) 또는 전원전압(VDD)을 반전 버퍼링하여 노드(nd21)로 출력할 수 있다. 버퍼회로(2131)는 개시신호(WSTR)가 로직하이레벨인 경우 접지전압(VSS)에 응답하여 노드(nd21)를 풀업구동할 수 있다. 버퍼회로(2131)는 개시신호(WSTR)가 로직하이레벨인 경우 전원전압(VDD)에 응답하여 노드(nd21)를 풀다운구동할 수 있다.
제1 래치회로(2132)는 인버터들(IV22,IV23)로 구현되어 주기신호(OSC)의 펄스에 응답하여 노드(nd21)의 신호를 반전버퍼링하고 래치하여 저장데이터(SD)를 생성할 수 있다. 제1 래치회로(2132)는 노드(nd21)의 신호를 반전버퍼링하고 래치하여 저장데이터(SD)를 생성할 수 있다. 제1 래치회로(2132)는 인버터들(IV22,IV23)로 구현되는 일반적인 래치회로로 구현될 수 있다. 인버터(IV22)는 삼상인버터로 구현되어 주기신호(OSC)의 펄스가 로직하이레벨로 입력되는 경우 노드(nd21)의 신호를 반전버퍼링하여 저장데이터(SD)를 생성할 수 있다.
이와 같이 구성되는 본 발명의 일 실시예에 따른 데이터생성회로(213a)는 개시신호(WSTR)의 인에이블 구간 동안 주기신호(OSC)의 펄스에 응답하여 기 설정된 로직레벨을 갖는 저장데이터(SD)를 생성할 수 있다.
도 6을 참고하면, 본 발명의 다른 실시예에 따른 데이터생성회로(213b)는 제1 구동회로(2133) 및 제2 래치회로(2134)를 포함할 수 있다.
제1 구동회로(2133)는 인버터(IV24) 및 PMOS 트랜지스터(P21)로 구현되어 개시신호(WSTR)에 응답하여 노드(nd22)를 전원전압(VDD) 레벨로 풀업구동할 수 있다. 제1 구동회로(2133)는 전원전압(VDD)과 노드(nd22) 사이에 위치하여 개시신호(WSTR)에 응답하여 노드(nd22)를 전원전압(VDD) 레벨로 풀업구동할 수 있다. 제1 구동회로(2133)는 개시신호(WSTR)가 로직하이레벨인 경우 노드(nd22)를 전원전압(VDD) 레벨로 구동할 수 있다.
제2 래치회로(2134)는 인버터들(IV25,IV26)로 구현되어 주기신호(OSC)의 펄스에 응답하여 노드(nd22)의 신호를 반전버퍼링하고 래치하여 저장데이터(SD)를 생성할 수 있다. 제2 래치회로(2134)는 노드(nd22)의 신호를 반전버퍼링하고 래치하여 저장데이터(SD)를 생성할 수 있다. 제2 래치회로(2134)는 인버터들(IV25,IV26)로 구현되는 일반적인 래치회로로 구현될 수 있다. 인버터(IV25)는 삼상인버터로 구현되어 주기신호(OSC)의 펄스가 로직하이레벨로 입력되는 경우 노드(nd22)의 신호를 반전버퍼링하여 저장데이터(SD)를 생성할 수 있다.
이와 같이 구성되는 본 발명의 다른 실시예에 따른 데이터생성회로(213b)는 개시신호(WSTR)의 인에이블 구간 동안 주기신호(OSC)의 펄스에 응답하여 로직로우레벨을 갖는 저장데이터(SD)를 생성할 수 있다.
도 7을 참고하면, 본 발명의 또 다른 실시예에 따른 데이터생성회로(213c)는 제2 구동회로(2135) 및 제3 래치회로(2136)를 포함할 수 있다.
제2 구동회로(2135)는 NMOS 트랜지스터(N21)로 구현되어 개시신호(WSTR)에 응답하여 노드(nd23)를 접지전압(VSS) 레벨로 풀다운구동할 수 있다. 제2 구동회로(2135)는 노드(nd23)와 접지전압(VSS) 사이에 위치하여 개시신호(WSTR)에 응답하여 노드(nd23)를 접지전압(VSS) 레벨로 풀다운구동할 수 있다. 제2 구동회로(2135)는 개시신호(WSTR)가 로직하이레벨인 경우 노드(nd23)를 접지전압(VSS) 레벨로 구동할 수 있다.
제3 래치회로(2136)는 인버터들(IV27,IV28)로 구현되어 주기신호(OSC)의 펄스에 응답하여 노드(nd23)의 신호를 반전버퍼링하고 래치하여 저장데이터(SD)를 생성할 수 있다. 제3 래치회로(2136)는 노드(nd23)의 신호를 반전버퍼링하고 래치하여 저장데이터(SD)를 생성할 수 있다. 제3 래치회로(2136)는 인버터들(IV27,IV28)로 구현되는 일반적인 래치회로로 구현될 수 있다. 인버터(IV27)는 삼상인버터로 구현되어 주기신호(OSC)의 펄스가 로직하이레벨로 입력되는 경우 노드(nd23)의 신호를 반전버퍼링하여 저장데이터(SD)를 생성할 수 있다.
이와 같이 구성되는 본 발명의 또 다른 실시예에 따른 데이터생성회로(213c)는 개시신호(WSTR)의 인에이블 구간 동안 주기신호(OSC)의 펄스에 응답하여 로직하이레벨을 갖는 저장데이터(SD)를 생성할 수 있다.
도 8를 참고하여 본 발명의 일 실시예에 따른 반도체시스템의 초기화동작을 설명하되 동일한 로직레벨의 내부데이터를 다수의 메모리셀에 저장하는 동작을 예를 들어 설명하면 다음과 같다.
T1 시점에 제1 반도체장치(1)는 초기화동작에 진입하기 위해 로직로우레벨에서 로직하이레벨로 레벨천이하는 리셋신호(RST)를 출력한다. 이때, 제1 반도체장치(1)는 제1 내지 제N 커맨드어드레스(CA<1:N>) 및 데이터(DQ)를 출력한다.
오실레이터(11)는 로직로우레벨에서 로직하이레벨로 레벨천이하는 리셋신호(RST)에 응답하여 주기적으로 발생하는 펄스를 포함하는 주기신호(OSC)를 생성한다.
T2 시점에 펄스신호생성회로(121)는 주기신호(OSC)에 응답하여 기 설정된 구간 이후 발생하는 펄스를 포함하는 펄스신호(PUL)를 생성한다. 여기서, 기 설정된 구간은 주기신호(OSC)의 펄스가 2회 생성된 이후의 시점으로 설정되고, 이는 부트업동작의 종료를 의미한다.
개시신호출력회로(122)는 펄스신호(PUL)의 펄스에 응답하여 로직하이레벨로 인에이블되는 개시신호(WSTR)를 생성한다.
어드레스생성회로(211)는 로직하이레벨의 개시신호(WSTR) 및 주기신호(OSC)의 펄스에 응답하여 제1 내지 제J 어드레스(ADD<1:J>) 중 제1 어드레스(ADD<1>)를 생성한다.
커맨드생성회로(212)는 로직하이레벨의 개시신호(WSTR) 및 주기신호(OSC)의 펄스에 응답하여 제1 내지 제K 커맨드(CMD<1:K>) 중 제1 커맨드(CMD<1>)를 생성한다. 이때, 제1 커맨드(CMD<1>)는 액티브동작(ACT)을 수행하기 위한 커맨드로 설정된다.
데이터생성회로(213)는 로직하이레벨의 개시신호(WSTR) 및 주기신호(OSC)의 펄스에 응답하여 로직로우레벨의 저장데이터(SD)를 생성한다. 이때, 데이터생성회로(213)는 실시예에 따라 로직하이레벨의 저장데이터(SD)를 생성하도록 구현될 수 있다.
제1 전달회로(221)는 로직하이레벨의 개시신호(WSTR)에 응답하여 제1 어드레스(ADD<1>)를 제1 내부어드레스(IADD<1>)로 전달한다. 이때, 제1 전달회로(221)는 로직하이레벨의 개시신호(WSTR)에 응답하여 제1 내지 제J 커맨드어드레스(CA<1:J>)의 입력을 차단한다.
제2 전달회로(222)는 로직하이레벨의 개시신호(WSTR)에 응답하여 제1 커맨드(ADD<1>)를 제1 내부커맨드(ICMD<1>)로 전달한다. 이때, 제1 내부커맨드(ICMD<1>)는 액티브동작(ACT)을 수행하기 위한 커맨드이다. 제2 전달회로(222)는 로직하이레벨의 개시신호(WSTR)에 응답하여 제J+1 내지 제N 커맨드어드레스(CA<J+1:N>)의 입력을 차단한다.
제3 전달회로(223)는 로직하이레벨의 개시신호(WSTR)에 응답하여 저장데이터(SD)를 내부데이터(ID)로 전달한다. 이때, 제3 전달회로(223)는 로직하이레벨의 개시신호(WSTR)에 응답하여 데이터(DQ)의 입력을 차단한다.
메모리영역(30)은 액티브동작(ACT)을 수행하기 위한 제1 내부커맨드(ICMD<1>) 및 제1 내부어드레스(IADD<1>)에 의해 다수의 메모리셀 중 첫번째 메모리셀이 연결되는 워드라인을 활성화한다.
T3 시점에 어드레스생성회로(211)는 로직하이레벨의 개시신호(WSTR) 및 주기신호(OSC)의 펄스에 응답하여 제1 내지 제J 어드레스(ADD<1:J>) 중 제1 어드레스(ADD<1>)를 생성한다.
커맨드생성회로(212)는 로직하이레벨의 개시신호(WSTR) 및 주기신호(OSC)의 펄스에 응답하여 제1 내지 제K 커맨드(CMD<1:K>) 중 제1 커맨드(CMD<1>)를 생성한다. 이때, 제1 커맨드(CMD<1>)는 라이트동작을 수행하기 위한 커맨드로 설정된다.
데이터생성회로(213)는 로직하이레벨의 개시신호(WSTR) 및 주기신호(OSC)의 펄스에 응답하여 로직로우레벨의 저장데이터(SD)를 생성한다. 이때, 데이터생성회로(213)는 실시예에 따라 로직하이레벨의 저장데이터(SD)를 생성하도록 구현될 수 있다.
제1 전달회로(221)는 로직하이레벨의 개시신호(WSTR)에 응답하여 제1 어드레스(ADD<1>)를 제1 내부어드레스(IADD<1>)로 전달한다. 이때, 제1 전달회로(221)는 로직하이레벨의 개시신호(WSTR)에 응답하여 제1 내지 제J 커맨드어드레스(CA<1:J>)의 입력을 차단한다.
제2 전달회로(222)는 로직하이레벨의 개시신호(WSTR)에 응답하여 제1 커맨드(ADD<1>)를 제1 내부커맨드(ICMD<1>)로 전달한다. 이때, 제1 내부커맨드(ICMD<1>)는 라이트동작(WT)을 수행하기 위한 커맨드이다. 제2 전달회로(222)는 로직하이레벨의 개시신호(WSTR)에 응답하여 제J+1 내지 제N 커맨드어드레스(CA<J+1:N>)의 입력을 차단한다.
제3 전달회로(223)는 로직하이레벨의 개시신호(WSTR)에 응답하여 저장데이터(SD)를 내부데이터(ID)로 전달한다. 이때, 제3 전달회로(223)는 로직하이레벨의 개시신호(WSTR)에 응답하여 데이터(DQ)의 입력을 차단한다.
메모리영역(30)은 라이트동작(WT)을 수행하기 위한 제1 내부커맨드(ICMD<1>) 및 제1 내부어드레스(IADD<1>)에 의해 다수의 메모리셀 중 첫번째 메모리셀에 내부데이터(ID)를 저장한다.
T3 시점 이후 제2 반도체장치(2)는 제2 내지 제K 내부커맨드(ICMD<2:K>) 및 제2 내지 제J 내부어드레스(IADD<2:J>)에 의해 내부데이터(ID)를 순차적으로 다수의 메모리셀에 저장한다.
T4 시점에 어드레스감지회로(123)는 제1 내지 제J 내부어드레스(IADD<1:J>)의 모든 비트가 카운팅되어 발생하는 펄스를 포함하는 감지신호(DET)를 생성한다.
T5 시점에 개시신호출력회로(122)는 감지신호(DET)의 펄스에 응답하여 로직로우레벨로 디스에이블되는 개시신호(WSTR)를 생성한다.
T5 시점 이후 제2 반도체장치(2)는 제1 반도체장치(1)에서 입력되는 제1 내지 제N 커맨드어드레스(CA<1:N>) 및 데이터(DQ)에 의해 노멀동작을 수행한다.
이와 같이 구성된 본 발명의 일 실시예에 따른 반도체시스템은 초기화동작 중 내부적으로 주기신호를 생성하고 주기신호에 의해 내부커맨드, 내부어드레스 및 내부데이터를 생성하여 다수의 메모리셀에 동일한 로직레벨의 내부데이터를 저장함으로써 다수의 메모리셀을 초기화할 수 있다.
도 9를 참고하면 본 발명의 또 다른 실시예에 따른 반도체장치는 개시신호생성회로(40), 초기화동작제어회로(50), 제1 메모리영역(60), 제2 메모리영역(70), 제3 메모리영역(80) 및 제4 메모리영역(90)을 포함할 수 있다.
개시신호생성회로(40)는 리셋신호(RST)에 응답하여 주기적으로 발생하는 펄스를 포함하는 주기신호(OSC)를 생성하고, 리셋신호(RST)에 응답하여 인에이블되는 개시신호(WSTR)를 생성할 수 있다. 개시신호생성회로(40)는 초기화동작에 진입하기 위해 리셋신호(RST)가 인에이블되는 경우 주기적으로 발생하는 펄스를 포함하는 주기신호(OSC)를 생성할 수 있다. 개시신호생성회로(40)는 초기화동작에 진입하기 위해 리셋신호(RST)가 레벨천이하는 시점부터 제1 내지 제J 내부어드레스(IADD<1:J>)의 모든비트가 카운팅되는 시점까지 인에이블되는 개시신호(WSTR)를 생성할 수 있다. 개시신호생성회로(40)는 앞서 도 2에 도시된 개시신호생성회로(10)와 동일한 회로로 구현되어 동일한 동작을 수행하므로 구체적인 설명은 생략한다.
초기화동작제어회로(50)는 개시신호(WSTR) 및 주기신호(OSC)에 응답하여 초기화동작을 위한 제1 내지 제J 내부어드레스(IADD<1:J>), 제1 내지 제K 내부커맨드(ICMD<1:K>) 및 내부데이터(ID)를 생성할 수 있다. 초기화동작제어회로(50)는 개시신호(WSTR)의 인에이블 구간 동안 주기신호(OSC)의 펄스에 응답하여 순차적으로 카운팅되는 제1 내지 제J 내부어드레스(IADD<1:J>) 및 제1 내지 제K 내부커맨드(ICMD<1:K>)를 생성할 수 있다. 초기화동작제어회로(50)는 개시신호(WSTR)의 인에이블 구간 동안 주기신호(OSC)의 펄스에 응답하여 기 설정된 로직레벨을 갖는 내부데이터(ID)를 생성할 수 있다. 초기화동작제어회로(50)는 개시신호(WSTR)의 인에이블 구간 동안 제1 내지 제N 커맨드어드레스(CA<1:N>) 및 데이터(DQ)의 입력을 차단할 수 있다. 초기화동작제어회로(50)는 초기화동작 이후 스트로브신호(DQS)에 동기되어 데이터(DQ)를 내부데이터(ID)로 전달할 수 있다. 초기화동작제어회로(50)는 앞서 도 4에 도시된 초기화동작제어회로(20)와 동일한 회로로 구현되어 동일한 동작을 수행하므로 구체적인 설명은 생략한다.
제1 내지 제4 메모리영역(60,70,80,90)들은 다수의 메모리셀을 포함하고, 제1 내지 제K 내부커맨드(ICMD<1:K>)에 응답하여 제1 내지 제J 내부어드레스(IADD<1:J>)에 의해 선택되는 다수의 메모리셀에 내부데이터(ID)를 저장할 수 있다. 제1 내지 제4 메모리영역(60,70,80,90)들은 실시예에 따라 비휘발성 메모리장치 또는 휘발성 메모리장치로 구현될 수 있다. 다수의 메모리셀에 저장되는 내부데이터(ID)는 초기화동작 중 동일한 로직레벨로 저장될 수 있다. 내부데이터(ID)의 로직레벨은 실시예에 따라 로직하이레벨 또는 로직로우레벨로 설정될 수 있다.
이와 같이 구성된 본 발명의 또 다른 실시예에 따른 반도체시스템은 초기화동작 중 내부적으로 주기신호를 생성하고 주기신호에 의해 내부커맨드, 내부어드레스 및 내부데이터를 생성하여 다수의 메모리영역에 동일한 로직레벨의 내부데이터를 저장함으로써 다수의 메모리영역을 초기화할 수 있다.
앞서, 도 1 내지 도 9에서 살펴본 반도체장치 및 반도체시스템은 메모리시스템, 그래픽시스템, 컴퓨팅시스템 및 모바일시스템 등을 포함하는 전자시스템에 적용될 수 있다. 예를 들어, 도 10을 참고하면 본 발명의 일 실시예에 따른 전자시스템(1000)은 데이터저장부(1001), 메모리컨트롤러(1002), 버퍼메모리(1003) 및 입출력인터페이스(1004)를 포함할 수 있다.
데이터저장부(1001)는 메모리컨트롤러(1002)로부터의 제어신호에 따라 메모리컨트롤러(1002)로부터 인가되는 데이터를 저장하고 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 데이터저장부(1001)는 도 1에 도시된 반도체장치(2) 및 도 9에 도시된 반도체장치를 포함할 수 있다. 데이터저장부(1001)는 외부에서 입력되는 데이터에 관계없이 내부적으로 설정된 논리레벨을 갖는 내부데이터를 생성하고, 내부데이터를 메모리셀어레이에 저장하는 초기화동작을 수행할 수 있다. 한편, 데이터저장부(1001)는 데이터의 왜곡을 방지하기 위한 온다이터미네이션회로(On Die Termination Circuit, 미도시)를 포함할 수 있다. 온다이터미네이션회로는 데이터저장부(1001)의 초기화동작 시 동작하지 않도록 설정될 수 있다. 또한, 데이터저장부(1001)는 전원이 차단되어도 데이터를 잃지 않고 계속 저장할 수 있는 비휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 플래쉬 메모리(Nor Flash Memory, NAND Flash Memory), 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입자화반전 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM)로 구현될 수 있다.
메모리컨트롤러(1002)는 입출력인터페이스(1004)를 통해 외부기기(호스트 장치)로부터 인가되는 명령어를 디코딩하고 디코딩된 결과에 따라 데이터저장부(1001) 및 버퍼메모리(1003)에 대한 데이터 입출력을 제어한다. 메모리컨트롤러(1002)는 도 1에 도시된 제1 반도체장치(1)를 포함할 수 있다. 메모리컨트롤러(1002)는 데이터 및 데이터를 스트로빙하기 위한 스트로빙신호를 데이터저장부(1001)에 인가할 수 있다. 메모리컨트롤러(1002)에서 인가되는 스트로빙신호는 데이터저장부(1001)의 초기화동작 시 토글링되지 않고, 초기화동작이 종료된 후 토글링되도록 설정될 수 있다. 도 10에서는 메모리컨트롤러(1002)가 하나의 블록으로 표시되었으나, 메모리컨트롤러(1002)는 비휘발성 메모리를 제어하기 위한 컨트롤러와 휘발성 메모리인 버퍼메모리(1003)를 제어하기 위한 컨트롤러가 독립적으로 구성될 수 있다.
버퍼메모리(1003)는 메모리컨트롤러(1002)에서 처리할 데이터 즉 데이터저장부(1001)에 입출력되는 데이터를 임시적으로 저장할 수 있다. 버퍼메모리(1003)는 제어신호에 따라 메모리컨트롤러(1002)에서 인가되는 데이터를 저장할 수 있다. 버퍼메모리(1003)는 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 버퍼메모리(1003)는 DRAM(Dynamic Random Access Memory), Mobile DRAM, SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함할 수 있다.
입출력인터페이스(1004)는 메모리컨트롤러(1002)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리컨트롤러(1002)가 외부기기로부터 데이터 입출력을 위한 제어신호를 수신하고 외부기기와 데이터를 교환할 수 있도록 해준다. 입출력인터페이스(1004)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 및 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 포함할 수 있다.
전자시스템(1000)은 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 전자시스템(1000)은 고상 디스크(Solid State Disk; SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 포함할 수 있다.
앞서, 도 1 내지 도 9에서 살펴본 반도체장치 및 반도체시스템은 메모리시스템, 그래픽시스템, 컴퓨팅시스템 및 모바일시스템 등을 포함하는 전자시스템에 적용될 수 있다. 예를 들어, 도 11을 참고하면 본 발명의 다른 실시예에 따른 전자시스템(3000)은 제1 반도체장치(3100) 및 제2 반도체장치(3200)를 포함할 수 있다.
제1 반도체장치(3100)는 온다이터미네이션회로(ODT:On Die Termination circuit)를 제어하기 위한 외부제어신호(ECTR)를 제2 반도체장치(3200)로 전송할 수 있다. 제1 반도체장치(3100)는 초기화동작 시 외부제어신호(ECTR)를 전송하지 않을 수 있다. 제1 반도체장치(3100)는 전송데이터(TD)를 제2 반도체장치(3200)로 전송할 수 있다.
제2 반도체장치(3200)는 스위치(3210), 온다이터미네이션회로(3220), 입력버퍼(3230) 및 출력버퍼(3240)를 포함할 수 있다. 스위치(3210)는 외부제어신호(ECTR)를 입력 받아 제어신호(CTR)로 전달할 수 있다. 온다이터미네이션회로(3220)는 제어신호(CTR)를 입력 받아 턴온 될 수 있다. 온다이터미네이션회로(3220)는 초기화동작 시 턴온 되지 않을 수 있다. 입력버퍼(3230)는 라이트동작 시 전송데이터(TD)를 입력 받아 입력데이터(DIN)를 생성할 수 있다. 입력데이터(DIN)는 라이트동작 시 제2 반도체장치(3200)에 포함되는 메모리셀(미도시)에 저장될 수 있다. 출력버퍼(3240)는 리드동작 시 출력데이터(DOUT)를 전송데이터(TD)로 출력할 수 있다. 출력데이터(DOUT)는 리드동작 시 제2 반도체장치(3200)에 포함되는 메모리셀(미도시)로부터 출력될 수 있다.
제1 실시예
1. 제1 반도체장치 2. 제2 반도체장치
10. 개시신호생성회로 11. 오실레이터
12. 개시신호구동회로 20. 초기화동작제어회로
21. 내부신호생성회로 22. 입력제어회로
30. 메모리영역 121. 펄스신호생성회로
122. 개시신호출력회로 123. 어드레스감지회로
211. 어드레스생성회로 212. 커맨드생성회로
213. 데이터생성회로 221. 제1 전달회로
222. 제2 전달회로 223. 제3 전달회로
제2 실시예
13. 오실레이터 14. 개시신호구동회로
141. 펄스신호생성회로 142. 개시신호출력회로
143. 어드레스감지회로 1411. 부트업신호생성회로
1412. 테스트모드신호생성회로 1413. 논리회로
제3 실시예
40. 개시신호생성회로 50. 초기화동작제어회로
60. 제1 메모리영역 70. 제2 메모리영역
80. 제3 메모리영역 90. 제4 메모리영역

Claims (20)

  1. 리셋신호, 커맨드어드레스 및 데이터를 출력하는 제1 반도체장치; 및
    상기 리셋신호에 응답하여 생성되는 개시신호에 의해 초기화동작을 수행하기 위한 내부커맨드, 내부어드레스 및 내부데이터를 생성하고, 상기 내부커맨드 및 상기 내부어드레스에 의해 선택되는 다수의 메모리셀에 상기 내부데이터를 저장하는 제2 반도체장치를 포함하는 반도체시스템.
  2. 제 1 항에 있어서, 상기 내부데이터는 상기 초기화동작 중 동일한 로직레벨로 상기 다수의 메모리셀에 저장되는 반도체시스템.
  3. 제 1 항에 있어서, 상기 개시신호는 상기 리셋신호의 레벨천이시점부터 상기 내부어드레스의 모든 비트가 카운팅되는 시점까지 인에이블되는 신호인 반도체시스템.
  4. 제 1 항에 있어서, 상기 제2 반도체장치는 상기 개시신호의 인에이블 구간 동안 상기 커맨드어드레스 및 상기 데이터의 입력을 차단하는 반도체시스템.
  5. 제 1 항에 있어서, 상기 제2 반도체장치는
    상기 리셋신호에 응답하여 주기적으로 발생하는 펄스를 포함하는 주기신호를 생성하고, 상기 리셋신호의 레벨천이시점에 인에이블되는 상기 개시신호를 생성하는 개시신호생성회로;
    상기 개시신호의 인에이블 구간 동안 상기 주기신호의 펄스에 응답하여 순차적으로 카운팅되는 상기 내부어드레스 및 상기 내부커맨드를 생성하고, 기 설정된 로직레벨을 갖는 상기 내부데이터를 생성하는 초기화동작제어회로; 및
    상기 다수의 메모리셀을 포함하고, 상기 내부커맨드에 응답하여 상기 내부어드레스에 의해 선택되는 상기 다수의 메모리셀에 상기 내부데이터를 저장하는 메모리영역을 포함하는 반도체시스템.
  6. 제 5 항에 있어서, 상기 개시신호생성회로는
    상기 리셋신호에 응답하여 주기적으로 발생하는 펄스를 포함하는 상기 주기신호를 생성하는 오실레이터; 및
    상기 주기신호에 응답하여 인에이블되고 상기 내부어드레스의 모든 비트가 카운팅되는 경우 디스에이블되는 상기 개시신호를 생성하는 개시신호구동회로를 포함하는 반동체시스템.
  7. 제 6 항에 있어서, 상기 개시신호구동회로는
    상기 주기신호의 펄스가 기 설정된 횟수만큼 입력되는 경우 발생하는 펄스를 포함하는 펄스신호를 생성하는 펄스신호생성회로;
    상기 펄스신호의 펄스에 응답하여 인에이블되고 감지신호에 응답하여 디스에이블되는 상기 개시신호를 생성하는 개시신호출력회로; 및
    상기 내부어드레스의 모든 비트가 카운팅되는 경우 인에이블되는 상기 감지신호를 생성하는 어드레스감지회로를 포함하는 반도체시스템.
  8. 제 6 항에 있어서, 상기 개시신호구동회로는
    상기 주기신호의 펄스 또는 모드설정신호에 응답하여 발생하는 펄스를 포함하는 펄스신호를 생성하는 펄스신호생성회로;
    상기 펄스신호의 펄스에 응답하여 인에이블되고 감지신호에 응답하여 디스에이블되는 상기 개시신호를 생성하는 개시신호출력회로; 및
    상기 내부어드레스의 모든 비트가 카운팅되는 경우 인에이블되는 상기 감지신호를 생성하는 어드레스감지회로를 포함하는 반도체시스템.
  9. 제 8 항에 있어서, 상기 펄스신호생성회로는
    상기 주기신호의 펄스가 기 설정된 횟수만큼 입력되는 경우 발생하는 펄스를 포함하는 부트업신호를 생성하는 부트업신호생성회로;
    상기 모드설정신호에 응답하여 발생하는 펄스를 포함하는 테스트모드신호를 생성하는 테스트모드신호생성회로; 및
    상기 부트업신호 및 상기 테스트모드신호를 논리합 연산을 수행하여 상기 펄스신호를 생성하는 논리회로를 포함하는 반도체시스템.
  10. 제 5 항에 있어서, 상기 초기화동작제어회로는
    상기 개시신호의 인에이블 구간 동안 상기 주기신호의 펄스에 응답하여 순차적으로 카운팅되는 어드레스, 커맨드 및 기 설정된 로직레벨을 갖는 저장데이터를 생성하는 내부신호생성회로; 및
    상기 개시신호에 응답하여 상기 어드레스 또는 상기 커맨드어드레스의 일부 비트를 상기 내부어드레스로 전달하고, 상기 커맨드 또는 상기 커맨드어드레스의 또 다른 일부 비트를 상기 내부커맨드로 전달하며, 상기 데이터 또는 상기 데이터를 상기 내부데이터로 전달하는 입력제어회로를 포함하는 반도체시스템.
  11. 제 10 항에 있어서, 상기 내부신호생성회로는
    상기 개시신호의 인에이블 구간 동안 상기 주기신호의 펄스에 응답하여 순차적으로 카운팅되는 상기 어드레스를 생성하는 어드레스생성회로;
    상기 개시신호의 인에이블 구간 동안 상기 주기신호의 펄스에 응답하여 상기 커맨드를 생성하는 커맨드생성회로; 및
    상기 개시신호의 인에이블 구간 동안 상기 주기신호의 펄스에 응답하여 기 설정된 로직레벨을 갖는 상기 저장데이터를 생성하는 데이터생성회로를 포함하는 반도체시스템.
  12. 제 10 항에 있어서, 상기 입력제어회로는
    상기 개시신호에 응답하여 상기 어드레스 또는 상기 커맨드어드레스의 일부 비트를 상기 내부어드레스로 전달하는 제1 전달회로;
    상기 개시신호에 응답하여 상기 커맨드 또는 상기 커맨드어드레스의 또 다른 일부 비트를 상기 내부커맨드로 전달하는 제2 전달회로; 및
    상기 개시신호에 응답하여 상기 저장데이터 또는 상기 데이터를 상기 내부데이터로 전달하는 제3 전달회로를 포함하는 반도체시스템.
  13. 초기화동작 시 레벨천이하는 리셋신호에 응답하여 주기적으로 발생하는 펄스를 포함하는 주기신호를 생성하고, 상기 리셋신호의 레벨천이시점에 인에이블되는 개시신호를 생성하는 개시신호생성회로; 및
    상기 개시신호의 인에이블 구간 동안 상기 주기신호의 펄스에 응답하여 순차적으로 카운팅되는 내부어드레스 및 내부커맨드를 생성하고, 기 설정된 로직레벨을 갖는 내부데이터를 생성하는 초기화동작제어회로를 포함하는 반도체장치.
  14. 제 13 항에 있어서, 상기 개시신호는 상기 리셋신호의 레벨천이시점부터 상기 내부어드레스의 모든 비트가 카운팅되는 시점까지 인에이블되는 신호인 반도체장치.
  15. 제 13 항에 있어서, 상기 개시신호생성회로는
    상기 리셋신호에 응답하여 주기적으로 발생하는 펄스를 포함하는 상기 주기신호를 생성하는 오실레이터; 및
    상기 주기신호에 응답하여 인에이블되고 상기 내부어드레스의 모든 비트가 카운팅되는 경우 디스에이블되는 상기 개시신호를 생성하는 개시신호구동회로를 포함하는 반도체장치.
  16. 제 15 항에 있어서, 상기 개시신호구동회로는
    상기 주기신호의 펄스가 기 설정된 횟수만큼 입력되는 경우 발생하는 펄스를 포함하는 펄스신호를 생성하는 펄스신호생성회로;
    상기 펄스신호의 펄스에 응답하여 인에이블되고 감지신호에 응답하여 디스에이블되는 상기 개시신호를 생성하는 개시신호출력회로; 및
    상기 내부어드레스의 모든 비트가 카운팅되는 경우 인에이블되는 상기 감지신호를 생성하는 어드레스감지회로를 포함하는 반도체장치.
  17. 제 13 항에 있어서, 상기 초기화동작제어회로는
    상기 개시신호의 인에이블 구간 동안 상기 주기신호의 펄스에 응답하여 순차적으로 카운팅되는 어드레스, 커맨드 및 기 설정된 로직레벨을 갖는 저장데이터를 생성하는 내부신호생성회로; 및
    상기 개시신호에 응답하여 상기 어드레스 또는 상기 커맨드어드레스의 일부 비트를 상기 내부어드레스로 전달하고, 상기 커맨드 또는 상기 커맨드어드레스의 또 다른 일부 비트를 상기 내부커맨드로 전달하며, 상기 저장데이터 또는 상기 데이터를 상기 내부데이터로 전달하는 입력제어회로를 포함하는 반도체장치.
  18. 제 17 항에 있어서, 상기 내부신호생성회로는
    상기 개시신호의 인에이블 구간 동안 상기 주기신호의 펄스에 응답하여 순차적으로 카운팅되는 상기 어드레스를 생성하는 어드레스생성회로;
    상기 개시신호의 인에이블 구간 동안 상기 주기신호의 펄스에 응답하여 상기 커맨드를 생성하는 커맨드생성회로; 및
    상기 개시신호의 인에이블 구간 동안 상기 주기신호의 펄스에 응답하여 기 설정된 로직레벨을 갖는 상기 저장데이터를 생성하는 데이터생성회로를 포함하는 반도체장치.
  19. 제 17 항에 있어서, 상기 입력제어회로는
    상기 개시신호에 응답하여 상기 어드레스 또는 상기 커맨드어드레스의 일부 비트를 상기 내부어드레스로 전달하는 제1 전달회로;
    상기 개시신호에 응답하여 상기 커맨드 또는 상기 커맨드어드레스의 또 다른 일부 비트를 상기 내부커맨드로 전달하는 제2 전달회로; 및
    상기 개시신호에 응답하여 상기 저장데이터 또는 상기 데이터를 상기 내부데이터로 전달하는 제3 전달회로를 포함하는 반도체장치.
  20. 제 13 항에 있어서,
    다수의 메모리셀을 포함하고, 상기 내부커맨드에 응답하여 상기 내부어드레스에 의해 선택되는 상기 다수의 메모리셀에 상기 내부데이터를 저장하는 제1 메모리영역; 및
    다수의 메모리셀을 포함하고, 상기 내부커맨드에 응답하여 상기 내부어드레스에 의해 선택되는 상기 다수의 메모리셀에 상기 내부데이터를 저장하는 제2 메모리영역을 더 포함하는 반도체장치.

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