KR102550686B1 - 반도체장치 - Google Patents

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Abstract

반도체장치는 커맨드를 디코딩하여 생성되는 멀티동작신호에 응답하여 파워다운 동작구간 동안 인에이블되는 파워다운신호를 생성하는 파워다운신호생성회로 및 상기 멀티동작신호 및 동작선택신호에 응답하여 리프레쉬 동작구간 동안 인에이블되는 리프레쉬신호를 생성하는 리프레쉬신호생성회로를 포함한다.

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은 파워다운동작 및 리프레쉬동작을 수행하는 반도체장치에 관한 것이다.
반도체장치는 적은 전원전압(VDD)을 소모하면서도 높은 용량과 빠른 속도를 가지는 것을 목적으로 설계된다. 따라서, 대부분의 반도체장치는 데이터 입출력 동작을 수행하지 않을 때에는 구동전류를 최소한으로 소모하는 파워다운모드(Power Down Mode)를 사용한다. 반도체장치가 파워다운동작에 진입하는 경우 내부구동에 필요한 내부전압을 생성하지 않는다. 또한, 반도체장치는 외부의 칩 셋으로부터 클럭인에이블신호(CKE)를 입력받아 파워다운모드(Power Down Mode)에 진입하게 된다. 클럭인에이블신호(CKE)는 데이터의 입출력동작을 수행하기 위한 클럭을 반도체장치의 메모리영역으로 전달하기 위한 신호이다.
한편, 반도체장치 중에서도 DRAM은 SRAM(Static Random Access Memory)이나 플레쉬 메모리(Flash Memory)와 달리 시간이 흐름에 따라 메모리셀에 저장된 정보가 사라지는 현상이 발생한다. 이러한 현상을 방지하기 위하여 외부에서 일정 주가마다 메모리셀에 저장된 정보를 다시 기입해주는 동작을 수행하도록 하고 있으며, 이러한 일련의 동작을 리프레쉬라고 한다.
본 발명은 외부로부터 파워다운동작 및 리프레쉬동작을 제어하기 위한 신호 없이 커맨드로부터 생성되는 멀티동작신호 및 동작선택신호에 따라 내부적으로 파워다운 및 리프레쉬동작을 수행하는 반도체장치를 제공한다.
이를 위해 본 발명은 커맨드를 디코딩하여 생성되는 멀티동작신호에 응답하여 파워다운 동작구간 동안 인에이블되는 파워다운신호를 생성하는 파워다운신호생성회로 및 상기 멀티동작신호 및 동작선택신호에 응답하여 리프레쉬 동작구간 동안 인에이블되는 리프레쉬신호를 생성하는 리프레쉬신호생성회로를 포함하는 반도체장치를 제공한다.
또한, 본 발명은 커맨드를 디코딩하여 생성되는 멀티동작신호 및 동작선택신호에 응답하여 파워다운 동작구간 인에이블되는 파워다운신호 및 리프레쉬 동작구간 동안 인에이블되는 리프레쉬신호를 생성하는 동작신호생성회로 및 상기 리프레쉬신호 및 리프레쉬제어신호에 응답하여 인에이블되는 종료신호를 생성하는 종료신호생성회로를 포함하는 반도체장치를 제공한다.
본 발명에 의하면 외부로부터 파워다운동작 및 리프레쉬동작을 제어하기 위한 신호 없이 커맨드로부터 생성되는 멀티동작신호 및 동작선택신호에 따라 내부적으로 파워다운동작 및 리프레쉬동작을 수행할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 반도체장치의 구성을 도시한 블럭도이다.
도 2 는 도 1에 도시된 반도체장치에 포함된 파워다운신호생성회로의 일 실시예에 따른 내부 구성을 도시한 블럭도이다.
도 3 은 도 2에 도시된 파워다운신호생성회로에 포함된 파워다운신호출력회로의 일 실시예에 따른 회로도이다.
도 4 는 도 1에 반도체장치에 포함된 리프레쉬신호생성회로의 일 실시예에 따른 내부 구성을 도시한 블럭도이다.
도 5 는 도 4에 도시된 리프레쉬신호생성회로에 포함된 리프레쉬신호출력회로의 일 실시예에 따른 회로도이다.
도 6 은 도 1에 도시된 반도체장치에 포함된 종료신호생성회로의 일 실시예에 따른 회로도이다.
도 7 은 도 1 내지 도 6에 도시된 반도체장치가 적용된 전자시스템의 일 실시예에 따른 구성을 도시한 도면이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이 본 발명의 일 실시예에 따른 반도체장치는 커맨드디코더(10), 동작신호생성회로(20), 종료신호생성회로(30), 리프레쉬제어회로(40) 및 메모리회로(50)를 포함할 수 있다.
커맨드디코더(10)는 커맨드(CMD<1:N>)를 디코딩하여 멀티동작신호(PD_SR)를 생성할 수 있다. 커맨드(CMD<1:N>)는 패드(미도시)를 통해 외부로부터 입력될 수 있다. 커맨드(CMD<1:N>)는 반도체장치를 제어하는 칩셋 등과 같은 외부장치로부터 입력될 수 있다. 커맨드(CMD<1:N>)는 커맨드, 어드레스 및 데이터가 전송되는 하나의 라인을 통해 연속적으로 입력될 수 있다. 커맨드(CMD<1:N>)의 비트수 N은 자연수로 설정되고 실시예에 따라 다양한 비트수로 설정될 수 있다.
동작신호생성회로(20)는 파워다운신호생성회로(21) 및 리프레쉬신호생성회로(22)를 포함할 수 있다.
파워다운신호생성회로(21)는 멀티동작신호(PD_SR)에 응답하여 파워다운신호(PDE)를 생성할 수 있다. 파워다운신호생성회로(21)는 멀티동작신호(PD_SR)가 인에이블되는 경우 인에이블되는 파워다운신호(PDE)를 생성할 수 있다. 파워다운신호생성회로(21)는 멀티동작신호(PD_SR)가 인에이블되는 시점부터 파워다운동작 구간동안 인에이블되는 파워다운신호(PDE)를 생성할 수 있다. 파워다운신호생성회로(21)는 멀티동작신호(PD_SR)가 인에이블되는 시점부터 클럭(CLK)에 동기 되어 칩선택신호(CS)가 제1 설정구간만큼 지연된 시점까지 인에이블되는 파워다운신호(PDE)를 생성할 수 있다. 파워다운동작 구간은 앞서 설명한 클럭(CLK)에 동기 되어 칩선택신호(CS)가 제1 설정구간만큼 지연되는 구간으로 설정될 수 있다.
리프레쉬신호생성회로(22)는 멀티동작신호(PD_SR) 및 동작선택신호(TLCA)에 응답하여 리프레쉬 동작구간 동안 인에이블되는 리프레쉬신호(SREF)를 생성할 수 있다. 리프레쉬신호생성회로(22)는 멀티동작신호(PD_SR)가 인에이블되고 동작선택신호(TLCA)가 입력되는 경우 인에이블되는 리프레쉬신호(SREF)를 생성할 수 있다. 리프레쉬신호생성회로(22)는 멀티동작신호(PD_SR)가 인에이블되고 동작선택신호(TLCA)가 입력되는 시점으로부터 제2 설정구간만큼 지연된 시점까지 인에이블되는 리프레쉬신호(SREF)를 생성할 수 있다. 리프레쉬신호생성회로(22)는 멀티동작신호(PD_SR)가 인에이블되고 동작선택신호(TLCA)가 입력되는 시점으로부터 리프레쉬동작 구간동안 인에이블되는 리프레쉬신호(SREF)를 생성할 수 있다. 리프레쉬동작 구간은 메모리회로(50)에 포함된 모든 메모리셀에 대한 리프레쉬동작이 완료되는 제2 설정구간으로 설정될 수 있다.
이와 같이 본 발명의 일 실시예에 따른 동작신호생성회로(20)는 멀티동작신호(PD_SR) 및 동작선택신호(TLCA)에 응답하여 파워다운 동작구간 동안 인에이블되는 파워다운신호(PDE) 및 리프레쉬 동작구간 동안 인에이블되는 리프레쉬신호(SREF)를 생성할 수 있다.
종료신호생성회로(30)는 리프레쉬신호(SREF) 및 리프레쉬제어신호(CS_SREF)에 응답하여 인에이블되는 종료신호(PSRX)를 생성할 수 있다. 종료신호생성회로(30)는 리프레쉬신호(SREF)에 응답하여 디스에이블되고, 리프레쉬제어신호(CS_SREF)에 응답하여 인에이블되는 종료신호(PSRX)를 생성할 수 있다.
리프레쉬제어회로(40)는 클럭(CLK) 및 종료신호(PSRX)에 응답하여 인에이블되는 리프레쉬종료신호(SRXB)를 생성할 수 있다. 리프레쉬제어회로(40)는 클럭(CLK)에 동기 되어 종료신호(PSRX)가 입력되는 경우 인에이블되는 리프레쉬종료신호(SRXB)를 생성할 수 있다.
메모리회로(50)는 파워다운신호(PDE) 및 리프레쉬신호(SREF)에 응답하여 파워다운동작 및 리프레쉬동작을 수행할 수 있다. 메모리회로(50)는 파워다운신호(PDE)가 인에이블되는 경우 파워다운동작을 수행할 수 있다. 메모리회로(50)는 리프레쉬신호(SREF)가 인에이블되는 경우 리프레쉬동작을 수행할 수 있다. 파워다운동작은 반도체장치가 데이터의 입출력동작을 수행하지 않고 내부구동에 필요한 내부전압을 생성하지 않는 동작으로 설정될 수 있다. 리프레쉬동작은 메모리셀에 저장된 정보가 사라지는 리텐션타임 안에 메모리셀에 저장된 데이터를 다시 기입해주는 동작으로 설정될 수 있다. 리프레쉬동작은 실시예에 따라 셀프리프레쉬, 오토리프레쉬 및 메모리셀에 데이터를 다시 기입해주는 다양한 동작 중 어느 하나로 설정될 수 있다.
도 2를 참고하면 본 발명에 일 실시예에 따른 파워다운신호생성회로(21)는 제1 시프팅회로(211), 제2 시프팅회로(212) 및 파워다운신호출력회로(213)를 포함할 수 있다.
제1 시프팅회로(211)는 클럭(CLK)에 동기 되어 멀티동작신호(PD_SR)를 시프팅하여 파워다운진입신호(PENT)를 생성할 수 있다. 제1 시프팅회로(211)는 클럭(CLK)의 설정 입력횟수만큼 멀티동작신호(PD_SR)를 시프팅하여 파워다운진입신호(PENT)를 생성할 수 있다. 멀티동작신호(PD_SR)를 시프팅하기 위한 클럭(CLK)의 설정 입력횟수는 실시예에 따라 다양하게 설정될 수 있다. 제1 시프팅회로(211)는 클럭(CLK)에 동기 되어 입력신호를 시프팅하는 일반적인 시프트레지스터로 구현될 수 있다.
제2 시프팅회로(212)는 클럭(CLK)에 동기 되어 칩선택신호(CS)를 시프팅하여 파워다운탈출신호(PEXT)를 생성할 수 있다. 제2 시프팅회로(212)는 클럭(CLK)의 설정 입력횟수만큼 칩선택신호(CS)를 시프팅하여 파워다운탈출신호(PEXT)를 생성할 수 있다. 칩선택신호(CS)를 시프팅하기 위한 클럭(CLK)의 설정 입력횟수는 실시예에 따라 다양하게 설정될 수 있다. 칩선택신호(CS)를 시프팅하기 위한 클럭(CLK)의 설정 입력횟수는 파워다운동작 구간으로 설정될 수 있다. 제2 시프팅회로(212)는 클럭(CLK)에 동기 되어 입력신호를 시프팅하는 일반적인 시프트레지스터로 구현될 수 있다.
파워다운신호출력회로(213)는 파워다운진입신호(PENT) 및 파워다운탈출신호(PEXT)에 응답하여 파워다운신호(PDE)를 생성할 수 있다. 파워다운신호출력회로(213)는 파워다운진입신호(PENT)가 인에이블되는 경우 인에이블되는 파워다운신호(PDE)를 생성할 수 있다. 파워다운신호출력회로(213)는 파워다운탈출신호(PEXT)가 인에이블되는 경우 디스에이블되는 파워다운신호(PDE)를 생성할 수 있다. 파워다운신호출력회로(213)는 반도체장치가 초기화 동작하는 경우 인에이블되는 리셋신호(RSTB)에 응답하여 인에이블되는 파워다운신호(PDE)를 생성할 수 있다. 파워다운신호출력회로(213)는 리프레쉬종료신호(SRXB)가 디스에이블되는 경우 인에이블되는 파워다운신호(PDE)를 생성할 수 있다.
도 3을 참고하면 본 발명의 일 실시예에 따른 파워다운신호출력회로(213)는 제1 구동회로(2131), 제2 구동회로(2132) 및 제3 구동회로(2133)를 포함할 수 있다.
제1 구동회로(2131)는 전원전압(VDD)과 제1 노드(nd21) 사이에 위치하고 파워다운진입신호(PENT)에 응답하여 턴온되는 PMOS 트랜지스터(P21) 및 제1 노드(nd21)와 접지전압(VSS) 사이에 위치하고 파워다운탈출신호(PEXT)에 응답하여 턴온되는 NMOS 트랜지스터(N21)로 구현될 수 있다. 제1 구동회로(2131)는 파워다운진입신호(PENT) 및 파워다운탈출신호(PEXT)에 응답하여 제1 노드(nd21)를 구동하여 파워다운신호(PDE)를 생성할 수 있다. 제1 구동회로(2131)는 파워다운진입신호(PENT)가 로직로우레벨로 인에이블되는 경우 제1 노드(nd21)를 풀업구동하여 로직하이레벨로 인에이블되는 파워다운신호(PDE)를 생성할 수 있다. 제1 구동회로(2131)는 파워다운탈출신호(PEXT)가 로직하이레벨로 인에이블되는 경우 제1 노드(nd21)를 풀다운구동하여 로직로우레벨로 디스에이블되는 파워다운신호(PDE)를 생성할 수 있다.
제2 구동회로(2132)는 전원전압(VDD)과 제1 노드(nd21) 사이에 위치하고 리셋신호(RSTB)에 응답하여 턴온되는 PMOS 트랜지스터(P22)로 구현될 수 있다. 제2 구동회로(2132)는 리셋신호(RSTB)에 응답하여 인에이블되는 파워다운신호(PDE)를 생성할 수 있다. 제2 구동회로(2132)는 리셋신호(RSTB)가 로직로우레벨로 인에이블되는 경우 제1 노드(nd21)를 풀업구동하여 로직하이레벨로 인에이블되는 파워다운신호(PDE)를 생성할 수 있다.
제3 구동회로(2133)는 리프레쉬종료신호(SRXB)를 반전버퍼링하는 인버터(IV21) 및 전원전압(VDD)과 제1 노드(nd21) 사이에 위치하고 인버터(IV21)의 출력신호에 응답하여 턴온되는 PMOS 트랜지스터(P23)로 구현될 수 있다. 제3 구동회로(2133)는 리프레쉬종료신호(SRXB)에 응답하여 인에이블되는 파워다운신호(PDE)를 생성할 수 있다. 제3 구동회로(2133)는 리프레쉬종료신호(SRXB)가 로직하이레벨로 디스에이블되는 경우 제1 노드(nd21)를 풀업구동하여 로직하이레벨로 인에이블되는 파워다운신호(PDE)를 생성할 수 있다.
이와 같이 본 발명의 일 실시예에 따른 파워다운신호출력회로(213)는 파워다운진입신호(PENT) 및 파워다운탈출신호(PEXT)에 응답하여 파워다운신호(PDE)를 생성할 수 있다. 파워다운신호출력회로(213)는 반도체장치의 초기화동작 시 리셋신호(RSTB)에 응답하여 인에이블되는 파워다운신호(PDE)를 생성할 수 있다. 파워다운신호출력회로(213)는 리프레쉬종료신호(SRXB)에 응답하여 리프레쉬동작 중 인에이블되는 파워다운신호(PDE)를 생성할 수 있다.
도 4를 참고하면 본 발명의 일 실시예에 따른 리프레쉬신호생성회로(22)는 리프레쉬신호출력회로(221), 지연회로(222) 및 논리회로(223)를 포함할 수 있다.
리프레쉬신호출력회로(221)는 멀티동작신호(PD_SR) 및 동작선택신호(TLCA)에 응답하여 인에이블되는 리프레쉬신호(SREF)를 생성할 수 있다. 리프레쉬신호출력회로(221)는 리프레쉬탈출신호(SREX)에 응답하여 디스에이블되는 리프레쉬신호(SREF)를 생성할 수 있다. 리프레쉬신호출력회로(221)는 멀티동작신호(PD_SR)가 인에이블되고 동작선택신호(TLCA)가 인에이블되는 경우 인에이블되는 리프레쉬신호(SREF)를 생성할 수 있다. 리프레쉬신호출력회로(221)는 리프레쉬탈출신호(SREX)가 인에이블되는 경우 디스에이블되는 리프레쉬신호(SREF)를 생성할 수 있다. 리프레쉬신호출력회로(221)는 멀티동작신호(PD_SR) 및 동작선택신호(TLCA)가 인에이블되는 시점부터 리프레쉬탈출신호(SREX)가 인에이이블되는 시점까지 인에이블되는 리프레쉬신호(SREF)를 생성할 수 있다.
지연회로(222)는 리프레쉬신호(SREF)를 제2 설정구간만큼 지연하여 리프레쉬지연신호(SREFD)를 생성할 수 있다. 지연회로(222)는 리프레쉬신호(SREF)를 제2 설정구간만큼 반전지연하여 리프레쉬지연신호(SREFD)를 생성할 수 있다. 지연회로(222)는 다수의 인버터가 연결되는 일반적인 지연회로로 구현될 수 있다.
논리회로(223)는 멀티동작신호(PD_SR), 리프레쉬종료신호(SRXB) 및 지연리프레쉬신호(SREFD)에 응답하여 리프레쉬탈출신호(SREX)를 생성할 수 있다. 논리회로(223)는 멀티동작신호(PD_SR)가 인에이블되는 경우 디스에이블되는 리프레쉬탈출신호(SREX)를 생성할 수 있다. 논리회로(223)는 리프레쉬종료신호(SRXB)가 디스에이블되는 경우 디스에이블되는 리프레쉬탈출신호(SREX)를 생성할 수 있다. 논리회로(223)는 지연리프레쉬신호(SREFD)가 디스에이블되는 경우 디스에이블되는 리프레쉬탈출신호(SREX)를 생성할 수 있다. 논리회로(223)는 멀티동작신호(PD_SR), 리프레쉬종료신호(SRXB) 및 지연리프레쉬신호(SREFD)를 부정논리합 연산을 수행하여 리프레쉬탈출신호(SREX)를 생성할 수 있다.
이와 같이 본 발명의 일 실시예에 따른 리프레쉬신호생성회로(22)는 멀티동작신호(PD_SR) 및 동작선택신호(TLCA)에 응답하여 리프레쉬 동작구간 동안 인에이블되는 리프레쉬신호(SREF)를 생성할 수 있다.
도 5를 참고하면 본 발명의 일 실시예에 따른 리프레쉬출력회로(221)는 제1 제어신호생성회로(2211), 제2 제어신호생성회로(2212) 및 래치회로(2213)를 포함할 수 있다.
제1 제어신호생성회로(2211)는 낸드게이트(NAND21)로 구현되어 멀티동작신호(PD_SR) 및 동작선택신호(TLCA)에 응답하여 제1 제어신호(CON1)를 생성할 수 있다. 제1 제어신호생성회로(2211)는 멀티동작신호(PD_SR) 및 동작선택신호(TLCA)를 부정논리곱 연산을 수행하여 제1 제어신호(CON1)를 생성할 수 있다. 제1 제어신호생성회로(2211)는 멀티동작신호(PD_SR)가 로직하이레벨로 인에이블되고 동작선택신호(TLCA)가 로직하이레벨로 인에이블되는 경우 로직로우레벨로 인에이블되는 제1 제어신호(CON1)를 생성할 수 있다.
제2 제어신호생성회로(2212)는 인버터(IV22) 및 노어게이트(NOR21)로 구현되어 리셋신호(RSTB) 또는 리프레쉬탈출신호(SREX)에 응답하여 제2 제어신호(CON2)를 생성할 수 있다. 제2 제어신호생성회로(2212)는 리셋신호(RSTB)가 로직로우레벨로 인에이블되는 경우 로직로우레벨로 인에이블되는 제2 제어신호(CON2)를 생성할 수 있다. 제2 제어신호생성회로(2212)는 리프레쉬탈출신호(SREX)가 로직하이레벨로 인에이블되는 경우 로직로우레벨로 인에이블되는 제2 제어신호(CON2)를 생성할 수 있다.
래치회로(2213)는 낸드게이트들(NAND22,NAND23) 및 인버터(IV23)로 구현되어 제1 제어신호(CON1)에 응답하여 인에이블되고 제2 제어신호(CON2)에 응답하여 디스에이블되는 리프레쉬신호(SREF)를 생성할 수 있다. 래치회로(2213)는 제1 제어신호(CON1)가 로직로우레벨로 인에이블되는 경우 로직하이레벨로 인에이이블되는 리프레쉬신호(SREF)를 생성할 수 있다. 래치회로(2213)는 제2 제어신호(CON2)가 로직로우레벨로 인에이블되는 경우 로직로우레벨로 디스에이이블되는 리프레쉬신호(SREF)를 생성할 수 있다. 래치회로(2213)는 제1 제어신호(CON1)가 로직로우레벨로 인에이블되는 시점부터 제2 제어신호(CON2)가 로직로우레벨로 인에이블되는 시점까지 로직하이레벨로 인에이블되는 리프레쉬신호(SREF)를 생성할 수 있다.
이와 같이 본 발명의 일 실시예에 따른 리프레쉬신호출력회로(221)는 멀티동작신호(PD_SR) 및 동작선택신호(TLCA)에 응답하여 인에이블되고 리프레쉬탈출신호(SREX) 또는 리셋신호(RSTB)에 응답하여 디스에이블되는 리프레쉬신호(SREF)를 생성할 수 있다.
도 6을 참고하면 본 발명의 일 실시예에 따른 종료신호생성회로(30)는 제4 구동회로(31), 제5 구동회로(32) 및 버퍼회로(33)를 포함할 수 있다.
제4 구동회로(31)는 전원전압(VDD)과 제2 노드(nd31) 사이에 위치하고 리프레쉬신호(SREF)에 응답하여 턴온되는 PMOS 트랜지스터(P31) 및 제2 노드(nd31)와 접지전압(VSS) 사이에 위치하고 리프레쉬제어신호(CS_SREF)에 응답하여 턴온되는 NMOS 트랜지스터(N31)로 구현될 수 있다. 제4 구동회로(31)는 리프레쉬신호(SREF) 및 리프레쉬제어신호(CS_SREF)에 응답하여 제2 노드(nd31)를 구동할 수 있다. 제4 구동회로(31)는 리프레쉬신호(SREF)가 로직로우레벨로 디스에이블되는 경우 제2 노드(nd31)를 풀업 구동할 수 있다. 제4 구동회로(31)는 리프레쉬제어신호(CS_SREF)가 로직하이레벨로 인에이블되는 경우 제2 노드(nd31)를 풀다운 구동할 수 있다.
제5 구동회로(32)는 전원전압(VDD)과 제2 노드(nd31) 사이에 위치하고 리셋신호(RSTB)에 응답하여 턴온되는 PMOS 트랜지스터(P32)로 구현될 수 있다. 제5 구동회로(32)는 리셋신호(RSTB)에 응답하여 제2 노드(nd31)를 풀업 구동할 수 있다.
버퍼회로(33)는 인버터(IV31)로 구현되어 제2 노드(nd31)의 신호를 반전버퍼링하여 종료신호(PSRX)를 생성할 수 있다.
이와 같이 본 발명의 일 실시예에 따른 종료신호생성회로(30)는 리프레쉬동작 이전 및 반도체장치의 초기회동작 시 디스에이블되고 리프레쉐제어신호(CS_SREF)가 입력되는 경우 인에이블되는 종료신호(PSRX)를 생성할 수 있다.
이와 같이 구성되는 본 발명의 일 실시예에 따른 반도체장치의 동작을 설명하되 파워다운동작 중 리프레쉬동작을 수행하고, 파워다운동작 이후 리프레쉬동작이 완료되는 경우를 예를 들어 설명하면 다음과 같다.
커맨드디코더(10)는 커맨드(CMD<1:N>)를 디코딩하여 로직하이레벨로 인에이블되는 멀티동작신호(PD_SR)를 생성한다.
파워다운신호생성회로(21)의 제1 시프팅회로(211)는 클럭(CLK)에 동기 되어 멀티동작신호(PD_SR)를 시프팅하여 로직로우레벨로 인에이블되는 파워다운진입신호(PENT)를 생성한다.
파워다운신호생성회로(21)의 파워다운신호출력회로(213)는 로직로우레벨의 파워다운진입신호(PENT)에 응답하여 로직하이레벨의 파워다운신호(PDE)를 생성한다.
메모리회로(50)는 로직하이레벨의 파워다운신호(PDE)에 응답하여 파워다운 동작을 수행한다.
리프레쉬신호생성회로(22)의 리프레쉬신호출력회로(221)는 로직하이레벨의 멀티동작신호(PD_SR) 및 로직하이레벨의 동작선택신호(TLCA)에 응답하여 로직하이레벨로 인에이블되는 리프레쉬신호(SREF)를 생성한다.
메모리회로(50)는 로직하이레벨의 리프레쉬신호(SREF)에 응답하여 리프레쉬동작을 수행한다.
파워다운신호생성회로(21)의 제2 시프팅회로(212)는 칩선택신호(CS)를 파워다운동작이 완료되는 제1 설정구간만큼 시프팅하여 로직하이레벨의 파워다운탈출신호(PEXT)를 생성한다.
파워다운신호생성회로(21)의 파워다운신호출력회로(213)는 로직하이레벨의 파워다운탈출신호(PEXT)를에 응답하여 로직로우레벨의 파워다운신호(PDE)를 생성한다.
이때, 리프레쉬제어신호(CS_SREF)는 리프레쉬동작을 종료하기 위해 로직하이레벨로 입력된다.
종료신호생성회로(30)는 로직하이레벨의 리프레쉬제어신호(CS_SREF)에 응답하여 로직하이레벨로 인에이블되는 종료신호(PSRX)를 생성한다.
리프레쉬제어회로(40)는 클럭(CLK)에 동기 되어 로직하이레벨의 종료신호(PSRX)에 응답하여 로직로우레벨로 인에이블되는 리프레쉬종료신호(SRXB)를 생성한다.
메모리회로(50)는 로직로우레벨의 파워다운신호(PDE)에 응답하여 파워다운 동작을 탈출한다.
리프레쉬신호생성회로(22)의 지연회로(222)는 리프레쉬신호(SREF)를 제2 설정구간만큼 지연하여 로직로우레벨의 리프레쉬지연신호(SREFD)를 생성한다.
리프레쉬신호생성회로(22)의 논리회로(223)는 로직로우레벨의 파워다운신호(PDE), 로직로우레벨의 리프레쉬종료신호(SRXB) 및 로직로우레벨의 리프레쉬지연신호(SREFD)에 응답하여 로직하이레벨의 리프레쉬탈출신호(SREX)를 생성한다.
리프레쉬신호생성회로(22)의 로직하이레벨의 리프레쉬탈출신호(SREX)에 응답하여 로직로우레벨로 디스에이블되는 리프레쉬신호(SREF)를 생성한다.
메모리회로(50)는 로직로우레벨의 리프레쉬신호(SREF)에 응답하여 리프레쉬동작을 탈출한다.
이와 같이 구성되는 본 발명의 일 실시예에 따른 반도체장치는 외부로부터 파워다운동작 및 리프레쉬동작을 제어하기 위한 신호 없이 커맨드로부터 생성되는 멀티동작신호 및 동작선택신호에 따라 내부적으로 파워다운 및 리프레쉬동작을 수행할 수 있다.
앞서, 도 1 내지 도 6에서 살펴본 반도체장치 및 반도체시스템은 메모리시스템, 그래픽시스템, 컴퓨팅시스템 및 모바일시스템 등을 포함하는 전자시스템에 적용될 수 있다. 예를 들어, 도 7을 참고하면 본 발명의 일 실시예에 따른 전자시스템(1000)은 데이터저장부(1001), 메모리컨트롤러(1002), 버퍼메모리(1003) 및 입출력인터페이스(1004)를 포함할 수 있다.
데이터저장부(1001)는 메모리컨트롤러(1002)로부터의 제어신호에 따라 메모리컨트롤러(1002)로부터 인가되는 데이터를 저장하고 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 데이터저장부(1001)는 도 1에 도시된 반도체장치를 포함할 수 있다. 데이터저장부(1001)는 외부에서 입력되는 데이터에 관계없이 내부적으로 설정된 논리레벨을 갖는 내부데이터를 생성하고, 내부데이터를 메모리셀어레이에 저장하는 초기화동작을 수행할 수 있다. 한편, 데이터저장부(1001)는 데이터의 왜곡을 방지하기 위한 온다이터미네이션회로(On Die Termination Circuit, 미도시)를 포함할 수 있다. 온다이터미네이션회로는 데이터저장부(1001)의 초기화동작 시 동작하지 않도록 설정될 수 있다. 또한, 데이터저장부(1001)는 전원이 차단되어도 데이터를 잃지 않고 계속 저장할 수 있는 비휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 플래쉬 메모리(Nor Flash Memory, NAND Flash Memory), 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입자화반전 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM)로 구현될 수 있다.
메모리컨트롤러(1002)는 입출력인터페이스(1004)를 통해 외부기기(호스트 장치)로부터 인가되는 명령어를 디코딩하고 디코딩된 결과에 따라 데이터저장부(1001) 및 버퍼메모리(1003)에 대한 데이터 입출력을 제어한다. 메모리컨트롤러(1002)는 데이터 및 데이터를 스트로빙하기 위한 스트로빙신호를 데이터저장부(1001)에 인가할 수 있다. 메모리컨트롤러(1002)에서 인가되는 스트로빙신호는 데이터저장부(1001)의 초기화동작 시 토글링되지 않고, 초기화동작이 종료된 후 토글링되도록 설정될 수 있다. 도 7에서는 메모리컨트롤러(1002)가 하나의 블록으로 표시되었으나, 메모리컨트롤러(1002)는 비휘발성 메모리를 제어하기 위한 컨트롤러와 휘발성 메모리인 버퍼메모리(1003)를 제어하기 위한 컨트롤러가 독립적으로 구성될 수 있다.
버퍼메모리(1003)는 메모리컨트롤러(1002)에서 처리할 데이터 즉 데이터저장부(1001)에 입출력되는 데이터를 임시적으로 저장할 수 있다. 버퍼메모리(1003)는 제어신호에 따라 메모리컨트롤러(1002)에서 인가되는 데이터를 저장할 수 있다. 버퍼메모리(1003)는 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 버퍼메모리(1003)는 DRAM(Dynamic Random Access Memory), Mobile DRAM, SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함할 수 있다.
입출력인터페이스(1004)는 메모리컨트롤러(1002)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리컨트롤러(1002)가 외부기기로부터 데이터 입출력을 위한 제어신호를 수신하고 외부기기와 데이터를 교환할 수 있도록 해준다. 입출력인터페이스(1004)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 및 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 포함할 수 있다.
전자시스템(1000)은 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 전자시스템(1000)은 고상 디스크(Solid State Disk; SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 포함할 수 있다.
10. 커맨드디코더 20. 동작신호생성회로
21. 파워다운신호생성회로 22. 리프레쉬신호생성회로
30. 종료신호생성회로 40. 리프레쉬제어회로
50. 메모리회로 211. 제1 시프팅회로
212. 제2 시프팅회로 213. 파워다운신호출력회로
2131. 제1 구동회로 2132. 제2 구동회로
2133. 제3 구동회로 221. 리프레쉬신호출력회로
222. 지연회로 223. 논리회로
2211. 제1 제어신호생성회로 2212. 제2 제어신호생성회로
2213. 래치회로 31. 제4 구동회로
32. 제5 구동회로 33. 버퍼회로

Claims (20)

  1. 커맨드를 디코딩하여 생성되는 멀티동작신호에 응답하여 파워다운 동작구간 동안 인에이블되는 파워다운신호를 생성하고, 리프레쉬 동작구간을 종료하기 위한 리프레쉬종료신호에 응답하여 인에이블되는 상기 파워다운신호를 생성하는 파워다운신호생성회로; 및
    상기 멀티동작신호 및 동작선택신호에 응답하여 상기 리프레쉬 동작구간 동안 인에이블되는 리프레쉬신호를 생성하는 리프레쉬신호생성회로를 포함하는 반도체장치.
  2. 제 1 항에 있어서, 상기 동작선택신호는 외부로부터 상기 커맨드가 입력되는 패드를 통해 입력되어 상기 리프레쉬 동작에 진입하기 위한 신호인 반도체장치.
  3. 제 1 항에 있어서, 상기 리프레쉬신호는 상기 파워다운 동작구간 이후 상기 리프레쉬종료신호가 입력되는 경우에 디스에이블되는 신호인 반도체장치.
  4. 제 1 항에 있어서, 상기 파워다운신호생성회로는
    클럭에 동기 되어 상기 멀티동작신호를 시프팅하여 파워다운진입신호를 생성하는 제1 시프팅회로;
    상기 클럭에 동기 되어 칩선택신호를 시프팅하여 파워다운탈출신호를 생성하는 제2 시프팅회로; 및
    리셋신호 또는 상기 리프레쉬종료신호에 응답하여 디스에이블되고, 상기 파워다운진입신호의 입력시점으로부터 상기 파워다운탈출신호의 입력시점까지 인에이블되는 상기 파워다운신호를 생성하는 파워다운신호출력회로를 포함하는 반도체장치.
  5. 제 4 항에 있어서, 상기 파워다운신호출력회로는
    상기 파워다운진입신호 및 상기 파워다운탈출신호에 응답하여 제1 노드를 구동하여 상기 파워다운신호를 생성하는 제1 구동회로;
    리셋신호에 응답하여 상기 제1 노드를 구동하여 상기 파워다운신호를 초기화하는 제2 구동회로; 및
    상기 리프레쉬종료신호에 응답하여 상기 제1 노드를 구동하여 상기 파워다운신호를 초기화하는 제3 구동회로를 포함하는 반도체장치.
  6. 제 1 항에 있어서, 상기 리프레쉬신호생성회로는
    상기 멀티동작신호 및 상기 동작선택신호에 응답하여 인에이블되고, 리프레쉬탈출신호에 응답하여 디스에이블되는 상기 리프레쉬신호를 생성하는 리프레쉬신호출력회로;
    상기 리프레쉬신호를 설정구간만큼 지연하여 지연리프레쉬신호를 생성하는 지연회로; 및
    상기 멀티동작신호가 인에이블되고 상기 지연리프레쉬신호 또는 상기 리프레쉬종료신호가 입력되는 경우 인에이블되는 상기 리프레쉬탈출신호를 생성하는 논리회로를 포함하는 반도체장치.
  7. 제 6 항에 있어서, 상기 리프레쉬신호출력회로는
    상기 멀티동작신호 및 상기 동작선택신호에 응답하여 인에이블되는 제1 제어신호를 생성하는 제1 제어신호생성회로;
    리셋신호 또는 상기 리프레쉬탈출신호에 응답하여 인에이블되는 제2 제어신호를 생성하는 제2 제어신호생성회로; 및
    상기 제1 제어신호에 응답하여 인에이블되고, 상기 제2 제어신호에 응답하여 디스에이블되는 상기 리프레쉬신호를 생성하는 래치회로를 포함하는 반도체장치.
  8. 제 1 항에 있어서,
    상기 리프레쉬신호 및 리프레쉬제어신호에 응답하여 인에이블되는 종료신호를 생성하는 종료신호생성회로; 및
    클럭에 동기 되어 상기 종료신호에 응답하여 인에이블되는 상기 리프레쉬종료신호를 생성하는 리프레쉬제어회로를 더 포함하는 반도체장치.
  9. 제 8 항에 있어서, 상기 종료신호생성회로는
    상기 리프레쉬신호에 응답하여 제2 노드를 풀업구동하고, 상기 리프레쉬제어신호에 응답하여 상기 제2 노드를 풀다운구동하는 제4 구동회로;
    리셋신호에 응답하여 상기 제2 노드를 풀업구동하는 제5 구동회로; 및
    상기 제2 노드의 신호를 반전버퍼링하여 상기 종료신호를 생성하는 버퍼회로를 포함하는 반도체장치.
  10. 커맨드를 디코딩하여 생성되는 멀티동작신호 및 동작선택신호에 응답하여 파워다운 동작구간 동안 인에이블되는 파워다운신호를 생성하고, 리프레쉬 동작구간을 종료하기 위한 리프레쉬종료신호에 응답하여 인에이블되는 상기 파워다운신호를 생성하며, 상기 리프레쉬 동작구간 동안 인에이블되는 리프레쉬신호를 생성하는 동작신호생성회로; 및
    상기 리프레쉬신호 및 리프레쉬제어신호에 응답하여 인에이블되는 종료신호를 생성하는 종료신호생성회로를 포함하는 반도체장치.
  11. 제 10 항에 있어서, 상기 동작선택신호는 외부로부터 상기 커맨드가 입력되는 패드를 통해 입력되어 상기 리프레쉬 동작에 진입하기 위한 신호인 반도체장치.
  12. 제 10 항에 있어서, 상기 리프레쉬신호는 상기 파워다운 동작구간 이후 상기 리프레쉬종료신호가 입력되는 경우에 디스에이블되는 신호인 반도체장치.
  13. 제 10 항에 있어서, 상기 동작신호생성회로는
    상기 멀티동작신호에 응답하여 인에이블되는 상기 파워다운신호를 생성하는 파워다운신호생성회로; 및
    상기 멀티동작신호 및 상기 동작선택신호에 응답하여 인에이블되는 상기 리프레쉬신호를 생성하는 리프레쉬신호생성회로를 포함하는 반도체장치.
  14. 제 13 항에 있어서, 상기 파워다운신호생성회로는
    클럭에 동기 되어 상기 멀티동작신호를 시프팅하여 파워다운진입신호를 생성하는 제1 시프팅회로;
    상기 클럭에 동기 되어 칩선택신호를 시프팅하여 파워다운탈출신호를 생성하는 제2 시프팅회로; 및
    리셋신호 또는 상기 리프레쉬종료신호에 응답하여 디스에이블되고, 상기 파워다운진입신호의 입력시점으로부터 상기 파워다운탈출신호의 입력시점까지 인에이블되는 상기 파워다운신호를 생성하는 파워다운신호출력회로를 포함하는 반도체장치.
  15. 제 14 항에 있어서, 상기 파워다운신호출력회로는
    상기 파워다운진입신호 및 상기 파워다운탈출신호에 응답하여 제1 노드를 구동하여 상기 파워다운신호를 생성하는 제1 구동회로;
    상기 리셋신호에 응답하여 상기 제1 노드를 구동하여 상기 파워다운신호를 초기화하는 제2 구동회로; 및
    상기 리프레쉬종료신호에 응답하여 상기 제1 노드를 구동하여 상기 파워다운신호를 초기화하는 제3 구동회로를 포함하는 반도체장치.
  16. 제 13 항에 있어서, 상기 리프레쉬신호생성회로는
    상기 멀티동작신호 및 상기 동작선택신호에 응답하여 인에이블되고, 리프레쉬탈출신호에 응답하여 디스에이블되는 상기 리프레쉬신호를 생성하는 리프레쉬신호출력회로;
    상기 리프레쉬신호를 설정구간만큼 지연하여 지연리프레쉬신호를 생성하는 지연회로; 및
    상기 멀티동작신호가 인에이블되고 상기 지연리프레쉬신호 또는 상기 리프레쉬종료신호가 입력되는 경우 인에이블되는 상기 리프레쉬탈출신호를 생성하는 논리회로를 포함하는 반도체장치.
  17. 제 16 항에 있어서, 상기 리프레쉬신호출력회로는
    상기 멀티동작신호 및 상기 동작선택신호에 응답하여 인에이블되는 제1 제어신호를 생성하는 제1 제어신호생성회로;
    리셋신호 또는 상기 리프레쉬탈출신호에 응답하여 인에이블되는 제2 제어신호를 생성하는 제2 제어신호생성회로; 및
    상기 제1 제어신호에 응답하여 인에이블되고, 상기 제2 제어신호에 응답하여 디스에이블되는 상기 리프레쉬신호를 생성하는 래치회로를 포함하는 반도체장치.
  18. 제 10 항에 있어서, 상기 종료신호생성회로는
    상기 리프레쉬신호에 응답하여 제2 노드를 풀업구동하고, 상기 리프레쉬제어신호에 응답하여 상기 제2 노드를 풀다운구동하는 제4 구동회로;
    리셋신호에 응답하여 상기 제2 노드를 풀업구동하는 제5 구동회로; 및
    상기 제2 노드의 신호를 반전버퍼링하여 상기 종료신호를 생성하는 버퍼회로를 포함하는 반도체장치.
  19. 제 12 항에 있어서,
    클럭에 동기 되어 상기 종료신호에 응답하여 인에이블되는 상기 리프레쉬종료신호를 생성하는 리프레쉬제어회로를 더 포함하는 반도체장치.
  20. 제 10 항에 있어서,
    상기 파워다운신호에 응답하여 상기 파워다운동작에 진입하고, 상기 리프레쉬신호에 응답하여 상기 리프레쉬동작에 진입하는 메모리회로를 더 포함하는 반도체장치.
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* Cited by examiner, † Cited by third party
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US20130028038A1 (en) * 2011-07-28 2013-01-31 Elpida Memory, Inc. Information processing system including semiconductor device having self-refresh mode

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