TWI775989B - 半導體裝置 - Google Patents

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Abstract

半導體裝置包括閂鎖資料生成電路和行路徑電路。當半導體裝置進入圖案輸入模式時，閂鎖資料生成電路從外部信號中提取圖案資料並且從提取的圖案資料中生成閂鎖的資料。行路徑電路在圖案輸入模式下輸入寫入命令時儲存閂鎖的資料，並且在從輸入寫入命令的時間點開始經過寫入等待時間之後，從儲存在行路徑電路中的閂鎖的資料生成模式資料。

Description

半導體裝置
本發明的各種實施例總體而言涉及執行行操作的半導體裝置。
通常，諸如動態隨機存取儲存記憶體(dynamic random access memory,DRAM)裝置的半導體裝置可以包括由透過位址選擇的單元陣列組成的多個儲存體(bank)組。每個儲存體組可以實現為包括多個儲存體。半導體裝置可以選擇多個儲存體組中的任意一個，並且可以執行行操作，用於經由輸入/輸出(I/O)線輸出儲存在包括在選中的儲存體組的單元陣列中的資料。
本專利申請請求於2018年7月16日向韓國智慧財產權局提交的申請號為10-2018-0082453的韓國專利申請的優先權，其全部內容透過引用合併於此。
根據一個實施例，一種半導體裝置包括閂鎖資料生成電路和行路徑電路。當所述半導體裝置進入圖案輸入模式時，所述閂鎖資料生成電路從外部信號中提取圖案資料並且從提取的圖案資料中生成閂鎖的資料。所述行路徑電路在圖案輸入模式下輸入寫入命令時儲存所述閂鎖的資料，並且在從輸入 所述寫入命令的時間點開始經過寫入等待時間之後，從儲存在所述行路徑電路中的所述閂鎖的資料中生成模式資料。
根據一個實施例，一種半導體裝置包括閂鎖資料生成電路和行路徑電路。當所述半導體裝置進入第一圖案輸入模式時，所述閂鎖資料生成電路從第一圖案資料中生成第一閂鎖的資料，在所述第一圖案輸入模式中輸入具有第一邏輯位準組合的所述第一圖案資料。所述行路徑電路在所述第一圖案輸入模式下輸入所述第一寫入命令時儲存所述第一閂鎖的資料，並且從輸入所述第一寫入命令的時間點開始經過寫入等待時間之後，從儲存在所述行路徑電路中的第一閂鎖的資料中生成第一模式資料。
根據一個實施例，一種半導體裝置包括閂鎖資料生成電路和行路徑電路。當所述半導體裝置進入圖案輸入模式時，所述閂鎖資料生成電路從外部信號中提取圖案資料，並且從提取的圖案資料中生成閂鎖的資料。所述行路徑電路在所述圖案輸入模式下輸入第一寫入命令時儲存所述閂鎖的資料，並且在從輸入所述第一寫入命令的時間點開始經過寫入等待時間之後，從儲存在所述行路徑電路中的所述閂鎖的資料中生成第一模式資料。所述行路徑電路在輸入所述第一寫入命令之後與所述寫入等待時間相對應的時段期間輸入第二寫入命令時儲存所述閂鎖的資料，並且在從輸入所述第二寫入命令的時間點開始經過所述寫入等待時間之後，從儲存在所述行路徑電路中的所述閂鎖的資料中生成第二模式資料。
1:半導體裝置
11:內部時脈生成電路
12:模式控制電路
13:閂鎖資料生成電路
14:行控制電路
15:行路徑電路
16:核心電路
21:模式進入控制電路
211:模式命令生成電路
212:命令/閂鎖位址閂鎖電路
213:模式信號生成電路
215:模式命令解碼器
216:模式命令輸出電路
22:模式信號延遲電路
23:模式輸出控制電路
231:行位址選通(CAS)延遲電路
232:模式輸出控制信號生成電路
233:模式輸出延遲電路
31:第一閂鎖資料生成電路
311:第一圖案資料生成電路
312:第一閂鎖資料輸出電路
32:第二閂鎖資料生成電路
321:第二圖案資料生成電路
322:第二閂鎖資料輸出電路
33:第三閂鎖資料生成電路
331:第三圖案資料生成電路
332:第三閂鎖資料輸出電路
34:第四閂鎖資料生成電路
341:第四圖案資料生成電路
342:第四閂鎖資料輸出電路
41:寫入信號生成電路
42:寫入標誌生成器
43:行控制脈衝發生器
51:模式資料生成電路
52:行儲存體組位址生成電路
61:管道輸入計數器
62:管道輸出計數器
63:管道閂鎖器
64:數據解碼器
71:第一管道資料生成電路
72:第二管道資料生成電路
73:第三管道資料生成電路
74:第四管道資料生成電路
81:資料輸入電路
82:資料閂鎖電路
83:圖案資料輸出電路
84:圖案資料輸出閂鎖器
910:反相選項信號生成電路
911:第一模式資料選擇電路
912:第二模式資料選擇電路
913:第三模式資料選擇電路
914:第四模式資料選擇電路
915:第五模式資料選擇電路
916:第六模式資料選擇電路
917:第七模式資料選擇電路
918:第八模式資料選擇電路
921:第九模式資料選擇電路
922:第十模式資料選擇電路
923:第十一模式資料選擇電路
924:第十二模式資料選擇電路
925:第十三模式資料選擇電路
926:第十四模式資料選擇電路
927:第十五模式資料選擇電路
928:第十六模式資料選擇電路
1000:電子系統
1001:資料儲存電路
1002:儲存記憶體控制器
1003:儲存緩衝記憶體
1004:輸入/輸出(I/O)介面
AND12:及閘
AYP_BG:儲存體組位址
B3:控制信號
CA:外部信號
CAf:閂鎖的外部信號
CAS_WRX:模式信號
CAS_WRXD:延遲模式信號
CASd:解碼的命令
CASF:模式命令
CASFD:延遲模式命令
CLK:時脈信號
CLKf:第二內部時脈信號
CLKr:第一內部時脈信號
CS:晶片選擇信號
DC:圖案資料
DC_WRX:模式資料
EWT:寫入信號
IV:反相器
LC:閂鎖數據
OPT:選項信號
OPTB:反相選項信號
PD:管道資料
PIN:管道輸入信號
POUT:管道輸出信號
SW:開關
V:有效邏輯位準
WL:寫入等待時間信號
WR:寫入命令
WRX_EN:模式輸出控制信號
WRX_END:延遲模式輸出控制信號
WS_FS:第三設置命令
WS_RD:第二設置命令
WS_WR:第一設置命令
WTTAYP:行控制脈衝
WTTF:寫入標誌
X:第一邏輯位準組合
Y:第二邏輯位準組合
Z:第三邏輯位準組合
〔圖1〕是圖示了根據本公開的一個實施例的半導體裝置的配置的方塊圖。
〔圖2〕是圖示了包括在圖1的半導體裝置中的內部時脈生成電路的操作的時序圖。
〔圖3〕是圖示了包括在圖1的半導體裝置中的模式控制電路的配置的方塊圖。
〔圖4〕是圖示了包括在圖1的半導體裝置中的閂鎖資料生成電路的配置的方塊圖。
〔圖5〕是圖示了圖3中所示的模式控制電路的操作和圖4中所示的閂鎖資料生成電路的操作的圖表。
〔圖6〕是圖示了包括在圖1的半導體裝置中的行控制電路的配置的方塊圖。
〔圖7〕是圖示了包括在圖1的半導體裝置中的行路徑電路的配置的方塊圖。
〔圖8〕是圖示了包括在圖7的行路徑電路中的模式資料生成電路的配置的方塊圖。
〔圖9〕是圖示了包括在圖8的模式資料生成電路中的管道閂鎖器的配置的方塊圖。
〔圖10〕是圖示了包括在圖9的管道閂鎖器中的第一管道資料生成電路的配置的電路圖。
〔圖11〕是圖示了包括在圖8的模式資料生成電路中的資料解碼器的配置的電路圖。
〔圖12〕是圖示了包括在圖8的模式資料生成電路中的資料解碼器的配置的電路圖。
〔圖13〕是圖示了圖11和圖12中所示的資料解碼器的操作的圖表。
〔圖14〕是圖示了圖11和圖12中所示的資料解碼器的操作的圖表。
〔圖15〕是圖示了圖1中所示的半導體裝置的操作的時序圖。
〔圖16〕是圖示了圖1中所示的半導體裝置的操作的時序圖。
〔圖17〕是圖示了利用圖1中所示的半導體裝置的電子系統的配置的方塊圖。
在下文中將參照所附圖式來描述本公開的各種實施例。然而，本文中所述的實施例僅用於說明性目的，並非旨在制本公開的範圍。
如圖1中所示，根據一個實施例的半導體裝置1可以包括：內部時脈生成電路11、模式控制電路12、閂鎖資料生成電路13、行控制電路14、行路徑電路15和核心電路16。
內部時脈生成電路11可以從時脈信號CLK中生成第一內部時脈信號CLKr和第二內部時脈信號CLKf。內部時脈生成電路11可以緩衝時脈信號CLK以生成第一內部時脈信號CLKr，並且可以反相緩衝時脈信號CLK以生成第二內部時脈信號CLKf。第一內部時脈信號CLKr可以被生成為具有與時脈信號CLK相同的相位，並且第二內部時脈信號CLKf可以被生成為具有與時脈信號CLK相反的相位。隨後將參照圖2描述內部時脈生成電路11的操作。
模式控制電路12可以回應於第一內部時脈信號CLKr、第二內部時脈信號CLKf和晶片選擇信號CS而從第一內部信號至第五內部信號CA<1：5>中生成延遲模式信號CAS_WRXD和延遲模式輸出控制信號WRX_END。外部信號可以包括命令和位址。模式控制電路12可以將與晶片選擇信號CS和第一內部時脈信號CLKr同步輸入的第一外部信號至第四外部信號CA<1：4>解碼，以生成解碼的命令(圖3的CASd)，並且可以與第二內部時脈信號CLKf同步地閂鎖解碼 的命令(圖3的CASd)，以生成用於將半導體裝置1置於包括圖案輸入模式的各種模式下的模式命令(圖3的CASF)。在圖案輸入模式下，透過將第一閂鎖資料至第四閂鎖資料LC<1：4>解碼而生成的第一模式資料至第十六模式資料DC_WRX<1：16>可以儲存在核心電路16中。當生成模式命令(圖3的CASF)時，模式控制電路12可以根據與第二內部時脈信號CLKf同步輸入的第五外部信號CA<5>的邏輯位準而生成用於將半導體裝置1置於圖案輸入模式下的模式信號(圖3的CAS_WRX)。模式控制電路12可以延遲模式信號(圖3的CAS_WRX)以生成延遲模式信號CAS_WRXD。延遲模式信號CAS_WRXD可以被生成為將第一閂鎖資料至第四閂鎖資料LC<1：4>閂鎖在行路徑電路15中包括的管道閂鎖器(圖8中的63)中。如果生成模式命令(圖3的CASF)和模式信號(圖3的CAS_WRX)，則模式控制電路12可以生成模式輸出控制信號(圖3的WRX_EN)。模式控制電路12可以將模式輸出控制信號(圖3的WRX_EN)移位寫入等待時間(write latency)，以生成延遲模式輸出控制信號WRX_END。可以生成延遲模式輸出控制信號WRX_END以輸出由管道閂鎖器(圖8的63)閂鎖的第一閂鎖資料至第四閂鎖資料LC<1：4>。晶片選擇信號CS可以被生成為具有預定的邏輯位準，以選擇包括半導體裝置1的晶片。根據實施例，用於生成延遲模式信號CAS_WRXD和延遲模式輸出控制信號WRX_END的外部信號中包括的位元數可以設置為不同。隨後將參照圖3和圖5來描述模式控制電路12的操作。
閂鎖資料生成電路13可以回應於第二內部時脈信號CLKf和延遲模式信號CAS_WRXD而從第一外部信號至第四外部信號CA<1：4>中生成第一閂鎖資料至第四閂鎖資料LC<1：4>。閂鎖資料生成電路13可以生成在圖案輸入模 式下使用的第一閂鎖資料至第四閂鎖資料LC<1：4>。閂鎖資料生成電路13可以與第二內部時脈信號CLKf同步地接收第一外部信號至第四外部信號CA<1：4>，並且可以與延遲模式信號CAS_WRXD同步地閂鎖第一外部信號至第四外部信號CA<1：4>以生成第一閂鎖資料至第四閂鎖資料LC<1：4>。可以根據實施例將包括在輸入到閂鎖資料生成電路13的外部信號中的位元數和包括在由閂鎖資料生成電路13生成的閂鎖資料中的位元數設置為不同。隨後將參照圖4和圖5來描述閂鎖資料生成電路13的配置和操作。
如果包括在外部信號中的位元數為“L”(其中，“L”表示自然數)，則行控制電路14可以回應於第一內部時脈信號CLKr和第二內部時脈信號CLKf而從第一外部信號至第L外部信號CA<1：L>中生成寫入標誌WTTF和行控制脈衝WTTAYP。行控制電路14可以根據回應於第一內部時脈信號CLKr和第二內部時脈信號CLKf輸入的第一外部信號至第L外部信號CA<1：L>的邏輯位準組合，生成用於執行寫入操作的寫入信號(圖6的EWT)。行控制電路14可以延遲寫入信號(圖6的EWT)以生成寫入標誌WTTF和行控制脈衝WTTAYP。行控制電路14可以將寫入信號(圖6的EWT)延遲與寫入延遲相對應的時段，以生成寫入標誌WTTF和行控制脈衝WTTAYP。可以根據實施例將用於在行控制電路14中生成寫入標誌WTTF和行控制脈衝WTTAYP的寫入信號(圖6的EWT)的延遲時間設置為不同。可以根據實施例將用於生成寫入標誌WTTF和行控制脈衝WTTAYP的外部信號中包括的位元數設置為不同。隨後將參照圖6來描述行控制電路14的配置和操作。
行路徑電路15可以回應於延遲模式信號CAS_WRXD、延遲模式輸出控制信號WRX_END和寫入標誌WTTF而從第一閂鎖資料至第四閂鎖資料 LC<1：4>中生成第一模式資料至第十六模式資料DC_WRX<1：16>。行路徑電路15可以回應於延遲模式信號CAS_WRXD而將第一閂鎖資料至第四閂鎖資料LC<1：4>儲存至行路徑電路15的管道閂鎖器(圖8的63)中。在一個實施例中，在圖案輸入模式下，當經由外部信號CA<1：L>輸入寫入命令(圖16的WR)時，行路徑電路15可以將第一閂鎖資料至第四閂鎖資料LC<1：4>儲存到行路徑電路15的管道閂鎖器(圖8的63)中。行路徑電路15可以回應於延遲模式輸出控制信號WRX_END和寫入標誌WTTF而輸出儲存在管道閂鎖器(圖8的63)中的第一閂鎖資料至第四閂鎖資料LC<1：4>作為第一管道資料至第四管道資料(圖8中的PD<1：4>)。在一個實施例中，在從經由外部信號CA<1：L>輸入寫入命令(圖16的WR)的時間點開始經過寫入等待時間之後，行路徑電路15可以輸出儲存在管道閂鎖器(圖8的63)中的第一閂鎖資料至第四閂鎖資料LC<1：4>作為第一管道資料至第四管道資料(圖8的PD<1：4>)。行路徑電路15可以將第一管道資料至第四管道資料(圖8的PD<1：4>)解碼以生成第一模式資料至第十六模式資料DC_WRX<1：16>。可以根據實施例將包括在閂鎖資料中的位元數和包括在模式資料中的位元數設置為不同。如果生成了寫入標誌WTTF和行控制脈衝WTTAYP，則行路徑電路15可以響應於第一內部時脈信號CLKr和第二內部時脈信號CLKf而從第一外部信號至第L外部信號CA<1：L>中生成第一行儲存體組位址至第M行儲存體組位址AYP_BG<1：M>。在圖案輸入模式下，第一行儲存體組位址至第M行儲存體組位址AYP_BG<1：M>可以具有用於選擇單元陣列的邏輯位準組合，所述單元陣列包括在儲存有第一模式資料至第十六模式資料DC_WRX<1：16>的核心電路16中。第一行儲存體組位址至第M行儲存體組位址AYP_BG<1：M>可以包括關於包括在核心電路16中的儲存體組、儲存體和行 路徑的資訊。可以根據實施例將包括在第一行儲存體組位址至第M行儲存體組位址AYP_BG<1：M>中的位元數“M”設置為不同。隨後將參照圖7至圖14來描述行路徑電路15的配置和操作。
參見圖2，圖示了在內部時脈生成電路11中從時脈信號CLK生成第一內部時脈信號CLKr和第二內部時脈信號CLKf。第一內部時脈信號CLKr可以被生成為具有與時脈信號CLK相同的相位，並且第二內部時脈信號CLKf可以被生成為具有與時脈信號CLK相反的相位。
如圖3中所示，模式控制電路12可以包括：模式進入控制電路21、模式信號延遲電路22和模式輸出控制電路23。
模式進入控制電路21可以包括：模式命令生成電路211、命令/位址閂鎖電路212和模式信號生成電路213。模式命令生成電路211可以包括模式命令解碼器215和模式命令輸出電路216。模式命令解碼器215可以將與晶片選擇信號CS和第一內部時脈信號CLKr同步輸入的第一外部信號至第四外部信號CA<1：4>解碼，以生成解碼的命令CASd。如果在晶片選擇信號CS具有邏輯“高”位準的同時將具有預定邏輯位準組合的第一外部信號至第四外部信號CA<1：4>與第一內部時脈信號CLKr的上升沿同步地輸入至模式命令解碼器215，則模式命令解碼器215可以生成解碼的命令CASd。模式命令輸出電路216可以與第二內部時脈信號CLKf的上升沿同步地閂鎖解碼的命令CASd，並且可以從解碼的命令CASd的閂鎖命令中生成模式命令CASF。可以利用D正反器(D-flipflop)來實現模式命令輸出電路216。命令/位址閂鎖電路212可以響應於第二內部時脈信號CLKf而從第五外部信號CA<5>中生成閂鎖的外部信號CAf<5>。命令/位址閂鎖電路212可以與第二內部時脈信號CLKf的上升沿同步 地閂鎖第五外部信號CA<5>，並且可以輸出第五外部信號CA<5>的閂鎖信號作為閂鎖的外部信號CAf<5>。如果具有邏輯“高”位準的第五外部信號CA<5>與第二內部時脈信號CLKf的上升沿同步地被輸入至命令/位址閂鎖電路212，則命令/位址閂鎖電路212可以生成具有邏輯“高”位準的閂鎖外部信號CAf<5>。可以利用D正反器來實現命令/位址閂鎖電路212。模式信號生成電路213可以包括及閘AND12，其執行閂鎖的外部信號CAf<5>和模式命令CASF的邏輯及操作(logical AND operation)，以生成模式信號CAS_WRX。如果閂鎖的外部信號CAf<5>和模式命令CASF都具有邏輯“高”位準，則模式信號生成電路213可以生成具有邏輯“高”位準的模式信號CAS_WRX。
如果在晶片選擇信號CS具有邏輯“高”位準的同時將具有預定邏輯位準組合的第一外部信號至第四外部信號CA<1：4>與第一內部時脈信號CLKr的上升沿同步地被輸入至模式進入控制電路21，則模式進入控制電路21可以生成用於進入包括圖案輸入模式的各種模式的模式命令CASF。如果在生成模式命令CASF的同時將具有邏輯“高”位準的第五外部信號CA<5>與第二內部時脈信號CLKf同步地輸入至模式進入控制電路21，則模式進入控制電路21可以生成用於進入圖案輸入模式的模式信號CAS_WRX。
模式信號延遲電路22可以延遲模式信號CAS_WRX以生成延遲模式信號CAS_WRXD。延遲模式信號CAS_WRXD可以被生成為閂鎖管道閂鎖器(圖8的63)中的第一閂鎖資料至第四閂鎖資料LC<1：4>。可以根據實施例將模式信號延遲電路22中的模式信號CAS_WRXD的延遲時間設置為不同。
模式輸出控制電路23可以包括：行位址選通(CAS)延遲電路231、模式輸出控制信號生成電路232和模式輸出延遲電路233。“CAS”延遲 電路231可以延遲模式命令CASF以生成延遲模式命令CASFD。可以根據實施例將“CAS”延遲電路231中的模式命令CASF的延遲時間設置為不同。如果生成延遲模式命令CASFD和模式信號CAS_WRX二者，則模式輸出控制信號生成電路232可以生成模式輸出控制信號WRX_EN。模式輸出延遲電路233可以回應於寫入等待時間信號WL<1：L>而延遲模式輸出控制信號WRX_EN，以生成延遲模式輸出控制信號WRX_END。寫入等待時間信號WL<1：L>可以具有與半導體裝置1的寫入等待時間相對應的邏輯位準組合。模式輸出延遲電路233可以將模式輸出控制信號WRX_EN移位與寫入等待時間信號WL<1：L>相對應的寫入等待時間，以生成延遲模式輸出控制信號WRX_END。
如上所述，模式輸出控制電路23可以將若生成模式命令CASF和模式信號CAS_WRX二者就生成的模式輸出控制信號WRX_EN移位寫入等待時間，以生成延遲模式輸出控制信號WRX_END。延遲模式輸出控制信號WRX_END可以被生成為輸出由管道閂鎖器(圖8的63)閂鎖的第一閂鎖資料至第四閂鎖資料LC<1：4>。
如圖4中所示，閂鎖資料生成電路13可以包括：第一閂鎖資料生成電路31、第二閂鎖資料生成電路32、第三閂鎖資料生成電路33和第四閂鎖資料生成電路34。
第一閂鎖資料生成電路31可以包括第一圖案資料生成電路311和第一閂鎖資料輸出電路312。第一圖案資料生成電路311可以與第二內部時脈信號CLKf的上升沿同步地閂鎖第一外部信號CA<1>，並且可以輸出第一外部信號CA<1>的閂鎖信號作為第一圖案資料DC<1>。如果生成延遲模式信號CAS_WRXD，則第一閂鎖資料輸出電路312可以閂鎖第一圖案資料DC<1>，並 且可以輸出第一圖案資料DC<1>的閂鎖資料作為第一閂鎖資料LC<1>。可以利用D正反器來實現第一圖案資料生成電路311和第一閂鎖資料輸出電路312中的每一個。
第二閂鎖資料生成電路32可以包括第二圖案資料生成電路321和第二閂鎖資料輸出電路322。第二圖案資料生成電路321可以與第二內部時脈信號CLKf的上升沿同步地閂鎖第二外部信號CA<2>，並且可以輸出第二外部信號CA<2>的閂鎖信號作為第二圖案資料DC<2>。如果生成延遲模式信號CAS_WRXD，則第二閂鎖資料輸出電路322可以閂鎖第二圖案資料DC<2>，並且可以輸出第二圖案資料DC<2>的閂鎖資料作為第二閂鎖資料LC<2>。可以利用D正反器來實現第二圖案資料生成電路321和第二閂鎖資料輸出電路322中的每一個。
第三閂鎖資料生成電路33可以包括第三圖案資料生成電路331和第三閂鎖資料輸出電路332。第三圖案資料生成電路331可以與第二內部時脈信號CLKf的上升沿同步地閂鎖第三外部信號CA<3>，並且可以輸出第三外部信號CA<3>的閂鎖信號作為第三圖案資料DC<3>。如果生成延遲模式信號CAS_WRXD，則第三閂鎖資料輸出電路332可以閂鎖第三圖案資料DC<3>，並且可以輸出第三圖案資料DC<3>的閂鎖資料作為第三閂鎖資料LC<3>。可以利用D正反器來實現第三圖案資料生成電路331和第三閂鎖資料輸出電路332中的每一個。
第四閂鎖資料生成電路34可以包括第四圖案資料生成電路341和第四閂鎖資料輸出電路342。第四圖案資料生成電路341可以與第二內部時脈信號CLKf的上升沿同步地閂鎖第四外部信號CA<4>，並且可以輸出第四外部信號 CA<4>的閂鎖信號作為第四圖案資料DC<4>。如果生成延遲模式信號CAS_WRXD，則第四閂鎖資料輸出電路342可以閂鎖第四圖案資料DC<4>，並且可以輸出第四圖案資料DC<4>的閂鎖資料作為第四閂鎖資料LC<4>。可以利用D正反器來實現第四圖案資料生成電路341和第四閂鎖資料輸出電路342中的每一個。
如上所述，閂鎖資料生成電路13可以回應於第二內部時脈信號CLKf和延遲模式信號CAS_WRXD而從第一外部信號至第四外部信號CA<1：4>中生成第一閂鎖資料至第四閂鎖資料LC<1：4>。在圖案輸入模式下，閂鎖資料生成電路13可以生成儲存至核心電路16中的第一閂鎖資料至第四閂鎖資料LC<1：4>。閂鎖資料生成電路13可以與第二內部時脈信號CLKf同步地接收第一外部信號至第四外部信號CA<1：4>，並且可以與延遲模式信號CAS_WRXD同步地閂鎖第一外部信號至第四外部信號CA<1：4>以生成第一閂鎖資料至第四閂鎖資料LC<1：4>。在一個實施例中，閂鎖資料生成電路13可以在輸入寫入命令(圖15的WR)之後的寫入等待時間(即，寫入等待時段)期間透過外部信號CA<1：L>重新進入圖案輸入模式，以從第一外部信號至第四外部信號CA<1：4>中生成閂鎖資料。
如圖5中所示，圖示了用於在模式控制電路12中設置模式命令CASF和模式信號CAS_WRX的操作，並且圖示了用於在閂鎖資料生成電路中設置第一圖案資料至第四圖案資料<1：4>的操作。
如果晶片選擇信號CS具有邏輯“高”位準並且第一外部信號至第四外部信號CA<1：4>與第一內部時脈信號CLKr的上升沿同步地被設置為具有邏輯位準組合“L、L、H、H”，則可以生成模式命令CASF。如果晶片選擇信 號CS具有邏輯“高”位準，則第五外部信號、第六外部信號和第七外部信號CA<5：7>可以與第一內部時脈信號CLKr的上升沿同步地分別被設置為第一設置命令WS_WR、第二設置命令WS_RD和第三設置命令WS_FS。第一設置命令WS_WR可以被生成為接收在執行寫入操作時用於資料I/O操作的時脈。第二設置命令WS_RD可以被生成為接收在執行讀取操作時用於資料I/O操作的時脈。第三設置命令WS_FS可以被生成為用於多儲存體操作。第一外部信號至第七外部信號CA<1：7>可以分別被設置為第一圖案資料至第四圖案資料DC<1：4>、模式信號CAS_WRX、具有有效邏輯位準V的信號和控制信號B3，用於在生成模式命令CASF之後與第二內部時脈信號CLKf的上升沿同步地確定突發序列。有效邏輯位準V可以設置為邏輯“高”位準或邏輯“低”位準。
如圖6中所示，行控制電路14可以包括：寫入信號生成電路41、寫入標誌生成器42和行控制脈衝發生器43。
寫入信號生成電路41可以與第一內部時脈信號CLKr和第二內部時脈信號CLKf同步地解碼第一外部信號至第L外部信號CA<1：L>，以生成用於執行寫入操作的寫入信號EWT。為了生成寫入信號EWT，寫入命令(圖15的WR)可以經由第一外部信號至第L外部信號CA<1：L>與第一內部時脈信號CLKr和第二內部時脈信號CLKf同步地輸入至半導體裝置1。根據實施例，用於生成寫入信號EWT的時脈可以被設置為第一內部時脈信號CLKr或第二內部時脈信號CLKf。可以根據實施例將用於生成寫入信號EWT的第一外部信號至第L外部信號CA<1：L>中包括的位元數“L”設置為不同。
寫入標誌生成器42可以將寫入信號EWT移位預定的時段以生成寫入標誌WTTF。寫入標誌生成器42可以將寫入信號EWT移位根據寫入等待時間而設置的時段，以生成寫入標誌WTTF。
行控制脈衝發生器43可以將寫入信號EWT移位預定的時段以生成行控制脈衝WTTAYP。行控制脈衝發生器43可以將寫入信號EWT移位根據寫入等待時間而設置的時段，以生成行控制脈衝WTTAYP。
如圖7中所示，行路徑電路15可以包括模式資料生成電路51和行儲存體組位址生成電路52。
模式資料生成電路51可以回應於延遲模式信號CAS_WRXD、延遲模式輸出控制信號WRX_END和寫入標誌WTTF而從第一閂鎖資料至第四閂鎖資料LC<1：4>中生成第一模式資料至第十六模式資料DC_WRX<1：16>。模式資料生成電路51可以回應於延遲模式信號CAS_WRXD而將第一閂鎖資料至第四閂鎖資料LC<1：4>儲存到管道閂鎖器(圖8中的63)中。模式資料生成電路51可以回應於延遲模式輸出控制信號WRX_END和寫入標誌WTTF而輸出儲存在管道閂鎖器(圖8的63)中的第一閂鎖資料至第四閂鎖資料LC<1：4>作為第一管道資料至第四管道資料(圖8的PD<1：4>)。模式資料生成電路51可以將第一管道資料至第四管道資料(圖8的PD<1：4>)解碼，以生成第一模式資料至第十六模式資料DC_WRX<1：16>。在一個實施例中，當模式資料生成電路51在輸入寫入命令(圖15的WR)之後的寫入等待時間(即，寫入等待時段)期間接收到延遲模式輸出控制信號WRX_END和寫入標誌WTTF時，模式資料生成電路51可以輸出儲存在管道閂鎖器(圖8的63)中的第一閂鎖資料至第四閂鎖資料LC<1：4>作為第一管道資料至第四管道資料(圖8的PD<1：4>)，並且模式資料 生成電路51可以將第一管道資料至第四管道資料(圖8的PD<1：4>)解碼，以生成第一模式資料至第十六模式資料DC_WRX<1：16>。
如果生成寫入標誌WTTF和行控制脈衝WTTAYP，則行儲存體組位址生成電路52可以響應於第一內部時脈信號CLKr和第二內部時脈信號CLKf而從第一外部信號至第L外部信號CA<1：L>生成第一行儲存體組位址至第M行儲存體組位址AYP_BG<1：M>。在圖案輸入模式下，第一行儲存體組位址至第M行儲存體組位址AYP_BG<1：M>可以具有邏輯位準組合，所述邏輯位準組合用於選擇包括在儲存有第一模式資料至第十六模式資料DC_WRX<1：16>的核心電路16中的單元陣列。第一行儲存體組位址至第M行儲存體組位址AYP_BG<1：M>可以包括關於包括在核心電路16中的儲存體組、儲存體和行路徑的資訊。
如圖8中所示，模式資料生成電路51可以包括：管道輸入計數器61、管道輸出計數器62、管道閂鎖器63和資料解碼器64。
管道輸入計數器61可以回應於延遲模式信號CAS_WRXD而順序地生成第一管道輸入信號至第三管道輸入信號PIN<1：3>。當第一次生成延遲模式信號CAS_WRXD時，管道輸入計數器61可以生成第一管道輸入信號PIN<1>。當第二次生成延遲模式信號CAS_WRXD時，管道輸入計數器61可以生成第二管道輸入信號PIN<2>。當第三次生成延遲模式信號CAS_WRXD時，管道輸入計數器61可以生成第三管道輸入信號PIN<3>。例如，當第一次、第二次和第三次生成延遲模式信號CAS_WRXD時，管道輸入計數器61可以對第一管道輸入信號至第三管道輸入信號PIN<1：3>進行計數。
管道輸出計數器62可以回應於延遲模式輸出控制信號WRX_END和寫入標誌WTTF而順序地生成第一管道輸出信號至第三管道輸出信號POUT<1：3>。當第一次生成延遲模式輸出控制信號WRX_END和寫入標誌WTTF時，管道輸出計數器62可以生成第一管道輸出信號POUT<1>。當第二次生成延遲模式輸出控制信號WRX_END和寫入標誌WTTF時，管道輸出計數器62可以生成第二管道輸出信號POUT<2>。當第三次生成延遲模式輸出控制信號WRX_END和寫入標誌WTTF時，管道輸出計數器62可以生成第三管道輸出信號POUT<3>。例如，當第一次、第二次和第三次生成延遲模式輸出控制信號WRX_END和寫入標誌WTTF時，管道輸出計數器62可以對第一管道輸出信號至第三管道輸出信號POUT<1：3>進行計數。
管道閂鎖器63可以回應於第一管道輸入信號至第三管道輸入信號PIN<1：3>和第一管道輸出信號至第三管道輸出信號POUT<1：3>而從第一閂鎖資料至第四閂鎖資料LC<1：4>中生成第一管道資料至第四管道資料PD<1：4>。管道閂鎖器63可以回應於第一管道輸入信號至第三管道輸入信號PIN<1：3>而閂鎖(即，儲存)第一閂鎖資料至第四閂鎖資料LC<1：4>。管道閂鎖器63可以回應於第一管道輸出信號至第三管道輸出信號POUT<1：3>而輸出第一閂鎖資料至第四閂鎖資料LC<1：4>的閂鎖的資料(即，儲存的資料)作為第一管道資料至第四管道資料PD<1：4>。隨後將參照圖9和圖10來描述管道閂鎖器63的配置和操作。
資料解碼器64可以將第一管道資料至第四管道資料PD<1：4>解碼，以生成第一模式資料至第十六模式資料DC_WRX<1：16>。可以根據實施例將第一管道資料至第四管道資料PD<1：4>的邏輯位準組合和由資料解碼器64回 應於第一管道資料至第四管道資料PD<1：4>的邏輯位準組合而生成的第一模式資料至第十六模式資料DC_WRX<1：16>的邏輯位準組合設置為不同。隨後將參照圖11至圖14來描述資料解碼器64的配置和操作。
如圖9中所示，管道閂鎖器63可以包括：第一管道資料生成電路71、第二管道資料生成電路72、第三管道資料生成電路73和第四管道資料生成電路74。
第一管道資料生成電路71可以回應於第一管道輸入信號至第三管道輸入信號PIN<1：3>和第一管道輸出信號至第三管道輸出信號POUT<1：3>而從第一閂鎖資料LC<1>中生成第一管道資料PD<1>。第一管道資料生成電路71可以回應於第一管道輸入信號至第三管道輸入信號PIN<1：3>而閂鎖第一閂鎖資料LC<1>。第一管道資料生成電路71可以回應於第一管道輸出信號至第三管道輸出信號POUT<1：3>而輸出第一閂鎖資料LC<1>的閂鎖的資料作為第一管道資料PD<1>。隨後將參照圖10來描述第一管道資料生成電路71的配置和操作。
第二管道資料生成電路72可以回應於第一管道輸入信號至第三管道輸入信號PIN<1：3>和第一管道輸出信號至第三管道輸出信號POUT<1：3>而從第二閂鎖資料LC<2>中生成第二管道資料PD<2>。第二管道資料生成電路72可以回應於第一管道輸入信號至第三管道輸入信號PIN<1：3>而閂鎖第二閂鎖數據LC<2>。第二管道資料生成電路72可以回應於第一管道輸出信號至第三管道輸出信號POUT<1：3>而輸出第二閂鎖資料LC<2>的閂鎖的資料作為第二管道資料PD<2>。
第三管道資料生成電路73可以回應於第一管道輸入信號至第三管道輸入信號PIN<1：3>和第一管道輸出信號至第三管道輸出信號POUT<1：3>而 從第三閂鎖資料LC<3>中生成第三管道資料PD<3>。第三管道資料生成電路73可以回應於第一管道輸入信號至第三管道輸入信號PIN<1：3>而閂鎖第三閂鎖資料LC<3>。第三管道資料生成電路73可以回應於第一管道輸出信號至第三管道輸出信號POUT<1：3>而輸出第三閂鎖資料LC<3>的閂鎖的資料作為第三管道資料PD<3>。
第四管道資料生成電路74可以回應於第一管道輸入信號至第三管道輸入信號PIN<1：3>和第一管道輸出信號至第三管道輸出信號POUT<1：3>而從第四閂鎖資料LC<4>中生成第四管道資料PD<4>。第四管道資料生成電路74可以回應於第一管道輸入信號至第三管道輸入信號PIN<1：3>而閂鎖第四閂鎖資料LC<4>。第四管道資料生成電路74可以回應於第一管道輸出信號至第三管道輸出信號POUT<1：3>而輸出第四閂鎖資料LC<4>的閂鎖的資料作為第四管道資料PD<4>。
如圖10中所示，第一管道資料生成電路71可以包括：資料輸入電路81、資料閂鎖電路82、圖案資料輸出電路83和圖案資料輸出閂鎖器84。
資料輸入電路81可以包括反相器IV811至IV816。反相器IV811可以反相緩衝第一管道輸入信號PIN<1>，以輸出第一管道輸入信號PIN<1>的反相緩衝信號。如果第一管道輸入信號PIN<1>具有邏輯“高”位準，則反相器IV812可以反相緩衝第一閂鎖資料LC<1>，以將第一閂鎖資料LC<1>的反相緩衝資料輸出至節點nd81。反相器IV813可以反相緩衝第二管道輸入信號PIN<2>，以輸出第二管道輸入信號PIN<2>的反相緩衝信號。如果第二管道輸入信號PIN<2>具有邏輯“高”位準，則反相器IV814可以反相緩衝第一閂鎖資料LC<1>以將第一閂鎖資料LC<1>的反相緩衝資料輸出至節點nd83。反相器IV815 可以反相緩衝第三管道輸入信號PIN<3>，以輸出第三管道輸入信號PIN<3>的反相緩衝信號。如果第三管道輸入信號PIN<3>具有邏輯“高”位準，則反相器IV816可以反相緩衝第一閂鎖資料LC<1>以將第一閂鎖資料LC<1>的反相緩衝資料輸出至節點nd85。
資料閂鎖電路82可以包括反相器IV821至IV826。反相器IV821可以反相緩衝節點nd81的信號，以將節點nd81的信號的反相緩衝信號輸出至節點nd82。反相器IV822可以反相緩衝節點nd82的信號，以將節點nd82的信號的反相緩衝信號輸出至節點nd81。也就是說，反相器IV821和反相器IV822可以閂鎖節點nd81和節點nd82的信號。反相器IV823可以反相緩衝節點nd83的信號，以將節點nd83的信號的反相緩衝信號輸出至節點nd84。反相器IV824可以反相緩衝節點nd84的信號，以將節點nd84的信號的反相緩衝信號輸出至節點nd83。也就是說，反相器IV823和反相器IV824可以閂鎖節點nd83和節點nd84的信號。反相器IV825可以反相緩衝節點nd85的信號，以將節點nd85的信號的反相緩衝信號輸出至節點nd86。反相器IV826可以反相緩衝節點nd86的信號，以將節點nd86的信號的反相緩衝信號輸出至節點nd85。也就是說，反相器IV825和反相器IV826可以閂鎖節點nd85和節點nd86的信號。
圖案資料輸出電路83可以包括反相器IV831至反相器IV836。反相器IV831可以反相緩衝第一管道輸出信號POUT<1>，以輸出第一管道輸出信號POUT<1>的反相緩衝信號。如果第一管道輸出信號POUT<1>具有邏輯“高”位準，則反相器IV832可以反相緩衝節點nd82的信號，以將節點nd82的信號的反相緩衝資料輸出至節點nd87。反相器IV833可以反相緩衝第二管道輸出信號POUT<2>以輸出第二管道輸出信號POUT<2>的反相緩衝信號。如果第 二管道輸出信號POUT<2>具有邏輯“高”位準，則反相器IV834可以反相緩衝節點nd84的信號，以將節點nd84的信號的反相緩衝資料輸出至節點nd87。反相器IV835可以反相緩衝第三管道輸出信號POUT<3>以輸出第三管道輸出信號POUT<3>的反相緩衝信號。如果第三管道輸出信號POUT<3>具有邏輯“高”位準，則反相器IV836可以反相緩衝節點nd86的信號，以將節點nd86的信號的反相緩衝資料輸出至節點nd87。
圖案資料輸出閂鎖器84可以包括反相器IV841和反相器IV842。反相器IV841可以反相緩衝節點nd87的信號，以經由節點nd88輸出節點nd87的信號的反相緩衝信號作為第一管道資料PD<1>。反相器IV842可以反相緩衝節點nd88的信號，以將節點nd88的信號的反相緩衝信號輸出至節點nd87。也就是說，反相器IV841和反相器IV842可以閂鎖節點nd87和節點nd88的信號。
如上所述，第一管道資料生成電路71可以回應於第一管道輸入信號至第三管道輸入信號PIN<1：3>而閂鎖第一閂鎖資料LC<1>。第一管道資料生成電路71可以回應於第一管道輸出信號至第三管道輸出信號POUT<1：3>而輸出第一閂鎖資料LC<1>的閂鎖資料作為第一管道資料PD<1>。
如圖11和圖12中所示，資料解碼器64可以包括：反相選項信號生成電路910、第一模式資料選擇電路911、第二模式資料選擇電路912、第三模式資料選擇電路913、第四模式資料選擇電路914、第五模式資料選擇電路915、第六模式資料選擇電路916、第七模式資料選擇電路917、第八模式資料選擇電路918、第九模式資料選擇電路921、第十模式資料選擇電路922、第十一模式資料選擇電路923、第十二模式資料選擇電路924、第十三模式資料選擇 電路925、第十四模式資料選擇電路926、第十五模式資料選擇電路927和第十六模式資料選擇電路928。
反相選項信號生成電路910可以包括：反相器IV911，其反相緩衝選項信號OPT以生成反相選項信號OPTB。在一個實施例中，可以根據包括在半導體裝置1中的熔絲(未示出)的電開路/短路狀態來確定選項信號OPT的邏輯位準。根據實施例，選項信號OPT可以由外部設備提供，或者可以由半導體裝置1生成。
第一模式資料選擇電路911可以包括開關SW911和SW912以及反相器IV911、反相器IV912和反相器IV931。開關SW911可以選擇性地輸出第二管道資料PD<2>或第一管道資料PD<1>。開關SW912可以選擇性地輸出第四管道資料PD<4>或第三管道資料PD<3>。如果選項信號OPT具有邏輯“低”位準，則反相器IV911可以反相緩衝開關SW911的輸出信號，以輸出開關SW911的輸出信號的反相緩衝信號。如果選項信號OPT具有邏輯“高”位準，則反相器IV912可以反相緩衝開關SW912的輸出信號以輸出開關SW912的輸出信號的反相緩衝信號。反相器931可以反相緩衝反相器IV911或反相器IV912的輸出信號，以輸出反相器IV911或反相器IV912的輸出信號的反相緩衝信號作為第四模式資料DC_WRX<4>。在一個實施例中，開關SW911可以被配置為輸出第一管道資料PD<1>，開關SW912可以被配置為輸出第四管道資料PD<4>，並且選項信號OPT可以被設置為具有邏輯“高”位準。因此，第一模式資料選擇電路911可以輸出第四管道資料PD<4>作為第四模式資料DC_WRX<4>。
第二模式資料選擇電路912可以包括開關SW913和開關SW914以及反相器IV913、反相器IV914和反相器IV932。開關SW913可以選擇性地輸出 第二管道資料PD<2>或第一管道資料PD<1>。開關SW914可以選擇性地輸出第四管道資料PD<4>或第三管道資料PD<3>。如果選項信號OPT具有邏輯“低”位準，則反相器IV913可以反相緩衝開關SW913的輸出信號以輸出開關SW913的輸出信號的反相緩衝信號。如果選項信號OPT具有邏輯“高”位準，則反相器IV914可以反相緩衝開關SW914的輸出信號以輸出開關SW914的輸出信號的反相緩衝信號。反相器932可以反相緩衝反相器IV913或反相器IV914的輸出信號，以輸出反相器IV913或反相器IV914的輸出信號的反相緩衝信號作為第八模式資料DC_WRX<8>。在一個實施例中，開關SW913可以被配置為輸出第一管道資料PD<1>，開關SW914可以被配置為輸出第四管道資料PD<4>，並且選項信號OPT可以被設置為具有邏輯“高”位準。因此，第二模式資料選擇電路912可以輸出第四管道資料PD<4>作為第八模式資料DC_WRX<8>。
第三模式資料選擇電路913可以包括開關SW915和開關SW916以及反相器IV915、反相器IV916和反相器IV933。開關SW915可以選擇性地輸出第二管道資料PD<2>或第一管道資料PD<1>。開關SW916可以選擇性地輸出第四管道資料PD<4>或第三管道資料PD<3>。如果選項信號OPT具有邏輯“低”位準，則反相器IV915可以反相緩衝開關SW915的輸出信號以輸出開關SW915的輸出信號的反相緩衝信號。如果選項信號OPT具有邏輯“高”位準，則反相器IV916可以反相緩衝開關SW916的輸出信號以輸出開關SW916的輸出信號的反相緩衝信號。反相器933可以反相緩衝反相器IV915或反相器IV916的輸出信號，以輸出反相器IV915或反相器IV916的輸出信號的反相緩衝信號作為第三模式資料DC_WRX<3>。在一個實施例中，開關SW915可以被配置為輸出第一管道資料PD<1>，開關SW916可以被配置為輸出第三管道資料PD<3>，並且選項 信號OPT可以被設置為具有邏輯“高”位準。因此，第三模式資料選擇電路913可以輸出第三管道資料PD<3>作為第三模式資料DC_WRX<3>。
第四模式資料選擇電路914可以包括開關SW917和開關SW918以及反相器IV917、反相器IV918和反相器IV934。開關SW917可以選擇性地輸出第二管道資料PD<2>或第一管道資料PD<1>。開關SW918可以選擇性地輸出第四管道資料PD<4>或第三管道資料PD<3>。如果選項信號OPT具有邏輯“低”位準，則反相器IV917可以反相緩衝開關SW917的輸出信號以輸出開關SW917的輸出信號的反相緩衝信號。如果選項信號OPT具有邏輯“高”位準，則反相器IV918可以反相緩衝開關SW918的輸出信號以輸出開關SW918的輸出信號的反相緩衝信號。反相器934可以反相緩衝反相器IV917或反相器IV918的輸出信號，以輸出反相器IV917或反相器IV918的輸出信號的反相緩衝信號作為第七模式資料DC_WRX<7>。在一個實施例中，開關SW917可以被配置為輸出第一管道資料PD<1>，開關SW918可以被配置為輸出第三管道資料PD<3>，並且選項信號OPT可以被設置為具有邏輯“高”位準。因此，第四模式資料選擇電路914可以輸出第三管道資料PD<3>作為第七模式資料DC_WRX<7>。
第五模式資料選擇電路915可以包括開關SW921和開關SW922以及反相器IV921、反相器IV922和反相器IV935。開關SW921可以選擇性地輸出第四管道資料PD<4>或第三管道資料PD<3>。開關SW922可以選擇性地輸出第二管道資料PD<2>或第一管道資料PD<1>。如果選項信號OPT具有邏輯“低”位準，則反相器IV921可以反相緩衝開關SW921的輸出信號，以輸出開關SW921的輸出信號的反相緩衝信號。如果選項信號OPT具有邏輯“高”位準，則反相器IV922可以反相緩衝開關SW922的輸出信號以輸出開關SW922的輸出 信號的反相緩衝信號。反相器935可以反相緩衝反相器IV921或反相器IV922的輸出信號，以輸出反相器IV921或反相器IV922的輸出信號的反相緩衝信號作為第二模式資料DC_WRX<2>。在一個實施例中，開關SW921可以被配置為輸出第三管道資料PD<3>，開關SW922可以被配置為輸出第二管道資料PD<2>，並且選項信號OPT可以被設置為具有邏輯“高”位準。因此，第五模式資料選擇電路915可以輸出第二管道資料PD<2>作為第二模式資料DC_WRX<2>。
第六模式資料選擇電路916可以包括開關SW923和開關SW924以及反相器IV923、反相器IV924和反相器IV936。開關SW923可以選擇性地輸出第四管道資料PD<4>或第三管道資料PD<3>。開關SW924可以選擇性地輸出第二管道資料PD<2>或第一管道資料PD<1>。如果選項信號OPT具有邏輯“低”位準，則反相器IV923可以反相緩衝開關SW923的輸出信號以輸出開關SW923的輸出信號的反相緩衝信號。如果選項信號OPT具有邏輯“高”位準，則反相器IV924可以反相緩衝開關SW924的輸出信號以輸出開關SW924的輸出信號的反相緩衝信號。反相器936可以反相緩衝反相器IV923或反相器IV924的輸出信號，以輸出反相器IV923或反相器IV924的輸出信號的反相緩衝信號作為第六模式資料DC_WRX<6>。在一個實施例中，開關SW923可以被配置為輸出第三管道資料PD<3>，開關SW924可以被配置為輸出第二管道資料PD<2>，並且選項信號OPT可以被設置為具有邏輯“高”位準。因此，第六模式資料選擇電路916可以輸出第二管道資料PD<2>作為第六模式資料DC_WRX<6>。
第七模式資料選擇電路917可以包括開關SW925和開關SW926以及反相器IV925、反相器IV926和反相器IV937。開關SW925可以選擇性地輸出第四管道資料PD<4>或第三管道資料PD<3>。開關SW926可以選擇性地輸出第 二管道資料PD<2>或第一管道資料PD<1>。如果選項信號OPT具有邏輯“低”位準，則反相器IV925可以反相緩衝開關SW925的輸出信號，以輸出開關SW925的輸出信號的反相緩衝信號。如果選項信號OPT具有邏輯“高”位準，則反相器IV926可以反相緩衝開關SW926的輸出信號以輸出開關SW926的輸出信號的反相緩衝信號。反相器937可以反相緩衝反相器IV925或反相器IV926的輸出信號，以輸出反相器IV925或反相器IV926的輸出信號的反相緩衝信號作為第一模式資料DC_WRX<1>。在一個實施例中，開關SW925可以被配置為輸出第三管道資料PD<3>，開關SW926可以被配置為輸出第一管道資料PD<1>，並且選項信號OPT可以被設置為具有邏輯“高”位準。因此，第七模式資料選擇電路917可以輸出第一管道資料PD<1>作為第一模式資料DC_WRX<1>。
第八模式資料選擇電路918可以包括開關SW927和開關SW928以及反相器IV927、反相器IV928和反相器IV938。開關SW927可以選擇性地輸出第四管道資料PD<4>或第三管道資料PD<3>。開關SW928可以選擇性地輸出第二管道資料PD<2>或第一管道資料PD<1>。如果選項信號OPT具有邏輯“低”位準，則反相器IV927可以反相緩衝開關SW927的輸出信號，以輸出開關SW927的輸出信號的反相緩衝信號。如果選項信號OPT具有邏輯“高”位準，則反相器IV928可以反相緩衝開關SW928的輸出信號以輸出開關SW928的輸出信號的反相緩衝信號。反相器938可以反相緩衝反相器IV927或反相器IV928的輸出信號，以輸出反相器IV927或反相器IV928的輸出信號的反相緩衝信號作為第五模式資料DC_WRX<5>。在一個實施例中，開關SW927可以被配置為輸出第三管道資料PD<3>，開關SW928可以被配置為輸出第一管道資料PD<1>，並 且選項信號OPT可以被設置為具有邏輯“高”位準。因此，第八模式資料選擇電路918可以輸出第一管道資料PD<1>作為第五模式資料DC_WRX<5>。
第九模式資料選擇電路921可以包括開關SW941和開關SW942以及反相器IV941、反相器IV942和反相器IV961。開關SW941可以選擇性地輸出第二管道資料PD<2>或第一管道資料PD<1>。開關SW942可以選擇性地輸出第四管道資料PD<4>或第三管道資料PD<3>。如果選項信號OPT具有邏輯“低”位準，則反相器IV941可以反相緩衝開關SW941的輸出信號，以輸出開關SW941的輸出信號的反相緩衝信號。如果選項信號OPT具有邏輯“高”位準，則反相器IV942可以反相緩衝開關SW942的輸出信號以輸出開關SW942的輸出信號的反相緩衝信號。反相器961可以反相緩衝反相器IV941或反相器IV942的輸出信號，以輸出反相器IV941或反相器IV942的輸出信號的反相緩衝信號作為第十二模式資料DC_WRX<12>。在一個實施例中，開關SW941可以被配置為輸出第一管道資料PD<1>，開關SW942可以被配置為輸出第四管道資料PD<4>，並且選項信號OPT可以被設置為具有邏輯“高”位準。因此，第九模式資料選擇電路921可以輸出第四管道資料PD<4>作為第十二模式資料DC_WRX<12>。
第十模式資料選擇電路922可以包括開關SW943和開關SW944以及反相器IV943、反相器IV944和反相器IV962。開關SW943可以選擇性地輸出第二管道資料PD<2>或第一管道資料PD<1>。開關SW944可以選擇性地輸出第四管道資料PD<4>或第三管道資料PD<3>。如果選項信號OPT具有邏輯“低”位準，則反相器IV943可以反相緩衝開關SW943的輸出信號以輸出開關SW943的輸出信號的反相緩衝信號。如果選項信號OPT具有邏輯“高”位準，則反相器IV944可以反相緩衝開關SW944的輸出信號，以輸出開關SW944的輸出信號 的反相緩衝信號。反相器962可以反相緩衝反相器IV943或反相器IV944的輸出信號，以輸出反相器IV943或反相器IV944的輸出信號的反相緩衝信號作為第十六模式資料DC_WRX<16>。在一個實施例中，開關SW943可以被配置為輸出第一管道資料PD<1>，開關SW944可以被配置為輸出第四管道資料PD<4>，並且選項信號OPT可以被設置為具有邏輯“高”位準。因此，第十模式資料選擇電路922可以輸出第四管道資料PD<4>作為第十六模式資料DC_WRX<16>。
第十一模式資料選擇電路923可以包括開關SW945和開關SW946以及反相器IV945、反相器IV946和反相器IV963。開關SW945可以選擇性地輸出第二管道資料PD<2>或第一管道資料PD<1>。開關SW946可以選擇性地輸出第四管道資料PD<4>或第三管道資料PD<3>。如果選項信號OPT具有邏輯“低”位準，則反相器IV945可以反相緩衝開關SW945的輸出信號，以輸出開關SW945的輸出信號的反相緩衝信號。如果選項信號OPT具有邏輯“高”位準，則反相器IV946可以反相緩衝開關SW946的輸出信號以輸出開關SW946的輸出信號的反相緩衝信號。反相器963可以反相緩衝反相器IV945或反相器IV946的輸出信號，以輸出反相器IV945或反相器IV946的輸出信號的反相緩衝信號作為第十一模式資料DC_WRX<11>。在一個實施例中，開關SW945可以被配置為輸出第一管道資料PD<1>，開關SW946可以被配置為輸出第三管道資料PD<3>，並且選項信號OPT可以被設置為具有邏輯“高”位準。因此，第十一模式資料選擇電路923可以輸出第三管道資料PD<3>作為第十一模式資料DC_WRX<11>。
第十二模式資料選擇電路924可以包括開關SW947和開關SW948以及反相器IV947、反相器IV948和反相器IV964。開關SW947可以選擇性地輸 出第二管道資料PD<2>或第一管道資料PD<1>。開關SW948可以選擇性地輸出第四管道資料PD<4>或第三管道資料PD<3>。如果選項信號OPT具有邏輯“低”位準，則反相器IV947可以反相緩衝開關SW947的輸出信號以輸出開關SW947的輸出信號的反相緩衝信號。如果選項信號OPT具有邏輯“高”位準，則反相器IV948可以反相緩衝開關SW948的輸出信號，以輸出開關SW948的輸出信號的反相緩衝信號。反相器964可以反相緩衝反相器IV947或反相器IV948的輸出信號，以輸出反相器IV947或反相器IV948的輸出信號的反相緩衝信號作為第十五模式資料DC_WRX<15>。在一個實施例中，開關SW947可以被配置為輸出第一管道資料PD<1>，開關SW948可以被配置為輸出第三管道資料PD<3>，並且選項信號OPT可以被設置為具有邏輯“高”位準。因此，第十二模式資料選擇電路924可以輸出第三管道資料PD<3>作為第十五模式資料DC_WRX<15>。
第十三模式資料選擇電路925可以包括開關SW951和開關SW952以及反相器IV951、反相器IV952和反相器IV965。開關SW951可以選擇性地輸出第四管道資料PD<4>或第三管道資料PD<3>。開關SW952可以選擇性地輸出第二管道資料PD<2>或第一管道資料PD<1>。如果選項信號OPT具有邏輯“低”位準，則反相器IV951可以反相緩衝開關SW951的輸出信號，以輸出開關SW951的輸出信號的反相緩衝信號。如果選項信號OPT具有邏輯“高”位準，則反相器IV952可以反相緩衝開關SW952的輸出信號，以輸出開關SW952的輸出信號的反相緩衝信號。反相器965可以反相緩衝反相器IV951或反相器IV952的輸出信號，以輸出反相器IV951或反相器IV952的輸出信號的反相緩衝信號作為第十模式資料DC_WRX<10>。在一個實施例中，開關SW951可以被配 置為輸出第三管道資料PD<3>，開關SW952可以被配置為輸出第二管道資料PD<2>，並且選項信號OPT可以被設置為具有邏輯“高”位準。因此，第十三模式資料選擇電路925可以輸出第二管道資料PD<2>作為第十模式資料DC_WRX<10>。
第十四模式資料選擇電路926可以包括開關SW953和開關SW954以及反相器IV953、反相器IV954和反相器IV966。開關SW953可以選擇性地輸出第四管道資料PD<4>或第三管道資料PD<3>。開關SW954可以選擇性地輸出第二管道資料PD<2>或第一管道資料PD<1>。如果選項信號OPT具有邏輯“低”位準，則反相器IV953可以反相緩衝開關SW953的輸出信號以輸出開關SW953的輸出信號的反相緩衝信號。如果選項信號OPT具有邏輯“高”位準，則反相器IV954可以反相緩衝開關SW954的輸出信號，以輸出開關SW954的輸出信號的反相緩衝信號。反相器966可以反相緩衝反相器IV953或反相器IV954的輸出信號，以輸出反相器IV953或反相器IV954的輸出信號的反相緩衝信號作為第十四模式資料DC_WRX<14>。在一個實施例中，開關SW953可以被配置為輸出第三管道資料PD<3>，開關SW954可以被配置為輸出第二管道資料PD<2>，並且選項信號OPT可以被設置為具有邏輯“高”位準。因此，第十四模式資料選擇電路926可以輸出第二管道資料PD<2>作為第十四模式資料DC_WRX<14>。
第十五模式資料選擇電路927可以包括開關SW955和開關SW956以及反相器IV955、反相器IV956和反相器IV967。開關SW955可以選擇性地輸出第四管道資料PD<4>或第三管道資料PD<3>。開關SW956可以選擇性地輸出第二管道資料PD<2>或第一管道資料PD<1>。如果選項信號OPT具有邏輯 “低”位準，則反相器IV955可以反相緩衝開關SW955的輸出信號以輸出開關SW955的輸出信號的反相緩衝信號。如果選項信號OPT具有邏輯“高”位準，則反相器IV956可以反相緩衝開關SW956的輸出信號以輸出開關SW956的輸出信號的反相緩衝信號。反相器967可以反相緩衝反相器IV955或反相器IV956的輸出信號，以輸出反相器IV955或反相器IV956的輸出信號的反相緩衝信號作為第九模式資料DC_WRX<9>。在一個實施例中，開關SW955可以被配置為輸出第三管道資料PD<3>，開關SW956可以被配置為輸出第一管道資料PD<1>，並且選項信號OPT可以被設置為具有邏輯“高”位準。因此，第十五模式資料選擇電路927可以輸出第一管道資料PD<1>作為第九模式資料DC_WRX<9>。
第十六模式資料選擇電路928可以包括開關SW957和開關SW958以及反相器IV957、反相器IV958和反相器IV968。開關SW957可以選擇性地輸出第四管道資料PD<4>或第三管道資料PD<3>。開關SW958可以選擇性地輸出第二管道資料PD<2>或第一管道資料PD<1>。如果選項信號OPT具有邏輯“低”位準，則反相器IV957可以反相緩衝開關SW957的輸出信號，以輸出開關SW957的輸出信號的反相緩衝信號。如果選項信號OPT具有邏輯“高”位準，則反相器IV958可以反相緩衝開關SW958的輸出信號，以輸出開關SW958的輸出信號的反相緩衝信號。反相器968可以反相緩衝反相器IV957或反相器IV958的輸出信號，以輸出反相器IV957或反相器IV958的輸出信號的反相緩衝信號作為第十三模式資料DC_WRX<13>。在一個實施例中，開關SW957可以被配置為輸出第三管道資料PD<3>，開關SW958可以被配置為輸出第一管道資料PD<1>，並且選項信號OPT可以被設置為具有邏輯“高”位準。因此，第十六 模式資料選擇電路928可以輸出第一管道資料PD<1>作為第十三模式資料DC_WRX<13>。
參見圖13和圖14，圖示了由資料解碼器64依據第一管道資料至第四管道資料PD<1：4>的邏輯位準組合生成的第一模式資料至第十六模式資料DC_WRX<1：16>的各種邏輯位準組合。如果具有圖13中所示的各種邏輯位準組合的第一管道資料至第四管道資料PD<1：4>被輸入至資料解碼器64，可以生成具有圖14中所示的各種邏輯位準組合的第一模式資料至第十六模式資料DC_WRX<1：16>。
再次參見圖13和圖14，第一模式資料DC_WRX<1>、第五模式資料DC_WRX<5>、第九模式資料DC_WRX<9>和第十三模式資料DC_WRX<13>中的每一個可以被設置為具有與第一管道資料PD<1>相同的邏輯位準。第二模式資料DC_WRX<2>、第六模式資料DC_WRX<6>、第十模式資料DC_WRX<10>和第十四模式資料DC_WRX<14>中的每一個可以被設置為具有與第二管道資料PD<2>相同的邏輯位準。第三模式資料DC_WRX<3>、第七模式資料DC_WRX<7>、第十一模式資料DC_WRX<11>和第十五模式資料DC_WRX<15>中的每一個可以被設置為具有與第三管道資料PD<3>相同的邏輯位準。第四模式資料DC_WRX<4>、第八模式資料DC_WRX<8>、第十二模式資料DC_WRX<12>和第十六模式資料DC_WRX<16>中的每一個可以被設置為具有與第四管道資料PD<4>相同的邏輯位準。
下面將參照圖15和圖16來描述半導體裝置1的操作。在圖15和圖16中，參照時脈信號CLK圖示了半導體裝置1的操作。
參見圖15，可以結合如下的示例來描述半導體裝置1的操作，其中，用於生成模式信號CAS_WRX的第一命令、具有第一邏輯位準組合“X”的第一圖案資料至第四圖案資料DC<1：4>以及第一寫入命令WR經由第一外部信號至第L外部信號CA<1：L>輸入至半導體裝置1，此後，用於生成模式信號CAS_WRX的第二命令、具有第二邏輯位準組合“Y”的第一圖案資料至第四圖案資料DC<1：4>以及第二寫入命令WR經由第一外部信號至第L外部信號CA<1：L>輸入至半導體裝置1。
如圖15中所示，模式信號CAS_WRX和延遲模式命令CASFD可以透過用於生成模式信號CAS_WRX的命令順序地生成，並且模式輸出控制信號WRX_EN可以與生成模式信號CAS_WRX和延遲模式命令CASFD二者的時間點同步地被致能為具有邏輯“高”位準。寫入信號EWT可以由寫入命令WR生成。可以透過將模式輸出控制信號WRX_EN延遲根據寫入等待時間設置的延遲時間來生成延遲模式輸出控制信號WRX_END，並且可以透過將寫入信號EWT延遲根據寫入等待時間設置的延遲時間來生成寫入標誌WTTF。在延遲模式輸出控制信號WRX_END被致能為具有邏輯“高”位準並且生成寫入標誌WTTF時，可以輸出第一模式資料至第十六模式資料DC_WRX<1：16>。由第一寫入命令WR輸出的第一模式資料至第十六模式資料DC_WRX<1：16>可以透過將具有第一邏輯位準組合“X”的第一圖案資料至第四圖案資料DC<1：4>解碼來生成，並且由第二寫入命令WR輸出的第一模式資料至第十六模式資料DC_WRX<1：16>可以透過將具有第二邏輯位準組合“Y”的第一圖案資料至第四圖案資料DC<1：4>解碼來生成。
如上所述，根據一個實施例的半導體裝置1可以在將寫入命令WR輸入至半導體裝置1之前接收並閂鎖具有預定邏輯位準組合的圖案資料DC<1：4>，並且可以接收和閂鎖具有另一預定邏輯位準組合的圖案資料DC<1：4>，以在寫入命令WR輸入至半導體裝置1之後由寫入等待時間設置的時段期間執行單獨的寫入操作。也就是說，半導體裝置1可以執行對於圖案資料的各種邏輯位準組合的多個寫入操作。
例如，當半導體裝置1進入輸入具有第一邏輯組合的圖案資料DC<1：4>的第一圖案輸入模式時，閂鎖資料生成電路(圖1的13)可以從具有第一邏輯組合的圖案資料DC<1：4>中生成具有第一邏輯組合的閂鎖資料LC<1：4>。在第一圖案輸入模式下，當經由外部信號CA<1：L>輸入第一寫入命令WR時，行路徑電路(圖1的15)可以將具有第一邏輯組合的閂鎖資料LC<1：4>儲存至行路徑電路(圖1中的15)的管道閂鎖器(圖8的63)中。當半導體裝置1進入第二圖案輸入模式時，閂鎖資料生成電路(圖1中的13)可以從具有第二邏輯組合的圖案資料DC<1：4>中生成具有第二邏輯組合的閂鎖資料LC<1：4>，在所述第二圖案輸入模式下，在輸入第一寫入命令WR之後與寫入等待時間相對應的時段期間輸入具有第二邏輯組合的圖案資料DC<1：4>。行路徑電路(圖1的15)可以從輸入第一寫入命令WR的時間點開始經過寫入等待時間之後，基於第一邏輯組合輸出具有儲存在管道閂鎖器(圖8的63)中的第一邏輯組合的閂鎖資料LC<1：4>作為第一管道資料至第四管道資料(圖8的PD<1：4>)。然後，行路徑電路(圖1的15)可以基於第一邏輯組合將第一管道資料至第四管道資料(圖8的PD<1：4>)解碼，以基於第一邏輯組合生成模式資料DC_WRX<1：16>。在由閂鎖資料生成電路(圖1的13)生成具有第二邏輯組 合的閂鎖資料LC<1：4>之後，行路徑電路(圖1的15)可以在經由外部信號CA<1：L>輸入第二寫入命令WR時將具有第二邏輯組合的閂鎖資料LC<1：4>儲存至行路徑電路(圖1的15)的管道閂鎖器(圖8的63)中。在從輸入第二寫入命令WR的時間點開始經過寫入等待時間之後，行路徑電路(圖1的15)可以基於第二邏輯組合輸出具有儲存在管道閂鎖器(圖8中的63)中的第二邏輯組合的閂鎖資料LC<1：4>作為第一管道資料至第四管道資料(圖8的PD<1：4>)。然後，行路徑電路(圖1的15)可以基於第二邏輯組合將第一管道資料至第四管道資料(圖8的PD<1：4>)解碼，以基於第二邏輯組合生成模式資料DC_WRX<1：16>。
參見圖16，可以結合如下示例來描述半導體裝置1的操作：用於生成模式信號CAS_WRX的命令、具有第三邏輯位準組合“Z”的第一圖案資料至第四圖案資料DC<1：4>以及第一寫入命令WR經由第一外部信號至第L外部信號CA<1：L>輸入至半導體裝置1，此後，在輸入第一寫入命令WR之後，第二寫入命令WR經由第一外部信號至第L外部信號CA<1：L>輸入至半導體裝置1。
如圖16中所示，模式信號CAS_WRX和延遲模式命令CASFD可以透過用於生成模式信號CAS_WRX的命令順序地生成，並且模式輸出控制信號WRX_EN可以與生成模式信號CAS_WRX和延遲模式命令CASFD二者的時間點同步地被致能為具有邏輯“高”位準。寫入信號EWT可以由寫入命令WR生成。可以透過將模式輸出控制信號WRX_EN延遲根據寫入等待時間設置的延遲時間來生成延遲模式輸出控制信號WRX_END，並且可以透過將寫入信號EWT延遲根據寫入等待時間設置的延遲時間來生成寫入標誌WTTF。在延遲模式輸出控制信號WRX_END被致能為具有邏輯“高”位準並且生成寫入標誌WTTF 時，可以輸出第一模式資料至第十六模式資料DC_WRX<1：16>。由第一寫入命令WR輸出的第一模式資料至第十六模式資料DC_WRX<1：16>可以透過將具有第三邏輯位準組合“Z”的第一圖案資料至第四圖案資料DC<1：4>解碼來生成，並且由第二寫入命令WR輸出的第一模式資料至第十六模式資料DC_WRX<1：16>也可以透過將具有第三邏輯位準組合“Z”的第一圖案資料至第四圖案資料DC<1：4>解碼來生成。
如上所述，根據一個實施例的半導體裝置1可以在將寫入命令WR輸入至半導體裝置1之前接收並閂鎖具有預定邏輯位準組合的圖案資料DC<1：4>，並且可以在閂鎖圖案資料DC<1：4>之後順序地接收多個寫入命令WR。因此，即使沒有接收任何附加的圖案資料，半導體裝置1也可以執行與被閂鎖的圖案資料DC<1：4>相對應的多個寫入操作。因此，可以降低半導體裝置1的功耗。
例如，當半導體裝置1進入第一圖案輸入模式(其中輸入了具有第一邏輯組合的圖案資料DC<1：4>)時，閂鎖資料生成電路(圖1的13)可以從具有第一邏輯組合的圖案資料DC<1：4>中生成具有第一邏輯組合的閂鎖資料LC<1：4>。在第一圖案輸入模式下，當經由外部信號CA<1：L>輸入第一寫入命令WR時，行路徑電路(圖1的15)可以將具有第一邏輯組合的閂鎖資料LC<1：4>儲存到行路徑電路(圖1的15)的管道閂鎖器(圖8的63)中。行路徑電路(圖1的15)可以在從輸入第一寫入命令WR的時間點開始經過寫入等待時間之後輸出儲存在管道閂鎖器(圖8的63)中的具有第一邏輯組合的閂鎖資料LC<1：4>作為第一管道資料至第四管道資料(圖8的PD<1：4>)。然後，行路徑電路(圖1的15)可以將第一管道資料至第四管道資料(圖8的PD<1：4>)解 碼，以基於第一邏輯組合生成模式資料DC_WRX<1：16>。在輸入第一寫入命令WR之後與寫入等待時間相對應的時段期間經由外部信號CA<1：L>輸入第二寫入命令WR時，行路徑電路(圖1的15)可以將具有第一邏輯組合的閂鎖資料LC<1：4>儲存至行路徑電路(圖1中的15)的管道閂鎖器(圖8的63)中。在從輸入第二寫入命令WR的時間點開始經過寫入等待時間之後，行路徑電路(圖1中的15)可以輸出儲存在管道閂鎖器(圖8中的63)中的具有第一邏輯組合的閂鎖資料LC<1：4>作為第一管道資料至第四管道資料(圖8的PD<1：4>)。然後，行路徑電路(圖1的15)可以將第一管道資料至第四管道資料(圖8的PD<1：4>)解碼，以基於第一邏輯組合第二次生成模式資料DC_WRX<1：16>。
參照圖1所述的半導體裝置1可以應用於包括儲存系統、圖形系統、計算系統、移動系統等的電子系統。例如，如圖17中所示，根據一個實施例的電子系統1000可以包括：資料儲存電路1001、儲存記憶體控制器1002、儲存緩衝記憶體1003和輸入/輸出(I/O)介面1004。
根據從儲存記憶體控制器1002輸出的控制信號，資料儲存電路1001可以儲存從儲存記憶體控制器1002輸出的資料，或者可以讀取儲存的資料並且將其輸出至儲存記憶體控制器1002。資料儲存電路1001可以包括圖1中所示的半導體裝置1。此外，資料儲存電路1001可以包括非儲存揮發性記憶體，即使在非儲存揮發性記憶體的電源被中斷時也能夠保持其儲存的資料。非儲存揮發性記憶體可以是諸如或非型快閃儲存記憶體(NOR-type flash memory)或與非型快閃儲存記憶體(NAND-type flash memory)的快閃儲存記憶體、相變隨機存取儲存記憶體(phase change random access memory,PRAM)、電阻式隨機存取儲存記憶體(resistive random access memory,RRAM)、自旋轉移力矩 隨機存取儲存記憶體(spin transfer torque random access memory,STTRAM)、磁性隨機存取儲存記憶體(magnetic random access memory,MRAM)等。
儲存記憶體控制器1002可以經由I/O介面1004接收從外部設備(例如，主機設備)輸出的命令，並且可以將從主機設備輸出的命令解碼，以控制用於將資料輸入至資料儲存電路1001或儲存緩衝記憶體1003的操作或用於輸出儲存在資料儲存電路1001或儲存緩衝記憶體1003中的資料的操作。儘管圖17圖示了具有單個塊的儲存記憶體控制器1002，儲存記憶體控制器1002可以包括用於控制資料儲存電路1001的一個控制器和用於控制由儲存揮發性記憶體組成的儲存緩衝記憶體1003的另一個控制器。
儲存緩衝記憶體1003可以暫時地儲存要由儲存記憶體控制器1002處理的資料。也就是說，儲存緩衝記憶體1003可以暫時地儲存從資料儲存電路1001輸出或輸入到資料儲存電路1001的儲存資料。緩衝記憶體1003可以根據控制信號儲存從儲存記憶體控制器1002輸出的儲存資料。緩衝記憶體1003可以讀取儲存的資料並且將其輸出至儲存記憶體控制器1002。儲存緩衝記憶體1003可以包括儲存揮發性記憶體，諸如動態隨機存取儲存記憶體(DRAM)、移動DRAM或靜態隨機存取儲存記憶體(SRAM)。
I/O介面1004可以將儲存記憶體控制器1002物理地和電氣地連接至外部設備(即，主機)。因此，儲存記憶體控制器1002可以經由I/O介面1004接收從外部設備(即，主機)提供的控制信號和資料，並且可以將從儲存記憶體控制器1002輸出的資料經由I/O介面1004輸出至外部設備(即，主機)。也就是說，電子系統1000可以經由I/O介面1004與主機通信。I/O介面1004可以包括各種介面協定中的任意一種，例如通用序列匯流排(universal serial bus, USB)、多媒體卡(multi-media card,MMC)、周邊元件連接(peripheral component interconnect-express,PCI-E)、串列附接SCSI(serial attached SCSI,SAS)、串列AT附接(serial AT attachment,SATA)、並行AT附接(parallel AT attachment,PATA)、小型電腦系統介面(small computer system interface,SCSI)、增強型小型裝置介面(enhanced small device interface,ESDI)和集成驅動電子設備(integrated drive electronics,IDE)。
電子系統1000可以用作主機或外部儲存存放裝置的儲存裝置次要存放裝置件。電子系統1000可以包括：固態硬碟(solid state disk SSD)、USB儲存記憶體、安全數位(secure digital,SD)卡、迷你安全數位(mini secure digital,mSD)卡、微型安全數位(micro secure digital,microSD)卡、安全數位高容量(secure digital high capacity,SDHC)卡、記憶棒卡、智慧媒體(smart media,SM)卡、多媒體卡(multi-media card,MMC)、嵌入式多媒體卡(embedded multi-media card,eMMC)、緊湊型快閃記憶體(compact flash,CF)卡等。
1:半導體裝置
11:內部時脈生成電路
12:模式控制電路
13:閂鎖資料生成電路
14:行控制電路
15:行路徑電路
16:核心電路
AYP_BG:儲存體組位址
CA:外部信號
CAS_WRXD:延遲模式信號
CLK:時脈信號
CLKf:第二內部時脈信號
CLKr:第一內部時脈信號
CS:晶片選擇信號
DC_WRX:模式資料
LC:閂鎖數據
WRX_END:延遲模式輸出控制信號
WTTAYP:行控制脈衝
WTTF:寫入標誌

Claims (21)

  1. 一種半導體裝置，其包括：閂鎖資料生成電路，其被配置為：當所述半導體裝置進入圖案輸入模式時，從外部信號中提取圖案資料並且從提取的圖案資料中生成閂鎖的資料；以及行路徑電路，其被配置為：在所述圖案輸入模式下，當輸入寫入命令時儲存所述閂鎖的資料，並且被配置為：在從輸入所述寫入命令的時間點開始經過寫入等待時間之後從儲存在所述行路徑電路中的所述閂鎖的資料中生成模式資料。
  2. 如請求項1所述的半導體裝置，其中，所述閂鎖資料生成電路被配置為與內部時脈信號同步地閂鎖所述外部信號以提取所述圖案資料，並且被配置為與延遲模式信號同步地閂鎖所述圖案資料以生成所述閂鎖的資料。
  3. 如請求項2所述的半導體裝置，其中，在所述圖案輸入模式下，透過將與所述內部時脈信號同步輸入的所述外部信號解碼來生成所述延遲模式信號。
  4. 如請求項2所述的半導體裝置，還包括：模式進入控制電路，其被配置為回應於晶片選擇信號和所述內部時脈信號從所述外部信號中生成用於將所述半導體裝置置於所述圖案輸入模式的模式信號；以及模式信號延遲電路，其被配置為延遲所述模式信號以生成所述延遲模式信號。
  5. 如請求項1所述的半導體裝置，其中，所述行路徑電路被配置為響應於延遲模式信號而儲存所述閂鎖的資料，並且被配置為回應於延遲模式輸出控制信號和寫入標誌而輸出儲存在所述行路徑電路中的所述閂鎖的資料。
  6. 如請求項5所述的半導體裝置，其中，所述延遲模式信號在所述圖案輸入模式下生成；以及其中，在從輸入所述寫入命令的時間點開始經過所述寫入等待時間之後，生成所述延遲模式輸出控制信號和所述寫入標誌。
  7. 如請求項1所述的半導體裝置，其中，所述行路徑電路包括：管道閂鎖器，其被配置為回應於管道輸入信號而儲存所述閂鎖的資料，所述管道輸入信號在生成延遲模式信號時被計數，並且所述管道閂鎖器被配置為回應於管道輸出信號而輸出儲存在所述管道閂鎖器中的所述閂鎖的資料作為管道資料，所述管道輸出信號在生成延遲模式輸出控制信號和寫入標誌時被計數；以及資料解碼器，其被配置為將所述管道資料解碼以生成所述模式資料。
  8. 如請求項7所述的半導體裝置，其中，所述資料解碼器被配置為包括多個開關，並且被配置為從所述管道資料中生成所述模式資料，回應於選項信號，所述管道資料被從所述多個開關中選擇性地輸出。
  9. 如請求項8所述的半導體裝置，其中，根據包括在所述半導體裝置中的熔絲的電開路/短路狀態來確定所述選項信號的邏輯位準。
  10. 如請求項1所述的半導體裝置，其中，在輸入所述寫入命令之後所述寫入等待時間期間所述閂鎖資料生成電路重新進入所述圖案輸入模式，以從所述外部信號中生成所述閂鎖的資料。
  11. 如請求項1所述的半導體裝置，其中，在輸入所述寫入命令之後所述寫入等待時間期間所述行路徑電路接收寫入標誌和延遲模式輸出控制信號，以生成所述模式資料。
  12. 一種半導體裝置，其包括：閂鎖資料生成電路，其被配置為當所述半導體裝置進入第一圖案輸入模式時從第一模式資料中生成第一閂鎖的資料，在所述第一圖案輸入模式下輸入具有第一邏輯位準組合的第一圖案資料；以及行路徑電路，其被配置為在所述第一圖案輸入模式下輸入第一寫入命令時儲存所述第一閂鎖的資料，並且被配置為在從輸入所述第一寫入命令的時間點開始經過寫入等待時間之後從儲存在所述行路徑電路中的所述第一閂鎖的資料中生成第一模式資料。
  13. 如請求項12所述的半導體裝置，其中，所述行路徑電路被配置為在輸入所述第一寫入命令之後與所述寫入等待時間相對應的時段期間輸入第二寫入命令時儲存所述第一閂鎖的資料，並且被配置為在從輸入所述第二寫入命令的時間點開始經過所述寫入等待時間之後從儲存在所述行路徑電路中的所述第一閂鎖的資料中生成第二模式資料。
  14. 如請求項12所述的半導體裝置，其中，所述閂鎖資料生成電路被配置為當所述半導體裝置進入第二圖案輸入模式時從第二圖案資料中生成第二閂鎖的資料，在所述第二圖案輸入模式下，在輸入所述第一寫入命令之後與所述寫入等待時間相對應的時段期間輸入具有第二邏輯位準組合的所述第二圖案資料。
  15. 如請求項14所述的半導體裝置，其中，所述行路徑電路被配置為在生成所述第二閂鎖的資料之後輸入第二寫入命令時儲存所述第二閂鎖的資 料，並且被配置為在從輸入所述第二寫入命令的時間點開始經過所述寫入等待時間之後從儲存在所述行路徑電路中的所述第二閂鎖的資料中生成第二模式資料。
  16. 如請求項12所述的半導體裝置，其中，所述閂鎖資料生成電路被配置為與內部時脈信號同步地閂鎖外部信號以生成所述第一圖案資料，並且被配置為與延遲模式信號同步地閂鎖所述第一圖案資料以生成所述第一閂鎖的資料。
  17. 如請求項12所述的半導體裝置，其中，所述行路徑電路被配置為響應於延遲模式信號而儲存所述第一閂鎖的資料，並且被配置為回應於延遲模式輸出控制信號和寫入標誌而輸出儲存在所述行路徑電路中的所述第一閂鎖的資料。
  18. 如請求項12所述的半導體裝置，其中，所述行路徑電路包括：管道閂鎖器，其被配置為回應於管道輸入信號儲存所述第一閂鎖的資料，所述管道輸入信號在生成延遲模式信號時被計數，並且所述管道閂鎖器被配置為回應於管道輸出而輸出儲存在所述管道閂鎖器中的所述第一閂鎖的資料作為管道資料，管道輸出信號在生成延遲模式輸出控制信號和寫入標誌時被計數；以及資料解碼器，其被配置為將所述管道資料解碼以生成所述第一模式資料。
  19. 如請求項18所述的半導體裝置，其中，所述資料解碼器被配置為包括多個開關且被配置為從所述管道資料中生成所述第一模式資料，回應於選項信號，所述管道資料被從所述多個開關中選擇性地輸出。
  20. 如請求項19所述的半導體裝置，其中，根據包括在所述半導體裝置中的熔絲的電開路/短路狀態來確定所述選項信號的邏輯位準。
  21. 一種半導體裝置，其包括：閂鎖資料生成電路，其被配置為：當所述半導體裝置進入圖案輸入模式時，從外部信號中提取圖案資料並且從提取的圖案資料中生成閂鎖的資料；以及行路徑電路，其被配置為在所述圖案輸入模式下輸入第一寫入命令時儲存所述閂鎖的資料，並且被配置為在從輸入所述第一寫入命令的時間點開始經過寫入等待時間之後從儲存在所述行路徑電路中的所述閂鎖的資料中生成第一模式資料，其中，所述行路徑電路在輸入所述第一寫入命令之後與所述寫入等待時間相對應的時段期間輸入第二寫入命令時儲存所述閂鎖的資料，並且在從輸入所述第二寫入命令的時間點開始經過所述寫入等待時間之後從儲存在所述行路徑電路中的所述閂鎖的資料中生成第二模式資料。
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