CN110729001B - 半导体器件 - Google Patents

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Abstract

半导体器件包括锁存数据生成电路和列路径电路。当半导体器件进入图案输入模式时，锁存数据生成电路从外部信号中提取图案数据并且从提取的图案数据中生成锁存的数据。列路径电路在图案输入模式下输入写入命令时存储锁存的数据，并且在从输入写入命令的时间点开始经过写入等待时间之后，从存储在列路径电路中的锁存的数据生成模式数据。

Description

半导体器件
相关申请的交叉引用
本申请要求于2018年7月16日提交的申请号为10-2018-0082453的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明的各种实施例总体而言涉及执行列操作的半导体器件。
背景技术
通常，诸如动态随机存取存储(DRAM)器件的半导体器件可以包括由通过地址选择的单元阵列组成的多个存储体组。每个存储体组可以实现为包括多个存储体。半导体器件可以选择多个存储体组中的任意一个，并且可以执行列操作，用于经由输入/输出(I/O)线输出存储在包括在选中的存储体组的单元阵列中的数据。
发明内容
根据一个实施例，一种半导体器件包括锁存数据生成电路和列路径电路。当所述半导体器件进入图案输入模式时，所述锁存数据生成电路从外部信号中提取图案数据并且从提取的图案数据中生成锁存的数据。所述列路径电路在图案输入模式下输入写入命令时存储所述锁存的数据，并且在从输入所述写入命令的时间点开始经过写入等待时间之后，从存储在所述列路径电路中的所述锁存的数据中生成模式数据。
根据一个实施例，一种半导体器件包括锁存数据生成电路和列路径电路。当所述半导体器件进入第一图案输入模式时，所述锁存数据生成电路从第一图案数据中生成第一锁存的数据，在所述第一图案输入模式中输入具有第一逻辑电平组合的所述第一图案数据。所述列路径电路在所述第一图案输入模式下输入所述第一写入命令时存储所述第一锁存的数据，并且从输入所述第一写入命令的时间点开始经过写入等待时间之后，从存储在所述列路径电路中的第一锁存的数据中生成第一模式数据。
根据一个实施例，一种半导体器件包括锁存数据生成电路和列路径电路。当所述半导体器件进入图案输入模式时，所述锁存数据生成电路从外部信号中提取图案数据，并且从提取的图案数据中生成锁存的数据。所述列路径电路在所述图案输入模式下输入第一写入命令时存储所述锁存的数据，并且在从输入所述第一写入命令的时间点开始经过写入等待时间之后，从存储在所述列路径电路中的所述锁存的数据中生成第一模式数据。所述列路径电路在输入所述第一写入命令之后与所述写入等待时间相对应的时段期间输入第二写入命令时存储所述锁存的数据，并且在从输入所述第二写入命令的时间点开始经过所述写入等待时间之后，从存储在所述列路径电路中的所述锁存的数据中生成第二模式数据。
附图说明
图1是图示了根据本公开的一个实施例的半导体器件的配置的框图。
图2是图示了包括在图1的半导体器件中的内部时钟生成电路的操作的时序图。
图3是图示了包括在图1的半导体器件中的模式控制电路的配置的框图。
图4是图示了包括在图1的半导体器件中的锁存数据生成电路的配置的框图。
图5是图示了图3中所示的模式控制电路的操作和图4中所示的锁存数据生成电路的操作的图表。
图6是图示了包括在图1的半导体器件中的列控制电路的配置的框图。
图7是图示了包括在图1的半导体器件中的列路径电路的配置的框图。
图8是图示了包括在图7的列路径电路中的模式数据生成电路的配置的框图。
图9是图示了包括在图8的模式数据生成电路中的管道锁存器的配置的框图。
图10是图示了包括在图9的管道锁存器中的第一管道数据生成电路的配置的电路图。
图11和图12是图示了包括在图8的模式数据生成电路中的数据解码器的配置的电路图。
图13和图14是图示了图11和图12中所示的数据解码器的操作的图表。
图15和图16是图示了图1中所示的半导体器件的操作的时序图。
图17是图示了利用图1中所示的半导体器件的电子系统的配置的框图。
具体实施方式
在下文中将参照所附附图来描述本公开的各种实施例。然而，本文中所述的实施例仅用于说明性目的，并非旨在制本公开的范围。
如图1中所示，根据一个实施例的半导体器件1可以包括：内部时钟生成电路11、模式控制电路12、锁存数据生成电路13、列控制电路14、列路径电路15和核心电路16。
内部时钟生成电路11可以从时钟信号CLK中生成第一内部时钟信号CLKr和第二内部时钟信号CLKf。内部时钟生成电路11可以缓冲时钟信号CLK以生成第一内部时钟信号CLKr，并且可以反相缓冲时钟信号CLK以生成第二内部时钟信号CLKf。第一内部时钟信号CLKr可以被生成为具有与时钟信号CLK相同的相位，并且第二内部时钟信号CLKf可以被生成为具有与时钟信号CLK相反的相位。随后将参照图2描述内部时钟生成电路11的操作。
模式控制电路12可以响应于第一内部时钟信号CLKr、第二内部时钟信号CLKf和芯片选择信号CS而从第一内部信号至第五内部信号CA<1:5>中生成延迟模式信号CAS_WRXD和延迟模式输出控制信号WRX_END。外部信号可以包括命令和地址。模式控制电路12可以将与芯片选择信号CS和第一内部时钟信号CLKr同步输入的第一外部信号至第四外部信号CA<1:4>解码，以生成解码的命令(图3的CASd)，并且可以与第二内部时钟信号CLKf同步地锁存解码的命令(图3的CASd)，以生成用于将半导体器件1置于包括图案输入模式的各种模式下的模式命令(图3的CASF)。在图案输入模式下，通过将第一锁存数据至第四锁存数据LC<1:4>解码而生成的第一模式数据至第十六模式数据DC_WRX<1:16>可以存储在核心电路16中。当生成模式命令(图3的CASF)时，模式控制电路12可以根据与第二内部时钟信号CLKf同步输入的第五外部信号CA<5>的逻辑电平而生成用于将半导体器件1置于图案输入模式下的模式信号(图3的CAS_WRX)。模式控制电路12可以延迟模式信号(图3的CAS_WRX)以生成延迟模式信号CAS_WRXD。延迟模式信号CAS_WRXD可以被生成为将第一锁存数据至第四锁存数据LC<1:4>锁存在列路径电路15中包括的管道锁存器(图8中的63)中。如果生成模式命令(图3的CASF)和模式信号(图3的CAS_WRX)，则模式控制电路12可以生成模式输出控制信号(图3的WRX_EN)。模式控制电路12可以将模式输出控制信号(图3的WRX_EN)移位写入等待时间(write latency)，以生成延迟模式输出控制信号WRX_END。可以生成延迟模式输出控制信号WRX_END以输出由管道锁存器(图8的63)锁存的第一锁存数据至第四锁存数据LC<1:4>。芯片选择信号CS可以被生成为具有预定的逻辑电平，以选择包括半导体器件1的芯片。根据实施例，用于生成延迟模式信号CAS_WRXD和延迟模式输出控制信号WRX_END的外部信号中包括的比特数可以设置为不同。随后将参照图4和图5来描述模式控制电路12的操作。
锁存数据生成电路13可以响应于第二内部时钟信号CLKf和延迟模式信号CAS_WRXD而从第一外部信号至第四外部信号CA<1:4>中生成第一锁存数据至第四锁存数据LC<1:4>。锁存数据生成电路13可以生成在图案输入模式下使用的第一锁存数据至第四锁存数据LC<1:4>。锁存数据生成电路13可以与第二内部时钟信号CLKf同步地接收第一外部信号至第四外部信号CA<1:4>，并且可以与延迟模式信号CAS_WRXD同步地锁存第一外部信号至第四外部信号CA<1:4>以生成第一锁存数据至第四锁存数据LC<1:4>。可以根据实施例将包括在输入到锁存数据生成电路13的外部信号中的比特位数和包括在由锁存数据生成电路13生成的锁存数据中的比特位数设置为不同。随后将参照图4和图5来描述锁存数据生成电路13的配置和操作。
如果包括在外部信号中的比特位数为“L”(其中，“L”表示自然数)，则列控制电路14可以响应于第一内部时钟信号CLKr和第二内部时钟信号CLKf而从第一外部信号至第L外部信号CA<1:L>中生成写入标志WTTF和列控制脉冲WTTAYP。列控制电路14可以根据响应于第一内部时钟信号CLKr和第二内部时钟信号CLKf输入的第一外部信号至第L外部信号CA<1:L>的逻辑电平组合，生成用于执行写入操作的写入信号(图6的EWT)。列控制电路14可以延迟写入信号(图6的EWT)以生成写入标志WTTF和列控制脉冲WTTAYP。列控制电路14可以将写入信号(图6的EWT)延迟与写入延迟相对应的时段，以生成写入标志WTTF和列控制脉冲WTTAYP。可以根据实施例将用于在列控制电路14中生成写入标志WTTF和列控制脉冲WTTAYP的写入信号(图6的EWT)的延迟时间设置为不同。可以根据实施例将用于生成写入标志WTTF和列控制脉冲WTTAYP的外部信号中包括的比特位数设置为不同。随后将参照图6来描述列控制电路14的配置和操作。
列路径电路15可以响应于延迟模式信号CAS_WRXD、延迟模式输出控制信号WRX_END和写入标志WTTF而从第一锁存数据至第四锁存数据LC<1:4>中生成第一模式数据至第十六模式数据DC_WRX<1:16>。列路径电路15可以响应于延迟模式信号CAS_WRXD而将第一锁存数据至第四锁存数据LC<1:4>存储至列路径电路15的管道锁存器(图8的63)中。在一个实施例中，在图案输入模式下，当经由外部信号CA<1:L>输入写入命令(图16的WR)时，列路径电路15可以将第一锁存数据至第四锁存数据LC<1:4>存储到列路径电路15的管道锁存器(图8的63)中。列路径电路15可以响应于延迟模式输出控制信号WRX_END和写入标志WTTF而输出存储在管道锁存器(图8的63)中的第一锁存数据至第四锁存数据LC<1:4>作为第一管道数据至第四管道数据(图8中的PD<1:4>)。在一个实施例中，在从经由外部信号CA<1:L>输入写入命令(图16的WR)的时间点开始经过写入等待时间之后，列路径电路15可以输出存储在管道锁存器(图8的63)中的第一锁存数据至第四锁存数据LC<1:4>作为第一管道数据至第四管道数据(图8的PD<1:4>)。列路径电路15可以将第一管道数据至第四管道数据(图8的PD<1:4>)解码以生成第一模式数据至第十六模式数据DC_WRX<1:16>。可以根据实施例将包括在锁存数据中的比特位数和包括在模式数据中的比特位数设置为不同。如果生成了写入标志WTTF和列控制脉冲WTTAYP，则列路径电路15可以响应于第一内部时钟信号CLKr和第二内部时钟信号CLKf而从第一外部信号至第L外部信号CA<1:L>中生成第一列存储体组地址至第M列存储体组地址AYP_BG<1:M>。在图案输入模式下，第一列存储体组地址至第M列存储体组地址AYP_BG<1:M>可以具有用于选择单元阵列的逻辑电平组合，所述单元阵列包括在存储有第一模式数据至第十六模式数据DC_WRX<1:16>的核心电路16中。第一列存储体组地址至第M列存储体组地址AYP_BG<1:M>可以包括关于包括在核心电路16中的存储体组、存储体和列路径的信息。可以根据实施例将包括在第一列存储体组地址至第M列存储体组地址AYP_BG<1:M>中的比特位数“M”设置为不同。随后将参照图7至图14来描述列路径电路15的配置和操作。
参见图2，图示了在内部时钟生成电路11中从时钟信号CLK生成第一内部时钟信号CLKr和第二内部时钟信号CLKf。第一内部时钟信号CLKr可以被生成为具有与时钟信号CLK相同的相位，并且第二内部时钟信号CLKf可以被生成为具有与时钟信号CLK相反的相位。
如图3中所示，模式控制电路12可以包括：模式进入控制电路21、模式信号延迟电路22和模式输出控制电路23。
模式进入控制电路21可以包括：模式命令生成电路211、命令/地址锁存电路212和模式信号生成电路213。模式命令生成电路211可以包括模式命令解码器215和模式命令输出电路216。模式命令解码器215可以将与芯片选择信号CS和第一内部时钟信号CLKr同步输入的第一外部信号至第四外部信号CA<1:4>解码，以生成解码的命令CASd。如果在芯片选择信号CS具有逻辑“高”电平的同时将具有预定逻辑电平组合的第一外部信号至第四外部信号CA<1:4>与第一内部时钟信号CLKr的上升沿同步地输入至模式命令解码器215，则模式命令解码器215可以生成解码的命令CASd。模式命令输出电路216可以与第二内部时钟信号CLKf的上升沿同步地锁存解码的命令CASd，并且可以从解码的命令CASd的锁存命令中生成模式命令CASF。可以利用D触发器来实现模式命令输出电路216。命令/地址锁存电路212可以响应于第二内部时钟信号CLKf而从第五外部信号CA<5>中生成锁存的外部信号CAf<5>。命令/地址锁存电路212可以与第二内部时钟信号CLKf的上升沿同步地锁存第五外部信号CA<5>，并且可以输出第五外部信号CA<5>的锁存信号作为锁存的外部信号CAf<5>。如果具有逻辑“高”电平的第五外部信号CA<5>与第二内部时钟信号CLKf的上升沿同步地被输入至命令/地址锁存电路212，则命令/地址锁存电路212可以生成具有逻辑“高”电平的锁存外部信号CAf<5>。可以利用D触发器来实现命令/地址锁存电路212。模式信号生成电路213可以包括与门AND12，其执行锁存的外部信号CAf<5>和模式命令CASF的逻辑与操作，以生成模式信号CAS_WRX。如果锁存的外部信号CAf<5>和模式命令CASF都具有逻辑“高”电平，则模式信号生成电路213可以生成具有逻辑“高”电平的模式信号CAS_WRX。
如果在芯片选择信号CS具有逻辑“高”电平的同时将具有预定逻辑电平组合的第一外部信号至第四外部信号CA<1:4>与第一内部时钟信号CLKr的上升沿同步地被输入至模式进入控制电路21，则模式进入控制电路21可以生成用于进入包括图案输入模式的各种模式的模式命令CASF。如果在生成模式命令CASF的同时将具有逻辑“高”电平的第五外部信号CA<5>与第二内部时钟信号CLKf同步地输入至模式进入控制电路21，则模式进入控制电路21可以生成用于进入图案输入模式的模式信号CAS_WRX。
模式信号延迟电路22可以延迟模式信号CAS_WRX以生成延迟模式信号CAS_WRXD。延迟模式信号CAS_WRXD可以被生成为锁存管道锁存器(图8的63)中的第一锁存数据至第四锁存数据LC<1:4>。可以根据实施例将模式信号延迟电路22中的模式信号CAS_WRXD的延迟时间设置为不同。
模式输出控制电路23可以包括：列地址选通(CAS)延迟电路231、模式输出控制信号生成电路232和模式输出延迟电路233。“CAS”延迟电路231可以延迟模式命令CASF以生成延迟模式命令CASFD。可以根据实施例将“CAS”延迟电路231中的模式命令CASF的延迟时间设置为不同。如果生成延迟模式命令CASFD和模式信号CAS_WRX二者，则模式输出控制信号生成电路232可以生成模式输出控制信号WRX_EN。模式输出延迟电路233可以响应于写入等待时间信号WL<1:L>而延迟模式输出控制信号WRX_EN，以生成延迟模式输出控制信号WRX_END。写入等待时间信号WL<1:L>可以具有与半导体器件1的写入等待时间相对应的逻辑电平组合。模式输出延迟电路233可以将模式输出控制信号WRX_EN移位与写入等待时间信号WL<1:L>相对应的写入等待时间，以生成延迟模式输出控制信号WRX_END。
如上所述，模式输出控制电路23可以将若生成模式命令CASF和模式信号CAS_WRX二者就生成的模式输出控制信号WRX_EN移位写入等待时间，以生成延迟模式输出控制信号WRX_END。延迟模式输出控制信号WRX_END可以被生成为输出由管道锁存器(图8的63)锁存的第一锁存数据至第四锁存数据LC<1:4>。
如图4中所示，锁存数据生成电路13可以包括：第一锁存数据生成电路31、第二锁存数据生成电路32、第三锁存数据生成电路33和第四锁存数据生成电路34。
第一锁存数据生成电路31可以包括第一图案数据生成电路311和第一锁存数据输出电路312。第一图案数据生成电路311可以与第二内部时钟信号CLKf的上升沿同步地锁存第一外部信号CA<1>，并且可以输出第一外部信号CA<1>的锁存信号作为第一图案数据DC<1>。如果生成延迟模式信号CAS_WRXD，则第一锁存数据输出电路312可以锁存第一图案数据DC<1>，并且可以输出第一图案数据DC<1>的锁存数据作为第一锁存数据LC<1>。可以利用D触发器来实现第一图案数据生成电路311和第一锁存数据输出电路312中的每一个。
第二锁存数据生成电路32可以包括第二图案数据生成电路321和第二锁存数据输出电路322。第二图案数据生成电路321可以与第二内部时钟信号CLKf的上升沿同步地锁存第二外部信号CA<2>，并且可以输出第二外部信号CA<2>的锁存信号作为第二图案数据DC<2>。如果生成延迟模式信号CAS_WRXD，则第二锁存数据输出电路322可以锁存第二图案数据DC<2>，并且可以输出第二图案数据DC<2>的锁存数据作为第二锁存数据LC<2>。可以利用D触发器来实现第二图案数据生成电路321和第二锁存数据输出电路322中的每一个。
第三锁存数据生成电路33可以包括第三图案数据生成电路331和第三锁存数据输出电路332。第三图案数据生成电路331可以与第二内部时钟信号CLKf的上升沿同步地锁存第三外部信号CA<3>，并且可以输出第三外部信号CA<3>的锁存信号作为第三图案数据DC<3>。如果生成延迟模式信号CAS_WRXD，则第三锁存数据输出电路332可以锁存第三图案数据DC<3>，并且可以输出第三图案数据DC<3>的锁存数据作为第三锁存数据LC<3>。可以利用D触发器来实现第三图案数据生成电路331和第三锁存数据输出电路332中的每一个。
第四锁存数据生成电路34可以包括第四图案数据生成电路341和第四锁存数据输出电路342。第四图案数据生成电路341可以与第二内部时钟信号CLKf的上升沿同步地锁存第四外部信号CA<4>，并且可以输出第四外部信号CA<4>的锁存信号作为第四图案数据DC<4>。如果生成延迟模式信号CAS_WRXD，则第四锁存数据输出电路342可以锁存第四图案数据DC<4>，并且可以输出第四图案数据DC<4>的锁存数据作为第四锁存数据LC<4>。可以利用D触发器来实现第四图案数据生成电路341和第四锁存数据输出电路342中的每一个。
如上所述，锁存数据生成电路13可以响应于第二内部时钟信号CLKf和延迟模式信号CAS_WRXD而从第一外部信号至第四外部信号CA<1:4>中生成第一锁存数据至第四锁存数据LC<1:4>。在图案输入模式下，锁存数据生成电路13可以生成存储至核心电路16中的第一锁存数据至第四锁存数据LC<1:4>。锁存数据生成电路13可以与第二内部时钟信号CLKf同步地接收第一外部信号至第四外部信号CA<1:4>，并且可以与延迟模式信号CAS_WRXD同步地锁存第一外部信号至第四外部信号CA<1:4>以生成第一锁存数据至第四锁存数据LC<1:4>。在一个实施例中，锁存数据生成电路13可以在输入写入命令(图15的WR)之后的写入等待时间(即，写入等待时段)期间通过外部信号CA<1:L>重新进入图案输入模式，以从第一外部信号至第四外部信号CA<1:4>中生成锁存数据。
如图5中所示，图示了用于在模式控制电路12中设置模式命令CASF和模式信号CAS_WRX的操作，并且图示了用于在锁存数据生成电路中设置第一图案数据至第四图案数据<1:4>的操作。
如果芯片选择信号CS具有逻辑“高”电平并且第一外部信号至第四外部信号CA<1:4>与第一内部时钟信号CLKr的上升沿同步地被设置为具有逻辑电平组合“L、L、H、H”，则可以生成模式命令CASF。如果芯片选择信号CS具有逻辑“高”电平，则第五外部信号、第六外部信号和第七外部信号CA<5:7>可以与第一内部时钟信号CLKr的上升沿同步地分别被设置为第一设置命令WS_WR、第二设置命令WS_RD和第三设置命令WS_FS。第一设置命令WS_WR可以被生成为接收在执行写入操作时用于数据I/O操作的时钟。第二设置命令WS_RD可以被生成为接收在执行读取操作时用于数据I/O操作的时钟。第三设置命令WS_FS可以被生成为用于多存储体操作。第一外部信号至第七外部信号CA<1:7>可以分别被设置为第一图案数据至第四图案数据DC<1:4>、模式信号CAS_WRX、具有有效逻辑电平V的信号和控制信号B3，用于在生成模式命令CASF之后与第二内部时钟信号CLKf的上升沿同步地确定突发序列。有效逻辑电平V可以设置为逻辑“高”电平或逻辑“低”电平。
如图6中所示，列控制电路14可以包括：写入信号生成电路41、写入标志生成器42和列控制脉冲发生器43。
写入信号生成电路41可以与第一内部时钟信号CLKr和第二内部时钟信号CLKf同步地解码第一外部信号至第L外部信号CA<1:L>，以生成用于执行写入操作的写入信号EWT。为了生成写入信号EWT，写入命令(图15的WR)可以经由第一外部信号至第L外部信号CA<1:L>与第一内部时钟信号CLKr和第二内部时钟信号CLKf同步地输入至半导体器件1。根据实施例，用于生成写入信号EWT的时钟可以被设置为第一内部时钟信号CLKr或第二内部时钟信号CLKf。可以根据实施例将用于生成写入信号EWT的第一外部信号至第L外部信号CA<1:L>中包括的比特位数“L”设置为不同。
写入标志生成器42可以将写入信号EWT移位预定的时段以生成写入标志WTTF。写入标志生成器42可以将写入信号EWT移位根据写入等待时间而设置的时段，以生成写入标志WTTF。
列控制脉冲发生器43可以将写入信号EWT移位预定的时段以生成列控制脉冲WTTAYP。列控制脉冲发生器43可以将写入信号EWT移位根据写入等待时间而设置的时段，以生成列控制脉冲WTTAYP。
如图7中所示，列路径电路15可以包括模式数据生成电路51和列存储体组地址生成电路52。
模式数据生成电路51可以响应于延迟模式信号CAS_WRXD、延迟模式输出控制信号WRX_END和写入标志WTTF而从第一锁存数据至第四锁存数据LC<1:4>中生成第一模式数据至第十六模式数据DC_WRX<1:16>。模式数据生成电路51可以响应于延迟模式信号CAS_WRXD而将第一锁存数据至第四锁存数据LC<1:4>存储到管道锁存器(图8中的63)中。模式数据生成电路51可以响应于延迟模式输出控制信号WRX_END和写入标志WTTF而输出存储在管道锁存器(图8的63)中的第一锁存数据至第四锁存数据LC<1:4>作为第一管道数据至第四管道数据(图8的PD<1:4>)。模式数据生成电路51可以将第一管道数据至第四管道数据(图8的PD<1:4>)解码，以生成第一模式数据至第十六模式数据DC_WRX<1:16>。在一个实施例中，当模式数据生成电路51在输入写入命令(图15的WR)之后的写入等待时间(即，写入等待时段)期间接收到延迟模式输出控制信号WRX_END和写入标志WTTF时，模式数据生成电路51可以输出存储在管道锁存器(图8的63)中的第一锁存数据至第四锁存数据LC<1:4>作为第一管道数据至第四管道数据(图8的PD<1:4>)，并且模式数据生成电路51可以将第一管道数据至第四管道数据(图8的PD<1:4>)解码，以生成第一模式数据至第十六模式数据DC_WRX<1:16>。
如果生成写入标志WTTF和列控制脉冲WTTAYP，则列存储体组地址生成电路52可以响应于第一内部时钟信号CLKr和第二内部时钟信号CLKf而从第一外部信号至第L外部信号CA<1:L>生成第一列存储体组地址至第M列存储体组地址AYP_BG<1:M>。在图案输入模式下，第一列存储体组地址至第M列存储体组地址AYP_BG<1:M>可以具有逻辑电平组合，所述逻辑电平组合用于选择包括在存储有第一模式数据至第十六模式数据DC_WRX<1:16>的核心电路16中的单元阵列。第一列存储体组地址至第M列存储体组地址AYP_BG<1:M>可以包括关于包括在核心电路16中的存储体组、存储体和列路径的信息。
如图8中所示，模式数据生成电路51可以包括：管道输入计数器61、管道输出计数器62、管道锁存器63和数据解码器64。
管道输入计数器61可以响应于延迟模式信号CAS_WRXD而顺序地生成第一管道输入信号至第三管道输入信号PIN<1:3>。当第一次生成延迟模式信号CAS_WRXD时，管道输入计数器61可以生成第一管道输入信号PIN<1>。当第二次生成延迟模式信号CAS_WRXD时，管道输入计数器61可以生成第二管道输入信号PIN<2>。当第三次生成延迟模式信号CAS_WRXD时，管道输入计数器61可以生成第三管道输入信号PIN<3>。例如，当第一次、第二次和第三次生成延迟模式信号CAS_WRXD时，管道输入计数器61可以对第一管道输入信号至第三管道输入信号PIN<1:3>进行计数。
管道输出计数器62可以响应于延迟模式输出控制信号WRX_END和写入标志WTTF而顺序地生成第一管道输出信号至第三管道输出信号POUT<1:3>。当第一次生成延迟模式输出控制信号WRX_END和写入标志WTTF时，管道输出计数器62可以生成第一管道输出信号POUT<1>。当第二次生成延迟模式输出控制信号WRX_END和写入标志WTTF时，管道输出计数器62可以生成第二管道输出信号POUT<2>。当第三次生成延迟模式输出控制信号WRX_END和写入标志WTTF时，管道输出计数器62可以生成第三管道输出信号POUT<3>。例如，当第一次、第二次和第三次生成延迟模式输出控制信号WRX_END和写入标志WTTF时，管道输出计数器62可以对第一管道输出信号至第三管道输出信号POUT<1:3>进行计数。
管道锁存器63可以响应于第一管道输入信号至第三管道输入信号PIN<1:3>和第一管道输出信号至第三管道输出信号POUT<1:3>而从第一锁存数据至第四锁存数据LC<1:4>中生成第一管道数据至第四管道数据PD<1:4>。管道锁存器63可以响应于第一管道输入信号至第三管道输入信号PIN<1:3>而锁存(即，存储)第一锁存数据至第四锁存数据LC<1:4>。管道锁存器63可以响应于第一管道输出信号至第三管道输出信号POUT<1:3>而输出第一锁存数据至第四锁存数据LC<1:4>的锁存的数据(即，存储的数据)作为第一管道数据至第四管道数据PD<1:4>。随后将参照图9和图10来描述管道锁存器63的配置和操作。
数据解码器64可以将第一管道数据至第四管道数据PD<1:4>解码，以生成第一模式数据至第十六模式数据DC_WRX<1:16>。可以根据实施例将第一管道数据至第四管道数据PD<1:4>的逻辑电平组合和由数据解码器64响应于第一管道数据至第四管道数据PD<1:4>的逻辑电平组合而生成的第一模式数据至第十六模式数据DC_WRX<1:16>的逻辑电平组合设置为不同。随后将参照图11至图14来描述数据解码器64的配置和操作。
如图9中所示，管道锁存器63可以包括：第一管道数据生成电路71、第二管道数据生成电路72、第三管道数据生成电路73和第四管道数据生成电路74。
第一管道数据生成电路71可以响应于第一管道输入信号至第三管道输入信号PIN<1:3>和第一管道输出信号至第三管道输出信号POUT<1:3>而从第一锁存数据LC<1>中生成第一管道数据PD<1>。第一管道数据生成电路71可以响应于第一管道输入信号至第三管道输入信号PIN<1:3>而锁存第一锁存数据LC<1>。第一管道数据生成电路71可以响应于第一管道输出信号至第三管道输出信号POUT<1:3>而输出第一锁存数据LC<1>的锁存的数据作为第一管道数据PD<1>。随后将参照图10来描述第一管道数据生成电路71的配置和操作。
第二管道数据生成电路72可以响应于第一管道输入信号至第三管道输入信号PIN<1:3>和第一管道输出信号至第三管道输出信号POUT<1:3>而从第二锁存数据LC<2>中生成第二管道数据PD<2>。第二管道数据生成电路72可以响应于第一管道输入信号至第三管道输入信号PIN<1:3>而锁存第二锁存数据LC<2>。第二管道数据生成电路72可以响应于第一管道输出信号至第三管道输出信号POUT<1:3>而输出第二锁存数据LC<2>的锁存的数据作为第二管道数据PD<2>。
第三管道数据生成电路73可以响应于第一管道输入信号至第三管道输入信号PIN<1:3>和第一管道输出信号至第三管道输出信号POUT<1:3>而从第三锁存数据LC<3>中生成第三管道数据PD<3>。第三管道数据生成电路73可以响应于第一管道输入信号至第三管道输入信号PIN<1:3>而锁存第三锁存数据LC<3>。第三管道数据生成电路73可以响应于第一管道输出信号至第三管道输出信号POUT<1:3>而输出第三锁存数据LC<3>的锁存的数据作为第三管道数据PD<3>。
第四管道数据生成电路74可以响应于第一管道输入信号至第三管道输入信号PIN<1:3>和第一管道输出信号至第三管道输出信号POUT<1:3>而从第四锁存数据LC<4>中生成第四管道数据PD<4>。第四管道数据生成电路74可以响应于第一管道输入信号至第三管道输入信号PIN<1:3>而锁存第四锁存数据LC<4>。第四管道数据生成电路74可以响应于第一管道输出信号至第三管道输出信号POUT<1:3>而输出第四锁存数据LC<4>的锁存的数据作为第四管道数据PD<4>。
如图10中所示，第一管道数据生成电路71可以包括：数据输入电路81、数据锁存电路82、图案数据输出电路83和图案数据输出锁存器84。
数据输入电路81可以包括反相器IV811至IV816。反相器IV811可以反相缓冲第一管道输入信号PIN<1>，以输出第一管道输入信号PIN<1>的反相缓冲信号。如果第一管道输入信号PIN<1>具有逻辑“高”电平，则反相器IV812可以反相缓冲第一锁存数据LC<1>，以将第一锁存数据LC<1>的反相缓冲数据输出至节点nd81。反相器IV813可以反相缓冲第二管道输入信号PIN<2>，以输出第二管道输入信号PIN<2>的反相缓冲信号。如果第二管道输入信号PIN<2>具有逻辑“高”电平，则反相器IV814可以反相缓冲第一锁存数据LC<1>以将第一锁存数据LC<1>的反相缓冲数据输出至节点nd83。反相器IV815可以反相缓冲第三管道输入信号PIN<3>，以输出第三管道输入信号PIN<3>的反相缓冲信号。如果第三管道输入信号PIN<3>具有逻辑“高”电平，则反相器IV816可以反相缓冲第一锁存数据LC<1>以将第一锁存数据LC<1>的反相缓冲数据输出至节点nd85。
数据锁存电路82可以包括反相器IV821至IV826。反相器IV821可以反相缓冲节点nd81的信号，以将节点nd81的信号的反相缓冲信号输出至节点nd82。反相器IV822可以反相缓冲节点nd82的信号，以将节点nd82的信号的反相缓冲信号输出至节点nd81。也就是说，反相器IV821和反相器IV822可以锁存节点nd81和节点nd82的信号。反相器IV823可以反相缓冲节点nd83的信号，以将节点nd83的信号的反相缓冲信号输出至节点nd84。反相器IV824可以反相缓冲节点nd84的信号，以将节点nd84的信号的反相缓冲信号输出至节点nd83。也就是说，反相器IV823和反相器IV824可以锁存节点nd83和节点nd84的信号。反相器IV825可以反相缓冲节点nd85的信号，以将节点nd85的信号的反相缓冲信号输出至节点nd86。反相器IV826可以反相缓冲节点nd86的信号，以将节点nd86的信号的反相缓冲信号输出至节点nd85。也就是说，反相器IV825和反相器IV826可以锁存节点nd85和节点nd86的信号。
图案数据输出电路83可以包括反相器IV831至反相器IV836。反相器IV831可以反相缓冲第一管道输出信号POUT<1>，以输出第一管道输出信号POUT<1>的反相缓冲信号。如果第一管道输出信号POUT<1>具有逻辑“高”电平，则反相器IV832可以反相缓冲节点nd82的信号，以将节点nd82的信号的反相缓冲数据输出至节点nd87。反相器IV833可以反相缓冲第二管道输出信号POUT<2>以输出第二管道输出信号POUT<2>的反相缓冲信号。如果第二管道输出信号POUT<2>具有逻辑“高”电平，则反相器IV834可以反相缓冲节点nd84的信号，以将节点nd84的信号的反相缓冲数据输出至节点nd87。反相器IV835可以反相缓冲第三管道输出信号POUT<3>以输出第三管道输出信号POUT<3>的反相缓冲信号。如果第三管道输出信号POUT<3>具有逻辑“高”电平，则反相器IV836可以反相缓冲节点nd86的信号，以将节点nd86的信号的反相缓冲数据输出至节点nd87。
图案数据输出锁存器84可以包括反相器IV841和反相器IV842。反相器IV841可以反相缓冲节点nd87的信号，以经由节点nd88输出节点nd87的信号的反相缓冲信号作为第一管道数据PD<1>。反相器IV842可以反相缓冲节点nd88的信号，以将节点nd88的信号的反相缓冲信号输出至节点nd87。也就是说，反相器IV841和反相器IV842可以锁存节点nd87和节点nd88的信号。
如上所述，第一管道数据生成电路71可以响应于第一管道输入信号至第三管道输入信号PIN<1:3>而锁存第一锁存数据LC<1>。第一管道数据生成电路71可以响应于第一管道输出信号至第三管道输出信号POUT<1:3>而输出第一锁存数据LC<1>的锁存数据作为第一管道数据PD<1>。
如图11和图12中所示，数据解码器64可以包括：反相选项信号生成电路910、第一模式数据选择电路911、第二模式数据选择电路912、第三模式数据选择电路913、第四模式数据选择电路914、第五模式数据选择电路915、第六模式数据选择电路916、第七模式数据选择电路917、第八模式数据选择电路918、第九模式数据选择电路921、第十模式数据选择电路922、第十一模式数据选择电路923、第十二模式数据选择电路924、第十三模式数据选择电路925、第十四模式数据选择电路926、第十五模式数据选择电路927和第十六模式数据选择电路928。
反相选项信号生成电路910可以包括：反相器IV911，其反相缓冲选项信号OPT以生成反相选项信号OPTB。在一个实施例中，可以根据包括在半导体器件1中的熔丝(未示出)的电开路/短路状态来确定选项信号OPT的逻辑电平。根据实施例，选项信号OPT可以由外部设备提供，或者可以由半导体器件1生成。
第一模式数据选择电路911可以包括开关SW911和SW912以及反相器IV911、反相器IV912和反相器IV931。开关SW911可以选择性地输出第二管道数据PD<2>或第一管道数据PD<1>。开关SW912可以选择性地输出第四管道数据PD<4>或第三管道数据PD<3>。如果选项信号OPT具有逻辑“低”电平，则反相器IV911可以反相缓冲开关SW911的输出信号，以输出开关SW911的输出信号的反相缓冲信号。如果选项信号OPT具有逻辑“高”电平，则反相器IV912可以反相缓冲开关SW912的输出信号以输出开关SW912的输出信号的反相缓冲信号。反相器931可以反相缓冲反相器IV911或反相器IV912的输出信号，以输出反相器IV911或反相器IV912的输出信号的反相缓冲信号作为第四模式数据DC_WRX<4>。在一个实施例中，开关SW911可以被配置为输出第一管道数据PD<1>，开关SW912可以被配置为输出第四管道数据PD<4>，并且选项信号OPT可以被设置为具有逻辑“高”电平。因此，第一模式数据选择电路911可以输出第四管道数据PD<4>作为第四模式数据DC_WRX<4>。
第二模式数据选择电路912可以包括开关SW913和开关SW914以及反相器IV913、反相器IV914和反相器IV932。开关SW913可以选择性地输出第二管道数据PD<2>或第一管道数据PD<1>。开关SW914可以选择性地输出第四管道数据PD<4>或第三管道数据PD<3>。如果选项信号OPT具有逻辑“低”电平，则反相器IV913可以反相缓冲开关SW913的输出信号以输出开关SW913的输出信号的反相缓冲信号。如果选项信号OPT具有逻辑“高”电平，则反相器IV914可以反相缓冲开关SW914的输出信号以输出开关SW914的输出信号的反相缓冲信号。反相器932可以反相缓冲反相器IV913或反相器IV914的输出信号，以输出反相器IV913或反相器IV914的输出信号的反相缓冲信号作为第八模式数据DC_WRX<8>。在一个实施例中，开关SW913可以被配置为输出第一管道数据PD<1>，开关SW914可以被配置为输出第四管道数据PD<4>，并且选项信号OPT可以被设置为具有逻辑“高”电平。因此，第二模式数据选择电路912可以输出第四管道数据PD<4>作为第八模式数据DC_WRX<8>。
第三模式数据选择电路913可以包括开关SW915和开关SW916以及反相器IV915、反相器IV916和反相器IV933。开关SW915可以选择性地输出第二管道数据PD<2>或第一管道数据PD<1>。开关SW916可以选择性地输出第四管道数据PD<4>或第三管道数据PD<3>。如果选项信号OPT具有逻辑“低”电平，则反相器IV915可以反相缓冲开关SW915的输出信号以输出开关SW915的输出信号的反相缓冲信号。如果选项信号OPT具有逻辑“高”电平，则反相器IV916可以反相缓冲开关SW916的输出信号以输出开关SW916的输出信号的反相缓冲信号。反相器933可以反相缓冲反相器IV915或反相器IV916的输出信号，以输出反相器IV915或反相器IV916的输出信号的反相缓冲信号作为第三模式数据DC_WRX<3>。在一个实施例中，开关SW915可以被配置为输出第一管道数据PD<1>，开关SW916可以被配置为输出第三管道数据PD<3>，并且选项信号OPT可以被设置为具有逻辑“高”电平。因此，第三模式数据选择电路913可以输出第三管道数据PD<3>作为第三模式数据DC_WRX<3>。
第四模式数据选择电路914可以包括开关SW917和开关SW918以及反相器IV917、反相器IV918和反相器IV934。开关SW917可以选择性地输出第二管道数据PD<2>或第一管道数据PD<1>。开关SW918可以选择性地输出第四管道数据PD<4>或第三管道数据PD<3>。如果选项信号OPT具有逻辑“低”电平，则反相器IV917可以反相缓冲开关SW917的输出信号以输出开关SW917的输出信号的反相缓冲信号。如果选项信号OPT具有逻辑“高”电平，则反相器IV918可以反相缓冲开关SW918的输出信号以输出开关SW918的输出信号的反相缓冲信号。反相器934可以反相缓冲反相器IV917或反相器IV918的输出信号，以输出反相器IV917或反相器IV918的输出信号的反相缓冲信号作为第七模式数据DC_WRX<7>。在一个实施例中，开关SW917可以被配置为输出第一管道数据PD<1>，开关SW918可以被配置为输出第三管道数据PD<3>，并且选项信号OPT可以被设置为具有逻辑“高”电平。因此，第四模式数据选择电路914可以输出第三管道数据PD<3>作为第七模式数据DC_WRX<7>。
第五模式数据选择电路915可以包括开关SW921和开关SW922以及反相器IV921、反相器IV922和反相器IV935。开关SW921可以选择性地输出第四管道数据PD<4>或第三管道数据PD<3>。开关SW922可以选择性地输出第二管道数据PD<2>或第一管道数据PD<1>。如果选项信号OPT具有逻辑“低”电平，则反相器IV921可以反相缓冲开关SW921的输出信号，以输出开关SW921的输出信号的反相缓冲信号。如果选项信号OPT具有逻辑“高”电平，则反相器IV922可以反相缓冲开关SW922的输出信号以输出开关SW922的输出信号的反相缓冲信号。反相器935可以反相缓冲反相器IV921或反相器IV922的输出信号，以输出反相器IV921或反相器IV922的输出信号的反相缓冲信号作为第二模式数据DC_WRX<2>。在一个实施例中，开关SW921可以被配置为输出第三管道数据PD<3>，开关SW922可以被配置为输出第二管道数据PD<2>，并且选项信号OPT可以被设置为具有逻辑“高”电平。因此，第五模式数据选择电路915可以输出第二管道数据PD<2>作为第二模式数据DC_WRX<2>。
第六模式数据选择电路916可以包括开关SW923和开关SW924以及反相器IV923、反相器IV924和反相器IV936。开关SW923可以选择性地输出第四管道数据PD<4>或第三管道数据PD<3>。开关SW924可以选择性地输出第二管道数据PD<2>或第一管道数据PD<1>。如果选项信号OPT具有逻辑“低”电平，则反相器IV923可以反相缓冲开关SW923的输出信号以输出开关SW923的输出信号的反相缓冲信号。如果选项信号OPT具有逻辑“高”电平，则反相器IV924可以反相缓冲开关SW924的输出信号以输出开关SW924的输出信号的反相缓冲信号。反相器936可以反相缓冲反相器IV923或反相器IV924的输出信号，以输出反相器IV923或反相器IV924的输出信号的反相缓冲信号作为第六模式数据DC_WRX<6>。在一个实施例中，开关SW923可以被配置为输出第三管道数据PD<3>，开关SW924可以被配置为输出第二管道数据PD<2>，并且选项信号OPT可以被设置为具有逻辑“高”电平。因此，第六模式数据选择电路916可以输出第二管道数据PD<2>作为第六模式数据DC_WRX<6>。
第七模式数据选择电路917可以包括开关SW925和开关SW926以及反相器IV925、反相器IV926和反相器IV937。开关SW925可以选择性地输出第四管道数据PD<4>或第三管道数据PD<3>。开关SW926可以选择性地输出第二管道数据PD<2>或第一管道数据PD<1>。如果选项信号OPT具有逻辑“低”电平，则反相器IV925可以反相缓冲开关SW925的输出信号，以输出开关SW925的输出信号的反相缓冲信号。如果选项信号OPT具有逻辑“高”电平，则反相器IV926可以反相缓冲开关SW926的输出信号以输出开关SW926的输出信号的反相缓冲信号。反相器937可以反相缓冲反相器IV925或反相器IV926的输出信号，以输出反相器IV925或反相器IV926的输出信号的反相缓冲信号作为第一模式数据DC_WRX<1>。在一个实施例中，开关SW925可以被配置为输出第三管道数据PD<3>，开关SW926可以被配置为输出第一管道数据PD<1>，并且选项信号OPT可以被设置为具有逻辑“高”电平。因此，第七模式数据选择电路917可以输出第一管道数据PD<1>作为第一模式数据DC_WRX<1>。
第八模式数据选择电路918可以包括开关SW927和开关SW928以及反相器IV927、反相器IV928和反相器IV938。开关SW927可以选择性地输出第四管道数据PD<4>或第三管道数据PD<3>。开关SW928可以选择性地输出第二管道数据PD<2>或第一管道数据PD<1>。如果选项信号OPT具有逻辑“低”电平，则反相器IV927可以反相缓冲开关SW927的输出信号，以输出开关SW927的输出信号的反相缓冲信号。如果选项信号OPT具有逻辑“高”电平，则反相器IV928可以反相缓冲开关SW928的输出信号以输出开关SW928的输出信号的反相缓冲信号。反相器938可以反相缓冲反相器IV927或反相器IV928的输出信号，以输出反相器IV927或反相器IV928的输出信号的反相缓冲信号作为第五模式数据DC_WRX<5>。在一个实施例中，开关SW927可以被配置为输出第三管道数据PD<3>，开关SW928可以被配置为输出第一管道数据PD<1>，并且选项信号OPT可以被设置为具有逻辑“高”电平。因此，第八模式数据选择电路918可以输出第一管道数据PD<1>作为第五模式数据DC_WRX<5>。
第九模式数据选择电路921可以包括开关SW941和开关SW942以及反相器IV941、反相器IV942和反相器IV961。开关SW941可以选择性地输出第二管道数据PD<2>或第一管道数据PD<1>。开关SW942可以选择性地输出第四管道数据PD<4>或第三管道数据PD<3>。如果选项信号OPT具有逻辑“低”电平，则反相器IV941可以反相缓冲开关SW941的输出信号，以输出开关SW941的输出信号的反相缓冲信号。如果选项信号OPT具有逻辑“高”电平，则反相器IV942可以反相缓冲开关SW942的输出信号以输出开关SW942的输出信号的反相缓冲信号。反相器961可以反相缓冲反相器IV941或反相器IV942的输出信号，以输出反相器IV941或反相器IV942的输出信号的反相缓冲信号作为第十二模式数据DC_WRX<12>。在一个实施例中，开关SW941可以被配置为输出第一管道数据PD<1>，开关SW942可以被配置为输出第四管道数据PD<4>，并且选项信号OPT可以被设置为具有逻辑“高”电平。因此，第九模式数据选择电路921可以输出第四管道数据PD<4>作为第十二模式数据DC_WRX<12>。
第十模式数据选择电路922可以包括开关SW943和开关SW944以及反相器IV943、反相器IV944和反相器IV962。开关SW943可以选择性地输出第二管道数据PD<2>或第一管道数据PD<1>。开关SW944可以选择性地输出第四管道数据PD<4>或第三管道数据PD<3>。如果选项信号OPT具有逻辑“低”电平，则反相器IV943可以反相缓冲开关SW943的输出信号以输出开关SW943的输出信号的反相缓冲信号。如果选项信号OPT具有逻辑“高”电平，则反相器IV944可以反相缓冲开关SW944的输出信号，以输出开关SW944的输出信号的反相缓冲信号。反相器962可以反相缓冲反相器IV943或反相器IV944的输出信号，以输出反相器IV943或反相器IV944的输出信号的反相缓冲信号作为第十六模式数据DC_WRX<16>。在一个实施例中，开关SW943可以被配置为输出第一管道数据PD<1>，开关SW944可以被配置为输出第四管道数据PD<4>，并且选项信号OPT可以被设置为具有逻辑“高”电平。因此，第十模式数据选择电路922可以输出第四管道数据PD<4>作为第十六模式数据DC_WRX<16>。
第十一模式数据选择电路923可以包括开关SW945和开关SW946以及反相器IV945、反相器IV946和反相器IV963。开关SW945可以选择性地输出第二管道数据PD<2>或第一管道数据PD<1>。开关SW946可以选择性地输出第四管道数据PD<4>或第三管道数据PD<3>。如果选项信号OPT具有逻辑“低”电平，则反相器IV945可以反相缓冲开关SW945的输出信号，以输出开关SW945的输出信号的反相缓冲信号。如果选项信号OPT具有逻辑“高”电平，则反相器IV946可以反相缓冲开关SW946的输出信号以输出开关SW946的输出信号的反相缓冲信号。反相器963可以反相缓冲反相器IV945或反相器IV946的输出信号，以输出反相器IV945或反相器IV946的输出信号的反相缓冲信号作为第十一模式数据DC_WRX<11>。在一个实施例中，开关SW945可以被配置为输出第一管道数据PD<1>，开关SW946可以被配置为输出第三管道数据PD<3>，并且选项信号OPT可以被设置为具有逻辑“高”电平。因此，第十一模式数据选择电路923可以输出第三管道数据PD<3>作为第十一模式数据DC_WRX<11>。
第十二模式数据选择电路924可以包括开关SW947和开关SW948以及反相器IV947、反相器IV948和反相器IV964。开关SW947可以选择性地输出第二管道数据PD<2>或第一管道数据PD<1>。开关SW948可以选择性地输出第四管道数据PD<4>或第三管道数据PD<3>。如果选项信号OPT具有逻辑“低”电平，则反相器IV947可以反相缓冲开关SW947的输出信号以输出开关SW947的输出信号的反相缓冲信号。如果选项信号OPT具有逻辑“高”电平，则反相器IV948可以反相缓冲开关SW948的输出信号，以输出开关SW948的输出信号的反相缓冲信号。反相器964可以反相缓冲反相器IV947或反相器IV948的输出信号，以输出反相器IV947或反相器IV948的输出信号的反相缓冲信号作为第十五模式数据DC_WRX<15>。在一个实施例中，开关SW947可以被配置为输出第一管道数据PD<1>，开关SW948可以被配置为输出第三管道数据PD<3>，并且选项信号OPT可以被设置为具有逻辑“高”电平。因此，第十二模式数据选择电路924可以输出第三管道数据PD<3>作为第十五模式数据DC_WRX<15>。
第十三模式数据选择电路925可以包括开关SW951和开关SW952以及反相器IV951、反相器IV952和反相器IV965。开关SW951可以选择性地输出第四管道数据PD<4>或第三管道数据PD<3>。开关SW952可以选择性地输出第二管道数据PD<2>或第一管道数据PD<1>。如果选项信号OPT具有逻辑“低”电平，则反相器IV951可以反相缓冲开关SW951的输出信号，以输出开关SW951的输出信号的反相缓冲信号。如果选项信号OPT具有逻辑“高”电平，则反相器IV952可以反相缓冲开关SW952的输出信号，以输出开关SW952的输出信号的反相缓冲信号。反相器965可以反相缓冲反相器IV951或反相器IV952的输出信号，以输出反相器IV951或反相器IV952的输出信号的反相缓冲信号作为第十模式数据DC_WRX<10>。在一个实施例中，开关SW951可以被配置为输出第三管道数据PD<3>，开关SW952可以被配置为输出第二管道数据PD<2>，并且选项信号OPT可以被设置为具有逻辑“高”电平。因此，第十三模式数据选择电路925可以输出第二管道数据PD<2>作为第十模式数据DC_WRX<10>。
第十四模式数据选择电路926可以包括开关SW953和开关SW954以及反相器IV953、反相器IV954和反相器IV966。开关SW953可以选择性地输出第四管道数据PD<4>或第三管道数据PD<3>。开关SW954可以选择性地输出第二管道数据PD<2>或第一管道数据PD<1>。如果选项信号OPT具有逻辑“低”电平，则反相器IV953可以反相缓冲开关SW953的输出信号以输出开关SW953的输出信号的反相缓冲信号。如果选项信号OPT具有逻辑“高”电平，则反相器IV954可以反相缓冲开关SW954的输出信号，以输出开关SW954的输出信号的反相缓冲信号。反相器966可以反相缓冲反相器IV953或反相器IV954的输出信号，以输出反相器IV953或反相器IV954的输出信号的反相缓冲信号作为第十四模式数据DC_WRX<14>。在一个实施例中，开关SW953可以被配置为输出第三管道数据PD<3>，开关SW954可以被配置为输出第二管道数据PD<2>，并且选项信号OPT可以被设置为具有逻辑“高”电平。因此，第十四模式数据选择电路926可以输出第二管道数据PD<2>作为第十四模式数据DC_WRX<14>。
第十五模式数据选择电路927可以包括开关SW955和开关SW956以及反相器IV955、反相器IV956和反相器IV967。开关SW955可以选择性地输出第四管道数据PD<4>或第三管道数据PD<3>。开关SW956可以选择性地输出第二管道数据PD<2>或第一管道数据PD<1>。如果选项信号OPT具有逻辑“低”电平，则反相器IV955可以反相缓冲开关SW955的输出信号以输出开关SW955的输出信号的反相缓冲信号。如果选项信号OPT具有逻辑“高”电平，则反相器IV956可以反相缓冲开关SW956的输出信号以输出开关SW956的输出信号的反相缓冲信号。反相器967可以反相缓冲反相器IV955或反相器IV956的输出信号，以输出反相器IV955或反相器IV956的输出信号的反相缓冲信号作为第九模式数据DC_WRX<9>。在一个实施例中，开关SW955可以被配置为输出第三管道数据PD<3>，开关SW956可以被配置为输出第一管道数据PD<1>，并且选项信号OPT可以被设置为具有逻辑“高”电平。因此，第十五模式数据选择电路927可以输出第一管道数据PD<1>作为第九模式数据DC_WRX<9>。
第十六模式数据选择电路928可以包括开关SW957和开关SW958以及反相器IV957、反相器IV958和反相器IV968。开关SW957可以选择性地输出第四管道数据PD<4>或第三管道数据PD<3>。开关SW958可以选择性地输出第二管道数据PD<2>或第一管道数据PD<1>。如果选项信号OPT具有逻辑“低”电平，则反相器IV957可以反相缓冲开关SW957的输出信号，以输出开关SW957的输出信号的反相缓冲信号。如果选项信号OPT具有逻辑“高”电平，则反相器IV958可以反相缓冲开关SW958的输出信号，以输出开关SW958的输出信号的反相缓冲信号。反相器968可以反相缓冲反相器IV957或反相器IV958的输出信号，以输出反相器IV957或反相器IV958的输出信号的反相缓冲信号作为第十三模式数据DC_WRX<13>。在一个实施例中，开关SW957可以被配置为输出第三管道数据PD<3>，开关SW958可以被配置为输出第一管道数据PD<1>，并且选项信号OPT可以被设置为具有逻辑“高”电平。因此，第十六模式数据选择电路928可以输出第一管道数据PD<1>作为第十三模式数据DC_WRX<13>。
参见图13和图14，图示了由数据解码器64依据第一管道数据至第四管道数据PD<1:4>的逻辑电平组合生成的第一模式数据至第十六模式数据DC_WRX<1:16>的各种逻辑电平组合。如果具有图13中所示的各种逻辑电平组合的第一管道数据至第四管道数据PD<1:4>被输入至数据解码器64，可以生成具有图14中所示的各种逻辑电平组合的第一模式数据至第十六模式数据DC_WRX<1:16>。
再次参见图13和图14，第一模式数据DC_WRX<1>、第五模式数据DC_WRX<5>、第九模式数据DC_WRX<9>和第十三模式数据DC_WRX<13>中的每一个可以被设置为具有与第一管道数据PD<1>相同的逻辑电平。第二模式数据DC_WRX<2>、第六模式数据DC_WRX<6>、第十模式数据DC_WRX<10>和第十四模式数据DC_WRX<14>中的每一个可以被设置为具有与第二管道数据PD<2>相同的逻辑电平。第三模式数据DC_WRX<3>、第七模式数据DC_WRX<7>、第十一模式数据DC_WRX<11>和第十五模式数据DC_WRX<15>中的每一个可以被设置为具有与第三管道数据PD<3>相同的逻辑电平。第四模式数据DC_WRX<4>、第八模式数据DC_WRX<8>、第十二模式数据DC_WRX<12>和第十六模式数据DC_WRX<16>中的每一个可以被设置为具有与第四管道数据PD<4>相同的逻辑电平。
下面将参照图15和图16来描述半导体器件1的操作。在图15和图16中，参照时钟信号CLK图示了半导体器件1的操作。
参见图15，可以结合如下的示例来描述半导体器件1的操作，其中，用于生成模式信号CAS_WRX的第一命令、具有第一逻辑电平组合“X”的第一图案数据至第四图案数据DC<1:4>以及第一写入命令WR经由第一外部信号至第L外部信号CA<1:L>输入至半导体器件1，此后，用于生成模式信号CAS_WRX的第二命令、具有第二逻辑电平组合“Y”的第一图案数据至第四图案数据DC<1:4>以及第二写入命令WR经由第一外部信号至第L外部信号CA<1:L>输入至半导体器件1。
如图15中所示，模式信号CAS_WRX和延迟模式命令CASFD可以通过用于生成模式信号CAS_WRX的命令顺序地生成，并且模式输出控制信号WRX_EN可以与生成模式信号CAS_WRX和延迟模式命令CASFD二者的时间点同步地被使能为具有逻辑“高”电平。写入信号EWT可以由写入命令WR生成。可以通过将模式输出控制信号WRX_EN延迟根据写入等待时间设置的延迟时间来生成延迟模式输出控制信号WRX_END，并且可以通过将写入信号EWT延迟根据写入等待时间设置的延迟时间来生成写入标志WTTF。在延迟模式输出控制信号WRX_END被使能为具有逻辑“高”电平并且生成写入标志WTTF时，可以输出第一模式数据至第十六模式数据DC_WRX<1:16>。由第一写入命令WR输出的第一模式数据至第十六模式数据DC_WRX<1:16>可以通过将具有第一逻辑电平组合“X”的第一图案数据至第四图案数据DC<1:4>解码来生成，并且由第二写入命令WR输出的第一模式数据至第十六模式数据DC_WRX<1:16>可以通过将具有第二逻辑电平组合“Y”的第一图案数据至第四图案数据DC<1:4>解码来生成。
如上所述，根据一个实施例的半导体器件1可以在将写入命令WR输入至半导体器件1之前接收并锁存具有预定逻辑电平组合的图案数据DC<1:4>，并且可以接收和锁存具有另一预定逻辑电平组合的图案数据DC<1:4>，以在写入命令WR输入至半导体器件1之后由写入等待时间设置的时段期间执行单独的写入操作。也就是说，半导体器件1可以执行对于图案数据的各种逻辑电平组合的多个写入操作。
例如，当半导体器件1进入输入具有第一逻辑组合的图案数据DC<1:4>的第一图案输入模式时，锁存数据生成电路(图1的13)可以从具有第一逻辑组合的图案数据DC<1:4>中生成具有第一逻辑组合的锁存数据LC<1:4>。在第一图案输入模式下，当经由外部信号CA<1:L>输入第一写入命令WR时，列路径电路(图1的15)可以将具有第一逻辑组合的锁存数据LC<1:4>存储至列路径电路(图1中的15)的管道锁存器(图8的63)中。当半导体器件1进入第二图案输入模式时，锁存数据生成电路(图1中的13)可以从具有第二逻辑组合的图案数据DC<1:4>中生成具有第二逻辑组合的锁存数据LC<1:4>，在所述第二图案输入模式下，在输入第一写入命令WR之后与写入等待时间相对应的时段期间输入具有第二逻辑组合的图案数据DC<1:4>。列路径电路(图1的15)可以从输入第一写入命令WR的时间点开始经过写入等待时间之后，基于第一逻辑组合输出具有存储在管道锁存器(图8的63)中的第一逻辑组合的锁存数据LC<1:4>作为第一管道数据至第四管道数据(图8的PD<1:4>)。然后，列路径电路(图1的15)可以基于第一逻辑组合将第一管道数据至第四管道数据(图8的PD<1:4>)解码，以基于第一逻辑组合生成模式数据DC_WRX<1:16>。在由锁存数据生成电路(图1的13)生成具有第二逻辑组合的锁存数据LC<1:4>之后，列路径电路(图1的15)可以在经由外部信号CA<1:L>输入第二写入命令WR时将具有第二逻辑组合的锁存数据LC<1:4>存储至列路径电路(图1的15)的管道锁存器(图8的63)中。在从输入第二写入命令WR的时间点开始经过写入等待时间之后，列路径电路(图1的15)可以基于第二逻辑组合输出具有存储在管道锁存器(图8中的63)中的第二逻辑组合的锁存数据LC<1:4>作为第一管道数据至第四管道数据(图8的PD<1:4>)。然后，列路径电路(图1的15)可以基于第二逻辑组合将第一管道数据至第四管道数据(图8的PD<1:4>)解码，以基于第二逻辑组合生成模式数据DC_WRX<1:16>。
参见图16，可以结合如下示例来描述半导体器件1的操作：用于生成模式信号CAS_WRX的命令、具有第三逻辑电平组合“Z”的第一图案数据至第四图案数据DC<1:4>以及第一写入命令WR经由第一外部信号至第L外部信号CA<1:L>输入至半导体器件1，此后，在输入第一写入命令WR之后，第二写入命令WR经由第一外部信号至第L外部信号CA<1:L>输入至半导体器件1。
如图16中所示，模式信号CAS_WRX和延迟模式命令CASFD可以通过用于生成模式信号CAS_WRX的命令顺序地生成，并且模式输出控制信号WRX_EN可以与生成模式信号CAS_WRX和延迟模式命令CASFD二者的时间点同步地被使能为具有逻辑“高”电平。写入信号EWT可以由写入命令WR生成。可以通过将模式输出控制信号WRX_EN延迟根据写入等待时间设置的延迟时间来生成延迟模式输出控制信号WRX_END，并且可以通过将写入信号EWT延迟根据写入等待时间设置的延迟时间来生成写入标志WTTF。在延迟模式输出控制信号WRX_END被使能为具有逻辑“高”电平并且生成写入标志WTTF时，可以输出第一模式数据至第十六模式数据DC_WRX<1:16>。由第一写入命令WR输出的第一模式数据至第十六模式数据DC_WRX<1:16>可以通过将具有第三逻辑电平组合“Z”的第一图案数据至第四图案数据DC<1:4>解码来生成，并且由第二写入命令WR输出的第一模式数据至第十六模式数据DC_WRX<1:16>也可以通过将具有第三逻辑电平组合“Z”的第一图案数据至第四图案数据DC<1:4>解码来生成。
如上所述，根据一个实施例的半导体器件1可以在将写入命令WR输入至半导体器件1之前接收并锁存具有预定逻辑电平组合的图案数据DC<1:4>，并且可以在锁存图案数据DC<1:4>之后顺序地接收多个写入命令WR。因此，即使没有接收任何附加的图案数据，半导体器件1也可以执行与被锁存的图案数据DC<1:4>相对应的多个写入操作。因此，可以降低半导体器件1的功耗。
例如，当半导体器件1进入第一图案输入模式(其中输入了具有第一逻辑组合的图案数据DC<1:4>)时，锁存数据生成电路(图1的13)可以从具有第一逻辑组合的图案数据DC<1:4>中生成具有第一逻辑组合的锁存数据LC<1:4>。在第一图案输入模式下，当经由外部信号CA<1:L>输入第一写入命令WR时，列路径电路(图1的15)可以将具有第一逻辑组合的锁存数据LC<1:4>存储到列路径电路(图1的15)的管道锁存器(图8的63)中。列路径电路(图1的15)可以在从输入第一写入命令WR的时间点开始经过写入等待时间之后输出存储在管道锁存器(图8的63)中的具有第一逻辑组合的锁存数据LC<1:4>作为第一管道数据至第四管道数据(图8的PD<1:4>)。然后，列路径电路(图1的15)可以将第一管道数据至第四管道数据(图8的PD<1:4>)解码，以基于第一逻辑组合生成模式数据DC_WRX<1:16>。在输入第一写入命令WR之后与写入等待时间相对应的时段期间经由外部信号CA<1:L>输入第二写入命令WR时，列路径电路(图1的15)可以将具有第一逻辑组合的锁存数据LC<1:4>存储至列路径电路(图1中的15)的管道锁存器(图8的63)中。在从输入第二写入命令WR的时间点开始经过写入等待时间之后，列路径电路(图1中的15)可以输出存储在管道锁存器(图8中的63)中的具有第一逻辑组合的锁存数据LC<1:4>作为第一管道数据至第四管道数据(图8的PD<1:4>)。然后，列路径电路(图1的15)可以将第一管道数据至第四管道数据(图8的PD<1:4>)解码，以基于第一逻辑组合第二次生成模式数据DC_WRX<1:16>。
参照图1所述的半导体器件1可以应用于包括存储系统、图形系统、计算系统、移动系统等的电子系统。例如，如图17中所示，根据一个实施例的电子系统1000可以包括：数据存储电路1001、存储器控制器1002、缓冲存储器1003和输入/输出(I/O)接口1004。
根据从存储器控制器1002输出的控制信号，数据存储电路1001可以存储从存储器控制器1002输出的数据，或者可以读取存储的数据并且将其输出至存储器控制器1002。数据存储电路1001可以包括图1中所示的半导体器件1。此外，数据存储电路1001可以包括非易失性存储器，即使在非易失性存储器的电源被中断时也能够保持其存储的数据。非易失性存储器可以是诸如或非型快闪存储器或与非型快闪存储器的快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)等。
存储器控制器1002可以经由I/O接口1004接收从外部设备(例如，主机设备)输出的命令，并且可以将从主机设备输出的命令解码，以控制用于将数据输入至数据存储电路1001或缓冲存储器1003的操作或用于输出存储在数据存储电路1001或缓冲存储器1003中的数据的操作。尽管图17图示了具有单个块的存储器控制器1002，存储器控制器1002可以包括用于控制数据存储电路1001的一个控制器和用于控制由易失性存储器组成的缓冲存储器1003的另一个控制器。
缓冲存储器1003可以暂时地存储要由存储器控制器1002处理的数据。也就是说，缓冲存储器1003可以暂时地存储从数据存储电路1001输出或输入到数据存储电路1001的数据。缓冲存储器1003可以根据控制信号存储从存储器控制器1002输出的数据。缓冲存储器1003可以读取存储的数据并且将其输出至存储器控制器1002。缓冲存储器1003可以包括易失性存储器，诸如动态随机存取存储器(DRAM)、移动DRAM或静态随机存取存储器(SRAM)。
I/O接口1004可以将存储器控制器1002物理地和电气地连接至外部设备(即，主机)。因此，存储器控制器1002可以经由I/O接口1004接收从外部设备(即，主机)提供的控制信号和数据，并且可以将从存储器控制器1002输出的数据经由I/O接口1004输出至外部设备(即，主机)。也就是说，电子系统1000可以经由I/O接口1004与主机通信。I/O接口1004可以包括各种接口协议中的任意一种，例如通用串行总线(USB)、多媒体卡(MMC)、外围组件互连(PCI-E)、串行附接SCSI(SAS)、串行AT附接(SATA)、并行AT附接(PATA)、小型计算机系统接口(SCSI)、增强型小型设备接口(ESDI)和集成驱动电子设备(IDE)。
电子系统1000可以用作主机或外部存储设备的辅助存储器件。电子系统1000可以包括：固态盘(SSD)、USB存储器、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式多媒体卡(eMMC)、紧凑型闪存(CF)卡等。

Claims (21)

1.一种半导体器件，其包括：
锁存数据生成电路，其被配置为：当所述半导体器件进入图案输入模式时，从外部信号中提取图案数据并且从提取的图案数据中生成锁存的数据；以及
列路径电路，其被配置为：在所述图案输入模式下，当输入写入命令时存储所述锁存的数据，并且被配置为：在从输入所述写入命令的时间点开始经过写入等待时间之后从存储在所述列路径电路中的所述锁存的数据中生成模式数据。
2.根据权利要求1所述的半导体器件，其中，所述锁存数据生成电路被配置为与内部时钟信号同步地锁存所述外部信号以生成所述图案数据，并且被配置为与延迟模式信号同步地锁存所述图案数据以生成所述锁存的数据。
3.根据权利要求2所述的半导体器件，其中，在所述图案输入模式下，通过将与所述内部时钟信号同步输入的所述外部信号解码来生成所述延迟模式信号。
4.根据权利要求2所述的半导体器件，还包括：
模式进入控制电路，其被配置为响应于芯片选择信号和所述内部时钟信号从所述外部信号中生成用于将所述半导体器件置于所述图案输入模式的模式信号；以及
模式信号延迟电路，其被配置为延迟所述模式信号以生成所述延迟模式信号。
5.根据权利要求1所述的半导体器件，其中，所述列路径电路被配置为响应于延迟模式信号而存储所述锁存的数据，并且被配置为响应于延迟模式输出控制信号和写入标志而输出存储在所述列路径电路中的所述锁存的数据。
6.根据权利要求5所述的半导体器件，
其中，所述延迟模式信号在所述图案输入模式下生成；以及
其中，在从输入所述写入命令的时间点开始经过所述写入等待时间之后，生成所述延迟模式输出控制信号和所述写入标志。
7.根据权利要求1所述的半导体器件，其中，所述列路径电路包括：
管道锁存器，其被配置为响应于管道输入信号而存储所述锁存的数据，所述管道输入信号在生成延迟模式信号时被计数，并且所述管道锁存器被配置为响应于管道输出信号而输出存储在所述管道锁存器中的所述锁存的数据作为管道数据，所述管道输出信号在生成延迟模式输出控制信号和写入标志时被计数；以及
数据解码器，其被配置为将所述管道数据解码以生成所述模式数据。
8.根据权利要求7所述的半导体器件，其中，所述数据解码器被配置为包括多个开关，并且被配置为从所述管道数据中生成所述模式数据，响应于选项信号，所述管道数据被从所述多个开关中选择性地输出。
9.根据权利要求8所述的半导体器件，其中，根据包括在所述半导体器件中的熔丝的电开路/短路状态来确定所述选项信号的逻辑电平。
10.根据权利要求1所述的半导体器件，其中，在输入所述写入命令之后所述写入等待时间期间所述锁存数据生成电路重新进入所述图案输入模式，以从所述外部信号中生成所述锁存的数据。
11.根据权利要求1所述的半导体器件，其中，在输入所述写入命令之后所述写入等待时间期间所述列路径电路接收写入标志和延迟模式输出控制信号，以生成所述模式数据。
12.一种半导体器件，其包括：
锁存数据生成电路，其被配置为当所述半导体器件进入第一图案输入模式时从第一模式数据中生成第一锁存的数据，在所述第一图案输入模式下输入具有第一逻辑电平组合的第一图案数据；以及
列路径电路，其被配置为在所述第一图案输入模式下输入第一写入命令时存储所述第一锁存的数据，并且被配置为在从输入所述第一写入命令的时间点开始经过写入等待时间之后从存储在所述列路径电路中的所述第一锁存的数据中生成第一模式数据。
13.根据权利要求12所述的半导体器件，其中，所述列路径电路被配置为在输入所述第一写入命令之后与所述写入等待时间相对应的时段期间输入第二写入命令时存储所述第一锁存的数据，并且被配置为在从输入所述第二写入命令的时间点开始经过所述写入等待时间之后从存储在所述列路径电路中的所述第一锁存的数据中生成第二模式数据。
14.根据权利要求12所述的半导体器件，其中，所述锁存数据生成电路被配置为当所述半导体器件进入第二图案输入模式时从第二图案数据中生成第二锁存的数据，在所述第二图案输入模式下，在输入所述第一写入命令之后与所述写入等待时间相对应的时段期间输入具有第二逻辑电平组合的所述第二图案数据。
15.根据权利要求14所述的半导体器件，其中，所述列路径电路被配置为在生成所述第二锁存的数据之后输入第二写入命令时存储所述第二锁存的数据，并且被配置为在从输入所述第二写入命令的时间点开始经过所述写入等待时间之后从存储在所述列路径电路中的所述第二锁存的数据中生成第二模式数据。
16.根据权利要求12所述的半导体器件，其中，所述锁存数据生成电路被配置为与内部时钟信号同步地锁存外部信号以生成所述第一图案数据，并且被配置为与延迟模式信号同步地锁存所述第一图案数据以生成所述第一锁存的数据。
17.根据权利要求12所述的半导体器件，其中，所述列路径电路被配置为响应于延迟模式信号而存储所述第一锁存的数据，并且被配置为响应于延迟模式输出控制信号和写入标志而输出存储在所述列路径电路中的所述第一锁存的数据。
18.根据权利要求12所述的半导体器件，其中，所述列路径电路包括：
管道锁存器，其被配置为响应于管道输入信号存储所述第一锁存的数据，所述管道输入信号在生成延迟模式信号时被计数，并且所述管道锁存器被配置为响应于管道输出而输出存储在所述管道锁存器中的所述第一锁存的数据作为管道数据，管道输出信号在生成延迟模式输出控制信号和写入标志时被计数；以及
数据解码器，其被配置为将所述管道数据解码以生成所述第一模式数据。
19.根据权利要求18所述的半导体器件，其中，所述数据解码器被配置为包括多个开关且被配置为从所述管道数据中生成所述第一模式数据，响应于选项信号，所述管道数据被从所述多个开关中选择性地输出。
20.根据权利要求19所述的半导体器件，其中，根据包括在所述半导体器件中的熔丝的电开路/短路状态来确定所述选项信号的逻辑电平。
21.一种半导体器件，其包括：
锁存数据生成电路，其被配置为：当所述半导体器件进入图案输入模式时，从外部信号中提取图案数据并且从提取的图案数据中生成锁存的数据；以及
列路径电路，其被配置为在所述图案输入模式下输入第一写入命令时存储所述锁存的数据，并且被配置为在从输入所述第一写入命令的时间点开始经过写入等待时间之后从存储在所述列路径电路中的所述锁存的数据中生成第一模式数据，
其中，所述列路径电路在输入所述第一写入命令之后与所述写入等待时间相对应的时段期间输入第二写入命令时存储所述锁存的数据，并且在从输入所述第二写入命令的时间点开始经过所述写入等待时间之后从存储在所述列路径电路中的所述锁存的数据中生成第二模式数据。
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