CN108281162B - 半导体器件 - Google Patents

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Abstract

可以提供一种半导体器件。半导体器件可以包括错误擦洗控制电路和/或激活时段信号发生电路。错误擦洗控制电路可以被配置成基于存储体激活信号和行地址信号来产生用于执行存储体中所包括的存储单元的错误擦洗操作的错误擦洗预充电信号和错误擦洗存储体信号，所述存储体激活信号和所述行地址信号基于刷新信号来产生。激活时段信号发生电路可以被配置成基于错误擦洗存储体信号来从存储体激活信号和错误擦洗预充电信号产生激活时段信号。

Description

半导体器件
相关申请的交叉引用
本申请要求2017年1月6日提交的韩国专利申请10-2017-0002330的优先权，其全部内容通过引用合并于此。
技术领域
本公开的实施例总体而言涉及半导体器件，更具体而言涉及执行错误擦洗(scrub)操作。
背景技术
近来，在每个时钟周期时间期间接收和输出四比特位数据或八比特位数据的DDR2方案或DDR3方案已用来改善半导体器件的操作速度。当在半导体器件中传输数据时，如果半导体器件的数据传输速度增加，则发生错误的几率也会增加。相应地，已提出了新的设计方案来改善数据传输的可靠性。
每当在半导体器件中传输数据时，能够检测错误发生的错误码可以产生并且与数据一起传输以改善数据传输的可靠性。错误码可以包括能检测错误的错误检测码(EDC)和能自身纠正错误的纠错码(ECC)。
发明内容
根据一个实施例，可以提供一种半导体器件。半导体器件可以包括错误擦洗控制电路和/或激活时段信号发生电路。错误擦洗控制电路可以被配置成基于存储体激活信号和行地址信号来产生用于执行存储体中所包括的存储单元的错误擦洗操作的错误擦洗预充电信号和错误擦洗存储体信号，所述存储体激活信号和所述行地址信号基于刷新信号来产生。激活时段信号发生电路可以被配置成基于错误擦洗存储体信号来从存储体激活信号和错误擦洗预充电信号产生激活时段信号。
附图说明
图1是说明根据本公开的一个实施例的半导体器件的配置的框图。
图2是说明图1的半导体器件中所包括的错误擦洗控制电路的示例的框图。
图3是说明图1的半导体器件中所包括的激活时段信号发生电路的示例的框图。
图4是说明图1的半导体器件中所包括的错误擦洗操作电路的示例的框图。
图5是说明根据本公开的一个实施例的半导体器件中所包括的存储体的示例的示意性布局图。
图6和图7是说明根据本公开的一个实施例的半导体器件的错误擦洗操作的时序图。
图8是说明采用图1和图7中所示的半导体器件的电子系统的配置的框图。
图9是说明采用图1和图7中所示的半导体器件的电子系统的配置的框图。
具体实施方式
下文将参照附图描述本公开的各个实施例。然而，本文描述的实施例仅仅是出于说明的目的，而并非意图限制本公开的范围。
参见图1，根据一个实施例的半导体器件可以包括命令解码器1、刷新控制电路2、错误擦洗控制电路3、激活时段信号发生电路4、错误擦洗解码器5以及错误擦洗操作电路6。
命令解码器1可以响应于外部控制信号CA<1:L>产生刷新信号REF。外部控制信号CA<1:L>可以包括命令和地址中的至少一种。命令解码器1可以将外部控制信号CA<1:L>中包括的命令解码以产生刷新信号REF。刷新信号REF可以被使能用于包括错误擦洗操作的刷新操作。刷新信号REF可以包括意味着刷新信号REF的使能状态的脉冲。外部控制信号CA<1:L>中包括的比特位的数量“L”可以根据实施例而设置成不同。
刷新控制电路2可以响应于刷新信号REF来产生第一存储体激活信号至第四存储体激活信号BACT<1:4>和行地址信号RA<1:M>。如果刷新信号REF被使能，则刷新控制电路2可以产生行地址信号RA<1:M>和第一存储体激活信号至第四存储体激活信号BACT<1:4>。如果刷新信号REF被使能，则第一存储体激活信号至第四存储体激活信号BACT<1:4>中的一个可以被选择性地使能用于错误擦洗操作。第一存储体激活信号至第四存储体激活信号BACT<1:4>中的每个可以包括意味着其使能状态的脉冲。例如，当第一存储体激活信号BACT<1>被使能用于错误擦洗操作时，刷新控制电路2可以根据行地址信号RA<1:M>中包括的比特位的逻辑电平组合来顺序地激活包括在执行激活操作的存储体(未示出)中的多个字线(未示出)。行地址信号RA<1:M>中包括的用于激活字线的比特位的逻辑电平组合可以根据实施例设置成不同。尽管结合半导体器件包括四个存储体的示例描述了本实施例，但是本公开不限于此。例如，在一些实施例中，半导体器件中包括的存储体的数量可以小于或大于三。行地址信号RA<1:M>中包括的比特位的数量“M”可以根据实施例设置成不同。
错误擦洗控制电路3可以响应于第一存储体激活信号BACT<1>和行地址信号RA<1:M>来产生错误擦洗预充电信号ES_PRE、第一错误擦洗存储体信号和第二错误擦洗存储体信号ES_BANK<1:2>、错误擦洗读取信号ES_RD、错误擦洗写入信号ES_WT以及列地址信号COL<1:N>。错误擦洗控制电路3可以响应于第一存储体激活信号BACT<1>来产生错误擦洗读取信号ES_RD、错误擦洗写入信号ES_WT以及错误擦洗预充电信号ES_PRE。错误擦洗控制电路3可以将第一存储体激活信号BACT<1>延迟以产生被顺序使能的错误擦洗读取信号ES_RD、错误擦洗写入信号ES_WT以及错误擦洗预充电信号ES_PRE。错误擦洗读取信号ES_RD、错误擦洗写入信号ES_WT以及错误擦洗预充电信号ES_PRE中的每个可以包括意味着其使能状态的脉冲。在一些实施例中，错误擦洗控制电路3可以被实现为响应于第二存储体激活信号至第四存储体激活信号BACT<2:4>中的至少一个来产生错误擦洗读取信号ES_RD、错误擦洗写入信号ES_WT以及错误擦洗预充电信号ES_PRE。错误擦洗控制电路3可以响应于行地址信号RA<1:M>来产生第一错误擦洗存储体信号和第二错误擦洗存储体信号ES_BANK<1:2>以及列地址信号COL<1:N>。如果包括在执行激活操作的存储体(未示出)中的所有字线被顺序地激活，则错误擦洗控制电路3可以感测行地址信号RA<1:M>以输出被计数的第一错误擦洗存储体信号和第二错误擦洗存储体信号ES_BANK<1:2>。例如，当第一错误擦洗存储体信号和第二错误擦洗存储体信号ES_BANK<1:2>具有“L，L”(即，低，低)的逻辑电平组合时，如果在执行错误擦洗操作的存储体的所有行地址被顺序地使能之后行地址信号RA<1:M>中包括的比特位具有预定的逻辑电平组合，则第一错误擦洗存储体信号和第二错误擦洗存储体信号ES_BANK<1:2>可以计数以具有“L，H”(即，低，高)的逻辑电平组合。错误擦洗控制电路3可以感测第一错误擦洗存储体信号和第二错误擦洗存储体信号ES_BANK<1:2>以对列地址信号COL<1:N>进行计数。例如，如果在第一错误擦洗存储体信号和第二错误擦洗存储体信号ES_BANK<1:2>以“L，L”、“L，H”、“H，L”、“H，H”的顺序被顺序地计数之后第一错误擦洗存储体信号和第二错误擦洗存储体信号ES_BANK<1:2>具有“H，H”的逻辑电平组合，则错误擦洗控制电路3可以对列地址信号COL<1:N>进行计数。当列地址信号COL<1:N>被计数时，包括在执行激活操作的存储体中的所有位线(未示出)可以被顺序地选中。如果位线中的一个被选中，则数据可以经由选中的位线而从存储体中的存储单元输出，或者数据可以经由选中的位线而输入到存储体中的存储单元。在第一错误擦洗存储体信号和第二错误擦洗存储体信号ES_BANK<1:2>中，“L，H”的逻辑电平组合意味着第一错误擦洗存储体信号ES_BANK<1>具有逻辑“高”电平，而第二错误擦洗存储体信号ES_BANK<2>具有逻辑“低”电平。
激活时段信号发生电路4可以响应于第一错误擦洗存储体信号和第二错误擦洗存储体信号ES_BANK<1:2>而从第一存储体激活信号至第四存储体激活信号BACT<1:4>和错误擦洗预充电信号ES_PRE产生第一激活时段信号至第四激活时段信号ACT_PD<1:4>。激活时段信号发生电路4可以根据第一错误擦洗存储体信号和第二错误擦洗存储体信号ES_BANK<1:2>的逻辑电平组合来从第一存储体激活信号BACT<1>和错误擦洗预充电信号ES_PRE设置第一激活时段信号至第四激活时段信号ACT_PD<1:4>之中的任何一个的使能时段。如果第一错误擦洗存储体信号和第二错误擦洗存储体信号ES_BANK<1:2>具有“L，L”的逻辑电平组合，则激活时段信号发生电路4可以产生与第一存储体激活信号BACT<1>同步地使能而与错误擦洗预充电信号ES_PRE同步地禁止的第一激活时段信号ACT_PD<1>。如果第一错误擦洗存储体信号和第二错误擦洗存储体信号ES_BANK<1:2>具有“L，H”的逻辑电平组合，则激活时段信号发生电路4可以产生与第一存储体激活信号BACT<1>同步地使能而与错误擦洗预充电信号ES_PRE同步地禁止的第二激活时段信号ACT_PD<2>。如果第一错误擦洗存储体信号和第二错误擦洗存储体信号ES_BANK<1:2>具有“H，L”的逻辑电平组合，则激活时段信号发生电路4可以产生与第一存储体激活信号BACT<1>同步地使能而与错误擦洗预充电信号ES_PRE同步地禁止的第三激活时段信号ACT_PD<3>。如果第一错误擦洗存储体信号和第二错误擦洗存储体信号ES_BANK<1:2>具有“H，H”的逻辑电平组合，则激活时段信号发生电路4可以产生与第一存储体激活信号BACT<1>同步地使能而与错误擦洗预充电信号ES_PRE同步地禁止的第四激活时段信号ACT_PD<4>。如果未执行错误擦洗操作而执行刷新操作，则激活时段信号发生电路4可以从第一存储体激活信号至第四存储体激活信号BACT<1:4>产生第一激活时段信号至第四激活时段信号ACT_PD<1:4>。如果未执行错误擦洗操作，则第一错误擦洗存储体信号和第二错误擦洗存储体信号ES_BANK<1:2>可以被设置成不具有任何逻辑电平组合，例如，可以被设置成具有高阻状态(Hi-z state)。如果未执行错误擦洗操作，则激活时段信号发生电路4可以产生其使能时段由第一存储体激活信号BACT<1>设置的第一激活时段信号ACT_PD<1>，可以产生其使能时段由第二存储体激活信号BACT<2>设置的第二激活时段信号ACT_PD<2>，可以产生其使能时段由第三存储体激活信号BACT<3>设置的第三激活时段信号ACT_PD<3>，以及可以产生其使能时段由第四存储体激活信号BACT<4>设置的第四激活时段信号ACT_PD<4>。
错误擦洗解码器5可以响应于第一错误擦洗存储体信号和第二错误擦洗存储体信号ES_BANK<1:2>、错误擦洗读取信号ES_RD以及错误擦洗写入信号ES_WT来产生第一解码的读取信号至第四解码的读取信号ES_R<1:4>以及第一解码的写入信号至第四解码的写入信号ES_W<1:4>。根据第一错误擦洗存储体信号和第二错误擦洗存储体信号ES_BANK<1:2>的逻辑电平组合，错误擦洗解码器5可以产生第一解码的读取信号至第四解码的读取信号ES_R<1:4>以及可以产生第一解码的写入信号至第四解码的写入信号ES_W<1:4>，该第一解码的读取信号至第四解码的读取信号ES_R<1:4>中的一个被选择性地使能以执行选自第一存储体至第四存储体(未示出)中的任何一个存储体的读取操作，该第一解码的写入信号至第四解码的写入信号ES_W<1:4>中的一个被选择性地使能以执行选中的存储体的写入操作。如果第一错误擦洗存储体信号和第二错误擦洗存储体信号ES_BANK<1:2>具有“L，L”的逻辑电平组合，则错误擦洗解码器5可以顺序地产生被使能为执行第一存储体(未示出)的读取操作的第一解码的读取信号ES_R<1>和被使能为执行第一存储体(未示出)的写入操作的第一解码的写入信号ES_W<1>。如果第一错误擦洗存储体信号和第二错误擦洗存储体信号ES_BANK<1:2>具有“L，H”的逻辑电平组合，则错误擦洗解码器5可以顺序地产生被使能为执行第二存储体(未示出)的读取操作的第二解码的读取信号ES_R<2>和被使能为执行第二存储体(未示出)的写入操作的第二解码的写入信号ES_W<2>。如果第一错误擦洗存储体信号和第二错误擦洗存储体信号ES_BANK<1:2>具有“H，L”的逻辑电平组合，则错误擦洗解码器5可以顺序地产生被使能为执行第三存储体(未示出)的读取操作的第三解码的读取信号ES_R<3>和被使能为执行第三存储体(未示出)的写入操作的第三解码的写入信号ES_W<3>。如果第一错误擦洗存储体信号和第二错误擦洗存储体信号ES_BANK<1:2>具有“H，H”的逻辑电平组合，则错误擦洗解码器5可以顺序地产生被使能为执行第四存储体(未示出)的读取操作的第四解码的读取信号ES_R<4>和被使能为执行第四存储体(未示出)的写入操作的第四解码的写入信号ES_W<4>。
错误擦洗操作电路6可以响应于第一解码的读取信号至第四解码的读取信号ES_R<1:4>、第一解码的写入信号至第四解码的写入信号ES_W<1:4>、行地址信号RA<1:M>以及列地址信号COL<1:N>来执行第一存储体至第四存储体(未示出)的错误擦洗操作。如果第一解码的读取信号ES_R<1>和第一解码的写入信号ES_W<1>被顺序地使能，则错误擦洗操作电路6可以利用第一存储体(未示出)中所包括的位线(未示出)之中的由列地址信号COL<1:N>选中的位线，来顺序地执行读取操作和写入操作。如果第二解码的读取信号ES_R<2>和第二解码的写入信号ES_W<2>被顺序地使能，则错误擦洗操作电路6可以利用第二存储体(未示出)中所包括的位线(未示出)之中的由列地址信号COL<1:N>选中的位线，来顺序地执行读取操作和写入操作。如果第三解码的读取信号ES_R<3>和第三解码的写入信号ES_W<3>被顺序地使能，则错误擦洗操作电路6可以利用第三存储体(未示出)中所包括的位线(未示出)之中的由列地址信号COL<1:N>选中的位线，来顺序地执行读取操作和写入操作。如果第四解码的读取信号ES_R<4>和第四解码的写入信号ES_W<4>被顺序地使能，则错误擦洗操作电路6可以利用第四存储体(未示出)中所包括的位线(未示出)之中的由列地址信号COL<1:N>选中的位线，来顺序地执行读取操作和写入操作。
参见图2，错误擦洗控制电路3可以包括错误擦洗命令发生电路31和错误擦洗地址发生电路32。
错误擦洗命令发生电路31可以包括第一延迟电路311、第二延迟电路312以及第三延迟电路313。第一延迟电路311可以将第一存储体激活信号BACT<1>延迟第一延迟时段以产生错误擦洗读取信号ES_RD。第二延迟电路312可以将错误擦洗读取信号ES_RD延迟第二延迟时段以产生错误擦洗写入信号ES_WT。第三延迟电路313可以将错误擦洗写入信号ES_WT延迟第三延迟时段以产生错误擦洗预充电信号ES_PRE。错误擦洗读取信号ES_RD可以在从第一存储体激活信号BACT<1>被使能的时间点开始经过了第一延迟时段的时间点处被使能。错误擦洗写入信号ES_WT可以在从错误擦洗读取信号ES_RD被使能的时间点开始经过了第二延迟时段的时间点处被使能。错误擦洗预充电信号ES_PRE可以在从错误擦洗写入信号ES_WT被使能的时间点开始经过了第三延迟时段的时间点处被使能。第一延迟时段至第三延迟时段可以根据实施例而设置成不同。
错误擦洗地址发生电路32可以包括第一检测电路321、第一计数器322、第二检测电路323以及第二计数器324。第一检测电路321可以响应于行地址信号RA<1:M>来产生第一检测信号DET1。如果行地址信号RA<1:M>的逻辑电平组合对应于每个存储体(未示出)中所包括的最后的字线，则第一检测电路321可以产生被使能的第一检测信号DET1。如果行地址信号RA<1:M>的第一逻辑电平组合对应于每个存储体中包括的第一字线，而行地址信号RA<1:M>的第K逻辑电平组合对应于每个存储体中包括的最后的字线，则当具有第K逻辑电平组合的行地址信号RA<1:M>输入到第一检测电路321时，第一检测电路321可以产生被使能的第一检测信号DET1。第一检测信号DET1可以包括意味着第一检测信号DET1的使能状态的脉冲。第一计数器322可以响应于第一检测信号DET1来产生第一错误擦洗存储体信号和第二错误擦洗存储体信号ES_BANK<1:2>。第一计数器322可以产生同步于第一检测信号DET1被使能的时间点而被顺序地计数的第一错误擦洗存储体信号和第二错误擦洗存储体信号ES_BANK<1:2>。第一错误擦洗存储体信号和第二错误擦洗存储体信号ES_BANK<1:2>可以以“L，L”、“L，H”、“H，L”、“H，H”的顺序来顺序地计数。第二检测电路322可以响应于第一错误擦洗存储体信号和第二错误擦洗存储体信号ES_BANK<1:2>来产生第二检测信号DET2。如果第一错误擦洗存储体信号和第二错误擦洗存储体信号ES_BANK<1:2>的逻辑电平组合对应于最后的存储体(未示出)，则第二检测电路323可以产生被使能的第二检测信号DET2。如果第一错误擦洗存储体信号和第二错误擦洗存储体信号ES_BANK<1:2>具有“H，H”的逻辑电平组合，则第二检测电路323可以产生被使能的第二检测信号DET2。第二检测信号DET2可以包括意味着第二检测信号DET2的使能状态的脉冲。第二计数器324可以响应于第一检测信号DET1和第二检测信号DET2来产生列地址信号COL<1:N>。第二计数器322可以产生同步于第一检测信号DET1和第二检测信号DET2被使能的时间点而被顺序地计数的列地址信号COL<1:N>。列地址信号COL<1:N>可以逐比特位地向上计数，以顺序地选择每个存储体(未示出)中包括的位线(未示出)。
参见图3，激活时段信号发生电路4可以包括第一激活时段信号发生电路41、第二激活时段信号发生电路42、第三激活时段信号发生电路43以及第四激活时段信号发生电路44。
第一激活时段信号发生电路41可以包括第一选择器411、第一时段信号发生器412、第一时段设置器413以及第二选择器414。第一选择器411可以响应于第一错误擦洗存储体信号和第二错误擦洗存储体信号ES_BANK<1:2>而从第一存储体激活信号BACT<1>产生第一存储体激活选择信号BASEL<1>。如果第一错误擦洗存储体信号和第二错误擦洗存储体信号ES_BANK<1:2>具有“L，L”的逻辑电平组合，则第一选择器411可以选择和输出第一存储体激活信号BACT<1>作为第一存储体激活选择信号BASEL<1>。当第一错误擦洗存储体信号和第二错误擦洗存储体信号ES_BANK<1:2>不具有任何逻辑电平组合时，第一选择器411可以选择和输出第一存储体激活信号BACT<1>作为第一存储体激活选择信号BASEL<1>。第一时段信号发生器412可以响应于第一存储体激活选择信号BASEL<1>和第一预充电选择信号PSEL<1>来产生第一激活时段信号ACT_PD<1>。第一激活时段信号ACT_PD<1>可以同步于第一存储体激活选择信号BASEL<1>被使能的时间点而被使能且可以同步于第一预充电选择信号PSEL<1>被使能的时间点而被禁止。第一时段设置器413可以将第一激活时段信号ACT_PD<1>延迟第一激活时段以产生第一预充电信号PRE<1>。第一激活时段可以根据实施例而设置成不同。第二选择器414可以响应于第一错误擦洗存储体信号和第二错误擦洗存储体信号ES_BANK<1:2>来输出第一预充电信号PRE<1>或错误擦洗预充电信号ES_PRE作为第一预充电选择信号PSEL<1>。如果第一错误擦洗存储体信号和第二错误擦洗存储体信号ES_BANK<1:2>具有“L，L”的逻辑电平组合，则第二选择器414可以输出错误擦洗预充电信号ES_PRE作为第一预充电选择信号PSEL<1>。当第一错误擦洗存储体信号和第二错误擦洗存储体信号ES_BANK<1:2>不具有任何逻辑电平组合时，第二选择器414可以输出第一预充电信号PRE<1>作为第一预充电选择信号PSEL<1>。
第二激活时段信号发生电路42可以包括第三选择器421、第二时段信号发生器422、第二时段设置器423以及第四选择器424。第三选择器421可以响应于第一错误擦洗存储体信号和第二错误擦洗存储体信号ES_BANK<1:2>来从第一存储体激活信号BACT<1>或第二存储体激活信号BACT<2>产生第二存储体激活选择信号BASEL<2>。如果第一错误擦洗存储体信号和第二错误擦洗存储体信号ES_BANK<1:2>具有“L，H”的逻辑电平组合，则第三选择器421可以选择和输出第一存储体激活信号BACT<1>作为第二存储体激活选择信号BASEL<2>。当第一错误擦洗存储体信号和第二错误擦洗存储体信号ES_BANK<1:2>不具有任何逻辑电平组合时，第三选择器421可以选择和输出第二存储体激活信号BACT<2>作为第二存储体激活选择信号BASEL<2>。第二时段信号发生器422可以响应于第二存储体激活选择信号BASEL<2>和第二预充电选择信号PSEL<2>来产生第二激活时段信号ACT_PD<2>。第二激活时段信号ACT_PD<2>可以同步于第二存储体激活选择信号BASEL<2>被使能的时间点而使能，且可以同步于第二预充电选择信号PSEL<2>被使能的时间点而禁止。第二时段设置器423可以将第二激活时段信号ACT_PD<2>延迟第二激活时段以产生第二预充电信号PRE<2>。第二激活时段可以根据实施例而设置成不同。第四选择器424可以响应于第一错误擦洗存储体信号和第二错误擦洗存储体信号ES_BANK<1:2>来输出第二预充电信号PRE<2>或错误擦洗预充电信号ES_PRE作为第二预充电选择信号PSEL<2>。如果第一错误擦洗存储体信号和第二错误擦洗存储体信号ES_BANK<1:2>具有“L，H”的逻辑电平组合，则第四选择器424可以输出错误擦洗预充电信号ES_PRE作为第二预充电选择信号PSEL<2>。当第一错误擦洗存储体信号和第二错误擦洗存储体信号ES_BANK<1:2>不具有任何逻辑电平组合时，第四选择器424可以输出第二预充电信号PRE<2>作为第二预充电选择信号PSEL<2>。
第三激活时段信号发生电路43可以包括第五选择器431、第三时段信号发生器432、第三时段设置器433以及第六选择器434。第五选择器431可以响应于第一错误擦洗存储体信号和第二错误擦洗存储体信号ES_BANK<1:2>来从第一存储体激活信号BACT<1>或第三存储体激活信号BACT<3>产生第三存储体激活选择信号BASEL<3>。如果第一错误擦洗存储体信号和第二错误擦洗存储体信号ES_BANK<1:2>具有“H，L”的逻辑电平组合，则第五选择器431可以选择和输出第一存储体激活信号BACT<1>作为第三存储体激活选择信号BASEL<3>。当第一错误擦洗存储体信号和第二错误擦洗存储体信号ES_BANK<1:2>不具有任何逻辑电平组合时，则第五选择器431可以选择和输出第三存储体激活信号BACT<3>作为第三存储体激活选择信号BASEL<3>。第三时段信号发生器432可以响应于第三存储体激活选择信号BASEL<3>和第三预充电选择信号PSEL<3>产生第三激活时段信号ACT_PD<3>。第三激活时段信号ACT_PD<3>可以同步于第三存储体激活选择信号BASEL<3>被使能的时间点而使能，且可以同步于第三预充电选择信号PSEL<3>被使能的时间点而禁止。第三时段设置器433可以将第三激活时段信号ACT_PD<3>延迟第三激活时段以产生第三预充电信号PRE<3>。第三激活时段可以根据实施例而设置成不同。第六选择器434可以响应于第一错误擦洗存储体信号和第二错误擦洗存储体信号ES_BANK<1:2>来输出第三预充电信号PRE<3>或错误擦洗预充电信号ES_PRE作为第三预充电选择信号PSEL<3>。如果第一错误擦洗存储体信号和第二错误擦洗存储体信号ES_BANK<1:2>具有“H，L”的逻辑电平组合，则第六选择器434可以输出错误擦洗预充电信号ES_PRE作为第三预充电选择信号PSEL<3>。当第一错误擦洗存储体信号和第二错误擦洗存储体信号ES_BANK<1:2>不具有任何逻辑电平组合时，第六选择器434可以输出第三预充电信号PRE<3>作为第三预充电选择信号PSEL<3>。
第四激活时段信号发生电路44可以包括第七选择器441、第四时段信号发生器442、第四时段设置器443以及第八选择器444。第七选择器441可以响应于第一错误擦洗存储体信号和第二错误擦洗存储体信号ES_BANK<1:2>来从第一存储体激活信号BACT<1>或第四存储体激活信号BACT<4>产生第四存储体激活选择信号BASEL<4>。如果第一错误擦洗存储体信号和第二错误擦洗存储体信号ES_BANK<1:2>具有“H，H”的逻辑电平组合，则第七选择器431可以选择和输出第一存储体激活信号BACT<1>作为第四存储体激活选择信号BASEL<4>。当第一错误擦洗存储体信号和第二错误擦洗存储体信号ES_BANK<1:2>不具有任何逻辑电平组合时，第七选择器441可以选择和输出第四存储体激活信号BACT<4>作为第四存储体激活选择信号BASEL<4>。第四时段信号发生器442可以响应于第四存储体激活选择信号BASEL<4>和第四预充电选择信号PSEL<4>来产生第四激活时段信号ACT_PD<4>。第四激活时段信号ACT_PD<4>可以同步于第四存储体激活选择信号BASEL<4>被使能的时间点而使能，且可以同步于第四预充电选择信号PSEL<4>被使能的时间点而禁止。第四时段设置器443可以将第四激活时段信号ACT_PD<4>延迟第四激活时段以产生第四预充电信号PRE<4>。第四激活时段可以根据实施例而设置成不同。第八选择器444可以响应于第一错误擦洗存储体信号和第二错误擦洗存储体信号ES_BANK<1:2>来输出第四预充电信号PRE<4>或错误擦洗预充电信号ES_PRE作为第四预充电选择信号PSEL<4>。如果第一错误擦洗存储体信号和第二错误擦洗存储体信号ES_BANK<1:2>具有“H，H”的逻辑电平组合，则第八选择器444可以输出错误擦洗预充电信号ES_PRE作为第四预充电选择信号PSEL<4>。当第一错误擦洗存储体信号和第二错误擦洗存储体信号ES_BANK<1:2>不具有任何逻辑电平组合时，第八选择器444可以输出第四预充电信号PRE<4>作为第四预充电选择信号PSEL<4>。
参见图4，错误擦洗操作电路6可以包括输入和输出(输入/输出)(I/O)控制电路61、数据储存电路62以及纠错电路63。
I/O控制电路61可以响应于第一解码的读取信号至第四解码的读取信号ES_R<1:4>、第一解码的写入信号至第四解码的写入信号ES_W<1:4>、列地址信号COL<1:N>以及行地址信号RA<1:M>，来产生读取控制信号RD_CNT<1:X>和写入控制信号WT_CNT<1:Y>。如果在读取操作期间第一解码的读取信号至第四解码的读取信号ES_R<1:4>中的一个被使能，则I/O控制电路61可以产生其逻辑电平组合由列地址信号COL<1:N>和行地址信号RA<1:M>确定的读取控制信号RD_CNT<1:X>。例如，如果第二解码的读取信号ES_R<2>被使能，则I/O控制电路61可以产生读取控制信号RD_CNT<1:X>，以用于输出储存在第二存储体(未示出)中所包括的存储单元中的数据。读取控制信号RD_CNT<1:X>中包括的比特位的逻辑电平组合可以由列地址信号COL<1:N>和行地址信号RA<1:M>的逻辑电平组合来确定。读取控制信号RD_CNT<1:X>可以包括用于控制这样的操作的信号，该操作被执行以从选中的存储体(未示出)中根据列地址信号COL<1:N>和行地址信号RA<1:M>的逻辑电平组合而选中的存储单元(未示出)读出数据。尽管读取控制信号RD_CNT<1:X>被示出为单个线，但是根据实施例，读取控制信号RD_CNT<1:X>可以包括用于控制从存储单元读出数据的多个操作的多个信号。如果在写入操作期间第一解码的写入信号至第四解码的写入信号ES_W<1:4>中的一个被使能，则I/O控制电路61可以产生其逻辑电平组合由列地址信号COL<1:N>和行地址信号RA<1:M>确定的写入控制信号WT_CNT<1:Y>。例如，如果第三解码的写入信号ES_W<3>被使能，则I/O控制电路61可以产生写入控制信号WT_CNT<1:Y>，以用于将数据储存在第三存储体(未示出)中所包括的存储单元中。写入控制信号WT_CNT<1:Y>中包括的比特位的逻辑电平组合可以由列地址信号COL<1:N>和行地址信号RA<1:M>的逻辑电平组合来确定。写入控制信号WT_CNT<1:Y>可以包括用于控制这样的操作的信号，该操作被执行以将数据储存在选中的存储体(未示出)中根据列地址信号COL<1:N>和行地址信号RA<1:M>的逻辑电平组合而选中的存储单元(未示出)中。尽管写入控制信号WT_CNT<1:Y>被示出为单线，但是根据实施例，写入控制信号WT_CNT<1:Y>可以包括用于控制将数据储存在存储单元中的多个操作的多个信号。
数据储存电路62可以响应于读取控制信号RD_CNT<1:X>来输出储存的数据SD<1:H>。数据储存电路62可以包括多个存储体(未示出)。多个存储体中包括的每个存储单元可以根据读取控制信号RD_CNT<1:X>的逻辑电平组合而被选中，且选中的存储单元中所储存的数据可以输出作为储存的数据SD<1:H>。数据储存电路62可以响应于写入控制信号WT_CNT<1:Y>来接收并储存纠正的数据CD<1:J>。多个存储体中包括的每个存储单元可以根据写入控制信号WT_CNT<1:Y>的逻辑电平组合而被选中，纠正的数据CD<1:J>可以储存在选中的存储单元中。用于输出储存的数据SD<1:H>的I/O操作和用于储存纠正的数据CD<1:J>的I/O操作可以与一般的读取操作和一般的写入操作相同。因此，将省略I/O操作的详细描述。
纠错电路63可以纠正储存的数据SD<1:H>中包括的错误以产生纠正的数据CD<1:J>。纠错电路63可以利用纠错码(ECC)来产生纠正的数据CD<1:J>。纠错电路63可以利用数据储存电路62在读取操作期间输出的储存的数据SD<1:H>所产生的奇偶校验位和校验子(syndrome)，来产生纠正的数据CD<1:J>。可以利用ECC从储存的数据SD<1:H>产生奇偶校验位和校验子。
参见图5，示出了包括根据读取控制信号RD_CNT<1:X>或写入控制信号WT_CNT<1:Y>选中的存储单元的第一存储体至第四存储体BANK1、BANK2、BANK3和BANK4的配置。在一个实施例中，例如，存储单元可以耦接到且通常位于字线WL1～WLK与位线BL1～BLP的各个交叉处。然而，为了图示简便，示出单个存储单元MC位于例如第一存储体BANK1中的第二字线WL2与第二位线BL2的交叉处。第一存储体BANK1可以包括连接到第一字线WL1至第K字线WLK和第一位线BL1至第P位线BLP的多个存储单元。可以根据读取控制信号RD_CNT<1:X>或写入控制信号WT_CNT<1:Y>的逻辑电平组合，来选择性地激活设置在第一存储体BANK1中的第一字线WL1至第K字线WLK中的每个。可以根据读取控制信号RD_CNT<1:X>或写入控制信号WT_CNT<1:Y>的逻辑电平组合，来选择设置在第一存储体BANK1中的第一位线BL1至第P位线BLP中的每个。第二存储体BANK2可以包括连接到第一字线WL1至第K字线WLK和第一位线BL1至第P位线BLP的多个存储单元。可以根据读取控制信号RD_CNT<1:X>或写入控制信号WT_CNT<1:Y>的逻辑电平组合，来选择性地激活设置在第二存储体BANK2中的第一字线WL1至第K字线WLK中的每个。可以根据读取控制信号RD_CNT<1:X>或写入控制信号WT_CNT<1:Y>的逻辑电平组合，来选择设置在第二存储体BANK2中的第一位线BL1至第P位线BLP中的每个。第三存储体BANK3可以包括连接到第一字线WL1至第K字线WLK和第一位线BL1至第P位线BLP的多个存储单元。可以根据读取控制信号RD_CNT<1:X>或写入控制信号WT_CNT<1:Y>的逻辑电平组合，来选择性地激活设置在第三存储体BANK3中的第一字线WL1至第K字线WLK中的每个。可以根据读取控制信号RD_CNT<1:X>或写入控制信号WT_CNT<1:Y>的逻辑电平组合，来选择设置在第三存储体BANK3中的第一位线BL1至第P位线BLP中的每个。第四存储体BANK4可以包括连接到第一字线WL1至第K字线WLK和第一位线BL1至第P位线BLP的多个存储单元。可以根据读取控制信号RD_CNT<1:X>或写入控制信号WT_CNT<1:Y>的逻辑电平组合，来选择性地激活设置在第四存储体BANK4中的第一字线WL1至第K字线WLK中的每个。可以根据读取控制信号RD_CNT<1:X>或写入控制信号WT_CNT<1:Y>的逻辑电平组合，来选择设置在第四存储体BANK4中的第一位线BL1至第P位线BLP中的每个。尽管根据本实施例的半导体被示为包括四个存储体，但是存储体的数量可以根据实施例小于或大于四个。在一个实施例中，“P”和“K”可以是大于0的整数。
下文将参照图6和图7描述具有前述配置的半导体器件的操作。
参见图6，行地址信号RA<1:M>可以被顺序地计数以执行第一存储体(图5的BANK1)的错误擦洗操作，且错误擦洗读取信号ES_RD、错误擦洗写入信号ES_WT以及错误擦洗预充电信号ES_PRE可以根据行地址信号RA<1:M>的逻辑电平组合来顺序地使能。此外，可以由第一存储体激活信号BACT<1>和错误擦洗预充电信号ES_PRE来设置第一激活时段信号ACT_PD<1>的激活时段。
在时间点“T11”处，如果刷新信号REF的第一脉冲被产生，则在第一存储体激活信号BACT<1>被使能时，行地址信号RA<1:M>可以被设置成具有第一逻辑电平组合RA1以激活第一存储体(图5的BANK1)的第一字线。当第一激活时段信号ACT_PD<1>与第一存储体激活信号BACT<1>同步地使能时，第一存储体激活信号BACT<1>可以被延迟以产生被顺序使能的错误擦洗读取信号ES_RD、错误擦洗写入信号ES_WT和错误擦洗预充电信号ES_PRE。第一激活时段信号ACT_PD<1>可以与第一存储体激活信号BACT<1>同步地使能，且可以同步于错误擦洗预充电信号ES_PRE的脉冲而禁止。
在时间点“T12”处，如果刷新信号REF的第二脉冲被产生，则在第一存储体激活信号BACT<1>使能时，行地址信号RA<1:M>可以被设置成具有第二逻辑电平组合RA2以激活第一存储体(图5的BANK1)的第二字线。当第一激活时段信号ACT_PD<1>与第一存储体激活信号BACT<1>同步地使能时，第一存储体激活信号BACT<1>可以被延迟以产生被顺序使能的错误擦洗读取信号ES_RD、错误擦洗写入信号ES_WT和错误擦洗预充电信号ES_PRE。第一激活时段信号ACT_PD<1>可以与第一存储体激活信号BACT<1>同步地使能，且可以同步于错误擦洗预充电信号ES_PRE的脉冲而禁止。
在时间点“T13”处，如果刷新信号REF的第K脉冲被产生，则在第一存储体激活信号BACT<1>被使能时，行地址信号RA<1:M>可以被设置成具有第K逻辑电平组合RAK以激活第一存储体(图5的BANK1)的第K字线。当第一激活时段信号ACT_PD<1>与第一存储体激活信号BACT<1>同步地使能时，第一存储体激活信号BACT<1>可以被延迟以产生被顺序使能的错误擦洗读取信号ES_RD、错误擦洗写入信号ES_WT和错误擦洗预充电信号ES_PRE。第一激活时段信号ACT_PD<1>可以与第一存储体激活信号BACT<1>同步地使能，且可以同步于错误擦洗预充电信号ES_PRE的脉冲而禁止。
参见图7，列地址信号COL<1:N>可以被计数以顺序地执行第一存储体至第四存储体(图5的BANK1、BANK2、BANK3和BANK4)的错误擦洗操作。
在时间点“T21”处，如果针对第一存储体BANK1的刷新信号REF的第一脉冲被产生，则行地址信号RA<1:M>可以被设置成具有第一逻辑电平组合RA1，且第一错误擦洗存储体信号和第二错误擦洗存储体信号ES_BANK<1:2>可以被设置成具有第一逻辑电平组合BANK1以便激活第一存储体BANK1的第一字线(未示出)。在这种情况下，列地址信号COL<1:N>可以被设置成具有第一逻辑电平组合COL1以便选择第一存储体BANK1的第一位线。
在时间点“T22”处，如果针对第一存储体BANK1的刷新信号REF的第二脉冲被产生，则行地址信号RA<1:M>可以被设置成具有第二逻辑电平组合RA2，以便激活第一存储体BANK1的第二字线(未示出)。
在时间点“T23”处，如果针对第一存储体BANK1的刷新信号REF的第K脉冲被产生，则行地址信号RA<1:M>可以被设置成具有第K逻辑电平组合RAK，以便激活第一存储体BANK1的第K字线(未示出)。
在时间点“T24”处，如果针对第二存储体BANK2的刷新信号REF的第一脉冲被产生，则行地址信号RA<1:M>可以被设置成具有第一逻辑电平组合RA1，且第一错误擦洗存储体信号和第二错误擦洗存储体信号ES_BANK<1:2>可以被设置成具有第二逻辑电平组合BANK2以便激活第二存储体BANK2的第一字线(未示出)。
在从时间点“T24”直至时间点“T25”的时段期间，针对第二存储体BANK2的刷新信号REF的第二脉冲至第K脉冲可以被产生，使得行地址信号RA<1:M>可以被设置成顺序地具有第二逻辑电平组合RA2至第K逻辑电平组合RAK。此外，针对第三存储体BANK3的刷新信号REF的第一脉冲至第K脉冲可以被产生，使得第一错误擦洗存储体信号和第二错误擦洗存储体信号ES_BANK<1:2>可以被设置成具有第三逻辑电平组合BANK3，且行地址信号RA<1:M>被设置成顺序地具有第一逻辑电平组合RA1至第K逻辑电平组合RAK。另外，针对第四存储体BANK4的刷新信号REF的第一脉冲至第(K-1)脉冲可以被产生，使得第一错误擦洗存储体信号和第二错误擦洗存储体信号ES_BANK<1:2>被设置成具有第四逻辑电平组合BANK4，且行地址信号RA<1:M>被设置成顺序地具有第一逻辑电平组合RA1至第(K-1)逻辑电平组合RA(K-1)。
在时间点“T25”处，如果针对第四存储体BANK4的刷新信号REF的第K脉冲被产生，则行地址信号RA<1:M>可以被设置成具有第K逻辑电平组合RAK，以便激活第四存储体BANK4的第K字线(未示出)。可以通过被设置成具有第四逻辑电平组合BANK4的第一错误擦洗存储体信号和第二错误擦洗存储体信号ES_BANK<1:2>以及通过被设置成具有第K逻辑电平组合RAK的行地址信号RA<1:M>，来将列地址信号COL<1:N>设置成具有第二逻辑电平组合COL2。
在时间点“T26”处，如果针对第一存储体BANK1的刷新信号REF的第一脉冲被产生，则行地址信号RA<1:M>可以被设置成具有第一逻辑电平组合RA1，且第一错误擦洗存储体信号和第二错误擦洗存储体信号ES_BANK<1:2>可以被设置成具有第一逻辑电平组合BANK1，以便激活第一存储体BANK1的第一字线(未示出)。
在时间点“T26”之后，当列地址信号COL<1:N>被设置成顺序地具有第二逻辑电平组合COL2至第P逻辑电平组合COLP时，行地址信号RA<1:M>以及第一错误擦洗存储体信号和第二错误擦洗存储体信号ES_BANK<1:2>可以被顺序地且重复地计数。
如上所述，根据一个实施例的半导体器件可以在刷新操作期间利用错误码执行错误擦洗操作以纠正数据中所包括的错误。
参照图1至图7描述的半导体器件可以应用于包括存储系统、图像系统、计算系统、移动系统等的电子系统。例如，如图8所示，根据一个实施例的电子系统1000可以包括，例如但不限于，数据储存电路1001、存储器控制器1002、缓冲存储器1003以及输入/输出(I/O)接口1004。
数据储存电路1001可以根据从存储器控制器1002产生的控制信号来储存从存储器控制器1002输出的数据或者可以读取储存的数据并将其输出到存储器控制器1002。数据储存电路1001可以包括图1中所示的半导体器件。数据储存电路1001可以包括即使在电源中断时仍能保留其储存的数据的非易失性存储器。非易失性存储器可以是诸如NOR型闪存或NAND型闪存的闪存、相变随机存取存储器(PRAM)、阻变随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)等。
存储器控制器1002可以经由I/O接口1004接收从外部设备(例如，主机设备)输出的命令，且可以对从主机设备输出的命令解码，以控制用于将数据输入到数据储存电路1001或缓冲存储器1003中的操作或者用于输出储存在数据储存电路1001或缓冲存储器1003中的数据的操作。尽管图8用单个框示出存储器控制器1002，但是存储器控制器1002可以包括用于控制包括非易失性存储器的数据储存电路1001的一个控制器以及用于控制包括易失性存储器的缓冲存储器1003的另一个控制器。
缓冲存储器1003可以暂时地储存由存储器控制器1002处理的数据。即，缓冲存储器1003可以暂时地储存要输入到数据储存电路1001的数据或要从数据储存电路1001输出的数据。缓冲存储器1003可以根据控制信号来储存从存储器控制器1002输出的数据。缓冲存储器1003可以读取储存的数据并且将其输出到存储器控制器1002。缓冲存储器1003可以包括易失性存储器，诸如动态随机存取存储器(DRAM)、移动DRAM或静态随机存取存储器(SRAM)。
I/O接口1004可以将存储器控制器1002物理和电连接到外部设备(即主机)。因此，存储器控制器1002可以经由I/O接口1004接收从外部设备(即主机)提供的控制信号和数据，以及可以经由I/O接口1004将从存储器控制器1002产生的数据输出到外部设备(即主机)。即，电子系统1000可以经由I/O接口1004与主机通信。I/O接口1004可以包括各种接口协议(诸如，但不限于，通用串行总线(USB)、多媒体卡(MMC)、外围部件互联扩展(PCI-E)、串行附接SCSI(SAS)、串行AT附件(SATA)、并行AT附件(PATA)、小型计算机系统接口(SCSI)、增强型小型接口(ESDI)以及集成电子驱动设备(IDE))中的任何一种。
电子系统1000可以用作主机的辅助储存设备或外部储存设备。电子系统1000可以包括固态硬盘(SSD)、USB存储器、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式多媒体卡(eMMC)、紧凑型闪存(CF)卡等。
参见图9，根据一个实施例的电子系统2000可以包括主机2001、存储器控制器2002以及数据储存电路2003。
主机2001可以将请求信号和数据输出到存储器控制器2002以访问数据储存电路2003。存储器控制器2002可以响应于请求信号来将数据、数据选通信号、命令、地址和时钟信号供应到数据储存电路2003，且数据储存电路2003可以响应于命令来执行写入操作或读取操作。主机2001可以将数据传送到存储器控制器2002以将数据储存在数据储存电路2003中。此外，主机2001可以经由存储器控制器2002接收从数据储存电路2003输出的数据。主机2001可以包括利用纠错码(ECC)方案来纠正数据的错误的电路。
存储器控制器2002可以用作将主机2001连接到数据储存电路2003以用于主机2001与数据储存电路2003之间的通信的接口。存储器控制器2002可以接收从主机2001输出的请求信号和数据，以及可以产生数据、数据选通信号、命令、地址和时钟信号并将其供应到数据储存电路2003以便控制数据储存电路2003的操作。此外，存储器控制器2002可以将从数据储存电路2003输出的数据供应到主机2001。
数据储存电路2003可以包括多个存储器。数据储存电路2003可以从存储器控制器2002接收数据、数据选通信号、命令、地址和时钟信号以执行写入操作或读取操作。数据储存电路2003中包括的每个存储器可以包括利用纠错码(ECC)方案来纠正数据的错误的电路。数据储存电路2003可以包括图1中所示的半导体器件。
在一些实施例中，电子系统2000可以实现为选择性地操作主机2001和数据储存电路2003中包括的ECC电路中的任何一个。替换地，电子系统2000可以实现为同时地操作主机2001和数据储存电路2003中包括的所有ECC电路。根据实施例，主机2001和存储器控制器2002可以实现在单个芯片中。根据实施例，存储器控制器2002和数据储存电路2003可以实现在单个芯片中。

Claims (21)

1.一种半导体器件，包括：
错误擦洗控制电路，被配置成基于存储体激活信号和行地址信号来产生用于执行存储体中所包括的存储单元的错误擦洗操作的错误擦洗预充电信号、错误擦洗存储体信号、错误擦洗读取信号、错误擦洗写入信号和列地址信号，所述存储体激活信号和所述行地址信号基于刷新信号来产生；以及
激活时段信号发生电路，被配置成基于错误擦洗存储体信号来从存储体激活信号和错误擦洗预充电信号产生激活时段信号。
2.根据权利要求1所述的半导体器件，其中，刷新信号被使能以用于包括错误擦洗操作的刷新操作。
3.根据权利要求1所述的半导体器件，其中，如果刷新信号被使能，则当存储体激活信号中所包括的比特位中的一个比特位被使能时，行地址信号中所包括的比特位的逻辑电平组合被顺序地产生。
4.根据权利要求1所述的半导体器件，其中，错误擦洗控制电路将存储体激活信号延迟以产生被顺序地使能的错误擦洗读取信号、错误擦洗写入信号以及错误擦洗预充电信号。
5.根据权利要求1所述的半导体器件，其中，如果行地址信号具有预定的逻辑电平组合，则错误擦洗控制电路输出被计数的错误擦洗存储体信号。
6.根据权利要求1所述的半导体器件，其中，如果行地址信号具有第一预定的逻辑电平组合且错误擦洗存储体信号具有第二预定的逻辑电平组合，则错误擦洗控制电路输出被计数的列地址信号。
7.根据权利要求1所述的半导体器件，其中，错误擦洗控制电路包括：
错误擦洗命令发生电路，被配置成响应于存储体激活信号来产生错误擦洗读取信号、错误擦洗写入信号以及错误擦洗预充电信号；以及
错误擦洗地址发生电路，被配置成响应于行地址信号输出被计数的错误擦洗存储体信号，以及被配置成响应于行地址信号和被计数的错误擦洗存储体信号输出被计数的列地址信号。
8.根据权利要求7所述的半导体器件，其中，错误擦洗命令发生电路包括：
第一延迟电路，被配置成将存储体激活信号延迟以产生错误擦洗读取信号；
第二延迟电路，被配置成将错误擦洗读取信号延迟以产生错误擦洗写入信号；以及
第三延迟电路，被配置成将错误擦洗写入信号延迟以产生错误擦洗预充电信号。
9.根据权利要求7所述的半导体器件，其中，错误擦洗地址发生电路包括：
第一检测电路，被配置成感测行地址信号以产生第一检测信号；
第一计数器，被配置成响应于第一检测信号产生被计数的错误擦洗存储体信号；
第二检测电路，被配置成感测错误擦洗存储体信号以产生第二检测信号；以及
第二计数器，被配置成响应于第一检测信号和第二检测信号产生被计数的列地址信号。
10.根据权利要求1所述的半导体器件，
其中，存储体激活信号包括第一存储体激活信号和第二存储体激活信号；
其中，激活时段信号包括第一激活时段信号和第二激活时段信号；以及
其中，激活时段信号发生电路包括：
第一激活时段信号发生电路，被配置成响应于错误擦洗存储体信号、第一存储体激活信号以及错误擦洗预充电信号来产生第一激活时段信号；以及
第二激活时段信号发生电路，被配置成响应于错误擦洗存储体信号、第一存储体激活信号、第二存储体激活信号以及错误擦洗预充电信号来产生第二激活时段信号。
11.根据权利要求10所述的半导体器件，其中，如果错误擦洗存储体信号具有第一逻辑电平组合，则第一激活时段信号发生电路产生第一激活时段信号，所述第一激活时段信号响应于第一存储体激活信号而使能且响应于错误擦洗预充电信号而禁止。
12.根据权利要求10所述的半导体器件，其中，第一激活时段信号发生电路包括：
第一选择器，被配置成响应于错误擦洗存储体信号而基于所述第一存储体激活信号来产生存储体激活选择信号；
时段信号发生器，被配置成响应于存储体激活选择信号和预充电选择信号来产生第一激活时段信号；
时段设置器，被配置成将第一激活时段信号延迟以产生预充电信号；以及
第二选择器，被配置成响应于错误擦洗存储体信号而基于所述预充电信号或错误擦洗预充电信号来产生预充电选择信号。
13.根据权利要求10所述的半导体器件，其中，如果错误擦洗存储体信号具有第二逻辑电平组合，则第二激活时段信号发生电路产生第二激活时段信号，所述第二激活时段信号响应于第一存储体激活信号而使能且响应于错误擦洗预充电信号而禁止。
14.根据权利要求10所述的半导体器件，其中，第二激活时段信号发生电路包括：
第一选择器，被配置成响应于错误擦洗存储体信号而基于所述第一存储体激活信号或第二存储体激活信号来产生存储体激活选择信号；
时段信号发生器，被配置成响应于存储体激活选择信号和预充电选择信号来产生第二激活时段信号；
时段设置器，被配置成将第二激活时段信号延迟以产生预充电信号；以及
第二选择器，被配置成响应于错误擦洗存储体信号而基于预充电信号或错误擦洗预充电信号来产生预充电选择信号。
15.根据权利要求1所述的半导体器件，还包括：
错误擦洗解码器，被配置成基于错误擦洗存储体信号来从错误擦洗读取信号和错误擦洗写入信号产生解码的读取信号和解码的写入信号；以及
错误擦洗操作电路，被配置成基于解码的读取信号、解码的写入信号、行地址信号和列地址信号来执行错误擦洗操作。
16.根据权利要求15所述的半导体器件，其中，错误擦洗操作电路包括：
输入/输出控制电路，被配置成响应于解码的读取信号、解码的写入信号、列地址信号以及行地址信号来产生读取控制信号和写入控制信号；
数据储存电路，被配置成响应于读取控制信号来输出储存的数据，以及被配置成响应于写入控制信号来接收和储存纠正的数据；以及
纠错电路，被配置成纠正储存的数据中包括的错误以产生纠正的数据。
17.一种半导体器件，包括：
错误擦洗控制电路，被配置成响应于第一存储体激活信号和行地址信号来产生用于执行存储体中所包括的存储单元的错误擦洗操作的错误擦洗存储体信号，所述第一存储体激活信号和所述行地址信号响应于刷新信号来产生；
第一激活时段信号发生电路，被配置成响应于错误擦洗存储体信号、第一存储体激活信号以及错误擦洗预充电信号来产生第一激活时段信号；以及
第二激活时段信号发生电路，被配置成响应于错误擦洗存储体信号、第一存储体激活信号、第二存储体激活信号以及错误擦洗预充电信号来产生第二激活时段信号。
18.根据权利要求17所述的半导体器件,其中，如果刷新信号被使能用于包括错误擦洗操作的刷新操作，则在当第一存储体激活信号被使能时行地址信号中所包括的比特位的逻辑电平组合被顺序地产生之后，当第二存储体激活信号被使能时，行地址信号中所包括的比特位的逻辑电平组合被顺序地产生。
19.根据权利要求17所述的半导体器件，其中，错误擦洗控制电路将第一存储体激活信号延迟，以产生被顺序地使能的错误擦洗读取信号、错误擦洗写入信号以及错误擦洗预充电信号。
20.根据权利要求17所述的半导体器件，
其中，如果行地址信号具有第一预定逻辑电平组合，则错误擦洗控制电路输出被计数的错误擦洗存储体信号；以及
其中，如果行地址信号具有第二预定逻辑电平组合且错误擦洗存储体信号具有预定逻辑电平组合，则错误擦洗控制电路输出被计数的列地址信号。
21.一种半导体器件，包括：
错误擦洗控制电路，被配置成基于存储体激活信号和行地址信号来产生用于执行存储体中所包括的存储单元的错误擦洗操作的错误擦洗预充电信号和错误擦洗存储体信号，所述存储体激活信号和所述行地址信号基于刷新信号来产生；以及
激活时段信号发生电路，被配置成基于错误擦洗存储体信号来从存储体激活信号和错误擦洗预充电信号产生激活时段信号。
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