KR20180026868A

KR20180026868A - 집적회로

Info

Publication number: KR20180026868A
Application number: KR1020160113704A
Authority: KR
Inventors: 윤재웅; 김용미; 김창현
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2016-09-05
Filing date: 2016-09-05
Publication date: 2018-03-14
Also published as: US10289485B2; KR102563162B1; US20180067801A1

Abstract

집적회로는 제1 에러정정동작을 수행하여 제1 에러정보신호를 출력하는 제1 반도체장치 및 제2 에러정정동작을 수행하여 제2 에러정보신호를 출력하는 제2 반도체장치를 포함하되, 상기 제1 에러정정동작 및 상기 제2 에러정정동작은 동시에 수행되고, 상기 제1 에러정보신호가 상기 제1 반도체장치에서 출력된 후 상기 제2 에러정보신호가 상기 제2 반도체장치를 포함한다.

Description

집적회로{INTEGRATED CIRCUIT}

본 발명은 다수의 반도체장치에 저장된 데이터의 에러정보를 감지하는 집적회로에 관한 것이다.

최근 반도체장치의 동작속도를 증가시키기 위해 클럭 사이클(cycle)마다 4비트 또는 8비트의 데이터를 입/출력하는 DDR2, DDR3 방식 등이 사용되고 있다. 데이터의 입/출력 속도가 빨라지는 경우 데이터가 전송되는 과정 중 발생되는 오류의 발생 확률도 증가 되므로, 데이터 전송의 신뢰성을 보장하기 위한 별도의 장치와 방법이 추가적으로 요구되고 있다.

데이터 전송시마다 오류 발생 여부를 확인할 수 있는 오류코드를 생성하여 데이터와 함께 전송함으로써, 데이터 전송의 신뢰성을 보장하는 방법을 사용하고 있다. 오류코드에는 발생한 오류를 검출할 수 있는 오류검출코드(Error Detection Code, EDC)와, 오류 발생시 이를 자체적으로 정정할 수 있는 오류정정코드(Error Correction Code, ECC) 등이 있다.

본 발명은 다수의 반도체장치에 저장된 데이터의 에러정정동작을 동시에 수행하고, 다수의 반도체장치에 저장된 데이터의 에러정보를 감지하는 집적회로를 제공한다.

이를 위해 본 발명은 제1 에러정정동작을 수행하여 제1 에러정보신호를 출력하는 제1 반도체장치 및 제2 에러정정동작을 수행하여 제2 에러정보신호를 출력하는 제2 반도체장치를 포함하되, 상기 제1 에러정정동작 및 상기 제2 에러정정동작은 동시에 수행되고, 상기 제1 에러정보신호가 상기 제1 반도체장치에서 출력된 후 상기 제2 에러정보신호가 상기 제2 반도체장치에서 출력되는 집적회로를 포함하는 반도체시스템을 제공한다.

또한, 본 발명은 커맨드, 제1 칩선택신호 및 제2 칩선택신호를 출력하는 제1 반도체장치, 상기 커맨드에 응답하여 제1 에러정정동작을 수행하고, 상기 제1 칩선택신호에 응답하여 제1 에러정보신호를 출력하는 제2 반도체장치 및 상기 커맨드에 응답하여 제2 에러정정동작을 수행하고, 상기 제2 칩선택신호에 응답하여 제2 에러정보신호를 출력하는 제3 반도체장치를 포함하되, 상기 제1 에러정정동작 및 상기 제2 에러정정동작은 동시에 수행되는 집적회로를 제공한다.

본 발명에 의하면 다수의 반도체장치에 저장된 데이터의 에러정정동작을 동시에 수행하고, 다수의 반도체장치에 저장된 데이터의 에러정보를 감지할 수 있는 효과가 있다.

도 1은 본 발명의 일 실시예에 따른 집적회로의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 집적회로에 포함된 제2 반도체장치의 일 실시예에 따른 내부구성을 도시한 블럭도이다.
도 3은 도 2에 도시된 제2 반도체장치에 포함된 에러정정회로의 일 실시예에 따른 내부구성을 도시한 블럭도이다.
도 4는 도 2에 도시된 제2 반도체장치에 포함된 에러정보출력회로의 일 실시예에 따른 내부구성을 도시한 블럭도이다.
도 5는 도 4에 도시된 에러정보출력회로에 포함된 래치회로의 일 실시예에 따른 회로도이다.
도 6은 본 발명의 일 실시예에 따른 집적회로의 동작을 설명하기 위한 타이밍도이다.
도 7은 도 1 내지 도 6에 도시된 집적회로가 적용된 전자시스템의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 8은 도 1 내지 도 6에 도시된 집적회로가 적용된 전자시스템의 다른 실시예에 따른 구성을 도시한 블럭도이다.

이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.

도 1에 도시된 바와 같이, 본 발명의 일 실시예에 따른 집적회로는 제1 반도체장치(100), 제2 반도체장치(200) 및 제3 반도체장치(300)를 포함할 수 있다.

제1 반도체장치(100)는 커맨드(CMD), 제1 칩선택신호(CS1) 및 제2 칩선택신호(CS2)를 출력할 수 있다. 제1 반도체장치(100)는 제1 칩선택신호(CS1)를 출력한 이후 제2 칩선택신호(CS2)를 출력할 수 있다. 제1 반도체장치(100)는 제1 에러정보신호(DED1) 및 제2 에러정보신호(DED2)를 수신할 수 있다. 제1 반도체장치(100)는 제1 에러정보신호(DED1)를 수신하여 제2 반도체장치(200)의 에러를 감지할 수 있다. 제1 반도체장치(100)는 제2 에러정보신호(DED2)를 수신하여 제3 반도체장치(300)의 에러를 감지할 수 있다. 제1 에러정보신호(DED1)가 인에이블되는 경우는 제2 반도체장치(200)에서 출력되는 제1 출력데이터(도 2의 DOUT1<1:N>)의 비트 중 2비트 이상의 에러가 발생한 경우로 설정될 수 있다. 제2 에러정보신호(DED2)가 인에이블되는 경우는 제3 반도체장치(300)에서 출력되는 제2 출력데이터(미도시)의 비트 중 2비트 이상의 에러가 발생한 경우로 설정될 수 있다. 커맨드(CMD)는 커맨드 및 어드레스가 전송되는 라인을 통해 출력될 수 있고, 실시예에 따라서 다수의 비트들을 포함하도록 설정될 수 있다.

제2 반도체장치(200)는 제1 에러정정동작을 수행하여 제1 에러정보신호(DED1)를 출력할 수 있다. 제2 반도체장치(200)는 커맨드(CMD)에 응답하여 제1 에러정정동작을 수행할 수 있다. 제2 반도체장치(200)는 제1 칩선택신호(CS1)에 응답하여 제1 에러정보신호(DED1)를 출력할 수 있다. 제1 에러정정동작은 커맨드(CMD)에 응답하여 라이트동작, 리드동작 및 에러감지동작이 순차적으로 수행되는 동작으로 설정될 수 있다.

제3 반도체장치(300)는 제2 에러정정동작을 수행하여 제2 에러정보신호(DED2)를 출력할 수 있다. 제3 반도체장치(300)는 커맨드(CMD)에 응답하여 제2 에러정정동작을 수행할 수 있다. 제3 반도체장치(300)는 제2 칩선택신호(CS2)에 응답하여 제2 에러정보신호(DED2)를 출력할 수 있다. 제2 에러정정동작은 커맨드(CMD)에 응답하여 라이트동작, 리드동작 및 에러감지동작이 순차적으로 수행되는 동작으로 설정될 수 있다. 제1 에러정정동작과 제2 에러정정동작은 동시에 수행될 수 있다. 제1 에러정보신호(DED1) 및 제2 에러정보신호(DED2)는 제1 반도체장치(100), 제2 반도체장치(200) 및 제3 반도체장치(300)가 공유하는 전송라인을 통해 출력될 수 있다. 제1 에러정보신호(DED1)가 제2 반도체장치(200)에서 출력된 후 제2 에러정보신호(DED2)가 제3 반도체장치(300)에서 출력될 수 있다. 제1 에러정보신호(DED1)가 제2 반도체장치(200)에서 출력되는 구간과 제2 에러정보신호(DED2)가 제3 반도체장치(300)에서 출력되는 구간은 서로 상이한 구간으로 설정될 수 있다.

한편, 도 1에 도시된 본 발명의 일 실시예에 따른 집적회로는 제2 반도체장치(200) 및 제3 반도체장치(300)를 포함하는 구성으로 도시되어 있지만 실시예에 따라 다수의 반도체장치를 포함하는 구성으로 구현될 수 있다.

도 2를 참고하면 본 발명의 일 실시예에 따른 제2 반도체장치(200)는 커맨드디코더(210), 패러티생성회로(220), 데이터저장회로(230), 에러정정회로(240), 에러정보출력회로(250)를 포함할 수 있다.

커맨드디코더(210)는 커맨드(CMD)에 응답하여 라이트신호(WT) 및 리드신호(RD)를 생성할 수 있다. 커맨드디코더(210)는 커맨드(CMD)를 디코딩하여 선택적으로 인에이블되는 라이트신호(WT) 및 리드신호(RD)를 생성할 수 있다. 커맨드디코더(210)는 커맨드(CMD)를 디코딩하여 순차적으로 인에이블되는 라이트신호(WT) 및 리드신호(RD)를 생성할 수 있다. 라이트신호(WT)는 라이트동작을 위해 인에이블되고, 리드신호(RD)는 리드동작을 위해 인에이블될 수 있다. 라이트신호(WT) 및 리드신호(RD)를 인에이블시킬 수 있는 커맨드(CMD)에 포함된 비트들의 논리레벨조합은 실시예에 따라 다양하게 설정될 수 있다.

패러티생성회로(220)는 제1 입력데이터(DIN1<1:N>)에 응답하여 제1 패러티(P1<1:K>)를 생성할 수 있다. 패러티생성회로(220)는 제1 입력데이터(DIN1<1:N>)에 포함된 비트들을 선택적으로 논리연산하여 제1 패러티(P1<1:K>)를 생성할 수 있다. 제1 패러티(P1<1:K>)는 오류정정코드(Error Correction Code, ECC) 방식을 사용하여 생성될 수 있다. 제1 입력데이터(DIN1<1:N>)는 제1 반도체장치(100)로부터 인가될 수 있다. 제1 입력데이터(DIN1<1:N>)는 제2 반도체장치(200)의 내부에서 생성될 수 있다.

데이터저장회로(230)는 라이트신호(WT) 및 리드신호(RD)에 응답하여 제1 입력데이터(DIN1<1:N>) 및 제1 패러티(P1<1:K>)를 입력받아 저장하고, 제1 출력데이터(DOUT1<1:N>) 및 제1 출력패러티(POUT1<1:K>)로 출력할 수 있다. 데이터저장회로(230)는 라이트신호(WT)가 인에이블되는 경우 제1 입력데이터(DIN1<1:N>) 및 제1 패러티(P1<1:K>)를 입력받아 저장할 수 있다. 데이터저장회로(230)는 제1 입력데이터(DIN1<1:N>) 및 제1 패러티(P1<1:K>)를 저장하는 저장회로를 각각 구비할 수 있다. 데이터저장회로(230)는 리드신호(RD)가 인에이블되는 경우 내부에 저장된 제1 입력데이터(DIN1<1:N>)를 제1 출력데이터(DOUT1<1:N>)로 출력하고, 제1 패러티(P1<1:K>)를 제1 출력패러티(POUT1<1:K>)로 출력할 수 있다.

에러정정회로(240)는 제1 출력데이터(DOUT1<1:N>)의 2비트 에러를 감지하는 제1 에러감지동작을 수행할 수 있다. 에러정정회로(240)는 에러감지동작 동작 시 제1 출력패러티(POUT1<1:K>)부터 제1 출력데이터(DOUT1<1:N>)의 2비트 에러를 감지하여 제1 감지신호(IDED1)를 생성할 수 있다. 에러정정회로(240)는 에러감지동작 동작 시 제1 출력패러티(POUT1<1:K>)부터 제1 출력데이터(DOUT1<1:N>)의 에러를 정정하여 제1 데이터(DO1<1:N>)로 출력할 수 있다. 에러정정회로(240)는 제1 출력데이터(DOUT1<1:N>)의 2비트 에러가 발생하지 않는 경우 제1 출력데이터(DOUT1<1:N>)의 에러를 정정하여 제1 데이터(DO1<1:N>)로 출력할 수 있다. 에러정정회로(240)는 제1 출력데이터(DOUT1<1:N>)의 1비트 에러가 발생하는 경우 제1 출력데이터(DOUT1<1:N>)의 에러를 정정하여 제1 데이터(DO1<1:N>)로 출력할 수 있다. 에러정정회로(240)는 제1 출력데이터(DOUT1<1:N>)의 에러가 발생하지 않는 경우 제1 출력데이터(DOUT1<1:N>)를 제1 데이터(DO1<1:N>)로 출력할 수 있다. 제1 데이터(DO1<1:N>)는 제1 반도체장치(100)로 출력될 수 있다. 제1 데이터(DO1<1:N>)는 데이터저장회로(230)로 출력되어 다시 저장될 수 있다.

에러정보출력회로(250)는 제1 래치펄스(LP1)에 응답하여 제1 감지신호(IDED1)를 래치할 수 있다. 에러정보출력회로(250)는 제1 칩선택신호(CS1)에 응답하여 래치된 제1 감지신호(IDED1)를 제1 에러정보신호(DED1)로 출력할 수 있다.

좀더 구체적으로 앞서 설명한 제1 에러정정동작은 제2 반도체장치(200)의 라이트동작, 리드동작 및 에러감지동작이 순차적으로 수행됨을 의미한다. 제2 반도체장치(200)의 라이트동작은 라이트신호(WT)에 응답하여 제1 입력데이터(DIN1<1:N>) 및 제1 패러티(P1<1:K>)를 저장하하는 동작을 의미한다. 제2 반도체장치(200)의 리드동작은 리드신호(RD)에 응답하여 제1 출력데이터(DOUT1<1:N>) 및 제1 출력패러티(POUT1<1:K>)를 출력하는 동작을 의미한다. 제2 반도체장치(200)의 에러감지동작은 제1 출력데이터(DOUT1<1:N>)의 2비트 에러를 감지하여 제1 감지신호(IDED1)를 생성하는 동작을 의미한다.

한편, 제3 반도체장치(300)는 도 2에 도시된 제2 반도체장치(200)와 동일한 구성으로 구현되어 동일한 동작을 수행하도록 구현된다. 따라서, 제3 반도체장치(300)는 제2 반도체장치(200)의 구성을 통해 통상의 기술자가 용이하게 도출할 수 있으므로 구체적인 설명은 생략한다.

도 3을 참고하면 본 발명의 일 실시예에 따른 에러정정회로(240)는 신드롬생성회로(241), 감지신호생성회로(242) 및 데이터정정회로(243)를 포함할 수 있다.

신드롬생성회로(241)는 제1 출력데이터(DOUT1<1:N>) 및 제1 출력패러티(POUT1<1:K>)를 입력받아 제1 출력데이터(DOUT1<1:N>)에 포함된 오류에 대한 정보를 포함하는 제1 신드롬(S1<1:K>)을 생성할 수 있다. 제1 신드롬(S1<1:K>)은 오류정정코드(Error Correction Code, ECC) 방식을 사용하여 생성될 수 있다.

감지신호생성회로(242)는 제1 신드롬(S1<1:K>)으로부터 제1 감지신호(IDED1)를 생성할 수 있다. 감지신호생성회로(242)는 제1 신드롬(S1<1:K>)으로부터 제1 출력데이터(DOUT1<1:N>)의 에러가 2비트 이상인 경우 인에이블되는 제1 감지신호(IDED1)를 생성할 수 있다. 제1 신드롬(S1<1:K>)은 제1 출력데이터(DOUT1<1:N>)에 발생한 에러비트 수의 정보를 포함할 수 있다.

데이터정정회로(243)는 제1 신드롬(S1<1:K>)에 따라 제1 출력데이터(DOUT1<1:N>)에 포함된 오류를 정정하여 제1 데이터(DO<1:N>)를 생성할 수 있다. 데이터정정회로(243)가 정정할 수 있는 제1 출력데이터(DOUT1<1:N>)의 오류 발생 비트 수는 실시예에 따라서 다양하게 설정될 수 있다. 제1 신드롬(S1<1:K>)은 제1 출력데이터(DOUT1<1:N>)에 포함된 오류의 위치에 대응하는 논리레벨조합을 가질 수 있다.

도 4를 참고하면 본 발명의 일 실시예에 따른 에러정보출력회로(250)는 래치회로(251) 및 신호출력회로(252)를 포함할 수 있다.

래치회로(251)는 리셋신호(RST) 및 제1 래치펄스(LP1)에 응답하여 제1 감지신호(IDED1)를 래치할 수 있다. 래치회로(251)는 래치된 제1 감지신호(IDED1)를 제1 래치신호(LS1)로 출력할 수 있다. 래치회로(251)는 리셋신호(RST)에 응답하여 초기화되는 제1 래치신호(LS1)를 생성할 수 있다. 인에이블되는 제1 래치신호(LS1)의 로직레벨은 실시예에 따라 다양하게 설정될 수 있다. 초기화되는 제1 래치신호(LS1)의 로직레벨은 실시예에 따라 다양하게 설정될 수 있다. 제1 래치펄스(LP1)는 리드동작 시 리드신호(RD)로부터 생성되는 펄스신호로 설정될 수 있다.

신호출력회로(252)는 제1 칩선택신호(CS1)에 응답하여 제1 래치신호(LS1)를 제1 에러정보신호(DED1)로 출력할 수 있다. 신호출력회로(252)는 제1 칩선택신호(CS1)가 인에이블되는 경우 제1 래치신호(LS1)를 제1 에러정보신호(DED1)로 출력할 수 있다. 신호출력회로(252)는 일반적인 출력버퍼회로로 구현될 수 있다.

도 5를 참고하면 본 발명의 일 실시예에 따른 래치회로(251)는 제1 구동회로(2511), 제2 구동회로(2512) 및 래치(2513)를 포함할 수 있다.

제1 구동회로(2511)는 전원전압(VDD)과 노드(nd21) 사이에 위치하고 리셋신호(RST)에 응답하여 턴온되는 PMOS 트랜지스터(P21)로 구현될 수 있다. 제1 구동회로(2511)는 로직로우레벨의 리셋신호(RST)에 응답하여 노드(nd21)를 풀업 구동할 수 있다. 리셋신호(RST)는 집적회로가 초기화되는 동작에서 로직로우레벨로 인에이블되는 신호로 설정될 수 있다.

제2 구동회로(2512)는 노드(nd21)와 접지전압(VSS) 사이에 직렬로 연결되는 NMOS 트랜지스터들(N21,N22)로 구현될 수 있다. 제2 구동회로(2512)는 제1 래치펄스(LP1)가 로직하이레벨이고, 제1 감지신호(IDED1)가 로직하이레벨인 경우 노드(nd21)를 풀다운 구동할 수 있다.

래치(2513)는 인버터들(IV21,IV22,IV23)로 구현되어 노드(nd21)의 신호를 래치하고 래치된 노드(nd21)의 신호를 버퍼링하여 제1 래치신호(LS1)로 출력할 수 있다.

이와 같은 본 발명의 일 실시예에 따른 래치회로(251)는 리셋신호(RST)가 인에이블되는 경우 로직하이레벨로 디스에이블되는 제1 래치신호(LS1)를 생성할 수 있다. 래치회로(251)는 제1 래치펄스(LP1)가 입력되는 경우 제1 감지신호(IDED1)를 래치하여 제1 래치신호(LS1)로 출력할 수 있다.

도 6을 참고하여 본 발명의 일 실시예에 따른 집적회로의 동작을 설명하되, 제2 반도체장치(200)의 제1 에러정정동작에서 제1 출력데이터제1 출력데이터(DOUT1<1:N>)의 에러가 발생한 비트 수에 따른 동작을 예를 들어 설명하면 다음과 같다.

T1 시점에 제1 반도체장치(100)는 커맨드(CMD)를 출력하고, 로직하이레벨의 제1 칩선택신호(CS1)를 출력한다. 이때, 제2 칩선택신호(CS2)는 로직로우레벨로 출력된다.

T2 시점에 제2 반도체장치(200)의 커맨드디코더(210)는 커맨드(CMD)를 디코딩하여 라이트신호(WT) 및 리드신호(RD)를 생성한다.

패러티생성회로(220)는 제1 입력데이터(DIN1<1:N>)에 포함된 비트들을 선택적으로 논리연산하여 제1 패러티(P1<1:K>)를 생성한다.

데이터저장회로(230)는 라이트신호(WT) 및 리드신호(RD)에 응답하여 제1 입력데이터(DIN1<1:N>) 및 제1 패러티(P1<1:K>)를 입력받아 저장하고, 제1 출력데이터(DOUT1<1:N>) 및 제1 출력패러티(POUT1<1:K>)로 출력한다. 이때, 제1 출력데이터(DOUT1<1:N>)는 에러가 발생하지 않는 경우(0bit Error)로 출력된다.

에러정정회로(240)의 신드롬생성회로(241)는 제1 출력데이터(DOUT1<1:N>) 및 제1 출력패러티(POUT1<1:K>)를 입력받아 제1 출력데이터(DOUT1<1:N>)에 포함된 오류에 대한 정보를 포함하는 제1 신드롬(S1<1:K>)을 생성한다.

에러정정회로(240)의 감지신호생성회로(242)는 제1 신드롬(S1<1:K>)으로부터 제1 출력데이터(DOUT1<1:N>)의 에러가 발생하지 않는 경우를 감지하여 로직로우레벨의 감지신호(IDED1)를 생성한다.

에러정정회로(240)의 데이터정정회로(243)는 제1 출력데이터(DOUT1<1:N>)를 제1 데이터(DO<1:N>)로 출력한다.

에러정보출력회로(250)의 래치회로(251)는 로직로우레벨의 제1 감지신호(IDED1)에 응답하여 로직하이레벨의 제1 래치신호(LS1)를 생성한다.

에러정보출력회로(250)의 신호출력회로(252)는 로직하이레벨의 제1 칩선택신호(CS1)에 응답하여 로직하이레벨의 제1 래치신호(LS1)를 제1 에러정보신호(DED1)로 출력한다.

한편, 제3 반도체장치(300)는 제2 반도체장치(200)의 제1 에러정정동작이 수행되는 구간 동안 제2 에러정정동작을 수행하고, 로직로우레벨(L)의 제2 칩선택신호(CS2)에 응답하여 로직하이레벨(H)의 제2 에러정보신호(DED2)를 출력한다.

T3 시점에 제2 반도체장치(200)의 커맨드디코더(210)는 커맨드(CMD)를 디코딩하여 라이트신호(WT) 및 리드신호(RD)를 생성한다.

데이터저장회로(230)는 라이트신호(WT) 및 리드신호(RD)에 응답하여 제1 입력데이터(DIN1<1:N>) 및 제1 패러티(P1<1:K>)를 입력받아 저장하고, 제1 출력데이터(DOUT1<1:N>) 및 제1 출력패러티(POUT1<1:K>)로 출력한다. 이때, 제1 출력데이터(DOUT1<1:N>)는 1비트 에러가 발생하는 경우(1bit Error)로 출력된다.

에러정정회로(240)의 감지신호생성회로(242)는 제1 신드롬(S1<1:K>)으로부터 제1 출력데이터(DOUT1<1:N>)의 1비트 에러가 발생한 경우를 감지하여 로직로우레벨의 감지신호(IDED1)를 생성한다.

에러정정회로(240)의 데이터정정회로(243)는 제1 출력데이터(DOUT1<1:N>)의 에러를 정정하여 제1 데이터(DO<1:N>)로 출력한다.

T4 시점에 제2 반도체장치(200)의 커맨드디코더(210)는 커맨드(CMD)를 디코딩하여 라이트신호(WT) 및 리드신호(RD)를 생성한다.

데이터저장회로(230)는 라이트신호(WT) 및 리드신호(RD)에 응답하여 제1 입력데이터(DIN1<1:N>) 및 제1 패러티(P1<1:K>)를 입력받아 저장하고, 제1 출력데이터(DOUT1<1:N>) 및 제1 출력패러티(POUT1<1:K>)로 출력한다. 이때, 제1 출력데이터(DOUT1<1:N>)는 2비트 에러가 발생하는 경우(2bit Error)로 출력된다.

에러정정회로(240)의 감지신호생성회로(242)는 제1 신드롬(S1<1:K>)으로부터 제1 출력데이터(DOUT1<1:N>)의 2비트 에러가 발생한 경우를 감지하여 로직하이레벨의 감지신호(IDED1)를 생성한다.

에러정정회로(240)의 데이터정정회로(243)는 제1 출력데이터(DOUT1<1:N>)의 에러를 정정하지 않는다.

T5 시점에 에러정보출력회로(250)의 래치회로(251)는 제1 래치펄스(LP1)에 응답하여 제1 감지신호(IDED1)를 래치하여 로직로우레벨의 제1 래치신호(LS1)를 생성한다.

에러정보출력회로(250)의 신호출력회로(252)는 로직하이레벨의 제1 칩선택신호(CS1)에 응답하여 로직로우레벨의 제1 래치신호(LS1)를 제1 에러정보신호(DED1)로 출력한다. 이후, 에러정보출력회로(250)의 신호출력회로(252)는 제1 에러정정동작 구간동안 로직로우레벨의 제1 에러정보신호(DED1)를 출력한다.

제1 반도체장치(100)는 로직로우레벨의 제1 에러정보신호(DED1)를 수신하여 제2 반도체장치(200)에서 출력되는 제1 출력데이터(DOUT1<1:N>)에 2비트 에러가 발생함을 감지한다. 이후, 제3 반도체장치(300)는 로직하이레벨의 제2 칩선택신호(CS2)에 응답하여 래치된 제2 감지신호(IDED2)를 제2 에러정보신호(DED2)로 출력한다. 제1 반도체장치(100)는 제3 반도체장치(300)에서 출력되는 제2 에러정보신호(DED2)를 수신하고, 제2 에러정보신호(DED2)의 로직레벨을 감지하여 제3 반도체장치(300)에서 출력되는 제2 출력데이터(미도시)의 에러 발생 여부를 감지한다.

이와 같은 본 발명의 일 실시예에 따른 집적회로는 다수의 반도체장치에 저장된 데이터의 에러정정동작을 동시에 수행하고, 다수의 반도체장치에 저장된 데이터의 에러정보를 감지할 수 있다.

앞서, 도 1 내지 도 6에서 살펴본 반도체장치 및 반도체시스템은 메모리시스템, 그래픽시스템, 컴퓨팅시스템 및 모바일시스템 등을 포함하는 전자시스템에 적용될 수 있다. 예를 들어, 도 7을 참고하면 본 발명의 일 실시예에 따른 전자시스템(1000)은 데이터저장부(1001), 메모리컨트롤러(1002), 버퍼메모리(1003) 및 입출력인터페이스(1004)를 포함할 수 있다.

데이터저장부(1001)는 메모리컨트롤러(1002)로부터의 제어신호에 따라 메모리컨트롤러(1002)로부터 인가되는 데이터를 저장하고 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 데이터저장부(1001)는 도 1에 도시된 제2 반도체장치(200) 및 제3 반도체장치(300)를 포함할 수 있다. 한편, 데이터저장부(1001)는 전원이 차단되어도 데이터를 잃지 않고 계속 저장할 수 있는 비휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 플래쉬 메모리(Nor Flash Memory, NAND Flash Memory), 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입자화반전 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM)로 구현될 수 있다.

메모리컨트롤러(1002)는 입출력인터페이스(1004)를 통해 외부기기(호스트 장치)로부터 인가되는 명령어를 디코딩하고 디코딩된 결과에 따라 데이터저장부(1001) 및 버퍼메모리(1003)에 대한 데이터 입출력을 제어한다. 메모리컨트롤러(1002)는 도 1에 도시된 제1 반도체장치(100)를 포함할 수 있다. 도 7에서는 메모리컨트롤러(1002)가 하나의 블록으로 표시되었으나, 메모리컨트롤러(1002)는 비휘발성 메모리를 제어하기 위한 컨트롤러와 휘발성 메모리인 버퍼메모리(1003)를 제어하기 위한 컨트롤러가 독립적으로 구성될 수 있다.

버퍼메모리(1003)는 메모리컨트롤러(1002)에서 처리할 데이터 즉 데이터저장부(1001)에 입출력되는 데이터를 임시적으로 저장할 수 있다. 버퍼메모리(1003)는 제어신호에 따라 메모리컨트롤러(1002)에서 인가되는 데이터를 저장할 수 있다. 버퍼메모리(1003)는 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 버퍼메모리(1003)는 DRAM(Dynamic Random Access Memory), Mobile DRAM, SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함할 수 있다.

입출력인터페이스(1004)는 메모리컨트롤러(1002)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리컨트롤러(1002)가 외부기기로부터 데이터 입출력을 위한 제어신호를 수신하고 외부기기와 데이터를 교환할 수 있도록 해준다. 입출력인터페이스(1004)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 및 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 포함할 수 있다.

전자시스템(1000)은 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 전자시스템(1000)은 고상 디스크(Solid State Disk; SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 포함할 수 있다.

도 8을 참고하면 본 발명의 다른 실시예에 따른 전자시스템(2000)은 호스트(2001), 메모리컨트롤러(2002) 및 데이터저장부(2003)를 포함할 수 있다.

호스트(2001)는 데이터저장부(2003)를 억세스 하기 위해 메모리컨트롤러(2002)로 리퀘스트 및 데이터를 전송할 수 있다. 메모리컨트롤러(2002)는 리퀘스트에 응답하여 데이터, 데이터 스트로브, 커맨드, 어드레스 및 클럭 등을 데이터저장부(2003)에 제공하고, 이에 응답하여 데이터저장부(2003)는 라이트 또는 리드 동작을 수행하게 할 수 있다. 호스트(2001)는 데이터저장부(2003)로 데이터를 저장시키기 위해 데이터를 메모리컨트롤러(2002)로 전송할 수 있다. 또한 호스트는 데이터저장부(2003)로부터 출력된 데이터를 메모리컨트롤러(2002)를 통해 수신할 수 있다. 호스트(2001)는 오류정정코드(Error Correction Code, ECC) 방식을 사용하여 데이터에 포함된 에러를 정정하는 회로를 포함할 수 있다.

메모리컨트롤러(2002)는 호스트(2001)와 데이터저장부(2003) 사이의 통신을 중계할 수 있다. 메모리컨트롤러(2002)는 호스트(2001)로부터 리퀘스트와 데이터를 수신하고, 데이터저장부(2003)의 동작을 제어하기 위하여 데이터, 데이터 스트로브, 커맨드, 어드레스 및 클럭 등을 생성하여 데이터저장부(2003)로 제공할 수 있다. 또한, 메모리컨트롤러(2002)는 데이터저장부(2003)로부터 출력된 데이터를 호스트(2001)로 제공할 수 있다.

데이터저장부(2003)는 다수의 메모리들을 포함할 수 있다. 데이터저장부(2003)는 메모리컨트롤러(2002)로부터 데이터, 데이터 스트로브, 커맨드, 어드레스 및 클럭 등을 수신하여 라이트 또는 리드 동작을 수행할 수 있다. 데이터저장부(2003)에 포함된 다수의 메모리들은 오류정정코드(Error Correction Code, ECC) 방식을 사용하여 데이터에 포함된 에러를 정정하는 회로를 포함할 수 있다.

호스트(2001)에 포함된 에러를 정정하는 회로 및 데이터저장부(2003) 내부의 다수의 메모리들에 포함된 에러를 정정하는 회로는 실시예에 따라서 모두 동작하거나 선택적으로 동작하도록 구현될 수 있다. 호스트(2001) 및 메모리컨트롤러(2002)는 실시예에 따라서 동일한 칩으로 구현될 수 있다. 메모리컨트롤러(2002) 및 데이터저장부(2003)는 실시예에 따라서 동일한 칩으로 구현될 수 있다.

100. 제1 반도체장치 200. 제2 반도체장치
300. 제3 반도체장치 210. 커맨드디코더
220. 패러티생성회로 230. 데이터저장회로
240. 에러정정회로 241. 신드롬생성회로
242. 감지신호생성회로 243. 데이터정정회로
250. 에러정보출력회로 251. 래치회로
252. 신호출력회로 2511. 제1 구동회로
2512. 제2 구동회로 2513. 래치

Claims

제1 에러정정동작을 수행하여 제1 에러정보신호를 출력하는 제1 반도체장치; 및
제2 에러정정동작을 수행하여 제2 에러정보신호를 출력하는 제2 반도체장치를 포함하되, 상기 제1 에러정정동작 및 상기 제2 에러정정동작은 동시에 수행되고, 상기 제1 에러정보신호가 상기 제1 반도체장치에서 출력된 후 상기 제2 에러정보신호가 상기 제2 반도체장치에서 출력되는 집적회로.
제 1 항에 있어서, 상기 제1 에러정보신호 및 상기 제2 에러정보신호는 상기 제1 및 제2 반도체장치가 공유하는 전송라인을 통해 출력되는 집적회로.
제 1 항에 있어서, 상기 제1 및 제2 에러정정동작은 외부에서 입력되는 커맨드에 응답하여 라이트동작, 리드동작 및 에러감지동작이 순차적으로 수행되는 집적회로.
제 1 항에 있어서,
상기 제1 에러정보신호는 상기 제1 반도체장치에서 출력되는 제1 출력데이터의 비트 중 2비트 이상의 에러가 발생한 경우 인에이블되는 신호이고,
상기 제2 에러정보신호는 상기 제2 반도체장치에서 출력되는 제2 출력데이터의 비트 중 2비트 이상의 에러가 발생한 경우 인에이블되는 신호인 집적회로.
제 1 항에 있어서, 상기 제1 반도체장치는
커맨드를 디코딩하여 제1 라이트신호 및 제1 리드신호를 생성하는 제1 커맨드디코더;
제1 입력데이터의 불량정보를 포함하는 제1 패러티를 생성하는 제1 패러티생성회로;
상기 제1 라이트신호에 응답하여 상기 제1 입력데이터 및 상기 제1 패러티를 저장하고, 상기 제1 리드신호에 응답하여 제1 출력데이터와 제1 출력패러티를 생성하는 제1 데이터저장회로;
제1 에러감지동작 동작 시 상기 제1 출력패러티로부터 상기 제1 출력데이터의 2비트 에러를 감지하여 제1 감지신호를 생성하고, 상기 제1 출력패러티로부터 상기 제1 출력데이터의 에러를 정정하여 제1 데이터로 출력하는 제1 에러정정회로; 및
제1 칩선택신호에 응답하여 상기 제1 감지신호를 래치하고, 래치된 상기 제1 감지신호를 상기 제1 에러정보신호로 출력하는 제1 에러정보출력회로를 포함하는 집적회로.
제 5 항에 있어서, 상기 제1 에러정정회로는
상기 제1 출력패러티로부터 상기 제1 출력데이터의 에러를 정정하기 위한 제1 신드롬을 생성하는 제1 신드롬생성회로;
상기 제1 신드롬으로부터 상기 제1 출력데이터의 에러가 2비트 이상인 경우 인에이블되는 제1 감지신호를 생성하는 제1 감지신호생성회로; 및
상기 제1 신드롬으로부터 상기 제1 출력데이터의 에러를 정정하여 상기 제1 데이터를 생성하는 제1 데이터정정회로를 포함하는 집적회로.
제 5 항에 있어서, 상기 제1 에러정보출력회로는
제1 리셋신호 및 제1 래치펄스에 응답하여 상기 제1 감지신호를 래치하고, 래치된 상기 제1 감지신호를 제1 래치신호로 출력하는 제1 래치회로; 및
상기 제1 칩선택신호에 응답하여 상기 제1 래치신호를 상기 제1 에러정보신호로 출력하는 제1 신호출력회로를 포함하는 집적회로.
제 1 항에 있어서, 상기 제2 반도체장치는
커맨드를 디코딩하여 제2 라이트신호 및 제2 리드신호를 생성하는 제2 커맨드디코더;
제2 입력데이터의 불량정보를 포함하는 제2 패러티를 생성하는 제2 패러티생성회로;
상기 제2 라이트신호에 응답하여 상기 제2 입력데이터 및 상기 제2 패러티를 저장하고, 상기 제2 리드신호에 응답하여 제2 출력데이터와 제2 출력패러티를 생성하는 제2 데이터저장회로;
제2 에러감지동작 시 상기 제2 출력패러티로부터 상기 제2 출력데이터의 2비트 에러를 감지하여 제2 감지신호를 생성하고, 상기 제2 출력패러티로부터 상기 제2 출력데이터의 에러를 정정하여 제2 데이터로 출력하는 제2 에러정정회로; 및
제2 칩선택신호에 응답하여 상기 제2 감지신호를 래치하고, 래치된 상기 제2 감지신호를 상기 제2 에러정보신호로 출력하는 제2 에러정보출력회로를 포함하는 집적회로.
제 8 항에 있어서, 상기 제2 에러정정회로는
상기 제2 출력패러티로부터 상기 제2 출력데이터의 에러를 정정하기 위한 제2 신드롬을 생성하는 제2 신드롬생성회로;
상기 제2 신드롬으로부터 상기 제2 출력데이터의 에러가 2비트 이상인 경우 인에이블되는 제2 감지신호를 생성하는 제2 감지신호생성회로; 및
상기 제2 신드롬으로부터 상기 제2 출력데이터의 에러를 정정하여 상기 제2 데이터를 생성하는 제2 데이터정정회로를 포함하는 집적회로.
제 8 항에 있어서, 상기 제2 에러정보출력회로는
제2 리셋신호 및 제2 래치펄스에 응답하여 상기 제2 감지신호를 래치하고, 래치된 상기 제2 감지신호를 제2 래치신호로 출력하는 제2 래치회로; 및
상기 제2 칩선택신호에 응답하여 상기 제2 래치신호를 상기 제2 에러정보신호로 출력하는 제2 신호출력회로를 포함하는 집적회로.
커맨드, 제1 칩선택신호 및 제2 칩선택신호를 출력하는 제1 반도체장치;
상기 커맨드에 응답하여 제1 에러정정동작을 수행하고, 상기 제1 칩선택신호에 응답하여 제1 에러정보신호를 출력하는 제2 반도체장치; 및
상기 커맨드에 응답하여 제2 에러정정동작을 수행하고, 상기 제2 칩선택신호에 응답하여 제2 에러정보신호를 출력하는 제3 반도체장치를 포함하되, 상기 제1 에러정정동작 및 상기 제2 에러정정동작은 동시에 수행되는 집적회로.
제 11 항에 있어서, 상기 제2 에러정보신호는 상기 제1 에러정보신호가 출력된 이후 출력되는 집적회로.
제 11 항에 있어서, 상기 제1 에러정보신호 및 상기 제2 에러정보신호는 상기 제1 내지 제3 반도체장치가 공유하는 전송라인을 통해 출력되는 집적회로.
제 11 항에 있어서, 상기 제1 에러정보신호가 상기 제2 반도체장치에서 출력되는 구간과 상기 제2 에러정보신호가 상기 제3 반도체장치에서 출력되는 구간은 서로 상이한 구간인 집적회로.
제 11 항에 있어서, 상기 제1 및 제2 에러정정동작은 상기 커맨드에 응답하여 라이트동작, 리드동작 및 에러감지동작이 순차적으로 수행되는 집적회로.
제 11 항에 있어서,
상기 제1 에러정보신호는 상기 제2 반도체장치에서 출력되는 제1 출력데이터의 비트 중 2비트 이상의 에러가 발생한 경우 인에이블되는 신호이고,
상기 제2 에러정보신호는 상기 제3 반도체장치에서 출력되는 제2 출력데이터의 비트 중 2비트 이상의 에러가 발생한 경우 인에이블되는 신호인 집적회로.
제 11 항에 있어서, 상기 제1 반도체장치는 상기 제1 에러정보신호 및 상기 제2 에러정보를 수신하여 상기 제2 반도체장치 및 제3 반도체장치의 에러발생 여부를 감지하는 집적회로.
제 11 항에 있어서, 상기 제2 반도체장치는
상기 커맨드를 디코딩하여 제1 라이트신호 및 제1 리드신호를 생성하는 제1 커맨드디코더;
제1 입력데이터의 불량정보를 포함하는 제1 패러티를 생성하는 제1 패러티생성회로;
상기 제1 라이트신호에 응답하여 상기 제1 입력데이터 및 상기 제1 패러티를 저장하고, 상기 제1 리드신호에 응답하여 제1 출력데이터와 제1 출력패러티를 생성하는 제1 데이터저장회로;
제1 에러감지동작 동작 시 상기 제1 출력패러티로부터 상기 제1 출력데이터의 2비트 에러를 감지하여 제1 감지신호를 생성하고, 상기 제1 출력패러티로부터 상기 제1 출력데이터의 에러를 정정하여 제1 데이터로 출력하는 제1 에러정정회로; 및
상기 제1 칩선택신호에 응답하여 상기 제1 감지신호를 래치하고, 래치된 상기 제1 감지신호를 상기 제1 에러정보신호로 출력하는 제1 에러정보출력회로를 포함하는 집적회로.
제 18 항에 있어서, 상기 제1 에러정정회로는
상기 제1 출력패러티로부터 상기 제1 출력데이터의 에러를 정정하기 위한 제1 신드롬을 생성하는 제1 신드롬생성회로;
상기 제1 신드롬으로부터 상기 제1 출력데이터의 에러가 2비트 이상인 경우 인에이블되는 제1 감지신호를 생성하는 제1 감지신호생성회로; 및
상기 제1 신드롬으로부터 상기 제1 출력데이터의 에러를 정정하여 상기 제1 데이터를 생성하는 제1 데이터정정회로를 포함하는 집적회로.
제 18 항에 있어서, 상기 제1 에러정보출력회로는
제1 리셋신호 및 제1 래치펄스에 응답하여 상기 제1 감지신호를 래치하고, 래치된 상기 제1 감지신호를 제1 래치신호로 출력하는 제1 래치회로; 및
상기 제1 칩선택신호에 응답하여 상기 제1 래치신호를 상기 제1 에러정보신호로 출력하는 제1 에러정보신호출력회로를 포함하는 집적회로.
제 11 항에 있어서, 상기 제3 반도체장치는
상기 커맨드를 디코딩하여 제2 라이트신호 및 제2 리드신호를 생성하는 제2 커맨드디코더;
제2 입력데이터의 불량정보를 포함하는 제2 패러티를 생성하는 제2 패러티생성회로;
상기 제2 라이트신호에 응답하여 상기 제2 입력데이터 및 상기 제2 패러티를 저장하고, 상기 제2 리드신호에 응답하여 제2 출력데이터와 제2 출력패러티를 생성하는 제2 데이터저장회로;
제2 에러감지동작 시 상기 제2 출력패러티로부터 상기 제2 출력데이터의 2비트 에러를 감지하여 제2 감지신호를 생성하고, 상기 제2 출력패러티로부터 상기 제2 출력데이터의 에러를 정정하여 제2 데이터로 출력하는 제2 에러정정회로; 및
제2 칩선택신호에 응답하여 상기 제2 감지신호를 래치하고, 래치된 상기 제2 감지신호를 상기 제2 에러정보신호로 출력하는 제2 에러정보출력회로를 포함하는 집적회로.
제 21 항에 있어서, 상기 제2 에러정정회로는
상기 제2 출력패러티로부터 상기 제2 출력데이터의 에러를 정정하기 위한 제2 신드롬을 생성하는 제2 신드롬생성회로;
상기 제2 신드롬으로부터 상기 제2 출력데이터의 에러가 2비트 이상인 경우 인에이블되는 제2 감지신호를 생성하는 제2 감지신호생성회로; 및
상기 제2 신드롬으로부터 상기 제2 출력데이터의 에러를 정정하여 상기 제2 데이터를 생성하는 제2 데이터정정회로를 포함하는 집적회로.
제 21 항에 있어서, 상기 제2 에러정보출력회로는
제2 리셋신호 및 제2 래치펄스에 응답하여 상기 제2 감지신호를 래치하고, 래치된 상기 제2 감지신호를 제2 래치신호로 출력하는 제2 래치회로; 및
상기 제2 칩선택신호에 응답하여 상기 제2 래치신호를 상기 제2 에러정보신호로 출력하는 제2 에러정보신호출력회로를 포함하는 집적회로.